JP6540051B2 - プロジェクター - Google Patents

Description

本発明は、差動増幅回路を内蔵した半導体集積回路装置に関する。さらに、本発明は、そのような半導体集積回路装置を備える電気光学装置及び電子機器等に関する。

例えば、ＨＴＰＳ（高温ポリシリコン）のＴＦＴ（薄膜トランジスター）を使用するＬＣＤ（液晶表示）パネルは、多階調（高精度）であると共に、高速でデータ線を駆動する必要がある。そのために、そのようなＬＣＤパネルを駆動する半導体集積回路装置（表示ドライバーＩＣ）において、高速動作が可能な差動増幅回路を含む差動信号受信回路が設けられている。

一方、近年においては、半導体集積回路装置における低電圧化が進んでいる。それに伴い、差動増幅回路の高周波特性が低下するという問題がある。また、差動増幅回路において差動対を構成するトランジスターに定電流を供給する電流源トランジスターの製造ばらつきにより、差動対を構成するトランジスターの接続点における電位又は電流が変動して、差動増幅回路の高周波特性に影響を与える可能性がある。

トランジスターの性能に余裕がある場合には問題が表面化し難いが、トランジスターの性能を最大限に発揮させる場合には、製造ばらつきが電気的特性に与える影響が顕在化してくる。そこで、低電源電圧で動作する半導体集積回路装置において、差動増幅回路の交流動作特性を改善すると共に、製造ばらつきが差動増幅回路の交流動作特性に与える影響を低減することが望まれている。

関連する技術として、特許文献１には、低電源電圧で動作し、消費電力が低く、増幅度が大きい差動増幅器が開示されている。この差動増幅器は、各ゲートに入力信号がそれぞれ供給され、差動対を構成する第１チャネルの第１及び第２のＭＯＳトランジスターと、それぞれドレインが第１及び第２のＭＯＳトランジスターのドレインに接続され、差動対に対する負荷トランジスター対を構成する第２チャネルの第３及び第４のＭＯＳトランジスターとを具備し、第１のＭＯＳトランジスターと第３のＭＯＳトランジスターとの接続ノード、及び、第２のＭＯＳトランジスターと第４のＭＯＳトランジスターとの接続ノードのいずれか一方を通じて出力信号が出力される差動増幅器であって、第１〜第４のＭＯＳトランジスターを弱反転領域で動作させることを特徴とする。

また、特許文献２には、短いリードタイムで製造でき、高い集積度を有するアナログ回路を実現するためのアナログ回路用セルアレイが開示されている。このアナログ回路用セルアレイは、複数のトランジスターセルがアレイ状に配置されたアナログ回路用セルアレイであり、回路仕様に応じて配線パターンを形成することにより、高い集積度を有する所望のアナログ回路が短いリードタイムで製造できる。各トランジスターセルは、隣接して順に配置された第１ソース領域、第１チャネル領域、共通のドレイン領域、第２チャネル領域、及び、第２ソース領域と、第１チャネル領域及び第２チャネル領域上にそれぞれ配置された第１ゲート電極及び第２ゲート電極とを備え、第１ゲート電極と第２ゲート電極とは接続して使用され、第１ソース領域と第２ソース領域とは接続して使用される。

特開平１０−３０３６５８号公報（段落００１２−００１３、図１） 特開２０１０−１２９８９５号公報（段落００１５−００１６、図２）

しかしながら、特許文献１の差動増幅器は、高速動作を要しないバンドギャップリファレンス回路に適したもので、高周波特性は考慮されていない。また、特許文献２のアナログ回路用セルアレイは、回路仕様に応じて配線パターンを形成するだけで高精度のアナログ回路を容易に製造するためのもので、高周波特性は考慮されていない。

そこで、上記の点に鑑み、本発明の第１の目的は、低電源電圧で動作する半導体集積回路装置において、差動増幅回路の交流動作特性を改善すると共に、製造ばらつきが差動増幅回路の交流動作特性に与える影響を低減することである。また、本発明の第２の目的は、そのような半導体集積回路装置を備える電気光学装置及び電子機器等を提供することである。

以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路装置は、差動対を構成する第１のＭＯＳトランジスター及び第２のＭＯＳトランジスターと、第１及び第２のＭＯＳトランジスターのドレインにそれぞれ接続され、負荷トランジスター対を構成する第３のＭＯＳトランジスター及び第４のＭＯＳトランジスターと、第１のＭＯＳトランジスターのソースと第２のＭＯＳトランジスターのソースとの接続点に定電流を供給する第５のＭＯＳトランジスターとを備え、第５のＭＯＳトランジスターが、第１〜第４のＭＯＳトランジスターの各々のゲート幅以上のゲート幅を有すると共に、第１〜第４のＭＯＳトランジスターの各々のゲート長よりも大きいゲート長を有することを特徴とする。

本実施形態によれば、第５のＭＯＳトランジスターのゲート長を大きくすることにより、第５のＭＯＳトランジスターのドレイン・ソース間電圧を下げて、差動増幅回路の交流動作特性を改善することができる。また、第５のＭＯＳトランジスターのゲート面積（ゲート幅×ゲート長）を大きくすることにより、製造工程における第５のＭＯＳトランジスターの閾値電圧のばらつきが減少する。その結果、第１及び第２のＭＯＳトランジスターの接続点における電位又は電流が安定するので、製造ばらつきが差動増幅回路の交流動作特性に与える影響を低減することができる。

ここで、第５のＭＯＳトランジスターのゲート長Ｌ及びゲート幅Ｗが、（Ｌ・Ｗ）^−１／２≦０．２５μｍ^−１の関係を満たすようにしても良い。それにより、製造工程における第５のＭＯＳトランジスターの閾値電圧のばらつきを所定の値以下に低減することができる。

また、半導体集積回路装置が、並列接続された複数の第１のＭＯＳトランジスターと、並列接続された複数の第２のＭＯＳトランジスターと、並列接続された複数の第３のＭＯＳトランジスターと、並列接続された複数の第４のＭＯＳトランジスターと、並列接続された複数の第５のＭＯＳトランジスターとを備え、第５のＭＯＳトランジスターの並列接続数が、第１〜第４のＭＯＳトランジスターの並列接続数よりも大きくなるようにしても良い。それにより、第５のＭＯＳトランジスターの電流供給能力を向上させて、第１及び第２のＭＯＳトランジスターの接続点における電位又は電流を安定させることができる。

その場合に、半導体集積回路装置が、複数の第２のＭＯＳトランジスターのドレインと複数の第４のＭＯＳトランジスターのドレインとの接続点から出力される信号をバッファーするバッファー回路をさらに備え、複数の第５のＭＯＳトランジスターのレイアウト領域の２つの辺に沿って、複数の第１のＭＯＳトランジスター及び複数の第２のＭＯＳトランジスターのレイアウト領域と、複数の第３のＭＯＳトランジスター及び複数の第４のＭＯＳトランジスターのレイアウト領域と、バッファー回路のレイアウト領域とが、この順で配置されていても良い。それにより、信号の流れに戻りが生じないので、差動増幅回路の特性や安定度を向上させることができる。

さらに、複数の第１のＭＯＳトランジスター〜複数の第５のＭＯＳトランジスターの各々が、所定の方向にゲート幅方向を有し、複数の第１のＭＯＳトランジスター及び複数の第２のＭＯＳトランジスターのレイアウト領域の所定の方向における長さと、複数の第３のＭＯＳトランジスター及び複数の第４のＭＯＳトランジスターのレイアウト領域の所定の方向における長さとの和が、複数の第５のＭＯＳトランジスターのレイアウト領域の所定の方向における長さと、バッファー回路のレイアウト領域の所定の方向における長さとの和に等しくなるようにしても良い。それにより、半導体基板の面積を有効に活用することができる。

本発明の１つの観点に係る電気光学装置は、上記いずれかの半導体集積回路装置を備える。また、本発明の１つの観点に係る電子機器は、上記の電気光学装置を備える。それにより、低電源電圧で優れた交流動作特性を有する差動増幅回路を含む電気光学装置又は電子機器を提供することができる。

本発明の一実施形態に係る半導体集積回路装置を用いた電気光学装置の図。 本発明の一実施形態における差動信号受信回路の第１の構成例を示す回路図。 図２に示す差動信号受信回路のレイアウト例を示す平面図。 図３に示す差動信号受信回路のレイアウト例における信号の流れを示す図。 本発明の一実施形態における差動信号受信回路の第２の構成例を示す回路図。 ビデオプロジェクターの主要構成を示すブロック図。 図６に示す光学系の構成例を示す概略図。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路装置を用いた電気光学装置の構成例を示すブロック図である。図１に示すように、この電気光学装置は、表示制御回路１と、表示パネル駆動回路２と、表示パネル１００とを含み、外部から供給される画像データ等に基づいて画像を表示する。

表示パネル１００は、赤（Ｒ）、緑（Ｇ）、及び、青（Ｂ）の画素を有するカラー表示パネルであっても良いし、単色の画素を有する単色の表示パネルであっても良い。特に、ビデオプロジェクター向けの用途においては、赤（Ｒ）、緑（Ｇ）、及び、青（Ｂ）の画像を形成するために、３種類の表示パネルが設けられても良い。その場合には、３種類の表示パネルに対応して、３種類のデータ線ドライバーが設けられても良い。

また、表示パネル１００は、ＬＣＤパネルであっても良いし、有機ＥＬ（Electro-Luminescence：エレクトロルミネッセンス）パネル等であっても良い。本実施形態においては、一例として、ＨＴＰＳ（高温ポリシリコン）のＴＦＴ（薄膜トランジスター）を使用するアクティブマトリックス方式の透過型ＬＣＤパネルを用いる場合について説明する。

表示パネル１００においては、Ｍ行×Ｎ列の画素に対応して、それらの画素と同数の個別電極が、２次元マトリックス状に配置されている（Ｍ及びＮは、２以上の整数）。図１において、個別電極と共通電極との間に形成される容量が、容量Ｃ１１、Ｃ１２、Ｃ１３、・・・、Ｃ２１、Ｃ２２、Ｃ２３、・・・として表されている。また、それらの画素と同数のＴＦＴ１１１、１１２、１１３、・・・、１２１、１２２、１２３、・・・が、２次元マトリックス状に配置されている。

複数のＴＦＴのドレインは、複数の個別電極にそれぞれ接続されている。また、図１において縦方向の複数のコラム（列）のＴＦＴのソースは、ソース線Ｓ１、Ｓ２、Ｓ３、・・・にそれぞれ接続されている。さらに、図１において横方向の複数のライン（行）のＴＦＴのゲートは、ゲート線Ｇ１、Ｇ２、・・・にそれぞれ接続されている。各々のＴＦＴは、ハイレベルの走査信号がゲートに印加されてオン状態となったときに、ソースに供給される階調電圧をドレインから出力し、対応する個別電極に印加する。

表示制御回路１は、画像データ処理回路１０と、表示タイミング生成回路２０とを含んでいる。また、表示パネル駆動回路２は、データ線ドライバー３０と、ゲート線ドライバー４０と、コモン電位生成回路５０とを含んでいる。

ここで、データ線ドライバー３０は、単独で、又は、ゲート線ドライバー４０若しくはコモン電位生成回路５０と共に、半導体集積回路装置（表示ドライバーＩＣ）に内蔵されても良い。また、表示制御回路１は、表示ドライバーＩＣと別個の半導体集積回路装置（表示コントローラーＩＣ）に内蔵されても良いし、表示ドライバーＩＣ内に組み込まれても良い。

画像データ処理回路１０は、画像データ及びクロック信号を入力し、画像データに対して必要に応じて画像処理を施す。例えば、画像データ処理回路１０は、極性反転信号に従って、フレーム毎又はライン毎に階調電圧の極性が反転するように画像データを処理する。表示タイミング生成回路２０は、水平同期信号、垂直同期信号、及び、クロック信号を入力し、各種のタイミング信号を生成する。

データ線ドライバー３０は、出力タイミング信号に従って、画像データ処理回路１０から供給される画像データに基づいて階調電圧を生成することにより、表示パネル１００のデータ線を駆動する。データ線ドライバー３０は、生成された複数の階調電圧を、表示パネル１００のデータ線Ｄ１、Ｄ２、Ｄ３、・・・にそれぞれ出力する。

表示パネル１００に設けられているデマルチプレクサー６０は、データ線Ｄ１、Ｄ２、Ｄ３、・・・の各々を、ソース線Ｓ１、Ｓ２、Ｓ３、・・・の内からコラム選択信号に従って順次選択されたソース線に接続する。それにより、データ線ドライバー３０に含まれている限られた数の階調電圧生成回路によって、表示パネル１００の１ライン分の画素を順次駆動することができる。

ソース線Ｓ１に供給される階調電圧は、第１列のＴＦＴ１１１、１２１、・・・のソースに印加される。また、ソース線Ｓ２に供給される階調電圧は、第２列のＴＦＴ１１２、１２２、・・・のソースに印加される。さらに、ソース線Ｓ３に供給される階調電圧は、第３列のＴＦＴ１１３、１２３、・・・のソースに印加され、以下同様である。

ゲート線ドライバー４０は、走査タイミング信号に従って、ゲート線Ｇ１、Ｇ２、・・・にそれぞれ供給される複数の走査信号を順次ハイレベルに活性化する。それにより、各ソース線に接続されている複数のＴＦＴの内で、ゲート線がハイレベルになったＴＦＴがオン状態になり、そのＴＦＴのドレインに接続されている個別電極に階調電圧を印加する。また、コモン電位生成回路５０は、コモン電位ＣＯＭを生成して、表示パネル１００の共通電極にコモン電位ＣＯＭを印加する。このようにして、表示パネル１００に画像が表示される。

例えば、表示制御回路１の画像データ処理回路１０から表示パネル駆動回路２のデータ線ドライバー３０に画像データを伝送する際に、差動信号が用いられる。その場合には、データ線ドライバー３０において、低電源電圧で動作する差動信号受信回路が設けられる。以下においては、そのような差動信号受信回路について説明する。

図２は、本発明の一実施形態に係る半導体集積回路装置において用いられる差動信号受信回路の第１の構成例を示す回路図である。図２に示すように、差動信号受信回路７０は、ＮチャネルＭＯＳトランジスターＱＮ１〜ＱＮ２及びＱＮ５と、ＰチャネルＭＯＳトランジスターＱＰ３〜ＱＰ４とで構成される差動増幅回路を含んでいる。また、差動信号受信回路７０は、入力抵抗Ｒ１と、バッファー回路を構成するインバーター７１及び７２と、ゲート電位生成回路７３と、ＮチャネルＭＯＳトランジスターＱＮ６とをさらに含んでも良い。

第１のトランジスターＱＮ１及び第２のトランジスターＱＮ２は、差動対を構成しており、それらのソースはノードＡにおいて互いに接続されている。トランジスターＱＮ１は、非反転入力端子ＩＮ１に接続されたゲートを有しており、トランジスターＱＮ２は、反転入力端子ＩＮ２に接続されたゲートを有している。

第３のトランジスターＱＰ３及び第４のトランジスターＱＰ４は、トランジスターＱＮ１及びＱＮ２のドレインにそれぞれ接続されて、負荷トランジスター対を構成している。トランジスターＱＰ３は、高電位側の電源電位ＶＤＤの配線に接続されたソースと、トランジスターＱＮ１のドレインに接続されたドレイン及びゲートとを有している。また、トランジスターＱＰ４は、電源電位ＶＤＤの配線に接続されたソースと、トランジスターＱＮ２のドレインに接続されたドレインと、トランジスターＱＮ１のドレインに接続されたゲートとを有している。

第５のトランジスターＱＮ５は、ノードＡに接続されたドレインと、低電位側の電源電位ＶＳＳの配線に接続されたソースと、ゲート電位生成回路７３に接続されたゲートとを有している。ゲート電位生成回路７３は、トランジスター等で構成され、所定のゲート電位を生成して、トランジスターＱＮ５にゲート電位を供給する。それにより、トランジスターＱＮ５は、差動対を構成するトランジスターＱＮ１及びＱＮ２の接続点（ノードＡ）に定電流を供給する電流源トランジスターとして機能する。なお、トランジスターＱＮ６は、キャパシターと等価であり、高周波ノイズを低減させるフィルターを構成する。

入力抵抗Ｒ１は、非反転入力端子ＩＮ１と反転入力端子ＩＮ２との間に接続されている。入力抵抗Ｒ１は、差動信号受信回路７０に差動信号を供給する伝送路の終端抵抗であり、例えば、１００Ωの抵抗値を有している。トランジスターＱＮ１〜ＱＮ２、ＱＰ３〜ＱＰ４、及び、ＱＮ５で構成される差動増幅回路は、非反転入力端子ＩＮ１と反転入力端子ＩＮ２との間に供給される差動信号を増幅して、増幅された信号をトランジスターＱＰ４のドレインとトランジスターＱＮ２のドレインとの接続点から出力する。

インバーター７１は、差動増幅回路から出力される信号のレベルを反転して、反転されたレベルを有する信号を出力する。また、インバーター７２は、インバーター７１から出力される信号のレベルを反転して、反転されたレベルを有する信号を出力端子ＯＵＴに供給する。このようにして、インバーター７１及び７２で構成されるバッファー回路は、トランジスターＱＰ４のドレインとトランジスターＱＮ２のドレインとの接続点から出力される信号をバッファーする。

上記のように構成された差動信号受信回路７０において、電源電圧（ＶＤＤ−ＶＳＳ）が低電圧化されると、差動増幅回路の高周波特性が低下するという問題がある。また、差動増幅回路の電流源トランジスターＱＮ５の製造ばらつきにより、差動対を構成するトランジスターＱＮ１及びＱＮ２の接続点（ノードＡ）における電位又は電流が変動して、差動増幅回路の高周波特性に影響を与える可能性がある。

そこで、本実施形態の差動増幅回路においては、電流源トランジスターＱＮ５が、差動対のトランジスターＱＮ１及びＱＮ２、及び、負荷トランジスターＱＰ３及びＱＰ４の各々のゲート幅以上のゲート幅を有している。また、電流源トランジスターＱＮ５が、差動対のトランジスターＱＮ１及びＱＮ２、及び、負荷トランジスターＱＰ３及びＱＰ４の各々のゲート長よりも大きいゲート長を有している。

一例として、差動対のトランジスターＱＮ１及びＱＮ２、及び、負荷トランジスターＱＰ３及びＱＰ４においては、ゲート幅が１６μｍであり、高周波特性を確保するために、ゲート長がなるべく小さく２００ｎｍに設定されている。一方、電流源トランジスターＱＮ５においては、ゲート幅が１６μｍであり、ゲート長が比較的大きく５μｍに設定されている。

その場合に、電流源トランジスターＱＮ５のゲート長は、差動対のトランジスターＱＮ１及びＱＮ２、及び、負荷トランジスターＱＰ３及びＱＰ４のゲート長の２５倍となる。従って、電流源トランジスターＱＮ５のゲート長は、差動対のトランジスターＱＮ１及びＱＮ２、及び、負荷トランジスターＱＰ３及びＱＰ４のゲート長よりも十分に大きく設定されている。さらに、電流源トランジスターＱＮ５のゲート幅を、差動対のトランジスターＱＮ１及びＱＮ２、及び、負荷トランジスターＱＰ３及びＱＰ４のゲート幅よりも大きく設定しても良い。

本実施形態によれば、電流源トランジスターＱＮ５のゲート長を大きくすることにより、電流源トランジスターＱＮ５のドレイン・ソース間電圧を下げて、差動増幅回路の交流動作特性を改善することができる。また、電流源トランジスターＱＮ５のゲート面積（ゲート幅×ゲート長）を大きくすることにより、製造工程における電流源トランジスターＱＮ５の閾値電圧のばらつきが減少する。その結果、差動対を構成するトランジスターＱＮ１及びＱＮ２の接続点（ノードＡ）における電位又は電流が安定するので、製造ばらつきが差動増幅回路の交流動作特性に与える影響を低減することができる。

実験の結果、半導体集積回路装置のシリコンの半導体基板に形成されたＭＯＳトランジスターにおいて、ゲート長Ｌ及びゲート幅Ｗが次式（１）を満たすことにより、製造工程におけるＭＯＳトランジスターの閾値電圧のばらつきを所定の値（約２ｍＶ）以下に低減できることが判明した。
（Ｌ・Ｗ）^−１／２≦０．２５μｍ^−１ ・・・（１）

そこで、本実施形態においては、電流源トランジスターＱＮ５のゲート長Ｌ及びゲート幅Ｗが、式（１）を満たすように設定されても良い。それにより、製造工程における電流源トランジスターＱＮ５の閾値電圧のばらつきを所定の値以下に低減することができる。上記の例においては、（Ｌ・Ｗ）^−１／２＝０．１１μｍ^−１となっているので、式（１）を十分に満たしている。

また、図２に示すように、差動増幅回路が、並列接続された複数のトランジスターＱＮ１と、並列接続された複数のトランジスターＱＮ２と、並列接続された複数のトランジスターＱＰ３と、並列接続された複数のトランジスターＱＰ４と、並列接続された複数のトランジスターＱＮ５とを含むようにしても良い。

その場合に、トランジスターＱＮ５の並列接続数が、トランジスターＱＮ１〜ＱＰ４の並列接続数よりも大きいことが望ましい。それにより、電流源トランジスターの電流供給能力を向上させて、差動対を構成するトランジスターの接続点における電位又は電流を安定させることができる。

例えば、差動増幅回路は、並列接続された４個のトランジスターＱＮ１と、並列接続された４個のトランジスターＱＮ２と、並列接続された４個のトランジスターＱＰ３と、並列接続された４個のトランジスターＱＰ４と、並列接続された２６個のトランジスターＱＮ５とを含むようにしても良い。

図３は、図２に示す差動信号受信回路のレイアウト例を示す平面図である。半導体基板には、第１の方向（図中のＸ軸方向）の一辺（図中の下辺）に沿って、複数の入力端子（パッド）が配列されている。そこで、それらの入力端子に電気的に接続された複数の差動信号受信回路が、入力端子のピッチに合わせて配置されている。図３には、それらの差動信号受信回路の内の１つが示されている。

各々の差動信号受信回路のレイアウト領域において、第１の方向における中央部には、最も大きい面積を有する２６個の電流源トランジスターＱＮ５のレイアウト領域７５が、入力端子側の一辺（図中の下辺）に沿って配置されている。

また、レイアウト領域７５の２つの辺（図中の左辺及び上辺）に沿って、差動対を構成する４個のトランジスターＱＮ１及び４個のトランジスターＱＮ２のレイアウト領域７６と、４個の負荷トランジスターＱＰ３及び４個の負荷トランジスターＱＰ４のレイアウト領域７７と、バッファー回路のレイアウト領域７８とが、この順で配置されている。

なお、レイアウト領域７９は、５個の抵抗が並列接続されて構成された入力抵抗Ｒ１のレイアウト領域である。また、レイアウト領域８０は、フィルターを構成する２個のトランジスターＱＮ６のレイアウト領域である。

レイアウト領域７５において、２６個の電流源トランジスターＱＮ５のゲート７５ａが示されている。また、レイアウト領域７６において、差動対の４個のトランジスターＱＮ１のゲート７６ａと、差動対の４個のトランジスターＱＮ２のゲート７６ｂとが示されている。さらに、レイアウト領域７７において、４個の負荷トランジスターＱＰ３のゲート７７ａと、４個の負荷トランジスターＱＰ４のゲート７７ｂとが示されている。

図４は、図３に示す差動信号受信回路のレイアウト例における信号の流れを示す図である。２つの入力端子に入力される差動信号は、図中左下から入力抵抗Ｒ１のレイアウト領域を通って、差動対を構成する４個のトランジスターＱＮ１及び４個のトランジスターＱＮ２のゲートに供給される。

差動対の４個のトランジスターＱＮ１のドレインから出力される信号は、４個の負荷トランジスターＱＰ３のドレイン及びゲートに供給される。また、差動対の４個のトランジスターＱＮ２及び４個の負荷トランジスターＱＰ４のドレインから出力される信号は、バッファー回路の入力端子に供給される。バッファー回路の出力端子から出力される信号は、差動信号受信回路の図中上方に配置されたゲートアレイに供給される。

ここで、信号の流れに戻りがあると、信号損失が増加して差動増幅回路の利得が低下し、入力ダイナミックレンジが低下してしまう。また、正帰還のループが生じた場合には、差動増幅回路が発振に至ることもある。これに対し、図３に示す差動信号受信回路のレイアウトによれば、差動信号受信回路に入力される信号が、図中の上方向又は右方向のみに伝送される。それにより、信号の流れに戻りが生じないので、差動増幅回路の特性や安定度を向上させることができる。

再び図３を参照すると、トランジスターＱＮ１〜ＱＮ５は、複数の入力端子の配列方向と直交する第２の方向（図中のＹ軸方向）にゲート幅方向を有している。ここで、差動対を構成する４個のトランジスターＱＮ１及び４個のトランジスターＱＮ２のレイアウト領域７６の第２の方向における長さをＹ１とする。また、４個の負荷トランジスターＱＰ３及び４個の負荷トランジスターＱＰ４のレイアウト領域７７の第２の方向における長さをＹ２とする。

さらに、２６個の電流源トランジスターＱＮ５のレイアウト領域７５の第２の方向における長さをＹ３とし、バッファー回路のレイアウト領域７８の第２の方向における長さをＹ４とすると、図３に示す例においては、次式（２）が成立する。
Ｙ１＋Ｙ２＝Ｙ３＋Ｙ４ ・・・（２）
それにより、半導体基板の面積を有効に活用することができる。

図５は、本発明の一実施形態に係る半導体集積回路装置において用いられる差動信号受信回路の第２の構成例を示す回路図である。図５に示すように、差動信号受信回路７０は、ＰチャネルＭＯＳトランジスターＱＰ１〜ＱＰ２及びＱＰ５と、ＮチャネルＭＯＳトランジスターＱＮ３〜ＱＮ４とで構成される差動増幅回路を含んでいる。また、差動信号受信回路７０は、入力抵抗Ｒ１と、バッファー回路を構成するインバーター７１及び７２と、ゲート電位生成回路７４とをさらに含んでも良い。

第１のトランジスターＱＰ１及び第２のトランジスターＱＰ２は、差動対を構成しており、それらのソースはノードＢにおいて互いに接続されている。トランジスターＱＰ１は、非反転入力端子ＩＮ１に接続されたゲートを有しており、トランジスターＱＰ２は、反転入力端子ＩＮ２に接続されたゲートを有している。

第３のトランジスターＱＮ３及び第４のトランジスターＱＮ４は、トランジスターＱＰ１及びＱＰ２のドレインにそれぞれ接続されて、負荷トランジスター対を構成している。トランジスターＱＮ３は、低電位側の電源電位ＶＳＳの配線に接続されたソースと、トランジスターＱＰ１のドレインに接続されたドレイン及びゲートとを有している。また、トランジスターＱＮ４は、電源電位ＶＳＳの配線に接続されたソースと、トランジスターＱＰ２のドレインに接続されたドレインと、トランジスターＱＰ１のドレインに接続されたゲートとを有している。

第５のトランジスターＱＰ５は、ノードＢに接続されたドレインと、高電位側の電源電位ＶＤＤの配線に接続されたソースと、ゲート電位生成回路７４に接続されたゲートとを有している。ゲート電位生成回路７４は、トランジスター等で構成され、所定のゲート電位を生成して、トランジスターＱＰ５にゲート電位を供給する。それにより、トランジスターＱＰ５は、差動対を構成するトランジスターＱＰ１及びＱＰ２の接続点（ノードＢ）に定電流を供給する電流源トランジスターとして機能する。

トランジスターＱＰ１〜ＱＰ２、ＱＮ３〜ＱＮ４、及び、ＱＰ５で構成される差動増幅回路は、非反転入力端子ＩＮ１と反転入力端子ＩＮ２との間に供給される差動信号を増幅して、増幅された信号をトランジスターＱＮ４のドレインとトランジスターＱＰ２のドレインとの接続点から出力する。

第２の構成例においても、第１の構成例と同様に、電流源トランジスターＱＰ５が、差動対のトランジスターＱＰ１及びＱＰ２、及び、負荷トランジスターＱＮ３及びＱＮ４の各々のゲート幅以上のゲート幅を有している。また、電流源トランジスターＱＰ５が、差動対のトランジスターＱＰ１及びＱＰ２、及び、負荷トランジスターＱＮ３及びＱＮ４の各々のゲート長よりも大きいゲート長を有している。さらに、電流源トランジスターＱＰ５のゲート長Ｌ及びゲート幅Ｗが、式（１）を満たすように設定されても良い。

また、図５に示すように、差動増幅回路が、並列接続された複数のトランジスターＱＰ１と、並列接続された複数のトランジスターＱＰ２と、並列接続された複数のトランジスターＱＮ３と、並列接続された複数のトランジスターＱＮ４と、並列接続された複数のトランジスターＱＰ５とを含むようにしても良い。

その場合に、トランジスターＱＰ５の並列接続数が、トランジスターＱＰ１〜ＱＮ４の並列接続数よりも大きいことが望ましい。それにより、電流源トランジスターの電流供給能力を向上させて、差動対を構成するトランジスターの接続点における電位又は電流を安定させることができる。

図１に示す電気光学装置は、表示ドライバーＩＣ又は表示コントローラーＩＣとして、以上説明した半導体集積回路装置を備えている。このように、本発明に係る半導体集積回路装置を用いることにより、低電源電圧で優れた交流動作特性を有する差動増幅回路を含む電気光学装置を提供することができる。

次に、本発明の一実施形態に係る電子機器について説明する。
本発明は、ビデオプロジェクター、電子ビューファインダー、表示装置、携帯電話機等の電子機器に適用することが可能であるが、以下においては、本発明をビデオプロジェクターに適用した実施形態について説明する。

図６は、本発明の一実施形態に係る電子機器としてビデオプロジェクターの主要構成を示すブロック図である。図６に示すように、ビデオプロジェクターは、表示制御回路１と、表示パネル駆動回路２と、光学系３と、制御部４と、電源部５とを含んでいる。このビデオプロジェクターは、外部装置から入力される画像データに応じた画像をスクリーン６等に投射することができる。

表示制御回路１及び表示パネル駆動回路２は、既に説明したものと同様である。光学系３は、ランプ３ａと、画像形成部３ｂと、投射レンズ部３ｃとを含んでいる。ランプ３ａは、例えば、高圧水銀ランプ又はメタルハライドランプであり、画像形成部３ｂ及び投射レンズ部３ｃを介してスクリーン６に向けて射出される光を発生する。

画像形成部３ｂは、少なくとも１つの表示パネルを含んでいる。カラー方式の場合には、画像形成部３ｂが、３つの表示パネルを含んでも良い。表示パネルは、透過型の画像形成パネルであり、表示パネル駆動回路２から供給される階調電圧及び走査信号等に従って、各画素の透過率を変化させることにより画像を形成する。

画像形成部３ｂには、ランプ３ａから発生する光が照射されるので、表示パネルに形成された画像は、投射レンズ部３ｃに投影される。投射レンズ部３ｃは、入射光を屈折させて投射光７を射出する。従って、表示パネルに形成された画像は、拡大されてスクリーン６に投射される。

制御部４は、例えば、マイクロコンピューターで構成され、ＣＰＵ（中央演算装置）４ａと、メモリー４ｂとを含んでいる。ＣＰＵ４ａは、メモリー４ｂに格納されている制御プログラムに従って、表示制御回路１及び表示パネル駆動回路２等の動作を制御する。電源部５は、外部から供給される交流又は直流の電源電圧に基づいて、ビデオプロジェクターの各部に電力を供給する。

ここで、図６に示す光学系の画像形成部の構成例について詳細に説明する。
図７は、図６に示す光学系の構成例を示す概略図である。図７に示すように、画像形成部３ｂは、分光部９０と、３つの表示パネル１００Ｒ、１００Ｇ、及び、１００Ｂと、クロスダイクロイックプリズム１１０とを含んでいる。

分光部９０は、ダイクロイックミラー９１及び９２と、反射ミラー９３〜９５とを含んでいる。分光部９０には、ランプ３ａから発生する光８が、光軸９ａに沿って入射する。分光部９０は、入射する光（略白色光）８から、例えば、赤系の色の光８Ｒ、緑系の色の光８Ｇ、及び、青系の色の光８Ｂを分離する。

ダイクロイックミラー９１は、光軸９ａと交差する位置に、光軸９ａに対して略４５°傾斜して配置されている。ダイクロイックミラー９１は、入射する光８の内で、赤系の色の光８Ｒを透過させ、緑系の色の光８Ｇ及び青系の色の光８Ｂを反射する。ダイクロイックミラー９１を透過した光８Ｒは、光軸９ａに沿って反射ミラー９３に導かれる。反射ミラー９３は、光軸９ａと交差する位置に、光軸９ａに対して略４５°傾斜して配置されている。光８Ｒは、反射ミラー９３によって反射され、光軸９ｂに沿って表示パネル１００Ｒに入射する。

一方、ダイクロイックミラー９１によって反射された光は、光軸９ｃに沿ってダイクロイックミラー９２に導かれる。ダイクロイックミラー９２は、光軸９ｃと交差する位置に、光軸９ｃに対して略４５°傾斜して配置されている。ダイクロイックミラー９２は、ダイクロイックミラー９１によって反射された光の内で、緑系の色の光８Ｇを反射し、青系の色の光８Ｂを透過させる。ダイクロイックミラー９２によって反射された光８Ｇは、光軸９ｄに沿って表示パネル１００Ｇに入射する。

一方、ダイクロイックミラー９２を透過した光８Ｂは、光軸９ｃに沿って反射ミラー９４に導かれる。反射ミラー９４は、光軸９ｃと交差する位置に、光軸９ｃに対して略４５°傾斜して配置されている。光８Ｂは、反射ミラー９４によって反射され、光軸９ｅに沿って反射ミラー９５に導かれる。反射ミラー９５は、光軸９ｅと交差する位置に、光軸９ｅの方向に対して略４５°傾斜して配置されている。光８Ｂは、反射ミラー９５によって反射され、光軸９ｆに沿って表示パネル１００Ｂに入射する。

分光部９０と各表示パネルとの間には、図示しない偏光板が設けられている。また、各表示パネルとクロスダイクロイックプリズム１１０との間にも、図示しない偏光板が設けられている。それらの偏光板は、それぞれ透過軸を有しており、透過軸の方向に偏光軸を有する光を透過させることができる。表示パネルを挟んで互いに対向する一対の偏光板は、互いに透過軸が交差する状態で設けられている。

クロスダイクロイックプリズム１１０は、光軸９ｂ、９ｄ、及び、９ｆの交点と重なる位置に設けられており、４つの面１１０ａ〜１１０ｄを有している。表示パネル１００Ｒを透過した光８Ｒは、面１１０ａからクロスダイクロイックプリズム１１０に入射する。表示パネル１００Ｇを透過した光８Ｇは、面１１０ｂからクロスダイクロイックプリズム１１０に入射する。表示パネル１００Ｂを透過した光８Ｂは、面１１０ｃからクロスダイクロイックプリズム１１０に入射する。それにより、面１１０ａには赤系の色の画像が投影され、面１１０ｂには緑系の色の画像が投影され、面１１０ｃには青系の色の画像が投影される。

クロスダイクロイックプリズム１１０に入射した赤系の色の光８Ｒ、緑系の色の光８Ｇ、及び、青系の色の光８Ｂは、クロスダイクロイックプリズム１１０によって合成される。即ち、クロスダイクロイックプリズム１１０によって、赤系の色の画像と、緑系の色の画像と、青系の色の画像とが合成される。

合成された光は、クロスダイクロイックプリズム１１０の面１１０ｄからカラーの画像光８Ｃとして出射され、投射レンズ部３ｃに入射する。投射レンズ部３ｃに入射したカラーの画像光８Ｃは、図６に示すように、投射光７としてスクリーン６等に投射される。このように、本発明に係る電気光学装置を用いることにより、低電源電圧で優れた交流動作特性を有する差動増幅回路を含む電子機器を提供することができる。

本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１…表示制御回路、２…表示パネル駆動回路、３…光学系、３ａ…ランプ、３ｂ…画像形成部、３ｃ…投射レンズ部、４…制御部、４ａ…ＣＰＵ、４ｂ…メモリー、５…電源部、６…スクリーン、１０…画像データ処理回路、２０…表示タイミング生成回路、３０…データ線ドライバー、４０…ゲート線ドライバー、５０…コモン電位生成回路、６０…デマルチプレクサー、７０…差動信号受信回路、７１、７２…インバーター、７３、７４…ゲート電位生成回路、７５〜８０…レイアウト領域、９０…分光部、９１、９２…ダイクロイックミラー、９３〜９５…反射ミラー、１００、１００Ｒ、１００Ｇ、１００Ｂ…表示パネル、１１０…クロスダイクロイックプリズム、１１１〜１２３…ＴＦＴ、Ｄ１、Ｄ２、Ｄ３…データ線、Ｓ１、Ｓ２、Ｓ３…ソース線、Ｇ１、Ｇ２…ゲート線、Ｒ１…入力抵抗、ＱＰ１〜ＱＰ５…ＰチャネルＭＯＳトランジスター、ＱＮ１〜ＱＮ６…ＮチャネルＭＯＳトランジスター

Claims (2)

1. 表示制御回路と表示パネル駆動回路と光学系を備え、
   前記光学系は、光発生部と、前記光発生部からの光が入射する少なくとも１つの表示パネルを有した画像形成部と、前記画像形成部からの画像光が入射する投射レンズ部を有し、
   前記表示パネル駆動回路は、前記表示パネルのデータ線を駆動するデータ線ドライバーを有し、
   前記データ線ドライバーに設けられた差動信号受信回路は、
   差動対を構成する第１のＭＯＳトランジスター及び第２のＭＯＳトランジスターと、
   前記第１及び第２のＭＯＳトランジスターのドレインにそれぞれ接続され、負荷トランジスター対を構成する第３のＭＯＳトランジスター及び第４のＭＯＳトランジスターと、
   前記第１のＭＯＳトランジスターのソースと前記第２のＭＯＳトランジスターのソースとの接続点に定電流を供給する第５のＭＯＳトランジスターと、
   前記複数の第２のＭＯＳトランジスターのドレインと前記複数の第４のＭＯＳトランジスターのドレインとの接続点から出力される信号をバッファーするバッファー回路と、
   を備え、
   前記第５のＭＯＳトランジスターが、前記第１〜第４のＭＯＳトランジスターの各々のゲート幅以上のゲート幅を有すると共に、前記第１〜第４のＭＯＳトランジスターの各々のゲート長よりも大きいゲート長を有し、
   並列接続された複数の第１のＭＯＳトランジスターと、並列接続された複数の第２のＭＯＳトランジスターと、並列接続された複数の第３のＭＯＳトランジスターと、並列接続された複数の第４のＭＯＳトランジスターと、並列接続された複数の第５のＭＯＳトランジスターとを備え、前記第５のＭＯＳトランジスターの並列接続数が、前記第１〜第４のＭＯＳトランジスターの並列接続数よりも大きく、
   前記複数の第５のＭＯＳトランジスターのレイアウト領域の２つの辺に沿って、前記複数の第１のＭＯＳトランジスター及び前記複数の第２のＭＯＳトランジスターのレイアウト領域と、前記複数の第３のＭＯＳトランジスター及び前記複数の第４のＭＯＳトランジスターのレイアウト領域と、前記バッファー回路のレイアウト領域とが、この順で配置され、
   前記複数の第１のＭＯＳトランジスター〜前記複数の第５のＭＯＳトランジスターの各々が、所定の方向にゲート幅方向を有し、前記複数の第１のＭＯＳトランジスター及び前記複数の第２のＭＯＳトランジスターのレイアウト領域の前記所定の方向における長さと、前記複数の第３のＭＯＳトランジスター及び前記複数の第４のＭＯＳトランジスターのレイアウト領域の前記所定の方向における長さとの和が、前記複数の第５のＭＯＳトランジスターのレイアウト領域の前記所定の方向における長さと、前記バッファー回路のレイアウト領域の前記所定の方向における長さとの和に等しいことを特徴とするプロジェクター。
2. 前記第５のＭＯＳトランジスターのゲート長Ｌ及びゲート幅Ｗが、（Ｌ・Ｗ）^−１／２≦０．２５μｍ^−１の関係を満たす、請求項１記載のプロジェクター。

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