JP4407540B2 - レベルシフタ回路、アクティブマトリクス基板、電気光学装置及び電子機器 - Google Patents

Description

本発明は半導体回路に関するものであり、特に多結晶シリコン膜を能動層に用いたトランジスタにより構成されたレベルシフタ回路に関するものである。

近年、ノートＰＣやモニター用を筆頭に薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などのアクティブ素子を用いた液晶表示装置は急速に普及している。特に多結晶シリコン（以下、ポリシリコンと称す）をＴＦＴのアクティブ層に用いたポリシリコンＴＦＴはその高い移動度を活用して駆動回路をガラス基板に内蔵できる点で注目を集めている。

通常のネマティック相液晶材料を用いた液晶表示装置においては、信頼性を確保するために液晶に印加する電圧を一定時間で極性反転させる交流駆動が必要であり、白表示時と黒表示時で液晶にかける電圧差は通常３〜５Ｖである。従って、交流駆動を行うためにはアクティブマトリクス上の画素電極には通常６〜１０Ｖの電圧振幅の信号を入力しなくてはならない。画素のスイッチングＴＦＴのゲート電極に繋がる走査線に関しては十分なスイッチング特性を得るために、画素電極に入力される信号のさらに２〜５Ｖ程度、高い電圧を入力する必要があり、液晶表示装置の走査線駆動回路は結局、８〜１５Ｖ程度の信号電圧を出力する必要がある。この電圧は液晶装置が大型・高精細であるほど高くなる傾向にある。

また、同じくポリシリコンＴＦＴを用いて有機ＥＬ素子を駆動する表示装置も近年、実用化されつつあり、その高い応答速度と広い視野角で携帯機器などへの採用が始まっているが、この場合も有機ＥＬ素子を駆動するために必要な電圧が比較的高いため、駆動回路からアクティブマトリクス基板上の有機ＥＬ素子に与える信号電圧はＬＣＤの場合と同様に高くなる傾向がある。

しかし、一般的にＩＣで５Ｖ以上の電圧振幅を持つ信号を出力するためには高耐圧性に優れた特殊なプロセスで製造される必要があるためコストが高くなる。これを回避するために、ガラス基板上に内蔵された駆動回路にレベルシフタ（昇圧）回路を組み込み、ＩＣから３〜５Ｖ程度の電位振幅の入力信号を受けて８〜１５Ｖ程度の電位振幅に昇圧するという回路構成を取ることが多い。

レベルシフタ回路には、フィードバック型レベルシフタ回路がある。このようなフィードバック型レベルシフタ回路構成では、まず入力信号が反転することで回路が第１の動作を行い、出力信号端子の電位が中間状態に遷移する。ここで出力信号端子がフォードバック信号端子に接続されている場合、フィードバック信号端子より入力される電位も変動するため、これを受けて回路が第２の動作（回路によってはさらに第３の動作）を行って、出力信号端子の電位が最終的な出力状態へと遷移する。

具体的には、例えば図２２に示すフィードバック型レベルシフタ回路がある。最初、入力信号ＩＮがＬＯＷ、反転入力信号ＩＮＸがＨＩＧＨであったとする。この時、トランジスタ５０２、５０３、５０５はＯＦＦ、トランジスタ５０１、５０４、５０６はＯＮとなり、出力信号ＯＵＴはＬＯＷ、反転出力信号ＯＵＴＸはＨＩＧＨとなる。ここで入力信号ＩＮがＨＩＧＨ、反転入力信号ＩＮＸがＬＯＷに反転するとトランジスタ５０２、５０３はターンオンし、５０１はターンオフする。トランジスタ５０４はＩＮ信号の電位がＶＨより低いために中間状態となる。この時点ではトランジスタ５０１、５０５はオフしているので出力信号ＯＵＴはフロート、反転出力信号ＯＵＴＸはトランジスタ５０２とトランジスタ５０４と５０６の抵抗分割で中間電位をとる。ここまでが第１の動作である。次に反転出力信号ＯＵＴＸの電位は反転フィードバック信号ＦＢＸとして再び回路へ入力され（フィードバック入力）、トランジスタ５０５はターンオンし、出力信号ＯＵＴをＨＩＧＨにする（第２の動作）。これは三度回路へ入力され、トランジスタ５０６をターンオフし、反転出力信号ＯＵＴＸをＬＯＷに固定する（第３の動作）。従って第１の動作完了から第３の動作が完了するまで反転出力信号ＯＵＴＸは中間状態であり、この状態が長いほど出力遅延が大きく、出力波形も矩形波から崩れていく。このように反転タイミングはほぼ同一であるが回路の動作遅延で出力信号ＯＵＴが入力信号ＩＮより若干遅れることになり、出力波形が崩れてしまう。このようなフィードバック型レベルシフタ回路として特許文献１や特許文献２が挙げられる。

一方、このようなフィードバック端子を有さない非フィードバック型レベルシフタ回路も存在する。例えば特許文献３には図２３のような回路が提案されている。入力信号端子ＩＮから出力信号端子ＯＵＴへ一方向に電位が変化していき、フィードバックされるような個所は無い。レベルシフタ回路は、数ある回路の中から動作電圧条件において出力比が高く出力遅延が小さく回路面積が小さい回路構成を選択して使用することになる。

一般的にフィードバック型レベルシフタ回路は非フィードバック型レベルシフタ回路に比べると消費電流が少なく出力比がとりやすい。このため、入力信号電圧と出力信号電圧の差異が大きい、すなわち出力比が大きい場合はフィードバック型レベルシフタ回路を用いるケースが多い。また、製造上のばらつきによってトランジスタの閾値電圧（Ｖｔｈ）が設計時点の想定値からずれてくるといずれのタイプのレベルシフタ回路でも出力波形が乱れ、やがて動作しなくなる。フィードバック型レベルシフタ回路では前記第１の動作後のフィードバック信号端子の電位変動がＶｔｈ変動によって小さくなる。すなわちフィードバックが弱くなるために第２・第３の動作が出来なくなってより急速に動作しなくなる傾向がある。これらの特徴について図２４を用いて説明する。

図２４のグラフＯＵＴ１Ａ、１Ｂ及び１Ｃはフィードバック型レベルシフタ回路である図２２の回路構成の時にレベルシフタ回路の電源電圧及び各トランジスタのＶｔｈによって出力信号端子ＯＵＴへ出力される信号にどのような違いが出るかをシミュレーションしたものである。また、グラフＯＵＴ２Ａ、２Ｂ及び２Ｃは図２３に示す回路構成時の同様のグラフである。いずれの場合も入力波形はグラフＩＮで示されるような振幅電圧３Ｖの矩形波とする。

ＯＵＴ１ＡとＯＵＴ２Ａのグラフはレベルシフタ電源電圧（ＶＨ−ＶＬ）が６Ｖ、すなわち出力比２倍かつトランジスタ特性が設計時想定どおりの時の結果であり、どちらも動作に問題は無い。

次にＯＵＴ１ＢとＯＵＴ２Ｂは同じくトランジスタ特性は設計時想定どおりのままで、レベルシフタ電源電圧（ＶＨ−ＶＬ）が９Ｖ、すなわち出力比３倍時の結果である。フィードバック型レベルシフタ回路である図２２の回路構成では、図２４のＯＵＴ１Ｂに示すように動作しているが、非フィードバック型レベルシフタ回路である図２３の回路構成では図２４のＯＵＴ２Ｂで示すように動作不良を起こしている。すなわち、フィードバック型レベルシフタ回路の方が出力比を高くできることがわかる。

次にＯＵＴ１ＣとＯＵＴ２Ｃはレベルシフタ電源電圧（ＶＨ−ＶＬ）は６Ｖ、すなわち出力比２倍の時のままで、トランジスタ特性は設計時想定特性からＶｔｈが＋０．７Ｖずれた時の挙動である。このように、フィードバック型のレベルシフタ回路である図２２では図２４のＯＵＴ１Ｃに示すように、特に出力信号の波形の乱れが著しく、使用に耐えない。一方、非フィードバック型のレベルシフタ回路である図２３では図２４のＯＵＴ２Ｃに示すように、多少波形が乱れるが実用的な範囲内であり、出力比が低い場合にはＶｔｈのシフトに対してマージンは比較的広いことがわかる。

特許第３３７４４９２号公報 特開２００３−１１０４１９号公報 特許第３１７９３５０号公報

出力比を得やすいフィードバック型のレベルシフタ回路において、トランジスタのＶｔｈ変動によって特性が変動するとフィードバックが十分効かなくなり、動作不良を起こしやすい。

特にポリシリコン膜を用いたＴＦＴでは能動層内に欠陥が多いため、単結晶シリコンウェハー上に形成したＭＯＳトランジスタに比べてトランジスタの閾値電圧｜Ｖｔｈ｜が高くなり、またばらつきも大きくなる。このため、フィードバック型のレベルシフタ回路での問題点が顕在化しやすく、歩留まりが低下する。

本発明は、このような問題を解決するものであり、その目的とするところは、出力比がとれ、トランジスタの閾値のシフト（Ｖｔｈシフト）に対する動作マージンを増大できるレベルシフタ回路を実現するものである。

本発明は上記の問題を解決するため、本発明に係わるレベルシフト回路は、入力信号が入力される入力信号端子と、前記入力信号より相対的に大きな振幅を有する出力信号を出力する出力信号端子と、フィードバック信号が入力されるフィードバック信号端子を有する第１のレベルシフタ回路と、入力信号が入力される入力信号端子と、前記入力信号より相対的に大きな振幅を有する出力信号を出力する出力信号端子とを有する第２のレベルシフタ回路とからなり、 前記第１のレベルシフタ回路の前記出力信号端子は前記第２のレベルシフタ回路の前記入力信号端子に接続され、前記第１のレベルシフタ回路の前記フィードバック信号端子は前記第２のレベルシフタ回路の前記出力信号端子に接続され、前記第２のレベルシフタ回路は前記第１のレベルシフタ回路に比べ、入力信号の反転時に出力信号が反転する遅延時間が短いことを特徴とする。これにより第１のレベルシフタに入力されるフィードバック信号の振幅が第２のレベルシフタの作用によって従来例より大きくなり、安定したフィードバック動作が得られ、Ｖｔｈシフトに対する動作マージンが増大する。

さらに本発明では、複数の基準電位配線が前記第１のレベルシフタ回路および前記第２のレベルシフタ回路に接続されてなり、前記第１のレベルシフタに接続された前記複数の基準電位配線に与えられる基準電位のうち、最大の値をＶ１Ｈ、最小の値をＶ１Ｌとし、前記第２のレベルシフタに接続された前記複数の基準電位配線に与えられる基準電位のうち、最大の値をＶ２Ｈ、最小の値をＶ２Ｌとしたとき、前記Ｖ１Ｈと前記Ｖ２Ｈは略等しく、かつ前記Ｖ１ＬとＶ２Ｌも略等しくするとよい。このような構成をとると、第１のレベルシフタ回路と第２のレベルシフタ回路の電源配線が共用できるため回路面積を縮小できる。

さらに本発明では、前記第２のレベルシフタ回路は前記第１のレベルシフタ回路に比べその入力信号の反転時に出力信号が反転する遅延時間を短くするとよい。第１のレベルシフタの前記第１の動作と前記第２の動作の間の遅延を抑えるため、第２のレベルシフタの回路構成は第１のレベルシフタの回路構成に比べ、動作速度が速いものを選択することが好ましく、このような構成をとることでレベルシフト動作時の中間状態（第１の動作終了から第２の動作終了までの間の状態）にある時間を短縮し、品質の良い出力信号を得ることができる。

さらに本発明ではＮチャネル電界効果型トランジスタであってチャネル幅がＷ１であって、チャネル長がＬ１である第１のトランジスタとＰチャネル電界効果型トランジスタであってチャネル幅がＷ２であってチャネル長がＬ２である第２のトランジスタを有する。前記第２のレベルシフタ回路の前記出力信号端子は前記第１のトランジスタのドレイン電極と前記第２のトランジスタのドレイン電極とにそれぞれ電気的に接続されている。前記第１のトランジスタのゲート電極と前記の第２のトランジスタのゲート電極は同一のノードに電気的に接続されている。そして、前記第１のトランジスタのソース電極は前記第２のレベルシフタに供給される前記複数の基準電位配線の一つに電気的に接続されてなり、前記第２のトランジスタのソース電極は前記第２のレベルシフタに供給される前記複数の基準電位配線の一つに電気的に接続されているとよい。

また、前記第２のレベルシフタ回路は、Ｎチャネル電界効果型トランジスタであって、チャネル幅がＷ３であって、チャネル長がＬ３である第３のトランジスタとＰチャネル電界効果型トランジスタであって、チャネル幅がＷ４であって、チャネル長がＬ４である第４のトランジスタを有する。前記第２のレベルシフタ回路の前記入力信号端子は前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極にそれぞれ電気的に接続されている。前記第３のトランジスタのドレイン電極と前記第４のトランジスタのドレイン電極は同一のノードに電気的に接続され、前記第３のトランジスタのソース電極は前記第４のレベルシフタに供給される前記複数の基準電位配線の一つに電気的に接続される。そして、前記第３のトランジスタのソース電極は前記第４のレベルシフタに供給される前記複数の基準電位の一つに電気的に接続されているとよい。これらは所謂ＣＭＯＳ（相補型）型インバータ回路を出力信号端子または入力信号端子に接続した構成のレベルシフタ回路であり、ＣＭＯＳ型インバータ回路は出力比は大きくないが構成が簡易で応答が早く駆動能力を容易に高くでき、段数によって極性を反転可能であるためこのように第２のレベルシフタ回路の入力・出力部を構成すると応答速度が速く、回路面積の小さい回路が可能である。

さらに本発明では、前記第１のレベルシフタ回路の前記出力信号がＨＩＧＨ状態である時の電位をＶＡ、ＬＯＷ状態である時の電位をＶＢとし、前記第２のレベルシフタ回路に供給される複数の基準電位のうち最低電位の値をＶＬ、最高電位の値をＶＨとしたときにＶＨ−ＶＡ＞ＶＢ−ＶＬを満たし、Ｗ１÷Ｌ１＞Ｗ２÷Ｌ２またはＷ３÷Ｌ３＞Ｗ４÷Ｌ４の少なくとも一方を満たすとよい。

又は前記第１のレベルシフタ回路の出力信号端子に出力される信号のＨＩＧＨ状態電位をＶＡ、ＬＯＷ状態電位をＶＢとし、前記第２のレベルシフタ回路に供給される複数の基準電位のうち最低電位の値をＶＬ、最高電位の値をＶＨとしたときにＶＨ−ＶＡ＜ＶＢ−ＶＬを満たし、Ｗ１÷Ｌ１＜Ｗ２÷Ｌ２またはＷ３÷Ｌ３＜Ｗ４÷Ｌ４の少なくとも一方を満たすとよい。レベルシフタ回路は一般に回路構成及び入力・出力振幅電位差の設定により、出力ＨＩＧＨ時電圧（ＶＡ）と入力ＬＯＷ時電圧（ＶＢ）の基準電位（ＶＨ，ＶＬ）との差がＶＨ−ＶＡとＶＢ−ＶＬで等しくならず、非対称な波形になる。この傾向はレベルシフタ回路から出力される電位振幅｜Ｖｔｈ｜が大きいほど顕著になる。この時、非対称性があまりにひどくなると第２のレベルシフタ回路を構成するインバータ回路が動作しなくなるなど著しく能力が低くなる。しかし、このようにインバータ回路を構成するとインバータ回路のＶｉｎ−Ｖｏｕｔ特性をシフトすることで第１のレベルシフタ回路の出力信号波形が非対称であっても第２のレベルシフタ回路からの出力がよりＶＨ−ＶＬに近いように動作するようにできる。

さらに本発明では、Ｗ１＞Ｗ３、Ｌ１＜Ｌ３、Ｗ２＞Ｗ３、Ｌ２＞Ｌ３の少なくともいずれか一つを満たすとよい。前述のように第１のレベルシフタ回路から出力される電位振幅は｜Ｖｔｈ｜が大きくなるにつれて小さくなっていくため、特に初段のインバータ回路では貫通電流が流れやすい。このため、初段のインバータ回路はチャネル長が長く、チャンネル幅が小さい方が良い。しかし、後段のインバータ回路、特に最終段のインバータ回路は駆動能力が必要となるため、ある程度チャネル長は短く、チャネル幅は大きい方が良い。したがって、このような構成をとると貫通電流が少なく、かつ駆動能力の高い回路となる。

さらに本発明では、（Ｗ３÷Ｌ３）÷（Ｗ４÷Ｌ４）より（Ｗ１÷Ｌ１）÷（Ｗ２÷Ｌ２）の方がより１に近いとよい。第２のレベルシフタ回路を構成するインバータ回路は出力段に近いほど電位の振幅がＶＨ〜ＶＬに近づくので、Ｎチャネル型トランジスタとＰチャネル型トランジスタの比を１に近づけた方がより効率がよい。

さらに本発明では、前記第１のレベルシフタ回路の前記出力信号の振幅を前記第１のレベルシフタ回路の前記入力信号の振幅で割った前記第１のレベルシフタ回路の出力比は、前記第２のレベルシフタ回路の前記出力信号の振幅を前記第２のレベルシフタ回路の前記入力信号の振幅で割った前記第２のレベルシフタ回路の出力比より大きいとよい。一般にレベルシフタ回路の動作速度は入力信号の電位振幅が大きいほど早くなる傾向があるため、このような構成をとると第２のレベルシフタ回路の動作が早くなり、第１のレベルシフタ回路が中間状態にある時間を短くできる。

さらに本発明では、前記第２のレベルシフタ回路はフィードバック信号端子を有し、前記第２のレベルシフタ回路の前記フィードバック信号端子は前記第２のレベルシフタ回路の出力信号端子に接続されるとよい。第２のレベルシフタ回路もフィードバック信号端子を有した構成をとる場合、フィードバック信号端子を第１のレベルシフタ回路の出力信号端子に接続すると第１のレベルシフタ回路が中間状態にある時に第２のレベルシフタ回路へのフィードバックが不安定になり好ましくないので、第２のレベルシフタ回路の出力信号端子に接続することが好ましい。

さらに本発明では、レベルシフタ回路は多結晶シリコンを能動層とするトランジスタ素子によって構成されるとよい。多結晶シリコンは結晶中に欠陥順位を多く含み、トランジスタの｜Ｖｔｈ｜が大きく、かつ製造ばらつき等により変動しやすい。このため、本発明で提案してきたレベルシフタ回路構成の効果が顕著となる。

さらに本発明のアクティブマトリクス基板では、絶縁基板上にアクティブマトリクス回路に本発明のレベルシフタ回路を備えるとよい。このような構成により、アクティブマトリクス回路を駆動する駆動回路中にレベルシフト機能を持たせても歩留まりの低下を最小限度に抑えることができ、かつ外部駆動回路に安価な低耐圧ＩＣを用いることができるので製造コストを安くすることができる。

さらに本発明では、本発明の電気光学装置は、上述したアクティブマトリクス基板を備えるとよい。このような構成により、信頼性が高く外形寸法の小さい駆動回路内蔵型の電気光学装置をより安価に製造できる。ここでいう電気光学装置とは液晶表示装置、ＥＬ表示装置、フィールドエミッション・表示装置などである。

さらに本発明では、本発明の電子機器は、上述した電気光学装置を備えるとよい。このような構成により、駆動回路内蔵型の電気光学装置を用いることで信頼性の向上・外形の縮小を進めつつ、安価に製造できる。電子機器とは具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。

以下、本発明の実施形態を図面に基づいて説明する。

［実施形態１］
図１は本発明の半導体装置、すなわち、レベルシフタ回路１０１実現する実施形態１の模式図であり、図２はその具体的な回路図である。

レベルシフタ回路１０１は、図１に示すように、第１のレベルシフタ回路を構成するフィードバック型レベルシフタ回路１１と第２のレベルシフタ回路を構成する非フィードバック型レベルシフタ回路２１で構成される。フィードバック型レベルシフタ回路１１の反転出力信号端子ＯＵＴＸに非フィードバック型レベルシフタ回路２１の入力信号端子ＩＮが接続され、フィードバック型レベルシフタ回路１１のフィードバック信号端子ＦＢＸに非フィードバック型レベルシフタ回路２１の出力信号端子ＯＵＴが接続される。

図２を用いて第１のレベルシフタ回路と第２のレベルシフタ回路の構成を説明する。
第１のレベルシフタ回路を構成するフィードバック型レベルシフタ回路１１は以下を構成する。低振幅の信号を入力する入力信号端子ＩＮにコンデンサＣ１１、Ｃ１２が接続され、コンデンサＣ１１の他端にＰチャネル型トランジスタＰ２１が接続され、コンデンサＣ１２の他端にＮチャネル型トランジスタＮ２１が接続される。トランジスタＰ２１のソースに高位側電位ＶＨの供給線が接続され、トランジスタＮ２１のソースに低位側電位ＶＬの供給線が接続される。そして、トランジスタＰ２１とトランジスタＮ２１のドレインは共通接続され反転出力信号端子ＯＵＴＸに接続される。反転出力信号端子ＯＵＴＸは後述する駆動回路３０１，３０２に接続される。

コンデンサＣ１１の他端には、第１のオフセット回路が接続される。第１のオフセット回路は、Ｐチャネル型トランジスタＰ２３とＮチャネル型トランジスタＮ２３、Ｎチャネル型トランジスタＮ２２から構成される。トランジスタＰ２３とトランジスタＮ２３は直列接続され、各々のゲートがコンデンサＣ１１の他端に接続される。トランジスタＰ２３のソースに高位側電位ＶＨの供給線が接続され、トランジスタＮ２３のソースに低位側電位ＶＬの供給線が接続される。そして、トランジスタＰ２３とトランジスタＮ２３のドレインは共通接続され、トランジスタＰ２３とトランジスタＮ２３のゲートにも共通接続される。さらに、トランジスタＮ２２のドレインに接続される。トランジスタＮ２２のソースに低位側電位ＶＬの供給線が接続される。

また、コンデンサＣ１２の他端には、第２のオフセット回路が接続される。第２のオフセット回路は、Ｐチャネル型トランジスタＰ２４とＮチャネル型トランジスタＮ２４、Ｐチャネル型トランジスタＰ２２から構成される。トランジスタＰ２４とトランジスタＮ２４は直列接続され、各々のゲートがコンデンサＣ１２の他端に接続される。トランジスタＰ２４のソースに高位側電位ＶＨの供給線が接続され、トランジスタＮ２４のソースに低位側電位ＶＬの供給線が接続される。そして、トランジスタＰ２４とトランジスタＮ２４のドレインは共通接続され、トランジスタＰ２４とトランジスタＮ２４のゲートにも共通接続される。さらに、トランジスタＰ２２のドレインに接続される。トランジスタＰ２２のソースに高位側電位ＶＨの供給線が接続される。

そして、トランジスタＮ２２とトランジスタＰ２２の各々のゲートは共通接続され、フィードバック信号端子ＦＢＸに接続される。

第２のレベルシフタ回路を構成する非フィードバック型レベルシフタ回路２１は以下を構成する。フィードバック型レベルシフタ回路１１の出力信号端子ＯＵＴからの信号を入力する入力信号端子ＩＮに２段のインバータ回路が接続される。すなわち入力信号端子ＩＮに直接接続される第１のインバータ回路は、Ｐチャネル型トランジスタＰ３１とＮチャネル型トランジスタＮ３１で構成される相補型トランジスタで構成され、トランジスタＰ３１のソースに高位側電位ＶＨの供給線が接続され、トランジスタＮ３１のソースに低位側電位ＶＬの供給線が接続される。

第２のインバータ回路は、Ｐチャネル型トランジスタＰ３２とＮチャネル型トランジスタＮ３２で構成される相補型トランジスタで構成され、トランジスタＰ３２のソースに高位側電位ＶＨの供給線が接続され、トランジスタＮ３２のソースに低位側電位ＶＬの供給線が接続される。

そして、第１のインバータ回路を構成する相補型トランジスタのドレインと第２のインバータ回路を構成する相補型トランジスタのゲートが接続される。第２のインバータ回路を構成する相補型トランジスタのドレインには出力信号端子ＯＵＴが接続され、この出力信号端子ＯＵＴはフィードバック型レベルシフタ回路１１ｅのフィードバック端子信号ＦＢＸに接続される。

次に、レベルシフタ回路１０１の動作を、図３で示す本実施形態１の第２レベルシフタ回路のないフィードバック型レベルシフタ回路を対比例として対比しながら説明する。

まず図２のフィードバック型レベルシフタ回路１１において入力信号端子ＩＮをＬＯＷ（電位ＶＬとする）、出力信号端子ＯＵＴＸ及び反転フィードバック信号端子ＦＢＸをＨＩＧＨ（電位ＶＨとする）の状態を初期状態として想定する。するとトランジスタＮ２２はＯＮ、トランジスタＰ２２はＯＦＦであり、従ってノードＡの電位は中間電位より下がり、ノードＢの電位は中間電位にほぼ等しい。ここで中間電位とはトランジスタＮ２２（あるいはトランジスタＰ２２）が完全にＯＦＦした状態でのトランジスタＮ２３とトランジスタＰ２３（あるいはトランジスタＮ２４とトランジスタＰ２４）によってノードＡ（あるいはノードＢ）に与えられる電位であり、トランジスタＮ２３とトランジスタＰ２３（あるいはＮ２４とＰ２４）が完全に対称な特性である場合は（ＶＨ＋ＶＬ）÷２で与えられる。

このため、トランジスタＮ２１はおよそ（ＶＨ＋ＶＬ）÷２をＶｇｓとして与えられたＯＮとＯＦＦの中間の状態（以下、ＯＮ−ＯＦＦ中間状態と称す）となり、トランジスタＰ２１はほぼＯＮとなる。従って抵抗分割により反転出力信号端子ＯＵＴＸの電位は（ＶＨ＋ＶＬ）÷２で与えられる電位とＶＨの中間の値になる（ＶＨ’とする）。ここで第２のレベルシフタ回路である非フィードバック型レベルシフタ２１によってＶＨ’電位は昇圧され反転フィードバック信号端子ＦＢＸにはほぼＶＨの電位が与えられてこの状態で固定される。

一方、図３に示す対比例のレベルシフタ回路１０２では、反転フィードバック信号端子ＦＢＸにＶＨ’の値が入力されて反転出力信号端子ＯＵＴＸの電位はさらに少し低下するということを繰り返し、やがてある値（ＶＨ’’）に落ち着くが完全にＶＨに等しくはならない（ＶＨ’’＜ＶＨ’＜ＶＨ）。

次に本実施形態１のレベルシフタ回路１０１の入力信号端子ＩＮの電位がＬＯＷ→ＨＩＧＨに変化した時の挙動を考える。この時、ノードＡ及びノードＢはどちらも容量結合により電位が上がる。入力電位の変動幅（＝ＶＣ）に対応するようにトランジスタＮ２２、Ｎ２３、Ｎ２４、Ｐ２２、Ｐ２３、Ｐ２４のＷ（チャネル幅）／Ｌ（チャネル長）を適当に設定することで、この時のノードＡの電位はほぼ中間電位前後、ノードＢは中間電位＋ＶＣ程度になるようにしておくと、トランジスタＰ２１はＯＮ−ＯＦＦ中間状態、トランジスタＮ２１はほぼＯＮとなって、反転出力信号端子ＯＵＴＸの電位は（ＶＨ＋ＶＬ）÷２とＶＬの中間の値になる（ＶＬ’とする）。以下、前述と逆の流れで図２の構成では反転出力信号端子ＯＵＴＸはＶＬ’、反転フィードバック信号端子ＦＢＸはほぼＶＬの電位で固定される。

一方、図３の対比例のレベルシフタ回路１０２では反転出力信号端子ＯＵＴＸ及び反転フィードバック信号端子ＦＢＸはＶＬ’’（ＶＬ＜ＶＬ’＜ＶＬ’’）となる。

次に、具体例として説明する。入力信号が０−３．０Ｖの１ＭＨｚの矩形波であり、ＶＨ＝９Ｖ，ＶＬ＝０Ｖの出力比３倍、実施形態１の図２および図３の対比例の各パラメータとしてＣ１１及びＣ１２の容量が１ｐＦ、トランジスタＮ２２、Ｎ２３、Ｎ２４、Ｐ２２、Ｐ２３、Ｐ２４がチャネル幅５μｍ、チャネル長８μｍであり、トランジスタＮ２１、Ｐ２１がチャネル幅１０μｍ、チャネル長８μｍとした。さらに、実施形態１の図２のトランジスタＮ３１、Ｐ３１がチャネル幅５μｍ、チャネル長８μｍ、トランジスタＮ３２、Ｐ３２がチャネル幅２０μｍ、チャネル長６μｍとした。この具体例の回路シミュレーションした結果を図４および図５を用いて説明する。

まず、トランジスタ特性カーブとしてエキシマレーザーアニール法を用いて低温プロセスで形成した多結晶シリコン薄膜を能動層とする電界効果型トランジスタの実測値である図４のグラフＡｎ（Ｎチャネル、Ｗ（チャネル幅）／Ｌ（チャネル長）＝１０／５）及びグラフＡｐ（Ｐチャネル、Ｗ／Ｌ＝１０／５）をＷ／Ｌサイズで規格化して回路中各々のトランジスタの特性カーブと仮定し、回路シミュレーションを行った結果が図５のグラフＡ１およびＡ２である。ここで図５のグラフＡ１は実施形態１の図２の構成でのフィードバック型レベルシフタ回路１１ｅの反転出力信号端子ＯＵＴＸからの出力値であり、グラフＡ２は対比例である図３の構成での反転出力信号端子ＯＵＴＸからの出力値である。このように特性が想定したカーブであればどちらの回路でも当然動作に問題はない。ただし、本実施形態１（図５のグラフＡ１）のほうが出力信号波形としては矩形波に近く好ましい。

一方、図４のグラフＡｎとグラフＡｐをともに１．５Ｖシフトさせた特性であるグラフＢｎおよびグラフＢｐをＷ／Ｌサイズで規格化して回路中各々のトランジスタの特性カーブと仮定した時のシミュレーション結果が図５のグラフＢ１（図２の本実施形態１を構成回路図とした時）、Ｂ２（図３の対比例を構成回路図とした時）である。このように閾値電位Ｖｔｈがシフトすると対比例（図５のグラフＢ２）では正常にレベルシフタ回路として正常に動作していない一方、本実施形態１（図５のグラフＢ１）では正常に動作している。

このように、実施形態１の構成をとることでトランジスタの閾値電圧Ｖｔｈのシフトが発生した時に回路が動作するマージンを広く取ることができるのである。単結晶シリコンウェハー上のＭＯＳトランジスタではこのような閾値電圧Ｖｔｈのシフトは小さいが、多結晶シリコンを用いた薄膜トランジスタ、特にガラス基板上に比較的低温（≦６００℃）で形成する低温プロセスで製造した低温ポリシリコンＴＦＴの場合には製品間の閾値電圧Ｖｔｈのばらつきは１〜２Ｖ程度発生するのでこのようなマージンの広さは歩留まりに大きく寄与する。また、低温ポリシリコンＴＦＴでは一般にホットキャリア等による信頼性劣化も単結晶シリコンＭＯＳトランジスタより激しく、製品使用中の閾値電圧Ｖｔｈの変化も大きいため、信頼性の面でも寄与する。

図６は電気光学装置に一例としてアクティブマトリクス基板２００を用いた透過型液晶表示装置（ＬＣＤ）の構成例である。画素部に画素電極や薄膜トランジスタでなる画素用のスイッチング素子を含む透明基板でなるアクティブマトリクス基板２００と、コモン電極（対向電極）４０１を有する透明基板でなる対向基板４０２との間に電気光学物質としての液晶層４０３、例えばＴＮ液晶層が挟持されている。そして、一対のアクティブマトリクス基板２００と対向基板４０２の外側表面には液晶層４０３に対してクロスニコル状に配置された偏光板４０４、４０５がそれぞれ配置され、液晶パネルを構成している。液晶パネルの下側に面光源としての照明装置、すなわちバックライト４０６が配置されている。アクティブマトリクス基板２００は対向基板４０２から張り出す張り出し部４０７が設けられ、その張り出し部４０７には複数の実装端子（図示しない）が設けられている。複数の実装端子は、ＦＰＣ（可撓性基板）４０８を介して外部駆動回路用ＩＣ４０９を実装した回路基板４１０に電気的に接続される。図８では外部駆動回路用ＩＣ４０９は、２個のＩＣで構成されているが、１個もしくは３個以上でもよい。外部駆動回路用ＩＣ４０９は低耐圧プロセスで製造されたＣＭＯＳ−ＩＣであり、３．０Ｖの振幅の駆動タイミング信号を複数出力する。液晶表示装置は透過型の他に、反射型、透過と反射を兼用した半透過型の液晶表示装置がある。

図７は本実施形態１のレベルシフタ回路を用いたＶＧＡ解像度の透過型駆動回路内蔵式液晶表示装置（ＬＣＤ）用アクティブマトリクス基板２００である。無アルカリガラスよりなる絶縁基板２００上に走査線駆動回路３０１及びデータ線駆動回路３０２が形成される。表示領域２０４には、走査線駆動回路３０１から延設された４８０本の走査線２０１とデータ線駆動回路３０２から延設された１９２０本のデータ線２０２が互いに交差して配設される。アクティブマトリクス基板２００の張り出し部には複数の実装端子３０３が設けられ、実装端子３０３は配線３０４を介して走査線駆動回路３０１またはデータ線駆動回路３０２に接続される。走査線駆動回路３０１及びデータ線駆動回路３０２と実装端子６０１との間にはそれぞれレベルシフタ回路１０１が設けられている。また、コモン電位入力信号端子３０５から配設されたコモン電位配線３０６は表示領域２０４、走査線駆動回路３０１、データ線駆動回路３０２を囲むように配設されている。コモン電位配線３０６は対向基板の４つの角部に対応する位置に上下導通部３０７が設けられ、コモン電位入力信号端子３０５から対向基板のコモン電極（対向電極）にコモン電位を供給している。

図８は図７の２０４で示される表示領域のアクティブマトリクス回路部分を拡大した図であって、走査線２０１及びデータ線２０２の各交点に対応して画素スイッチとして薄膜トランジスタ２０５が配置され、薄膜トランジスタ２０５のドレイン電極に画素電極２０６が電気的に接続される。データ線２０２と各画素電極２０６間のインピーダンスを走査線２０１の駆動電位に従って変化させることで各画素電極２０６の電位を書き込み・保持する。また、コモン電位配線３０５に接続された容量線２０３が配設され、画素電位との間に蓄積容量を形成している。

ここで図７の走査線駆動回路３０１およびデータ線駆動回路３０２、図８の画素スイッチ２０５はいずれもエキシマレーザーアニール法にて低温形成された厚さ５０ないし１００ｎｍ程度の多結晶シリコン薄膜を能動層としたコプレーナー型薄膜トランジスタで構成される。また、多結晶シリコン薄膜形成後にボロンおよびリンイオンを適当なマスクパターン上から打ち込むことによってｎチャネル型トランジスタとｐチャネル型トランジスタを形成し、走査線駆動回路３０１およびデータ線駆動回路３０２は相補型トランジスタの回路構成をとっている。一方、画素スイッチ２０５は全てｎチャネル型トランジスタによって構成される。

この構成により、外部駆動回路用ＩＣ４０９から出力された複数の３．０Ｖの振幅の駆動タイミング信号はＦＰＣ４０８を介して複数の実装端子３０３に入力され、複数の配線３０４を通じて複数のレベルシフタ回路１０１に入力される。ここで入力信号はレベルシフタ回路１０１にて３．０Ｖの振幅信号から９．０Ｖの振幅信号に昇圧され、走査線駆動回路３０１及びデータ線駆動回路３０２に入力される。また、コモン電極電位入力信号端子３０５も同様に外部駆動回路用ＩＣ４０９よりＤＣ（直流）又はＡＣ（交流）の電位を与えられ、コモン電位配線３０６及び上下導通部３０７を通じて対向基板４０２上に形成されたコモン電極４０１に電位が供給される。各画素電極２０６及びコモン電極４０１間に印加された電位差に応じてＴＮ液晶層４０３の配向が変化し、その状態によってクロスニコル状に配置された偏光板４０４と４０５を通じたバックライト４０６の光を遮断あるいは透過することでディスプレイとして機能する。

本実施形態１では図７のレベルシフタ回路１０１に図２の回路構成を使用する。これによって回路の閾値電位Ｖｔｈのシフトに対するマージンが１つのレベルシフタ回路で構成する従来技術より広く、動作不良を起こしにくくなる。

次に、実施形態１の変形例としてレベルシフタ回路１０３を図９に示す。

図２ではレベルシフタ回路１０１の出力を第１のレベルシフタ回路１１の反転出力信号端子ＯＵＴＸからとっているのに対し、図９の変形例では第２のレベルシフタ回路２１の出力信号端子ＯＵＴに接続している。その他、実施形態１と同じ構成である。これによりレベルシフタ回路１０２からの出力比はより大きくなるが、出力遅延を大きくすることができる。なお、図２に示す実施形態１のレベルシフタ回路１０１と図９に示す変形例のレベルシフタ回路１０３のどちらを採用するかは他回路とのマッチングで決めればよい。

［実施形態２］
図１０は、レベルシフタ回路を走査線駆動回路３０１に適用した具体的な構成例である。走査線駆動回路３０１は、複数段の転送回路からなるシフトレジスタ３１０を有し、クロック信号線３１２、スタートパルス信号線３１３、反転クロック信号線３１４が、実施形態１やその変形例で示したレベルシフタ回路１０１（１０２）を介して接続される。シフトレジスタ３１０の出力信号端子３１１にはＮＡＮＤ回路３１５が接続され、順次レベルシフタ回路３１６、３段のインバータ回路で構成されるバッファ回路３１７が接続され、走査線２０１に接続される。

この構成により、レベルシフタ回路１０１によって増幅されたクロック信号、反転クロック信号、スタートパルス信号がシフトレジスタ３１０を駆動し、クロックが切り替わるたびにシフトレジスタ３１０の出力信号端子３１１を順にパルスが転送されていく。シフトレジスタ３１０の出力信号端子３１１のｎ番目とｎ＋１番目に転送されたパルスはＮＡＮＤ回路３１５入力され、特定の走査線２０１のみが特定のタイミングで選択される。ここで走査線２０１を駆動する電圧は１２Ｖであり、ＮＡＮＤ回路３１５からの出力信号は９Ｖであるのでレベルシフタ回路３１６で１２Ｖ信号にさらに昇圧する。この走査線駆動回路３０１に用いられるレベルシフタ回路３１６は、図１１及び図１２に示す回路構成を採用する。

図１１は模式図を示す図である。その構成は、第１のレベルシフタ回路を構成するフィードバック型レベルシフタ回路１２と一対の第２のレベルシフタ回路を構成する非フィードバック型レベルシフタ回路２２ａ、２２ｂで構成される。この構成により、フィードバック型レベルシフタ回路１２の出力信号は非フィードバック型レベルシフタ回路２２ａを介して、フィードバック型レベルシフタ回路１２のフィードバック信号端子ＦＢに入力され、フィードバック型レベルシフタ回路１２の反転出力信号は非フィードバック型レベルシフタ回路２２ｂを介して、フィードバック型レベルシフタ回路１２の反転フィードバック信号端子ＦＢＸに入力される。この構成は、図２の構成および図１の模式図と本質的に同じ構造をしていることが見てとれる。

図１２は具体的な回路構成を示す。第１のレベルシフタ回路を構成するフィードバック型レベルシフタ回路１２は、直列接続された一つのＮチャネル型トランジスタと２つのＰチャネル型トランジスタ（Ｎ４１、Ｐ４２、Ｐ４３）（Ｎ４４、Ｐ４５、Ｐ４６）が一対に形成され、一対のＮチャネル型トランジスタＮ４１、Ｎ４４のソースに低位側電位ＶＬの供給線が接続され、一対のＰチャネル型トランジスタＰ４３、Ｐ４６のソースに高位側電位ＶＨの供給線が接続される。入力信号端子ＩＮは、Ｎチャネル型トランジスタＮ４１とＰチャネル型トランジスタＮ４２のゲートに接続され、反転入力信号端子ＩＮＸは、Ｎチャネル型トランジスタＮ４４とＰチャネル型トランジスタＰ４５のゲートに接続される。Ｎチャネル型トランジスタＮ４１とＰチャネル型トランジスタＰ４２のドレインはフィードバック型レベルシフタ回路１２の反転出力信号端子ＯＵＴＸに接続され、Ｎチャネル型トランジスタＮ４４とＰチャネル型トランジスタＰ４５のドレインは出力信号端子ＯＵＴに接続される。Ｐチャネル型トランジスタＰ４３のゲートにはフィードバック信号端子ＦＢが接続され、Ｐチャネル型トランジスタＰ４６のゲートには反転フィードバック信号端子ＦＢＸが接続される。

反転出力信号端子ＯＵＴＸは、バッファ回路３１７を介して走査線２０１に接続されると共に、非フィードバック型レベルシフタ回路２２ｂの入力信号端子に接続される。この非フィードバック型レベルシフタ回路２２ｂは実施形態１と同様の２段のインバータ回路で構成されてなり、非フィードバック型レベルシフタ回路２２ｂの出力信号端子はフィードバック型レベルシフタ回路１２の反転フィードバック信号端子ＦＢＸに接続される。

出力信号端子ＯＵＴは、非フィードバック型レベルシフタ回路２２ａの入力信号端子に接続される。この非フィードバック型レベルシフタ回路２２ａは２段のインバータ回路で構成されてなり、非フィードバック型レベルシフタ回路２２ａの出力信号端子はフィードバック型レベルシフタ回路１２のフィードバック信号端子ＦＢに接続される。
このような構成により閾値電位Ｖｔｈのマージンは大きくなる。

［実施形態３］
図１３（ａ）〜（ｆ）は本発明のレベルシフタ回路の他の例である。以下のレベルシフタ回路は、実施形態１の実装端子３０３と走査線駆動回路３０１との間のレベルシフタ回路や、実施形態２のシフトレジスタ３１０と走査線２０１との間のレベルシフタ回路に適用できる。

回路１４〜１７はフィードバック型レベルシフタ回路であり、回路２３ａ、２３ｂ、２４、２５ａ、２５ｂ、２６は非フィードバック型レベルシフタ回路である。

図１３（ａ）に示すレベルシフタ回路１０４は、図１１で示すレベルシフタ回路３１２と類似し、相違点を説明する。フィードバック型レベルシフタ回路１４の出力信号ＯＵＴは非フィードバック型レベルシフタ回路２３ｂを介して反転フィードバック信号端子ＦＢＸに入力され、フィードバック型レベルシフタ回路１４の反転出力信号ＯＵＸは非フィードバック型レベルシフタ回路２３ａを介してフィードバック信号端子ＦＢに入力される。この場合、図１１で示すレベルシフタ回路３１６では非フィードバック型レベルシフタ回路２２ａ、非フィードバック型レベルシフタ回路２２ｂが入力波形と同位相で信号を出力する回路なのに対し、図１３（ａ）のレベルシフタ回路１０４では非フィードバック型レベルシフタ回路２３ａ、非フィードバック型レベルシフタ回路２３ｂが入力波形と逆位相で信号を出力する回路であるため、接続をかえている。

図１３（ｂ）に示すレベルシフタ回路１０５は、図１１で示すレベルシフタ回路３１２と類似し、相違点を説明する。この例は、図１１の一対の非フィードバック型レベルシフタ回路を１つの非フィードバック型レベルシフタ２４として構成したものである。

図１３（ｃ）に示すレベルシフタ回路１０６は、図１１で示すレベルシフタ回路３１２と類似し、相違点を説明する。フィードバック型レベルシフタ回路１５は、反転入力信号端子を設けておらず、入力信号端子ＩＮに入力される入力信号をフィードバック型レベルシフタ１５で出力信号ＯＵＴと反転出力信号ＯＵＴＸを出力する。

図１３（ｄ）に示すレベルシフタ回路１０７は、図１３（ｃ）で示すレベルシフタ回路１０６と類似し、相違点を説明する。フィードバック型レベルシフタ回路１５の出力信号ＯＵＴは非フィードバック型レベルシフタ回路２５ｂを介して反転フィードバック信号端子ＦＢＸに入力され、フィードバック型レベルシフタ回路１５の反転出力信号ＯＵＴＸは非フィードバック型レベルシフタ回路２３ａを介してフィードバック信号端子ＦＢに入力される。

図１３（ｅ）に示すレベルシフタ回路１０８は、図１で示すレベルシフタ回路１０１と類似し、相違点を説明する。フィードバック型レベルシフタ回路１６の出力は、図１では反転出力信号を出力していたが、出力信号ＯＵＴを出力する。

図１３（ｆ）に示すレベルシフタ回路１０９は、図１３（ｅ）で示すレベルシフタ回路１０８と類似し、相違点を説明する。フィードバック型レベルシフタ回路１７の入力端子は、入力信号端子ＩＮと反転入力信号端子ＩＮＸが設けられている。

このように入力信号端子と出力信号端子の極性が適合するような組合せであれば、従来提案されてきたどのようなレベルシフタ回路同士をつなぎ合わせても良い。

図１４は、図１３に示す各レベルシフタ回路における非フィードバック型レベルシフタ回路に適用できる他の例を示すものである。

図１４（ａ）に示す非フィードバック型レベルシフタ回路３１は、２レベル出力インバータ回路３２とインバータ回路３３から構成される。２レベル出力インバータ回路３２は、入力信号端子ＩＮの入力信号により低位側電位ＶＬと高位側電位ＶＨの２レベルを発生し、その出力信号によりＰチャネル型トランジスタ及びＮチャネル型トランジスタを駆動し、インバータ回路３３の低位側電位ＶＬと高位側電位ＶＨの一方が出力される。

図１４（ｂ）に示す非フィードバック型レベルシフタ回路４１は、図２と同じ構成であり、２段のインバータ回路４２、４３で構成される。

図１４（ｃ）に示す非フィードバック型レベルシフタ回路５１は、図１４（ｂ）の変形例であり、１段目及び２段目のＮチャネル型トランジスタＮ５１、Ｎ５２のゲートに高位側電位ＶＨに接続され、２段目のＮチャネル型トランジスタＮ５２のソースに入力信号端子ＩＮが接続される。

図１４（ｄ）に示す非フィードバック型レベルシフタ回路６１は、第１段として直列接続されたＮチャネル型トランジスタＮ６１とＰチャネル型トランジスタＰ６１が設けられ、Ｐチャネル型トランジスタＰ６１のゲートに入力信号端子ＩＮが接続され、ソースに高位側電位ＶＨが接続される。Ｎチャネル型トランジスタＮ６１のソースには反転入力信号端子ＩＮＸが接続され、ゲートはＮチャネル型及びＰチャネル型トランジスタＮ６１、Ｐ６１のドレインに接続される。

また、第２段として直列接続されたＮチャネル型トランジスタＮ６２とＰチャネル型トランジスＰ６２が設けられ、反転入力信号端子ＩＮＸはＮチャネル型トランジスタＮ６２のソースに接続される。Ｎチャネル型及びＰチャネル型トランジスタＮ６２、Ｐ６２のゲートは共通接続され、かつＮチャネル型及びＰチャネル型トランジスタＮ６２、Ｐ６２のドレインに共通接続される。Ｐチャネル型トランジスタＰ６２のソースには高位側電位ＶＨが接続される。

また、第３段として直列接続されたＮチャネル型トランジスタＮ６３とＰチャネル型トランジスタＰ６３が設けられている。Ｎチャネル型トランジスタＮ６３のゲートは第１段のＮチャネル型トランジスタＮ６１とＰチャネル型トランジスタＰ６１のドレインに接続され、ソースは入力信号端子ＩＮに接続される。Ｐチャネル型トランジスタＰ６３のゲートは第２段のＮチャネル型トランジスタＮ６２とＰチャネル型トランジスタＰ６２のドレインに接続され、ソースには高位側電位ＶＨが接続される。

図１４（ｅ）に示す非フィードバック型レベルシフタ回路７１は、３段のインバータ回路７２、７３、７４を接続し、反転出力信号ＯＵＴＸを出力するものである。

［実施形態４］
図１５のレベルシフタ回路１１０は、図２のフィードバック型レベルシフタ回路１１に図１４（ａ）の非フィードバック型レベルシフタ回路３１を組み合わせた例である。このレベルシフタ回路１１０は、実施形態１の実装端子３０３と走査線駆動回路３０１との間のレベルシフタ回路や、実施形態２のシフトレジスタ３１０と走査線２０１との間のレベルシフタ回路に適用できることもちろんである。

このような実施形態１乃至４のレベルシフタ回路を用いた液晶表示装置によれば、レベルシフタ回路を構成するトランジスタのＶｔｈ変動に対する動作マージンが従来例より広いため、歩留まりが良好で信頼性が高いというメリットを有する。このため、携帯電話、ＰＤＡ、カーナビ、液晶テレビ、液晶モニター、デジタルカメラ、ビデオカメラなどの電子機器に搭載して使用すると周辺回路内蔵のため信頼性が高く外形が小さくできる上によりコストが安く製造できる。

［実施形態５］
図１６は実施形態１の図７のレベルシフタ回路１０１に代わるレベルシフタ回路１１１の構成例を示し、アクティブマトリクス基板や液晶表示装置に適用できるものである。

第１のレベルシフタ回路を構成するフィードバック型レベルシフタ回路１８は、直列接続されたＰチャネル型トランジスタとＮチャネル型トランジスタ（Ｐ８１、Ｎ８１）（Ｎ８２、Ｐ８２）が一対に形成される。一対のＰチャネル型トランジスタＰ８１、Ｐ８２のソースは高位側電位ＶＨの供給線に接続され、一対のＮチャネル型トランジスタＮ８１、Ｎ８２のソースは低側電位ＶＬの供給線に接続される。入力信号端子ＩＮは、Ｐチャネル型トランジスタＰ８２のゲートに接続され、反転入力信号端子ＩＮＸは、Ｐチャネル型トランジスタＰ８１のゲートに接続される。Ｐチャネル型トランジスタＰ８２とＮチャネル型トランジスタＮ８２のドレインはフィードバック型レベルシフタ回路１８の反転出力信号端子ＯＵＴＸに接続され、Ｐチャネル型トランジスタＰ８１とＮチャネル型トランジスタＮ８１のドレインは出力信号端子ＯＵＴに接続される。Ｎチャネル型トランジスタＮ８２のゲートにはフィードバック信号端子ＦＢが接続され、Ｎチャネル型トランジスタＮ８１のゲートには反転フィードバック信号端子ＦＢＸが接続される。

反転出力信号端子ＯＵＴＸは、駆動回路３０１または３０２に接続される一方、非フィードバック型レベルシフタ回路８１ｂの入力信号端子に接続される。この非フィードバック型レベルシフタ回路８１ｂは２段のインバータ回路８２ｂ、８３ｂで構成され、非フィードバック型レベルシフタ回路８１ｂの出力信号端子はフィードバック型レベルシフタ回路１８の反転フィードバック信号端子ＦＢＸに接続される。

フィードバック型レベルシフタ回路１８の出力信号端子ＯＵＴは、駆動回路３０１または３０２に接続される一方、非フィードバック型レベルシフタ回路８１ａの入力信号端子に接続される。この非フィードバック型レベルシフタ回路８１ａは２段のインバータ回路８１ａ，８２ｂで構成され、非フィードバック型レベルシフタ回路８１ａの出力信号端子はフィードバック型レベルシフタ回路１８のフィードバック信号端子ＦＢに接続される。

この構成により、非フィードバック型レベルシフタ回路８１ａ、８１ｂを挿入することで回路動作の安定化を図ることができる。

ここで本実施形態５のレベルシフタ回路１１１を具体例として説明する。フィードバック型レベルシフタ回路１８及び非フィードバック型レベルシフタ回路８１ａ、８１ｂの全てのトランジスタのチャネル長は６μｍとした。フィードバック型レベルシフタ回路１８のＮチャネル型トランジスタＮ８１、Ｎ８２のチャネル幅は３０μｍ、フィードバック型レベルシフタ回路１８のＰチャネル型トランジスタＰ８１、Ｐ８２のチャネル幅は５０μｍとした。また、非フィードバック型レベルシフタ回路８１ａ、８１ｂの１段目のインバータ回路８２ａ、８２ｂのＮチャネル型トランジスタＮ９１、Ｎ９３のチャネル幅は５μｍ、Ｐチャネル型トランジスタＰ９１、Ｐ９３のチャネル幅は１０μｍとした。２段目のインバータ回路８３ａ、８３ｂのＮチャネル型トランジスタＮ９２、Ｎ９４のチャネル幅は１０μｍ、Ｐチャネル型トランジスタのＰ９２、Ｐ９４のチャネル幅は１５μｍとした。

図１７は実施形態５のレベルシフタ回路１１１のシミュレーション結果を示すグラフである。前提とするトランジスタ特性は図４のグラフＡｎ（Ｎチャネル、Ｗ（チャネル幅）／Ｌ（チャネル長）＝１０／５）及びグラフＡｐ（Ｐチャネル、Ｗ／Ｌ＝１０／５）をＷ／Ｌサイズで規格化したものである。図１７のグラフＩＮは図１８で示すフィードバック型レベルシフタ回路１１ａの入力信号端子ＩＮに印加される０〜３Ｖの矩形波であり、反転入力信号端子ＩＮＸにはその逆相信号が入力される（図示しない）。図１７のグラフＯＵＴ３がフィードバック型レベルシフタ回路１８の出力信号端子ＯＵＴに出力される波形である。ここでフィードバック型レベルシフタ回路１８に供給される基準電位はＶＬ＝０Ｖ、ＶＨ＝９Ｖであるが、出力信号はＬＯＷ状態が２．８Ｖ（＝ＶＢ）、ＨＩＧＨ状態が８．９Ｖ（＝ＶＡ）の矩形波となっている。これはフィードバック型レベルシフタ回路１８で示されるような定常状態でも電流が流れ続けるタイプの回路では一般的な現象であって、パラメータの設定を変えてもＶＨ＝ＶＡ，ＶＬ＝ＶＢに完全に一致することはない。このＶＡ〜ＶＢレベルのＯＵＴ３信号を非フィードバック型レベルシフタ回路８１ａで示す第２のレベルシフタ回路で変換した後の信号が図１７のグラフＯＵＴ４で示す波形であり、ほぼＬＯＷ状態が０Ｖ（＝ＶＬ）、ＨＩＧＨ状態が９．０Ｖ（＝ＶＨ）のＶＨ〜ＶＬレベルの矩形波に変換されていることがわかる。このＶＨ〜ＶＬレベルに変換された信号がフィードバック型レベルシフタ回路１８のフィードバックＦＢ端子に入力されるため、トランジスタのＶｔｈシフトに対する動作マージンは増大する。非フィードバック型レベルシフタ回路８１ａで示すようなＣＭＯＳ（相補型）インバータ回路を使った構成の場合、トランジスタのＶｔｈシフトに対する動作マージンをより増大させるには、インバータ回路を構成するＰチャネル型トランジスタのチャネル幅（以下、ＷＰ）をＮチャネル型トランジスタのチャネル幅（以下、ＷＮ）に比べて大きくとる事が好ましい。

図１８は、インバータ回路のＷＮとＷＰの比による動作の違いを示すグラフである。図１８はＣＭＯＳ型インバータ回路の入力電圧を横軸、出力電圧を縦軸にとったグラフであって、いずれもインバータ回路に繋ぐ電源はＶＨ＝９Ｖ，ＶＬ＝０Ｖである。ここでＷＰ＝ＷＮで示したグラフはＷＮとＷＰが同じ値（例えばＷＮ＝ＷＰ＝１０μｍ）のときの値である。一方、ＷＰ＞ＷＮはＷＮがＷＰより小さい場合（例えばＷＮ＝５μｍ、ＷＰ＝１０μｍ）、ＷＮ＞ＷＰはＷＰがＷＮより小さい場合（例えばＷＮ＝５μｍ、ＷＰ＝１０μｍ）のそれぞれのグラフである。一見してわかるようにＷＰ÷ＷＮの比が大きいほど右、すなわちインバータ回路の動作電圧が上がる方向へと出力グラフはシフトしていく。

図１８のＶＬ（ＩＮ）、ＶＨ（ＩＮ）で示した縦の点線が第１のレベルシフタ回路からの入力電位（それぞれ、ＨＩＧＨ電位時とＬＯＷ電位時に対応）である。各グラフとの交点が実施形態６の第２のレベルシフタ回路である非フィードバック型レベルシフタ回路８１ａ、８１ｂのトランジスタＮ９１とトランジスタＰ９１あるいはトランジスタＮ９３とトランジスタＰ９３で構成される入力段のインバータ回路８２ａ、８２ｂからの出力（図１６のＡ、Ｂで示されるノードの電位）となる。ここからＡ点、Ｂ点のノードの電位振幅をＶＨ−ＶＬに近づけるためにはＷＰを大きくとることが必要であることが理解できよう。ただし、実際にはＷＰ：ＷＮはデザイン最小ルール、回路面積、駆動能力バランスなどの観点からあまり大きな比にすることはできず、１．５〜４程度が好ましい。ここではＷＮ＝５μｍ（トランジスタＮ９１、トランジスタＮ９３のチャネル幅）、ＷＰ＝１０μｍ（トランジスタＰ９１、トランジスタＰ９３のチャネル幅）と設定した。なお、チャネル長はいずれも６μｍである。

以上が実施形態５のトランジスタＮ９１、Ｐ９１あるいはトランジスタＮ９３、Ｐ９３で構成される入力段のインバータ回路８２ａ、８２ｂのＮチャネル型トランジスタとＰチャネル型トランジスタ比の最適化に関する説明である。しかしながら、ＷＰ：ＷＮの比が前述のとおり有限であるため、実際には図１６のＡ、Ｂで示されるノードの電位振幅は完全にＶＬ〜ＶＨレベルにならず、ＶＡ〜ＶＢレベルとの中間を示す。従って、後段のインバータ回路８３ａ、８３ｂ（トランジスタＮ９２とトランジスタＰ９２、トランジスタＮ９４とトランジスタＰ９４で構成されるインバータ回路）も同様にＷＰ＞ＷＮとする方が良い。インバータ回路が２段以上ある場合はその他のインバータ回路についても同様である。また、後段のインバータ回路ほど入力電位はＶＨ，ＶＬに近づいていくのでＷＰ÷ＷＮの比を後段ほど１に近づけることが好ましい。図１６のフィードバック型レベルシフタ回路１８のフィードバック信号端子ＦＢを変動する際のＲＩＳＥ／ＦＡＬＬの駆動能力のバランスから考えても合理的である。また、フィードバック型レベルシフタ回路１８のフィードバック信号端子ＦＢを十分な能力で駆動するためにはトランジスタＮ９２とトランジスタＰ９２あるいはトランジスタＮ９４とトランジスタＰ９４のＷ／Ｌ比はある程度大きくとる必要もある。これらの観点から、本実施形態５では図１６のトランジスタＮ９２とトランジスタＮ９４のチャネル幅を１０μｍ、トランジスタＰ９２とトランジスタＰ９４のチャネル幅を１５μｍと設定した。そして、チャネル長はいずれも６μｍである。

なお、本実施形態５では信頼性を考慮して各トランジスタＮ９１、Ｎ９３、Ｐ９１、Ｐ９３のチャネル長を変えずにチャネル幅を変えたが、チャネル幅でなくチャネル長を変更しても良い。この場合、Ｐチャネル型トランジスタのチャネル長＝ＬＰ、Ｎチャネル型トランジスタのチャネル長＝ＬＮとするとＬＰ＜ＬＮにする必要がある。また、チャネル幅とチャネル長を同時に変えても良い。この場合、ＷＰ÷ＬＰ＞ＷＮ÷ＬＮとする必要がある。

このように、第１のレベルシフタ回路であるフィードバック型レベルシフタ回路からの出力信号の振幅中心が（ＶＨ＋ＶＬ）÷２より高い位置にあることが好ましい。すなわち第１のレベルシフタ回路からの出力信号のＬＯＷレベルをＶＡ、ＨＩＧＨレベルをＶＢ、第２のレベルシフタ回路である非フィードバック型レベルシフタ回路の基準電位最大値をＶＨ、最小値をＶＬとしたとき、ＶＨ−ＶＡ＜ＶＬ−ＶＢであった場合は第２のレベルシフタを構成する各インバータはＰチャネル型トランジスタのＷ／Ｌ比がＮチャネル型にトランジスタのＷ／Ｌに比べて大きくなるように構成することが好ましいのである。

一方、本実施形態５とは逆にＶＨ−ＶＡ＞ＶＬ−ＶＢの場合はＰチャネル型トランジスタのＷ／Ｌ比がＮチャネル型にトランジスタのＷ／Ｌに比べて小さくなるようにするべきであることは図１８等から容易に導き出せる。

このように、第２のレベルシフタ回路の入力部にＣＭＯＳ型インバータ回路を用いると波形の非対称性の修正が容易であるという利点を持つ。また、出力部にＣＭＯＳ型インバータ回路を用いるとフィードバック信号端子ＦＢに入力する信号の駆動能力を容易に大きくでき、かつレベルシフタ回路内の他の回路から出力された波形の電位が基準電位に対し非対称的であっても容易に修正できる。本実施形態５では入力部と出力部のインバータ回路のみで第２のインバータ回路を構成しているが、間にさらにインバータ回路をはさんでもよいし、別の形式のレベルシフタ回路をはさんでもよい。

この実施形態５では第１のレベルシフタ回路は０〜３Ｖ信号を２．８〜８．９Ｖ信号に昇圧しているので出力比は約２．０倍である。第２のレベルシフタ回路は２．８〜８．９Ｖ信号を最大で０〜９．０Ｖ信号に昇圧するので出力比は１．５未満である。このように第２のレベルシフタ回路の出力比は第１のレベルシフタ回路に比べて小さくすることが好ましい。一般的に出力比が小さいほどレベルシフタ回路の動作は速く、本実施形態５のシミュレーション結果によると第１のレベルシフタ回路である図１６のフィードバック型レベルシフタ回路１８の動作遅延は４０〜１００ナノ秒程度なのに対し、第２のレベルシフタ回路である非フィードバック型レベルシフタ回路８１ａ、８１ｂの動作遅延は２０ナノ秒未満である。

従って、第１のレベルシフタ回路の入力信号が変動して、出力信号が変動するまでの第１の動作と、第２のレベルシフタ回路から出力されるフィードバック信号端子ＦＢへの電位が変動し、第１のレベルシフタ回路の動作が安定するまでの第２の動作までの中間状態にあるタイムラグが短くなり、波形が崩れない。具体的には、第１動作は、図１６のフィードバック型レベルシフタ回路１８の入力信号端子ＩＮの入力信号が変動して、フィードバック型レベルシフタ回路１８の出力信号端子ＯＵＴの出力信号、反転出力信号端子ＯＵＴＸの出力信号が変動するまでの動作である。第２の動作は、非フィードバック型レベルシフタ回路８１ａ、８１ｂの出力信号端子の電位が変動し、フィードバック型レベルシフタ回路１８の動作が安定するまで動作である。

また、第２のレベルシフタ回路の動作遅延を短縮するためにはフィードバック端子ＦＢを駆動するに十分なだけの駆動能力以上に第２のレベルシフタ回路の駆動能力を高めない方がよい。具体的には図１６の各トランジスタＮ９２、Ｐ９２、Ｎ９４、Ｐ９４のチャネル幅を大きくとりすぎると非フィードバック型レベルシフタ回路８１ａ、８１ｂも動作遅延が大きくなりすぎてしまう。そのため、フィードバック型レベルシフタ回路１８の駆動能力、及び非フィードバック型レベルシフタ回路８１ａ、８１ｂの各トランジスタＮ９１、Ｐ９１、Ｎ９３、Ｐ９３のチャネル幅・チャネル長、フィードバック型レベルシフタ回路１８のフィードバック信号端子ＦＢ、反転フィードバック信号端子ＦＢＸの容量、すなわちトランジスタＮ８１、トランジスタＮ８２のチャネル幅・チャネル長とのバランスをとることが重要である。特に、容量はトランジスタＮ８１のゲート容量が占める。

［実施形態６］
図１９及び図２０は実施形態１における図７のレベルシフタ回路１０１に代わるレベルシフタ回路１１２の回路構成図を示し、アクティブマトリクス基板や液晶表示装置に適用できるものである。

本実施形態６では前述した実施形態１乃至６と異なり第２のレベルシフタ回路にもフィードバック型のレベルシフタ回路を用いる点で相違する。

図１９にレベルシフタ回路１１２の模式図を示す。第２のレベルシフタ回路を構成するフィードバック型レベルシフタ回路１２ｂは、当該フィードバック型レベルシフタ回路１２ｂの出力信号端子ＯＵＴを第１及び第２のレベルシフタ回路のフィードバック型レベルシフタ回路１２ａ、１２ｂのフィードバック信号端子ＦＢに接続している。また、第２のレベルシフタ回路を構成するフィードバック型レベルシフタ回路１２ｂの反転出力信号端子ＯＵＴＸを第１及び第２のレベルシフタ回路のフィードバック型レベルシフタ回路１２ａ、１２ｂの反転フィードバック信号端子ＦＢＸに接続している。

図２０にその具体的な回路構成図を示す。第１レベルシフタ回路１２ａは図１２の第１レベルシフタ回路１２と同じ構成である。第２レベルシフタ回路１２ｂは、図１６で示す第１レベルシフタ回路１８の構成と同じであるので、詳細な説明は省略する。この実施形態６では第２のレベルシフタ回路もフィードバック型レベルシフタ回路であるため、非常に大きな出力比を得やすいという特徴がある。本実施形態６のような構成でも第２のレベルシフタ回路の動作が十分速いことが必要となるので、第１のレベルシフタ回路に比べて高速動作するような回路構成としている。このような構成により、入力振幅≦３Ｖ、ＶＨ−ＶＬ≧１０Ｖのように３〜４倍以上の出力比を得ることができる。

［電子機器の実施形態］
以下、本発明に係る電子機器を実施形態を挙げて説明する。なお、この実施形態は本発明の一例を示すものであり、本発明はこの実施形態に限定されるものではない。

図２１は、本発明に係る電子機器の一実施形態を示している。ここに示す電子機器は、液晶表示装置７８１と、これを制御する制御回路７８０とを有する。制御回路７８０は、表示情報処理回路７８５、電源回路７８６、タイミングジェネレータ７８７及び表示情報出力源７８８によって構成される。そして、液晶表示装置７８１は液晶パネル７８２、照明装置７８４及び駆動回路７８３を有する。

表示情報出力源７８８は、ＲＡＭ(Random Access Memory)等といったメモリや、各種ディスク等といったストレージユニットや、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ７８７により生成される各種のクロック信号に基づいて、所定フォーマットの画像信号等といった表示情報を表示情報処理回路７８５に供給する。

次に、表示情報処理回路７８５は、増幅・反転回路や、ローテーション回路や、ガンマ補正回路や、クランプ回路等といった周知の回路を多数備え、入力した表示情報の処理を実行して、画像信号をクロック信号ＣＬＫと共に駆動回路７８３へ供給する。ここで、駆動回路７８３は、走査線駆動回路やデータ線駆動回路と共に、検査回路等を総称したものである。また、電源回路７８６は、上記の各構成要素に所定の電源電圧を供給する。液晶表示装置７８１は、例えば、図６に示した液晶表示装置を用いて構成できる。

本発明は前述の実施の形態に限定されるものではなく、第１のレベルシフタ回路として種々のフィードバック型のレベルシフタ回路からどのような回路構成を採用してもよく、第２のレベルシフタ回路として種々のレベルシフタからどのような回路構成を採用してもよく、両者のあらゆる組合せで回路を構成して差し支えない。

また、応用製品としてはＬＣＤのみならず周辺駆動回路を内蔵したＥＬなど他のディスプレイに用いてもよい。また、ディスプレイのみならず絶縁基板上のＴＦＴを集積した各種ＩＣ等に応用可能であるし、ＴＦＴでなくともＶｔｈシフトが生じるプロセスで製造したあらゆる半導体装置のレベルシフタに応用可能であって、絶縁基板上に形成したトランジスタでなく単結晶Ｓｉウェハー上に形成したトランジスタ回路などに応用しても良い。

また、液晶表示装置として実施例のような透過型で無く反射型や半透過型としてもよいし、直視型で無く投影用のライトバルブとしてもよい。液晶モードもＴＮモードのみならず、ＩＰＳモード、ＶＡ（垂直配向）モード、ＯＣＢモード、その他の各モードであっても一向に差し支えない。

本発明の実施形態１を示すレベルシフタ回路の模式図である。 本発明の実施形態１を示すレベルシフタ回路の構成図である。 本発明の実施形態１の対比例を示すレベルシフタ回路の構成図である。 本発明の実施形態１のシミュレーションに用いたＴＦＴ特性を示すグラフである。 本発明の実施形態１のレベルシフタ回路と対比例のレベルシフタ回路の出力信号波形を示すグラフである。 本発明の実施形態１における液晶表示装置の構成図である。 本発明のアクティブマトリクス基板のブロック図である。 本発明のアクティブマトリクス回路を示す図である。 本発明の実施形態１の変形例を示すレベルシフタ回路の構成図である。 本発明の実施形態２の走査線駆動回路を示す図である。 本発明の実施形態２を示すレベルシフタ回路の模式図である。 本発明の実施形態２を示すレベルシフタ回路の構成図である。 本発明の実施形態３を示すレベルシフタ回路の模式図である。 本発明の実施形態４を示すレベルシフタ回路の構成図である。 本発明の実施形態５を示すレベルシフタ回路の構成図である。 本発明の実施形態６を示すレベルシフタ回路の構成図である。 本発明の実施形態６におけるレベルシフタ回路の出力信号波形を示すグラフである。 本発明の実施形態６におけるインバータ特性を示すグラフである。 本発明の実施形態７を示すレベルシフタ回路の模式図である。 本発明の実施形態７を示すレベルシフタ回路の構成図である。 本発明の電子機器の実施形態を示すブロック図である。 従来のレベルシフタ回路を示す構成図である。 従来のレベルシフタ回路を示す構成図である。 従来のレベルシフタ回路の出力信号波形を示すグラフである。

符号の説明

１１、１２、１４〜１８：フィードバック型レベルシフタ回路
２１〜２６、３１、４１、５１、６１、７１、８１：非フィードバック型レベルシフタ回路
１０１〜１１２、３１２：レベルシフタ回路
２００：アクティブマトリクス基板
２０１：走査線
２０２：データ線
３０１：走査線駆動回路
３０２：データ線駆動回路
３０３：実装端子
３０５：コモン電極電位入力信号端子
３１０：シフトレジスタ回路

Claims (14)

1. 入力信号が入力される入力信号端子と、前記入力信号より相対的に大きな振幅を有する出力信号を出力する出力信号端子と、フィードバック信号が入力されるフィードバック信号端子を有する第１のレベルシフタ回路と、
   入力信号が入力される入力信号端子と、前記入力信号より相対的に大きな振幅を有する出力信号を出力する出力信号端子とを有する第２のレベルシフタ回路とからなり、
   前記第１のレベルシフタ回路の前記出力信号端子は前記第２のレベルシフタ回路の前記入力信号端子に接続され、
   前記第１のレベルシフタ回路の前記フィードバック信号端子は前記第２のレベルシフタ回路の前記出力信号端子に接続され、
   前記第２のレベルシフタ回路は前記第１のレベルシフタ回路に比べ、入力信号の反転時に出力信号が反転する遅延時間が短いことを特徴とするレベルシフタ回路。
2. 複数の基準電位配線が前記第１のレベルシフタ回路および前記第２のレベルシフタ回路に接続されてなり、
   前記第１のレベルシフタに接続された前記複数の基準電位配線に与えられる基準電位のうち、最大の値をＶ１Ｈ、最小の値をＶ１Ｌとし、
   前記第２のレベルシフタに接続された前記複数の基準電位配線に与えられる基準電位のうち、最大の値をＶ２Ｈ、最小の値をＶ２Ｌとしたとき、
   前記Ｖ１Ｈと前記Ｖ２Ｈは略等しく、かつ前記Ｖ１Ｌと前記Ｖ２Ｌも略等しいことを特徴とする請求項１に記載のレベルシフタ回路。
3. 前記第２のレベルシフタ回路は、チャネル幅がＷ１、チャネル長がＬ１を有するＮチャネル電界効果型トランジスタでなる第１のトランジスタと、チャネル幅がＷ２、チャネル長がＬ２を有するＰチャネル電界効果型トランジスタでなる第２のトランジスタとを有し、
   前記第２のレベルシフタ回路の前記出力信号端子は前記第１のトランジスタのドレイン電極と前記第２のトランジスタのドレイン電極とにそれぞれ電気的に接続されてなり、
   前記第１のトランジスタのゲート電極と前記の第２のトランジスタのゲート電極は同一のノードに電気的に接続されてなり、
   前記第１のトランジスタのソース電極は前記第２のレベルシフタに供給される前記複数の基準電位配線の一つに電気的に接続されてなり、
   前記第２のトランジスタのソース電極は前記第２のレベルシフタに供給される前記複数の基準電位配線の一つに電気的に接続されてなることを特徴とする請求項１または２に記載のレベルシフタ回路。
4. 前記第２のレベルシフタ回路は、Ｎチャネル電界効果型トランジスタであってチャネル幅がＷ３であってチャネル長がＬ３である第３のトランジスタと、Ｐチャネル電界効果型トランジスタであってチャネル幅がＷ４であって、チャネル長がＬ４である第４のトランジスタを有してなり、
   前記第２のレベルシフタ回路の前記入力信号端子は前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極にそれぞれ電気的に接続されてなり、
   前記第３のトランジスタのドレイン電極と前記第４のトランジスタのドレイン電極は同一のノードに電気的に接続されてなり、
   前記第３のトランジスタのソース電極は前記第４のレベルシフタに供給される前記複数の基準電位配線の一つに電気的に接続されてなり、
   前記第３のトランジスタのソース電極は前記第４のレベルシフタに供給される前記複数の基準電位の一つに電気的に接続されてなることを特徴とする請求項１から３のいずれか一項に記載のレベルシフタ回路。
5. 前記第１のレベルシフタ回路の前記出力信号がＨＩＧＨ状態である時の電位をＶＡ、ＬＯＷ状態である時の電位をＶＢとし、前記第２のレベルシフタ回路に供給される複数の基準電位のうち最低電位の値をＶＬ、最高電位の値をＶＨとしたときに、
   ＶＨ−ＶＡ＞ＶＢ−ＶＬを満たし、
   Ｗ１÷Ｌ１＞Ｗ２÷Ｌ２またはＷ３÷Ｌ３＞Ｗ４÷Ｌ４の少なくとも一方を満たすことを特徴とする請求項３または４に記載のレベルシフタ回路。
6. 前記第１のレベルシフタ回路の出力信号端子に出力される信号のＨＩＧＨ状態電位をＶＡ、ＬＯＷ状態電位をＶＢとし、前記第２のレベルシフタ回路に供給される複数の基準電位のうち最低電位の値をＶＬ、最高電位の値をＶＨとしたときに、
   ＶＨ−ＶＡ＜ＶＢ−ＶＬを満たし、
   Ｗ１÷Ｌ１＜Ｗ２÷Ｌ２またはＷ３÷Ｌ３＜Ｗ４÷Ｌ４の少なくとも一方を満たすことを特徴とする請求項３または４に記載のレベルシフタ回路。
7. Ｗ１＞Ｗ３、Ｌ１＜Ｌ３、Ｗ２＞Ｗ３、Ｌ２＞Ｌ３の少なくともいずれか一つを満たすことを特徴とする請求項３から６のいずれか一項に記載のレベルシフタ回路。
8. （Ｗ３÷Ｌ３）÷（Ｗ４÷Ｌ４）より（Ｗ１÷Ｌ１）÷（Ｗ２÷Ｌ２）の方がより１に近いことを特徴とする請求項３から６のいずれか一項に記載のレベルシフタ回路。
9. 前記第１のレベルシフタ回路の前記出力信号の振幅を前記第１のレベルシフタ回路の前記入力信号の振幅で割った値で定義される前記第１のレベルシフタ回路の出力比は、前記第２のレベルシフタ回路の前記出力信号の振幅を前記第２のレベルシフタ回路の前記入力信号の振幅で割った値で定義される前記第２のレベルシフタ回路の出力比より大きいことを特徴とする請求項１から８のいずれか一項に記載のレベルシフタ回路。
10. 前記第２のレベルシフタ回路はフィードバック信号端子を有し、前記第２のレベルシフタ回路の前記フィードバック信号端子は前記第２のレベルシフタ回路の出力信号端子に接続されてなることを特徴とする請求項１から９のいずれか一項に記載のレベルシフタ回路。
11. 前記第１レベルシフタ回路及び前記第２レベルシフタ回路は、多結晶シリコンを能動層とするトランジスタ素子によって構成される請求項１から請求項１０のいずれか一項に記載のレベルシフタ回路。
12. 絶縁基板上にアクティブマトリクス回路に請求項１から１１に記載のレベルシフタ回路を備えることを特徴とするアクティブマトリクス基板。
13. 請求項１２に記載のアクティブマトリクス基板を備えたことを特徴とする電気光学装置。
14. 請求項１３に記載の電気光学装置を備えたことを特徴とする電子機器。

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