JPH0358608A - 位相反転回路 - Google Patents
位相反転回路Info
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- JPH0358608A JPH0358608A JP1195215A JP19521589A JPH0358608A JP H0358608 A JPH0358608 A JP H0358608A JP 1195215 A JP1195215 A JP 1195215A JP 19521589 A JP19521589 A JP 19521589A JP H0358608 A JPH0358608 A JP H0358608A
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- 230000005669 field effect Effects 0.000 claims description 6
- 230000003321 amplification Effects 0.000 abstract description 5
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 101150073536 FET3 gene Proteins 0.000 description 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
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- Logic Circuits (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は入力信号に対して同相の信号が出力される基準
電圧端子及び逆相の信号が出力される位相反転電圧端子
を備えた位相反転回路に関し、特？電界効果トランジス
タ（以下、ＦＥＴという）により構成された位相反転回
路に関する。
電圧端子及び逆相の信号が出力される位相反転電圧端子
を備えた位相反転回路に関し、特？電界効果トランジス
タ（以下、ＦＥＴという）により構成された位相反転回
路に関する。
［従来の技術］
第３図は従来のこの種の位相反転回路を示す回路図であ
る。
る。
従来、この種の位相反転回路は１つのソース接地ＦＥＴ
３ １とその負荷抵抗Ｒ１とにより構成されている。こ
のＦＥＴ３ １のゲートは入力端子１に接続されており
、ドレインは位相反転電圧端子２に接続されていると共
に負荷抵抗Ｒ１を介して電源端子４に接続されている。
３ １とその負荷抵抗Ｒ１とにより構成されている。こ
のＦＥＴ３ １のゲートは入力端子１に接続されており
、ドレインは位相反転電圧端子２に接続されていると共
に負荷抵抗Ｒ１を介して電源端子４に接続されている。
この電源端子４には電源電圧Ｖ。０が印加されている。
また、入力端子１は基準電圧端子３に直接接続されてい
る。
る。
この位相反転回路において、入力端子１に印加された入
力電圧Ｖエ、は、ソース接地ＦＥＴ３ １の出力特性に
より位相が反転される。位相反転電圧端子２には、この
入力電圧ｖｒＮと逆相になった位相反転電圧■■が出力
される。また、基準電圧端子３には入力電圧ＶＩＮと同
相の基準電圧Ｖ２が出力される。
力電圧Ｖエ、は、ソース接地ＦＥＴ３ １の出力特性に
より位相が反転される。位相反転電圧端子２には、この
入力電圧ｖｒＮと逆相になった位相反転電圧■■が出力
される。また、基準電圧端子３には入力電圧ＶＩＮと同
相の基準電圧Ｖ２が出力される。
［発明が解決しようとする課題コ
しかしながら、上述の位相反転回路においては、入力電
圧Ｖ。Ｎよりも振幅が大きい基準電圧ｖ２を得ることが
できないという欠点がある。また、位相反転’ｒｌｆｆ
ｉ Ｉ−ＬＶ ．とノ．（準７］エ圧Ｖ２とを等しい振
申６１にするためには、Ｉｉ”ＥＴ３１の利得を１以下
にする必要がある。しかし、ＦＥＴ３１の利得を小さく
すると、入力雑音指数が低下するとい・う欠点もある。
圧Ｖ。Ｎよりも振幅が大きい基準電圧ｖ２を得ることが
できないという欠点がある。また、位相反転’ｒｌｆｆ
ｉ Ｉ−ＬＶ ．とノ．（準７］エ圧Ｖ２とを等しい振
申６１にするためには、Ｉｉ”ＥＴ３１の利得を１以下
にする必要がある。しかし、ＦＥＴ３１の利得を小さく
すると、入力雑音指数が低下するとい・う欠点もある。
更に、入力電圧ＶＴＮが高周波になるに伴い、ＦＥＴ３
１の出力である位相反転電圧Ｖ１の位相遅れが大きく
なり、位相反転電比■，と基準電圧■２との間の位相差
が１８０度以上ずれるど共に、利得も低下するため振幅
比も変化してしまう。従って、従来の位相反転回路は周
波数帯域が狭いという問題点もある。
１の出力である位相反転電圧Ｖ１の位相遅れが大きく
なり、位相反転電比■，と基準電圧■２との間の位相差
が１８０度以上ずれるど共に、利得も低下するため振幅
比も変化してしまう。従って、従来の位相反転回路は周
波数帯域が狭いという問題点もある。
本発明はかかる問題点に鑑みてなされたものであ、って
、位相反転電圧及び基準電圧の振幅を入力電圧よりも大
きくすることができると共に、位相反転電圧ど基準電圧
とが等しい電圧利得を有し、高周波領域においても位相
反転電圧と県準電圧との位相差が小さく、振幅比が変化
しない位相反転回路を提供することを目的とする。
、位相反転電圧及び基準電圧の振幅を入力電圧よりも大
きくすることができると共に、位相反転電圧ど基準電圧
とが等しい電圧利得を有し、高周波領域においても位相
反転電圧と県準電圧との位相差が小さく、振幅比が変化
しない位相反転回路を提供することを目的とする。
［課題を解決するための千段コ
本発明に係る位相反転回路は、入力信号と同相及び逆相
の４３号が出力される位相反転向路において、そのソー
スが接ｊｌｌｌに接続されそのドレインか位相反転電圧
端子に接続されそのゲートが入力端子に接続された第１
の電界効果１・ランジスタど、そのソースが前記入力端
子に接続されそのドレインが基準電圧端子に接続されそ
のゲートが接地に接続された第２の電界効果１・ランジ
スタと、前記第ｔ及び第２の電界効果トランジスタのド
レインと電源端了との間に夫々接続された負荷とを有す
ることを特徴とする。
の４３号が出力される位相反転向路において、そのソー
スが接ｊｌｌｌに接続されそのドレインか位相反転電圧
端子に接続されそのゲートが入力端子に接続された第１
の電界効果１・ランジスタど、そのソースが前記入力端
子に接続されそのドレインが基準電圧端子に接続されそ
のゲートが接地に接続された第２の電界効果１・ランジ
スタと、前記第ｔ及び第２の電界効果トランジスタのド
レインと電源端了との間に夫々接続された負荷とを有す
ることを特徴とする。
［作用］
本発明においては、ソース接地された第１−のＦＥＴの
ゲーＩ・とゲート接地された第２のＦＥＴのソースとが
入力端子に接続されている。これにより、入力端子に入
力された信号は第１のＦＥＴにより位相反Ｉｌｉｉ増巾
畠され、位相反転電圧を得ることができる。また、入力
端子に入力された信シフは第２のＦＥＴにより増幅され
、星準電圧を得ることができる。この場合、これら２つ
のＦＥＴの増幅率を適正に調整することにより、位相反
転電圧と基準電圧との電圧利得を同−・にすることがで
きる。
ゲーＩ・とゲート接地された第２のＦＥＴのソースとが
入力端子に接続されている。これにより、入力端子に入
力された信号は第１のＦＥＴにより位相反Ｉｌｉｉ増巾
畠され、位相反転電圧を得ることができる。また、入力
端子に入力された信シフは第２のＦＥＴにより増幅され
、星準電圧を得ることができる。この場合、これら２つ
のＦＥＴの増幅率を適正に調整することにより、位相反
転電圧と基準電圧との電圧利得を同−・にすることがで
きる。
また、第１及び第２のＦＥＴの高周波特性が同−である
Ｆ Ｅ Ｔを使用することにより、高周波領域において
も、位相反転電圧と基準電圧との位相差を小さくするこ
とができる。
Ｆ Ｅ Ｔを使用することにより、高周波領域において
も、位相反転電圧と基準電圧との位相差を小さくするこ
とができる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の第ｌの実施例に係る位相反転回路を示
す回路図である。
す回路図である。
第１のＦＥＴ３ １は、従来と同様にソース接地回路を
構成しており、そのゲートは人力端子１に接続され、そ
のドレインは位相反転電圧端子２に接続されている。ま
た、とのドレインは負荷抵抗Ｒ１を介して電源端子４に
接続されている。この電源端子４には電源電圧ＶＤＤが
印加されている。
構成しており、そのゲートは人力端子１に接続され、そ
のドレインは位相反転電圧端子２に接続されている。ま
た、とのドレインは負荷抵抗Ｒ１を介して電源端子４に
接続されている。この電源端子４には電源電圧ＶＤＤが
印加されている。
５ー
第２ｆ７）ＦＥＴ１１はゲー１・接地回路をｆ１１＋Ｓ
成シテおり、そのソースは入力会Ｒｊ ”ｊ’ Ｊ−に
｛亥続されている。
成シテおり、そのソースは入力会Ｒｊ ”ｊ’ Ｊ−に
｛亥続されている。
また、このＩ・” Ｅ Ｔ １ １のドレインは基準電
圧端子３に接続されていると共に、負荷抵抗Ｒ２を介し
て電源端子４に接続されている。
圧端子３に接続されていると共に、負荷抵抗Ｒ２を介し
て電源端子４に接続されている。
入力端子ｔに入力された入力電圧ＶＩＮはソース接地Ｆ
ＥＴ３ １及び負荷抵抗Ｒ，により位相反転増幅され、
位相反転電圧端子２に位相反乎云電圧Ｖ，どして出力さ
れる。この位相反転徂圧■１の振幅はＦＥＴ３ １の１
・ランスコンダクタンスをＧｍｌとすると、一Ｇ．１●
Ｒｉ ●ＶｒＮで示される。
ＥＴ３ １及び負荷抵抗Ｒ，により位相反転増幅され、
位相反転電圧端子２に位相反乎云電圧Ｖ，どして出力さ
れる。この位相反転徂圧■１の振幅はＦＥＴ３ １の１
・ランスコンダクタンスをＧｍｌとすると、一Ｇ．１●
Ｒｉ ●ＶｒＮで示される。
また、入力電圧ＶＩＮはゲート接地ｒ’ＥＴ１ｊ及び負
荷抵抗Ｒ２により増幅され、基準電圧端子３に基準電圧
■２が出力される。この基準電圧Ｖ２の振幅は、ＦＥＴ
１１の１・ランスコンダクタンスをＧｍ２とすると、Ｇ
ｍ２●Ｒ２ ●Ｖ ＩＮで示される。
荷抵抗Ｒ２により増幅され、基準電圧端子３に基準電圧
■２が出力される。この基準電圧Ｖ２の振幅は、ＦＥＴ
１１の１・ランスコンダクタンスをＧｍ２とすると、Ｇ
ｍ２●Ｒ２ ●Ｖ ＩＮで示される。
従って、負荷抵抗Ｒ１及びＲ２を同一の抵抗値に設定し
、ＦＥＴ３１及び１１を同一の素子寸法とすることによ
り、位相反転電圧ＶＩの振帽及び基準電圧■２の振幅を
等くすることができる。
、ＦＥＴ３１及び１１を同一の素子寸法とすることによ
り、位相反転電圧ＶＩの振帽及び基準電圧■２の振幅を
等くすることができる。
−６−
また、周波数の上昇に伴う位相の遅れは主としてＦＥＴ
のキャリア走行時間の遅れに起因したものであるため、
上述の如く位相反転電圧ｖ１及び基準電圧Ｖ２の発生回
路に同一の素子寸法のＦ ＥＴを使用することにより、
位相反転電圧Ｖ４及び基準電圧Ｖ２の位相遅れを等しく
させることができる。これにより、広い周波数領域に亘
って位相反転電圧■１及び基準電圧Ｖ２の位相差を１８
０度以内に維持することができる。
のキャリア走行時間の遅れに起因したものであるため、
上述の如く位相反転電圧ｖ１及び基準電圧Ｖ２の発生回
路に同一の素子寸法のＦ ＥＴを使用することにより、
位相反転電圧Ｖ４及び基準電圧Ｖ２の位相遅れを等しく
させることができる。これにより、広い周波数領域に亘
って位相反転電圧■１及び基準電圧Ｖ２の位相差を１８
０度以内に維持することができる。
更に、例えば各ＦＥＴのゲート幅を１８０μｍに設定す
ると１・ランスコンダクタンスは約２０ｍｓになり、ゲ
ー１・接地ＦＥＴＩＩの入カインピーダンスは約５０Ω
になる。一方、ソース接地ＦＥＴ３ １の入力インピー
ダンスは高インピーダンスになっているため、本実施例
の位相反転回路の入力インピーダンスも、信号源インピ
ーダンスと略等しくなり、約５０Ωに整合される。この
ように、本実施例においては位相反転回路の入力インピ
ーダンスを信号源インピーダンスに整合させることが容
易であるという効果を得ることができる。
ると１・ランスコンダクタンスは約２０ｍｓになり、ゲ
ー１・接地ＦＥＴＩＩの入カインピーダンスは約５０Ω
になる。一方、ソース接地ＦＥＴ３ １の入力インピー
ダンスは高インピーダンスになっているため、本実施例
の位相反転回路の入力インピーダンスも、信号源インピ
ーダンスと略等しくなり、約５０Ωに整合される。この
ように、本実施例においては位相反転回路の入力インピ
ーダンスを信号源インピーダンスに整合させることが容
易であるという効果を得ることができる。
第２図は本発明の第２の実施例に係る位相反転回路を示
す回路図である。
す回路図である。
木実施例が第１の実施例と異なる点は負荷抵抗としてＦ
ＥＴが使用されていることにあり、その他の構或は基本
的には第｛の実施例と同様であるので、第２図において
第１図と同一物には同−・符号を付してその詳しい説明
は省略する。
ＥＴが使用されていることにあり、その他の構或は基本
的には第｛の実施例と同様であるので、第２図において
第１図と同一物には同−・符号を付してその詳しい説明
は省略する。
本実施例においては、ソース接地ＦＥＴ３ １のドレイ
ンと電源端子４との間にＦＥＴ２ １が介押されており
、このＦＥＴ２１のゲートはＦ Ｅ Ｔ ２１どＦＥＴ
３ １との接続部に接続されている。また、これと同様
に、ゲー１・接地ＦＥＴｊ．１のドレインと電源端子４
との間にはＦＥＴ２２が介神されており、このＦＥＴ２
２のゲートはＦＥＴ２２とＦＥＴ１．１との接続部に接
続されている。
ンと電源端子４との間にＦＥＴ２ １が介押されており
、このＦＥＴ２１のゲートはＦ Ｅ Ｔ ２１どＦＥＴ
３ １との接続部に接続されている。また、これと同様
に、ゲー１・接地ＦＥＴｊ．１のドレインと電源端子４
との間にはＦＥＴ２２が介神されており、このＦＥＴ２
２のゲートはＦＥＴ２２とＦＥＴ１．１との接続部に接
続されている。
本実施例においては、上述の如＜ＦＥＴＩＩ及びＦＥＴ
３ １の負荷抵抗としてＦＥＴ２ １及び２２を使用し
ている。このため、第１の実施例と同様の効果が得られ
るのに加えて、第１の実施例に比して等価的に負荷抵抗
を大きくできるため、一層高い電圧利得を得ることがで
きる。
３ １の負荷抵抗としてＦＥＴ２ １及び２２を使用し
ている。このため、第１の実施例と同様の効果が得られ
るのに加えて、第１の実施例に比して等価的に負荷抵抗
を大きくできるため、一層高い電圧利得を得ることがで
きる。
［発明の効果コ
以上説明したように本発明によれば、入力信号をソース
接地ＦＥＴにより位相反転増幅して位相反転電圧を得る
と共に、ゲート接地ＦＥＴにより増中冨して基準電圧を
得るから、これら位相反転電圧及び基準電圧の電圧利得
を等しくすることができると共に、振幅を人力信号の振
幅に比して大きくすることができる。また、高周波領域
における位相反転電圧と基準電圧との位相差の増大が抑
制でき、優れた高周波特性を得ることができる。更に、
人力インピーダンスを信号源インピーダンスに整合する
ことが容易であると共に、ゲート接地及びソース接地Ｆ
ＥＴで増幅するため、雑音指数が高いという効果を奏す
る。
接地ＦＥＴにより位相反転増幅して位相反転電圧を得る
と共に、ゲート接地ＦＥＴにより増中冨して基準電圧を
得るから、これら位相反転電圧及び基準電圧の電圧利得
を等しくすることができると共に、振幅を人力信号の振
幅に比して大きくすることができる。また、高周波領域
における位相反転電圧と基準電圧との位相差の増大が抑
制でき、優れた高周波特性を得ることができる。更に、
人力インピーダンスを信号源インピーダンスに整合する
ことが容易であると共に、ゲート接地及びソース接地Ｆ
ＥＴで増幅するため、雑音指数が高いという効果を奏す
る。
第１図は本発明の第１の実施例に係る位相反転回路を示
す回路図、第２図は本発明の第２の実施例に係る位相反
転回路を示す回路図、第３図は従来の位相反転回路を示
す回路図である。 −９− １；入力端子、２；位相反転電圧端子、３；基準電圧端
子、４；電源端子、５；接地、１１；ゲート接地ＦＥＴ
，２１，２２；負荷ＦＥＴ１３１；ソース接地ＦＥＴ
す回路図、第２図は本発明の第２の実施例に係る位相反
転回路を示す回路図、第３図は従来の位相反転回路を示
す回路図である。 −９− １；入力端子、２；位相反転電圧端子、３；基準電圧端
子、４；電源端子、５；接地、１１；ゲート接地ＦＥＴ
，２１，２２；負荷ＦＥＴ１３１；ソース接地ＦＥＴ
Claims (1)
- （１）入力信号と同相及び逆相の信号が出力される位相
反転回路において、そのソースが接地に接続されそのド
レインが位相反転電圧端子に接続されそのゲートが入力
端子に接続された第１の電界効果トランジスタと、その
ソースが前記入力端子に接続されそのドレインが基準電
圧端子に接続されそのゲートが接地に接続された第２の
電界効果トランジスタと、前記第１及び第２の電界効果
トランジスタのドレインと電源端子との間に夫々接続さ
れた負荷とを有することを特徴とする位相反転回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195215A JPH0358608A (ja) | 1989-07-27 | 1989-07-27 | 位相反転回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195215A JPH0358608A (ja) | 1989-07-27 | 1989-07-27 | 位相反転回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358608A true JPH0358608A (ja) | 1991-03-13 |
Family
ID=16337380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1195215A Pending JPH0358608A (ja) | 1989-07-27 | 1989-07-27 | 位相反転回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358608A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661803A1 (en) * | 1993-12-28 | 1995-07-05 | Nec Corporation | Phase differential circuit having high synchronicity |
| EP3107196A1 (en) * | 2015-06-02 | 2016-12-21 | Panasonic Intellectual Property Management Co., Ltd. | Signal generating circuit |
-
1989
- 1989-07-27 JP JP1195215A patent/JPH0358608A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661803A1 (en) * | 1993-12-28 | 1995-07-05 | Nec Corporation | Phase differential circuit having high synchronicity |
| US5675264A (en) * | 1993-12-28 | 1997-10-07 | Nec Corporation | Phase differential circuit having high synchronicity |
| EP3107196A1 (en) * | 2015-06-02 | 2016-12-21 | Panasonic Intellectual Property Management Co., Ltd. | Signal generating circuit |
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