JPH11205048A - 半導体回路 - Google Patents
半導体回路Info
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- JPH11205048A JPH11205048A JP10005223A JP522398A JPH11205048A JP H11205048 A JPH11205048 A JP H11205048A JP 10005223 A JP10005223 A JP 10005223A JP 522398 A JP522398 A JP 522398A JP H11205048 A JPH11205048 A JP H11205048A
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Abstract
(57)【要約】
【課題】 入力ＭＯＳＦＥＴのｇm を高い状態で使用可
能として、基板を介して他の回路からのクロストークを
低減可能な半導体回路を得る。 【解決手段】 Ｎ型ソース接地トランジスタＭ1 のドレ
イン端子Ｎ2 を、Ｐ型ソースフォロワトランジスタＭ3
のゲートへ接続し、このトランジスタＭ3 のソース出力
端子Ｎ4 を抵抗素子Ｒ3 を介して入力トランジスタＭ1
のゲート端子Ｎ1へ帰還する構成とする。これにより、
端子Ｎ1 の電圧は、Ｐ型トランジスタＭ3の閾値分だけ
上昇するので、入力トランジスタＭ1 のｇm を高い状態
で使用でき、基板を介してのドレイン接合容量Ｃj1によ
る他回路からのクロストークが低減できる。
能として、基板を介して他の回路からのクロストークを
低減可能な半導体回路を得る。 【解決手段】 Ｎ型ソース接地トランジスタＭ1 のドレ
イン端子Ｎ2 を、Ｐ型ソースフォロワトランジスタＭ3
のゲートへ接続し、このトランジスタＭ3 のソース出力
端子Ｎ4 を抵抗素子Ｒ3 を介して入力トランジスタＭ1
のゲート端子Ｎ1へ帰還する構成とする。これにより、
端子Ｎ1 の電圧は、Ｐ型トランジスタＭ3の閾値分だけ
上昇するので、入力トランジスタＭ1 のｇm を高い状態
で使用でき、基板を介してのドレイン接合容量Ｃj1によ
る他回路からのクロストークが低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体回路に関し、
特に光受信器のプリアンプに使用して好適な半導体回路
に関するものである。
特に光受信器のプリアンプに使用して好適な半導体回路
に関するものである。
【０００２】
【従来の技術】従来、この種のプリアンプの例として
は、特開平５−９１０５１号公報に記載の様な回路があ
り、図７にその回路構成を示す。図７においては電流フ
ィードバック型のアンプ構成である。Ｎ型のソース接地
電界効果ＭＯＳトランジスタＭ1のゲート端子Ｎ1 には
入力信号が供給され、そのドレイン端子Ｎ2 にはＮ型の
ソースフォロワ電界効果ＭＯＳトランジスタＭ2 のゲー
ト端子が接続されている。
は、特開平５−９１０５１号公報に記載の様な回路があ
り、図７にその回路構成を示す。図７においては電流フ
ィードバック型のアンプ構成である。Ｎ型のソース接地
電界効果ＭＯＳトランジスタＭ1のゲート端子Ｎ1 には
入力信号が供給され、そのドレイン端子Ｎ2 にはＮ型の
ソースフォロワ電界効果ＭＯＳトランジスタＭ2 のゲー
ト端子が接続されている。
【０００３】そして、このトランジスタＭ2 のソース端
子Ｎ3 からトランジスタＭ1 のゲート端子Ｎ1 への帰還
抵抗素子Ｒ3 が設けられている。トランジスタＭ1 のド
レイン端子と電源ＶDDとの間にはドレイン負荷抵抗素子
Ｒ1 が、トランジスタＭ2 のソース端子とアースとの間
にはソース負荷抵抗素子Ｒ2 が、夫々接続されている。
この回路の出力はソースフォロワトランジスタＭ2 のソ
ース端子から導出される。
子Ｎ3 からトランジスタＭ1 のゲート端子Ｎ1 への帰還
抵抗素子Ｒ3 が設けられている。トランジスタＭ1 のド
レイン端子と電源ＶDDとの間にはドレイン負荷抵抗素子
Ｒ1 が、トランジスタＭ2 のソース端子とアースとの間
にはソース負荷抵抗素子Ｒ2 が、夫々接続されている。
この回路の出力はソースフォロワトランジスタＭ2 のソ
ース端子から導出される。
【０００４】一般に、ソースフォロワは入力インピーダ
ンスが大きいため、この回路はトランジスタＭ1 の負荷
インピーダンスを大きくできる。また、トランジスタＭ
1 の入力電圧はこのトランジスタのドレイン電圧からト
ランジスタＭ2 の閾値分だけ低い値となるので、トラン
ジスタＭ1 のオン抵抗、更にはトランジスタＭ1 の微分
出力抵抗ｒ0 が大きくなる。
ンスが大きいため、この回路はトランジスタＭ1 の負荷
インピーダンスを大きくできる。また、トランジスタＭ
1 の入力電圧はこのトランジスタのドレイン電圧からト
ランジスタＭ2 の閾値分だけ低い値となるので、トラン
ジスタＭ1 のオン抵抗、更にはトランジスタＭ1 の微分
出力抵抗ｒ0 が大きくなる。
【０００５】ＭＯＳＦＥＴの電圧ゲインは、一般的に
は、 Ｇ＝ｇm （ｒ0 ‖ＲL ） …（１） で表される。ここで、ｇm はＭＯＳＦＥＴの電流ゲイ
ン、ＲL はドレイン端子に接続される負荷インピーダン
スである。また‖は並列抵抗値を示す。
は、 Ｇ＝ｇm （ｒ0 ‖ＲL ） …（１） で表される。ここで、ｇm はＭＯＳＦＥＴの電流ゲイ
ン、ＲL はドレイン端子に接続される負荷インピーダン
スである。また‖は並列抵抗値を示す。
【０００６】この（１）式より、高いゲインを得るに
は、ｇm 及びインピーダンスｒ0 ，ＲL を大きくするこ
とが必要であることが分かり、よって、図７の様なドレ
イン端子に接続されるインピーダンスを大きくする回路
は、高いゲインを得るために有効となる。
は、ｇm 及びインピーダンスｒ0 ，ＲL を大きくするこ
とが必要であることが分かり、よって、図７の様なドレ
イン端子に接続されるインピーダンスを大きくする回路
は、高いゲインを得るために有効となる。
【０００７】
【発明が解決しようとする課題】図７の回路は低周波で
使用する場合は効果的であるが、高周波で使用する場合
には図中に点線で示す様なドレインと基板との間の接合
容量Ｃj1によりＭＯＳＦＥＴ間の基板を介したクロスト
ークが発生し大きな問題となる。
使用する場合は効果的であるが、高周波で使用する場合
には図中に点線で示す様なドレインと基板との間の接合
容量Ｃj1によりＭＯＳＦＥＴ間の基板を介したクロスト
ークが発生し大きな問題となる。
【０００８】バルクのＭＯＳＦＥＴでは基板が低抵抗で
あり、ソース・ドレイン部と基板との間の容量が大きい
ために、基板を介したトランジスタ間のクロストークが
大きい。このクロストークは図２の矢印で示す様な経路
で伝わる。先ず、左側のＭＯＳＦＥＴＭ31のドレイン端
子Ｎ31の電圧が変動すると、ドレインと基板Ｎ33との間
の接合容量Ｃj31 によって、基板Ｎ33の電圧が変動す
る。
あり、ソース・ドレイン部と基板との間の容量が大きい
ために、基板を介したトランジスタ間のクロストークが
大きい。このクロストークは図２の矢印で示す様な経路
で伝わる。先ず、左側のＭＯＳＦＥＴＭ31のドレイン端
子Ｎ31の電圧が変動すると、ドレインと基板Ｎ33との間
の接合容量Ｃj31 によって、基板Ｎ33の電圧が変動す
る。
【０００９】次に、この基板Ｎ33の電圧変動が基板Ｎ33
と右側のＭＯＳＦＥＴＭ32のドレイン端子Ｎ32との間の
接合容量Ｃj32 によってドレイン端子Ｎ32に伝わり、ク
ロストークとなる。このクロストークは特にＧＨｚ帯以
上の高周波の領域で特に問題となる。基板を介したクロ
ストークを含んだＭＯＳＦＥＴの等化回路は図３の様に
示される。
と右側のＭＯＳＦＥＴＭ32のドレイン端子Ｎ32との間の
接合容量Ｃj32 によってドレイン端子Ｎ32に伝わり、ク
ロストークとなる。このクロストークは特にＧＨｚ帯以
上の高周波の領域で特に問題となる。基板を介したクロ
ストークを含んだＭＯＳＦＥＴの等化回路は図３の様に
示される。
【００１０】この図３において、基板からのクロストー
クは基板の電圧変動を電圧源ＶN で表して、ＶN がドレ
インの接合容量Ｃj を介してドレインに接続される形と
なる。この時ドレインの出力端に現れるクロストークに
よるノイズ電圧Ｖc は、 Ｖc ＝（ｒo ‖ＲL ）・ＶN ／｛（ｒo ‖ＲL ）＋１／ｊωＣj ｝…（２） となる。
クは基板の電圧変動を電圧源ＶN で表して、ＶN がドレ
インの接合容量Ｃj を介してドレインに接続される形と
なる。この時ドレインの出力端に現れるクロストークに
よるノイズ電圧Ｖc は、 Ｖc ＝（ｒo ‖ＲL ）・ＶN ／｛（ｒo ‖ＲL ）＋１／ｊωＣj ｝…（２） となる。
【００１１】この式より、ノイズ電圧Ｖc を小さくする
には、ｒo とＲL の並列接続ｒo ‖ＲL 、つまりｒo も
しくはＲL を小さくする必要があることが分かる。ま
た、ＭＯＳＦＥＴの信号増幅率ＧS とクロストークノイ
ズの増幅率ＧN の比をノイズ指数ＦＮ＝ＧN ／ＧS と定
義すると、 ＦＮ＝ωＣj ／ｇm …（３） となる。この式よりノイズ指数を小さくするにはgmを大
きくしなければいけないことが分かる。このクロストー
クは特に数ｍＶの小振幅の信号を増幅するプリアンプ回
路においては大きな問題である。
には、ｒo とＲL の並列接続ｒo ‖ＲL 、つまりｒo も
しくはＲL を小さくする必要があることが分かる。ま
た、ＭＯＳＦＥＴの信号増幅率ＧS とクロストークノイ
ズの増幅率ＧN の比をノイズ指数ＦＮ＝ＧN ／ＧS と定
義すると、 ＦＮ＝ωＣj ／ｇm …（３） となる。この式よりノイズ指数を小さくするにはgmを大
きくしなければいけないことが分かる。このクロストー
クは特に数ｍＶの小振幅の信号を増幅するプリアンプ回
路においては大きな問題である。
【００１２】図７の回路で容量によるインピーダンス１
／ωＣj はＧＨｚ帯ではトランジスタＭ1 の出力微分抵
抗ｒo と同程度もしくは小さな値となるため、（２）式
よりトランジスタＭ1 につながる出力微分抵抗ｒo はあ
まり大きくできない。
／ωＣj はＧＨｚ帯ではトランジスタＭ1 の出力微分抵
抗ｒo と同程度もしくは小さな値となるため、（２）式
よりトランジスタＭ1 につながる出力微分抵抗ｒo はあ
まり大きくできない。
【００１３】更に、ＭＯＳＦＥＴはゲート長の縮小と共
に低電圧で使用する必要があるが、電源電圧が低いとト
ランジスタＭ2 の閾値分の電圧降下によるトランジスタ
Ｍ1のゲート電圧の低下により、トランジスタＭ1 のゲ
ート電圧がトランジスタＭ１の閾値電圧に近付き、電流
増幅率ｇm が小さくなる。これは（３）式よりクロスト
ークノイズの増幅率ＧN ／信号増幅率ＧS 比の増大につ
ながり、クロストークの影響を受けやすくなることにな
る。
に低電圧で使用する必要があるが、電源電圧が低いとト
ランジスタＭ2 の閾値分の電圧降下によるトランジスタ
Ｍ1のゲート電圧の低下により、トランジスタＭ1 のゲ
ート電圧がトランジスタＭ１の閾値電圧に近付き、電流
増幅率ｇm が小さくなる。これは（３）式よりクロスト
ークノイズの増幅率ＧN ／信号増幅率ＧS 比の増大につ
ながり、クロストークの影響を受けやすくなることにな
る。
【００１４】本発明の目的は、入力ＭＯＳＦＥＴのｇm
を高い状態で使用でき、基板を介して他の回路からのク
ロストークを低減可能な半導体回路を提供することであ
る。
を高い状態で使用でき、基板を介して他の回路からのク
ロストークを低減可能な半導体回路を提供することであ
る。
【００１５】
【課題を解決するための手段】本発明によれば、ゲート
に入力信号が供給されたソース接地型の第１の電界効果
トランジスタと、この第１の電界効果トランジスタのド
レイン出力がゲートに供給され前記第１のトランジスタ
とは逆導電型でかつソースフォロワ型の第２の電界効果
トランジスタと、前記第２のトランジスタのドレイン出
力を前記第１のトランジスタのゲートへ接続する抵抗素
子とを含むことを特徴とする半導体回路が得られる。
に入力信号が供給されたソース接地型の第１の電界効果
トランジスタと、この第１の電界効果トランジスタのド
レイン出力がゲートに供給され前記第１のトランジスタ
とは逆導電型でかつソースフォロワ型の第２の電界効果
トランジスタと、前記第２のトランジスタのドレイン出
力を前記第１のトランジスタのゲートへ接続する抵抗素
子とを含むことを特徴とする半導体回路が得られる。
【００１６】そして、前記第１及び第２のトランジスタ
は同一半導体基板上に形成されていることを特徴とし、
また、前記第１のトランジスタはＮ型の導電型であり、
前記第２のトランジスタはＰ型の導電型であることを特
徴とする。
は同一半導体基板上に形成されていることを特徴とし、
また、前記第１のトランジスタはＮ型の導電型であり、
前記第２のトランジスタはＰ型の導電型であることを特
徴とする。
【００１７】また、本発明によれば、ゲートに入力信号
が供給されたソース接地型の電界効果トランジスタと、
このトランジスタのドレインに付加された接合容量と、
このトランジスタのドレイン出力をソース側へ帰還する
抵抗素子とを含むことを特徴とする半導体回路が得られ
る。
が供給されたソース接地型の電界効果トランジスタと、
このトランジスタのドレインに付加された接合容量と、
このトランジスタのドレイン出力をソース側へ帰還する
抵抗素子とを含むことを特徴とする半導体回路が得られ
る。
【００１８】本発明の作用を述べる。入力段のソース接
地型トランジスタのドレイン出力をこのトランジスタと
は逆導電型のソースフォロワトランジスタのゲート入力
とし、このソースフォロワトランジスタのソース出力を
入力段トランジスタのゲート入力へ抵抗素子を使用して
帰還する構成とすることにより、入力段トランジスタの
ゲート入力電位の低下を防止可能となるので、入力段ト
ランジスタのｇm を高い状態で使用でき、出力抵抗が小
となるので、半導体基板を介して接合容量による他の回
路からのクロストークを低減できる。
地型トランジスタのドレイン出力をこのトランジスタと
は逆導電型のソースフォロワトランジスタのゲート入力
とし、このソースフォロワトランジスタのソース出力を
入力段トランジスタのゲート入力へ抵抗素子を使用して
帰還する構成とすることにより、入力段トランジスタの
ゲート入力電位の低下を防止可能となるので、入力段ト
ランジスタのｇm を高い状態で使用でき、出力抵抗が小
となるので、半導体基板を介して接合容量による他の回
路からのクロストークを低減できる。
【００１９】尚、ソースフオロワトランジスタを省略し
て、入力段のソース接地型トランジスタのみを使用し、
このトランジスタのドレイン出力を抵抗素子を介してゲ
ート入力へ帰還する構成としても、当該トランジスタの
ドレイン接合容量による影響を防止できるものである。
て、入力段のソース接地型トランジスタのみを使用し、
このトランジスタのドレイン出力を抵抗素子を介してゲ
ート入力へ帰還する構成としても、当該トランジスタの
ドレイン接合容量による影響を防止できるものである。
【００２０】
【発明の実施の形態】以下に、図面を参照しつつ本発明
の実施例を説明する。
の実施例を説明する。
【００２１】図１は本発明の一実施例を示す回路図であ
り、図７と同等部分は同一符号にて示している。本例で
は、光受信器用プリアンプとして用いる場合について説
明する。本プリアンプは入力の電流信号を増幅して電圧
信号として出力するものである。例えば、ゲート長０．
１５μｍ，閾値電圧絶対値０．４Ｖ程度のＭＯＳＦＥＴ
により構成され、数ＧＨｚの帯域特性を有するものとす
る。
り、図７と同等部分は同一符号にて示している。本例で
は、光受信器用プリアンプとして用いる場合について説
明する。本プリアンプは入力の電流信号を増幅して電圧
信号として出力するものである。例えば、ゲート長０．
１５μｍ，閾値電圧絶対値０．４Ｖ程度のＭＯＳＦＥＴ
により構成され、数ＧＨｚの帯域特性を有するものとす
る。
【００２２】図１に示す如く、入力段トランジスタＭ1
として、ゲート幅が例えば４０μｍ程度のＮ型ＭＯＳト
ランジスタを用い、このトランジスタＭ1 のソース端子
をグランドに、ドレイン端子Ｎ2 を抵抗値２００Ω程度
の抵抗Ｒ1 を介して電源ＶDDに夫々接続する。ここで、
電源電圧ＶDDは１．５Ｖ程度とする。
として、ゲート幅が例えば４０μｍ程度のＮ型ＭＯＳト
ランジスタを用い、このトランジスタＭ1 のソース端子
をグランドに、ドレイン端子Ｎ2 を抵抗値２００Ω程度
の抵抗Ｒ1 を介して電源ＶDDに夫々接続する。ここで、
電源電圧ＶDDは１．５Ｖ程度とする。
【００２３】更に、次段トランジスタＭ3 として、ゲー
ト幅が例えば、４０μｍ程度のＰ型ＭＯＳトランジスタ
Ｍ3 を用い、このトランジスタＭ3 のゲート端子を前段
トランジスタＭ1 のドレイン端子Ｎ2 に、ソース端子Ｎ
4 を抵抗１０００Ω程度の抵抗Ｒ4 を介して電源ＶDD
に、ドレイン端子をグランドに、夫々接続する。そし
て、トランジスタＭ3 のソース端子Ｎ4 をトランジスタ
Ｍ1 のゲート端子Ｎ1 に抵抗値２０００Ω程度の抵抗Ｒ
3 を介して帰還接続する。
ト幅が例えば、４０μｍ程度のＰ型ＭＯＳトランジスタ
Ｍ3 を用い、このトランジスタＭ3 のゲート端子を前段
トランジスタＭ1 のドレイン端子Ｎ2 に、ソース端子Ｎ
4 を抵抗１０００Ω程度の抵抗Ｒ4 を介して電源ＶDD
に、ドレイン端子をグランドに、夫々接続する。そし
て、トランジスタＭ3 のソース端子Ｎ4 をトランジスタ
Ｍ1 のゲート端子Ｎ1 に抵抗値２０００Ω程度の抵抗Ｒ
3 を介して帰還接続する。
【００２４】この様な回路において、入力端子に信号が
印加されていない状態では、各部の電圧はＮ2 ＝０．４
Ｖ，Ｎ1 ＝Ｎ4 ＝０．８Ｖ程度となる。この様に、トラ
ンジスタＭ3 の閾値分だけＮ3 の電圧がＮ2 より高くで
きる。ＭＯＳＦＥＴはゲート電圧が閾値電圧に近付く
と、低電圧で動作させた場合でもゲート・ソース間電圧
を高くできる。
印加されていない状態では、各部の電圧はＮ2 ＝０．４
Ｖ，Ｎ1 ＝Ｎ4 ＝０．８Ｖ程度となる。この様に、トラ
ンジスタＭ3 の閾値分だけＮ3 の電圧がＮ2 より高くで
きる。ＭＯＳＦＥＴはゲート電圧が閾値電圧に近付く
と、低電圧で動作させた場合でもゲート・ソース間電圧
を高くできる。
【００２５】例えば、この回路ではトランジスタＭ1 で
約３００ｍＳ／ｍｍのｇm が得られる。このＭＯＳＦＥ
Ｔのｇm の最大値は約３３０ｍｍＳ／ｍｍであるので、
トランジスタＭ1 をｇm の最大値に近い状態で使用でき
る。この時のトランジスタＭ1 の出力微分抵抗ｒo は約
１８ｋΩμｍであり、ドレイン端子Ｎ2 の接合容量Ｃj
によるインピーダンスは１ＧＨｚで約２１０ｋΩμｍで
ある。
約３００ｍＳ／ｍｍのｇm が得られる。このＭＯＳＦＥ
Ｔのｇm の最大値は約３３０ｍｍＳ／ｍｍであるので、
トランジスタＭ1 をｇm の最大値に近い状態で使用でき
る。この時のトランジスタＭ1 の出力微分抵抗ｒo は約
１８ｋΩμｍであり、ドレイン端子Ｎ2 の接合容量Ｃj
によるインピーダンスは１ＧＨｚで約２１０ｋΩμｍで
ある。
【００２６】この回路では、低電圧で動作させても入力
トランジスタのｇm をその最大値に近い領域で使用でき
るので、（３）式よりクロストーク増幅率／信号増幅率
を小さくできる。また、出力微分抵抗ｒo がＣj による
インピーダンス１／ωＣj に比べて小さくできるので、
（２）式より、クロストーク信号の電圧を小さくでき
る。
トランジスタのｇm をその最大値に近い領域で使用でき
るので、（３）式よりクロストーク増幅率／信号増幅率
を小さくできる。また、出力微分抵抗ｒo がＣj による
インピーダンス１／ωＣj に比べて小さくできるので、
（２）式より、クロストーク信号の電圧を小さくでき
る。
【００２７】図７の従来のプリアンプ回路の例と比較し
てみる。この図７の回路において、入力トランジスタＭ
1 として、図１の入力トランジスタＭ1 と同一のＮ型Ｍ
ＯＳトランジスタを使用し（ゲート幅４０μｍ程度）、
次段のトランジスタＭ2 として、同じくゲート幅４０μ
ｍ程度のＮ型トランジスタを使用する。
てみる。この図７の回路において、入力トランジスタＭ
1 として、図１の入力トランジスタＭ1 と同一のＮ型Ｍ
ＯＳトランジスタを使用し（ゲート幅４０μｍ程度）、
次段のトランジスタＭ2 として、同じくゲート幅４０μ
ｍ程度のＮ型トランジスタを使用する。
【００２８】そして、電源ＶDDを１．５Ｖ程度とし、抵
抗Ｒ1 を２５０Ω程度、抵抗Ｒ2 を４００Ω程度、抵抗
Ｒ3 を２０００Ω程度とする。この時、トランジスタＭ
1 のｇm は約２００ｍｓ／ｍｍであり、出力微分抵抗ｒ
o は約１１０ｋΩμｍとなる。
抗Ｒ1 を２５０Ω程度、抵抗Ｒ2 を４００Ω程度、抵抗
Ｒ3 を２０００Ω程度とする。この時、トランジスタＭ
1 のｇm は約２００ｍｓ／ｍｍであり、出力微分抵抗ｒ
o は約１１０ｋΩμｍとなる。
【００２９】本発明のプリアンプ回路である図１と従来
のプリアンプ回路である図７とにおいて、信号増幅率Ｇ
S を比較すると図４の様になる。信号増幅率は出力ＯＵ
Ｔでの信号電圧の振幅を入力ＩＮでの信号電圧の振幅で
割ったものである。図の様に、ＧＨｚ帯では両者の帯域
は同程度であるが、ゲインは本発明の方が大きい。
のプリアンプ回路である図７とにおいて、信号増幅率Ｇ
S を比較すると図４の様になる。信号増幅率は出力ＯＵ
Ｔでの信号電圧の振幅を入力ＩＮでの信号電圧の振幅で
割ったものである。図の様に、ＧＨｚ帯では両者の帯域
は同程度であるが、ゲインは本発明の方が大きい。
【００３０】次に、両者でのクロストーク増幅率ＧＣ／
信号増幅率ＧＳをシミュレーションにより比較すると図
５の様になる。ここでクロストーク増幅率は出力ＯＵＴ
でのクロストーク電圧の振幅を基板電圧の振幅で割った
ものである。ここで、Ｃj1としてゲート幅１μｍあた
り、ソース・ドレイン夫々で１．２４ｆＦという値を仮
定している。図５より信号増幅率ＧＳとクロストーク増
幅率ＧＣ／信号増幅率ＧＳでは、本発明の回路の方が低
クロストークとなっており、本発明のアンプは従来のア
ンプに比べて基板を介したクロストークの影響を受けに
くいことが分かる。
信号増幅率ＧＳをシミュレーションにより比較すると図
５の様になる。ここでクロストーク増幅率は出力ＯＵＴ
でのクロストーク電圧の振幅を基板電圧の振幅で割った
ものである。ここで、Ｃj1としてゲート幅１μｍあた
り、ソース・ドレイン夫々で１．２４ｆＦという値を仮
定している。図５より信号増幅率ＧＳとクロストーク増
幅率ＧＣ／信号増幅率ＧＳでは、本発明の回路の方が低
クロストークとなっており、本発明のアンプは従来のア
ンプに比べて基板を介したクロストークの影響を受けに
くいことが分かる。
【００３１】図６は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号にて示している。この回
路では、図１の回路におけるソースフォロワトランジス
タＭ3をなくして、入力トランジスタＭ1 のドレイン端
子Ｎ2 を出力ＯＵＴとして、これを直接抵抗素子Ｒ5 を
介してゲート端子Ｎ1 へ帰還する様にしている。
り、図１と同等部分は同一符号にて示している。この回
路では、図１の回路におけるソースフォロワトランジス
タＭ3をなくして、入力トランジスタＭ1 のドレイン端
子Ｎ2 を出力ＯＵＴとして、これを直接抵抗素子Ｒ5 を
介してゲート端子Ｎ1 へ帰還する様にしている。
【００３２】この回路においても、図７の従来回路に比
較して、トランジスタＭ2 （図７）の閾値分だけゲート
端子Ｎ1 の電圧を高くできるので、図１の回路と同様な
効果が得られる。
較して、トランジスタＭ2 （図７）の閾値分だけゲート
端子Ｎ1 の電圧を高くできるので、図１の回路と同様な
効果が得られる。
【００３３】尚、上記実施例では、初段トランジスタを
Ｎ型とし、後段トランジスタをＰ型としたが、互いに逆
極性であれば良く、また、各抵抗素子としてトランジス
タを用いた抵抗素子に置換することもできることは勿論
である。
Ｎ型とし、後段トランジスタをＰ型としたが、互いに逆
極性であれば良く、また、各抵抗素子としてトランジス
タを用いた抵抗素子に置換することもできることは勿論
である。
【００３４】
【発明の効果】以上述べた様に、本発明によれば、入力
ＭＯＳＦＥＴのｇm を高い状態で使用でき、かつ基板を
介して他の回路からのクロストークを低減可能となると
いう効果がある。
ＭＯＳＦＥＴのｇm を高い状態で使用でき、かつ基板を
介して他の回路からのクロストークを低減可能となると
いう効果がある。
【図１】本発明の一実施例の回路図である。
【図２】ＭＯＳＦＥＴの基板を介したクロストーク説明
図である。
図である。
【図３】ＭＯＳＦＥＴのクロストークを含んだ形の等価
回路図である。
回路図である。
【図４】本発明の実施例の信号増幅率を従来例との比較
で示す図である。
で示す図である。
【図５】本発明の実施例のクロストーク増幅率／信号増
幅率を従来例との比較で示す図である。
幅率を従来例との比較で示す図である。
【図６】本発明の他の実施例の回路図である。
【図７】従来例の回路を示す図である。
Ｍ1 Ｎ型ソース接地ＭＯＳトランジスタ Ｍ3 Ｐ型ソースフォロワＭＯＳトランジスタ Ｒ1 〜Ｒ5 抵抗素子 Ｃj1 接合容量
Claims (6)
- 【請求項１】 ゲートに入力信号が供給されたソース接
地型の第１の電界効果トランジスタと、この第１の電界
効果トランジスタのドレイン出力がゲートに供給され前
記第１のトランジスタとは逆導電型でかつソースフォロ
ワ型の第２の電界効果トランジスタと、前記第２のトラ
ンジスタのドレイン出力を前記第１のトランジスタのゲ
ートへ接続する抵抗素子とを含むことを特徴とする半導
体回路。 - 【請求項２】 前記第１及び第２のトランジスタは同一
半導体基板上に形成されていることを特徴とする請求項
１記載の半導体回路。 - 【請求項３】 前記第１のトランジスタはＮ型の導電型
であり、前記第２のトランジスタはＰ型の導電型である
ことを特徴とする請求項１または２記載の半導体回路。 - 【請求項４】 ゲートに入力信号が供給されたソース接
地型の電界効果トランジスタと、このトランジスタのド
レインに付加された接合容量と、このトランジスタのド
レイン出力をソース側へ帰還する抵抗素子とを含むこと
を特徴とする半導体回路。 - 【請求項５】 数ＧＨｚ帯域の増幅特性を有することを
特徴とする請求項１〜４いずれか記載の半導体回路。 - 【請求項６】 光受信器のプリアンプに使用されること
を特徴とする請求項５記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10005223A JPH11205048A (ja) | 1998-01-14 | 1998-01-14 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10005223A JPH11205048A (ja) | 1998-01-14 | 1998-01-14 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11205048A true JPH11205048A (ja) | 1999-07-30 |
Family
ID=11605205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10005223A Pending JPH11205048A (ja) | 1998-01-14 | 1998-01-14 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11205048A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6771113B1 (en) * | 2002-02-06 | 2004-08-03 | Lsi Logic Corporation | Five volt tolerant and fail safe input scheme using source follower configuration |
| JP2015517774A (ja) * | 2012-05-22 | 2015-06-22 | シリコン・ライン・ゲー・エム・ベー・ハー | デジタル光信号を受信するための回路装置及び方法 |
-
1998
- 1998-01-14 JP JP10005223A patent/JPH11205048A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6771113B1 (en) * | 2002-02-06 | 2004-08-03 | Lsi Logic Corporation | Five volt tolerant and fail safe input scheme using source follower configuration |
| JP2015517774A (ja) * | 2012-05-22 | 2015-06-22 | シリコン・ライン・ゲー・エム・ベー・ハー | デジタル光信号を受信するための回路装置及び方法 |
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