JP4638456B2 - ラッチアップ防止を有する調整可能なボディバイアス生成回路網 - Google Patents
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Description
（背景）
本発明は、ラッチアップ防止能力を有するボディバイアス生成回路網を用いて、調整可能なトランジスタボディバイアス信号を提供することに関する。
本発明は、ラッチアップ防止能力を有するボディバイアス生成回路網を用いて、調整可能なトランジスタボディバイアス信号を提供することに関する。
現代の集積回路の性能は、しばしば、電力消費を考慮することで制約される。回路の電力効率が悪いと、システム設計者には、望ましからぬ要求が課される。電力供給能力は、増加される必要があり得、熱管理問題は、対処される必要があり得、回路設計は、効率の悪い回路網に適応するように改造される必要があり得る。
集積回路は、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ技術を使用することが多い。ＣＭＯＳ集積回路は、ｎチャネル金属酸化物半導体（ＮＭＯＳ）およびｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタを有する。
ＮＭＯＳおよびＰＭＯＳ集積回路は、４つの端子（ドレイン、ソース、ゲートおよびボディ）を有する。ボディ端子は、ときどき、ウェルまたはバルク端子とも称され、バイアスされ得る。例えば、正のバイアス電圧は、ＰＭＯＳトランジスタのボディに印加され得、マイナスのバイアス電圧は、ＮＭＯＳトランジスタのボディに印加され得る。これらのバイアス電圧は、トランジスタの実効閾値電圧を増加させ、したがって、そのリーク電流を低減する。リーク電流の低減は、電力消費を削減する。
一般に使用されるＣＭＯＳ集積回路トランジスタ構造において、ドープされた半導体領域は、寄生バイポーラトランジスタのペアを形成する。寄生バイポーラトランジスタが存在すると、ＣＭＯＳトランジスタに、ラッチアップと称される望ましくない現象が生じやすくなる。ラッチアップ事象の間、フィードバック経路が、寄生バイポーラトランジスタの中に形成され、その結果、ＣＭＯＳトランジスタが不適切に動作する。厳しい条件において、ラッチアップは、ＣＭＯＳトランジスタに、持続的なダメージを与え得る。ラッチアップ問題は、ボディバイアスを使用する集積回路において、特に深刻である。
ＣＭＯＳ集積回路におけるラッチアップを防止する一つの方法は、ユーザに集積回路のパワーアップ制約を課すことである。このパワーアップ制約は、集積回路上の様々な電圧供給ピンが信号を受け得る順番を指定する。パワーアップの規則に厳密に従って、システムを設計することで、設計者は、集積回路がラッチアップを示さないだろうと確信し得る。
システム設計者に、パワーアップ制約を課すことは、常に受け入れられることではない。特定のアプリケーションにおいて、システムから集積回路を取り外して、制約のないシステムに新たに挿入することが可能であることが望ましい。システムの内外で使用される集積回路または集積回路のコンポーネントを交換するプロセスは、ときどき、ホットソケット（ｈｏｔ ｓｏｃｋｅｔ）と称される。ホットソケット互換性は、デバイスのシステム間での移動またはその断続的な使用が必要とされるアプリケーションにおいて、非常に望ましいことであるが、これは、パワーアップ制約を破る方向へと導き得る。
デバイスが、システムの中に挿入されるとき、電気的接続が、デバイス上のピンとシステム内のピンとの間で形成される。一般的に使用されるコネクタを用いると、様々なピンが互いに接触する順番を確保することはできない。その結果、集積回路上の電圧供給ピンが、システムからの信号を受ける順番は、事前に知られていないので、制御され得ない。ユーザが、電圧供給ピンを不適切な順番で接続を形成させるような方法で、デバイスをソケットの中に挿入するような事態が起これば、集積回路は、ラッチアップを経験し得る。
それゆえ、ラッチアップを防止している間に、集積回路上のトランジスタにボディバイアス信号を供給する方法を提供することは、望ましい。
（概要）
本発明に従うと、プログラマブルロジックデバイス集積回路のような集積回路で、ボディバイアス生成回路網を含む集積回路が提供される。この集積回路は、ボディバイアス端子を有する金属酸化物半導体トランジスタを含む。ボディバイアス生成回路網は、ボディバイアス経路上にボディバイアス信号を生成する。このボディバイアス経路は、ボディバイアス信号をボディ端子に分配する。
本発明に従うと、プログラマブルロジックデバイス集積回路のような集積回路で、ボディバイアス生成回路網を含む集積回路が提供される。この集積回路は、ボディバイアス端子を有する金属酸化物半導体トランジスタを含む。ボディバイアス生成回路網は、ボディバイアス経路上にボディバイアス信号を生成する。このボディバイアス経路は、ボディバイアス信号をボディ端子に分配する。
この集積回路は、電力供給信号（プラスの電力供給信号、このプラスの電力供給信号より大きい高電力供給信号、および、接地電力供給信号を含む）を受ける入出力ピンを有する。
ボディバイアス生成回路網は、ボディバイアス経路と接地電力供給端子との間に結合された調整可能な分圧器を含む。調整可能な分圧器は、直列接続された抵抗器チェーンを含む。関連トランジスタは、抵抗器チェーンにおける電圧タップ位置を規定するために使用される。トランジスタは、それぞれの制御ラインを介して提供される制御信号によって制御される。制御信号は、プログラマブル素子によって供給され得る。電圧タップ位置は、フィードバック電圧を規定する。ボディバイアス信号に対するフィードバック電圧の大きさは、制御信号を用いて調整され、調整可能な分圧器内のトランジスタをオンおよびオフにする。
フィードバック電圧は、演算増幅器の入力に提供される。演算増幅器は、フィードバック電圧をリファレンス電圧と比較し、対応する出力信号を生成する。演算増幅器からの出力信号は、ｐチャネル制御トランジスタのゲートに付与される。ｐチャネル制御トランジスタは、ボディバイアス経路と高電力供給端子との間に結合される。集積回路の通常の動作の間、出力信号は、ｐチャネル制御トランジスタを制御し、ボディバイアス経路上のボディバイアス信号の大きさを調節する。ボディバイアス信号のレベルは、調整可能な分圧器の設定を調整することで調整される。
ボディバイアス生成回路網は、能動ラッチアップ防止回路網を有する。能動ラッチアップ防止回路網は、プラスの電力供給端子とボディバイアス経路との間に結合されたｐチャネルラッチアップ防止トランジスタを有する。潜在的なラッチアップ条件が検出されたとき、能動ラッチアップ防止回路網は、ｐチャネルラッチアップ防止トランジスタをオンにする。これによって、ボディバイアス経路がプラスの電力供給信号レベルによってクランプされ、ラッチアップを防止する。
ｐチャネル絶縁トランジスタは、ｐチャネル制御トランジスタとボディバイアス経路との間に接続される。潜在的なラッチアップ条件のある間、絶縁トランジスタは、オフにされる。これによって、ボディバイアス経路は、高電力供給端子（０ボルトである）から絶縁され、能動ラッチアップ防止回路網は、適切に動作することが可能になる。通常動作条件の間で、ラッチアップに対する可能性が存在しないとき、絶縁トランジスタは、オンにされる。絶縁トランジスタがオンになると、ｐチャネル制御トランジスタのドレインが、低抵抗経路を介してボディバイアス経路に電気的接続される。これは、ボディバイアス電圧が調節され得るようにするためである。
ｐチャネル絶縁トランジスタおよびｐチャネル制御トランジスタは、ボディ端子を有する。制御回路網は、潜在的なラッチアップ条件のために、電力供給電圧をモニタする。潜在的なラッチアップ条件が検出されたとき、ラッチアップを防止するために、絶縁トランジスタおよび制御トランジスタのボディ端子には、プラスの電力供給電圧が提供される。潜在的なラッチアップ条件が存在しないとき、絶縁トランジスタおよび制御トランジスタのボディ端子には、高電力供給電圧が提供される。
本発明のさらなる特徴は、その性質および様々な利点とともに、添付図面と以下の詳細な説明から明らかになる。
本発明は、さらに、以下の手段を提供する。
（項目１）
ｐチャネル金属酸化物半導体トランジスタであって、該ｐチャネル金属酸化物半導体トランジスタのそれぞれが、ボディバイアス経路を介してボディバイアス信号を受けるボディ端子を有する、ｐチャネル金属酸化物半導体トランジスタと、
該ボディバイアス信号を該ボディバイアス経路に供給する調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網であって、該調整可能なｐチャネル金属酸化物半導体トランジスタボディバイアス生成回路網は、
高電力供給端子と該ボディバイアス経路との間に結合されたｐチャネル制御トランジスタと、
該ｐチャネル金属酸化物半導体トランジスタがラッチアップするのを防止するために、該ボディバイアス経路に接続された能動ラッチアップ防止回路と
を含む、調整可能なｐチャネル金属酸化物半導体トランジスタボディバイアス生成回路網と
を備える、集積回路。
（項目２）
上記集積回路は、プラスの電力供給信号、該プラスの電力供給信号より大きい高電力供給信号、および、接地電力供給信号を該集積回路に供給する入出力ピンをさらに備え、
該高電力供給信号は、上記高電力供給端子に提供され、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、該電力供給信号をモニタし、潜在的なラッチアップ条件が存在するときと、潜在的なラッチアップ条件が存在しないときとを判断し、
該調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路内の上記ｐチャネル制御トランジスタは、上記ボディバイアス経路上のボディバイアス信号を調整するために制御されるゲート制御信号を受けるゲートを有し、
上記ラッチアップ防止回路は、該ボディバイアス経路と、該プラスの電力供給信号が該入出力ピンの１つから受けられるプラスの電力供給端子との間に結合されたｐチャネルラッチアップ防止トランジスタを有する、項目１に記載の集積回路。
（項目３）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
制御信号に応答する調整可能な分圧器であって、該調整可能な分圧器は、上記ボディバイアス経路に結合され、該制御信号および該ボディバイアス経路上の上記ボディバイアス信号によって決定されるフィードバック電圧が生成されるノードを含む、調整可能な分圧器
をさらに備える、項目２に記載の集積回路。
（項目４）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
構成データがロードされ、対応する静的制御信号を生成するプログラマブル素子と、
該プログラマブル素子からの該静的制御信号によって制御される複数のトランジスタを含む調整可能な分圧器であって、該調整可能な分圧器は、上記ボディバイアス経路に結合され、フィードバック電圧が生成されるノードを含み、該フィードバック電圧は、該ボディバイアス経路上の上記ボディバイアス信号によって決定される大きさを有し、該大きさは、該複数のトランジスタのうちの該静的制御信号によってオンおよびオフされるトランジスタによって決定される、調整可能な分圧器と
をさらに備える、項目２に記載の集積回路。
（項目５）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
上記ボディバイアス経路からの調整可能なフィードバック信号を受け、それに応答して上記制御トランジスタに対する上記ゲート制御信号を生成する、演算増幅器
をさらに備える、項目２に記載の集積回路。
（項目６）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合された絶縁トランジスタ
をさらに備える、項目２に記載の集積回路。
（項目７）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタと、
制御回路網と
をさらに備え、該制御回路網は、上記電力供給信号をモニタし、上記潜在的なラッチアップ条件が存在するとき、高い制御信号を生成し、該ｐチャネル絶縁トランジスタをオフにし、該潜在的なラッチアップ条件が存在しないとき、低い制御信号を生成し、該ｐチャネル絶縁トランジスタをオンにする、項目２に記載の集積回路。
（項目８）
上記ｐチャネル制御トランジスタは、ボディ端子を有し、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、該ｐチャネル制御トランジスタの該ボディ端子に接続される出力を有する制御回路網をさらに備える、項目２に記載の集積回路。
（項目９）
上記ｐチャネル制御トランジスタは、ボディ端子を有し、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、該ｐチャネル制御トランジスタの該ボディ端子に接続される出力を有する制御回路網をさらに備え、
上記潜在的なラッチアップ条件が存在するとき、該ボディ端子に接続された該制御回路網の出力には、該制御回路網によって上記プラスの電力供給信号が提供され、該潜在的なラッチアップ条件が存在しないとき、該ボディ端子に接続された該制御回路網の出力には、該制御回路網によって上記高電力供給信号が提供される、項目２に記載の集積回路。
（項目１０）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタであって、該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタのそれぞれは、ボディ端子を有する、ｐチャネル絶縁トランジスタと、
該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタの該ボディ端子に接続される出力を有する制御回路網であって、上記潜在的なラッチアップ条件が存在するとき、該ボディ端子に接続された該制御回路網の出力には、該制御回路網によって上記プラスの電力供給信号が提供され、該潜在的なラッチアップ条件が存在しないとき、該ボディ端子に接続された該制御回路網の出力には、該制御回路網によって上記高電力供給信号が提供される、制御回路網と
をさらに備える、項目２に記載の集積回路。
（項目１１）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタであって、該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタのそれぞれは、ボディ端子を有する、ｐチャネル絶縁トランジスタと、
該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタの該ボディ端子に接続される出力を有する第一の制御回路網であって、上記潜在的なラッチアップ条件が存在するとき、該ボディ端子に接続された該第一の制御回路網の出力には、該第一の制御回路網によって上記プラスの電力供給信号が提供され、該潜在的なラッチアップ条件が存在しないとき、該ボディ端子に接続された該第一の制御回路網の出力には、該第一の制御回路網によって上記高電力供給信号が提供される、第一の制御回路網と、
上記電力供給信号をモニタし、該潜在的なラッチアップ条件が存在するとき、高い制御信号を生成し、該ｐチャネル絶縁トランジスタをオフにし、該潜在的なラッチアップ条件が存在しないとき、低い制御信号を生成し、該ｐチャネル絶縁トランジスタをオンにする、第二の制御回路網と
をさらに備える、項目２に記載の集積回路。
（項目１２）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、制御回路網
をさらに備え、
該制御回路網は、上記電力供給信号をモニタし、上記潜在的なラッチアップ条件が存在するとき、上記ｐチャネルラッチアップ防止トランジスタをオンにして、上記ボディバイアス経路を上記プラスの電力供給信号でクランプする低い制御信号を生成し、該潜在的なラッチアップ条件が存在しないとき、該ｐチャネルラッチアップ防止トランジスタをオフにする高い制御信号を生成する、項目２に記載の集積回路。
（項目１３）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタであって、該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタのそれぞれは、ボディ端子を有する、ｐチャネル絶縁トランジスタと、
該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタの該ボディ端子に接続された出力を有する第一の制御回路網であって、上記潜在的なラッチアップ条件が存在するとき、該ボディ端子に接続された該第一の制御回路網の出力には、該第一の制御回路網によって上記プラスの電力供給信号が提供され、該潜在的なラッチアップ条件が存在しないとき、該ボディ端子に接続された該第一の制御回路網の出力には、該第一の制御回路網によって上記高電力供給信号が提供される、第一の制御回路網と、
第二の制御回路網であって、上記電力供給信号をモニタし、該潜在的なラッチアップ条件が存在するとき、高い制御信号を生成し、該ｐチャネル絶縁トランジスタをオフにし、該潜在的なラッチアップ条件が存在しないとき、低い制御信号を生成し、該ｐチャネル絶縁トランジスタをオンにする、第二の制御回路網と、
第三の制御回路網であって、該電力供給信号をモニタし、該潜在的なラッチアップ条件が存在するとき、上記ｐチャネルラッチアップ防止トランジスタをオンにして、上記ボディバイアス経路を上記プラスの電力供給信号でクランプする低い制御信号を生成し、該潜在的なラッチアップ条件が存在しないとき、該ｐチャネルラッチアップ防止トランジスタをオフにする高い制御信号を生成する、第三の制御回路網と
をさらに備える、項目２に記載の集積回路。
（項目１４）
上記集積回路は、上記入出力ピンの１つから上記接地電力供給信号が付与される接地電力供給端子をさらに備え、
上記ｐチャネル制御トランジスタは、ボディ端子を有し、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、制御回路網をさらに備え、該制御回路網は、
上記高電力供給端子と該接地電力供給端子との間に結合された分圧器と、
第一のノードに接続され、該高電力供給端子と上記プラスの電力供給端子との間に直列結合された第一および第二のトランジスタであって、該第一のトランジスタはゲートを有する、第一および第二のトランジスタと、
該分圧器に接続されたゲートを有する第三のトランジスタであって、該第三のトランジスタは、第二のノード上の電圧を制御する、第三のトランジスタと、
該第二のノードと該第一のトランジスタの該ゲートとの間の導電経路と、
該第一のノードと該ｐチャネル制御トランジスタの該ボディ端子との間に接続された出力と
を有し、
上記潜在的なラッチアップ条件が存在するとき、該分圧器は、該第三のトランジスタをオフにし、該第二のノードを上記プラスの電力供給信号に取り込む第一の電圧を生成し、該第二のノード上の該プラスの電力供給信号は、該導電経路を介して該第一のトランジスタの該ゲートに伝達され、該第一のトランジスタの該ゲート上の該プラスの電力供給信号は、該第一のトランジスタをオフにする一方、該第二のトランジスタは、オンにされ、該出力を該プラスの電力供給信号に取り込み、
該潜在的なラッチアップ条件が存在しないとき、該分圧器は、該第三のトランジスタをオンにし、該第二のノードを上記接地電力供給信号に取り込む第二の電圧を生成し、該第二のノード上の該接地供電力供給信号は、該導電経路を介して該第一のトランジスタの該ゲートに伝達され、該第一のトランジスタの該ゲート上の該接地電力供給信号は、該第一のトランジスタをオンにする一方、該第二のトランジスタは、オフにされ、該出力を上記高電力供給信号に取り込む、項目２に記載の集積回路。
（項目１５）
上記ｐチャネルラッチアップ防止トランジスタは、ゲートを備え、
上記集積回路は、上記入出力ピンの１つから上記接地電力供給信号が付与される接地電力供給端子をさらに備え、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、制御回路網をさらに備え、該制御回路網は、
第一のノードに接続され、上記ボディバイアス経路と上記接地電力供給端子との間に直列結合された第一の抵抗器のペアと、
第二のノードに接続され、上記プラスの電力供給端子と該接地電力供給端子との間に直列結合された第二の抵抗器のペアと、
該第一のノードに接続された第一の入力を有し、該第二のノードに接続された第二の入力を有し、比較器出力信号が提供される出力を有する比較器と、
該比較器出力信号をレベルシフトし、該ｐチャネルラッチアップ防止トランジスタの該ゲートに付与される制御信号を生成するレベルシフタであって、該比較器は、上記潜在的なラッチアップ条件が存在するとき、該ｐチャネルラッチアップ防止トランジスタをオンにして、該プラスの電力供給信号で該ボディバイアス経路をクランプする低い値の該比較器出力信号を生成し、該潜在的なラッチアップ条件が存在しないとき、該ｐチャネルラッチアップ防止トランジスタをオフにする高い値の該比較器制御信号を生成する、レベルシフタと
を含む、項目２に記載の集積回路。
（項目１６）
上記集積回路は、上記入出力ピンの１つから上記接地電力供給信号が付与される接地電力供給端子をさらに備え、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタと、
制御回路網と
をさらに備え、該制御回路網は、
第一のノードに接続され、上記高電力供給端子と該接地電力供給端子との間に直列結合された第一の抵抗器のペアと、
第二のノードに接続され、上記プラスの電力供給端子と該接地電力供給端子との間に直列結合された第二の抵抗器のペアと、
該第一のノードに接続された第一の入力を有し、該第二のノードに接続された第二の入力を有し、比較器出力信号が提供される出力を有する比較器と
を含み、
上記潜在的なラッチアップ条件が存在するとき、該比較器は、該ｐチャネル絶縁トランジスタをオフにして、該ボディバイアス経路を該高電力供給端子から絶縁する高い値の該比較器出力信号を生成し、
該潜在的なラッチアップ条件が存在しないとき、該比較器は、該ｐチャネル絶縁トランジスタをオンにして、該ボディバイアス経路を該ｐチャネル制御トランジスタに接続する低い値の該比較器出力信号を生成する、項目２に記載の集積回路。
（項目１７）
上記ｐチャネル制御トランジスタは、ゲートを有し、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
複数の制御信号ラインと、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタと、
リファレンス電圧を受ける第一の入力を有し、第二の入力を有し、出力を有する演算増幅器と、
該複数の制御信号ラインを介して提供される制御信号によって制御される複数の抵抗器および複数のトランジスタを有する調整可能な分圧器であって、該調整可能な分圧器は、該ボディバイアス経路に接続され、該ボディバイアス経路上の上記ボディバイアス信号に基づき、フィードバック電圧を生成するように調整される、調整可能な分圧器と、
該フィードバック電圧を該演算増幅器の該第二の入力に伝達するフィードバック経路であって、該演算増幅器の出力は、該ｐチャネル制御トランジスタの該ゲートに結合される、フィードバック経路と
をさらに備える、項目２に記載の集積回路。
（項目１８）
上記ｐチャネル制御トランジスタは、ゲートを有し、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
構成データをロードされた複数のプログラマブル素子であって、該複数のプログラマブル素子は、複数の対応する静的出力信号を生成する、複数のプログラマブル素子と、
該プログラマブル素子に接続された複数の制御信号ラインと、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタと、
リファレンス電圧を受ける第一の入力を有し、第二の入力を有し、出力を有する演算増幅器と、
複数の抵抗器および複数のトランジスタを有する調整可能な分圧器であって、該分圧器内の該複数のトランジスタのそれぞれは、該制御ラインのうちのそれぞれの１つに接続されたゲートを有し、該制御ラインは、該静的出力信号を該分圧器内の該トランジスタの該ゲートに伝達し、該調整可能な分圧器を調整し、該調整可能な分圧器は、該ボディバイアス経路に接続され、該ボディバイアス経路上の上記ボディバイアス信号に基づき、フィードバック電圧を生成するように調整される、調整可能な分圧器と、
該フィードバック電圧を該演算増幅器の該第二の入力に伝達するフィードバック経路であって、該演算増幅器の該出力は、該ｐチャネル制御トランジスタの該ゲートに結合される、フィードバック経路と
をさらに備える、項目２に記載の集積回路。
（項目１９）
上記ｐチャネル制御トランジスタは、ゲートを有し、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
構成データをロードされた複数のプログラマブル素子であって、該複数のプログラマブル素子は、複数の対応する静的出力信号を生成する、複数のプログラマブル素子と、
該プログラマブル素子に接続された複数の制御信号ラインと、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタであって、該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタのそれぞれは、ボディ端子を有する、ｐチャネル絶縁トランジスタと、
リファレンス電圧を受ける第一の入力を有し、第二の入力を有し、出力を有する演算増幅器と、
複数の抵抗器および複数のトランジスタを有する調整可能な分圧器であって、該分圧器内の該複数のトランジスタのそれぞれは、該制御ラインのうちのそれぞれの１つに接続されるゲートを有し、該制御ラインは、該静的出力信号を該分圧器内の該トランジスタの該ゲートに伝達し、該調整可能な分圧器を調整し、該調整可能な分圧器は、該ボディバイアス経路に接続され、該ボディバイアス経路上の上記ボディバイアス信号に基づき、フィードバック電圧を生成するように調整される、調整可能な分圧器と、
該フィードバック電圧を該演算増幅器の該第二の入力に伝達するフィードバック経路であって、該演算増幅器の該出力は、該ｐチャネル制御トランジスタの該ゲートに結合される、フィードバック経路と、
該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタの該ボディ端子に接続された出力を有する制御回路網であって、上記潜在的なラッチアップ条件が存在するとき、該ボディ端子に接続された該制御回路網の出力には、該制御回路網によって上記プラスの電力供給信号が提供され、該潜在的なラッチアップ条件が存在しないとき、該ボディ端子に接続された該出力には、該制御回路網によって上記高電力供給信号が提供される、制御回路網と
をさらに備える、項目２に記載の集積回路。
（項目２０）
上記ｐチャネル制御トランジスタは、ゲートを有し、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
構成データをロードされた複数のプログラマブル素子であって、該複数のプログラマブル素子は、複数の対応する静的出力信号を生成する、複数のプログラマブル素子と、
該プログラマブル素子に接続された複数の制御信号ラインと、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタであって、該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタのそれぞれは、ボディ端子を有し、該ｐチャネル絶縁トランジスタは、ゲートを有する、ｐチャネル絶縁トランジスタと、
リファレンス電圧を受ける第一の入力を有し、第二の入力を有し、出力を有する演算増幅器と、
複数の抵抗器および複数のトランジスタを有する調整可能な分圧器であって、該分圧器内の該複数のトランジスタのそれぞれは、該制御ラインのうちのそれぞれの１つに接続されるゲートを有し、該制御信号ラインは、該静的出力信号を該分圧器内の該トランジスタの該ゲートに伝達し、該調整可能な分圧器を調整し、該調整可能な分圧器は、該ボディバイアス経路に接続され、該ボディバイアス経路上の上記ボディバイアス信号に基づき、フィードバック電圧を生成するように調整される、調整可能な分圧器と、
該フィードバック電圧を該演算増幅器の該第二の入力に伝達するフィードバック経路であって、該演算増幅器の該出力は、該ｐチャネル制御トランジスタの該ゲートに結合される、フィードバック経路と、
該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタの該ボディ端子に接続された第一の出力を有する第一の制御回路網であって、上記潜在的なラッチアップ条件が存在するとき、該ボディ端子に接続された該第一の出力には、該第一の制御回路網によって上記プラスの電力供給信号が提供され、該潜在的なラッチアップ条件が存在しないとき、該ボディ端子に接続された該第一の出力には、該第一の制御回路網によって上記高電力供給信号が提供される、第一の制御回路網と、
該ｐチャネル絶縁トランジスタの該ゲートに接続された第二の出力を有する第二の制御回路網であって、該潜在的なラッチアップ条件が存在するとき、該第二の出力には、該第二の制御回路網によって該プラスの電力供給信号が提供され、該ｐチャネル絶縁トランジスタをオフにし、該潜在的なラッチアップ条件が存在しないとき、該第二の出力には、該第一の制御回路網によって上記接地電力供給信号が提供され、該ｐチャネル絶縁トランジスタをオンにする、第二の制御回路網と
をさらに備える、項目２に記載の集積回路。
（項目２１）
入出力ピンと、
該入出力ピンの１つからプラスの電力供給信号を受けるプラスの電力供給端子と、
該入出力ピンの１つから、該プラスの電力供給信号より大きい高電力供給信号を受けるプラスの高電力供給端子と、
ｐチャネル金属酸化物半導体トランジスタを含むプログラマブルロジックであって、該ｐチャネル金属酸化物半導体トランジスタのそれぞれは、ボディバイアス経路を介してボディバイアス信号を受けるボディ端子を有する、プログラマブルロジックと、
該高電力供給端子と該ボディバイアス経路との間に直列結合されたｐチャネル制御トランジスタおよび絶縁トランジスタと
を備える、プログラマブルロジックデバイス集積回路。
（項目２２）
上記ボディバイアス経路と上記プラスの電力供給端子との間に結合されたｐチャネルラッチアップ防止トランジスタ
をさらに備える、項目２１に記載のプログラマブルロジックデバイス集積回路。
（項目２３）
上記ボディバイアス経路から調整可能なフィードバック信号を受け、該ボディバイアス経路上の該ボディバイアス信号を調整することに応じて、上記ｐチャネル制御トランジスタに対するゲート制御信号を生成する、演算増幅器
をさらに備える、項目２１に記載のプログラマブルロジックデバイス集積回路。
（項目２４）
上記ｐチャネル制御トランジスタは、ゲートを有し、
上記プログラマブルロジックデバイス集積回路は、
構成データをロードされたプログラマブル素子からの制御信号に応答する調整可能な分圧器であって、該調整可能な分圧器は、上記ボディバイアス経路に結合され、該制御信号および該ボディバイアス経路上の上記ボディバイアス信号によって決定されるフィードバック電圧が生成されるノードを含む、調整可能な分圧器と、
該ボディバイアス経路から該フィードバック電圧を受け、該ボディバイアス経路上の該ボディバイアス信号を調整することに応じて、該ｐチャネル制御トランジスタの該ゲートに付与されるゲート制御信号を生成する、演算増幅器と
をさらに備える、項目２１に記載のプログラマブルロジックデバイス集積回路。
（項目２５）
上記プログラマブルロジック内の上記ｐチャネル金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件が存在するとき、高い制御信号を生成し、上記絶縁トランジスタをオフにし、該プログラマブルロジック内の該ｐチャネル金属酸化物半導体トランジスタに対する該潜在的なラッチアップ条件が存在しないとき、低い制御信号を生成し、該絶縁トランジスタをオンにする、制御回路網
をさらに備える、項目２１に記載のプログラマブルロジックデバイス集積回路。
（項目２６）
接地電力供給信号を受ける接地端子と、
プラスの電力供給信号を受けるプラスの電力供給端子と、
該プラスの電力供給信号より大きい高電力供給信号を受ける高電力供給端子と、
ｐチャネル金属酸化物半導体トランジスタであって、該ｐチャネル金属酸化物半導体トランジスタのそれぞれは、ボディバイアス経路を介してボディバイアス信号を受けるボディ端子を有する、ｐチャネル金属酸化物半導体トランジスタと、
該ボディバイアス経路と該プラスの電力供給端子との間に結合されたｐチャネルラッチアップ防止トランジスタと、
該ボディバイアス経路に接続された絶縁トランジスタであって、該絶縁トランジスタがオフにされたとき、該ボディバイアス経路を該高電力供給端子から絶縁する、絶縁トランジスタと、
該ｐチャネル金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件が存在するとき、高い制御信号を生成し、該絶縁トランジスタをオフにし、該ｐチャネル金属酸化物半導体トランジスタに対する該潜在的なラッチアップ条件が存在しないとき、低い制御信号を生成し、該絶縁トランジスタをオンにする、制御回路網と
を備える、集積回路。
（項目２７）
上記絶縁トランジスタは、ゲートと、第一および第二のソース−ドレイン端子とを備え、
上記集積回路は、
ゲートと、第一および第二のソース−ドレイン端子とを有するｐチャネル制御トランジスタであって、該ｐチャネル制御トランジスタの該第一の該ソース−ドレイン端子は、上記高電力供給端子に接続され、該ｐチャネル制御トランジスタの該第二の該ソース−ドレイン端子は、該絶縁トランジスタの該第一の該ソース−ドレイン端子に接続され、該絶縁トランジスタの該第二の該ソース−ドレイン端子は、上記ボディバイアス経路に接続される、ｐチャネル制御トランジスタ
をさらに備える、項目２６に記載の集積回路。
（項目２８）
上記絶縁トランジスタと上記高電力供給端子との間に結合されたｐチャネル制御トランジスタであって、該ｐチャネル制御トランジスタは、上記ボディバイアス経路上の上記ボディバイアス信号を調節するために制御されるゲートを有し、該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタのそれぞれは、ボディ端子を有する、ｐチャネル制御トランジスタと、
該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタの該ボディ端子に接続された出力を有する制御回路網であって、上記潜在的なラッチアップ条件が存在するとき、該ボディ端子に接続された該制御回路網の出力には、該制御回路網によって上記プラスの電力供給信号が提供され、該潜在的なラッチアップ条件が存在しないとき、該ボディ端子に接続された該制御回路網の出力には、該制御回路網によって上記高電力供給信号が提供される、制御回路網と
をさらに備える、項目２６に記載の集積回路。
（項目２９）
上記潜在的なラッチアップ条件が存在するとき、上記ｐチャネルラッチアップ防止トランジスタをオンにして、上記ボディバイアス経路を上記プラスの電力供給信号でクランプする低い制御信号を生成し、該潜在的なラッチアップ条件が存在しないとき、該ｐチャネルラッチアップ防止トランジスタをオフにする高い制御信号を生成する、制御回路網
をさらに備える、項目２６に記載の集積回路。
（項目３０）
上記ｐチャネルラッチアップ防止トランジスタは、ゲートを備え、
上記集積回路は、
接地電力供給信号が入出力ピンから付与される接地電力供給端子と、
第一のノードに接続され、上記ボディバイアス経路と該接地電力供給端子との間に直列結合された第一の抵抗器のペアと、
第二のノードに接続され、上記プラスの電力供給端子と該接地電力供給端子との間に直列結合された第二の抵抗器のペアと、
該第一のノードに接続された第一の入力を有し、該第二のノードに接続された第二の入力を有し、比較器出力信号が提供される出力を有する比較器と、
該比較器出力信号をレベルシフトし、該ｐチャネルラッチアップ防止トランジスタの該ゲートに付与される制御信号を生成するレベルシフタと
をさらに備える、項目２６に記載の集積回路。
（項目１）
ｐチャネル金属酸化物半導体トランジスタであって、該ｐチャネル金属酸化物半導体トランジスタのそれぞれが、ボディバイアス経路を介してボディバイアス信号を受けるボディ端子を有する、ｐチャネル金属酸化物半導体トランジスタと、
該ボディバイアス信号を該ボディバイアス経路に供給する調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網であって、該調整可能なｐチャネル金属酸化物半導体トランジスタボディバイアス生成回路網は、
高電力供給端子と該ボディバイアス経路との間に結合されたｐチャネル制御トランジスタと、
該ｐチャネル金属酸化物半導体トランジスタがラッチアップするのを防止するために、該ボディバイアス経路に接続された能動ラッチアップ防止回路と
を含む、調整可能なｐチャネル金属酸化物半導体トランジスタボディバイアス生成回路網と
を備える、集積回路。
（項目２）
上記集積回路は、プラスの電力供給信号、該プラスの電力供給信号より大きい高電力供給信号、および、接地電力供給信号を該集積回路に供給する入出力ピンをさらに備え、
該高電力供給信号は、上記高電力供給端子に提供され、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、該電力供給信号をモニタし、潜在的なラッチアップ条件が存在するときと、潜在的なラッチアップ条件が存在しないときとを判断し、
該調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路内の上記ｐチャネル制御トランジスタは、上記ボディバイアス経路上のボディバイアス信号を調整するために制御されるゲート制御信号を受けるゲートを有し、
上記ラッチアップ防止回路は、該ボディバイアス経路と、該プラスの電力供給信号が該入出力ピンの１つから受けられるプラスの電力供給端子との間に結合されたｐチャネルラッチアップ防止トランジスタを有する、項目１に記載の集積回路。
（項目３）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
制御信号に応答する調整可能な分圧器であって、該調整可能な分圧器は、上記ボディバイアス経路に結合され、該制御信号および該ボディバイアス経路上の上記ボディバイアス信号によって決定されるフィードバック電圧が生成されるノードを含む、調整可能な分圧器
をさらに備える、項目２に記載の集積回路。
（項目４）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
構成データがロードされ、対応する静的制御信号を生成するプログラマブル素子と、
該プログラマブル素子からの該静的制御信号によって制御される複数のトランジスタを含む調整可能な分圧器であって、該調整可能な分圧器は、上記ボディバイアス経路に結合され、フィードバック電圧が生成されるノードを含み、該フィードバック電圧は、該ボディバイアス経路上の上記ボディバイアス信号によって決定される大きさを有し、該大きさは、該複数のトランジスタのうちの該静的制御信号によってオンおよびオフされるトランジスタによって決定される、調整可能な分圧器と
をさらに備える、項目２に記載の集積回路。
（項目５）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
上記ボディバイアス経路からの調整可能なフィードバック信号を受け、それに応答して上記制御トランジスタに対する上記ゲート制御信号を生成する、演算増幅器
をさらに備える、項目２に記載の集積回路。
（項目６）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合された絶縁トランジスタ
をさらに備える、項目２に記載の集積回路。
（項目７）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタと、
制御回路網と
をさらに備え、該制御回路網は、上記電力供給信号をモニタし、上記潜在的なラッチアップ条件が存在するとき、高い制御信号を生成し、該ｐチャネル絶縁トランジスタをオフにし、該潜在的なラッチアップ条件が存在しないとき、低い制御信号を生成し、該ｐチャネル絶縁トランジスタをオンにする、項目２に記載の集積回路。
（項目８）
上記ｐチャネル制御トランジスタは、ボディ端子を有し、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、該ｐチャネル制御トランジスタの該ボディ端子に接続される出力を有する制御回路網をさらに備える、項目２に記載の集積回路。
（項目９）
上記ｐチャネル制御トランジスタは、ボディ端子を有し、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、該ｐチャネル制御トランジスタの該ボディ端子に接続される出力を有する制御回路網をさらに備え、
上記潜在的なラッチアップ条件が存在するとき、該ボディ端子に接続された該制御回路網の出力には、該制御回路網によって上記プラスの電力供給信号が提供され、該潜在的なラッチアップ条件が存在しないとき、該ボディ端子に接続された該制御回路網の出力には、該制御回路網によって上記高電力供給信号が提供される、項目２に記載の集積回路。
（項目１０）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタであって、該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタのそれぞれは、ボディ端子を有する、ｐチャネル絶縁トランジスタと、
該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタの該ボディ端子に接続される出力を有する制御回路網であって、上記潜在的なラッチアップ条件が存在するとき、該ボディ端子に接続された該制御回路網の出力には、該制御回路網によって上記プラスの電力供給信号が提供され、該潜在的なラッチアップ条件が存在しないとき、該ボディ端子に接続された該制御回路網の出力には、該制御回路網によって上記高電力供給信号が提供される、制御回路網と
をさらに備える、項目２に記載の集積回路。
（項目１１）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタであって、該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタのそれぞれは、ボディ端子を有する、ｐチャネル絶縁トランジスタと、
該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタの該ボディ端子に接続される出力を有する第一の制御回路網であって、上記潜在的なラッチアップ条件が存在するとき、該ボディ端子に接続された該第一の制御回路網の出力には、該第一の制御回路網によって上記プラスの電力供給信号が提供され、該潜在的なラッチアップ条件が存在しないとき、該ボディ端子に接続された該第一の制御回路網の出力には、該第一の制御回路網によって上記高電力供給信号が提供される、第一の制御回路網と、
上記電力供給信号をモニタし、該潜在的なラッチアップ条件が存在するとき、高い制御信号を生成し、該ｐチャネル絶縁トランジスタをオフにし、該潜在的なラッチアップ条件が存在しないとき、低い制御信号を生成し、該ｐチャネル絶縁トランジスタをオンにする、第二の制御回路網と
をさらに備える、項目２に記載の集積回路。
（項目１２）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、制御回路網
をさらに備え、
該制御回路網は、上記電力供給信号をモニタし、上記潜在的なラッチアップ条件が存在するとき、上記ｐチャネルラッチアップ防止トランジスタをオンにして、上記ボディバイアス経路を上記プラスの電力供給信号でクランプする低い制御信号を生成し、該潜在的なラッチアップ条件が存在しないとき、該ｐチャネルラッチアップ防止トランジスタをオフにする高い制御信号を生成する、項目２に記載の集積回路。
（項目１３）
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタであって、該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタのそれぞれは、ボディ端子を有する、ｐチャネル絶縁トランジスタと、
該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタの該ボディ端子に接続された出力を有する第一の制御回路網であって、上記潜在的なラッチアップ条件が存在するとき、該ボディ端子に接続された該第一の制御回路網の出力には、該第一の制御回路網によって上記プラスの電力供給信号が提供され、該潜在的なラッチアップ条件が存在しないとき、該ボディ端子に接続された該第一の制御回路網の出力には、該第一の制御回路網によって上記高電力供給信号が提供される、第一の制御回路網と、
第二の制御回路網であって、上記電力供給信号をモニタし、該潜在的なラッチアップ条件が存在するとき、高い制御信号を生成し、該ｐチャネル絶縁トランジスタをオフにし、該潜在的なラッチアップ条件が存在しないとき、低い制御信号を生成し、該ｐチャネル絶縁トランジスタをオンにする、第二の制御回路網と、
第三の制御回路網であって、該電力供給信号をモニタし、該潜在的なラッチアップ条件が存在するとき、上記ｐチャネルラッチアップ防止トランジスタをオンにして、上記ボディバイアス経路を上記プラスの電力供給信号でクランプする低い制御信号を生成し、該潜在的なラッチアップ条件が存在しないとき、該ｐチャネルラッチアップ防止トランジスタをオフにする高い制御信号を生成する、第三の制御回路網と
をさらに備える、項目２に記載の集積回路。
（項目１４）
上記集積回路は、上記入出力ピンの１つから上記接地電力供給信号が付与される接地電力供給端子をさらに備え、
上記ｐチャネル制御トランジスタは、ボディ端子を有し、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、制御回路網をさらに備え、該制御回路網は、
上記高電力供給端子と該接地電力供給端子との間に結合された分圧器と、
第一のノードに接続され、該高電力供給端子と上記プラスの電力供給端子との間に直列結合された第一および第二のトランジスタであって、該第一のトランジスタはゲートを有する、第一および第二のトランジスタと、
該分圧器に接続されたゲートを有する第三のトランジスタであって、該第三のトランジスタは、第二のノード上の電圧を制御する、第三のトランジスタと、
該第二のノードと該第一のトランジスタの該ゲートとの間の導電経路と、
該第一のノードと該ｐチャネル制御トランジスタの該ボディ端子との間に接続された出力と
を有し、
上記潜在的なラッチアップ条件が存在するとき、該分圧器は、該第三のトランジスタをオフにし、該第二のノードを上記プラスの電力供給信号に取り込む第一の電圧を生成し、該第二のノード上の該プラスの電力供給信号は、該導電経路を介して該第一のトランジスタの該ゲートに伝達され、該第一のトランジスタの該ゲート上の該プラスの電力供給信号は、該第一のトランジスタをオフにする一方、該第二のトランジスタは、オンにされ、該出力を該プラスの電力供給信号に取り込み、
該潜在的なラッチアップ条件が存在しないとき、該分圧器は、該第三のトランジスタをオンにし、該第二のノードを上記接地電力供給信号に取り込む第二の電圧を生成し、該第二のノード上の該接地供電力供給信号は、該導電経路を介して該第一のトランジスタの該ゲートに伝達され、該第一のトランジスタの該ゲート上の該接地電力供給信号は、該第一のトランジスタをオンにする一方、該第二のトランジスタは、オフにされ、該出力を上記高電力供給信号に取り込む、項目２に記載の集積回路。
（項目１５）
上記ｐチャネルラッチアップ防止トランジスタは、ゲートを備え、
上記集積回路は、上記入出力ピンの１つから上記接地電力供給信号が付与される接地電力供給端子をさらに備え、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、制御回路網をさらに備え、該制御回路網は、
第一のノードに接続され、上記ボディバイアス経路と上記接地電力供給端子との間に直列結合された第一の抵抗器のペアと、
第二のノードに接続され、上記プラスの電力供給端子と該接地電力供給端子との間に直列結合された第二の抵抗器のペアと、
該第一のノードに接続された第一の入力を有し、該第二のノードに接続された第二の入力を有し、比較器出力信号が提供される出力を有する比較器と、
該比較器出力信号をレベルシフトし、該ｐチャネルラッチアップ防止トランジスタの該ゲートに付与される制御信号を生成するレベルシフタであって、該比較器は、上記潜在的なラッチアップ条件が存在するとき、該ｐチャネルラッチアップ防止トランジスタをオンにして、該プラスの電力供給信号で該ボディバイアス経路をクランプする低い値の該比較器出力信号を生成し、該潜在的なラッチアップ条件が存在しないとき、該ｐチャネルラッチアップ防止トランジスタをオフにする高い値の該比較器制御信号を生成する、レベルシフタと
を含む、項目２に記載の集積回路。
（項目１６）
上記集積回路は、上記入出力ピンの１つから上記接地電力供給信号が付与される接地電力供給端子をさらに備え、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタと、
制御回路網と
をさらに備え、該制御回路網は、
第一のノードに接続され、上記高電力供給端子と該接地電力供給端子との間に直列結合された第一の抵抗器のペアと、
第二のノードに接続され、上記プラスの電力供給端子と該接地電力供給端子との間に直列結合された第二の抵抗器のペアと、
該第一のノードに接続された第一の入力を有し、該第二のノードに接続された第二の入力を有し、比較器出力信号が提供される出力を有する比較器と
を含み、
上記潜在的なラッチアップ条件が存在するとき、該比較器は、該ｐチャネル絶縁トランジスタをオフにして、該ボディバイアス経路を該高電力供給端子から絶縁する高い値の該比較器出力信号を生成し、
該潜在的なラッチアップ条件が存在しないとき、該比較器は、該ｐチャネル絶縁トランジスタをオンにして、該ボディバイアス経路を該ｐチャネル制御トランジスタに接続する低い値の該比較器出力信号を生成する、項目２に記載の集積回路。
（項目１７）
上記ｐチャネル制御トランジスタは、ゲートを有し、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
複数の制御信号ラインと、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタと、
リファレンス電圧を受ける第一の入力を有し、第二の入力を有し、出力を有する演算増幅器と、
該複数の制御信号ラインを介して提供される制御信号によって制御される複数の抵抗器および複数のトランジスタを有する調整可能な分圧器であって、該調整可能な分圧器は、該ボディバイアス経路に接続され、該ボディバイアス経路上の上記ボディバイアス信号に基づき、フィードバック電圧を生成するように調整される、調整可能な分圧器と、
該フィードバック電圧を該演算増幅器の該第二の入力に伝達するフィードバック経路であって、該演算増幅器の出力は、該ｐチャネル制御トランジスタの該ゲートに結合される、フィードバック経路と
をさらに備える、項目２に記載の集積回路。
（項目１８）
上記ｐチャネル制御トランジスタは、ゲートを有し、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
構成データをロードされた複数のプログラマブル素子であって、該複数のプログラマブル素子は、複数の対応する静的出力信号を生成する、複数のプログラマブル素子と、
該プログラマブル素子に接続された複数の制御信号ラインと、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタと、
リファレンス電圧を受ける第一の入力を有し、第二の入力を有し、出力を有する演算増幅器と、
複数の抵抗器および複数のトランジスタを有する調整可能な分圧器であって、該分圧器内の該複数のトランジスタのそれぞれは、該制御ラインのうちのそれぞれの１つに接続されたゲートを有し、該制御ラインは、該静的出力信号を該分圧器内の該トランジスタの該ゲートに伝達し、該調整可能な分圧器を調整し、該調整可能な分圧器は、該ボディバイアス経路に接続され、該ボディバイアス経路上の上記ボディバイアス信号に基づき、フィードバック電圧を生成するように調整される、調整可能な分圧器と、
該フィードバック電圧を該演算増幅器の該第二の入力に伝達するフィードバック経路であって、該演算増幅器の該出力は、該ｐチャネル制御トランジスタの該ゲートに結合される、フィードバック経路と
をさらに備える、項目２に記載の集積回路。
（項目１９）
上記ｐチャネル制御トランジスタは、ゲートを有し、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
構成データをロードされた複数のプログラマブル素子であって、該複数のプログラマブル素子は、複数の対応する静的出力信号を生成する、複数のプログラマブル素子と、
該プログラマブル素子に接続された複数の制御信号ラインと、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタであって、該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタのそれぞれは、ボディ端子を有する、ｐチャネル絶縁トランジスタと、
リファレンス電圧を受ける第一の入力を有し、第二の入力を有し、出力を有する演算増幅器と、
複数の抵抗器および複数のトランジスタを有する調整可能な分圧器であって、該分圧器内の該複数のトランジスタのそれぞれは、該制御ラインのうちのそれぞれの１つに接続されるゲートを有し、該制御ラインは、該静的出力信号を該分圧器内の該トランジスタの該ゲートに伝達し、該調整可能な分圧器を調整し、該調整可能な分圧器は、該ボディバイアス経路に接続され、該ボディバイアス経路上の上記ボディバイアス信号に基づき、フィードバック電圧を生成するように調整される、調整可能な分圧器と、
該フィードバック電圧を該演算増幅器の該第二の入力に伝達するフィードバック経路であって、該演算増幅器の該出力は、該ｐチャネル制御トランジスタの該ゲートに結合される、フィードバック経路と、
該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタの該ボディ端子に接続された出力を有する制御回路網であって、上記潜在的なラッチアップ条件が存在するとき、該ボディ端子に接続された該制御回路網の出力には、該制御回路網によって上記プラスの電力供給信号が提供され、該潜在的なラッチアップ条件が存在しないとき、該ボディ端子に接続された該出力には、該制御回路網によって上記高電力供給信号が提供される、制御回路網と
をさらに備える、項目２に記載の集積回路。
（項目２０）
上記ｐチャネル制御トランジスタは、ゲートを有し、
上記調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
構成データをロードされた複数のプログラマブル素子であって、該複数のプログラマブル素子は、複数の対応する静的出力信号を生成する、複数のプログラマブル素子と、
該プログラマブル素子に接続された複数の制御信号ラインと、
上記ｐチャネル制御トランジスタと上記ボディバイアス経路との間に結合されたｐチャネル絶縁トランジスタであって、該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタのそれぞれは、ボディ端子を有し、該ｐチャネル絶縁トランジスタは、ゲートを有する、ｐチャネル絶縁トランジスタと、
リファレンス電圧を受ける第一の入力を有し、第二の入力を有し、出力を有する演算増幅器と、
複数の抵抗器および複数のトランジスタを有する調整可能な分圧器であって、該分圧器内の該複数のトランジスタのそれぞれは、該制御ラインのうちのそれぞれの１つに接続されるゲートを有し、該制御信号ラインは、該静的出力信号を該分圧器内の該トランジスタの該ゲートに伝達し、該調整可能な分圧器を調整し、該調整可能な分圧器は、該ボディバイアス経路に接続され、該ボディバイアス経路上の上記ボディバイアス信号に基づき、フィードバック電圧を生成するように調整される、調整可能な分圧器と、
該フィードバック電圧を該演算増幅器の該第二の入力に伝達するフィードバック経路であって、該演算増幅器の該出力は、該ｐチャネル制御トランジスタの該ゲートに結合される、フィードバック経路と、
該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタの該ボディ端子に接続された第一の出力を有する第一の制御回路網であって、上記潜在的なラッチアップ条件が存在するとき、該ボディ端子に接続された該第一の出力には、該第一の制御回路網によって上記プラスの電力供給信号が提供され、該潜在的なラッチアップ条件が存在しないとき、該ボディ端子に接続された該第一の出力には、該第一の制御回路網によって上記高電力供給信号が提供される、第一の制御回路網と、
該ｐチャネル絶縁トランジスタの該ゲートに接続された第二の出力を有する第二の制御回路網であって、該潜在的なラッチアップ条件が存在するとき、該第二の出力には、該第二の制御回路網によって該プラスの電力供給信号が提供され、該ｐチャネル絶縁トランジスタをオフにし、該潜在的なラッチアップ条件が存在しないとき、該第二の出力には、該第一の制御回路網によって上記接地電力供給信号が提供され、該ｐチャネル絶縁トランジスタをオンにする、第二の制御回路網と
をさらに備える、項目２に記載の集積回路。
（項目２１）
入出力ピンと、
該入出力ピンの１つからプラスの電力供給信号を受けるプラスの電力供給端子と、
該入出力ピンの１つから、該プラスの電力供給信号より大きい高電力供給信号を受けるプラスの高電力供給端子と、
ｐチャネル金属酸化物半導体トランジスタを含むプログラマブルロジックであって、該ｐチャネル金属酸化物半導体トランジスタのそれぞれは、ボディバイアス経路を介してボディバイアス信号を受けるボディ端子を有する、プログラマブルロジックと、
該高電力供給端子と該ボディバイアス経路との間に直列結合されたｐチャネル制御トランジスタおよび絶縁トランジスタと
を備える、プログラマブルロジックデバイス集積回路。
（項目２２）
上記ボディバイアス経路と上記プラスの電力供給端子との間に結合されたｐチャネルラッチアップ防止トランジスタ
をさらに備える、項目２１に記載のプログラマブルロジックデバイス集積回路。
（項目２３）
上記ボディバイアス経路から調整可能なフィードバック信号を受け、該ボディバイアス経路上の該ボディバイアス信号を調整することに応じて、上記ｐチャネル制御トランジスタに対するゲート制御信号を生成する、演算増幅器
をさらに備える、項目２１に記載のプログラマブルロジックデバイス集積回路。
（項目２４）
上記ｐチャネル制御トランジスタは、ゲートを有し、
上記プログラマブルロジックデバイス集積回路は、
構成データをロードされたプログラマブル素子からの制御信号に応答する調整可能な分圧器であって、該調整可能な分圧器は、上記ボディバイアス経路に結合され、該制御信号および該ボディバイアス経路上の上記ボディバイアス信号によって決定されるフィードバック電圧が生成されるノードを含む、調整可能な分圧器と、
該ボディバイアス経路から該フィードバック電圧を受け、該ボディバイアス経路上の該ボディバイアス信号を調整することに応じて、該ｐチャネル制御トランジスタの該ゲートに付与されるゲート制御信号を生成する、演算増幅器と
をさらに備える、項目２１に記載のプログラマブルロジックデバイス集積回路。
（項目２５）
上記プログラマブルロジック内の上記ｐチャネル金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件が存在するとき、高い制御信号を生成し、上記絶縁トランジスタをオフにし、該プログラマブルロジック内の該ｐチャネル金属酸化物半導体トランジスタに対する該潜在的なラッチアップ条件が存在しないとき、低い制御信号を生成し、該絶縁トランジスタをオンにする、制御回路網
をさらに備える、項目２１に記載のプログラマブルロジックデバイス集積回路。
（項目２６）
接地電力供給信号を受ける接地端子と、
プラスの電力供給信号を受けるプラスの電力供給端子と、
該プラスの電力供給信号より大きい高電力供給信号を受ける高電力供給端子と、
ｐチャネル金属酸化物半導体トランジスタであって、該ｐチャネル金属酸化物半導体トランジスタのそれぞれは、ボディバイアス経路を介してボディバイアス信号を受けるボディ端子を有する、ｐチャネル金属酸化物半導体トランジスタと、
該ボディバイアス経路と該プラスの電力供給端子との間に結合されたｐチャネルラッチアップ防止トランジスタと、
該ボディバイアス経路に接続された絶縁トランジスタであって、該絶縁トランジスタがオフにされたとき、該ボディバイアス経路を該高電力供給端子から絶縁する、絶縁トランジスタと、
該ｐチャネル金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件が存在するとき、高い制御信号を生成し、該絶縁トランジスタをオフにし、該ｐチャネル金属酸化物半導体トランジスタに対する該潜在的なラッチアップ条件が存在しないとき、低い制御信号を生成し、該絶縁トランジスタをオンにする、制御回路網と
を備える、集積回路。
（項目２７）
上記絶縁トランジスタは、ゲートと、第一および第二のソース−ドレイン端子とを備え、
上記集積回路は、
ゲートと、第一および第二のソース−ドレイン端子とを有するｐチャネル制御トランジスタであって、該ｐチャネル制御トランジスタの該第一の該ソース−ドレイン端子は、上記高電力供給端子に接続され、該ｐチャネル制御トランジスタの該第二の該ソース−ドレイン端子は、該絶縁トランジスタの該第一の該ソース−ドレイン端子に接続され、該絶縁トランジスタの該第二の該ソース−ドレイン端子は、上記ボディバイアス経路に接続される、ｐチャネル制御トランジスタ
をさらに備える、項目２６に記載の集積回路。
（項目２８）
上記絶縁トランジスタと上記高電力供給端子との間に結合されたｐチャネル制御トランジスタであって、該ｐチャネル制御トランジスタは、上記ボディバイアス経路上の上記ボディバイアス信号を調節するために制御されるゲートを有し、該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタのそれぞれは、ボディ端子を有する、ｐチャネル制御トランジスタと、
該ｐチャネル制御トランジスタおよび該ｐチャネル絶縁トランジスタの該ボディ端子に接続された出力を有する制御回路網であって、上記潜在的なラッチアップ条件が存在するとき、該ボディ端子に接続された該制御回路網の出力には、該制御回路網によって上記プラスの電力供給信号が提供され、該潜在的なラッチアップ条件が存在しないとき、該ボディ端子に接続された該制御回路網の出力には、該制御回路網によって上記高電力供給信号が提供される、制御回路網と
をさらに備える、項目２６に記載の集積回路。
（項目２９）
上記潜在的なラッチアップ条件が存在するとき、上記ｐチャネルラッチアップ防止トランジスタをオンにして、上記ボディバイアス経路を上記プラスの電力供給信号でクランプする低い制御信号を生成し、該潜在的なラッチアップ条件が存在しないとき、該ｐチャネルラッチアップ防止トランジスタをオフにする高い制御信号を生成する、制御回路網
をさらに備える、項目２６に記載の集積回路。
（項目３０）
上記ｐチャネルラッチアップ防止トランジスタは、ゲートを備え、
上記集積回路は、
接地電力供給信号が入出力ピンから付与される接地電力供給端子と、
第一のノードに接続され、上記ボディバイアス経路と該接地電力供給端子との間に直列結合された第一の抵抗器のペアと、
第二のノードに接続され、上記プラスの電力供給端子と該接地電力供給端子との間に直列結合された第二の抵抗器のペアと、
該第一のノードに接続された第一の入力を有し、該第二のノードに接続された第二の入力を有し、比較器出力信号が提供される出力を有する比較器と、
該比較器出力信号をレベルシフトし、該ｐチャネルラッチアップ防止トランジスタの該ゲートに付与される制御信号を生成するレベルシフタと
をさらに備える、項目２６に記載の集積回路。
（摘要）
集積回路は、ボディバイアス生成回路網が提供される。ボディバイアス生成回路網は、ボディバイアス経路上のトランジスタに提供されるボディバイアス信号を生成する。ボディバイアス生成回路網は、潜在的なラッチアップ条件が検出されたとき、安全な電圧でボディバイアス経路をクランプする能動ラッチアップ防止回路を含む。ボディバイアス回路網によって生成されるボディバイアス信号のレベルは、調整可能である。ボディバイアス生成回路網は、ｐチャネル制御トランジスタを用いて、ボディバイアス経路上のボディバイアス電圧を調節する。絶縁トランジスタは、ｐチャネル制御トランジスタとボディバイアス経路との間に結合される。潜在的なラッチアップ条件のある間、絶縁トランジスタは、オフにされ、ボディバイアス経路を接地から絶縁する。制御回路網は、ｐチャネル制御トランジスタおよび絶縁トランジスタのボディ端子に印加されるボディバイアス電圧を調整する。
集積回路は、ボディバイアス生成回路網が提供される。ボディバイアス生成回路網は、ボディバイアス経路上のトランジスタに提供されるボディバイアス信号を生成する。ボディバイアス生成回路網は、潜在的なラッチアップ条件が検出されたとき、安全な電圧でボディバイアス経路をクランプする能動ラッチアップ防止回路を含む。ボディバイアス回路網によって生成されるボディバイアス信号のレベルは、調整可能である。ボディバイアス生成回路網は、ｐチャネル制御トランジスタを用いて、ボディバイアス経路上のボディバイアス電圧を調節する。絶縁トランジスタは、ｐチャネル制御トランジスタとボディバイアス経路との間に結合される。潜在的なラッチアップ条件のある間、絶縁トランジスタは、オフにされ、ボディバイアス経路を接地から絶縁する。制御回路網は、ｐチャネル制御トランジスタおよび絶縁トランジスタのボディ端子に印加されるボディバイアス電圧を調整する。
（詳細な説明）
本発明は、集積回路上のトランジスタに対する調整可能なボディバイアス生成に関する。集積回路は、任意の適切なタイプであり得る。１つの特定の適切なアレンジメントを用いることにより、本発明に従う調整可能なボディバイアス生成回路網は、プログラマブルロジックデバイス集積回路上で使用される。調整可能なボディバイアス生成回路網は、また、デジタル信号プロセッサ、マイクロプロセッサ、カスタム集積回路、あるいは、ボディバイアスされたトランジスタを有する任意の他の集積回路のような集積回路に使用され得る。本発明は、一般的に、一例として、プログラマブルロジックデバイス集積回路との関連において記載される。
本発明は、集積回路上のトランジスタに対する調整可能なボディバイアス生成に関する。集積回路は、任意の適切なタイプであり得る。１つの特定の適切なアレンジメントを用いることにより、本発明に従う調整可能なボディバイアス生成回路網は、プログラマブルロジックデバイス集積回路上で使用される。調整可能なボディバイアス生成回路網は、また、デジタル信号プロセッサ、マイクロプロセッサ、カスタム集積回路、あるいは、ボディバイアスされたトランジスタを有する任意の他の集積回路のような集積回路に使用され得る。本発明は、一般的に、一例として、プログラマブルロジックデバイス集積回路との関連において記載される。
プログラマブルロジックデバイス集積回路は、構成データを用いてカスタム化され得る。典型的なシナリオにおいて、ロジック設計者は、所望のロジック回路を設計するにあたり、コンピュータ支援設計（ＣＡＤ）システムを使用する。コンピュータ支援設計システムは、プログラマブルロジックデバイスのハードウェア能力に関する情報を使用し、構成データを生成する。
プログラマブルロジックデバイスは、プログラマブル素子を含む。プログラマブル素子は、任意の適切なプログラマブル技術（例えば、ヒューズ、アンチヒューズ、レーザプログラムされた素子、電気的にプログラムされた素子、不揮発性メモリ素子、揮発性メモリ素子、マスクプログラムされた素子など）に基づき得る。典型的なシナリオにおいて、プログラマブル素子は、ランダムアクセスメモリ（ＲＡＭ）セルに基づく。
プログラマブルロジックデバイスをカスタム化して、所望のロジック回路にインプリメントするために、コンピュータ支援設計システムによって作成された構成データは、プログラマブルメモリ素子の中にロードされる。プログラマブルロジックデバイスの動作中に、各メモリ素子は、そのロードされた構成データに基づき静的出力信号を提供する。メモリ素子からの出力信号は、プログラマブルロジックデバイス上のプログラマブルロジック領域内の金属酸化物半導体トランジスタのゲートに付与される。これによって、プログラマブルロジックデバイスが所望のロジック回路をインプリメントできるように、プログラマブルロジックは構成される。
プログラマブルロジックデバイス上のプログラマブルロジックおよび他の回路網は、ｎチャネル金属酸化物半導体電界効果トランジスタ（ＮＭＯＳトランジスタ）およびｐチャネル金属酸化物半導体電界効果トランジスタ（ＰＭＯＳトランジスタ）から形成される。ＮＭＯＳおよびＰＭＯＳトランジスタを有する集積回路は、相補型金属酸化物半導体（ＣＭＯＳ）集積回路と称される。
電力消費を削減するために、トランジスタの少なくとも一部は、ボディバイアスが提供される。例えば、ＮＭＯＳトランジスタは、接地よりもわずかに低いボディバイアス電圧を提供され得、ＰＭＯＳトランジスタは、そのプラスの電力供給電圧よりもわずかに高いボディバイアス電圧を提供され得る。ボディバイアス電圧は、トランジスタのリークを低減し、それゆえ、デバイス性能を向上させる。
本発明に従う例示的なプログラマブルロジックデバイス１０が、図１に示される。プログラマブルロジックデバイス１０は、ホットソケット互換性のあることが好ましい。プログラマブルロジックデバイス１０は、入出力ピン１４を介して、デバイス１０の駆動信号をオフにするため、および、他のデバイスから信号を受けるための入出力回路網１２を有する。グローバルおよびローカルな垂直および水平なラインおよびバスのような相互接続リソース１６は、デバイス１０上の信号をルーティングするために使用される。相互接続リソース１６は、固定相互接続（導電ライン）およびプログラマブル相互接続（すなわち、それぞれの固定相互接続間のプログラマブル接続）を含む。プログラマブルロジック１８は、組み合わせロジック回路網および順序ロジック回路網を含み得る。プログラマブルロジック１８は、カスタムロジック機能を実行するように構成され得る。相互接続リソース１６と関連するプログラマブル相互接続は、プログラマブルロジック１８の一部であると考えられ得る。
ロジック１８内のプログラマブル素子２０は、任意の適切なソースからロードされ得る。典型的なアレンジメントにおいて、プログラマブル素子は、外部の消去可能プログラマブル読み取り専用メモリからロードされ、ピン１４を介して構成デバイスと呼ばれるチップと、入出力回路網１２とを制御する。
デバイス１０の回路網は、任意の適切なアーキテクチャを用いて組織化され得る。一例として、プログラマブルロジックデバイス１０のロジックは、一連の行および列からなるより大きなプログラマブルロジック領域から組織化され得、この大きな領域のそれぞれは、より小さなロジック領域を多数含む。デバイス１０のロジックリソースは、関連する垂直および水平の導体のような相互接続リソース１６と相互接続され得る。これらの導体は、デバイス１０の実質全体に及ぶグローバルな導電ライン、デバイス１０の一部に及ぶハーフラインまたはクォーターラインのような部分的ライン、特定の長さ（例えば、幾つかのロジックエリアを相互接続するのに十分な長さ）の捩れ（ｓｔａｇｇｅｒｅｄ）ライン、より短いローカルライン、または、任意の他の適切な相互接続リソースのアレンジメントを含み得る。必要に応じて、デバイス１０のロジックは、さらに多くのレベルまたは層でアレンジされ得る。これによって、多数の大きな領域が相互接続されて、ロジックのさらに大きなポーションを形成する。さらなる他のデバイスのアレンジメントでは、行と列にアレンジされていないロジックを使用し得る。
図１の集積回路１０のような集積回路の一次プロセッシング回路網は、デバイスの中央領域に位置される。入出力回路網１２は、典型的には、集積回路の周辺部の周りに位置される。デバイスの中央領域は、ときどき、デバイスのコアと称され、その領域の回路網は、ときどき、コア回路網またはコアロジックと称される。多数の集積回路は、マルチレベルの電力供給スキームを使用する。このスキームにおいて、コア回路網は、比較的低い電力供給レベルを用いて電力供給され、入出力前駆動回路および他の周辺コンポーネントは、１つ以上のより高い供給レベルを用いて電力供給される。コアロジックの電力供給レベルは、ときどき、ＶｃｃコアまたはＶｃｃと称される。周辺回路網に電力供給するために使用される高い電力供給レベルの１つは、ときどき、Ｖｃｃｐｄと称される。他の電力供給レベルも、また使用され得る。電圧Ｖｓｓは、一般に接地と称される。
任意の適切な数の幾つかの異なる電力供給レベルが、デバイス１０を電力供給するために使用され得る。２．５ボルトの高い電力供給レベルＶｃｃｐｄ、プラス１．１ボルトのコアロジック電力供給電圧、および、０ボルトの接地電圧Ｖｓｓを用いて電力供給される集積回路１０が、本明細書で、一例として記載される。この電力供給構成は、単に例示的なものに過ぎない。プログラマブルロジックデバイス１０を不必要に複雑さを増大させるのを避けるために、電力供給電圧Ｖｃｃｐｄは、既存の電力供給ラインから取得されることが好ましい。電力供給電圧Ｖｃｃｐｄは、一例として、図１の入出力回路１２内の駆動回路網を電力供給するために使用されるのと同じ電力供給電圧であり得る。必要に応じて、他の適切な電力供給電圧も、集積回路１０に電力供給するために使用され得る。
デバイス１０上のトランジスタは、４つの端子（ソース、ドレイン、ゲートおよびボディ）を有する。ときどき、ウェル端子またはバルク端子とも称されるボディ端子は、バイアスされ、消費電力を削減し得る。ｎチャネル金属酸化物半導体トランジスタにおいて、ボディ端子の電圧は、接地（Ｖｓｓ）に対して幾分か低くされ得る。ｐチャネル金属酸化物半導体トランジスタにおいて、ボディ端子の電圧は、プラスの電力供給電圧（Ｖｃｃ）に対してわずかに高くされ得る。例えば、Ｖｃｃが１．１ボルトの場合、ｐチャネル金属酸化物半導体トランジスタのボディ端子は、約１．１〜２．５ボルトの範囲の大きさを有するプラスの電圧でバイアスされ得る。
ｐチャネル金属酸化物半導体トランジスタ２２の模式図が、図２に示される。トランジスタ２２のソースは、Ｓとラベル付けされ、ドレインは、Ｄとラベル付けされ、ゲートは、Ｇとラベル付けされ、そして、ボディ端子は、Ｂとラベル付けされる。図２に示されるように、ボディバイアス電圧Ｖｎｗｂｉａｓは、ボディ端子Ｂに印加される。図２のｐチャネルトランジスタ２２の断面図が、図３に示される。ソースＳおよびドレインＤは、注入領域２４を用いて形成される。ゲート構造２６は、シリコン酸化物のような絶縁体の薄い層と、シリサイド化ポリシリコンのようなゲート導体とから形成される。ボディ端子Ｂは、注入領域２８を使用し、ｎ型ボディ領域３０とオーミック接触を形成する。
本発明に従う集積回路は、オンダイ（ｏｎ−ｄｉｅ）ｎチャネル金属酸化物半導体（ＮＭＯＳ）およびｐチャネル金属酸化物半導体（ＰＭＯＳ）ボディバイアス回路網が提供され得る。ボディバイアス回路網は、様々なレベルのボディバイアスを提供するために調整され得る。プログラマブルロジックデバイス集積回路において、調整可能なボディバイアス生成器は、特に有利である。なぜなら、調整可能なボディバイアス生成器によって、ロジック設計者は、ロジック設計者がカスタム集積回路で使用するボディバイアスレベルにカスタム化することができるからである。
本発明に従うと、Ｖｃｃより大きな大きさを有する安定で正確なプラスのバイアス電圧を生成し得る調整可能なＰＭＯＳボディバイアス回路網が、提供される。例示的な実施形態において、調整可能なＰＭＯＳボディバイアス回路網は、Ｖｃｃ（例えば、１．１ボルト）より高いプラスの電力供給電圧Ｖｃｃｐｄ（例えば、２．５ボルト）を用いて、電力供給される。制御可能なＰＭＯＳボディバイアス回路網は、その電圧調節回路内のＰＭＯＳ制御トランジスタを使用し得る。これによって、調整可能なボディバイアス生成回路網は、１．１ボルト〜２．５ボルトの範囲のＰＭＯＳトランジスタボディバイアス電圧を生成することができる。
ＰＭＯＳボディバイアス回路網によって生成されるボディバイアス電圧は、図２および図３のトランジスタ２２のようなｐチャネルトランジスタをバイアスするために使用され、電力消費を削減し得る。一般に、任意の適切な数のトランジスタが、ボディバイアスに提供され得る。例えば、デバイス１０上のｐチャネルトランジスタの一部または全部が、ボディバイアスを提供され得、また、ｎチャネルトランジスタの一部または全部が、ボディバイアスを提供され得る。幅広い範囲でのボディバイアスが提供される利点は、デバイス１０の電力消費を最小化することである。ボディバイアスを選択的に用いる利点は、性能を最適化し得ることである。例えば、最大の性能が望まれるクリティカルな信号経路においては、電力消費を削減するためのボディバイアスは、回避（抑制）され得る。
デバイス１０上のどの回路網を使用してボディバイアスに提供されるべきかと、そのバイアス量とに関しての決定は、設計プロセスの間に、ロジック設計者またはＣＡＤツールによってなされ得る。これらの決定に基づいて、ＣＡＤツールは、調整可能なボディバイアス回路網を調整する構成データを生成し得る。一度、構成データが、プログラマブルロジックデバイス１０内にロードされると、構成データは、デバイス１０の様々な部分に対して、バイアスを選択的にオンおよびオフするために、デバイス１０の様々な部分に対して使用されるバイアス量を調整するために、使用され得る（例えば、デバイス１０の一部の部分で性能を最大化し、デバイス１０の他の部分で電力消費の節約を最大化する）。一般的に、任意の適切な数の異なるボディバイアス電圧が、所定のプログラマブルロジックデバイス上に製造され得る。
ＰＭＯＳおよびＮＭＯＳボディバイアス回路網を用いる例示的な集積回路１０の模式図が、図４に示される。ピン１４は、電力供給電圧Ｖｃｃ、ＶｓｓおよびＶｃｃｐｄを受けるために使用される。ＮＭＯＳボディバイアス生成器３２は、ボディバイアス電圧Ｖｐｗｂｉａｓを生成する。ボディバイアス信号Ｖｐｗｂｉａｓは、経路３６のようなボディバイアス経路を介して、ＮＭＯＳトランジスタ３４のｐ型ボディに分配される。ＰＭＯＳボディバイアス生成器３８は、ボディバイアス電圧Ｖｎｗｂｉａｓ生成する。ボディバイアス信号Ｖｎｗｂｉａｓは、経路４２のようなボディバイアス経路を介して、ＰＭＯＳトランジスタ４０のｎ型ボディに分配される。図４の例において、単一の値Ｖｐｗｂｉａｓおよび単一の値Ｖｎｗｂｉａｓが生成される。これは、単に例示的なものに過ぎない。例えば、２つのＰＭＯＳボディバイアス電圧（Ｖｎｗｂｉａｓ１およびＶｎｗｂｉａｓ２）が、２つの関連するグループのＰＭＯＳトランジスタ４０に対して生成され得るし、あるいは、３つ以上のＰＭＯＳボディバイアス電圧も生成され得る。
Ｖｎｗｂｉａｓのようなボディバイアス信号を調整するために使用される制御信号は、任意の適切なソースから取得され得る。一つの適切なアレンジメントを用いると、構成データをロードされたプログラマブル素子２０の一部からの静的出力信号は、ボディバイアス生成回路網３２および３８を調整するための制御信号として使用される。別の適切なアレンジメントを用いると、プログラマブルロジックデバイス１０上に（例えば、プログラマブルロジック１８またはハードワイヤされたロジックによって）生成された動的信号は、制御信号として使用され得る。制御信号は、また、１つ以上のピン１４を用いて、外部ソースから供給され得る。
任意の適切な電力供給アレンジメントが、生成器３２および３８のようなオンチップ生成器に電力供給するために使用され得る。図４の例において、ＰＭＯＳボディバイアス生成器回路網３８およびＮＭＯＳパワーボディバイアス生成器回路網３２は、コア電力供給電圧Ｖｃｃ、高電力供給電圧Ｖｃｃｐｄおよび接地電圧Ｖｓｓを用いて電力供給される。一般的に、内部（オンダイ）ボディバイアス生成スキームは、電力供給ピンの使用を最小限にしようと試みる。これにより、電力供給電圧を用いて動作されることが好ましい。そのように動作されなければ、集積回路１０上で利用可能とされるであろう。しかしながら、必要に応じて、１つ以上の追加のプラスまたはマイナスの電力供給電圧が使用され得る。
ボディバイアス信号ＶｐｗｂｉａｓおよびＶｎｗｂｉａｓの状態は、ピン１４における電力供給電圧の状態に依存する。集積回路１０は、ホットソケット互換性を有する。そのため、集積回路１０が使用されているデバイスのユーザは、デバイス１０をその電源に接続することも、あるいは、そこから外すことも自由にできる。ユーザは、例えば、集積回路１０に含まれるデバイスを１つのソケットから引き抜き、別のソケットの中にそれを挿入し得る。あるいは、集積回路１０は、パワーアップ制約のないシステムで使用され得る。また、デバイス１０は、パワーアップ制約のないシステムボード内で使用され得る。電力供給信号Ｖｃｃ、ＶｓｓおよびＶｃｃｐｄを供給する電力供給ピン１４が接触するか、あるいは、システムボードから電力を受けると、信号Ｖｃｃ、ＶｓｓおよびＶｃｃｐｄは、特定の順番で確立され、有効になる。
例えば、ユーザが、ある方法でデバイスを挿入する場合、信号Ｖｃｃが最初に有効とされ得る（すなわち、Ｖｃｃを搬送するソケット内の導体が、集積回路１０上のＶｃｃピンに電気的接続する）。そのユーザが、わずかに異なる方法で同じデバイスを挿入する場合、信号Ｖｃｃｐｄが最初に有効とされ得る（すなわち、Ｖｃｃｐｄ信号を搬送するソケット内の導体が、集積回路１０上のＶｃｃｐｄピンに電気的接続する）。特定の状況において、集積回路１０に付与される電力供給信号のシーケンスは、ラッチアップ条件を生じる可能性を有する。この特定のパワーアップシーケンスが生じたとき、集積回路１０は、ダメージを受ける可能性または動作不能となる可能性を有する。
ラッチアップ現象は、集積回路１０上のＣＭＯＳトランジスタ内の寄生バイポーラトランジスタの存在によるものである。集積回路１０上の典型的なＣＭＯＳトランジスタ構造７８の断面図が、図５に示される。ＣＭＯＳ構造７８は、ＮＭＯＳトランジスタ８０およびＰＭＯＳトランジスタ８２を有する。
トランジスタ８０において、ソースＳおよびドレインＤは、注入領域８４を用いて形成される。ゲート構造８６は、シリコン酸化物のような絶縁体の薄い層と、シリサイド化ポリシリコンのようなゲート導体とから形成される。ボディ端子Ｂは、注入領域８８を使用し、ｐ型ボディ領域９０とオーミック接触を形成する。
トランジスタ８２において、ソースＳおよびドレインＤは、注入領域９２を用いて形成される。ゲート構造９４は、シリコン酸化物のような絶縁体の薄い層と、シリサイド化ポリシリコンのようなゲート導体とから形成される。ボディ端子Ｂは、注入領域９６を使用して、ｎ型ボディ領域９８とオーミック接触を形成する。深いｎ型ウェル１００は、ウェル９０およびウェル９８を取り囲む。
トランジスタ８０が、通常に動作しているとき、マイナスのボディバイアスＶｐｗｂｉａｓが、トランジスタ８０のボディ端子Ｂに印加され、その実行閾電圧が増加し、それゆえ、電力消費が削減される。トランジスタ８２が、通常に動作しているとき、プラスのボディバイアスＶｎｗｂｉａｓが、トランジスタ８２のボディ端子Ｂに印加され、その実行閾値電圧が増加し、それゆえ、電力消費が削減される。トランジスタ８０および８２のソース端子、ドレイン端子およびゲート端子に印加される電圧は、トランジスタが動作している回路に依存する。典型的な回路構成（例えば、所定のインバータ）において、トランジスタ８０のソースＳは、Ｖｓｓであり、トランジスタ８２のソースＳは、Ｖｃｃである。ＰＭＯＳおよびＮＭＯＳトランジスタのソースおよびドレインは、一般的に、相互に変更可能であり、ときどき、ソース−ドレイン（複数または単数）端子と合わさって称される。
図５に示されるように、ＣＭＯＳ構造７８のドープされた半導体領域は、寄生バイポーラトランジスタＮＰＮ１、ＮＰＮ２およびＰＮＰを形成する。高ドープされたｐ＋領域９２は、寄生バイポーラトランジスタＰＮＰのエミッタを形成する。高ドープされたｎ＋領域８４は、寄生バイポーラトランジスタＮＰＮ１およびＮＰＮ２のエミッタを形成する。所定のパワーアップシーケンス下において、寄生バイポーラトランジスタＮＰＮ１／ＮＰＮ２およびＰＮＰの間のフィードバックは、ＣＭＯＳ構造７８が、望ましくないラッチアップ状態に入る原因となり得る。
一般に、接地信号Ｖｓｓが存在しない場合、集積回路１０は、動作可能ではない。ラッチアップと通常動作との双方は、Ｖｓｓが存在することを必要とする。Ｖｓｓが存在する場合、２つのシナリオが考えられる。ボディバイアス電圧ＶｐｗｂｉａｓおよびＶｎｗｂｉａｓが有効になる前に、集積回路の回路網にＶｃｃが印加されるか、あるいは、ボディバイアス電圧が有効となった後に、集積回路の回路網にＶｃｃが印加されるかである。ＶｓｓおよびＶｃｃが有効になった後に、ボディバイアス電圧ＶｐｗｂｉａｓおよびＶｎｗｂｉａｓが有効になる場合、ラッチアップに適切な条件が存在し、その結果、ラッチアップが生じ得る。
図５のＣＭＯＳトランジスタ構造７８の動作で、ＶｃｃおよびＶｓｓが既に有効になった後に、ボディバイアス電圧ＶｐｗｂｉａｓおよびＶｎｗｂｉａｓが有効になるときを考える。ボディバイアス信号が有効になる前に、トランジスタ８０および８２のボディ端子Ｂは、フロートしている。（例えば、端子Ｂが、接地に容量的結合されている。）トランジスタ８２のソース上の１．１ボルトの信号Ｖｃｃは、寄生バイポーラトランジスタＰＮＰのエミッタ−ベース接合を順バイアスする傾向がある。トランジスタＰＮＰのエミッタ−ベース接合が順バイアスされると、トランジスタＰＮＰのベースは、エミッタより電圧の低い１つのダイオードの起動電圧（ｏｎｅ ｄｉｏｄｅ ｔｕｒｎ−ｏｎ ｖｏｌｔａｇｅ）（０．６ボルト）である。なぜなら、本例において、Ｖｃｃは１．１ボルトであるために、寄生ＰＮＰトランジスタのベース上の電圧は、約０．５ボルト（すなわち、１．１Ｖ−０．６Ｖ）だからである。寄生ＰＮＰトランジスタのエミッタ−ベース接合が順バイアスされると、寄生ＰＮＰトランジスタはオンとなり、その結果、寄生ＰＮＰトランジスタのコレクタが、寄生バイポーラトランジスタＮＰ１およびＮＰＮ２のベースをＶｃｃに近づける。トランジスタＮＰＮ１およびＮＰＮ２のベース上の電圧が高くなると、寄生バイポーラトランジスタＮＰＮ１およびＮＰＮ２のベース−エミッタ接合は、順バイアスされ、寄生バイポーラトランジスタＮＰＮ２をオンにする。トランジスタＮＰＮ１およびＮＰＮ２がオンとなると、ＰＮＰトランジスタのベースがＶｓｓに近づけられ、こうして、さらに、寄生ＰＮＰトランジスタをオンにする。このフィードバック機構によって、寄生トランジスタは、ラッチされた状態になる。その状態においては、望ましからぬ潜在的なダメージを与える大電流が、寄生バイポーラトランジスタＰＮＰと、寄生バイポーラトランジスタＮＰＮ１およびＮＰＮ２とを介してＶｃｃからＶｓｓへ流れる。たとえ、有効な値のＶｎｗｂｉａｓおよびＶｐｗｂｉａｓがトランジスタ８０および８２のボディ端子に印加されていても、この望ましからぬラッチアップ条件は、持続する。
本発明に従うと、ボディバイアス回路網に、潜在的に危険な電力供給条件を検出し、ラッチアップの発生を防止するアクションを取るラッチアップ防止回路網が提供される。ラッチアップ防止回路網は、ボディバイアスＶｐｗｂｉａｓおよびＶｎｗｂｉａｓの前に、電力供給電圧ＶｓｓおよびＶｃｃが有効になるときを検出し得、この状況が検出されるとき、安全な電圧で、ボディバイアス分配経路をクランプし得る。例えば、ＶｐｗｂｉａｓおよびＶｎｗｂｉａｓ信号が有効になるまで、Ｖｐｗｂｉａｓは、Ｖｓｓでクランプされ得、Ｖｎｗｂｉａｓは、Ｖｃｃでクランプされ得る（例えば、なぜなら、これらバイアス信号に対して必要な前駆電力供給電圧が、満足に受けられ、チップ上で有効なバイアス信号を生成することができるからである）。集積回路が、十分にパワーアップされるまで、絶えず、ＶｐｗｂｉａｓおよびＶｎｗｂｉａｓをクランプすることで、ラッチアップのシナリオは避けられる。ラッチアップ防止回路網によって、集積回路のホットソケット互換性を確保でき、ユーザにパワーアップ制約を課すことが不要になる。
調整可能なボディバイアスおよびＰＭＯＳラッチアップ防止回路網を有する例示的なプログラマブルロジックデバイス集積回路１０が、図６に示される。ＰＭＯＳラッチアップ防止回路網１０２は、外部ピン１４から、経路１０８および１０９を介して、プラスの電力供給Ｖｃｃおよび接地電力供給Ｖｓｓを受ける。ボディバイアス生成器１１０は、外部ピン１４から、経路１１１および１０９を介して、高電力供給Ｖｃｃｐｄおよび接地電力供給Ｖｓｓを受ける。集積回路１０の通常動作の間、Ｖｎｗｂｉａｓライン１０４のようなラインは、ボディバイアス信号ＶｎｗｂｉａｓをＰＭＯＳトランジスタ４０に分配するために使用される。任意の適切な数のボディバイアス信号が、回路１０上で使用され得る。単一のボディバイアス信号の使用が、図６に一例として示される。
ＰＭＯＳラッチアップ防止回路網１０２は、信号ＶｃｃおよびＶｓｓをモニタし、かつ、信号Ｖｎｗｂｉａｓをモニタし、潜在的なラッチアップ条件が存在するかどうかを判断する。集積回路１０が、パワーアップされるとき（例えば、集積回路１０が含まれるデバイスをソケットの中にユーザが挿入するとき）、Ｖｃｃ、ＶｓｓおよびＶｃｃｐｄのような電力供給信号が、ライン１０８、１０９および１１１に、様々な順番で付与され得る。ＰＭＯＳラッチアップ防止回路網１０２は、信号Ｖｎｗｂｉａｓが有効になる前に、信号ＶｃｃおよびＶｓｓが有効になったと判断する場合、ＰＭＯＳラッチアップ防止回路網１０２は、ライン１０４上の電圧をＶｃｃのような安全な電圧で保ち得る。これによって、ＰＭＯＳトランジスタ４０内の寄生ＰＮＰトランジスタのエミッタ−ベース接合が順バイアスされることを防止でき、ラッチアップを防止できる。一度、信号Ｖｎｗｂｉａｓが有効になると、ＰＭＯＳラッチアップ防止回路網１０２は、ライン１０４をリリースし得る。このため、Ｖｎｗｂｉａｓ信号は、トランジスタ４０を通常にボディバイアスするために使用することができる。ＰＭＯＳボディバイアス生成器１１０は、ＰＭＯＳバイアス生成器１１０がＰＭＯＳラッチアップ防止回路網１０２の性能に悪影響を与えることを防止する制御回路網を含む。
信号Ｖｃｃ、ＶｓｓおよびＶｎｗｂｉａｓは、図６に示されるようなＰＭＯＳラッチアップ防止回路網１０２によって直接モニタされ得るか、あるいは、ラッチアップ防止回路網１０２は、信号Ｖｃｃ、ＶｓｓおよびＶｎｗｂｉａｓと関連する電圧をモニタし得る。例えば、電力供給信号がＶｃｃに由来する場合、あるいは、Ｖｃｃが別の電力供給信号に由来する場合、ラッチアップ防止回路網１０２は、Ｖｃｃを測定する代わりに、これらの信号をモニタし得る。同様に、Ｖｎｗｂｉａｓが別の電力供給電圧に由来する場合、あるいは、別の電力供給電圧を生成して使用される場合、これらの電力供給電圧の１つが、Ｖｎｗｂｉａｓをモニタする代わりに、モニタされ得る。潜在的ラッチアップ条件が存在するときに、ＶｃｃおよびＶｎｗｂｉａｓが直接モニタされる信号モニタリングアレンジメントが、一例として記載される。
例示的なＰＭＯＳラッチアップ防止回路網１０２が、図７に示される。図７に示されるように、回路網１０２は、制御回路網１１２およびトランジスタＴＸＰ３を含む。ＰＭＯＳボディバイアス経路１０４は、ボディバイアス信号Ｖｎｗｂｉａｓを図４のＰＭＯＳトランジスタ４０のボディ端子に分配するために使用される。経路１０４は、端子１２０を介して、図６のＰＭＯＳボディバイアス生成器１１０から信号Ｖｎｗｂｉａｓを受ける。図７に示されるように、制御回路網１１２は、経路１０４に電気的接続され、端子１２２で、図６のライン１０９から接地信号Ｖｓｓを受ける。プラスの電力供給信号Ｖｃｃは、端子１１８で、図６の経路１０８から受けられる。
動作の間、制御回路網１１２は、経路１０４上の電圧をモニタし、その出力で対応する制御信号ＳＢを生成する。制御信号ＳＢは、経路１１４を用いて、トランジスタＴＸＰ３のゲートに付与される。トランジスタＴＸＰ３のドレイン−ソース端子の１つは、プラスの電力供給端子１１８に接続され、信号Ｖｃｃで電力供給される。トランジスタＴＸＰ３の他のドレイン−ソース端子およびトランジスタＴＸＰ３のボディ端子は、経路１０４に接続される。
制御回路網１１２は、信号Ｖｃｃの状態をモニタする。Ｖｃｃが有効であり、その一方で、Ｖｎｗｂｉａｓが有効でないこと（すなわち、Ｖｎｗｂｉａｓが接地に容量的結合されているときか、あるいは、接地しているとき）を制御回路網１１２が検出した場合、制御回路網１１２は、その出力で低い値のＳＢを生成する。ＳＢの値が低いと、トランジスタＴＸＰ３はオンになり、端子１１８はライン１０４と電気的に接続される。トランジスタＴＸＰ３がオンである限り、ライン１０４上の電圧は、Ｖｃｃでクランプされたまま留まる。ライン１０４上のＶｎｗｂｉａｓ信号が有効となったことを制御回路網１１２が検出したとき、制御回路網１１２は、高い値のＳＢをその出力で生成する。ＳＢ信号が高いと、トランジスタＴＸＰ３はオフになり、図６の生成器１１０からのＶｎｗｂｉａｓ電圧をボディバイアストランジスタ４０に使用することが可能になる。
制御回路網１１２は、任意の適切な回路アーキテクチャを用いてインプリメントされ得る。図７の例示的なアレンジメントにおいて、抵抗器Ｒ１およびＲ２は、分圧器のペアを形成する。Ｒ１とＲ２との抵抗比は、適切な電圧レベルが比較器１２４のマイナスとプラスとの入力に供給されるように選択される。例えば、Ｒ１およびＲ２の値は、Ｖｃｃが１．１ボルトに等しいとき、結果として、ノードＮ１で０．５ボルトの電圧が生成されるように使用され得る。ＶｃｃおよびＶｓｓが有効でないとき（すなわち、ＶｃｃおよびＶｓｓが接地に容量的結合されているか、あるいは、接地しているとき）、ノードＮ１での電圧は、０ボルトになる。端子１２０に接続された分圧器は、同様に動作する。Ｖｎｗｂｉａｓが有効でないとき、ノードＮ２での電圧は、０ボルトになる。Ｖｎｗｂｉａｓが有効であるとき、ノードＮ２での電圧は、０．５ボルトより大きくなる。
比較器１２４は、その入力上の信号を比較し、その出力上に、対応する出力信号ＣＯＵＴＶを生成する。Ｖｎｗｂｉａｓ、ＶｓｓおよびＶｃｃが有効なとき、Ｖｎｗｂｉａｓの値は、Ｖｃｃより大きいか、等しい。状況で、ノードＮ２上の電圧は、ノードＮ１上の電圧より大きくなり、信号ＣＯＵＴＶは高くなる。Ｖｎｗｂｉａｓが有効でない場合（すなわち、ＶｎｗｂｉａｓがＶｃｃより大きくないか、等しいとき）、ノードＮ２上での電圧は、Ｎ１上での電圧より大きくならず、信号ＣＯＵＴＶは、低くなる。
信号ＣＯＵＴＶは、低いＶｓｓから高いＶｃｃの範囲である。通常動作の間に、ライン１０４上の信号Ｖｎｗｂｉａｓが有効であるとき、トランジスタＴＸＰ３を完全にオフにするためには、ライン１２８上のＣＯＵＴＶ信号は、レベルシフタ１２６を用いてレベルシフトされる。結果として得られた信号ＣＯＵＴＶのレベルシフトバージョンは、ライン１１４上で制御信号ＳＢとして提供される。ＣＯＵＴＶがＶｓｓであるとき、信号ＳＢはＶｓｓである。ＣＯＵＴＶがＶｃｃであるとき、信号ＳＢはＶｎｗｂｉａｓ（例えば、１．６〜２．５ボルト）であり、このＶｎｗｂｉａｓは、Ｖｃｃより大きいか、等しい。
図７に示されるタイプのラッチアップ防止回路網内の調整可能なＰＭＯＳボディバイアス生成回路網３８は、図８に示されるように使用され得る。図８に示されるように、ＰＭＯＳボディバイアス生成回路網３８は、ラッチアップ防止トランジスタＴＸＰ３を含み、このトランジスタＴＸＰ３は、潜在的なラッチアップ条件が検出されたときに、Ｖｎｗｂｉａｓライン１０４をＶｃｃでクランプするために使用される。トランジスタＴＸＰ３の動作は、図７の制御回路網１１２のような制御回路網を用いて、制御される。
図８の調整可能なＰＭＯＳボディバイアス生成回路網３８は、調整可能な電圧調節器回路に基づく。通常動作の間、調整可能な電圧調節器回路は、端子１３０に印加される電圧Ｖｃｃｐｄを調節し、ライン１０４上に所望のＶｎｗｂｉａｓレベルを生成する。調整可能な分圧器１３２の設定は、フィードバックライン１３６上の演算増幅器１３４の入力に付与されるフィードバック信号Ｖｆｂの大きさを決定する。演算増幅器１３４は、制御トランジスタＴＸＰ１のゲートを御する制御信号の出力ＧＴを生成し、これによって、ライン１０４上のＶｎｗｂｉａｓ信号に対する電圧レベルを調節する。
バンドギャップリファレンス回路１３８は、プラスの電力供給電圧Ｖｃｃｐｄおよび接地電圧Ｖｓｓによって電力供給される。バンドギャップリファレンス回路網１３８は、リファレンス電圧Ｖｒｅｆおよびリファレンス電流Ｉｒｅｆを、対応する出力ライン１４０および１４２上に供給する。ＶｒｅｆおよびＩｒｅｆに対して選択される特定の値は、クリティカルではない。適切なＶｒｅｆの値の一例は、０．５ボルトである。適切なＩｒｅｆの値は、１０μＡである。
ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタは、制御トランジスタＴＸＰ１に対して使用され得る。ＴＸＰ１が、ＮＭＯＳトランジスタである場合、ライン１０４上で供給され得る最高の電圧レベルＶｎｗｂｉａｓは、Ｖｃｃｐｄ−Ｖｔｎである。ここで、Ｖｔｎは、ＮＭＯＳトランジスタの閾電圧である。ＴＸＰ１に対してＰＭＯＳトランジスタを用いる利点は、図８に示されるように、Ｖｎｗｂｉａｓの電圧を、ＶｃｃからＶｃｃｐｄまでの完全な範囲（レールツーレール（ｒａｉｌ−ｔｏ−ｒａｉｌ））にわたって調整可能になることである。
ＰＭＯＳトランジスタＴＸＰ２は、絶縁トランジスタとして機能する。また、ＴＸＰ２は、トランジスタＴＸＰ１と直列に、Ｖｃｃｐｄ電力供給端子１３０とＶｎｗｂｉａｓライン１０４との間に接続されることが好ましい。トランジスタＴＸＰ２は、制御回路網１４４によって制御される。制御回路網１４４は、電力供給ラインＶｃｃｐｄ、ＶｃｃおよびＶｓｓをモニタし、潜在的なラッチアップ条件が存在するかどうかを判断する。
通常動作の間、ＶｃｃおよびＶｃｃｐｄが双方とも有効であるとき、潜在的なラッチアップがないので、制御回路網１４４は、低い値の信号ＳＡを生成する。ＳＡの値が低いと、トランジスタＴＸＰ２はオンになり、調整可能な電圧調節器が通常に機能することが可能になる。
ＶｓｓおよびＶｃｃが有効であるが、Ｖｃｃｐｄが有効でないとき（すなわち、端子１３０が接地に容量的結合されているか、接地しているとき）。潜在的なラッチアップ状況は、回路網１４４によって検出され、信号ＳＡは、高くなる。これによって、トランジスタＴＸＰ２は、オフになり、ライン１０４をＶｃｃｐｄ端子１３０から絶縁する。ライン１０４は、端子１３０から絶縁されているので、ライン１０４上の電圧Ｖｎｗｂｉａｓは、有効でないＶｃｃｐｄ信号の値低い（接地）値に、トランジスタＴＸＰ１を介して接地には近づかない。
トランジスタＴＸＰ１およびＴＸＰ２のボディ端子Ｂは、制御回路網１４６によって生成したボディバイアス信号ＳＣを用いてバイアスされる。制御回路網１４６は、電力供給信号Ｖｃｃｐｄ、ＶｃｃおよびＶｓｓをモニタし、潜在的なラッチアップ条件を検出する。信号ＶｃｃおよびＶｃｃｐｄが有効なとき、制御回路網１４６は、ＶｃｃｐｄにＳＣを保つ。この状況において、トランジスタＴＸＰ１およびＴＸＰ２のボディ端子Ｂは、そのそれぞれのソース電圧より大きいか、等しい電圧レベルである。このため、トランジスタＴＸＰ１およびＴＸＰ２は、通常に動作することが可能である。潜在的なラッチアップ状況が検出されたとき（すなわち、Ｖｃｃが有効であるのに、Ｖｃｃｐｄ端子１３０が、接地に容量的結合されているか、接地している）、電力供給電圧Ｖｃｃｐｄは、トランジスタＴＸＰ１およびＴＸＰ２に印加するために利用できない。したがって、制御回路網１４６は、信号ＳＣを利用可能な次の最大のプラスの電力供給電圧（Ｖｃｃ）に取り込み、トランジスタＴＸＰ１およびＴＸＰ２内のソース−バルクｐ−ｎ接合が順バイアスされることを防止する。このスキームは、トランジスタＴＸＰ１およびＴＸＰ２にダメージを与えるのを防ぎ得る。このため、Ｖｃｃｐｄ信号が有効になったとき、トランジスタＴＸＰ１およびＴＸＰ２が通常に動作し得る。
通常動作の間、電圧Ｖｆｂは、フィードバック経路１３６を介して、分圧器１３２から演算増幅器１３４にフィードバックされる。電圧Ｖｆｂは、調整可能な分圧器１３２およびＶｎｗｂｉａｓの大きさの設定に比例する。リファレンス電圧Ｖｒｅｆは、経路１４０を介して演算増幅器１３４に供給される。
演算増幅器１３４は、ライン１３６および１４０上の信号を比較し、経路１４８に対応する出力ＧＴを生成する。ライン１３６上の信号Ｖｆｂが、ライン１４０上の信号より大きいとき、演算増幅器１３４の出力は、上がる。このことは、トランジスタＴＸＰ１をオフにする傾向があり、結果として、ライン１０４の電圧Ｖｎｗｂｉａｓを分圧器１３２の設定によって確立された設定点の値に下げる。ライン１３６上の信号が、ライン１４０上の信号より小さいとき、ライン１４８上の演算増幅器１３４の出力は、下げられる。これは、トランジスタＴＸＰ１をオンにする傾向があり、結果として、ライン１０４の電圧ＶｎｗｂｉａｓをＶｃｃｐｄに向かって上げる。このフィードバックアレンジメントを用いて、Ｖｎｗｂｉａｓの値は、その所望の設定点（すなわち、分圧器１３２の設定によって決定されたＶｃｃとＶｃｃｐｄとの間の所望の電圧）の値で一定になる。
調整可能な分圧器１３２は、直列接続された幾つかの抵抗器１５０から形成され得る。典型的な抵抗器の値は、約１０ｋΩ〜５０ｋΩである。分圧器１３２の抵抗器チェーンの一端は、Ｖｓｓで維持される。抵抗器チェーンの他端は、Ｖｎｗｂｉａｓ経路１０４に接続される。
電圧Ｖｆｂは、フィードバック経路１３６を用いて分圧器１３２内の抵抗器チェーンから離れてタップされる。電圧Ｖｆｂが、分圧器１３２内の直列接続された抵抗器からタップされる点を調整することによって、分圧器に対する電圧の設定点は、調整され得る。図８の例示的なアレンジメントにおいて、分圧器の直列接続された抵抗器における電圧タップ点の位置は、プログラマブル素子２０の状態を設定することによって確立される。各プログラマブル素子２０は対応するトランジスタ１５２を制御する。各プログラマブル素子の状態は、そのコンテンツによって決定される。デバイスをプログラミングする間に、構成データは、プログラマブル素子２０の中にロードされる。ロジック０をロードされたプログラマブル素子は、低い出力信号を生成し、その関連トランジスタ１５２をオフにする。プログラマブル素子の１つは、ロジック１をロードされる。プログラマブル素子の中のロジック１は、そのプログラマブル素子の出力を高くする。出力信号が高いと、対応するトランジスタ１５２はオンになる。トランジスタ１５２が、抵抗器１５０チェーン内でオンにされる位置が、分圧器１３２に対する設定点を決定する。
分圧器１３２からの電圧Ｖｆｂは、フィードバック経路１３６を介して演算増幅器１３４にフィードバックされる。演算増幅器１３４は、適切な電力供給電圧（例えば、図８の例における電圧Ｖｃｃｐｄおよび電圧Ｖｓｓ）を用いて電力供給される。演算増幅器１３２は、分圧器１３２からタップされた電圧Ｖｆｂをリファレンス電圧Ｖｒｅｆと比較し、対応する出力制御信号ＧＴを生成する。信号ＧＴは、トランジスタＴＸＰ１のゲートＧに付与される。トランジスタＴＸＰ１は、通常、オンになり、飽和して動作する。電流は、分圧器１３２の抵抗器ならびにトランジスタＴＸＰ１およびＴＸＰ２のソースおよびドレインを介して、Ｖｃｃｐｄノード１３０からＶｓｓノード１５４に流れる。
分圧器１３２から演算増幅器１３４へのフィードバックループは、電圧Ｖｎｗｂｉａｓをその所望のレベルで正確に維持する。Ｖｎｗｂｉａｓが、その設定点よりわずかに高くなり始めると、Ｖｆｂがわずかに高くなる。経路１３６によって提供されたフィードバックは、こうして、演算増幅器１３４の出力ＧＴを増大させる。ＧＴの値が増大するのに応答して、その結果、トランジスタＴＸＰ１を経由する電流は、減少する。トランジスタＴＸＰ１を経由する電流が減少すると、Ｖｎｗｂｉａｓは、所望の設定点の値に向かって下がる。Ｖｎｗｂｉａｓが、その設定点よりわずかに低くなり始める場合、その結果、経路１３６を介するフィードバックによって、Ｖｎｗｂｉａｓが上がる。
分圧器１３２内で使用される抵抗器１５０の数は、調整可能なボディバイアス生成回路網３８に対して望まれる電圧ステップの数によって決定される。使用される抵抗器１５０が多い場合、比較的多数の電圧ステップがあり、ボディバイアス生成回路網３８は、高レベルな精度で所望のＶｎｗｂｉａｓを生成できる。使用される抵抗器１５０が少ない場合、各電圧ステップは大きくなリ、利用可能な精度は劣るが、回路の複雑さは緩和される。一般に、任意の数の抵抗器１５０および関連タップトランジスタ１５２が、分圧器１３２内で使用され得る。
図８の例において、調整可能な分圧器１３２内の制御信号ライン１５８を介してトランジスタ１５２のゲートに付与される制御信号は、プログラマブル素子２０によって供給される。必要に応じて、トランジスタ１５２に対する制御信号は、デバイス１０上のプログラマブルロジックジック１８またはハードワイヤされたロジックから供給される動的制御信号であり得る。外部制御信号も、またトランジスタ１５２を制御するために使用され得る。
必要に応じて、図９に示されるように、デコーダ１５４は、トランジスタ１５２に制御信号を供給するために使用され得る。図９に示される例示的なアレンジメントにおいて、プログラマブル素子２０は、入力ライン１５６上のデコーダ１５４に、静的制御信号を提供するために使用される。また、デコーダ１５４に付与される制御信号は、デバイス１０上のプログラマブルロジックジック１８またはハードワイヤされたロジックの出力からライン１５６に供給される動的制御信号でもあり得る。また、外部制御信号は、ピン１４からライン１５６にルーティングされ得る。デコーダ１５４は、入力ライン１５６上のデコードされていない制御信号を制御ライン１５８上の対応するデコードされた制御信号に変換するロジックを含む。ライン１５８は、これらの制御信号をそれぞれのトランジスタ１５２のゲートにルーティングするために使用される。
図９のデコーダ１５４を使用すると、デバイス１０の複雑さは増大する。さらに、回路のリアルエステートは、デコーダ１５４のロジック、ライン１５６および１５８に対しても必要とされる。それにも関わらず、デコーダ１５４のようなデコーダを使用するのは、プログラマブル素子２０に対するニーズを減らすためである。例えば、Ｎ個のプログラマブル素子を用いると、２Ｎ個のライン１５８を制御することが可能である。トランジスタ１５２の数が比較的多い状況において、個別のプログラマブル素子２０を使用して各トランジスタ１５２を制御するより、デコーダ１５４を使用する方が、より効率的であり得る。
図８の制御回路網１４４に対して使用され得る例示的な回路網が、図１０に示される。図１０に示されるように、制御回路網１４４は、端子１６４で高電力供給信号Ｖｃｃｐｄを、端子１６６でプラスの電力供給信号Ｖｃｃを、端子１６８で接地電力供給信号Ｖｓｓを受ける。分圧器１６１および１６３のペアが、抵抗器１６０を用いて形成される。抵抗器１６０の抵抗は、ノードＮ３およびＮ４での電圧が、Ｖｃｃｐｄ、ＶｃｃおよびＶｓｓの状態を比較して、判断され得るように選択される。全ての電力供給信号が有効であるとき、ノードＮ３での電圧は、ノードＮ４での電圧より大きい。ＶｃｃおよびＶｓｓが有効である一方、Ｖｃｃｐｄが有効でないとき、ノードＮ３での電圧は０Ｖであり、これは、ノードＮ４での電圧より小さい。プラスの電力供給信号Ｖｃｃおよび接地電力供給信号Ｖｓｓを用いて電力供給される比較器１６２は、ノードＮ３およびＮ４上の電圧を比較し、対応する出力信号ＳＡを生成する。通常動作の間、信号Ｖｃｃ、ＶｃｃｐｄおよびＶｓｓは、有効であり、ノードＮ３上での電圧は、ノードＮ４上での電圧よりも大きく、そして、出力ＳＡは、Ｖｓｓで低い。潜在的なラッチアップ条件のある間、電圧Ｖｃｃｐｄが有効でなく、一方、ＶｃｃおよびＶｓｓは有効であるとき、ノードＮ３上での電圧は、ノードＮ４上での電圧よりも小さいか、等しく、そして、出力ＳＡは、Ｖｃｃで高い。
図８の制御回路網１４６に対して使用され得る例示的な回路網が、図１１に示される。制御回路網１４６は、端子１６４で電圧Ｖｃｃｐｄを、端子１６６で電圧Ｖｃｃを、そして、端子１６８で電圧Ｖｓｓを受ける。分圧器１７２は、ＶｃｃｐｄとＶｓｓとの間に接続された抵抗器１６０のペアを含む。分圧器１７２は、図１０の分圧器１６１を形成するために使用されるコンポーネントと同じコンポーネントから形成され得る。ノードＮ３上の電圧は、トランジスタＴ１のゲートに印加される。トランジスタＴ１および抵抗器１７０は、ＶｃｃとＶｓｓとの間に接続される。ノードＮ５の電圧は、トランジスタＴ２のゲートを制御する。端子１６４からの電圧Ｖｃｃｐｄは、トランジスタＴ３のゲートに印加される。出力信号ＳＣは、ノードＮ６に提供される。
回路網１４６に付与される電力供給信号Ｖｃｃｐｄが有効でなく、ＶｃｃおよびＶｓｓが有効なとき、ノードＮ３の電圧は、０ボルトである。ノードＮ３での電圧が低いと、ＮＭＯＳトランジスタＴ１は、オフになり、その結果として、ノードＮ５上での電圧がＶｃｃに上がる。ノードＮ５上での電圧がＶｃｃになると、トランジスタＴ２は、オフになる。信号Ｖｃｃｐｄは、接地に容量的結合されているか、接地しているので、トランジスタＴ３はオンになる。トランジスタＴ２がオフで、かつ、トランジスタＴ３がオンになると、ノードＮ６上での電圧、それゆえ、出力電圧ＳＣには、Ｖｃｃが取り込まれる。
回路網１４６が、有効なＶｃｃｐｄを受ける一方、ＶｃｃおよびＶｓｓも有効なとき、ノードＮ３上での電圧は、トランジスタＴ１の閾電圧Ｖｔよりも大きい。それゆえ、トランジスタＴ１は、オンになる。トランジスタＴ１がオンになると、ノードＮ５上での電圧は、Ｖｓｓに下がる。これによって、トランジスタＴ２がオンになる。トランジスタＴ３のゲートは、Ｖｃｃｐｄ（有効である）であり、それゆえ、トランジスタＴ３は、オフである。トランジスタＴ２がオンで、かつ、トランジスタＴ３がオフになると、信号ＳＣには、Ｖｃｃｐｄが取り込まれる。
ＰＭＯＳラッチアップ防止回路網を含むＰＭＯＳボディバイアス生成回路網３８の使用に関する動作が、図１２の流れ図に示される。初期に、適切な電力供給電圧が、集積回路１０のピンに確立される前に、信号Ｖｃｃ、Ｖｓｓ、ＶｎｗｂｉａｓおよびＶｃｃｐｄは、接地に容量的結合されているか、あるいは、接地している電力供給ラインに結合されている（すなわち、まだ電力供給されていないシステムボード上の電力供給ライン）。電力供給信号がこの状態にあるとき、これらの信号は、有効でないと言える。図８の回路網が電力供給を待つ初期のパワーアップ前の状態は、図１２のステップ１７４によって表される。
ＰＭＯＳボディバイアス生成回路網３８が動作する方法は、信号Ｖｃｃ、Ｖｓｓ、ＶｃｃｐｄおよびＶｎｗｂｉａｓが電力供給される順番に依存する。
ＶｓｓおよびＶｃｃが有効になり、その一方で、ＶｎｗｂｉａｓおよびＶｃｃｐｄが有効でない場合、ＰＭＯＳラッチアップ防止回路網は、ラッチアップを防止するために起動する（図１２のステップ１７６）。ステップ１７６の動作の間、ＰＭＯＳラッチアップ防止回路網１０２は、回路網１１２を使用して、この潜在的なラッチアップ条件を検出し、低いＳＢ制御信号を生成して、トランジスタＴＸＰ３をオンにする。これは、図７と関連して記載された通りである。トランジスタＴＸＰ３をオンにすると、端子１１８とライン１０４（図７）との間に、低抵抗経路が形成される。そのため、集積回路内のＶｎｗｂｉａｓライン上の信号は、Ｖｃｃでクランプされる。
ＶｎｗｂｉａｓをＶｃｃのような安全な電圧のままで保つと、寄生ＰＮＰトランジスタ（図５）内のエミッタ−ベース接合を順バイアスし得るＶｎｗｂｉａｓが低い電圧に落ちることを防止できる。ＰＮＰトランジスタのエミッタ−ベース接合が順バイアスされることを防止することによって、ラッチアップも防止される。ステップ１７６の動作の間、制御回路網１４４は、潜在的なラッチアップ条件を検出し、高い信号ＳＡを生成し、トランジスタＴＸＰ２をオフにする。これは、図１０と関連して記載されたとおりである。ラッチアップ条件のある間、トランジスタＴＸＰ２をオフにすると、ライン１０４上の電圧Ｖｃｃが端子１３０で接地電圧に向かって近づけられるのを防止でき、こうして、回路網３８のラッチアップ防止機能が適切に機能するために役立つ。同時に、制御回路網１４６は、潜在的なラッチアップ条件を検出し、ＳＣ制御信号をＶｃｃに取り込み、トランジスタＴＸＰ１およびＴＸＰ２のソース−ボディ接合が順バイアスとなるのを防止する。これは、図１１と関連して記載されたとおりである。
ＶｃｃｐｄおよびＶｎｗｂｉａｓ信号が有効になり、その一方で、ＶｓｓおよびＶｃｃも有効であるとき、ラッチアップ条件は、もはや存在しない。その結果、図１２のステップ１７８に示されるように、ＰＭＯＳラッチアップ防止回路網は、停止する。特に、Ｖｃｃｐｄが有効になると、制御回路網１４４および１４６は、その出力を調整する。それは、ＰＭＯＳボディバイアス生成回路網が、ライン１０４に対して有効なＶｎｗｂｉａｓを生成し得るようにするためである。制御回路網１１２は、有効なＶｎｗｂｉａｓ信号を検出し、ライン１０４からＶｃｃをクランプする電圧をリリースする。これらの条件下で、トランジスタＴＸＰ３をオフにされ、ライン１０４（図８）上の電圧は、所望のＶｎｗｂｉａｓの値で維持される。
ステップ１７８の間で、ラッチアップ条件がもはや存在しないとき、制御回路網１４４は、ノードＮ３上の電圧が、ノードＮ２上の電圧より大きいことを検出する。これは、図１０と関連して記載されたとおりである。それゆえ、比較器１６２は、その出力に低い（Ｖｓｓ）信号ＳＡを生成し、トランジスタＴＸＰ２をオンにする。トランジスタＴＸＰ２をオンにすると、トランジスタＴＸＰ１は、使用に切り替わり、分圧器１３２からタップされたフィードバック信号Ｖｆｂに応答して、演算増幅器１３４からの信号ＧＴを用いて調節される。同時に、ノードＮ３上の電圧が高いと、トランジスタＴ１をオンになり、結果として、制御信号ＳＣをＶｃｃｐｄに上げる。これは、図１１と関連して記載されたとおりである。ＳＣ信号は、トランジスタＴＸＰ１およびＴＸＰ２を十分大きいボディバイアス電圧でボディバイアスするのに役立ち、そのソース−ボディｐ−ｎ接合が望ましからぬ順バイアスすることを防止する。それゆえ、トランジスタＴＸＰ１およびＴＸＰ２は、通常に動作する。
全ての電力供給信号が有効である通常の動作が、図１２のステップ１８０によって表される。このモードにおいて、信号ＳＢは高いので、ラッチアップ防止トランジスタＴＸＰ３は、オフである。これによって、ライン１０４上のＶｎｗｂｉａｓ電圧は、図８の調整可能な分圧器１３２の状態によって決定された設定点を用いて調整されることが可能になる。信号ＳＡは低くなり、絶縁トランジスタＴＸＰ２をオンにする。これは、ライン１０４がＶｃｃｐｄ端子１３０から絶縁されないようにするためである。通常のボディバイアス信号ＳＣは、トランジスタＴＸＰ１およびＴＸＰ２が適切に機能するように、これらのトランジスタに付与される。トランジスタＴＸＰ１は、電圧制御された電流ソースとして動作し、ボディバイアス生成回路網３８のフィードバックアレンジメント内で、ライン１０４上のＶｎｗｂｉａｓ信号を調節するために使用される。
ステップ１７４の初期状態に引き続いて、ＶｓｓおよびＶｃｃが有効になる前に、信号ＶｃｃｐｄおよびＶｎｗｂｉａｓが有効になる場合、ラッチアップ条件は検出されないので、ＰＭＯＳラッチアップ防止回路網１０２は、図１２のステップ１８２で示されるように、停止したまま留まる。なぜなら、Ｖｎｗｂｉａｓの値は、この状況において、決してＶｃｃより小さくならないからであり、また、制御信号ＳＢは、決して低くされず、ラッチアップ防止トランジスタのトランジスタＴＸＰ３は、オフのまま留まるからである。制御回路網１４４は、ラッチアップ条件が存在しないことを検出し、低い出力信号ＳＡ（Ｖｓｓ）を生成し、絶縁トランジスタＴＸＰ２をオンにする。制御回路網１４６は、ラッチアップ条件が存在しないことを検出し、ＶｃｃｐｄでＳＣ信号を生成し、通常動作のために、トランジスタＴＸＰ１およびＴＸＰ２を適切にボディバイアスする。ＶｓｓおよびＶｃｃが有効になった後に、ステップ１８０で、集積回路１０は、通常に動作する。
この例が示すように、図１２の右側の分岐によって示される条件のような一部の条件下で、ＰＭＯＳラッチアップ防止回路網は、決して起動しない。安全な電圧において、Ｖｎｗｂｉａｓをクランプする必要は決してない（ＴＸＰ３は、決してオンにならない）。なぜなら、ＶｃｃおよびＶｓｓの前に、電圧ＶｃｃｐｄおよびＶｎｗｂｉａｓが有効になるからである。しかしながら、図１２の左側の分岐によって示される条件のような他の条件下において、ＰＭＯＳラッチアップ防止回路網は、潜在的なラッチアップのシナリオが検出されたときに、起動し、トランジスタＴＸＰ３をオンにする。全ての信号が有効になり、ラッチアップのリスクが過ぎ去るまで、トランジスタＴＸＰ３は、オンのまま留まり、ラインＶｎｗｂｉａｓは、Ｖｃｃに保たれる。
以上は、本発明の原理を単に例示するに過ぎず、様々な改変は、本発明の範囲および精神から逸脱することなく、当業者によってなされ得る。
１０ プログラマブルロジックデバイス
１２ 入出力回路網
１４ 入出力ピン
１６ 相互接続リソース
１８ プログラマブルロジック
２０ プログラマブル素子
２２ ｐチャネル金属酸化物半導体トランジスタ
２４、２８ 注入領域
２６ ゲート構造
３０ ｐ型ボディバイアス領域
３２ ＮＭＯＳボディバイアス生成器
３４ ＮＭＯＳトランジスタ
３６、４２ 経路
３８ ＰＭＯＳボディバイアス生成器
４０ ＰＭＯＳトランジスタ
１２ 入出力回路網
１４ 入出力ピン
１６ 相互接続リソース
１８ プログラマブルロジック
２０ プログラマブル素子
２２ ｐチャネル金属酸化物半導体トランジスタ
２４、２８ 注入領域
２６ ゲート構造
３０ ｐ型ボディバイアス領域
３２ ＮＭＯＳボディバイアス生成器
３４ ＮＭＯＳトランジスタ
３６、４２ 経路
３８ ＰＭＯＳボディバイアス生成器
４０ ＰＭＯＳトランジスタ
Claims (18)
- 複数のｐチャネル金属酸化物半導体トランジスタであって、該複数のｐチャネル金属酸化物半導体トランジスタのそれぞれが、ボディバイアス経路を介して調整可能なボディバイアス信号を受信するボディ端子を有する、複数のｐチャネル金属酸化物半導体トランジスタと、
該調整可能なボディバイアス信号を該ボディバイアス経路に供給する調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網であって、該調整可能なボディバイアス信号は、該調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網を調整することによって決定される電圧を有する、調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網と
を備えた集積回路であって、
該調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網は、
高電力供給端子と該ボディバイアス経路との間に結合されたｐチャネル制御トランジスタと、
該ｐチャネル金属酸化物半導体トランジスタがラッチアップすることを防止するために、該ボディバイアス経路に接続されたラッチアップ防止回路網と
を含み、
潜在的なラッチアップ条件を検出した場合に、該ラッチアップ防止回路網を作動させて、電力供給信号を該ボディバイアス経路に印加するとともに、制御回路網を作動させて、該電力供給信号を該ｐチャネル制御トランジスタのボディ端子に印加する、集積回路。 - 複数の入出力ピンと、
該複数の入出力ピンのうちの１つから正の電力供給信号を受信する正の電力供給端子と、
該複数の入出力ピンのうちの１つから、該正の電力供給信号よりも大きい高電力供給信号を受信する高電力供給端子と、
複数のｐチャネル金属酸化物半導体トランジスタを含むプログラマブルロジックであって、該複数のｐチャネル金属酸化物半導体トランジスタのそれぞれが、ボディバイアス経路を介してボディバイアス信号を受信するボディ端子を有する、プログラマブルロジックと、
該高電力供給端子と該ボディバイアス経路との間に直列結合されたｐチャネル制御トランジスタおよび絶縁トランジスタと、
該ｐチャネル金属酸化物半導体トランジスタがラッチアップすることを防止するために、該ボディバイアス経路に接続されたラッチアップ防止回路網と
を備え、
潜在的なラッチアップ条件を検出した場合に、該ラッチアップ防止回路網を作動させて、該正の電力供給信号を該ボディバイアス経路に印加するとともに、制御回路網を作動させて、該電力供給信号を該ｐチャネル制御トランジスタのボディ端子に印加する、プログラマブルロジックデバイス集積回路。 - 前記ボディバイアス経路と前記正の電力供給端子との間に結合されたｐチャネルラッチアップ防止トランジスタをさらに備える、請求項２に記載のプログラマブルロジックデバイス集積回路。
- 前記ボディバイアス経路から調整可能なフィードバック信号を受信し、該ボディバイアス経路上の該ボディバイアス信号を調整することに応答して、前記ｐチャネル制御トランジスタに対するゲート制御信号を生成する、演算増幅器をさらに備える、請求項２に記載のプログラマブルロジックデバイス集積回路。
- 接地電力供給信号を受信する接地端子と、
正の電力供給信号を受信する正の電力供給端子と、
該正の電力供給信号より大きい高電力供給信号を受信する高電力供給端子と、
複数のｐチャネル金属酸化物半導体トランジスタであって、該複数のｐチャネル金属酸化物半導体トランジスタのそれぞれは、ボディバイアス経路を介してボディバイアス信号を受信するボディ端子を有する、複数のｐチャネル金属酸化物半導体トランジスタと、
該ボディバイアス経路と該正の電力供給端子との間に結合されたｐチャネルラッチアップ防止トランジスタと、
該ボディバイアス経路に接続された絶縁トランジスタであって、該絶縁トランジスタがオフにされた場合に、該ボディバイアス経路を該高電力供給端子から絶縁する、絶縁トランジスタと、
該ｐチャネル金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件が存在する場合に、高い制御信号を生成し、該絶縁トランジスタをオフにし、該ｐチャネル金属酸化物半導体トランジスタに対する該潜在的なラッチアップ条件が存在しない場合に、低い制御信号を生成し、該絶縁トランジスタをオンにする、制御回路網と、
該高電力供給端子と該ボディバイアス経路との間に結合されたｐチャネル制御トランジスタと
を備え、
該潜在的なラッチアップ条件が存在する場合に、該正の電力供給信号が該ｐチャネル制御トランジスタのボディ端子に印加される、集積回路。 - 集積回路中のラッチアップを防止する方法であって、該集積回路は、複数の金属酸化物半導体トランジスタを有し、該複数の金属酸化物半導体トランジスタのそれぞれが、ボディバイアス経路を介してボディバイアス信号を受信し、該集積回路は、該ボディバイアス信号を該ボディバイアス経路に供給するボディバイアス生成回路網を有し、該集積回路は、高電力供給信号と該ボディバイアス経路との間に結合された制御トランジスタを有し、該集積回路は、ラッチアップ防止回路網を有し、該方法は、
電力供給信号が有効であり、かつ該高電力供給信号および該ボディバイアス信号が無効である場合を決定することと、
該電力供給信号が有効であり、かつ該高電力供給信号および該ボディバイアス信号が無効であることが決定される場合に、該金属酸化物半導体がラッチアップすることを防ぐために、該ボディバイアス経路に接続された該ラッチアップ防止回路網を作動させることと
を包含し、
潜在的なラッチアップ条件を検出した場合に、該ラッチアップ防止回路網を作動させて、該電力供給信号を該ボディバイアス経路に印加するとともに、制御回路網を作動させて、該電力供給信号を該制御トランジスタのボディバイアス端子に印加する、方法。 - 前記電力供給信号が有効である間に、前記高電力供給信号および前記ボディバイアス信号が有効になる場合を決定することと、
該電力供給信号が有効である間に、該高電力供給信号および該ボディバイアス信号が有効になることが決定される場合に、前記ボディバイアス経路に接続された前記ラッチアップ防止回路網を作動させないことと
をさらに包含する、請求項６に記載の方法。 - 前記ラッチアップ防止回路網を作動させることは、前記電力供給信号を前記ボディバイアス経路に印加することを包含する、請求項６に記載の方法。
- 集積回路中のラッチアップを防止する方法であって、該集積回路は、正の電力供給経路を介して送信される正の電力供給信号と、高電力供給経路を介して送信される高電力供給信号とを用いて電力供給され、該集積回路は、複数の金属酸化物半導体トランジスタを有し、該複数の金属酸化物半導体トランジスタのそれぞれが、ボディバイアス経路を介して送信されたボディバイアス信号を受信し、該集積回路は、該高電力供給経路と該ボディバイアス経路との間に直列結合された制御トランジスタおよび絶縁トランジスタを有し、該集積回路は、ラッチアップ防止回路網を有し、該方法は、
該正の電力供給信号が有効であり、かつ該高電力供給信号および該ボディバイアス信号が無効である場合を決定することと、
該正の電力供給信号が有効であり、かつ該高電力供給信号および該ボディバイアス信号が無効であることが決定される場合に、該金属酸化物半導体トランジスタがラッチアップすることを防止するように該ラッチアップ防止回路網を作動させ、ラッチアップ防止トランジスタをオンにし、該ボディバイアス経路を該正の電力供給信号でクランプし、該高電力供給経路および該ボディバイアス経路が絶縁されるように該絶縁トランジスタをオフにし、該電力供給信号を該制御トランジスタのボディバイアス端子に印加することと
を包含する、方法。 - 前記絶縁トランジスタを無効にすることは、前記正の電力供給信号を前記絶縁トランジスタのゲート端子に印加することを包含する、請求項９に記載の方法。
- 前記正の電力供給信号が有効であり、かつ前記高電力供給信号および前記ボディバイアス信号が無効であることが決定される場合に、該正の電力供給信号を前記絶縁トランジスタのボディバイアス端子に印加することをさらに包含する、請求項９に記載の方法。
- 前記絶縁トランジスタをオフにすることは、前記正の電力供給信号を該絶縁トランジスタのゲート端子に印加することを包含し、前記方法は、
該正の電力供給信号が有効であり、かつ前記高電力供給信号および該ボディバイアス信号が無効であることが決定される場合に、該正の電力供給信号を該絶縁トランジスタのボディバイアス端子に印加することをさらに包含する、請求項９に記載の方法。 - 複数の金属酸化物半導体トランジスタであって、該複数の金属酸化物半導体トランジスタのそれぞれが、ボディバイアス経路を介してボディバイアス信号を受信するボディ端子を有する、複数の金属酸化物半導体トランジスタと、
該ボディバイアス信号を該ボディバイアス経路に供給する金属酸化物半導体ボディバイアス生成回路網と
を備えた集積回路であって、
該金属酸化物半導体ボディバイアス生成回路網は、
高電力供給端子と該ボディバイアス経路との間に結合された制御トランジスタと、
該金属酸化物半導体トランジスタがラッチアップすることを防止するために、該ボディバイアス経路に接続されたラッチアップ防止回路網と、
該制御トランジスタと該ボディバイアス経路との間に結合された絶縁トランジスタと
を含む、集積回路。 - 前記金属酸化物半導体トランジスタは、ｐチャネル金属酸化物半導体トランジスタを備える、請求項１３に記載の集積回路。
- 前記制御トランジスタは、ｐチャネル金属酸化物半導体制御トランジスタを備える、請求項１３に記載の集積回路。
- 前記制御トランジスタはボディ端子を有し、前記金属酸化物半導体ボディバイアス生成回路網は、制御回路網をさらに備え、該制御回路網は該制御トランジスタの該ボディ端子に接続される出力を有する、請求項１３に記載の集積回路。
- 前記金属酸化物半導体ボディバイアス生成回路網は、演算増幅器をさらに備え、該演算増幅器は、前記ボディバイアス経路から調整可能なフィードバック信号を受信し、応答して前記制御トランジスタに対するゲート制御信号を生成する、請求項１３に記載の集積回路。
- 前記ラッチアップ防止回路網は、ラッチアップ防止トランジスタと制御回路網とを含み、該制御回路網は、正の電力供給信号および前記ボディバイアス信号をモニタリングし、潜在的なラッチアップ条件が存在する場合に、該ボディバイアス経路を該正の電力供給信号でクランプするために、該ラッチアップ防止トランジスタをオンにする低い制御信号を生成する、請求項１３に記載の集積回路。
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