TWI642274B - 栓鎖偵測電路 - Google Patents

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Abstract

一種栓鎖偵測電路，用以防止一CMOS結構產生一栓鎖現象，其具有一第一電壓比較單元及一第二電壓比較單元，其中，當該CMOS結構之一P型基材的電壓高於一第一參考電壓時，該第一電壓比較單元的輸出端會輸出一低邏輯電位以斷開一NMOS電晶體；以及當該CMOS結構之一N型井的電壓低於一第二參考電壓時，該第二電壓比較單元的輸出端會輸出一高邏輯電位以斷開一PMOS電晶體，從而防止所述的栓鎖現象。

Description

栓鎖偵測電路
本案係有關一種栓鎖偵測電路，尤指一種可防止CMOS結構產生栓鎖現象之栓鎖偵測電路。
栓鎖(latch-up)是在一CMOS(complementary metal oxide semiconductor；互補式金屬氧化物半導體) 結構之電源引腳和地之間形成一低阻抗路徑的現象。該低阻抗路徑是由電流注入或過壓的觸發使該CMOS結構內部之一寄生的電晶體電路產生正回授所形成的。栓鎖現象一旦產生，即使觸發不再存在，所述的低阻抗路徑仍會保持住而可能會導致該CMOS結構受到災難性的損壞。
請一併參照圖1a及圖1b，其分別繪示一CMOS結構之一剖面圖及一寄生電路。如圖1a所示，一CMOS結構40包含一P型基材10、一N型汲極11、一閘極12、一N型源極13、一N型井20、一P型源極21、一閘極22及一P型汲極23；以及如圖1b所示，CMOS結構40的所述寄生電路包括：由N型汲極11、閘極12及N型源極13形成之一NMOS電晶體；由N型井20、P型基材10及N型汲極11形成之一NPN電晶體32；由P型汲極23、N型井20及P型基材10形成之一PNP電晶體31；以及由P型源極21、閘極22及P型汲極23形成之一PMOS電晶體，其中P型源極21連接到一直流電壓V H，而N型源極13連接到一直流電壓V L，V H＞V L。
當直流電壓V H或V L瞬間變動時，就有機會使該寄生的電晶體電路因一正回授作用而產生栓鎖現象，從而使該CMOS結構被損毀。例如，當直流電壓V H或V L瞬間變動而使NPN電晶體32的基極電壓V P上升及PNP電晶體31的基極電壓V N下降時，所述的寄生的電晶體電路即會發生一正回授作用而栓鎖在一低阻抗導通狀態。
為解決上述問題，本領域亟需一栓鎖偵測電路以防止CMOS結構被損毀。
本案之一目的在於提供一種栓鎖偵測電路，其可藉由一簡潔且可靠的電路設計防止一CMOS結構因栓鎖現象而損毀。
本案之另一目的在於提供一種栓鎖偵測電路，其可藉由防止一CMOS結構產生栓鎖現象而增強一CMOS積體電路的強固性。
本案之又一目的在於提供一種栓鎖偵測電路，其可提升一CMOS積體電路的操作壽命。
為達上述目的，一種栓鎖偵測電路乃被提出以防止一CMOS結構產生一栓鎖現象，該CMOS結構包含一P型基材、一N型汲極、一第一閘極、一N型源極、一N型井、一P型源極、一第二閘極及一P型汲極，其中，該N型汲極、該第一閘極及該N型源極係用以在該P型基材上形成一NMOS電晶體，且該N型源極係用以與一第一直流電壓耦接；以及該N型井係形成於該P型基材上，且該P型源極、該第二閘極及該P型汲極係用以在該N型井上形成一PMOS電晶體，且該P型源極係用以與一第二直流電壓耦接，該第二直流電壓大於該第一直流電壓，該栓鎖偵測電路具有：
一第一電壓比較單元，其具有二個第一輸入端及一個第一輸出端，所述兩個第一輸入端分別與一第一參考電壓及該P型基材耦接，該第一輸出端係與該第一閘極耦接，且該第一參考電壓係大於或等於該第一直流電壓；以及
一第二電壓比較單元，其具有二個第二輸入端及一個第二輸出端，所述兩個第二輸入端分別與一第二參考電壓及該N型井耦接，該第二輸出端係與該第二閘極耦接，且該第二參考電壓係等於或小於該第二直流電壓；
其中，當該P型基材的電壓高於該第一參考電壓時，該第一電壓比較單元的所述第一輸出端會輸出一低邏輯電位以斷開所述NMOS電晶體；以及當該N型井的電壓低於該第二參考電壓時，該第二電壓比較單元的所述第二輸出端會輸出一高邏輯電位以斷開所述PMOS電晶體。
在一實施例中，該第一電壓比較單元及該第二電壓比較單元各係由一比較器構成。
另外，本發明亦提出一種具有如前述之栓鎖偵測電路之CMOS積體電路。
為使　貴審查委員能進一步瞭解本創作之結構、特徵及其目的，茲附以圖式及較佳具體實施例之詳細說明如後。
請參照圖2，其繪示本發明栓鎖偵測電路之一實施例電路圖。
如圖2所示，該栓鎖偵測電路具有一第一電壓比較單元100及一第二電壓比較單元110以防止一CMOS結構(請參照圖1a)之一寄生電路200產生一栓鎖現象，該寄生電路200包含一P型基材210、一N型汲極211、一第一閘極212、一N型源極213、一N型井220、一P型源極221、一第二閘極222及一P型汲極223，其中，該N型汲極211、該第一閘極212及該N型源極213係用以在該P型基材210上形成一NMOS電晶體，且該N型源極213係用以與一第一直流電壓V L耦接；該N型井220係形成於該P型基材210上，且該P型源極221、該第二閘極222及該P型汲極223係用以在該N型井220上形成一PMOS電晶體，且該P型源極221係用以與一第二直流電壓V H耦接，該第二直流電壓V H大於該第一直流電壓V L；且一寄生的PNP電晶體231和一寄生的NPN電晶體232形成在該CMOS結構內。
第一電壓比較單元100，可由一比較器或任何能夠提供電壓比較功能的電路單元構成，具有二個第一輸入端及一個第一輸出端，所述兩個第一輸入端分別與一第一參考電壓V RL及該P型基材210耦接，該第一輸出端係與該第一閘極212耦接，且該第一參考電壓V RL係大於或等於該第一直流電壓V L。
第二電壓比較單元110，可由一比較器或任何能夠提供電壓比較功能的電路單元構成，具有二個第二輸入端及一個第二輸出端，所述兩個第二輸入端分別與一第二參考電壓V RH及該N型井220耦接，該第二輸出端係與該第二閘極222耦接，且該第二參考電壓V RH係等於或小於該第二直流電壓V H。
於操作時，當該CMOS結構因上電、下電或靜電放電(electrostatic discharge；ESD)而承受電壓瞬間變動的過程中，若該P型基材210的電壓V P變得高於該第一參考電壓V RL，該第一電壓比較單元100的所述第一輸出端即會輸出一低邏輯電位以斷開所述NMOS電晶體；及/或若該N型井220的電壓變得低於該第二參考電壓V RH，該第二電壓比較單元110的所述第二輸出端即會輸出一高邏輯電位以斷開所述PMOS電晶體。依此，本發明栓鎖偵測電路即可有效防止該CMOS結構產生栓鎖現象。
另外，依上述之原理，本發明進一步提出一種具有如前述之栓鎖偵測電路之CMOS積體電路，以確保CMOS積體電路不會因栓鎖現象而受損。
藉由前述所揭露的設計，本發明乃具有以下的優點：
1、本發明的栓鎖偵測電路可藉由一簡潔且可靠的電路設計防止一CMOS結構因栓鎖現象而損毀。
2、本發明的栓鎖偵測電路可藉由防止一CMOS結構產生栓鎖現象而增強一CMOS積體電路的強固性。
3、本發明的栓鎖偵測電路可提升一CMOS積體電路的操作壽命。
本案所揭示者，乃較佳實施例之一種，舉凡局部之變更或修飾而源於本案之技術思想而為熟習該項技藝之人所易於推知者，俱不脫本案之專利權範疇。
10、210‧‧‧P型基材
11、211‧‧‧N型汲極
12、212‧‧‧閘極
13、213‧‧‧N型源極
20、220‧‧‧N型井
21、221‧‧‧P型源極
22、222‧‧‧閘極
23、223‧‧‧P型汲極
31、231‧‧‧PNP電晶體
32、232‧‧‧NPN電晶體
40、200‧‧‧CMOS結構
100‧‧‧第一電壓比較單元
110‧‧‧第二電壓比較單元
圖1a繪示一CMOS結構之一剖面圖。 圖1b繪示圖1a之CMOS結構之一寄生電路。 圖2繪示本發明栓鎖偵測電路之一實施例電路圖。

Claims (3)

  1. 一種栓鎖偵測電路，用以防止一CMOS結構產生一栓鎖現象，該CMOS結構包含一P型基材、一N型汲極、一第一閘極、一N型源極、一N型井、一P型源極、一第二閘極及一P型汲極，其中，該N型汲極、該第一閘極及該N型源極係用以在該P型基材上形成一NMOS電晶體，且該N型源極係用以與一第一直流電壓耦接；以及該N型井係形成於該P型基材上，且該P型源極、該第二閘極及該P型汲極係用以在該N型井上形成一PMOS電晶體，且該P型源極係用以與一第二直流電壓耦接，該第二直流電壓大於該第一直流電壓，該栓鎖偵測電路具有： 一第一電壓比較單元，其具有二個第一輸入端及一個第一輸出端，所述兩個第一輸入端分別與一第一參考電壓及該P型基材耦接，該第一輸出端係與該第一閘極耦接，且該第一參考電壓係大於或等於該第一直流電壓；以及 一第二電壓比較單元，其具有二個第二輸入端及一個第二輸出端，所述兩個第二輸入端分別與一第二參考電壓及該N型井耦接，該第二輸出端係與該第二閘極耦接，且該第二參考電壓係等於或小於該第二直流電壓； 其中，當該P型基材的電壓高於該第一參考電壓時，該第一電壓比較單元的所述第一輸出端會輸出一低邏輯電位以斷開所述NMOS電晶體；以及當該N型井的電壓低於該第二參考電壓時，該第二電壓比較單元的所述第二輸出端會輸出一高邏輯電位以斷開所述PMOS電晶體。
  2. 如申請專利範圍第1項所述之栓鎖偵測電路，其中該第一電壓比較單元及該第二電壓比較單元各係由一比較器構成。
  3. 一種CMOS積體電路，其具有如申請專利範圍第1-2項中任一項所述之栓鎖偵測電路。
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