JP2010141552A

JP2010141552A - パワーオンリセット回路およびパワーオンリセット信号の生成方法

Info

Publication number: JP2010141552A
Application number: JP2008315400A
Authority: JP
Inventors: Ibai Cho; 怡梅張
Original assignee: Toppan Printing Co Ltd
Current assignee: Toppan Inc
Priority date: 2008-12-11
Filing date: 2008-12-11
Publication date: 2010-06-24

Abstract

【課題】容易に計算でき、出力精度を高め得るとともに，初期化させる必要な半導体集積回路及び種種の応用に対して高精度且つ有効なリセット信号を提供する。
【解決手段】電源電圧が一定のクランプ電圧レベルを超えると電源電圧の上昇に従って電圧が上昇するチャージクランプ回路と、電源電圧の上昇に基づき一定比率で電圧が上昇する分圧回路と、該チャージクランプ回路の出力と該分圧回路の出力を比較してチャージクランプ回路の出力電圧が上回った場合にリセット信号を出力するコンパレータ回路からなり、さらに、該比較回路の出力から出されるリセット信号を保持するヒステリシス回路を有するパワーオンリセット回路を提供する。
【選択図】図１

Description

本発明は、半導体集積回路において、電源電圧を供給し、設計仕様に要求される一定の電圧レベルに達した際、内部回路を初期化するリセット信号を確実に生成するためのパワーオンリセット回路およびパワーオンリセット信号の生成方法に関する。

従来から様々なパワーオンリセット回路構成が提案されている。図７は特許文献に示されたパワーオンリセット回路の構成例である。これらの回路には、抵抗またはコンデンサが使用されており、チップ面積が大きくなる。また、設計する際計算が複雑で、設計仕様に要求される回路の動作電圧に合わせることが困難であり、正確に電源電圧を検出できない場合もあり、半導体集積回路の内部回路を初期化させる有効なリセット信号を生じない欠点がある。

以下に、上記先行技術特許を示す。
特開２００６−２７９３７０号公報特開２００７−３０４６９８号公報

半導体集積回路の内部回路を確実に初期化させるため、有効なリセット信号を生じることが必要不可欠であるが、従来の技術にて電源電圧を正確に検出できないことを克服できないため、高精度のリセット信号を生成することが困難である。本発明は、このような従来の問題点を解消すべく提案されたもので、従来回路に比較して容易に計算でき、出力精度を高め得るとともに、初期化させる必要な半導体集積回路及び種々の応用に対して高精度且つ有効なリセット信号を提供することを目的とする。

本発明で、前記課題を解決するため、まず、請求項１では、電源電圧が一定のクランプ電圧レベルを超えると電源電圧の上昇に従って電圧が上昇するチャージクランプ回路と、電源電圧の上昇に基づき一定比率で電圧が上昇する分圧回路と、該チャージクランプ回路の出力と該分圧回路の出力を比較してチャージクランプ回路の出力電圧が上回った場合にリセット信号を出力するコンパレータ回路からなり、さらに、該比較回路の出力から出されるリセット信号を保持するヒステリシス回路を有することを特徴とするパワーオンリセット回路を提供するものである。

また、請求項２では、該比較回路の出力から出されるリセット信号を反転する第一のインバータ回路と、さらに第一のインバータ回路の出力を反転する第二のインバータ回路を有することを特徴とする請求項１記載のパワーオンリセット回路を提供するものである。

また、請求項３では、ヒステリシス回路が、コンパレータ回路の出力を用いて分圧回路の出力電圧を低下させる回路であることを特徴とする請求項１または２記載のパワーオンリセット回路を提供するものである。

また、請求項４では、ヒステリシス回路が、分圧回路の電源電圧側にリセット信号を受ける前は分圧電圧を下げず、リセット信号を受けた後は分圧電圧を下げる第一のスイッチ回路と、分圧回路のグランド側にリセット信号を受ける前は分圧電圧を下げず、リセット信号を受けた後は分圧電圧を下げる第二のスイッチ回路とからなることを特徴とする請求
項３記載のパワーオンリセット回路を提供するものである。

また、請求項５では、第一のスイッチ回路が、リセット信号を受けた後は電源電圧からＰチャンネルトランジスタを１個接続もしくは２個以上直列接続した回路に分圧回路の電流経路が切り替わることを特徴とする請求項４記載のパワーオンリセット回路を提供するものである。

また、請求項６では、電源電圧に対応して、前記Ｐチャンネルトランジスタを１個接続もしくは２個以上直列接続する場合のＰチャンネルトランジスタ素子の個数を変更することができるものであることを特徴とする請求項５記載のパワーオンリセット回路を提供するものである。

また、請求項７では、電源電圧がクランプ電圧レベルを超えるとチャージクランプ回路によって電源電圧の変化とほぼ同様に変化するチャージクランプ出力と、分圧回路によって電源電圧を一定の比率で分圧した分圧出力とを、ヒステリシス機能付きコンパレータ回路へ入力し、前記チャージクランプ出力が前記分圧出力に達する場合、前記コンパレータ回路の出力の反転出力を行い、前記反転出力をさらにバッファしてパワーオンリセット信号を生成することを特徴とするパワーオンリセット信号の生成方法を提供するものである。

また、請求項８では、コンパレータ回路の出力信号により、ＮチャントランジスタをＯＦＦ状態からＯＮ状態にすることで、前記分圧回路における分圧回路の出力とグランドの間の電流経路を前記ＯＮ状態のＮチャントランジスタに変化することで、前記分圧出力をグランド電圧へ変化させることを特徴とする請求項７記載のパワーオンリセット信号の生成方法を提供するものである。

また、請求項９では、コンパレータ回路の出力信号により、ヒステリシス機能とするＰチャンネルトランジスタをスイッチとしてＯＮ状態からＯＦＦ状態にして、分圧回路と電源電圧の間に１個もしくは２個以上直列接続したＰチャンネルトランジスタに変更することで、コンパレータ回路にヒステリシス機能を持たせることを特徴とする請求項７または８何れか記載のパワーオンリセット信号の生成方法を提供するものである。

請求項１または７の発明においては、従来回路に比較して容易に計算でき、出力精度を高め得るとともに，初期化させることが必要な半導体集積回路及びその種々の応用に対して高精度且つ有効なリセット信号を提供する回路およびパワーオンリセット信号の生成方法を提供することが可能になった効果がある。

特に、請求項２の発明においては、コンパレータ回路の出力をそのままリセット信号としていないために、コンパレータ回路の電圧レベルの変動に直接影響されることなく安定したリセット信号を提供する回路を提供することが可能になった効果がある。

また、請求項３の発明においては、コンパレータ回路の出力を安定的にヒステリシス効果を持たせるための手段として分圧回路の出力の電圧レベルを変化させることで、ヒステリシス効果を持たせたために、コンパレータ回路の電圧レベルの変動に直接影響されることなく安定したリセット信号を提供することが可能になった効果がある。

また、請求項４の発明においては、具体的に分圧回路を利用して分圧回路の出力の電圧レベルを変化させることで、ヒステリシス効果を持たせたために、コンパレータ回路の電圧レベルの変動に直接影響されることなく安定するとともに、その他の悪影響が生じない
様にしたリセット信号を提供する回路を提供することが可能になった効果がある。

また、請求項５の発明においては、具体的に分圧回路を利用する方法において、分圧回路の出力の電圧レベルを変化させる場合の第一のスイッチ回路の動作により分圧回路の電源電圧側端子の電圧レベルが浮くことを防止することにより安定したヒステリシス効果を持たせる様にしたリセット信号を提供する回路を提供することが可能になった効果がある。

また、請求項６の発明においては、具体的に電源電圧の変動する範囲が想定できる場合において、最低限のトランジスタの数でヒステリシス効果を持つリセット信号を提供する回路を提供することが可能になった効果がある。

また、請求項８の発明においては、ヒステリシス効果を持たせたために分圧回路に加えたスイッチにより分圧回路を流れる電流を最低限にし、消費電力を最低限に抑えられるパワーオンリセット信号の生成方法を提供することが可能になった効果がある。

また、請求項９の発明においては、ヒステリシス効果を持たせたために分圧回路に加えたスイッチにより分圧回路を流れる電流を最低限にし、消費電力を最低限に抑えられるパワーオンリセット信号の生成方法を提供するとともに、ヒステリシス機能とするＰチャンネルトランジスタをスイッチとしてＯＮ状態からＯＦＦ状態になったとしても、分圧回路の電源電圧側端子が電圧的に浮くことがなく、回路として安定したパワーオンリセット信号の生成方法を提供することが可能になった効果がある。

本発明を実施するにあたって、最良の形態を説明する。

本発明は、チャージクランプ回路を用いて電源電圧ＶＤＤが２倍のＰチャントランジスタの閾値電圧ＶＴＨ以上を立ち上がると、ＮチャンネルトランジスタＭＮ０のＭＯＳ容量にチャージし始めると共に、ＩＮＰ端子が電源電圧ＶＤＤよりクランプされた２倍のＰチャンネルトランジスタの閾値電圧ＶＴＨ以下の信号を出力する。また、電源電圧ＶＤＤが立ち上がると同時に、電源電圧ＶＤＤが分圧回路によって一定の比率（例えば２分の１、３分の１、または任意必要な数値）で分圧された電圧信号をＩＮＮ端子へ出力する。これらの信号を入力信号としてコンパレータ回路に印加し、ＩＮＰ端子の電圧レベルがＩＮＮ電圧レベルより高くなると、コンパレータ回路の出力電圧レベルを反転させ、インバータ回路に経由して整形されたリセット信号ＲＥＳＥＴを生成する。また、コンパレータ回路の出力電圧レベルを反転すると同時に、トランジスタＭＰ６をＯＮ状態からＯＦＦ状態に、ＭＮ１をＯＦＦ状態からＯＮ状態に切り替え、ノイズに影響されにくいヒステリシス機能となり、安定的なリセット信号ＲＥＳＥＴが出力できる。更に、トランジスタＭＰ２は一個のみではなく、必要に応じて数個直列配列、すなわち縦構造ともいい、複数のトランジスタのソースとドレインを接続して最端部を端子とする配列を行うと、見かけ上分圧回路の抵抗値が高くなり、分圧回路に流れる電流が殆どなくなり、従って回路全体の低消費電力化を実現できる。

図１に示す回路を用いて一つの実施例を用いて説明する。先ず、図２には図１実施例の回路の動作原理を示しているため、これらに基づいて説明する。

電源電圧ＶＤＤが立ち上がる際、実際の設計仕様に要求される電圧ＶＤＤに達するまでの時間がパワーオンタイムである。この間、電源電圧は図２に示すように一定の電圧レベルではなく、時間的な変数であり、それをＶ（ｔ）と仮定すると、分圧回路の出力端子Ｉ
ＮＮの電圧Ｖ_INNはＶ_INN＝ｎ・Ｖ（ｔ）によって求められる。ここで、ｎは分圧回路の電源電圧の分圧比で、常に０≦ｎ＜１であり、図１に示す回路の場合、ＭＰ６がＯＮでＭＮ１がＯＦＦの場合、ｎ＝１／３である。

また、チャージクランプ回路により、電源電圧Ｖ（ｔ）はＰチャンネルトランジスタＭＰ０とＭＰ１の閾値電圧Ｖ_THの和より低い場合、チャージクランプ回路の出力端子ＩＮＰの電圧はグランドＧＮＤレベルであるが、逆に電源電圧Ｖ（ｔ）はＰチャンネルトランジスタＭＰ０とＭＰ１の閾値電圧Ｖ_THの和より高い場合、ＭＮ０のＭＯＳ容量に電荷がチャージされて、ＭＰ０とＭＰ１によってクランプ電圧は生じる。即ち、クランプ電圧Ｖ_clampはＶ_clamp＝ｍ・Ｖ_THである。

ここで、Ｖ（ｔ）＜ｍ・Ｖ_THであれば、Ｖ_INP＝０である。ここで、ｍの値はＰチャンネルトランジスタの数であり、常に１またはそれ以上の整数であり、図１の場合、ｍ＝２である。

逆にＰチャンネルトランジスタＭＰ０とＭＰ１の閾値電圧Ｖ_THの和より高くなると、チャージクランプ回路の出力端子ＩＮＰの電圧Ｖ_INPはＶ_INP＝Ｖ（ｔ）−Ｖ_clampとなる。

なお、ＩＮＰとＩＮＮはコンパレータ回路の入力信号であり、この二つの信号レベルを比較する機能を有するため、Ｖ_INPの電圧レベルはＶ_INNの電圧レベルより高くなると、コンパレータ回路の出力信号の電圧レベルを「Ｈｉｇｈ」レベルから「Ｌｏｗ」レベルに反転するか若しくは「Ｌｏｗ」レベルから「Ｈｉｇｈ」レベルに反転する。これについては、初期状態は「Ｈｉｇｈ」レベルかまたは「Ｌｏｗ」レベルかには指定する必要がなく、実際の設計時、設計仕様と回路動作に基づいて現実的に判断すれば良い。

ここで、ＩＮＰとＩＮＮ信号の電圧レベルが同じである場合、Ｖ_det＝Ｖ_INP＝Ｖ_INN＝Ｖ（ｔ）−ｍ・Ｖ_TH＝ｎ・Ｖ（ｔ）が成立し、コンパレータ回路の出力の反転ポイントとなる。なお、この時のＩＮＰとＩＮＮ信号の電圧レベルが検出電圧レベルＶ_detと定義する。

仮に初期化される内部回路を確実に動作させる電圧レベルはＶＤＤ−ΔＶであれば、Ｖ（ｔ）電圧は必ずＶＤＤ−ΔＶ以上でなければならない。即ち、Ｖ（ｔ）＝ＶＤＤ−ΔＶの場合、ＩＮＰ電圧レベルはＩＮＮ電圧レベルと同等なレベルまたはそれ以下でなければならない。従って、ＶＤＤ−ΔＶ−ｍ・Ｖ_TH≦ｎ・（ＶＤＤ−ΔＶ）が成立し得るので、ｎ≧１−[ｍ・Ｖ_TH／（ＶＤＤ−ΔＶ）]を導くことができる。

ここで、ＶＤＤ−ΔＶ＞ｍ・Ｖ_THである。これで、確実に内部回路を初期化できるパワーオンリセット回路を容易に設計することを可能にした。

次に、ｎ≧１−[ｍ・Ｖ_TH／（ＶＤＤ−ΔＶ）]を利用して具体的な設計例を実施する。電源電圧、トランジスタの閾値などの設計条件は次のように示される。

ＶＤＤ＝５Ｖ；ΔＶ＝０．５Ｖ；Ｖ_TH＝０．７５Ｖ。ここで仮にｍ＝２とすると、ｎ＝０．６６６＝２／３となる。

従って、分圧回路の分圧比を２／３と設定すれば、回路の基本構成を容易に設計できることが分かる。

更に、ヒステリシス機能と低消費電力化を考慮すると、図１に示す回路のＰチャンネルトランジスタＭＰ２の所には、幾つかのトランジスタを縦構造に接続すれば良いかを検討
する必要がある。

電源電圧は正常動作電圧レベルＶＤＤに達する場合、分圧回路の消費電力を抑えるため、それぞれのＰチャンネルトランジスタのソースとドレイン間の電圧Ｖ_DSはＶ_GSと同じであり、閾値電圧Ｖ_THより低くなると、電流が殆ど流れなくなることがトランジスタの特性より分かる。それ故に、Ｐチャンネルトランジスタの数はｘと仮定すると、図１の実施例から（ｘ＋２）Ｖ_DS＝ＶＤＤとなる。また、これからＶ_DS＝ＶＤＤ／（ｘ＋２）＜Ｖ_THのように表現できる。

それで、ＰチャンネルトランジスタＭＰ２の所に、直列接続（縦構造）に接続する必要なＰチャンネルトランジスタの数ｘはｘ＞ＶＤＤ／Ｖ_TH−２で決めることができる。

上記の設計例では、この式を用いて計算すると、ｘ＞４．６６６；ここで、ｘは整数であるため、ｘ＝５とする。これによりコンパレータ出力の反転時の過渡時の消費電流を最小限にすることができる。

つまり、設計例の条件では計算結果より、低消費電力化を実現するため、５個のＰチャンネルトランジスタを用いて直列接続（縦構造）に接続する必要がある。

以上の解析と設計例から分かるように、本発明は従来の技術と比べ、回路構成を容易に設計でき、しかも初期化させることが必要な半導体集積回路及びその種々の応用に対して高精度且つ有効なリセット信号を提供できることが分かる。

この結果、上に述べたように、本発明はｎ≧１−[ｍ・Ｖ_TH／（ＶＤＤ−ΔＶ）]による解析結果と回路の設計実施例に示すように、従来のパワーオンリセット回路技術より回路構成を容易に設計することを可能にした。また、簡単な計算と設計により、図３と図４の応答特性に示すように、様々なパワーオンタイムに対して半導体集積回路の内部回路を確実に初期化できる高精度且つ有効なリセット信号を生成できた。また、ヒステリシス機能を有するコンパレータ回路を使用するため、電源ノイズの影響を受けにくい構造となり、図６に示すように安定的なリセット信号を内部回路に提供することができた。更に、図１のＰチャンネルトランジスタＭＰ２の所にトランジスタ数が２個以上必要な場合は、式ｘ＞ＶＤＤ／Ｖ_TH−２を用いた直列接続（縦構造に接続）するトランジスタ数の設計とヒステリシス機能を併せる動作により、図５に示すように全体回路の消費電流を確実に抑え、低消費電力化の目的が達成できた。最後に付言すると、全体回路には抵抗とコンデンサを全く使用しておらず、チップ面積を縮小でき、コストの低減が実現した。

本発明の実施例を示す回路図。本発明に関する回路動作原理を示す図。パワーオンタイム１０μｓに対する回路応答特性を示す図。パワーオンタイム５０ｍｓに対する回路応答特性を示す図。各々のパワーオンタイムに対する回路の消費電流特性を示す図。供給電源にノイズのある場合の回路応答特性を示す図。従来のパワーオンリセット回路図。

符号の説明

ＶＤＤ回路に供給する電源電圧
ＩＮＰチャージクランプ回路の出力端子またはコンパレータ回路の入力端子
ＩＮＮ分圧回路の出力端子またはコンパレータ回路の入力端子
ＲＥＳＥＴパワーオンリセット回路の出力端子
ＧＮＤグランド

Claims

電源電圧が一定のクランプ電圧レベルを超えると電源電圧の上昇に従って電圧が上昇するチャージクランプ回路と、電源電圧の上昇に基づき一定比率で電圧が上昇する分圧回路と、該チャージクランプ回路の出力と該分圧回路の出力を比較してチャージクランプ回路の出力電圧が上回った場合にリセット信号を出力するコンパレータ回路からなり、さらに、該比較回路の出力から出されるリセット信号を保持するヒステリシス回路を有するパワーオンリセット回路。
該比較回路の出力から出されるリセット信号を反転する第一のインバータ回路と、さらに第一のインバータ回路の出力を反転する第二のインバータ回路を有することを特徴とする請求項１記載のパワーオンリセット回路。
ヒステリシス回路が、コンパレータ回路の出力を用いて分圧回路の出力電圧を低下させる回路であることを特徴とする請求項１または２記載のパワーオンリセット回路。
ヒステリシス回路が、分圧回路の電源電圧側にリセット信号を受ける前は分圧電圧を下げず、リセット信号を受けた後は分圧電圧を下げる第一のスイッチ回路と、分圧回路のグランド側にリセット信号を受ける前は分圧電圧を下げず、リセット信号を受けた後は分圧電圧を下げる第二のスイッチ回路とからなることを特徴とする請求項３記載のパワーオンリセット回路。
第一のスイッチ回路が、リセット信号を受けた後は電源電圧からＰチャンネルトランジスタを１個接続もしくは２個以上直列接続した回路に分圧回路の電流経路が切り替わることを特徴とする請求項４記載のパワーオンリセット回路。
電源電圧に対応して、前記Ｐチャンネルトランジスタを１個接続もしくは２個以上直列接続する場合のＰチャンネルトランジスタ素子の個数を変更することができるものであることを特徴とする請求項５記載のパワーオンリセット回路。
電源電圧がクランプ電圧レベルを超えるとチャージクランプ回路によって電源電圧の変化とほぼ同様に変化するチャージクランプ出力と、分圧回路によって電源電圧を一定の比率で分圧した分圧出力とを、ヒステリシス機能付きコンパレータ回路へ入力し、前記チャージクランプ出力が前記分圧出力に達する場合、前記コンパレータ回路の出力の反転出力を行い、前記反転出力をさらにバッファしてパワーオンリセット信号を生成することを特徴とするパワーオンリセット信号の生成方法。
コンパレータ回路の出力信号により、ＮチャントランジスタをＯＦＦ状態からＯＮ状態にすることで、前記分圧回路における分圧回路の出力とグランドの間の電流経路を前記ＯＮ状態のＮチャントランジスタに変化することで、前記分圧出力をグランド電圧へ変化させることを特徴とする請求項７記載のパワーオンリセット信号の生成方法。
コンパレータ回路の出力信号により、ヒステリシス機能とするＰチャンネルトランジスタをスイッチとしてＯＮ状態からＯＦＦ状態にして、分圧回路と電源電圧の間に１個もしくは２個以上直列接続したＰチャンネルトランジスタに変更することで、コンパレータ回路にヒステリシス機能を持たせることを特徴とする請求項７または８何れか記載のパワーオンリセット信号の生成方法。