JP2007294805A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】特性のばらつきおよび分離リークを適切に防ぐことができる半導体装置およびその製造方法を提供する。
【解決手段】I/Oトランジスタは、コアトランジスタに比較して、高い電源電圧で駆動されるので、動作に伴い生じたキャリアがボディ領域に溜まることにより、特性のばらつきが生じやすい。従って、I/OトランジスタのPTI下ウェル領域における不純物濃度を高くすることにより、PTI下ウェル抵抗を低減し特性のばらつきを防ぐ。一方、I/Oトランジスタは、コアトランジスタに比較して、分離リーク特性に対する要求が厳しいので、PTI下ウェル領域における不純物濃度を低くすることにより、分離リークを防ぐ。
【選択図】図2
【解決手段】I/Oトランジスタは、コアトランジスタに比較して、高い電源電圧で駆動されるので、動作に伴い生じたキャリアがボディ領域に溜まることにより、特性のばらつきが生じやすい。従って、I/OトランジスタのPTI下ウェル領域における不純物濃度を高くすることにより、PTI下ウェル抵抗を低減し特性のばらつきを防ぐ。一方、I/Oトランジスタは、コアトランジスタに比較して、分離リーク特性に対する要求が厳しいので、PTI下ウェル領域における不純物濃度を低くすることにより、分離リークを防ぐ。
【選択図】図2
Description
本発明は、半導体装置およびその製造方法に関し、特に、SOI(Semiconductor On Insulator)上に形成されたMOSFETを含む半導体装置およびその製造方法に関する。
SOI上に形成されたMOSFETにおいては、分離絶縁膜として、SOI領域を貫通し埋め込み酸化膜に達することでSOI領域を完全に分離する完全分離絶縁膜(FTI:Full Trench Isolation)と、SOI領域の中途深さで止まることでSOI領域を部分的に分離する部分分離絶縁膜(PTI:Partial Trench Isolation)とが用いられる。これらを併用した構造は、ハイブリッドトレンチ分離構造とも呼ばれる。
完全分離絶縁膜を用いたFTI構造または部分分離絶縁膜を用いたPTI構造を有する半導体装置の例は、例えば特許文献1〜2に開示されている。
FTI構造を用いた場合には、各MOSFETのゲート電極直下に位置するボディ領域は、電位が浮遊状態となる。従って、MOSFETの動作に伴うインパクトイオン化により生じたホール等のキャリアがボディ領域に溜まることにより、特性のばらつきが生じるという問題点があった。
一方、PTI構造を用いた場合には、上記したような特性のばらつきを防ぐことができる反面、素子間を完全に分離できず分離リークが発生する場合があるという問題点があった。
本発明は、以上の問題点を解決するためになされたものであり、特性のばらつきおよび分離リークを適切に防ぐことができる半導体装置およびその製造方法を提供することを目的とする。
本発明に係る半導体装置は、半導体基板、埋め込み絶縁層及び半導体層が順に積層されたSOI基板上にMOSトランジスタを備えて構成される半導体装置であって、半導体層の上層部に設けられる第1絶縁膜と、第1絶縁膜の下に存在する半導体層の一部である第1導電型の第1絶縁膜下半導体領域と、第1MOSトランジスタおよび第2MOSトランジスタがそれぞれ形成される第1MOSトランジスタ領域および第2MOSトランジスタ領域を分離するように半導体層に設けられ埋め込み絶縁層に達する第2絶縁膜とを有し、MOSトランジスタは、半導体層内に形成される第2導電型のソース領域及びドレイン領域と、ソース領域及びドレイン領域間の半導体層の第1導電型の領域であるボディ領域と、ソース領域及びドレイン領域間の半導体層の領域上にゲート酸化膜を介して形成されるゲート電極とを備え、第1絶縁膜下半導体領域を介してボディ領域に接続された第1導電型のウェル電位固定領域をさらに有する。
本発明に係る半導体装置は、半導体基板、埋め込み絶縁層及び半導体層が順に積層されたSOI基板上にMOSトランジスタを備えて構成される半導体装置であって、半導体層の上層部に設けられる第1絶縁膜と、第1絶縁膜の下に存在する半導体層の一部である第1導電型の第1絶縁膜下半導体領域と、第1MOSトランジスタおよび第2MOSトランジスタがそれぞれ形成される第1MOSトランジスタ領域および第2MOSトランジスタ領域を分離するように半導体層に設けられ埋め込み絶縁層に達する第2絶縁膜とを有し、MOSトランジスタは、半導体層内に形成される第2導電型のソース領域及びドレイン領域と、ソース領域及びドレイン領域間の半導体層の第1導電型の領域であるボディ領域と、ソース領域及びドレイン領域間の半導体層の領域上にゲート酸化膜を介して形成されるゲート電極とを備え、第1絶縁膜下半導体領域を介してボディ領域に接続された第1導電型のウェル電位固定領域をさらに有する。従って、第1絶縁膜下半導体領域において抵抗値を低減しつつ第2絶縁膜下の半導体層において分離リークを低減することが可能となる。よって、特性のばらつきおよび分離リークを適切に防ぐことができる。
<実施の形態1>
実施の形態1に係る半導体装置は、SOI(Semiconductor On Insulator)層上に、互いに特性が異なる第1トランジスタおよび第2トランジスタがそれぞれ形成される第1トランジスタ領域および第2トランジスタ領域が設けられた場合に、これらの特性に応じた濃度の不純物を部分分離絶縁膜下のSOI層に注入することを特徴とする。
実施の形態1に係る半導体装置は、SOI(Semiconductor On Insulator)層上に、互いに特性が異なる第1トランジスタおよび第2トランジスタがそれぞれ形成される第1トランジスタ領域および第2トランジスタ領域が設けられた場合に、これらの特性に応じた濃度の不純物を部分分離絶縁膜下のSOI層に注入することを特徴とする。
図1〜2は、実施の形態1に係る半導体装置の有効性を説明するためのグラフである。
図1において実線で示されるように、一般的なMOSFETにおいては、ソース/ドレイン電流Idsは、ソース/ドレイン電圧の上昇に応じて、徐々に飽和していく。しかし、上述したように、完全分離絶縁膜(FTI:Full Trench Isolation)を用いた場合には、動作に伴い生じたキャリアがボディ領域に溜まることにより、点線で示されるように、特性のばらつき(キンク)が生じる。このキンクは、部分分離絶縁膜(PTI:Partial Trench Isolation)を用いてキャリアをボディ領域から引き抜くことにより低減できる。このためには、部分分離絶縁膜下のSOI層における抵抗値(以下ではPTI下ウェル抵抗とも呼ぶ)を低減する必要がある。このPTI下ウェル抵抗の目安としては、ボディ電位の浮きを0.1V以下、SOI層を流れる電流を(1E−9)Aと見積もると、100MΩ以下となる。すなわち、抵抗値が100MΩ以下となるように不純物を注入する必要がある。なお、以下では、キャリアをボディ領域から引き抜くために高濃度に不純物を注入し抵抗値を低減した部分分離絶縁膜下のSOI層を、PTI下ウェル領域とも呼ぶ。
また、トランジスタを駆動する電源電圧が高くなると、キャリアが生じやすくなるので、キンクが発生しやすくなる。従って、高い電源電圧で駆動されるトランジスタにおいては、PTI下ウェル抵抗を低くする必要がある。本実施の形態においては、このようなトランジスタとして、I/Oトランジスタ(第1トランジスタ)およびコアトランジスタ(第2トランジスタ)を例にとり説明する。I/Oトランジスタは、コアトランジスタに比較してより高い電源電圧で駆動される(例えば、I/Oトランジスタは3.3Vまたは1.8Vで駆動され、コアトランジスタは1.2Vで駆動される)。従って、PTI下ウェル抵抗をより低くする必要がある。
図2においては、ウェルの不純物濃度に応じたPTI下ウェル抵抗および分離リークの変化が示されている。
ウェルの不純物濃度が高くなるにつれて、図2において実線で示されるように、PTI下ウェル抵抗は低くなるが、図2において点線で示されるように、接合部分の濃度が高くなり接合リーク等の分離リークが大きくなる。
上述したように、I/Oトランジスタは、コアトランジスタに比較して高い電源電圧で駆動されるので、PTI下ウェル抵抗をより低くする必要がある。また、一般に、I/Oトランジスタは、コアトランジスタに比較して、分離リーク特性に対する要求は低い。
そこで、図2においては、二点鎖線で示されるように、I/OトランジスタのPTI下ウェル領域における不純物濃度(第1の不純物濃度)を高くすることにより、分離リークは比較的に大きいがPTI下ウェル抵抗を低くする。また、一点鎖線で示されるように、コアトランジスタのPTI下ウェル領域における不純物濃度(第2の不純物濃度)を低くすることにより、PTI下ウェル抵抗は比較的に高いが分離リークを小さくする。このように、トランジスタ領域の特性に応じて部分分離絶縁膜下のSOI層の不純物濃度を変えることにより、特性のばらつきおよび分離リークを適切に防ぐことが可能となる。
また、I/Oトランジスタにおいて、例えば3.3Vの電源電圧で駆動されるものと1.8Vの電源電圧で駆動されるものとの両方が含まれている場合には、3.3Vで駆動されるI/OトランジスタのPTI下ウェル領域における不純物濃度を、1.8Vで駆動されるI/OトランジスタのPTI下ウェル領域における不純物濃度より高くしてもよい。
次に、図3〜16を用いて、本実施の形態に係る半導体装置の製造方法について説明する。この半導体装置は、I/Oトランジスタとして機能するI/Oトランジスタ領域とコアトランジスタとして機能するコアトランジスタ領域とを備えているものとする。これらのトランジスタ領域は、SOI層において、完全分離分離膜によりウェルとして区画される。また、I/Oトランジスタ領域は、P型MOSFET(PMOS)として機能する領域PIおよびN型MOSFET(NMOS)として機能する領域NIとを備えており、コアトランジスタ領域は、P型MOSFET(PMOS)として機能する領域PCおよびN型MOSFET(NMOS)として機能する領域NCとを備えているものとする。
まず、図3に示されるように、支持基板1(半導体基板)、埋め込み酸化膜2(埋め込み絶縁膜)及びSOI層3(半導体層)が順に積層されたSOI基板を用意する。次に、SOI層3上に、膜10を形成する。この膜10は、酸化膜やポリシリコン、窒化膜等からなる多層膜であり、後の工程で分離領域を形成するときにマスクとして用いられるものである。次に、膜10上に、レジスト11を形成する。このレジスト11は、後の工程で膜10を上記の分離領域形成用マスクとして用いるための所定のパターンを有する。なお、図3の工程は、領域PI,NI,PC,NCについて一括して同時に行われる。
次に、図4に示されるように、レジスト11をマスクとして、膜10およびSOI層3をエッチングする。このエッチングは、SOI層3の中途深さで止まるように行われる。これにより、SOI層3のうち上方にレジスト11が配置されていない領域に選択的に凹部12が形成される。なお、この凹部12には、後の工程において分離絶縁膜(部分分離絶縁膜4または完全分離絶縁膜5)が形成される。次に、レジスト11を除去し、酸化等の処理を行うことにより凹部12を丸める。なお、図4の工程は、領域PI,NI,PC,NCについて一括して同時に行われる。
次に、図5に示されるように、凹部12のうち後の工程において部分分離絶縁膜4が形成されるものを選択的に覆うように(言い換えれば、後の工程において完全分離絶縁膜5が形成されるものを覆わないように)、レジスト13を形成する。なお、図5の工程は、領域PI,NI,PC,NCについて一括して同時に行われる。
次に、図6に示されるように、レジスト13をマスクとして、膜10およびSOI層3をエッチングする。このエッチングは、埋め込み酸化膜2に達するように行われる。これにより、凹部12のうち上方にレジスト13が配置されていない領域においてSOI層3を完全に除去することができる。なお、図6の工程は、領域PI,NI,PC,NCについて一括して同時に行われる。
次に、図7に示されるように、レジスト13を除去する。次に、既存の分離絶縁膜形成プロセスを用いて、凹部12へ酸化膜を埋め込んだ後に、CMP等により平坦化処理を行い、ウェットエッチング処理等により酸化膜の膜厚を調整し、膜10を除去する。これにより、底面がSOI層3内に位置しSOI層3を部分的に分離する部分分離絶縁膜4と底面が埋め込み酸化膜2上面に一致しSOI層3を完全に分離する完全分離絶縁膜5が形成される。なお、図7の工程は、領域PI,NI,PC,NCについて一括して同時に行われる。
すなわち、部分分離絶縁膜4は、SOI層3の上層部に第1絶縁膜として設けられ、完全分離絶縁膜5は、埋め込み酸化膜2に達する第2絶縁膜として設けられる。
次に、図8に示されるように、レジスト16を形成し、より電源電圧が高いI/Oトランジスタ領域(すなわち領域PI,NI)のみに、比較的に高いエネルギーで所定量の不純物イオンを深く注入した後に比較的に低いエネルギーで所定量の不純物イオンを浅く注入する。このような注入を行うことにより、I/Oトランジスタ領域において、浅い位置で閾値電圧を調整しボディ領域25を形成するとともに深い位置で部分分離絶縁膜4下のSOI層3の抵抗値を下げPTI下ウェル領域15を形成することが可能となる。この注入は、まず、領域PI上のみで開口するようなレジストパターンを用いて領域PIについて行い、次に、領域NIのみ上で開口するようなレジストパターンを用いて領域NIについて行う。図8(a)は、コアトランジスタ領域上をレジスト16が覆っている様子を示し、図8(b)は、I/Oトランジスタ領域上でレジスト16が部分的に開口している様子を示している。次に、レジスト16を除去する。
次に、図9に示されるように、レジスト18を形成し、より電源電圧が低いコアトランジスタ領域(すなわち領域PC,NC)のみに、比較的に高いエネルギーで所定量の不純物イオンを深く注入した後に比較的に低いエネルギーで所定量の不純物イオンを浅く注入する。このような注入を行うことにより、コアトランジスタ領域において、浅い位置で閾値電圧を調整しボディ領域25を形成するとともに深い位置で部分分離絶縁膜4下のSOI層3の抵抗値を下げPTI下ウェル領域15を形成することが可能となる。この注入は、まず、領域PC上のみで開口するようなレジストパターンを用いて領域PCについて行い、次に、領域NC上のみで開口するようなレジストパターンを用いて領域NCについて行う。図9(a)は、コアトランジスタ領域上でレジスト18が部分的に開口している様子を示し、図9(b)は、I/Oトランジスタ領域上をレジスト18が覆っている様子を示している。次に、レジスト18を除去する。
一般に、I/Oトランジスタは、コアトランジスタに比較して、電源電圧が高い分、ゲート絶縁膜が厚いので、閾値調節用に注入すべき不純物イオンの量は少ない。従って、図8において浅く注入される不純物イオンの濃度は、図9に比べて低くする。
また、上述したように、I/Oトランジスタは、コアトランジスタに比較して、PTI下ウェル抵抗は低くする必要があるが分離リークは大きくてもよい。従って、図8において深く注入される不純物イオンの量は、図9に比べて高くする。
このように、各トランジスタ領域の特性に応じて、深く注入する不純物の濃度を変えることにより、特性のばらつきおよび分離リークを適切に防ぐことができる。また、領域PI,NI,PC,NCについて、各領域上のみで開口するようなレジストパターン(すなわち4種類のレジストパターン)を用いて順次注入を行うことにより、トランジスタ毎にPTI下ウェル抵抗を調節することができる。また、各トランジスタは完全分離で分離され、ボディ電位をトランジスタ毎に与えることにより、トランジスタ毎にボディ電位を調節することが可能である。
すなわち、PTI下ウェル領域15は、第1導電型を有しており、SOI層3の上層部に部分分離絶縁膜4を設けることにより部分分離絶縁膜4の下に存在するSOI層3の一部が第1絶縁膜下半導体領域とされたものである。
次に、図10に示されるように、既存のゲート電極形成プロセスを用いて、ボディ領域25上にゲート電極6を形成する。また、図10には示していないが、ゲート電極6直下には、ゲート酸化膜が形成される。上述したように、このゲート酸化膜は、トランジスタで用いられる電源電圧に応じた膜厚を有するように形成される。なお、図10の工程は、領域PI,NI,PC,NCについて一括して同時に行われる。
次に、図11に示されるように、レジスト19を形成し、より電源電圧が高いI/Oトランジスタ領域(すなわち領域PI,NI)のみに、所定の条件で不純物イオンを注入する。このような注入を行うことにより、I/Oトランジスタ領域において、LDD領域(図示しない)を形成する。この注入は、まず、領域PI上のみで開口するようなレジストパターンを用いて領域PIについて行い、次に、領域NI上のみで開口するようなレジストパターンを用いて領域NIについて行う。図11(a)は、コアトランジスタ領域上をレジスト19が覆っている様子を示し、図11(b)は、I/Oトランジスタ領域上でレジスト19が部分的に開口している様子を示している。次に、レジスト19を除去する。
次に、図12に示されるように、レジスト20を形成し、より電源電圧が低いコアトランジスタ領域(すなわち領域PC,NC)のみに、所定の条件で不純物イオンを注入する。このような注入を行うことにより、コアトランジスタ領域において、LDD領域(図示しない)を形成する。この注入は、まず、領域PC上のみで開口するようなレジストパターンを用いて領域PCについて行い、次に、領域NC上のみで開口するようなレジストパターンを用いて領域NCについて行う。図12(a)は、コアトランジスタ領域上でレジスト20が部分的に開口している様子を示し、図12(b)は、I/Oトランジスタ領域上をレジスト20が覆っている様子を示している。次に、レジスト20を除去する。
次に、図13に示されるように、ゲート電極6側壁に、絶縁膜等を堆積した後にエッチング等を行うことにより、サイドウォール7を形成する。なお、図13の工程は、領域PI,NI,PC,NCについて一括して同時に行われる。
次に、図14に示されるように、レジスト21を形成し所定の条件で不純物イオンを注入することにより、第2導電型のソース領域及びドレイン領域(図示しない)をSOI層3内に形成する。この注入は、領域PI,NI,PC,NCについて、領域PI,PCが開口するようなレジストパターンおよび領域NI,NCが開口するようなレジストパターン(すなわち2種類のレジストパターン)を用いて順次行う。
図14に示されるソース/ドレイン領域の形成においては、並行して、図15に示されるような第1導電型のウェル電位固定領域8の形成が行われる。このウェル電位固定領域8は、ソース領域及びドレイン領域間でゲート電極6直下に位置する第1導電型のボディ領域25にPTI下ウェル領域15を介して接続され、ボディ領域25の電位を固定することによりボディ領域25において生じるキャリアを引き抜くためのものである。このウェル電位固定領域8の形成は、同一種類で逆導電型のトランジスタ領域を形成するための不純物イオンを注入するときに、レジスト21を部分的に開口しておくことにより行われる。例えば、領域PCにソース/ドレイン領域を形成するときには、同一工程で同一のレジスト21および同一の不純物を用いて、領域NCにウェル電位固定領域8を形成する。すなわち、上述したような4種類のレジストパターンを用いて、領域PI,NI,PC,NCそれぞれにおいて、ソース/ドレイン領域の形成およびウェル電位固定領域8の形成を行う。
次に、図16に示されるように、レジスト21を除去する。次に、既存のプロセスを用いて、層間絶縁膜、コンタクト、および配線等を形成することにより、半導体デバイスを形成する。
このように、本実施の形態に係る半導体装置およびその製造方法では、SOI層3上に設けられたコアトランジスタ領域およびI/Oトランジスタ領域において、これらの特性に応じた濃度の不純物を部分分離絶縁膜4下のSOI層3に注入する。従って、分離リークに対する要求が厳しいコアトランジスタ領域において分離リークを低減しつつ、PTI下ウェル抵抗に対する要求が厳しいI/Oトランジスタ領域においてPTI下ウェル抵抗を低減することが可能となる。すなわち、特性のばらつきおよび分離リークを適切に防ぐことができる。
また、既存の注入工程を利用して注入を行うので、製造コストの増加を抑えることができる。
なお、上述においては、異なる電源電圧で駆動される複数種類のトランジスタ領域において、不純物濃度を変えて注入する場合について説明したが、これに限らず、例えば、異なる閾値電圧を有する複数種類のトランジスタ領域において、不純物濃度を変えて注入してもよい。閾値電圧が低い場合には、電流が流れやすくなるので、特性のばらつきが生じやすい。従って、閾値電圧が低いトランジスタ領域の注入される不純物濃度を高くすることにより、特性のばらつきを適切に防ぐことが可能となる。
<実施の形態2>
実施の形態1においては、分離リークおよびPTI下ウェル抵抗の両方に着目して説明したが、実施の形態2以降においては、特にPTI下ウェル抵抗に着目して説明する。
実施の形態1においては、分離リークおよびPTI下ウェル抵抗の両方に着目して説明したが、実施の形態2以降においては、特にPTI下ウェル抵抗に着目して説明する。
図17は、実施の形態2に係る半導体装置の有効性を説明するためのグラフであり、PTI下ウェル抵抗を100MΩ以下とした場合に実現可能な配線シート数を示している。例えば、PTI下ウェル領域15のシート抵抗を10kΩ/□以下とすれば、10000シート程度の配線が可能となる。すなわち、要求される分離リーク特性を満たせる範囲であれば、PTI下ウェル領域15は、可能な限り高濃度化しPTI下ウェル抵抗を低減する方が有利である。以下では、既存の不純物注入プロセスを用いてPTI下ウェル領域15を高濃度化し低抵抗化する場合について説明する。
図18(a)は、実施の形態2に係る半導体装置の構造を模式的に示す上面図であり、図18(b)は、図18(a)におけるA−A’断面図である。
図18(a)においては、トランジスタ領域9に、トランジスタとして機能する活性領域30と活性領域30におけるウェル電位を固定するためのウェル電位固定領域8とが、図面横方向に離れて形成されている。活性領域30上には、ゲート電極6が図面横方向に延在している。ゲート電極6の周囲には、サイドウォール7が形成されている(図示の都合上、サイドウォール7は透明であるとし点線で示している)。活性領域30のうちゲート電極6直下のボディ領域は、ウェル電位固定領域8により、ウェル電位を固定されることによりキャリアを引き抜かれる。
また、活性領域30、ウェル電位固定領域8間を結ぶように、部分分離絶縁膜4(PTI下ウェル領域15)が横方向に延在して配置されている。図18(a)においては、活性領域30およびウェル電位固定領域8は濃くハッチングされ、PTI下ウェル領域15は、薄くハッチングされている。
トランジスタ領域9は、領域28または領域29のいずれか一方において、高濃度な不純物が注入されることによりPTI下ウェル抵抗が低減されている。これらの領域28,29は、図22〜24を用いて後述するように、既存の不純物注入プロセスで用いられるレジストに所定のパターンを追加して開口することにより形成される。
領域28,29は、トランジスタ特性に影響を与えないようにするために、活性領域30から所定の距離離れている。また、領域28,29は、次のようにいずれか一方が選択される。すなわち、注入される不純物がウェル電位固定領域8と同一導電型を有する場合には、この不純物はウェル電位固定領域8に注入されてもよいので、より広い領域29が選択される。また、注入される不純物がウェル電位固定領域8と逆導電型を有する場合には、この不純物はウェル電位固定領域8に注入されてはいけないので、より狭い領域28が選択される。例えば、コアトランジスタにおけるLDD領域の形成で、エクステンション注入とポケット注入とでそれぞれ逆導電型の不純物が注入される場合等には、ウェル電位固定領域8にPN接合が形成されることを避けるために、領域28を選択しウェル電位固定領域8にはこれらの不純物は注入しない。
一方、図面縦方向においては、領域28,29は、部分分離絶縁膜4より縦方向に長く形成されればよく、それ以外に制約はない。
図19〜21は、比較用に、コアトランジスタとI/Oトランジスタとで不純物濃度を変えない場合の半導体装置の構造を模式的に示している。
図19は、活性領域30の周りに可能な限り広く部分分離絶縁膜4を形成した場合が示されている。このような場合には、上述したように、特性のばらつきは低減できるが、接合部分の濃度が高くなり接合リーク等の分離リークが大きくなってしまうという問題点がある。
図20は、図19における問題点を解決するために、活性領域30の周りに可能な限り広く完全分離絶縁膜5を形成した場合が示されている。このような場合には、接合容量を小さくし、かつ接合リーク等の分離リークを小さくすることはできるが、特性のばらつきが大きくなってしまうという問題点がある。
図21は、図20において、ウェル電位固定領域8を、活性領域30の片側のみにではなく活性領域30の両側に設けたものである。このような場合においても、図20と同様の問題点がある。
本実施の形態に係る図18の半導体装置では、活性領域30の周りに可能な限り広く完全分離絶縁膜5を形成し各トランジスタ領域9間を分離するとともに、領域28または領域29に不純物を高濃度に注入することにより、領域28または領域29に含まれる部分分離絶縁膜4の下のPTI下ウェル領域15を低抵抗化している。従って、特性のばらつきおよび分離リークを適切に防ぐことができる。
次に、図22〜24を用いて、図18の半導体装置の製造方法について説明する。なお、図22〜24においては、コアトランジスタ領域においてPTI下ウェル領域15を低抵抗化する場合を例にとり説明するが、I/Oトランジスタ領域についても、同様に実施可能である。また、以下では、閾値電圧調整(チャネルドープ)用、LDD領域形成用、およびソース/ドレイン領域形成用(ウェル電位固定領域形成用)に注入される不純物を用いて、PTI下ウェル抵抗を低減する手法について説明する。また、これらの手法は、必要に応じ組み合わせて用いてもよい。
閾値電圧調整用の不純物を用いる例は、実施の形態1において図8で既に説明しているが、本実施の形態ではその変形例について説明する。すなわち、図8に示されるようなI/Oトランジスタ領域のみ上で部分的に開口しているレジスト16に代えて、図22に示されるように、I/Oトランジスタ領域上およびコアトランジスタ領域上で部分的に開口しているレジスト16’を用いる。このようなレジスト16’を用いることにより、I/Oトランジスタ領域へのチャネルドープ工程において、I/Oトランジスタ領域に加えて、コアトランジスタ領域においても、PTI下ウェル抵抗を低減することが可能となる。図22(a)は、コアトランジスタ領域上でレジスト16’が部分的に開口している様子を示し、図22(b)は、I/Oトランジスタ領域上でレジスト16’が部分的に開口している様子を示している。
LDD領域形成用の不純物を用いる場合には、図11に示されるようなレジスト19に代えて、図23に示されるように、レジスト19’を用いる。このレジスト19’は、レジスト19において、異なる種類で逆導電型のトランジスタ領域のPTI下ウェル領域上をさらに開口させたものである。従って、例えば、領域PIにLDD領域を形成するときには、同一工程で同一のレジスト19’および同一の不純物を用いて、領域NCにおけるPTI下ウェル抵抗を低減する。このようなレジスト19’を用いることにより、I/Oトランジスタ領域のLDD領域形成工程において、I/Oトランジスタ領域に加えて、コアトランジスタ領域においても、PTI下ウェル抵抗を低減することが可能となる。図23(a)は、領域NC上でレジスト19’が部分的に開口している様子を示し、図22(b)は、領域NI上をレジスト19’が覆っている様子を示している。
ソース/ドレイン領域形成用の不純物を用いる場合には、図15に示されるようなレジスト21に代えて、図24に示されるように、レジスト21’を用いる。このレジスト21’は、レジスト21において、ウェル電位固定領域8(を形成すべき領域)上に加えて、PTI下ウェル領域15(を形成すべき領域)上をさらに開口させたものである。このようなレジスト21’を用いることにより、コアトランジスタ領域のソース/ドレイン領域形成工程(ウェル電位固定領域形成工程)において、ウェル電位固定領域8の形成に加えて、PTI下ウェル抵抗を低減することが可能となる。図24(a)は、コアトランジスタ領域のPTI下ウェル領域15上でレジスト21’が開口している様子を示し、図24(b)は、I/Oトランジスタ領域のPTI下ウェル領域15上をレジスト21’が覆っている様子を示している。
このように、本実施の形態に係る半導体装置およびその製造方法では、トランジスタとして機能する活性領域30と活性領域30におけるウェル電位を固定するためのウェル電位固定領域8とを結ぶ部分分離領域4下において、SOI層3に不純物を高濃度に注入することによりPTI下ウェル抵抗を高めている。従って、実現可能な配線シート数を高めることができるので、配線レイアウトの自由度を向上させることができる。
また、既存の注入工程を利用して注入を行うので、製造コストの増加を抑えることができる。
<実施の形態3>
実施の形態2では、1個のトランジスタ領域9において、活性領域30、ウェル電位固定領域8間を結ぶ部分分離絶縁膜4下のSOI層3(PTI下ウェル領域15)のPTI下ウェル抵抗を低減している。しかし、このPTI下ウェル領域15は、必ずしも1個のトランジスタ領域9に閉じて形成される必要はなく、あるいは、複数個のトランジスタ領域9を繋ぐように配置されてもよい。この場合には、ウェル電位固定領域8またはPTI下ウェル領域15が、複数個のトランジスタ領域9間の境界を横切って延在するように配置される。
実施の形態2では、1個のトランジスタ領域9において、活性領域30、ウェル電位固定領域8間を結ぶ部分分離絶縁膜4下のSOI層3(PTI下ウェル領域15)のPTI下ウェル抵抗を低減している。しかし、このPTI下ウェル領域15は、必ずしも1個のトランジスタ領域9に閉じて形成される必要はなく、あるいは、複数個のトランジスタ領域9を繋ぐように配置されてもよい。この場合には、ウェル電位固定領域8またはPTI下ウェル領域15が、複数個のトランジスタ領域9間の境界を横切って延在するように配置される。
図25は、実施の形態3に係る配線レイアウトを模式的に示す上面図である。図25には、2行×3列に配置された6個のトランジスタ領域が示されている。
図25において、1行目にはNウェルを有するトランジスタ(PMOS)が、2行目にはPウェルを有するトランジスタ(NMOS)が、それぞれ配置されている。また、1列目には3.3Vの電源電圧で駆動されるI/Oトランジスタが、2列目には1.2Vの電源電圧で駆動されるコアトランジスタが、3列目には1.8Vの電源電圧で駆動されるI/Oトランジスタが、それぞれ配置されている。また、これら6個のトランジスタ領域は、それぞれ、完全分離絶縁膜5で囲まれることにより互いに完全に分離されている。
図25においては、点線の矢印で模式的に示されるように、同一導電型のトランジスタ同士(PMOS同士またはNMOS同士)が、実施の形態1〜2で上述したようなウェル電位活性領域8またはPTI下ウェル領域15により、互いに接続される。このような接続を行うことにより、図26に比較用に示したように互いに全く接続されず完全に分離されている場合に比較して、レイアウトの自由度を高めることが可能となる。
NMOSトランジスタにおいては、互いに電源電圧が異なっていても、ボディ領域の電位は全て0Vであるので、これらを互いに接続することは当然に可能である。また、PMOSトランジスタにおいても、ボディ領域の電位は、1.2Vや1.8V、3.3Vと互いに異なるが、これらを接続しバイアス電圧がかかった状態でも使用可能な用途については、互いに接続してもよい。例えば、1.2Vの電源電圧で駆動されるコアトランジスタと1.8Vの電源電圧で駆動されるI/Oトランジスタとを接続した場合には、ボディ電圧を1.2VとするとI/Oトランジスタに0.6Vのフォワードバイアスが、ボディ電圧を1.8Vとするとコアトランジスタに0.6Vのバックバイアスがかかることになる。
次に、図27〜28を用いて、具体的なレイアウト例について説明する。
図27は、実際の配線レイアウト例を示す上面図である。また、図28は、比較用の配線レイアウト例を示す上面図である。
図27に示されるように、I/Oトランジスタ領域およびコアトランジスタ領域は、互いに隣接して配置されている。I/Oトランジスタ領域は、PMOSトランジスタとして機能する領域PIおよびNMOSトランジスタとして機能する領域NIを備えており、コアトランジスタ領域は、PMOSトランジスタとして機能する領域PCおよびNMOSトランジスタとして機能する領域NCを備えている。領域PI,NI,PC,NCは、それぞれ、活性領域30を有している。活性領域30は、PTI下ウェル領域15を介して、ウェル電位固定領域8に接続されている。
図27においては、図面の上から下へ向かって、領域PI,NI,NC,PCが、この順に形成されている。領域PI,PCに対しては、それぞれ、ウェル電位固定領域8が1個ずつ個別に配置されているが、領域NI,NCに対しては、1個のウェル電位固定領域8が共通に配置されている。
なお、図27において、活性領域30、ウェル電位固定領域8、およびPTI下ウェル領域15は、基板内に形成されるので点線で示し、ゲート電極6および上層配線40は、基板上に形成されるので実線で示している。また、基板上に形成されたゲート電極6および上層配線40と基板内に形成された各領域とは、コンタクト(正方形に囲まれた×印)により接続されている。
一方、図28においては、図面の上から下へ向かって、領域PI,NI,PC,NCが、この順に形成されている。このように配置した場合には、隣接する各領域が互いに逆導電型となるので、ウェル電位固定領域8を共有することはできない。従って、図28においては、各領域に対して1個(すなわち計4個)のウェル電位固定領域8を配置する必要が生じる。
すなわち、図27においては、隣接する各領域が互いに同一導電型となるように配置する(すなわち、図28において、領域PCと領域NCとを入れ替える)ことにより、領域NI,NCで1個のウェル電位固定領域8を共有することを可能としている。これにより、レイアウト面積を縮小することが可能となる。
次に、図29〜35を用いて、複数個のトランジスタ領域(ウェル領域)でウェル電位固定領域8を共有する配線レイアウト例について模式的に説明する。図29(a)〜35(a)は、配線レイアウト例を示す上面図である。図29(a)〜35(a)において、複数個のトランジスタ領域は、図面横方向に並べられる。また、図29(b)〜35(b)は、それぞれ、図29(a)〜35(a)におけるE−E’断面図〜K−K’断面図である。なお、以下で図29〜35を用いて説明するトランジスタ領域W1〜W4は、I/Oトランジスタ領域またはコアトランジスタ領域のいずれであってもよい。
図29では、同一導電型を有するトランジスタ領域W1,W2の境界を横切って1個のウェル電位固定領域8が延在している(言い換えれば、各トランジスタ領域W1,W2内に個別にウェル電位固定領域8を設けこれらを別のウェル電位固定領域8で結んだ構造を有している)。すなわち、トランジスタ領域W1,W2はこの1個のウェル電位固定領域8を共有している(言い換えると、トランジスタ領域W1,W2は、1個のボディ領域25を共通に備えている)。このように、トランジスタ領域W1内のウェル電位固定領域8とトランジスタ領域W2内のウェル電位固定領域8とを、基板上に形成される上層配線40ではなく基板内に形成されるウェル電位固定領域8を用いて結ぶことにより、レイアウトの自由度を向上させることが可能となる。
図30では、トランジスタ領域W1,W2内には、それぞれ、ウェル電位固定領域8が個別に設けられ、これらは、PTI下ウェル領域15で結ばれている。すなわち、図30は、図29において、ウェル電位固定領域8に代えて、PTI下ウェル領域15を用いて、トランジスタ領域W1内のウェル電位固定領域8とトランジスタ領域W2内のウェル電位固定領域8とを結んだものである(言い換えると、トランジスタ領域W1,W2は、1個のPTI下ウェル領域15を共通に備えている)。このように配置することにより、例えば図30に示されるように、トランジスタ領域W1,W2境界にゲート電極6が縦方向に延在しウェル電位固定領域8を設けるスペースがない場合であっても、トランジスタ領域W1,W2を結ぶことが可能となる。すなわち、図29,30は、同様の効果を奏するものである。
図31では、ウェル電位固定領域8は、トランジスタ領域W1内にのみ配置されており、トランジスタ領域W2内には配置されていない。トランジスタ領域W2内の活性領域30は、トランジスタ領域W1,W2の境界を横切って延在するPTI下ウェル領域15を用いて、トランジスタ領域W1内のウェル電位固定領域8に接続されている。すなわち、図31は、図30において、トランジスタ領域W2内に、ウェル電位固定領域8に代えてPTI下ウェル領域15を設けたものである。このように配置することにより、図31に示されるように、トランジスタ領域W2内でゲート電極6が横方向にも延在しウェル電位固定領域8を設けるスペースがない場合であっても、トランジスタ領域W1,W2を結ぶことが可能となる。
図32では、トランジスタ領域W1,W3,W2をこの順に横切って1個のウェル電位固定領域8が延在している。すなわち、図32は、図30において、トランジスタ領域W1,W2間にトランジスタ領域W1,W2と同一導電型を有するトランジスタ領域W3を介在させたものである。このウェル電位固定領域8は、トランジスタ領域W1の活性領域30およびトランジスタ領域W2の活性領域30には接続されているが、トランジスタ領域W3の活性領域30には接続されない。このように、トランジスタ領域W1,W2間に介在するトランジスタ領域W3がトランジスタ領域W1,W2と同一導電型を有する場合には、トランジスタ領域W1,W2間を繋ぐウェル電位固定領域8は、トランジスタ領域W3上に直接に形成することができる。
図33は、図32において、トランジスタ領域W1内の活性領域30とトランジスタ領域W2内の活性領域30とを、ウェル電位固定領域8に代えてPTI下ウェル領域15を用いて接続したものである。
図34では、トランジスタ領域W1,W4,W2をこの順に横切って1個のPTI下ウェル領域15が延在している。すなわち、図34は、図33において、トランジスタ領域W1,W2と同一導電型(第1導電型)を有するトランジスタ領域W3に代えて、トランジスタ領域W1,W2と逆導電型(第2導電型)を有するトランジスタ領域W4を配置したものである。このような場合には、トランジスタ領域W1,W2間を結ぶPTI下ウェル領域15は、トランジスタ領域W4上に直接に形成することができない。従って、トランジスタ領域W4上に、トランジスタ領域W4と逆導電型を有する(すなわちトランジスタ領域W1,W2と同一導電型を有する)領域60を形成し、この領域60内にPTI下ウェル領域15を形成する。なお、この領域60における不純物濃度は、トランジスタ領域W1またはトランジスタ領域W2の不純物濃度に等しくてもよく、あるいはトランジスタ領域W1およびトランジスタ領域W2のいずれの不純物濃度とも異なっていてもよい。
図35は、図34に示されるような構造を形成する工程を示す上面図である。図35に示されるように、領域60が形成される部分のみを開口させた(あるいは、マージンを取るためにトランジスタ領域W1,W2に拡げられていてもよい)パターン70を有するレジストを形成した後に、このレジストをマスクとして、トランジスタ領域W1,W2と同一導電型を有する不純物を注入する。これにより、図34に示されるようなPTI下ウェル領域15を形成することができる。
なお、図34〜35においては、1個のPTI下ウェル領域15がトランジスタ領域W1,W4,W2をこの順に横切る場合について説明したが、これに限らず、1個のPTI下ウェル領域15がトランジスタ領域W1,W4,W1をこの順に横切る場合にも本発明は適用可能である(すなわち、PTI下ウェル領域15は、トランジスタ領域W4で折り返すような形状を有してもよい)。
また、図29〜35で説明したトランジスタ領域W1〜W4は、I/Oトランジスタ領域であってもコアトランジスタ領域であってもよい。
このように、本実施の形態では、複数個のトランジスタ領域のウェル電位を、1個のウェル電位固定領域8で固定する。従って、レイアウトの自由度を向上させたり、レイアウト面積を縮小することが可能となる。
なお、上述においては、図29〜35を用いて、ウェル電位固定領域8を活性領域30の片側のみに設ける場合について説明したが、これに限らず、ウェル電位固定領域8を活性領域30の両側に設けてもよい。
また、上述においては、PTI下ウェル領域15を、活性領域30やウェル電位固定領域8等の基板内に形成された領域に接続させる場合について説明したが、これに限らず、例えば図27に示されるような基板上に形成された上層配線40に接続してもよい。これにより、レイアウトの自由度をさらに向上させることが可能となる。
また、本実施の形態に係るPTI下ウェル領域15は、実施の形態2で上述したような既存の不純物注入プロセスにより形成されてもよく、あるいは、新たにレジストパターンを形成し注入工程を追加することにより形成されてもよい。
1 支持基板、2 埋め込み酸化膜、3 SOI層、4 部分分離絶縁膜、5 完全分離絶縁膜、6 ゲート電極、7 サイドウォール、8 ウェル電位固定領域、9 トランジスタ領域、10 膜、11,13,17〜22 レジスト、12 凹部、15 PTI下ウェル領域、25 ボディ領域、28,29,60 領域、30 活性領域、40 上層配線、70 パターン。
Claims (14)
- 半導体基板、埋め込み絶縁層及び半導体層が順に積層されたSOI基板上にMOSトランジスタを備えて構成される半導体装置であって、
前記半導体層の上層部に設けられる第1絶縁膜と、
前記第1絶縁膜の下に存在する前記半導体層の一部である第1導電型の第1絶縁膜下半導体領域と、
第1MOSトランジスタおよび第2MOSトランジスタがそれぞれ形成される第1MOSトランジスタ領域および第2MOSトランジスタ領域を分離するように前記半導体層に設けられ前記埋め込み絶縁層に達する第2絶縁膜と
を有し、
前記MOSトランジスタは、
前記半導体層内に形成される第2導電型のソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域間の前記半導体層の第1導電型の領域であるボディ領域と、
前記ソース領域及びドレイン領域間の前記半導体層の領域上にゲート酸化膜を介して形成されるゲート電極と
を備え、
前記第1絶縁膜下半導体領域を介して前記ボディ領域に接続された第1導電型のウェル電位固定領域
をさらに有する半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1MOSトランジスタは、前記第2MOSトランジスタより高い電源電圧で駆動され、
前記第1MOSトランジスタ領域の前記第1絶縁膜下半導体領域が有する第1の不純物濃度は、前記第2MOSトランジスタ領域の前記第1絶縁膜下半導体領域が有する第2の不純物濃度より高い
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1MOSトランジスタ領域と前記第2MOSトランジスタ領域とは、前記第1絶縁膜下半導体領域を共通に備えている
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1MOSトランジスタ領域と前記第2MOSトランジスタ領域とは、前記ボディ領域を共通に備えている
半導体装置。 - 半導体基板、埋め込み絶縁層及び半導体層が順に積層されたSOI基板上にMOSトランジスタを備えて構成される半導体装置であって、
前記半導体層の上層部に設けられる第1絶縁膜と、
前記第1絶縁膜の下に存在する前記半導体層の一部である第1導電型の第1絶縁膜下半導体領域と、
第1MOSトランジスタおよび第2MOSトランジスタがそれぞれ形成される第1MOSトランジスタ領域および第2MOSトランジスタ領域を分離するように前記半導体層に設けられ前記埋め込み絶縁層に達する第2絶縁膜と
を有し、
前記MOSトランジスタは、
前記半導体層内に形成される第2導電型のソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域間の前記半導体層の第1導電型の領域であるボディ領域と、
前記ソース領域及びドレイン領域間の前記半導体層の領域上にゲート酸化膜を介して形成されるゲート電極と
を備え、
前記第1絶縁膜下半導体領域を介して前記ボディ領域に接続された第1導電型のウェル電位固定領域
をさらに有し、
前記第1MOSトランジスタ領域と前記第2MOSトランジスタ領域とは、前記第1絶縁膜下半導体領域を共通に備えている
半導体装置。 - 半導体基板、埋め込み絶縁層及び半導体層が順に積層されたSOI基板上にMOSトランジスタを備えて構成される半導体装置であって、
前記半導体層の上層部に設けられる第1絶縁膜と、
前記第1絶縁膜の下に存在する前記半導体層の一部である第1導電型の第1絶縁膜下半導体領域と、
第1MOSトランジスタおよび第2MOSトランジスタがそれぞれ形成される第1MOSトランジスタ領域および第2MOSトランジスタ領域を分離するように前記半導体層に設けられ前記埋め込み絶縁層に達する第2絶縁膜と
を有し、
前記MOSトランジスタは、
前記半導体層内に形成される第2導電型のソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域間の前記半導体層の第1導電型の領域であるボディ領域と、
前記ソース領域及びドレイン領域間の前記半導体層の領域上にゲート酸化膜を介して形成されるゲート電極と
を備え、
前記第1絶縁膜下半導体領域を介して前記ボディ領域に接続された第1導電型のウェル電位固定領域
をさらに有し、
前記第1MOSトランジスタ領域と前記第2MOSトランジスタ領域とは、前記ボディ領域を共通に備えている
半導体装置。 - 請求項5又は請求項6に記載の半導体装置であって、
前記第1MOSトランジスタ領域と前記第2MOSトランジスタ領域とは、互いに異なる電源電位で駆動される
半導体装置。 - 請求項5又は請求項6に記載の半導体装置であって、
前記第1MOSトランジスタ領域と前記第2MOSトランジスタ領域とは、同一導電型を有する
半導体装置。 - 請求項5又は請求項6に記載の半導体装置であって、
前記MOSトランジスタが形成されるMOSトランジスタ領域は、複数の第1導電型のMOSトランジスタ領域の間に第2導電型のMOSトランジスタ領域を備え、
前記第1絶縁膜下半導体領域は、前記第2導電型のMOSトランジスタ領域を横切って前記第1導電型のMOSトランジスタ領域を繋いでいる
半導体装置。 - 半導体基板、埋め込み絶縁層及び半導体層が順に積層されたSOI基板上にMOSトランジスタを形成するMOSトランジスタ形成工程を備える半導体装置の製造方法であって、
前記半導体層の上層部に第1絶縁膜を設けることにより前記第1絶縁膜の下に存在する前記半導体層の一部を第1導電型の第1絶縁膜下半導体領域とする工程と、
第1MOSトランジスタおよび第2MOSトランジスタがそれぞれ形成される第1MOSトランジスタ領域および第2MOSトランジスタ領域を分離するように前記埋め込み絶縁層に達する第2絶縁膜を前記半導体層に設ける工程と
を有し、
前記MOSトランジスタ形成工程は、
前記半導体層内に第2導電型のソース領域及びドレイン領域を形成することにより前記ソース領域及びドレイン領域間の前記半導体層の第1導電型の領域をボディ領域とするソース/ドレイン形成工程と、
前記ソース領域及びドレイン領域間の前記半導体層の領域上にゲート酸化膜を介してゲート電極を形成する工程と、
を備え、
前記第1絶縁膜下半導体領域を介して前記ボディ領域に接続された第1導電型のウェル電位固定領域を形成する工程
をさらに有する半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法であって、
前記ソース/ドレイン形成工程は、
前記第1MOSトランジスタ領域の前記第1絶縁膜下半導体領域に第1の不純物濃度となるように選択的に不純物を注入する工程と、
前記第2MOSトランジスタ領域の前記第1絶縁膜下半導体領域に前記第1の不純物濃度とは異なる第2の不純物濃度となるように選択的に不純物を注入する工程と
を備える半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法であって、
前記SOI層内に不純物を注入することによりLDD領域を形成するLDD形成工程
をさらに有し、
前記LDD形成工程は、
前記第1MOSトランジスタ領域の前記第1絶縁膜下半導体領域に第1の不純物濃度となるように選択的に不純物を注入する工程と、
前記第2MOSトランジスタ領域の前記第1絶縁膜下半導体領域に前記第1の不純物濃度とは異なる第2の不純物濃度となるように選択的に不純物を注入する工程と
を備える半導体装置の製造方法。 - 請求項11又は請求項12に記載の半導体装置の製造方法であって、
前記ソース/ドレイン形成工程又はLDD形成工程においては、前記第1絶縁膜下半導体領域に選択的に注入される不純物は、前記ウェル電位固定領域に注入されない
半導体装置の製造方法。 - 請求項11又は請求項12に記載の半導体装置の製造方法であって、
前記ソース/ドレイン形成工程又はLDD形成工程においては、前記第1絶縁膜下半導体領域に選択的に注入される不純物は、前記ウェル電位固定領域に注入される
半導体装置の製造方法。
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US9712164B2 (en) | 2014-06-11 | 2017-07-18 | Socionext Inc. | Semiconductor device and designing method of semiconductor device |
-
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- 2006-04-27 JP JP2006123304A patent/JP2007294805A/ja active Pending
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