CN111613256A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够抑制误读出的半导体存储装置。一实施方式的半导体存储装置具备存储单元及控制电路。控制电路以如下方式构成：基于存储在存储单元的第1数据将第1电压充电至第1节点，在产生第1电压之后对存储单元写入第2数据，基于第2数据将第2电压充电至第2节点，基于第1电压及第2电压，判定第1数据是否与第2数据不同；且包含：第1开关元件，包含电连接于第1节点的第1端、及电连接于第1节点与第2节点之间的第3节点的第2端；第2开关元件，包含电连接于第1节点的第1端及第2端，且具有与第1开关元件相同的尺寸；及第3开关元件，包含电连接于第2节点的第1端、及电连接于第3节点的第2端。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2019-31820号(申请日：2019年2月25日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有使用阻抗变化元件作为存储元件的半导体存储装置。例如，已知有使用磁阻效应元件作为阻抗变化元件的磁存储装置(MRAM：Magnetoresistive Random AccessMemory，磁阻式随机存取存储器)。
发明内容
实施方式提供一种能够抑制误读出的半导体存储装置。
实施方式的半导体存储装置具备存储单元及控制电路。所述控制电路以如下方式构成：基于存储在所述存储单元的第1数据将第1电压充电至第1节点，在产生所述第1电压之后对所述存储单元写入第2数据，基于所述第2数据将第2电压充电至第2节点，基于所述第1电压及所述第2电压，判定所述第1数据是否与所述第2数据不同；且包含：第1开关元件，包含电连接于所述第1节点的第1端、及电连接于所述第1节点与所述第2节点之间的第3节点的第2端；第2开关元件，包含电连接于所述第1节点的第1端及第2端，且具有与所述第1开关元件相同的尺寸；及第3开关元件，包含电连接于所述第2节点的第1端、及电连接于所述第3节点的第2端。
附图说明
图1是用来说明第1实施方式的半导体存储装置的构成的框图。
图2是用来说明第1实施方式的半导体存储装置的存储单元阵列的构成的电路图。
图3是用来说明第1实施方式的半导体存储装置的存储单元阵列的构成的剖视图。
图4是用来说明第1实施方式的半导体存储装置的存储单元阵列的构成的剖视图。
图5是用来说明第1实施方式的半导体存储装置的磁阻效应元件的构成的剖视图。
图6是用来说明第1实施方式的半导体存储装置的列选择电路的构成的框图。
图7是用来说明第1实施方式的半导体存储装置的前置放大器的构成的电路图。
图8是用来说明第1实施方式的半导体存储装置的感测放大器的构成的电路图。
图9是用来说明第1实施方式的半导体存储装置中的读出动作的流程图。
图10是用来说明第1实施方式的半导体存储装置中的读出动作的时序图。
图11是用来说明比较例的半导体存储装置中的读出动作的时序图。
图12是用来说明第2实施方式的半导体存储装置中的读出动作的流程图。
图13是用来说明第2实施方式的半导体存储装置中的读出动作的时序图。
图14是用来说明第3实施方式的半导体存储装置的前置放大器的构成的电路图。
图15是用来说明第3实施方式的半导体存储装置中的读出动作的时序图。
图16是用来说明第4实施方式的半导体存储装置的构成的框图。
图17是用来说明第4实施方式的半导体存储装置的前置放大器的构成的电路图。
图18是用来说明第4实施方式的半导体存储装置中的读出动作的流程图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下的说明中，关于具有相同的功能及构成的构成要素，标注共通的参照符号。另外，在要将具有共通的参照符号的多个构成要素区别开来的情况下，对这些共通的参照符号标注添标来加以区别。此外，在关于多个构成要素不需要特意区别开来的情况下，对这多个构成要素仅标注共通的参照符号，而不标注添标。此处，添标并不限定于下标字符或上标字符，例如，包括添加在参照符号末尾的表示排列的索引等。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。第1实施方式的半导体存储装置例如为使用通过磁隧道结(MTJ：Magnetic Tunnel Junction)而具有磁阻效应(Magnetoresistive effect)的元件(也称为MTJ元件或磁阻效应元件(Magnetoresistiveeffect element))作为阻抗变化元件的磁存储装置。
1.1构成
首先，对第1实施方式的半导体存储装置的构成进行说明。
1.1.1半导体存储装置的构成
图1是表示第1实施方式的半导体存储装置的构成的框图。如图1所示，半导体存储装置1具备存储单元阵列10、行选择电路11、列选择电路12、解码电路13、写入电路14、读出电路15、电压产生电路16、输入输出电路17及控制电路18。
存储单元阵列10具备分别与行(row)及列(column)的组配对的多个存储单元MC。具体来说，处于同一行的存储单元MC连接于同一条字线WL，处于同一列的存储单元MC连接于同一条位线BL。
行选择电路11经由字线WL而与存储单元阵列10连接。对行选择电路11供给来自解码电路13的地址ADD的解码结果(行地址)。行选择电路11将与基于地址ADD的解码结果的行对应的字线WL设定为选择状态。以下，将设定为选择状态的字线WL称为选择字线WL。另外，将选择字线WL以外的字线WL称为非选择字线WL。
列选择电路12经由位线BL而与存储单元阵列10连接。对列选择电路12供给来自解码电路13的地址ADD的解码结果(列地址)。列选择电路12将基于地址ADD的解码结果的列设定为选择状态。以下，将设定为选择状态的位线BL称为选择位线BL。另外，将选择位线BL以外的位线BL称为非选择位线BL。
解码电路13将来自输入输出电路17的地址ADD解码。解码电路13将地址ADD的解码结果供给至行选择电路11及列选择电路12。地址ADD包括所选择的列地址及行地址。
写入电路14进行数据向存储单元MC的写入。写入电路14例如包含写入驱动器(未图示)。
读出电路15进行数据自存储单元MC的读出。读出电路15例如包含前置放大器及感测放大器(未图示)。关于前置放大器及感测放大器的构成的详细情况将在下文叙述。
电压产生电路16使用从半导体存储装置1的外部(未图示)提供的电源电压，产生用于存储单元阵列10的各种动作的电压。例如，电压产生电路16产生写入动作时所需的各种电压，并将其输出至写入电路14。另外，例如，电压产生电路16产生读出动作时所需的各种电压，并将其输出至读出电路15。
输入输出电路17将来自半导体存储装置1的外部的地址ADD传送至解码电路13。输入输出电路17将来自半导体存储装置1的外部的指令CMD传送至控制电路18。输入输出电路17在半导体存储装置1的外部与控制电路18之间收发各种控制信号CNT。输入输出电路17将来自半导体存储装置1的外部的数据DAT传送至写入电路14，将从读出电路15传送来的数据DAT输出至半导体存储装置1的外部。
控制电路18基于控制信号CNT及指令CMD，对半导体存储装置1内的行选择电路11、列选择电路12、解码电路13、写入电路14、读出电路15、电压产生电路16及输入输出电路17的动作进行控制。
1.1.2存储单元阵列的构成
其次，使用图2对第1实施方式的半导体存储装置的存储单元阵列的构成进行说明。图2是表示第1实施方式的半导体存储装置的存储单元阵列的构成的电路图。在图2中，字线WL、位线BL及存储单元MC利用包括索引(“＜＞”)在内的添标加以分类而表示。
如图2所示，存储单元MC在存储单元阵列10内配置为矩阵状，与多条位线BL(BL＜0＞、BL＜1＞、…、BL＜N＞)中的1条及多条字线WL(WL＜0＞、WL＜1＞、…、WL＜M＞)中的1条的组配对(M及N为任意整数)。也就是说，存储单元MC＜i，j＞(0≦i≦M，0≦j≦N)连接于字线WL＜i＞与位线BL＜j＞之间。存储单元MC＜i，j＞包含串联连接的开关元件SEL＜i，j＞及磁阻效应元件MTJ＜i，j＞。
开关元件SEL具有作为选择器的功能，所述选择器是在数据向对应的磁阻效应元件MTJ的写入、及数据从对应的磁阻效应元件MTJ的读出时，对电流向磁阻效应元件MTJ的供给进行控制。更具体来说，例如，某存储单元MC内的开关元件SEL在施加至该存储单元MC的电压低于阈值电压Vth的情况下，作为阻抗值较大的绝缘体将电流阻断(成为断开状态)，在高于阈值电压Vth的情况下，作为阻抗值较小的导电体使电流流通(成为接通状态)。也就是说，开关元件SEL具有如下功能：能够不拘于流通电流的方向，而根据施加至存储单元MC的电压的大小，对是使电流流通还是将电流阻断加以切换。
开关元件SEL例如也可为2端子间元件。在施加至2端子间的电压小于阈值的情况下，该开关元件为“高阻抗”状态，例如非电导通状态。在施加至2端子间的电压为阈值以上的情况下，开关元件变为“低阻抗”状态，例如电导通状态。开关元件也可无论电压为哪个极性均具有该功能。例如，该开关元件也可含有选自由碲(Te)、硒(Se)及硫(S)所组成的群的至少1种以上硫属元素。或者，也可含有包含所述硫属元素的化合物也就是硫化物。该开关元件也可除此以外，还含有选自由硼(B)、铝(Al)、镓(Ga)、铟(In)、碳(C)、硅(Si)、锗(Ge)、锡(Sn)、砷(As)、磷(P)、锑(Sb)、钛(Ti)及铋(Bi)所组成的群的至少1种以上元素。更具体来说，该开关元件也可含有选自锗(Ge)、锑(Sb)、碲(Te)、钛(Ti)、砷(As)、铟(In)及铋(Bi)的至少2种元素。进而，该开关元件也可除此以外，还含有选自钛(Ti)、钒(V)、铬(Cr)、铌(Nb)、钼(Mo)、铪(Hf)及钨(W)的至少1种元素的氧化物。
磁阻效应元件MTJ能够利用由开关元件SEL控制供给的电流，将阻抗值在低阻抗状态与高阻抗状态之间切换。磁阻效应元件MTJ能够利用这种阻抗状态的变化而写入数据，作为能够将所写入的数据非易失地保存、读出的存储元件发挥功能。
其次，使用图3及图4对存储单元阵列10的截面结构进行说明。图3及图4表示用来说明第1实施方式的半导体存储装置的存储单元阵列的构成的剖视图的一例。图3及图4分别为从相互交叉的不同方向观察存储单元阵列10所得的剖视图。
如图3及图4所示，存储单元阵列10设置在半导体衬底20上。在以下的说明中，将与半导体衬底20的表面平行的面设为XY平面，将与XY平面垂直的方向设为Z方向。另外，将沿着字线WL的方向设为X方向，将沿着位线BL的方向设为Y方向。也就是说，图3及图4分别为从Y方向及X方向观察存储单元阵列10所得的剖视图。
在半导体衬底20的上表面上，例如设置着多个导电体21。多个导电体21具有导电性，作为字线WL发挥功能。多个导电体21例如沿着Y方向并排设置，且分别沿着X方向延伸。此外，在图3及图4中，对将多个导电体21设置在半导体衬底20上的情况进行了说明，但并不限定于此。例如，多个导电体21也可不与半导体衬底20相接，而是分离开来地设置在上方。
在1个导电体21的上表面上，设置着分别作为磁阻效应元件MTJ发挥功能的多个元件22。设置在1个导电体21的上表面上的多个元件22例如沿着X方向并排设置。也就是说，在1个导电体21的上表面，沿着X方向并排的多个元件22共通地连接。此外，关于元件22的构成的详细情况将在下文叙述。
在多个元件22各自的上表面上，设置着作为开关元件SEL发挥功能的元件23。多个元件23各自的上表面连接于多个导电体24中的任一个。多个导电体24具有导电性，作为位线BL发挥功能。多个导电体24例如沿着X方向并排设置，且分别沿着Y方向延伸。也就是说，在1个导电体24的下表面，沿着Y方向并排的多个元件23共通地连接。
此外，在图3及图4中，对导电体21、元件22、元件23及导电体24以彼此相接的方式设置的情况进行了说明，但并不限定于此。例如，导电体21、元件22、元件23及导电体24各者也可经由导电性的接触插塞(未图示)而连接。
通过像以上那样构成，存储单元阵列10具有在对应的位线BL与字线WL之间设置着存储单元MC的交叉点结构。此外，在图3及图4中，对相对于位线BL配对有1条字线WL的情况进行了说明，但并不限定于此。例如，也可在位线BL的上方进一步积层存储单元MC及字线WL，由此存储单元阵列10具有积层型的交叉点结构。另外，字线WL与位线BL的上下关系并不拘于图3及图4所示的例子，而能够任意设计。
1.1.3磁阻效应元件的构成
其次，使用图5对第1实施方式的半导体存储装置的磁阻效应元件的构成进行说明。图5是表示第1实施方式的半导体存储装置的磁阻效应元件的构成的剖视图。在图5中，例如，表示出将图3及图4所示的元件22沿着与Z方向垂直的平面(例如，XZ平面)切开的截面的一例。
如图5所示，元件22(磁阻效应元件MTJ)包含作为存储层SL(Storage layer)发挥功能的强磁体221、作为隧道势垒层TB(Tunnel barrier layer)发挥功能的非磁体222、及作为参照层RL(Reference layer)发挥功能的强磁体223。
磁阻效应元件MTJ例如从字线WL侧朝向位线BL侧(沿着Z轴方向)，按照强磁体223、非磁体222及强磁体221的顺序，积层多种材料。磁阻效应元件MTJ例如作为垂直磁化型的MTJ元件发挥功能，所述垂直磁化型的MTJ元件是构成磁阻效应元件MTJ的磁体的磁化方向分别相对于膜面朝向垂直方向。
强磁体221具有强磁性，在与膜面垂直的方向具有易磁化轴方向。强磁体221具有朝向位线BL侧、字线WL侧中的任一方向的磁化方向。强磁体221例如含有钴铁硼(CoFeB)或硼化铁(FeB)，且可具有体心立方(bcc：Body-centered cubic)系的结晶结构。
非磁体222为非磁性的绝缘膜，例如含有氧化镁(MgO)。非磁体222设置在强磁体221与强磁体223之间。由此，强磁体221、非磁体222及强磁体223构成磁隧道结。
强磁体223具有强磁性，在与膜面垂直的方向具有易磁化轴方向。强磁体223具有朝向位线BL侧、字线WL侧中的任一方向的磁化方向。强磁体223例如含有钴铁硼(CoFeB)或硼化铁(FeB)。强磁体223的磁化方向固定，在图5的例子中，相对于设置着非磁体222的面朝向相反的面。此外，所谓“磁化方向固定”，是指在大小可使强磁体221的磁化方向反转的电流(转矩)下，磁化方向不变。
半导体存储装置1例如对像以上那样构成的磁阻效应元件MTJ直接流通写入电流，利用该写入电流对存储层SL及参照层RL注入转矩，从而对存储层SL的磁化方向及参照层RL的磁化方向进行控制。这种写入方式也称为旋转注入写入方式。磁阻效应元件MTJ能够利用存储层SL及参照层RL的磁化方向的相对关系是平行还是反平行，而采取低阻抗状态及高阻抗状态中的某一者。
如果对磁阻效应元件MTJ沿着图5中的箭头A1的方向，也就是从存储层SL朝向参照层RL的方向，流通某大小的写入电流Iw0，那么存储层SL及参照层RL的磁化方向的相对关系成为平行。在该平行状态的情况下，磁阻效应元件MTJ的阻抗值达到最低，磁阻效应元件MTJ被设定为低阻抗状态。该低阻抗状态称为“P(Parallel)状态”，例如规定为数据“0”的状态。
另外，如果对磁阻效应元件MTJ沿着图5中的箭头A2的方向，也就是从参照层RL朝向存储层SL的方向，流通大于写入电流Iw0的写入电流Iw1，那么存储层SL及参照层RL的磁化方向的相对关系成为反平行。在该反平行状态的情况下，磁阻效应元件MTJ的阻抗值达到最高，磁阻效应元件MTJ被设定为高阻抗状态。该高阻抗状态称为“AP(Anti-Parallel)状态”，例如规定为数据“1”的状态。在以后的说明中，按照所述数据的规定方法进行说明。
此外，数据“1”及数据“0”的规定方法并不限定于所述例子。例如，也可将P状态规定为数据“1”，将AP状态规定为数据“0”。
1.1.4读出电路的构成
其次，对第1实施方式的半导体存储装置的读出电路的构成进行说明。
图6是用来说明第1实施方式的半导体存储装置的读出电路的构成的框图。如图6所示，读出电路15包含前置放大器110及感测放大器120。
前置放大器110及感测放大器120例如与位线BL配对设置。也就是说，前置放大器110及感测放大器120的组针对每条位线BL分别设置。
前置放大器110经由对应的位线BL而连接于存储单元MC。前置放大器110及对应的感测放大器120经由节点VSMPL及VEVAL而连接。感测放大器120感测从前置放大器110供给至节点VSMPL及VEVAL的电压，并从存储单元MC读出数据。所读出的数据经由节点N4及N5而作为信号DO及DOB输出至读出电路15的外部。
以下，表示前置放大器110及感测放大器120的电路构成的一例。
1.1.4.1前置放大器的构成
首先，对前置放大器110的构成进行说明。
图7是用来说明第1实施方式的半导体存储装置的前置放大器的构成的电路图。如图7所示，前置放大器110包含晶体管T1、T2、T3、T4、T5、T6a、T6b、T7a、T7b、T8a及T8b、以及电容器C1及C2。晶体管T1、T2、T5、T6a、T7a及T8a例如具有n型的极性，晶体管T3、T4、T6b、T7b及T8b例如具有p型的极性。
晶体管T1包含连接于位线BL的第1端、连接于晶体管T2的第1端的第2端、及被供给信号REN的栅极。信号REN例如为指示从存储单元MC读出数据的读出动作的开始及结束的信号。晶体管T2包含连接于节点N1的第2端、及被供给信号VCLMP的栅极。信号VCLMP例如为用来将经由晶体管T2而施加至存储单元MC的电压调整(箝位)至特定大小的信号。
晶体管T3包含连接于节点N1的第1端及栅极、以及被供给电压VDD的第2端。电压VDD例如是为了驱动读出电路15而从电压产生电路16供给的电源电压。晶体管T4包含被供给电压VDD的第1端、连接于节点N2的第2端、及连接于节点N1的栅极。晶体管T3及T4作为电流镜电路发挥功能，构成为在读出动作时使与对存储单元MC流通的电流对应的电流流通至节点N2。
晶体管T5包含连接于节点N2的第1端、接地的第2端、及连接于节点VSMPL的栅极。
晶体管T6a包含连接于节点N2的第1端、连接于节点VSMPL的第2端、及被供给信号SMa的栅极。晶体管T6b包含连接于节点N2的第1端、连接于节点VSMPL的第2端、及被供给信号SMa的反转信号也就是信号SMb的栅极。由此，晶体管T6a及T6b例如构成为能够以同时成为接通状态或同时成为断开状态的方式进行控制。
晶体管T7a包含连接于节点VSMPL的第1端及第2端、以及被供给信号DSMa的栅极。晶体管T7b包含连接于节点VSMPL的第1端及第2端、以及被供给信号DSMa的反转信号也就是信号DSMb的栅极。由此，晶体管T7a及T7b例如构成为能够以同时成为接通状态或同时成为断开状态的方式进行控制。
此外，晶体管T7a及T7b构成为具有与晶体管T6a及T6b同等的尺寸。由此，晶体管T7a及T7b的开关特性与晶体管T6a及T6b的开关特性同等。此外，所谓晶体管的“尺寸”，例如，由晶体管的栅极宽度及栅极长度的比例来定义。
电容器C1包含连接于节点VSMPL的第1端、及接地的第2端。
晶体管T8a包含连接于节点N2的第1端、连接于节点VEVAL的第2端、及被供给信号Eva的栅极。晶体管T8b包含连接于节点N2的第1端、连接于节点VEVAL的第2端、及被供给信号EVa的反转信号也就是信号EVb的栅极。由此，晶体管T8a及T8b例如构成为能够以同时成为接通状态或同时成为断开状态的方式进行控制。
电容器C2包含连接于节点VEVAL的第1端、及接地的第2端。
通过像以上那样构成，前置放大器110能够基于对存储单元MC流通的电流，对节点VSMPL及VEVAL进行充电。
1.1.4.2感测放大器的构成
其次，对感测放大器120的构成进行说明。
图8是用来说明第1实施方式的半导体存储装置的感测放大器的构成的电路图。如图8所示，感测放大器120包含晶体管T9、T10、T11、T12、T13、T14、T15、T16、T17、T18、T19、T20、T21、T22、T23、T24、T25及T26。晶体管T15～T26例如具有n型的极性，晶体管T9～T14例如具有p型的极性。
晶体管T9包含被供给电压VDD的第1端、连接于节点N3的第2端、及被供给信号LATNB的栅极。信号LATNB例如为下述信号LATN的反转信号。
晶体管T10包含连接于节点N3的第1端、连接于节点N4的第2端、及连接于节点N5的栅极。晶体管T11包含连接于节点N3的第1端、连接于节点N5的第2端、及连接于节点N4的栅极。
晶体管T12包含连接于节点N4的第1端、连接于节点N5的第2端、及被供给信号SEN的栅极。信号SEN例如为指示感测供给至节点VSMPL及VEVAL的电压的感测处理的开始的信号之一。
晶体管T13包含被供给电压VDD的第1端、连接于节点N4的第2端、及被供给信号SEN的栅极。晶体管T14包含被供给电压VDD的第1端、连接于节点N5的第2端、及被供给信号SEN的栅极。
晶体管T15包含连接于节点N4的第1端、连接于节点N6的第2端、及连接于节点N5的栅极。晶体管T16包含连接于节点N6的第1端、连接于节点N8的第2端、及被供给信号SEN2的栅极。信号SEN2例如为与信号SEN一起指示感测处理的开始的信号之一。晶体管T17包含连接于节点N6的第1端、接地的第2端、及被供给信号LATN的栅极。信号LATN例如为指示感测处理的结束的信号之一。
晶体管T18包含连接于节点N5的第1端、连接于节点N7的第2端、及连接于节点N4的栅极。晶体管T19包含连接于节点N7的第1端、连接于节点N9的第2端、及被供给信号SEN2的栅极。晶体管T20包含连接于节点N7的第1端、接地的第2端、及被供给信号LATN的栅极。
晶体管T21包含连接于节点N8的第1端、接地的第2端、及连接于节点VSMPL的栅极。晶体管T22包含连接于节点N8的第1端、连接于晶体管T23的第1端的第2端、及被供给信号SHFTDO的栅极。信号SHFTDO例如为指示感测放大器120是否使节点VSMPL的电压偏压而进行感测的信号。晶体管T23包含接地的第2端、及被供给信号VSHFT的栅极。信号VSHFT例如为指示节点VSMPL或VEVAL的电压的偏压量的信号。
晶体管T24包含连接于节点N9的第1端、接地的第2端、及连接于节点VEVAL的栅极。晶体管T25包含连接于节点N9的第1端、连接于晶体管T26的第1端的第2端、及被供给信号SHFTDO的反转信号也就是信号SHFTDOB的栅极。信号SHFTDOB例如为指示感测放大器120是否使节点VEVAL的电压偏压而进行感测的信号。晶体管T26包含接地的第2端、及被供给信号VSHFT的栅极。
通过像以上那样构成，感测放大器120能够对供给至节点VSMPL及VEVAL的电压的大小关系进行比较，并将该比较结果从节点N4及N5分别作为信号DO及DOB而输出。此外，信号DOB为信号DO的反转信号。
1.2动作
其次，对第1实施方式的半导体存储装置中的动作进行说明。以下，主要对存储在存储单元MC的数据的读出动作进行说明。
1.2.1流程图
图9是用来说明第1实施方式的半导体存储装置中的读出动作的流程图。在图9中，表示出将存储在某存储单元MC的数据读出时所执行的各种处理。
如图9所示，在步骤ST10中，控制电路18对前置放大器110进行控制，执行第1单元存取处理。第1单元存取处理包含对读出对象的存储单元MC进行存取，并将基于存储在该存储单元MC的数据的电压充电至节点VSMPL的处理。此外，控制电路18在节点VSMPL的充电完成时，以将在节点VSMPL产生的噪音去除的方式对前置放大器110进行控制。在节点VSMPL产生的噪音主要是由于切换对节点VSMPL的充电进行控制的晶体管的通断而产生的。在以下的说明中，这种在节点VSMPL产生的噪音也称为“开关噪音”。
接着，在步骤ST20中，控制电路18对写入电路14进行控制，执行重设写入处理。重设写入处理包含通过对读出对象的存储单元MC写入特定数据，而将存储在存储单元MC的数据重设的处理。通过重设写入处理写入至存储单元MC的数据例如可应用数据“0”，但也可写入数据“1”。
接着，在步骤ST30中，控制电路18对前置放大器110进行控制，执行第2单元存取处理。第2单元存取处理包含对读出对象的存储单元MC进行存取，并将基于存储在该存储单元MC的数据的电压充电至节点VEVAL的处理。也就是说，在第2单元存取处理中，控制电路18将基于在步骤ST20中写入至存储单元MC的特定数据的电压充电至节点VEVAL。
接着，在步骤ST40中，控制电路18对感测放大器120进行控制，执行感测处理。感测处理为对在步骤ST10中充电至节点VSMPL的电压与在步骤ST30中充电至节点VEVAL的电压进行比较的处理。由此，感测放大器120判定存储在读出对象的存储单元MC的数据是否为与在步骤ST20中写入的特定数据不同的数据。
通过像以上那样动作，半导体存储装置1能够从读出对象的存储单元MC读出数据。
1.2.2时序图
图10是用来说明第1实施方式的半导体存储装置中的读出动作的时序图。在图10中，例示出在图9中所示的各种处理中供给至前置放大器110及感测放大器120的各种信号与充电至节点VSMPL及VEVAL的电压的关系。此外，在图10中，表示出在重设写入处理中对读出对象的存储单元MC写入数据“0”作为特定数据的情况作为一例。
如图10所示，在时刻t0至时刻t2，执行伴有开关噪音的去除的第1单元存取处理。具体来说，在时刻t0，前置放大器110将信号REN从“L”电平设为“H”电平，将晶体管T1设为接通状态。由此，对读出对象的存储单元MC施加特定电压，而流通与所存储的数据对应的电流。因此，经由电流镜电路而对节点N2流通与对存储单元MC流通的电流对应的电流。此时，前置放大器110将信号SMa及SMb分别设为“H”及“L”电平，将晶体管T6a及T6b设为接通状态，并且将信号DSMa及DSMb分别设为“L”及“H”电平，将晶体管T7a及T7b设为断开状态。由此，节点VSMPL的电压从电压VSS上升至电压V0。电压VSS为接地电压，例如为0V。电压V0例如设定为将晶体管T5设为接通状态的大小。
此外，虽然在图10中省略了图示，但充电至节点VSMPL的电压V0根据存储在读出对象的存储单元MC的数据而略有不同。例如，如果在读出对象的存储单元MC中存储着数据“0”的情况下，将充电至节点VSMPL的电压设为V0，那么在存储着数据“1”的情况下，充电至节点VSMPL的电压比电压V0低了差δ(＞0)。
节点VSMPL的电压稳定之后，在时刻t2，前置放大器110将信号SMa及SMb分别设为“L”及“H”电平，将晶体管T6a及T6b设为断开状态，并且将信号DSMa及DSMb分别设为“H”及“L”电平，将晶体管T7a及T7b设为接通状态。由此，节点VSMPL的充电停止。前置放大器110将信号REN从“H”电平设为“L”电平，将晶体管T1设为断开状态。由此，对存储单元MC流通的读出电流停止，第1单元存取处理结束。
此外，将晶体管T6a及T6b从接通状态切换为断开状态时，在节点VSMPL产生开关噪音。该开关噪音大至相对于所述差δ无法忽视的程度。另一方面，如上所述，晶体管T7a及T7b具有与晶体管T6a及T6b同等的开关特性。因此，将晶体管T7a及T7b从断开状态切换为接通状态时，在节点VSMPL产生与由于将晶体管T6a及T6b从接通状态切换为断开状态而产生的开关噪音大小相同且极性相反的开关噪音。因此，能够将在晶体管T6a及T6b被从接通状态切换为断开状态时产生的开关噪音利用在晶体管T7a及T7b被从断开状态切换为接通状态时产生的开关噪音来抵消。结果，前置放大器110能够抑制开关噪音的影响，且能够将节点VSMPL充电至电压V0。
接着，在时刻t2至时刻t4，执行重设写入处理。具体来说，在时刻t2，写入电路14通过将信号WRITE0从“L”电平设为“H”电平，而利用特定数据(例如数据“0”)覆写存储在读出对象的存储单元MC的数据。由此，存储在读出对象的存储单元MC的数据暂时消失。
此外，重设写入处理中，节点VEVAL成为浮动状态。因此，节点VEVAL例如可降低至电压VSS附近。
在时刻t4，写入电路14将信号WRITE0从“H”电平设为“L”电平。由此，结束重设写入处理。
接着，在时刻t4至时刻t6，执行第2单元存取处理。具体来说，在时刻t4，前置放大器110通过将信号REN从“L”电平设为“H”电平，而将晶体管T1再次设为接通状态。由此，对读出对象的存储单元MC施加特定电压，而流通与数据“0”对应的电流。此时，前置放大器110将信号EVa及EVb分别设为“H”及“L”电平，将晶体管T8a及T8b设为接通状态。由此，经由节点N2而对节点VEVAL进行充电。节点VEVAL的电压在时刻t5达到饱和。
此外，在第2单元存取处理时，利用充电至节点VSMPL的电压V0(或V0－δ)，晶体管T5成为接通状态。由此，在节点N2流通的电流被分流为对晶体管T8a及T8b流通的电流与对晶体管T5流通的电流。如上所述，节点VSMPL的电压根据存储在读出对象的存储单元MC的数据，比电压V0有大小为差δ的微小不同。由于该差δ，在晶体管T5流通的电流的大小变化。因此，根据存储在读出对象的存储单元MC的数据，从节点N2流通至晶体管T8a及T8b的电流变化，结果，充电后的节点VEVAL的电压变化。
更具体来说，存储在读出对象的存储单元MC的数据与通过重设写入处理所覆写的数据相同的情况下(在图10的例子中，为读出对象的存储单元MC中存储着数据“0”的情况)，节点VEVAL被充电而成为电压V0。另一方面，存储在读出对象的存储单元MC的数据与通过重设写入处理所覆写的数据不同的情况下(在图10的例子中，为读出对象的存储单元MC中存储着数据“1”的情况)，节点VEVAL被充电而成为大于电压V0的电压V1。电压V1与电压V0的差相对于差δ显著较大。
节点VEVAL的电压稳定之后，在时刻t6，前置放大器110将信号EVa及EVb分别设为“L”电平及“H”电平，将晶体管T8a及T8b设为断开状态。由此，节点VEVAL的充电停止。前置放大器110将信号REN从“H”电平设为“L”电平，将晶体管T1设为断开状态。由此，对存储单元MC流通的读出电流停止，第2单元存取处理结束。
接着，在时刻t6至时刻t8，执行感测处理。具体来说，在时刻t6，感测放大器120将信号SEN2及SEN分别设为“H”电平及“L”电平，将晶体管T12～T19设为接通状态，并且将信号LATN及LATNB分别设为“L”电平及“H”电平，将晶体管T9～T11、T17及T20设为断开状态。由此，晶体管T16对节点N8流通与节点VSMPL的电压对应的电流ISMPL，晶体管T19对节点N9流通与节点VEVAL的电压对应的电流IEVAL。
在时刻t7，感测放大器120将信号SEN设为“H”电平，将晶体管T12～T14设为断开状态。由此，来自晶体管T13及T14的电流供给中断。因此，节点N4的电位是基于电流ISMPL决定的，节点N5的电位是基于电流IEVAL决定的。因此，在节点N4与节点N5之间产生电位差，感测放大器120能够输出相互反转的信号DO及DOB。
此外，感测放大器120构成为能够利用信号VSHFT、SHFTDO及SHFTDOB，使电流ISMPL或电流IEVAL中的任一者位移。由此，感测放大器120能够使电流ISMPL的大小与电流IEVAL的大小互不相同，能够更确实地确定信号DO及DOB。
确定信号DO及DOB之后，在时刻t8，感测放大器120将信号LATN及LATNB分别设为“H”电平及“L”电平，使电流ISMPL及IEVAL停止。由此，感测处理结束。
至此，自存储单元MC的读出动作结束。
1.3本实施方式的效果
根据第1实施方式，能够抑制误读出。以下对本效果进行说明。
在前置放大器110中，节点VSMPL共通连接于晶体管T5的栅极、晶体管T6a及T6b各自的第2端、晶体管T7a及T7b各自的第1端及第2端、以及电容器C1的第1端。晶体管T6a及T6b与晶体管T7a及T7b是将尺寸加以调整以使开关特性同等而构成。由此，在第1存储单元存取处理中，能够将晶体管T6a及T6b被从接通状态切换为断开状态时在节点VSMPL产生的开关噪音通过将晶体管T7a及T7b从断开状态切换为接通状态来抵消。
图11是用来说明比较例的半导体存储装置中的读出动作的时序图。在比较例的半导体存储装置中的读出动作中，不执行图10中所说明的在时刻t2将晶体管T7a及T7b从断开状态切换为接通状态的处理。
更具体来说，如图11所示，在时刻t2，比较例的前置放大器将信号SMa及SMb分别设为“L”及“H”电平，将晶体管T6a及T6b设为断开状态。由此，节点VSMPL的充电停止。此时，节点VSMPL的电压由于开关噪音的产生，而从电压V0变为电压(V0－Δ)。在图11的例子中，图示出Δ＞0的情况。开关噪音Δ例如大至相对于伴随着存储在存储单元MC的数据的差异而在节点VSMPL产生的电压的差δ无法忽视的程度。
接着，执行重设写入处理之后，在时刻t4至时刻t6，执行第2单元存取处理。如上所述，被充电后的节点VEVAL的电压构成为根据在节点VSMPL产生的电压的差δ而变化。然而，在比较例中，节点VEVAL的电压会由于开关噪音Δ，而超过根据差δ所预期的变化量地变化。在图11的例子中，节点VEVAL在存储单元MC中被写入数据“0”的情况下(在数据不因重设写入处理而变化的情况下)成为电压V0'(＞V0)，在被写入数据“1”的情况下(在数据因重设写入处理而变化的情况下)成为与图10的情况大致相同的电压V1。在该情况下，根据存储单元MC的数据而产生的节点VEVAL的电压差变小(V1－V0＞V1－V0')。如果根据存储单元MC的数据而产生的节点VEVAL的电压差变小，那么用来正确地判定存储单元MC的数据的感度(范围)降低，所以不优选。
根据第1实施方式，在时刻t2，前置放大器110在将晶体管T6a及T6b切换为断开状态以后，将晶体管T7a及T7b切换为断开状态。由此，能够将由于晶体管T6a及T6b的开关而产生的开关噪音Δ抵消。由此，在第2单元存取处理时，能够抑制节点VEVAL的电压由于开关噪音Δ而意外变动，进而能够抑制数据的误读出。
2.第2实施方式
在第1实施方式中，对通过与将晶体管T6a及T6b设为断开状态同时地将晶体管T7a及T7b设为接通状态而避免产生开关噪音Δ的情况进行了说明，但并不限定于此。例如，晶体管T7a及T7b也可在与晶体管T6a及T6b不同的时序加以切换。在以下的说明中，省略关于与第1实施方式同等的构成及动作的说明，主要对与第1实施方式不同的构成及动作进行说明。
2.1读出动作的流程图
使用图12所示的流程图对第2实施方式的半导体存储装置中的读出动作进行说明。图12与第1实施方式中的图9对应，代替图9中的步骤ST10及ST30，而执行步骤ST10A及ST30A。
如图12所示，在步骤ST10A中，控制电路18对前置放大器110进行控制，执行第1单元存取处理。此外，在步骤ST10A中，第1单元存取处理时，前置放大器110不进行开关噪音Δ的去除。
接着，在步骤ST20中，控制电路18对写入电路14进行控制，执行重设写入处理。
接着，在步骤ST30A中，控制电路18对前置放大器110进行控制，执行第2单元存取处理。此外，在第2单元存取处理时，前置放大器110将开关噪音Δ去除。
接着，在步骤ST40中，控制电路18对感测放大器120进行控制，执行感测处理。
通过像以上那样动作，半导体存储装置1从读出对象的存储单元MC读出数据。
2.2读出动作的时序图
其次，使用图13所示的时序图对第2实施方式的半导体存储装置中的读出动作进行说明。图13与第1实施方式中的图10对应。
如图13所示，第1单元存取处理中节点VSMPL的电压上升至V0之后，在时刻t2，前置放大器110将信号SMa及SMb分别设为“L”及“H”电平，将晶体管T6a及T6b设为断开状态。由此，节点VSMPL的充电停止。然后，前置放大器110将信号REN从“H”电平设为“L”电平，将晶体管T1设为断开状态。由此，对存储单元MC流通的读出电流停止，第1单元存取处理结束。
此外，在时刻t2，晶体管T7a及T7b由于继续被维持为断开状态，所以在节点VSMPL产生开关噪音Δ。在图13的例子中，表示出节点VSMPL的电压成为V0－Δ(＜V0)的情况。
接着，在执行重设写入处理之后，执行第2单元存取处理。具体来说，在时刻t4，前置放大器110将信号REN从“L”电平设为“H”电平，将晶体管T1再次设为接通状态，并且将信号EVa及EVb分别设为“H”及“L”电平，将晶体管T8a及T8b设为接通状态。由此，经由节点N2而对节点VEVAL进行充电。
在时刻t5'，前置放大器110将信号DSMa及DSMb分别设为“H”电平及“L”电平，将晶体管T7a及T7b设为接通状态。由此，去除节点VSMPL的开关噪音Δ，使节点VSMPL成为电压V0。
节点VEVAL在时刻t5'以后成为电压V0或V1而达到饱和。此外，如上所述，在图13的例子中，节点VSMPL的电压V0－Δ低于电压V0。因此，在节点VEVAL的充电时经由晶体管T8a及T8b而流通的电流量增加，节点VEVAL的充电速度变快。因此，时刻t5'＜t5成立，能够使节点VEVAL的电压达到饱和所用的时间比在第1单元存取处理的结束时将开关噪音Δ抵消的情况下更短。
关于时刻t6以后的感测处理，由于与图10的情况同等，所以省略说明。
至此，自存储单元MC的读出动作结束。
2.3本实施方式的效果
根据第2实施方式，晶体管T7a及T7b在重设写入处理结束之后，且节点VEVAL的电压被充电至电压V0或V1的时刻t5'(＜t5)之前，被切换为接通状态。由此，能够利用在节点VSMPL由于所遭受的开关噪音Δ而变得低于电压V0的情况下，节点VEVAL的充电速度变快这个事实，缩短第2单元存取处理所需的时间。
另外，在将节点VEVAL的电压充电至所期望的值之后，晶体管T7a及T7b被切换为接通状态。因此，能够不伴有如图11所示的感测范围的减少地，对节点VEVAL进行充电。
3.第3实施方式
其次，对第3实施方式的半导体存储装置进行说明。第3实施方式在第2单元存取处理前将开关噪音去除的方面与第1实施方式共通。然而，第3实施方式在具有使在节点VEVAL产生的开关噪音的值更小且最终可抵消的构成的方面与第1实施方式不同。在以下的说明中，省略关于与第1实施方式同等的构成及动作的说明，主要对与第1实施方式不同的构成及动作进行说明。
3.1前置放大器的构成
图14是用来说明第3实施方式的半导体存储装置的前置放大器的构成的电路图。图13与第1实施方式中的图7对应。
如图13所示，前置放大器110还包含晶体管T6c及T6d，且代替晶体管T7a及T7b而包含晶体管T7c及T7d。晶体管T6c及T7c例如具有n型的极性，晶体管T6d及T7d例如具有p型的极性。
晶体管T6c及T6d在节点N2与节点VSMPL之间，并联连接于晶体管T6a及T6b。也就是说，晶体管T6c包含连接于节点N2的第1端、连接于节点VSMPL的第2端、及被供给信号SMc的栅极。晶体管T6d包含连接于节点N2的第1端、连接于节点VSMPL的第2端、及被供给信号SMc的反转信号也就是信号SMd的栅极。由此，晶体管T6c及T6d例如构成为能够以同时成为接通状态或同时成为断开状态的方式进行控制。
此外，晶体管T6c及T6d构成为具有小于晶体管T6a及T6b的尺寸。因此，由于晶体管T6c及T6d的开关而产生的开关噪音小于由于晶体管T6a及T6b的开关而产生的开关噪音Δ。
晶体管T7c包含连接于节点VSMPL的第1端及第2端、以及被供给信号DSMc的栅极。晶体管T7d包含连接于节点VSMPL的第1端及第2端、以及被供给信号DSMc的反转信号也就是信号DSMd的栅极。由此，晶体管T7c及T7d例如构成为能够以同时成为接通状态或同时成为断开状态的方式进行控制。
此外，晶体管T7c及T7d构成为具有与晶体管T6c及T6d同等的尺寸。由此，晶体管T7c及T7d的开关特性与晶体管T6c及T6d的开关特性同等。
3.2读出动作的时序图
其次，使用图15所示的时序图对第3实施方式的半导体存储装置中的读出动作进行说明。图15与第1实施方式中的图10对应。
如图15所示，第1单元存取处理中节点VSMPL的电压上升至V0之后，在时刻t1，前置放大器110将信号SMa及SMb分别设为“L”及“H”电平，将晶体管T6a及T6b设为断开状态。由此，在节点VSMPL产生由于晶体管T6a及T6b的开关而产生的相对较大的开关噪音Δ。然而，晶体管T6c及T6d依然为接通状态，节点VSMPL继续被较弱地充电。因此，开关噪音Δ的影响逐渐缓和，节点VSMPL的电压逐渐恢复至电压V0。
节点VSMPL的电压稳定之后，在时刻t2，前置放大器110将信号SMc及SMd分别设为“L”及“H”电平，将晶体管T6c及T6d设为断开状态，并且将信号DSMc及DSMd分别设为“H”及“L”电平，将晶体管T7c及T7d设为接通状态。由此，节点VSMPL的充电停止。前置放大器110将信号REN从“H”电平设为“L”电平，将晶体管T1设为断开状态。由此，对存储单元MC流通的读出电流停止，伴有开关噪音的去除的第1单元存取处理结束。
此外，将晶体管T6c及T6d从接通状态切换为断开状态时，在节点VSMPL产生由于晶体管T6c及T6d的开关而产生的相对较小的开关噪音Δ'(＜Δ)。另一方面，如上所述，晶体管T7c及T7d具有与晶体管T6c及T6d同等的开关特性。因此，将晶体管T7c及T7d从断开状态切换为接通状态时，在节点VSMPL产生与开关噪音Δ'大小相同且极性相反的开关噪音－Δ'。因此，能够将由于晶体管T6c及T6d的开关而产生的开关噪音Δ'利用由于晶体管T7a及T7b的开关而产生的开关噪音－Δ'来抵消。结果，前置放大器110能够抑制开关噪音的影响，且能够将节点VSMPL充电至电压V0。
时刻t2以后的重设写入处理、第2单元存取处理及感测处理由于与图10的情况同等，所以省略说明。
至此，自存储单元MC的读出动作结束。
3.3本实施方式的效果
根据第3实施方式，前置放大器110构成为能够利用由尺寸互不相同的晶体管(晶体管T6a及T6b的组、以及晶体管T6c及T6d的组)形成的2条电流路径，对节点VSMPL进行充电。而且，在节点VSMPL，连接着具有与所述尺寸较小的晶体管T6c及T6d同等的尺寸的晶体管T7c及T7d。由此，能够降低有可能在节点VSMPL产生的开关噪音的大小，且能够将该开关噪音从节点VSMPL去除。
补充一点，开关噪音未必会如图11等所说明的那样，使节点VSMPL的电压降低。例如，根据前置放大器110的制造工艺或温度变动、及电压VDD的变动等，有可能产生使节点VSMPL的电压上升的开关噪音。在该情况下，存在比起利用开关噪音使节点VEVAL的充电时间缩短来说更理想的是直接将开关噪音的影响去除的情况。另外，为了抵消开关噪音而形成的晶体管的开关特性有可能出现差异。因此，在开关噪音较大的情况下，存在无法从节点VSMPL将开关噪音的影响完全去除的情况。
根据第3实施方式，前置放大器110在节点VSMPL的充电后，将尺寸较大的晶体管T6a及T6b设为断开状态，且将晶体管T6c及T6d维持为接通状态。由此，节点VSMPL会被暂时地施加由于晶体管T6a及T6b的开关而产生的开关噪音Δ，但利用经由晶体管T6c及T6d进行的充电，能够缓和该开关噪音Δ的影响。
另外，前置放大器110在节点VSMPL的电压稳定之后，将晶体管T6c及T6d设为断开状态。由此，施加至节点VSMPL的开关噪音Δ'变得小于开关噪音Δ。因此，假设就算将晶体管T7c及T7d设为接通状态也无法将开关噪音Δ'的影响完全去除，可即便如此也能够降低残留在节点VSMPL开关噪音的影响。因此，能够抑制数据的误读出。
4.第4实施方式
其次，对第4实施方式的半导体存储装置进行说明。在第4实施方式中，具有能够根据状况区分使用第2实施方式中所说明的读出动作与第3实施方式中所说明的读出动作的构成。在以下的说明中，省略关于与第2实施方式及第3实施方式同等的构成及动作的说明，主要对与第2实施方式及第3实施方式不同的构成及动作进行说明。
4.1半导体存储装置的构成
图16是用来说明第4实施方式的半导体存储装置的构成的框图。如图16所示，半导体存储装置1还具备监控电路19。
监控电路19对半导体存储装置1内的动作状况进行监控，并取得用来判断将施加至节点VSMPL的开关噪音去除的时序的监控信息。监控电路19将监控信息送出至控制电路18。
监控电路19的监控项目例如可包括前置放大器110内的PVT变动因素，也就是制造差异、温度或电压等。更具体来说，例如，在监控电路19对制造差异进行监控的情况下，监控电路19可监控到前置放大器110内所形成的p型晶体管及n型晶体管中哪一者的耦合电容较大。另外，例如，在监控电路19对温度进行监控的情况下，监控电路19可监控到前置放大器110内的晶体管的动作温度。另外，例如，在监控电路19对电压进行监控的情况下，监控电路19可监控到节点N2的电压是电压VDD/2以上还是小于VDD/2。
此外，并不限定于所述例子，监控电路19可应用任意构成，只要其能够对可判定施加至节点VSMPL的开关噪音的适当去除时序的项目进行监控，且能够取得该监控信息。
控制电路18如果接收来自监控电路19的监控信息，那么基于该监控信息，判定在哪个时序将开关噪音去除较为有利(换句话说，使开关噪音的产生与去除的时序错开是否有效)。控制电路18决定判定的结果、从节点VSMPL将开关噪音去除的时序(例如，是在第2单元存取处理之前去除，还是在第2单元存取处理过程中去除)，并将这些应用于读出动作。
4.2前置放大器的构成
图17是用来说明第4实施方式的半导体存储装置的前置放大器的构成的电路图。
如图17所示，前置放大器110除了包含第1实施方式的图7中所说明的晶体管T6a、T6b、T7a及T7b以外，还包含第3实施方式的图14中所说明的晶体管T6c、T6d、T7c及T7d。
也就是说，晶体管T6a及T6b与晶体管T7a及T7b构成为相互具有同等的尺寸且具有同等的开关特性。晶体管T6c及T6d与晶体管T7c及T7d构成为相互具有同等的尺寸且具有同等的开关特性。
4.3读出动作的流程图
其次，使用图18所示的流程图对第4实施方式的半导体存储装置中的读出动作进行说明。
如图18所示，在步骤ST2中，监控电路19对前置放大器110的PVT差异进行监控，并取得监控信息。监控电路19将监控信息送出至控制电路18。
在步骤ST4中，控制电路18基于监控信息，判定使开关噪音的产生与去除的时序错开是否有效。使开关噪音的产生与去除的时序错开是否有效例如也可换成下面这种说法：通过对节点VSMPL施加开关噪音，能否使对节点VEVAL的充电速度变快，从而缩短节点VEVAL的充电所需的时间。更具体来说，例如，控制电路18可基于来自监控电路19的与节点N2的电压相关的监控信息，如果节点N2小于VDD/2那么判定为使开关噪音的产生与去除的时序错开有效，如果为VDD/2以上那么判定为无效。
在判定为使开关噪音的产生与去除的时序错开有效的情况下(步骤ST4；是)，控制电路18以在第2单元存取中将开关噪音去除的方式对前置放大器110进行控制，且执行读出动作。也就是说，控制电路18在步骤ST10中执行不伴有开关噪音的去除的第1单元存取处理。控制电路18在步骤ST20中，执行重设写入处理。控制电路18在步骤ST30中，执行伴有开关噪音的去除的第2单元存取处理。然后，控制电路18在步骤ST40中，执行感测处理。
这一系列步骤ST10、ST20、ST30及ST40例如与第2实施方式的图13中所说明的处理对应。由此，能够利用节点VSMPL的开关噪音使节点VEVAL达到饱和所用的时间缩短，且通过最终将开关噪音去除而将节点VEVAL充电至适当的值。
另一方面，在判定为使开关噪音的产生与去除的时序错开无效的情况下(步骤ST4；否)，控制电路18以在第2单元存取之前将开关噪音去除的方式对前置放大器110进行控制，且执行读出动作。此外，“使开关噪音的产生与去除的时序错开无效”也可换成“使开关噪音的去除时序与产生时序一致有效”这种说法。在该情况下，控制电路18在步骤ST10A中执行伴有开关噪音的去除的第1单元存取处理。控制电路18在步骤ST20中，执行重设写入处理。控制电路18在步骤ST30A中，执行不伴有开关噪音的去除的第2单元存取处理。然后，控制电路18在步骤ST40中，执行感测处理。
这一系列步骤ST10A、ST20、ST30A及ST40例如与第3实施方式的图15中所说明的处理对应。由此，能够在第2单元存取处理之前，从节点VSMPL将开关噪音去除。
4.4本实施方式的效果
根据第4实施方式，监控电路19取得与前置放大器110的制造差异、温度及电压相关的监控信息。由此，控制电路18能够获得用来事先预测施加至节点VSMPL的开关噪音对节点VEVAL带来的影响的信息。因此，控制电路18能够根据前置放大器110的动作状况，适当地切换读出动作中的开关噪音的去除时序。
具体来说，控制电路18基于监控信息，判定开关噪音的去除时序。控制电路18在判定为使开关噪音的去除时序与产生时序错开有效的情况下，在节点VEVAL的充电开始之后，从节点VSMPL将开关噪音去除。由此，能够通过利用施加至节点VSMPL的开关噪音而使节点VEVAL的充电速度变快，从而能够获得与第2实施方式相同的效果。
另外，控制电路18在判定为使开关噪音的去除时序与产生时序错开无效的情况下，在节点VEVAL的充电开始之前，从节点VSMPL将开关噪音去除。去除开关噪音时，在节点VSMPL的充电完成之后，将相互并联设置在充电路径的尺寸不同的晶体管按照尺寸由大到小的顺序设为断开状态。由此，能够抑制施加至节点VSMPL的开关噪音的大小，从而能够获得与第3实施方式相同的效果。
5.其它
此外，并不限定于所述第1至第4实施方式，而可应用各种变化。
例如，对所述各实施方式中叙述的存储单元MC由磁阻效应元件MTJ与作为2端子开关的开关元件SEL构成的情况进行了说明，但并不限定于此。例如，存储单元MC也可由磁阻效应元件MTJ与作为3端子开关的开关元件SEL(例如，选择晶体管)构成。
此外，在所述各实施方式中，以使用磁阻效应元件作为阻抗变化元件来存储数据的MRAM为例进行了说明，但并不限定于此。
例如，也可应用于与MRAM相同的阻抗变化型存储器，例如ReRAM(ResistiveRandom Access Memory，电阻式随机存取存储器)、PCRAM(Phase Change Random AccessMemory，相变随机存取存储器)等具有利用阻抗变化来存储数据的元件的半导体存储装置。
另外，可应用于不限易失性存储器、非易失性存储器，而具有能够利用伴随电流或电压的施加而发生的阻抗变化来存储数据、或者通过将伴随阻抗变化而产生的阻抗差转换为电流差或电压差来读出所存储的数据的元件的半导体存储装置。
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式来实施，能够在不脱离发明主旨的范围内，进行各种省略、替换、变更。这些实施方式或它们的变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 半导体存储装置
10 存储单元阵列
11 行选择电路
12 列选择电路
13 解码电路
14 写入电路
15 读出电路
16 电压产生电路
17 输入输出电路
18 控制电路
19 监控电路
20 半导体衬底
21、24 导电体
22、23 元件
110 前置放大器
120 感测放大器
221、223 强磁体
222 非磁体

Claims (12)

1.一种半导体存储装置，具备存储单元及控制电路，
所述控制电路以如下方式构成：
基于存储在所述存储单元的第1数据将第1电压充电至第1节点，
在产生所述第1电压之后对所述存储单元写入第2数据，
基于所述第2数据将第2电压充电至第2节点，
基于所述第1电压及所述第2电压，判定所述第1数据是否与所述第2数据不同；且包含：
第1开关元件，包含电连接于所述第1节点的第1端、及电连接于所述第1节点与所述第2节点之间的第3节点的第2端；
第2开关元件，包含电连接于所述第1节点的第1端及第2端，且具有与所述第1开关元件相同的尺寸；及
第3开关元件，包含电连接于所述第2节点的第1端、及电连接于所述第3节点的第2端。
2.根据权利要求1所述的半导体存储装置，其中
所述控制电路以如下方式构成：在将所述第1开关元件切换为断开状态以后，将所述第2开关元件切换为接通状态。
3.根据权利要求2所述的半导体存储装置，其中
所述控制电路以如下方式构成：在将所述第3开关元件切换为接通状态之前，将所述第2开关元件切换为接通状态。
4.根据权利要求2所述的半导体存储装置，其中
所述控制电路以如下方式构成：在将所述第3开关元件切换为接通状态之后，将所述第2开关元件切换为接通状态。
5.根据权利要求1所述的半导体存储装置，其中
所述控制电路还包含第4开关元件，所述第4开关元件相对于所述第1开关元件并联连接于所述第1节点与所述第3节点之间，
所述第1开关元件及所述第2开关元件具有小于所述第4开关元件的尺寸。
6.根据权利要求5所述的半导体存储装置，其中
所述控制电路以如下方式构成：
在将所述第4开关元件切换为断开状态之后，将所述第1开关元件切换为断开状态，
在将所述第1开关元件切换为断开状态以后，将所述第2开关元件切换为接通状态。
7.根据权利要求1所述的半导体存储装置，其中
所述控制电路还包含：
第4开关元件，相对于所述第1开关元件并联连接于所述第1节点与所述第3节点之间；及
第5开关元件，包含电连接于所述第1节点的第1端及第2端，且具有与所述第4开关元件相同的尺寸；
所述第1开关元件及所述第2开关元件具有小于所述第4开关元件及所述第5开关元件的尺寸。
8.根据权利要求7所述的半导体存储装置，其
还具备对所述控制电路的动作状况进行监控的监控电路，
所述控制电路以如下方式构成：
在来自所述监控电路的信息满足条件的情况下，
在将所述第4开关元件切换为断开状态之后，将所述第1开关元件切换为断开状态，
在将所述第1开关元件切换为断开状态以后且将所述第3开关元件切换为接通状态之前，将所述第2开关元件切换为接通状态；
在所述信息不满足所述条件的情况下，
在将所述第1开关元件切换为断开状态之前，将所述第4开关元件切换为断开状态，
在将所述第1开关元件切换为断开状态以后且将所述第3开关元件切换为接通状态之后，将所述第2开关元件切换为接通状态。
9.根据权利要求8所述的半导体存储装置，其中
所述动作状况包括所述第3节点的电压，
满足所述条件包括所述第3节点的电压为特定值以上。
10.根据权利要求1所述的半导体存储装置，其中
所述控制电路还包含第6开关元件，所述第6开关元件包含电连接于所述第3节点的第1端、接地的第2端、及电连接于所述第1节点的栅极。
11.根据权利要求1所述的半导体存储装置，其中
所述存储单元包含阻抗变化元件。
12.根据权利要求11所述的半导体存储装置，其中
所述阻抗变化元件为磁阻效应元件。
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