CN115050408A - 非易失性存储设备 - Google Patents

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CN115050408A CN202210171179.1A CN202210171179A CN115050408A CN 115050408 A CN115050408 A CN 115050408A CN 202210171179 A CN202210171179 A CN 202210171179A CN 115050408 A CN115050408 A CN 115050408A
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Abstract

实施例提供了一种非易失性存储设备，其包括具有可高度集成的三维结构的架构。实施例的非易失性存储设备包括：第一布线，其在第一方向上延伸；第二布线，其在与第一方向相交的第二方向上延伸；存储单元，其被设置在第一层与第二层之间，并具有第一和第二端子，该存储单元包括可变电阻元件；第一驱动电路，其能够供应第一电位和低于第一电位的第二电位；第二驱动电路，其供应极性与第一电位的极性不同的第三电位；第三驱动电路，其能够供应第二电位和高于第二电位的第四电位；第四驱动电路，其供应极性与第一电位的极性不同的第五电位；以及控制电路，其被电连接到第一至第四驱动电路。

Description

非易失性存储设备
相关申请的交叉引用
本申请基于并且要求于2021年3月8日提交的在先日本专利申请No.2021-036568和于2021年9月15日提交的美国专利申请No.17/475822的优先权的权益，其整体内容通过引用被并入本文。
技术领域
本发明的实施例涉及非易失性存储设备。
背景技术
例如，已知的非易失性存储设备可以是包括存储单元的磁阻随机存取存储器(MRAM)，每个存储单元包括磁性隧道结(MTJ)元件。对于这种非易失性存储设备，考虑具有三维结构的架构。通常，在具有该架构的非易失性存储设备中，在其中布置存储单元的存储单元阵列之下提供驱动这些存储单元的电路(在下文中也被称为阵列下电路(CUA))。
发明内容
实施例提供了一种非易失性存储设备，其包括具有可高度集成的三维结构的架构。
根据实施例的非易失性存储设备包括：第一布线，其被设置在第一层中，并在第一方向上延伸；第二布线，其被设置在第一层上面的第二层中，并在与第一方向相交的第二方向上延伸；存储单元，其被设置在位于第一层与第二层之间的第三层中，并具有被电连接到第一布线的第一端子和被电连接到第二布线的第二端子，该存储单元包括可变电阻元件，该可变电阻元件具有在写入电流从第一端子和第二端子中的一个流向另一个时变化的电阻；第一驱动电路，其被电连接到第一布线的一端，并能够供应第一电位和低于第一电位的第二电位；第二驱动电路，其被电连接到第一布线的另一端，并供应极性与第一电位的极性不同的第三电位；第三驱动电路，其被电连接到第二布线的一端，并能够供应第二电位和高于第二电位的第四电位；第四驱动电路，其被电连接到第二布线的另一端，并供应极性与第一电位的极性不同的第五电位；以及控制电路，其被电连接到第一至第四驱动电路。
附图说明
图1是示出根据第一实施例的非易失性存储设备的电路图；
图2A是示出根据第一实施例的非易失性存储设备的剖视图；
图2B是示出根据第一实施例的非易失性存储设备的剖视图；
图2C是根据第一实施例的存储阵列的鸟瞰图；
图3A是示出根据第一实施例的非易失性存储设备的存储单元的配置的图；
图3B是示出根据第一实施例的非易失性存储设备的存储元件的剖视图；
图4A和图4B是用于解释根据第一实施例的非易失性存储设备的写入操作的第一示例的图；
图5A和图5B是用于解释根据第一实施例的非易失性存储设备的写入操作的第二示例的图；
图6是示出比较例的非易失性存储设备的电路图；
图7是示出根据第二实施例的非易失性存储设备的剖视图；
图8是示出根据第二实施例的非易失性存储设备的剖视图；
图9是示出根据第三实施例的非易失性存储设备的剖视图；以及
图10是示出根据第三实施例的非易失性存储设备的剖视图。
具体实施方式
以下是参考附图对根据本发明的实施例的非易失性存储设备的描述。
(第一实施例)
图1示出了根据第一实施例的非易失性存储设备(在下文中也简称为存储设备)。存储设备包括存储单元阵列100、驱动电路210、220、230和240、以及控制电路300。存储单元阵列100包括字线WL1、WL2、WL3和WL4、分别与这些字线相交的位线BL1、BL2、BL3和BL4、以及在字线WLi(i＝1,…,4)和位线BLj(j＝1,…,4)的相交区域中提供的存储单元11ij。存储单元11ij(i,j＝1,...,4)具有第一端子和第二端子。第一端子被电连接到对应的字线WLi，第二端子被电连接到对应的位线BLj。注意，在本实施例中，存储单元阵列100包括四个字线WL1至WL4、四个位线BL1至BL4、以及4×4个存储单元1111至1144。然而，在m和n是自然数的情况下，存储单元阵列100可包括m个字线WL1至WLm、n个位线BL1至BLn、以及在其交叉区域中提供的mn个存储单元1111至11mn。
字线WLi(i＝1,...,4)被设置在第一层中，并被布置为在第一方向(x方向)上延伸，位线BLj(j＝1,...,4)被设置在第一层之上的第三层中，并被布置为在与第一方向相交的第二方向(y方向)上延伸，存储单元11ij(i,j＝1,...,4)被设置在第一层与第三层之间的第二层中，并被布置为在与第一方向(x方向)和第二方向(y方向)相交的第三方向(z方向)上延伸。驱动电路210、220、230和240以及控制电路300被设置在比在其中设置字线WL1至WL4的第一层低的层中。注意，驱动电路210、220、230和240由控制电路300控制。
图2A示出了沿着与图1所示的字线WL2平行的x-z平面取得的第一实施例的存储设备的剖面。图2B示出了沿着与位线BL2平行的y-z平面取得的剖面。图2C示出了第一实施例的存储设备的存储单元阵列100的鸟瞰图。如可从图2A至图2C看出的，第一实施例的存储设备包括具有三维结构的架构。
字线WLi(i＝1,...,4)的一端被电连接到驱动电路210，并且另一端被电连接到驱动电路220。位线BLj(j＝1,...,4)的一端被电连接到驱动电路230，并且另一端被电连接到驱动电路240。在本文中，“A被电连接到B”意指A可以被直接连接到B或者A可以经由电导体被间接连接到B。
驱动电路210包括针对每个字线WLi(i＝1,...,4)提供并串联连接的p沟道晶体管212和n沟道晶体管214。p沟道晶体管212的源极被电连接到供应电位VDD(例如，正电位)的电源。n沟道晶体管214的源极被电连接到供应电位VSS(例如，0V)的电源(也被指示为VSS)。p沟道晶体管212的漏极和n沟道晶体管214的漏极被电连接到对应的字线WLi(i＝1,...,4)的一端。p沟道晶体管212的栅极和n沟道晶体管214的栅极从控制电路300接收控制信号。
驱动电路220包括针对每个字线WLi(i＝1,…,4)提供的n沟道晶体管222。n沟道晶体管222的源极被电连接到供应电位VNN(＝-VDD)的电源(也被指示为VNN)，漏极被电连接到对应的字线WLi(i＝1,...,4)的另一端，并且栅极从控制电路300接收控制信号。
驱动电路230包括针对每个位线BLj(j＝1,...,4)提供并串联连接的p沟道晶体管232和n沟道晶体管234。p沟道晶体管232的源极被电连接到电源VDD。n沟道晶体管234的源极被电连接到电源VSS(0V)。p沟道晶体管232的漏极和n沟道晶体管234的漏极被电连接到对应的位线BLj(j＝1,...,4)的一端。p沟道晶体管232的栅极和n沟道晶体管234的栅极从控制电路300接收信号。
驱动电路240包括针对每个位线BLj(j＝1,…,4)提供的n沟道晶体管242。n沟道晶体管242的源极被电连接到电源VNN(＝-VDD)，漏极被电连接到对应的位线BLi(i＝1,…,4)的另一端，并且栅极从控制电路300接收控制信号。
如图3B所示，存储单元11ij(i,j＝1,...,4)包括串联连接的存储元件12和开关元件14。存储元件12是具有第一电阻值和高于第一电阻值的第二电阻值的可变电阻元件。在写入电流从存储单元的第一和第二端子中的一个流向另一个的情况下，存储元件12能够将其电阻值从第一和第二电阻值中的一个改变为另一个。例如，在当写入电流从第一端子流向第二端子时第一电阻值可被改变为第二电阻值的情况下，当写入电流从第二端子流向第一端子时，第二电阻值可被改变为第一电阻值。
该可变电阻元件是例如磁性隧道结(MTJ)元件，并且包括具有固定磁化方向的磁性层(在下文中也称为参考层)12a、具有可变磁化方向的磁性层(在下文中也称为存储层)12c、以及在参考层12a与存储层12c之间提供的非磁性绝缘层(在下文中也称为隧道势垒层)12b，如图3A所示。在本文中，“具有固定磁化方向”意指磁化方向在写入电流被施加到存储元件之前(在写入之前)和之后(在写入之后)不改变，“具有可变磁化方向”意指磁化方向可以在写入电流被施加到存储元件之前和之后改变。在参考层12a和存储层12c的磁化方向彼此平行(相同方向)的情况下，MTJ元件的电阻值低。在磁化方向彼此反平行(相反方向)的情况下，电阻值高。
尽管磁化方向与参考层和存储层的堆叠方向正交或者与图3A中的膜平面(表面)平行，但是，磁化方向可以是与堆叠方向平行的方向，或者是与膜平面正交的方向。在磁化方向与堆叠方向平行的情况下，存储层12c和参考层12a每一个具有垂直的磁各向异性。在磁化方向与堆叠方向正交的情况下，存储层12c和参考层12a每一个具有平面内磁各向异性。
(平行→反平行)
现在描述当存储层12c的磁化方向与参考层12a的磁化方向平行(平行)时，在存储层12c的磁化方向改变为反平行方向(反平行)的情况下要实现的写入方法。在这种情况下，写入电流从参考层12a经由隧道势垒层12b流向存储层12c。然后，电子在与写入电流方向相反的方向上流动，并从存储层12c流向参考层12a。在存储层12c中流动时自旋极化的电子穿过隧道势垒层12b，然后到达隧道势垒层12b与参考层12a之间的界面。大部分自旋极化电子在与存储层12c的磁化方向相同的方向上具有磁化，并且少数部分具有与存储层12c的磁化方向相反的方向。在与参考层12a的磁化方向相同的方向上具有磁化的电子穿过上述的界面，并流入参考层12a。另一方面，在与参考层12a的磁化方向相反的方向上具有磁化的电子由上述的界面反射，经由隧道势垒层12b流入存储层12c，对存储层12c中的磁化施加自旋力矩，并将存储层12c中的磁化方向反转为与参考层12a的磁化方向相反的方向。也就是说，存储层12c的磁化方向变得与参考层12a的磁化方向反平行。
(反平行→平行)
现在描述当存储层12c的磁化方向与参考层12a的磁化方向反平行(反平行)时，在存储层12c的磁化方向改变为平行方向(平行)的情况下要实现的写入方法。在这种情况下，写入电流从存储层12c经由隧道势垒层12b流向参考层12a。然后，电子在与写入电流的方向相反的方向上流动，并且从参考层12a流向存储层12c。在参考层12a中流动时自旋极化的电子穿过隧道势垒层12b，然后到达隧道势垒层12b与存储层12c之间的界面。大部分自旋极化电子在与参考层12a的磁化方向相同的方向上具有磁化，并且少数部分具有与参考层12a的磁化方向相反的方向。在与存储层12c的磁化方向相反的方向上具有自旋的电子在穿过上述的界面之后流入存储层12c，对存储层12c中的磁化施加自旋力矩，并将存储层12c中的磁化方向反转为与参考层12a的磁化方向相同的方向。另一方面，在与存储层12c的磁化方向相同的方向上具有自旋的电子流入存储层12c。也就是说，存储层12c的磁化方向变成与参考层12a的磁化方向平行。
进一步地，在每个存储单元11ij(i,j＝1,...,4)中，被串联连接到存储元件12的开关元件14具有两个端子。这两个端子中的一个被连接到对应的存储元件12，另一个被连接到字线。开关元件14具有开关的功能，其在向存储元件12写入和从存储元件12读取信息(磁化方向)期间控制针对对应的存储元件12的电流供应。更具体地，在被施加到某一存储单元11ij(i,j＝1,…,4)的电压低于阈值Vth(例如VDD或更高)的情况下，存储单元中的开关元件14被切断作为具有大电阻值的绝缘体，并进入关闭状态。在被施加到存储单元的电压等于或高于阈值Vth的情况下，存储单元被视为具有小电阻值的导体，并且电流流入存储单元，以使得存储单元进入开启状态。也就是说，开关元件14具有能够根据被施加到存储单元11ij(i,j＝1,…,4)的电压的幅度而在施加电流与阻断电流之间切换的功能，而不管在其中流动的电流的方向。
(写入方法的第一示例)
接下来，参考图4A和图4B描述第一实施例的存储设备中的写入方法的第一示例。在本实施例中，在每个存储单元11ij(i,j＝1,...,4)中，参考层12a被电连接到对应的字线WLi，并且存储层12c被电连接到对应的位线BLj。也就是说，在存储元件12的参考层12a被直接连接到每个存储单元11ij(i,j＝1,2,3,4)中的对应字线WLi的情况下，存储层12c经由开关元件14被电连接到位线BLj。在存储元件12的参考层12a经由开关元件14被连接到字线WLi的情况下，存储层12c被直接连接到位线BLj。
图4A是用于解释执行写入以使得存储单元1122的存储元件12的存储层12c的磁化方向从与参考层12a的磁化方向平行的方向改变为与参考层12a的磁化方向反平行的方向的情况的图。注意，在图4A中，除了被连接到字线WL2和位线BL2的晶体管212、222、232和242之外，未示出图1所示的驱动电路210、220、230和240。
首先，使用驱动电路210、220、230、240，对所有的字线WL1至WL4以及所有的位线BL1至BL4施加电位VSS。可以通过关断驱动电路210的晶体管212、驱动电路220的晶体管222、驱动电路230的晶体管232和驱动电路240的晶体管242并接通驱动电路210的晶体管214和驱动电路230的晶体管234来实现这一点。
接下来，为了将信息写入存储单元1122的存储元件12，接通被连接到字线WL2的晶体管212，并且关断晶体管222。进一步地，关断被连接到位线BL2的晶体管232，并且接通晶体管242(参见图4A)。因此，电位VDD被施加到字线WL2，电位VNN被施加到位线BL2，写入电压(＝VDD-VNN)被施加到存储单元1122的存储元件12，并且写入电流从字线WL2流入存储单元1122和位线BL2。由于存储单元1122的参考层12a被电连接到字线WL2，并且存储层12c被电连接到位线BL2，因此，写入电流从参考层12a流到存储层12c，并且如上文所描述的，存储层12c的磁化方向被反转为与参考层12a的磁化方向相反(反平行)的方向。
在该时间点，电压VSS被施加到与半选择的存储单元1121、1123和1124相对应的位线BL1、BL3和BL4，半选择的存储单元1121、1123和1124被连接到电压VDD被施加到其上的所选择的字线WL2并且不经历写入。因此，等于或低于开关元件14的阈值Vth的电压VDD-VSS(＝VDD)被施加到半选择的存储单元1121、1123和1124，并且不执行写入。也就是说，可以防止错误写入。而且，电压VSS被施加到与半选择的存储单元1112、1132和1142相对应的字线WL1、WL3和WL4，半选择的存储单元1112、1132和1142被连接到具被有施加到其的电压VNN的所选择的位线BL2并且不经历写入。因此，等于或低于开关元件14的阈值Vth的电压VDD-VSS(＝VDD)被施加到半选择的存储单元1112、1132和1142，并且不执行写入。
图4B是用于解释执行写入以使得存储单元1122的存储层12c的磁化方向从与参考层12a的磁化方向反平行的方向改变为与参考层12a的磁化方向平行的方向的情况的图。注意，在图4B中，除了被连接到字线WL2和位线BL2的晶体管212、222、232和242之外，未示出图1所示的驱动电路210、220、230和240。
首先，使用驱动电路210、220、230、240，对所有字线WL1至WL4和所有位线BL1至BL4施加电位VSS。可以通过关断驱动电路210的晶体管212、驱动电路220的晶体管222、驱动电路230的晶体管232和驱动电路240的晶体管242并且接通驱动电路210的晶体管214和驱动电路230的晶体管234来实现这一点。
接下来，为了将信息写入存储单元1122的存储元件12，关断被连接到字线WL2的晶体管212，并且接通晶体管222。进一步地，接通被连接到位线BL2的晶体管232，并且关断晶体管242(参见图4B)。因此，电位VNN被施加到字线WL2，电位VDD被施加到位线BL2，写入电压(＝VDD-VNN)被施加到存储单元1122，并且写入电流从位线BL2流入存储单元1122和字线WL2。由于存储单元1122的参考层12a被电连接到字线WL2，并且存储层12c被电连接到位线BL2，写入电流从存储层12c流向参考层12a，并且如上文所描述的，存储层12c的磁化方向被反转为与参考层12a的磁化方向相同(平行)的方向。
在该时间点，电压VSS被施加到与半选择的存储单元1112、1132和1142相对应的字线WL1、WL3和WL4，该半选择的存储单元1112、1132和1142被连接到电压VDD被施加到其上的所选择的位线BL2并且不经历写入。因此，等于或低于开关元件14的阈值Vth的电压VDD-VSS被施加到半选择的存储单元1121、1123和1124，并且不执行写入。也就是说，可以防止错误写入。而且，电压VSS被施加到与半选择的存储单元1121、1123和1124相对应的位线BL1、BL3和BL4，该半选择的存储单元1121、1123和1124被连接到电压VNN被施加到其上的所选择的字线WL2并且不经历写入。因此，等于或低于开关元件14的阈值Vth的电压VDD-VSS(例如，VDD)被施加到半选择的存储单元1121、1123和1124，并且不执行写入。也就是说，可以防止错误写入。
(写入方法的第二示例)
接下来，参考图5A和图5B描述第一实施例的存储设备中的写入方法的第二示例。通常，在存储元件是MTJ元件的情况下，当从平行方向到反平行方向写入信息时，与在从反平行方向到平行方向写入信息时需要的电压相比较，需要更高的电压。因此，如图5A和图5B所示，在用于从反平行方向到平行方向写入信息的驱动电路230中，被连接到晶体管232的源极的电位从VDD改变为VDD”(＝VDD-α,α<VDD)。而且，被连接到驱动电路220中的晶体管222的源极的电位从-VDD改变为-VDD”。
如从图5A可以看出，以与图4A所示的第一示例的写入操作相同的方式执行从平行方向到反平行方向写入信息的操作。
在从反平行方向到平行方向写入信息的情况下，如图5B所示地执行写入。图5B是用于解释执行写入以使得存储单元1122的存储层12c的磁化方向从与参考层12a的磁化方向反平行的方向改变为与参考层12a的磁化方向平行的方向的情况的图。注意，在图5B中，除了被连接到字线WL2和位线BL2的晶体管212、222、232和242之外，未示出图1所示的驱动电路210、220、230和240。
首先，使用驱动电路210、220、230、240，对所有字线WL1至WL4和所有位线BL1至BL4施加电位VSS。可以通过关断驱动电路210的晶体管212、驱动电路220的晶体管222、驱动电路230的晶体管232和驱动电路240的晶体管242并且接通驱动电路210的晶体管214和驱动电路230的晶体管234来实现这一点。
接下来，为了将信息写入存储单元1122的存储元件12，关断被连接到字线WL2的晶体管212，并且接通晶体管222。进一步地，接通被连接到位线BL2的晶体管232，并且关断晶体管242(参见图5B)。因此，-VDD”被施加到字线WL2，-VDD”被施加到位线BL2，写入电压(＝VDD”-(-VDD”)＝VDD”+VDD”)被施加到存储单元1122，并且写入电流从位线BL2流入存储单元1122和字线WL2。由于存储单元1122的参考层12a被电连接到字线WL2，并且存储层12c被电连接到位线BL2，写入电流从存储层12c流向参考层12a，并且如上文所描述的，存储层12c的磁化方向被反转为与参考层12a的磁化方向相同(平行)的方向。
在该时间点，电压VSS被施加到与半选择的存储单元1112、1132和1142相对应的字线WL1、WL3和WL4，该半选择的存储单元1112、1132和1142被连接到VDD”被施加到其上的所选择的位线BL2并且不经历写入。因此，等于或低于开关元件14的阈值Vth的VDD”-VSS被施加到半选择的存储单元1121、1123和1124，并且不执行写入。也就是说，可以防止错误写入。而且，电压VSS被施加到与半选择的存储单元1121、1123和1124相对应位线BL1、BL3和BL4，该半选择的存储单元1121、1123和1124被连接到-|VDD被施加到其上的所选择的字线WL2并且不经历写入。因此，等于或低于开关元件14的阈值Vth的-VDD”-VSS(例如，-VDD”)被施加到半选择的存储单元1121、1123和1124，并且不执行写入。也就是说，可以防止错误写入。
(读取方法)
接下来，参考从存储单元1122的存储元件12读取信息的示例情况，描述在存储设备中实现的读取方法。在这种情况下，字线WL2和位线BL2由图1所示的控制电路300选择，从这些所选择的布线中的一个(例如，字线WL2)向另一个(例如，位线BL2)施加读取电流，并且测量所选择的布线之间的电压以执行读取。该读取电流的绝对值小于上述写入电流的绝对值，并且足够大以防止错误写入。
如上文所描述的，在第一实施例中，字线和位线在写入操作之前被预充电到电位VSS，并且因此，可以执行稳定的写入操作。
(比较例)
接下来，参考图6描述根据第一实施例的比较例的存储设备。存储设备包括具有与图1所示的存储设备的存储单元阵列100相同的结构的存储单元阵列100。进一步地，由p沟道晶体管和n沟道晶体管形成的传输门216的一端以及n沟道晶体管218的源极和漏极中的一个被电连接到每个字线WLi(i＝1,2,3,4)的一端。传输门216的另一端被电连接到供应电位VHH(例如，5V)的电源(在下文中也称为VHH)或供应电位VSS的电源VSS。传输门216的p沟道晶体管的栅极和n沟道晶体管218的栅极被电连接。n沟道晶体管218的源极和漏极中的另一个被连接到供应电位VHH/2的电源。
同时，由p沟道晶体管和n沟道晶体管形成的传输门236的一端以及n沟道晶体管238的源极和漏极中的一个被电连接到每个位线BLj(j＝1,2,3,4)的一端。传输门236的另一端被电连接到供应电位VHH(例如，5V)的电源(在下文中也称为VHH)或供应电位VSS的电源VSS。传输门236的p沟道晶体管的栅极和n沟道晶体管238的栅极被电连接。n沟道晶体管238的源极和漏极中的另一个被连接到供应电位VHH/2的电源。
接下来，描述用于将信息写入该比较例的存储设备的方法。首先，电位VSS被施加到字线WL1至WL4和位线BL1至BL4，以用于写入信息。这如下文所描述地执行。被电连接到字线WL1至WL4中的每一个的传输门216的另一端被电连接到电源VSS，并且传输门216被接通。在该时间点，n沟道晶体管218处于关闭状态。然后，电位VSS被施加到所有字线WL1至WL4。而且，被电连接到位线BL1至BL4中的每一个的传输门236的另一端被电连接到电源VSS，并且传输门236被接通。在该时间点，n沟道晶体管238处于关闭状态。然后，电位VSS被施加到所有位线BL1至BL4。
接下来，执行写入以将存储单元1122的存储层的磁化方向从与参考层的磁化方向平行的方向切换到与参考层的磁化方向反平行的方向。在这种情况下，写入电流被施加到字线WL2、存储单元1122和位线BL2，如参考图4所描述的情况。这如下文所描述地执行。首先，传输门216的另一端被电连接到电源VHH，并接通传输门216。在该时间点，其源极和漏极中的一个被电连接到字线WL2的n沟道晶体管218处于关闭状态。然后，电位VHH被施加到字线WL2。进一步地，关断被电连接到未被选择的字线WL1、WL3和WL4中的每一个的传输门216，并接通n沟道晶体管218。然后，电位VHH/2经由n沟道晶体管218被施加到未被选择的字线WL1、WL3和WL4。
另一方面，传输门236的另一端被电连接到电源VSS，并接通传输门236。在该时间点，其源极和漏极中的一个被电连接到位线BL2的n沟道晶体管238处于关闭状态。然后，电位VSS被施加到位线BL2。进一步地，关断被电连接到未被选择的位线BL1、BL3和BL4中的每一个的传输门236，并接通n沟道晶体管238。然后，电位VHH/2经由n沟道晶体管238被施加到未被选择的位线BL1、BL3和BL4。
如上文所描述的，写入电流在字线WL2、存储单元1122和位线BL2中流动，并且写入被执行以将所选择的存储单元1122的存储层的磁化方向从与参考层的磁化方向平行的方向切换到与参考层的磁化方向反平行的方向，如参考图4所描述的情况。另一方面，VHH/2(＝VHH-VHH/2)被施加到半选择的存储单元1121、1123和1124，电位VHH/2被施加到半选择的存储单元1112、1132和1142，并且不对这些存储单元中的每一个执行写入。
接下来，执行写入以将存储单元1122的存储层的磁化方向从与参考层的磁化方向平行的方向切换到与参考层的磁化方向反平行的方向。在执行该写入之前，电位VSS被施加到字线WL1至WL4和位线BL1至BL4，如上文所描述的情况。然后，写入电流被施加到位线BL2、存储单元1122和字线WL2，如参考图5所描述的情况。这如下文所描述地执行。首先，传输门236的另一端被电连接到电源VHH，并接通传输门236。在该时间点，其源极和漏极中的一个被电连接到位线BL2的n沟道晶体管238处于关闭状态。然后，电位VHH被施加到位线BL2。进一步地，关断被电连接到未被选择的位线BL1、BL3和BL4中的每一个的传输门236，并接通n沟道晶体管238。然后，电位VHH/2经由n沟道晶体管238被施加到未被选择的位线BL1、BL3和BL4。
另一方面，传输门216的另一端被电连接到电源VSS，并接通传输门216。在该时间点，其源极和漏极中的一个被电连接到字线WL2的n沟道晶体管218处于关闭状态。然后，电位VSS被施加到字线WL2。进一步地，关断被电连接到未被选择的字线WL1、WL3和WL4中的每一个的传输门216，并接通n沟道晶体管218。然后，电位VHH/2经由n沟道晶体管218被施加到未被选择的字线WL1、WL3和WL4。
如上文所描述的，写入电流在位线BL2、存储单元1122和字线WL2中流动，并且写入被执行以将所选择的存储单元1122的存储层的磁化方向从与参考层的磁化方向反平行的方向切换到与参考层的磁化方向平行的方向，如参考图5所描述的情况。另一方面，VHH/2(＝VHH-VHH/2)被施加到半选择的存储单元1121、1123和1124，电位VHH/2被施加到半选择的存储单元1112、1132和1142，并且不对这些存储单元中的每一个执行写入。
如上文所描述的，在该比较例中，构成驱动字线和位线的传输门216和236的晶体管、以及晶体管218和238以5V的电压来驱动。
在第一实施例中，另一方面，驱动字线和位线的晶体管212、214、222、224、232、234、242和244用VDD驱动。因此，在第一实施例中，可以使驱动电路的晶体管的尺寸(例如，沟道长度)小于比较例的尺寸，并且可以大大减小CUA的尺寸。而且，可以降低驱动电压，并且可以降低功耗。
如上文所描述的，根据该实施例，可以提供一种非易失性存储设备，其包括具有可高度集成的三维结构的架构。
尽管在该实施例中字线WL1至WL4被设置在位线BL1至BL4下面，但是，字线WL1至WL4可设置在位线BL1至BL4上面。
进一步地，在该实施例中，MTJ元件被用作存储元件12。然而，用非磁性金属层替换隧道势垒层的巨磁阻(GMR)元件也可以实现相同的效果。
而且，在两个电极之间插入金属氧化物的存储元件可被用作存储元件12。在这种情况下，非易失性存储设备是电阻随机存取存储器(ReRAM)。
(第二实施例)
现在参考图7和图8描述根据第二实施例的非易失性存储设备(在下文中也称为存储设备)。第二实施例的存储设备具有如下配置：在图1至图2C所示的第一实施例的存储设备的位线上面的第五层中提供多个(例如，四个)新的字线，并且在这些字线与上文所描述的位线之间新提供了存储单元。
图7是沿着在图8中定义的剖面B-B取得的第二实施例的存储设备的剖视图。图8是沿着在图7中定义的剖面A-A取得的第二实施例的存储设备的剖视图。第二实施例的存储设备包括存储单元阵列100A。存储单元阵列100A包括第一阵列101和在第一阵列101上面提供的第二阵列102。
如同第一实施例的存储单元阵列100，第一阵列101包括：被设置在第一层中并且被布置为在第一方向(x方向)上延伸的字线WLi 1(i＝1,...,4)，被设置在第一层上面的第三层中并且被布置为在与第一方向相交的第二方向(y方向)上延伸的位线BLj 1(j＝1,...,4)，以及被设置在第一层与第三层之间的第二层中并且被布置为在与第一方向(x方向)和第二方向(y方向)相交的第三方向(z方向)上延伸的存储单元11ij 1(i,j＝1,...,4)。存储单元11ij 1(i,j＝1,…,4)被提供在字线WLi 1与位线BLj 1之间的交叉区域中，并且每一个包括第一端子和第二端子。在存储单元11ij 1(i,j＝1,...,4)中，第一端子被电连接到对应的字线WLi 1，第二端子被电连接到对应的位线BLj 1。每个存储单元11ij 1(i,j＝1,...,4)具有与图3A所示的存储单元11ij相同的结构。因此，在形成存储单元11ij 1(i,j＝1,...,4)的存储元件12中，参考层12a被电连接到对应的字线WLi 1，存储层12c被电连接到对应的位线BLj 1，如同第一实施例。
第二阵列102包括：被设置在第三层中并且被布置为在第二方向(y方向)上延伸的位线BLj 1(j＝1,...,4)，被设置在第三层上面的第五层中并且被布置为在第一方向(x方向)上延伸的字线WLi 2(i＝1,...,4)，以及被设置在第三层与第五层之间的第四层中并且被布置为在第三方向(z方向)上延伸的存储单元11ij 2(i,j＝1,...,4)。也就是说，第一阵列101和第二阵列102共享被设置在第三层中并且被布置为在第二方向(y方向)上延伸的位线BLj 1(j＝1,...,4)。存储单元11ij 2(i,j＝1,…,4)被提供在字线WLi 2与位线BLj 1之间的交叉区域中，并且每一个包括第一端子和第二端子。在存储单元11ij 2(i,j＝1,...,4)中，第一端子被电连接到对应的字线WLi 2，第二端子被电连接到对应的位线BLj 1。每个存储单元11ij 2(i,j＝1,...,4)具有与图3A所示的存储单元11ij相同的结构。因此，在形成存器单元11ij 2(i,j＝1,...,4)的存储元件12中，参考层12a被电连接到对应的字线WLi 2，存储层12c被电连接到对应的位线BLj 1，如同第一实施例。
如图7所示，第二实施例的存储设备设有：驱动电路2101，其包括被电连接到第一阵列101的每个字线WLi 1(i＝1,...,4)的一端并且串联连接的p沟道晶体管2121和n沟道晶体管2141；以及驱动电路2201，其包括被电连接到另一端的n沟道晶体管2221。注意，在该实施例中，在驱动电路2101中，p沟道晶体管2121和n沟道晶体管2141的栅极共同连接，并从栅极共同连接到的控制电路300接收字线选择信号。p沟道晶体管2121的源极被电连接到电源VDD，漏极被连接到n沟道晶体管2141的漏极并且被电连接到对应的字线WLi 1(i＝1,...,4)。n沟道晶体管2141的漏极被电连接到接地电源VSS，并且源极被电连接到对应的字线WLi 1(i＝1,...,4)。
进一步地，驱动电路2201的n沟道晶体管2221的漏极被电连接到对应的字线WLi 1(i＝1,...,4)的另一端，并且源极被电连接到电源VNN。
同时，第二阵列102设有：驱动电路2102，其包括被电连接到每个字线WLi 2(i＝1,...,4)的一端并且串联连接的p沟道晶体管2122和n沟道晶体管2142；以及驱动电路2202，其包括被电连接到另一端的n沟道晶体管2222。注意，在该实施例中，在驱动电路2102中，p沟道晶体管2122和n沟道晶体管2142的栅极共同连接，并且从栅极共同连接到的控制电路300接收字线选择信号。p沟道晶体管2122的源极被电连接到电源VDD，漏极被连接到n沟道晶体管2142的漏极并且被电连接到对应的字线WLi 2(i＝1,...,4)。n沟道晶体管2142的漏极被电连接到接地电源VSS，源极被电连接到对应的字线WLi 2(i＝1,...,4)。驱动电路2202的n沟道晶体管2222的漏极被电连接到对应的字线WLi 2(i＝1,...,4)的另一端，源极被电连接到电源VNN。
而且，如图8所示，该实施例的存储设备设有：驱动电路2301，其包括漏极被电连接到位线BLj 1(j＝1,...,4)的一端、源极被电连接到电源VDD并且栅极从控制电路300接收位线选择信号的p沟道晶体管2322、以及漏极被电连接到位线BLj 1(j＝1,...,4)的一端、源极被电连接到接地电源VSS并且栅极从控制电路300接收控制信号的n沟道晶体管2341；以及驱动电路2401，其包括n沟道晶体管2421，其漏极被电连接到位线BLj 1(j＝1,...,4)的另一端，源极被电连接到电源VNN，并且栅极从控制电路300接收控制信号。
注意，驱动电路2101、2201、2301、2401、2102、2202、2302和2402以及控制电路300被设置在比在其中设置字线WL1 1至WL4 1的第一层低的层中。
(写入操作)
接下来，，参考例如信息(磁化方向)被写入第一阵列101的存储单元1122 1的示例情况描述写入操作。首先，在信息写入之前，电位VSS被施加到所有字线WL1 1至WL4 1和所有位线BL1 1至BL4 1，以执行预充电操作。这可以通过关断驱动电路2201的晶体管2221并将用于驱动电路2101的字线选择信号设置在H(高)电平处来执行。在该时间点，预充电操作可以或者可以不在第二阵列中执行。
然后，以与在第一实施例中描述的情况相同的方式将信息写入存储单元1122 1的存储元件12。如图4或图5所示，例如，向被连接到所选择的存储单元1122 1的字线WL2 1和位线BL2 1中的每一个供应电位，并且向除了字线WL2 1之外的字线和除了位线BL2 1之外的位线供应电位VSS。结果，在所选择的存储单元1122 1的第一端子与第二端子之间待被施加的电压被设置在VDD-VNN，并且在每个未被选择的存储单元的第一端子与第二端子之间待被施加的电压被设置在(VDD-VNN)/2或0V。
在信息被写入第二阵列102中的所选择的存储单元的情况下，执行相同的操作。
注意，从第一阵列101或第二阵列102中的所选择的存储单元读取信息以与在第一实施例中描述的情况相同的方式执行。
如上文所描述的，根据第二实施例，可以使驱动电路的晶体管的尺寸(例如沟道长度)更小，并且可以大大减小CUA的尺寸，与第一实施例一样。而且，可以降低驱动电压，并且可以降低功耗。因此，根据第二实施例，可以提供具有包括可高度集成的三维结构的架构的非易失性存储设备。
在第二实施例中，存储设备可以具有如下结构：设置多个新的位线以在其中设置字线WL1 2至WL4 2的层上面的层中在y方向上延伸，并且在这些新的位线与字线WL1 2至WL4 2之间的交叉区域中新设置存储单元，这是在第二阵列上面具有第三阵列的结构。进一步地，在m是4或更大的整数的情况下，存储设备可以具有包括第一至第m阵列的结构。
(第三实施例)
现在参考图9和图10描述根据第三实施例的非易失性存储设备(在下文中也称为存储设备)。
图9是沿着在图10中定义的剖面B-B取得的第三实施例的存储设备的剖视图。图10是沿着在图9中定义的剖面A-A取得的第三实施例的存储设备的剖视图。
第三实施例的存储设备具有与图7和图8所示的第二实施例的存储设备相同的配置，除了进一步包括：具有用于每个字线WLi 1(i＝1,...,4)的n沟道晶体管2511的驱动电路2501，以及具有用于每个字线WLi 1(i＝1,...,4)的n沟道晶体管2512的驱动电路2502。n沟道晶体管2511的漏极被电连接到对应的字线WLi 1(i＝1,...,4)的另一端，源极被电连接到电源VSS，并且栅极将从控制电路300接收控制信号。n沟道晶体管2512的漏极被电连接到对应的字线WLi 2(i＝1,...,4)的另一端，源极被电连接到电源VSS，并且栅极将从控制电路300接收控制信号。
注意，驱动电路2101、2201、2301、2401、2501、2102、2202、2302、2402和2502以及控制电路300被设置在比在其中设置字线WL1 1至WL4 1的第一层低的层中。
进一步地，在第三实施例的存储设备中，相同的字线选择信号被输入到驱动电路2101和驱动电路2102，驱动电路2101的p沟道晶体管2121的源极被电连接到电源FX1，驱动电路2102的p沟道晶体管2122的源极被电连接到电源FX2，并且驱动电路2201的p沟道晶体管2221的源极被电连接到电源FY1。每一个电源FX1、FX2和FY1具有VDD或VSS的值。下面通过示例写入操作对此进行描述。
(写入操作)
在信息要被写入第一阵列101的存储单元1122 1的情况下，电位VSS被供应给第一阵列101的所有字线WL1 1至WL4 1，并且电位VSS被供应给所有位线BL1 1至BL4 1，以首先执行预充电。这可以通过接通驱动电路2501的n沟道晶体管2511和驱动电路2301的n沟道晶体管2341来实现。
在该时间点，预充电操作可以或者可以不在第二阵列中执行。
然后，信息以与在第一实施例中描述的情况相同的方式被写入存储单元1122 1的存储元件12。如图4或图5所示，例如，向被连接到所选择的存储单元1122 1的字线WL2 1和位线BL2 1中的每一个供应电位，并且向除了字线WL2 1之外的字线和除了位线BL2 1之外的位线供应电位VSS。在该时间点，在电位VDD被供应给字线WL2 1的情况下，电源FX1被设置为电源VDD，如图4所示，例如，电源FX2被设置为电源VSS，并且用于驱动电路2101和驱动电路2102的字线控制信号被设置在L(低)电平。在这种情况下，驱动电路2102的p沟道晶体管2122进入开启状态，并且字线WL2 2进入浮动状态。因此，驱动电路2502的n沟道晶体管2512被接通，以将电位VSS供应给字线WL2 2。
因此，在所选择的存储单元1122 1的第一端子与第二端子之间待被施加的电压被设置在VDD-VNN，并且在每个未被选择的存储单元的第一端子与第二端子之间待被施加的电压被设置在(VDD-VNN)/2或0V。
注意，在第三实施例中，电源FY1被固定到VDD。然而，存储设备可以具有如下结构：多个新的位线被设置以在其中设置字线WL1 2至WL4 2的层上面的层中在y方向上延伸，并且在这些新的位线与字线WL1 2至WL4 2之间的交叉区域中新设置存储单元，这是在第二阵列上面具有第三阵列的结构。在这种情况下，电源FY2(未示出)被供应给多个新的位线，并且电源FY1和电源FY2的功能与电源FX1和电源FX2相同。也就是说，电源FY1和电源FY2具有电位VDD或电位VSS的值。
在信息被写入第二阵列102中的所选择的存储单元的情况下，执行相同的操作。
注意，从第一阵列101或第二阵列102中的所选择的存储单元读取信息以与在第一实施例中描述的情况相同的方式执行。
如上文所描述的，根据第三实施例，可以使驱动电路的晶体管的尺寸(例如沟道长度)更小，并且可以大大减小CUA的尺寸，与第一实施例相同。而且，可以降低驱动电压，并且可以降低功耗。因此，根据第三实施例，可以提供包括具有可高度集成的三维结构的架构的非易失性存储设备。
虽然已经描述了某些实施例，但是这些实施例仅以示例的方式呈现，并且不旨在限制本发明的范围。实际上，可以以各种其他形式实现本文所描述的新颖的方法和系统；此外，可以进行本文所描述的方法和系统的形式的各种省略、替代和改变，而不脱离本发明的精神。所附的权利要求及其等同物旨在覆盖如落在本发明的范围和精神内的这种形式或修改。
标记的解释
1111～1144:存储单元
12：存储元件
12a：参考层
12b：隧道势垒层
12c：存储层
14：开关元件
100、100A:存储单元阵列
101：第一阵列
102：第二阵列
210、220、230、240：驱动电路
212：p沟道晶体管
214、234、242：n沟道晶体管
300：控制电路
WL1～WL4、WL1 1～WL4 1、WL1 2～WL4 2:字线
BL1～BL4:位线。

Claims (23)

1.一种非易失性存储设备，包括：
第一布线，其被设置在第一层中，并在第一方向上延伸；
第二布线，其被设置在所述第一层上面的第二层中，并在与所述第一方向相交的第二方向上延伸；
存储单元，其被设置在位于所述第一层与所述第二层之间的第三层中，并具有被电连接到所述第一布线的第一端子和被电连接到所述第二布线的第二端子，所述存储单元包括可变电阻元件，所述可变电阻元件具有在写入电流从所述第一端子和所述第二端子中的一个流到另一个时变化的电阻；
第一驱动电路，其被电连接到所述第一布线的一端，并能够供应第一电位和低于所述第一电位的第二电位；
第二驱动电路，其被电连接到所述第一布线的另一端，并供应极性与所述第一电位的极性不同的第三电位；
第三驱动电路，其被电连接到所述第二布线的一端，并能够供应所述第二电位和高于所述第二电位的第四电位；
第四驱动电路，其被电连接到所述第二布线的另一端，并供应极性与所述第一电位的极性不同的第五电位；以及
控制电路，其被电连接到所述第一驱动电路至所述第四驱动电路。
2.根据权利要求1所述的非易失性存储设备，其中，所述第二电位是所述第一电位和所述第三电位的平均值。
3.根据权利要求1所述的非易失性存储设备，其中，所述存储单元进一步包括开关元件，所述开关元件在所述第一端子与所述第二端子之间被串联连接到所述可变电阻元件，并控制针对所述可变电阻元件的电流供应。
4.根据权利要求1所述的非易失性存储设备，其中，
所述第一驱动电路包括：第一p沟道晶体管，其具有被电连接到所述第一布线的所述一端的漏极、被电连接到供应所述第一电位的第一电源的源极、以及从所述控制电路接收控制信号的栅极；以及第一n沟道晶体管，其具有被电连接到所述第一布线的所述一端的漏极、被电连接到供应所述第二电位的第二电源的源极、以及从所述控制电路接收控制信号的栅极，
所述第二驱动电路包括：第二n沟道晶体管，其具有被电连接到所述第一布线的所述另一端的漏极、被电连接到供应所述第三电位的第三电源的源极、以及从所述控制电路接收控制信号的栅极，
所述第三驱动电路包括：第二p沟道晶体管，其具有被电连接到所述第二布线的所述一端的漏极、被电连接到供应所述第四电位的第四电源的源极、以及从所述控制电路接收控制信号的栅极；以及第三n沟道晶体管，其具有被电连接到所述第二布线的所述一端的漏极、被电连接到所述第二电源的源极、以及从所述控制电路接收控制信号的栅极，以及
所述第四驱动电路包括第四n沟道晶体管，其具有被电连接到所述第二布线的所述另一端的漏极、被电连接到供应所述第五电位的第五电源的源极、以及从所述控制电路接收控制信号的栅极。
5.根据权利要求1所述的非易失性存储设备，其中，
当使得电流经由所述存储单元从所述第一布线流到所述第二布线以将信息写入所述可变电阻元件时，所述控制电路使得所述第一驱动电路将所述第一电位供应给所述第一布线，并使得所述第四驱动电路将所述第五电位供应给所述第二布线，以及
当使得电流经由所述存储单元从所述第二布线流到所述第一布线以将信息写入所述可变电阻元件时，所述控制电路使得所述第三驱动电路将所述第四电位供应给所述第二布线，并使得所述第二驱动电路将所述第三电位供应给所述第一布线。
6.根据权利要求1所述的非易失性存储设备，其中，在信息被写入所述可变电阻元件之前，所述控制电路使得所述第一驱动电路将所述第二电位供应给所述第一布线，并使得所述第三驱动电路将所述第二电位供应给所述第二布线。
7.根据权利要求1所述的非易失性存储设备，其中，所述可变电阻元件包括具有固定磁化方向的第一磁性层、具有可变磁化方向的第二磁性层、以及被设置在所述第一磁性层与所述第二磁性层之间的非磁性绝缘层。
8.一种非易失性存储设备，包括：
多个第一布线，其被设置在第一层中，并被布置为在第一方向上延伸；
多个第二布线，其被设置在所述第一层上面的第二层中，并且被布置为在与所述第一方向相交的第二方向上延伸；
多个第一存储单元，其被设置在所述第一层与所述第二层之间的第三层中，并且被设置在所述多个第一布线与所述多个第二布线之间的交叉区域中，每个第一存储单元包括第一端子和第二端子，所述第一端子被电连接到对应的第一布线，所述第二端子被电连接到对应的第二布线，每个第一存储单元包括第一可变电阻元件，所述第一可变电阻元件具有在写入电流从所述第一端子和所述第二端子中的一个流到另一个时变化的电阻；
第一驱动电路，其被电连接到所述多个第一布线的一端，并能够供应第一电位和低于所述第一电位的第二电位；
第二驱动电路，其被电连接到所述多个第一布线的另一端，并供应极性与所述第一电位的极性不同的第三电位；
第三驱动电路，其被电连接到所述多个第二布线的一端，并能够供应所述第二电位和高于所述第二电位的第四电位；
第四驱动电路，其被电连接到所述多个第二布线的另一端，并供应极性与所述第一电位的极性不同的第五电位；以及
控制电路，其被电连接到所述第一驱动电路至所述第四驱动电路。
9.根据权利要求8所述的非易失性存储设备，其中，所述第二电位是所述第一电位和所述第三电位的平均值。
10.根据权利要求8所述的非易失性存储设备，其中，所述多个第一存储单元中的每个第一存储单元进一步包括第一开关元件，其在所述第一端子与所述第二端子之间被串联连接到所述第一可变电阻元件，并控制针对所述第一可变电阻元件的电流供应。
11.根据权利要求8所述的非易失性存储设备，其中，
所述第一驱动电路被提供用于所述多个第一布线，并且包括：第一p沟道晶体管，其具有被电连接到对应的第一布线的所述一端的漏极、被电连接到供应所述第一电位的第一电源的源极、以及从所述控制电路接收控制信号的栅极；以及第一n沟道晶体管，其具有被电连接到所述对应的第一布线的所述一端的漏极、被电连接到供应所述第二电位的第二电源的源极、以及从所述控制电路接收控制信号的栅极，
所述第二驱动电路被提供用于所述多个第一布线，并且包括：第二n沟道晶体管，其具有被电连接到所述对应的第一布线的所述另一端的漏极、被电连接到供应所述第三电位的第三电源的源极、以及从所述控制电路接收控制信号的栅极，
所述第三驱动电路被提供用于所述多个第二布线，并且包括：第二p沟道晶体管，其具有被电连接到对应的第二布线的所述一端的漏极、被电连接到供应所述第四电位的第四电源的源极、以及从所述控制电路接收控制信号的栅极；以及第三n沟道晶体管，其具有被电连接到所述对应的第二布线的所述一端的漏极、被电连接到所述第二电源的源极、以及从所述控制电路接收控制信号的栅极，以及
所述第四驱动电路被提供用于所述多个第二布线，并且包括：第四n沟道晶体管，其具有被电连接到所述对应的第二布线的所述另一端的漏极、被电连接到供应所述第五电位的第五电源的源极、以及从所述控制电路接收控制信号的栅极。
12.根据权利要求8所述的非易失性存储设备，其中，
当所述多个存储单元中的一个存储单元被选择并且信息将要被写入所选择的存储单元的所述第一可变电阻元件中时，
为了通过从与所选择的存储单元相对应的第一布线经由所选择的存储单元向对应的第二布线施加电流来将信息写入所述第一可变电阻元件，所述控制电路使得所述第一驱动电路将所述第一电位供应给与所选择的存储单元相对应的第一布线，并使得所述第四驱动电路将所述第五电位供应给与所选择的存储单元相对应的第二布线，
为了通过从与所选择的存储单元相对应的所述第二布线经由所选择的存储单元向对应的第一布线施加电流来将信息写入所述第一可变电阻元件，所述控制电路使得所述第三驱动电路将所述第四电位供应给与所选择的存储单元相对应的第二布线，并使得所述第二驱动电路将所述第三电位供应给与所选择的存储单元相对应的第一布线，以及
所述控制电路使得所述第一驱动电路将所述第二电位供应给与除了所选择的存储单元之外的存储单元相对应的第一布线，并使得所述第三驱动电路将所述第二电位供应给与除了所选择的存储单元之外的存储单元相对应的第二布线。
13.根据权利要求12所述的非易失性存储设备，其中，所述控制电路使得所述第一驱动电路将所述第二电位供应给与除了所选择的存储单元之外的存储单元相对应的第一布线，并使得所述第三驱动电路将所述第二电位供应给与除了所选择的存储单元之外的存储单元相对应的第二布线。
14.根据权利要求12所述的非易失性存储设备，其中，在信息被写入所选择的存储单元的所述第一可变电阻元件之前，所述控制电路使得所述第一驱动电路将所述第二电位供应给所述多个第一布线，并使得所述第三驱动电路将所述第二电位供应给所述多个第二布线。
15.根据权利要求8所述的非易失性存储设备，其中，所述第一可变电阻元件包括具有固定磁化方向的第一磁性层、具有可变磁化方向的第二磁性层、以及被设置在所述第一磁性层与所述第二磁性层之间的第一非磁性绝缘层。
16.根据权利要求8所述的非易失性存储设备，还包括：
多个第三布线，其被设置在所述第二层上面的第四层中，并被布置为在所述第一方向上延伸；
多个第二存储单元，其被设置在所述第二层与所述第四层之间的第五层中，并被布置在所述多个第二布线与所述多个第三布线之间的交叉区域中，每个第二存储单元包括第三端子和第四端子，所述第三端子被电连接到对应的第三布线，所述第四端子被电连接到对应的第二布线，每个第二存储单元包括第二可变电阻元件，所述第二可变电阻元件具有在写入电流从所述第三端子和所述第四端子中的一个流向另一个时变化的电阻；
第五驱动电路，其被电连接到所述多个第三布线的一端，并能够供应所述第一电位和所述第二电位；以及
第六驱动电路，其被电连接到所述多个第三布线的另一端，并能够供应所述第三电位，其中，
所述控制电路被电连接到所述第五驱动电路和所述第六驱动电路。
17.根据权利要求16所述的非易失性存储设备，其中，所述第二存储单元进一步包括第二开关元件，其在所述第三端子与所述第四端子之间被串联连接到所述第二可变电阻元件，并控制针对所述第二可变电阻元件的电流供应。
18.根据权利要求16所述的非易失性存储设备，其中，所述第二可变电阻元件包括具有固定磁化方向的第三磁性层、具有可变磁化方向的第四磁性层、以及被设置在所述第三磁性层与所述第四磁性层之间的第二非磁性绝缘层。
19.根据权利要求16所述的非易失性存储设备，其中，
当所述多个第二存储单元中的一个存储单元被选择并且信息将要被写入所选择的存储单元的所述第二可变电阻元件时，
为了通过从与所选择的存储单元相对应的第三布线经由所选择的存储单元向对应的第二布线施加电流来将信息写入所述第二可变电阻元件，所述控制电路使得所述第五驱动电路将所述第一电位供应给与所选择的存储单元相对应的第三布线，并使得所述第四驱动电路将所述第五电位供应给与所选择的存储单元相对应的第二布线，以及
为了通过从与所选择的存储单元相对应的第二布线经由所选择的存储单元向对应的第三布线施加电流来将信息写入所述第二可变电阻元件，所述控制电路使得所述第三驱动电路将所述第四电位供应给与所选择的存储单元相对应的第二布线，并使得所述第六驱动电路将所述第三电位供应给与所选择的存储单元相对应的第三布线。
20.根据权利要求19所述的非易失性存储设备，其中，所述控制电路使得所述第五驱动电路将所述第二电位供应给与除了所选择的存储单元之外的存储单元相对应的第三布线，并使得所述第三驱动电路将所述第二电位供应给与除了所选择的存储单元之外的存储单元相对应的第二布线。
21.根据权利要求19所述的非易失性存储设备，其中，在信息被写入所选择的存储单元之前，所述控制电路使得被电连接到所选择的存储单元的所述第五驱动电路将所述第二电位供应给所述多个第三布线，并使得所述第三驱动电路将所述第二电位供应给所述多个第二布线。
22.根据权利要求19所述的非易失性存储设备，还包括：
第七驱动电路，其被电连接到所述多个第一布线的另一端，并供应所述第二电位；以及
第八驱动电路，其被电连接到所述多个第三布线的另一端，并供应所述第二电位，其中，
所述第七驱动电路和所述第八驱动电路被电连接到所述控制电路。
23.根据权利要求22所述的非易失性存储设备，其中，当信息要被写入在所述第一存储单元和所述第二存储单元中的一个中包括的可变电阻元件时，所述控制电路同时向所述第一驱动电路和所述第五驱动电路发送相同的控制信号，并将所述第二电位供应给所述第一布线和所述第三布线之一，其中所述第一布线和所述第三布线被电连接到所述第一存储单元和所述第二存储单元中的另一个。
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