TW202236270A

TW202236270A - 非揮發性記憶體元件

Info

Publication number: TW202236270A
Application number: TW111102749A
Authority: TW
Inventors: 穂谷克彦
Original assignee: 日商鎧俠股份有限公司
Priority date: 2021-03-08
Filing date: 2022-01-22
Publication date: 2022-09-16
Also published as: US20220284939A1; US11727975B2; JP2022136786A; TWI823232B; CN115050408A

Abstract

本發明提供一種包含具有可高度整合的三維結構的架構的非揮發性記憶體元件。實施例的非揮發性記憶體元件包含：第一線路，在第一方向上延伸；第二線路，在與第一方向相交的第二方向上延伸；記憶胞，安置於第一層與第二層之間，且具有第一端子及第二端子，記憶胞包含可變電阻部件；第一驅動電路，能夠供應第一電位及低於第一電位的第二電位；第二驅動電路，供應具有與第一電位的極性不同的極性的第三電位；第三驅動電路，能夠供應第二電位及高於第二電位的第四電位；第四驅動電路，供應具有與第一電位的極性不同的極性的第五電位；以及控制電路，電連接至第一驅動電路至第四驅動電路。

Description

非揮發性記憶體元件

本發明的實施例是關於非揮發性記憶體元件。相關申請案的交叉引用

本申請案是基於且主張2021年3月8日申請的先前日本專利申請案第2021-036568號及9月15日申請的美國專利申請案第17/475822號的優先權權益，所述申請案的全部內容以引用的方式併入本文中。

舉例而言，已知的非揮發性記憶體元件可為包含各自包含磁穿隧接面（magnetic tunnel junction；MTJ）部件的記憶胞的磁電阻隨機存取記憶體（magnetoresistive random access memory；MRAM）。對於此類非揮發性記憶體元件，正考慮具有三維結構的架構。一般地，在具有此架構的非揮發性記憶體元件中，將驅動記憶胞的電路（在下文中亦稱為陣列下電路（circuit under array；CUA））設置於其中配置有記憶胞的記憶胞陣列下方。

實施例提供一種包含具有可高度整合的三維結構的架構的非揮發性記憶體元件。

根據實施例的非揮發性記憶體元件包含：第一線路，安置於第一層中且在第一方向上延伸；第二線路，安置於第一層上方的第二層中且在與第一方向相交的第二方向上延伸；記憶胞，安置於位於第一層與第二層之間的第三層中，且具有電連接至第一線路的第一端子及電連接至第二線路的第二端子，記憶胞包含具有當寫入電流自第一端子及第二端子中的一者流動至另一者時變化的電阻的可變電阻部件；第一驅動電路，電連接至第一線路的一個末端，且能夠供應第一電位及低於第一電位的第二電位；第二驅動電路，電連接至第一線路的另一末端，且供應具有與第一電位的極性不同的極性的第三電位；第三驅動電路，電連接至第二線路的一個末端，且能夠供應第二電位及高於第二電位的第四電位；第四驅動電路，電連接至第二線路的另一末端，且供應具有與第一電位的極性不同的極性的第五電位；以及控制電路，電連接至第一驅動電路至第四驅動電路。

以下是參考圖式根據本發明的實施例的非揮發性記憶體元件的描述。（第一實施例）

圖1繪示根據第一實施例的非揮發性記憶體元件（在下文中亦簡稱為記憶體元件）。記憶體元件包含記憶胞陣列100、驅動電路210、驅動電路220、驅動電路230以及驅動電路240以及控制電路300。記憶胞陣列100包含：字元線WL ₁、字元線WL ₂、字元線WL ₃以及字元線WL ₄；位元線BL ₁、位元線BL ₂、位元線BL ₃以及位元線BL ₄，所述位元線分別與此等字元線相交；以及記憶胞11 _ij，其設置於字元線WL _i（i = 1，...，4）與位元線BL _j（j = 1，...，4）的相交區中。記憶胞11 _ij（i，j = 1，...，4）具有第一端子及第二端子。第一端子電連接至對應的字元線WL _i，且第二端子電連接至對應的位元線BL _j。應注意，在此實施例中，記憶胞陣列100包含四個字元線WL ₁至字元線WL ₄，四個位元線BL ₁至位元線BL ₄以及4×4個記憶胞11 ₁₁至記憶胞11 ₄₄。然而，在m及n為自然數的情況下，記憶胞陣列100可包含m個字元線WL ₁至字元線WL _m，n個位元線BL ₁至位元線BL _n以及設置於其相交區中的mn個記憶胞11 ₁₁至記憶胞11 _mn。

字元線WL _i（i = 1，...，4）安置於第一層中且經配置以在第一方向（x方向）上延伸，位元線BL _j（j = 1，...，4）安置於第一層上方的第三層中且經配置以在與第一方向相交的第二方向（y方向）上延伸，且記憶胞11 _ij（i，j = 1，...，4）安置於第一層與第三層之間的第二層中且經配置以在與第一方向（x方向）及第二方向（y方向）相交的第三方向（z方向）上延伸。驅動電路210、驅動電路220、驅動電路230及驅動電路240以及控制電路300安置於低於其中安置有字元線WL ₁至字元線WL ₄的第一層的層中。應注意，驅動電路210、驅動電路220、驅動電路230以及驅動電路240受控制電路300控制。

圖2A繪示沿著平行於圖1中所繪示的字元線WL ₂的x-z平面截取的第一實施例的記憶體元件的橫截面。圖2B繪示沿著平行於位元線BL ₂的y-z平面截取的橫截面。圖2C繪示第一實施例的記憶體元件的記憶胞陣列100的鳥瞰圖。如自圖2A至圖2C可見，第一實施例的記憶體元件包含具有三維結構的架構。

字元線WL _i（i = 1，...，4）的一個末端電連接至驅動電路210，且另一端電連接至驅動電路220。位元線BL _j（j = 1，...，4）的一個末端電連接至驅動電路230，且另一端電連接至驅動電路240。此處，「A電連接至B」意謂A可直接連接至B，或A可經由電導體間接連接至B。

驅動電路210包含經設置用於每一字元線WL _i（i = 1，...，4）且串聯連接的p通道電晶體212及n通道電晶體214。p通道電晶體212的源極電連接至供應電位VDD（例如，正電位）的電源供應器。n通道電晶體214的源極電連接至供應電位VSS（例如，0伏）的電源供應器（亦指示為VSS）。p通道電晶體212的汲極及n通道電晶體214的汲極電連接至對應的字元線WL _i（i = 1，...，4）的一個末端。p通道電晶體212的閘極及n通道電晶體214的閘極自控制電路300接收控制信號。

驅動電路220包含經設置用於每一字元線WL _i（i = 1，...，4）的n通道電晶體222。n通道電晶體222的源極電連接至供應電位VNN（= -VDD）的電源供應器（亦指示為VNN），汲極電連接至對應的字元線WL _i（i = 1，...，4）的另一末端，且閘極自控制電路300接收控制信號。

驅動電路230包含經設置用於每一位元線BL _j（j = 1，...，4）且串聯連接的p通道電晶體232及n通道電晶體234。p通道電晶體232的源極電連接至電源供應器VDD。n通道電晶體234的源極電連接至電源供應器VSS（0伏）。p通道電晶體232的汲極及n通道電晶體234的汲極電連接至對應的位元線BL _j（j = 1，...，4）的一個末端。p通道電晶體232的閘極及n通道電晶體234的閘極自控制電路300接收信號。

驅動電路240包含經設置用於每一位元線BL _j（j = 1，...，4）的n通道電晶體242。n通道電晶體242的源極電連接至電源供應器VNN（= -VDD），汲極電連接至對應的位元線BL _i（i = 1，...，4）的另一末端，且閘極自控制電路300接收控制信號。

如圖3B中所繪示，記憶胞11 _ij（i，j = 1，...，4）包含串聯連接的記憶體部件12及開關部件14。記憶體部件12為具有第一電阻值及高於第一電阻值的第二電阻值的可變電阻部件。記憶體部件12能夠在寫入電流自記憶胞的第一端子及第二端子中的一者流動至另一者的情況下將其電阻值自第一電阻值及第二電阻值中的一者改變為另一者。舉例而言，在當寫入電流自第一端子流動至第二端子時可將第一電阻值改變為第二電阻值的情況下，當寫入電流自第二端子流動至第一端子時可將第二電阻值改變為第一電阻值。

舉例而言，如圖3A中所繪示，此可變電阻部件為磁穿隧接面（MTJ）部件，且包含具有固定磁化方向的磁層（在下文中亦稱為參考層）12a、具有可變磁化方向的磁層（在下文中亦稱為記憶體層）12c以及設置於參考層12a與記憶體層12c之間的無磁絕緣層（在下文中亦稱為隧道障壁層）12b。此處，「具有固定磁化方向」意謂在將寫入電流施加至記憶體部件之前（在寫入之前）及之後（在寫入之後）磁化方向不改變，且「具有可變磁化方向」意謂在將寫入電流施加至記憶體部件之前及之後磁化方向可改變。在參考層12a及記憶體層12c的磁化方向彼此平行（相同方向）的情況下，MTJ部件的電阻值低。在磁化方向彼此反向平行（相反方向）的情況下，電阻值高。

儘管磁化方向與參考層及記憶體層的堆疊方向正交，或平行於圖3A中的膜平面（表面），但磁化方向可為平行於堆疊方向的方向，或為與膜平面正交的方向。在磁化方向平行於堆疊方向的情況下，記憶體層12c及參考層12a各自具有垂直磁各向異性。在磁化方向與堆疊方向正交的情況下，記憶體層12c及參考層12a各自具有平面內磁各向異性。（平行-＞反向平行）

現在描述待當記憶體層12c的磁化方向平行於參考層12a的磁化方向（平行）時將記憶體層12c的磁化方向改變為反向平行方向（反向平行）的情況下待實施的寫入方法。在此情況下，寫入電流經由隧道障壁層12b自參考層12a朝著記憶體層12c流動。電子接著在與寫入電流的方向相反的方向上流動，且自記憶體層12c朝著參考層12a流動。在記憶體層12c中流動的同時自旋極化的電子穿過隧道障壁層12b，且接著到達隧道障壁層12b與參考層12a之間的介面。大部分自旋極化電子具有與記憶體層12c的磁化方向相同的方向上的磁化，且少數部分具有與記憶體層12c的磁化方向相反的方向。具有與參考層12a的磁化方向相同的方向上的磁化的電子穿過上述介面且流動至參考層12a中。在另一方面，具有與參考層12a的磁化方向相反的方向上的磁化的電子由上述介面反射，經由隧道障壁層12b流動至記憶體層12c中，對記憶體層12c中的磁化施加自旋力矩，且將記憶體層12c中的磁化的方向逆轉為與參考層12a的磁化方向相反的方向。亦即，記憶體層12c的磁化方向變得反向平行於參考層12a的磁化方向。（反向平行-＞平行）

現在描述當記憶體層12c的磁化方向反向平行於參考層12a的磁化方向（反向平行）時將記憶體層12c的磁化方向改變為平行方向（平行）的情況下待實施的寫入方法。在此情況下，寫入電流經由隧道障壁層12b自記憶體層12c朝著參考層12a流動。電子接著在與寫入電流的方向相反的方向上流動，且自參考層12a朝著記憶體層12c流動。在參考層12a中流動的同時自旋極化的電子穿過隧道障壁層12b，且接著到達隧道障壁層12b與記憶體層12c之間的介面。大部分自旋極化電子具有與參考層12a的磁化方向相同的方向上的磁化，且少數部分具有與參考層12a的磁化方向相反的方向。具有在與記憶體層12c的磁化方向相反的方向上的自旋的電子在穿過上述介面之後流動至記憶體層12c中，對記憶體層12c中的磁化施加自旋力矩，且將記憶體層12c中的磁化的方向逆轉為與參考層12a的磁化方向相同的方向。在另一方面，具有在與記憶體層12c的磁化方向相同的方向上的自旋的電子流動至記憶體層12c中。亦即，記憶體層12c的磁化方向變得平行於參考層12a的磁化方向。

此外，在每一記憶胞11 _ij（i，j = 1，...，4）中，串聯連接至記憶體部件12的開關部件14具有兩個端子。兩個端子中的一者連接至對應的記憶體部件12且另一者連接至字元線。開關部件14具有在將資訊（磁化方向）寫入至記憶體部件12及自記憶體部件12讀取資訊（磁化方向）期間控制對應的記憶體元件12的電流供應的開關的功能。更具體而言，在施加至某一記憶胞11 _ij（i，j = 1，...，4）的電壓低於臨限值Vth（例如，VDD或高於VDD）的情況下，記憶胞中的開關部件14作為具有大電阻值的絕緣體被切斷，且進入斷開狀態。在施加至記憶胞電壓等於或高於臨限值Vth的情況下，記憶胞視為具有小電阻值的導體，且電流流動至記憶胞中以使得記憶胞進入接通狀態。亦即，不管在其中流動的電流的方向，開關部件14具有能夠取決於施加至記憶胞11 _ij（i，j = 1，...，4）的電壓的量值在施加電流與阻斷電流之間切換的功能。（寫入方法的第一實例）

隨後，參考圖4A及圖4B描述第一實施例的記憶體元件中的寫入方法的第一實例。在此實施例中的每一記憶胞11 _ij（i，j = 1，...，4）中，參考層12a電連接至對應的字元線WL _i，且記憶體層12c電連接至對應的位元線BL _j。亦即，在記憶體部件12的參考層12a直接連接至每一記憶胞11 _ij（i，j = 1，2，3，4）中的對應的字元線WL _i的情況下，記憶體層12c經由開關部件14電連接至位元線BL _j。在記憶體部件12的參考層12a經由開關部件14連接至字元線WL _i的情況下，記憶體層12c直接連接至位元線BL _j。

圖4A是用於解釋執行寫入以使得記憶胞11 ₂₂的記憶體部件12的記憶體層12c的磁化方向自平行於參考層12a的磁化方向的方向改變為反向平行於參考層12a的磁化方向的方向的情況的圖式。應注意，在圖4A中，除連接至字元線WL ₂及位元線BL ₂的電晶體212、電晶體222、電晶體232以及電晶體242以外，未繪示圖1中所繪示的驅動電路210、驅動電路220、驅動電路230以及驅動電路240。

首先，使用驅動電路210、驅動電路220、驅動電路230以及驅動電路240，將電位VSS施加至所有字元線WL ₁至字元線WL ₄以及所有位元線BL ₁至位元線BL ₄。有可能藉由斷開驅動電路210的電晶體212、驅動電路220的電晶體222、驅動電路230的電晶體232以及驅動電路240的電晶體242且接通驅動電路210的電晶體214及驅動電路230的電晶體234而得到此。

隨後，為將資訊寫入至記憶胞11 ₂₂的記憶體部件12中，接通連接至字元線WL ₂的電晶體212，且斷開電晶體222。此外，斷開連接至位元線BL ₂的電晶體232，且接通電晶體242（參見圖4A）。因此，將電位VDD施加至字元線WL ₂，將電位VNN施加至位元線BL ₂，將寫入電壓（= VDD - VNN）施加至記憶胞11 ₂₂的記憶體部件12，且寫入電流自字元線WL ₂流動至記憶胞11 ₂₂及位元線BL ₂中。由於記憶胞11 ₂₂的參考層12a電連接至字元線WL ₂，且記憶體層12c電連接至位元線BL ₂，故寫入電流自參考層12a流動至記憶體層12c，且如上文所描述，將記憶體層12c的磁化方向逆轉為與參考層12a的磁化方向相反（反向平行）的方向。

在此時，將電壓VSS施加至對應於連接至具有施加至其中的電壓VDD的所選擇的字元線WL ₂且不進行寫入的半選擇的記憶胞11 ₂₁、記憶胞11 ₂₃以及記憶胞11 ₂₄的位元線BL ₁、位元線BL ₃以及位元線BL ₄。因此，將等於或低於開關部件14的臨限值Vth的電壓VDD-VSS（= VDD）施加至半選擇的記憶胞11 ₂₁、記憶胞11 ₂₃以及記憶胞11 ₂₄，且不執行寫入。亦即，可防止錯誤的寫入。此外，將電壓VSS施加至對應於連接至具有施加至其中的電壓VNN的所選擇的位元線BL ₂且不進行寫入的半選擇的記憶胞11 ₁₂、記憶胞11 ₃₂以及記憶胞11 ₄₂的字元線WL ₁、字元線WL ₃以及字元線WL ₄。因此，將等於或低於開關部件14的臨限值Vth的電壓VDD-VSS（= VDD）施加至半選擇的記憶胞11 ₁₂、記憶胞11 ₃₂以及記憶胞11 ₄₂，且不執行寫入。

圖4B是用於解釋執行寫入以使得記憶胞11 ₂₂的記憶體層12c的磁化方向自反向平行於參考層12a的磁化方向的方向改變為平行於參考層12a的磁化方向的方向的情況的圖式。應注意，在圖4B中，除連接至字元線WL ₂及位元線BL ₂的電晶體212、電晶體222、電晶體232以及電晶體242以外，未繪示圖1中所繪示的驅動電路210、驅動電路220、驅動電路230以及驅動電路240。

首先，使用驅動電路210、驅動電路220、驅動電路230以及驅動電路240，將電位VSS施加至所有字元線WL ₁至字元線WL ₄ _以及所有位元線BL ₁至位元線BL ₄。有可能藉由斷開驅動電路210的電晶體212、驅動電路220的電晶體222、驅動電路230的電晶體232以及驅動電路240的電晶體242且接通驅動電路210的電晶體214及驅動電路230的電晶體234而得到此。

隨後，為將資訊寫入至記憶胞11 ₂₂的記憶體部件12中，斷開連接至字元線WL ₂的電晶體212，且接通電晶體222。此外，接通連接至位元線BL ₂的電晶體232，且斷開電晶體242（參見圖4B）。因此，將電位VNN施加至字元線WL ₂，將電位VDD施加至位元線BL ₂，將寫入電壓（= VDD - VNN）施加至記憶胞11 ₂₂，且寫入電流自位元線BL ₂流動至記憶胞11 ₂₂及字元線WL ₂中。由於記憶胞11 ₂₂的參考層12a電連接至字元線WL ₂，且記憶體層12c電連接至位元線BL ₂，故寫入電流自記憶體層12c流動至參考層12a，且如上文所描述，將記憶體層12c的磁化方向逆轉為與參考層12a的磁化方向相同（平行）的方向。

在此時，將電壓VSS施加至對應於連接至具有施加至其中的電壓VDD的所選擇的位元線BL ₂且不進行寫入的半選擇的記憶胞11 ₁₂、記憶胞11 ₃₂以及記憶胞11 ₄₂的字元線WL ₁、字元線WL ₃以及字元線WL ₄。因此，將等於或低於開關部件14的臨限值Vth的電壓VDD-VSS施加至半選擇的記憶胞11 ₂₁、記憶胞11 ₂₃以及記憶胞11 ₂₄，且不執行寫入。亦即，可防止錯誤的寫入。此外，將電壓VSS施加至對應於連接至具有施加至其中的電壓VNN的所選擇的字元線WL ₂且不進行寫入的半選擇的記憶胞11 ₂₁、記憶胞11 ₂₃以及記憶胞11 ₂₄的位元線BL ₁、位元線BL ₃以及位元線BL ₄。因此，將等於或低於開關部件14的臨限值Vth的電壓VDD-VSS（例如，VDD）施加至半選擇的記憶胞11 ₂₁、記憶胞11 ₂₃以及記憶胞11 ₂₄，且不執行寫入。亦即，可防止錯誤的寫入。（寫入方法的第二實例）

隨後，參考圖5A及圖5B描述第一實施例的記憶體元件中的寫入方法的第二實例。一般地，在記憶體部件為MTJ部件的情況下，與當將資訊自反向平行方向寫入至平行方向時所需的電壓相比較，當將資訊自平行方向寫入至反向平行方向時需要更高電壓。因此，如圖5A及圖5B中所繪示，在用於將資訊自反向平行方向寫入至平行方向的驅動電路230中，連接至電晶體232的源極的電位自VDD改變為VDD"（= VDD - α，α ＜ VDD）。此外，連接至驅動電路220中的電晶體222的源極的電位自-VDD改變為-VDD"。

如自圖5A可見，將資訊自平行方向寫入至反向平行方向的操作以與在圖4A中所繪示的第一實例的寫入操作中相同的方式執行。

在將資訊自反向平行方向寫入至平行方向的情況下，如圖5B中所繪示執行寫入。圖5B是用於解釋執行寫入以使得記憶胞11 ₂₂的記憶體層12c的磁化方向自反向平行於參考層12a的磁化方向的方向改變為平行於參考層12a的磁化方向的方向的情況的圖式。應注意，在圖5B中，除連接至字元線WL ₂及位元線BL ₂的電晶體212、電晶體222、電晶體232以及電晶體242以外，未繪示圖1中所繪示的驅動電路210、驅動電路220、驅動電路230以及驅動電路240。

隨後，為將資訊寫入至記憶胞11 ₂₂的記憶體部件12中，斷開連接至字元線WL ₂的電晶體212，且接通電晶體222。此外，接通連接至位元線BL ₂的電晶體232，且斷開電晶體242（參見圖5B）。因此，將-VDD"施加至字元線WL ₂，將-VDD"施加至位元線BL ₂，將寫入電壓（= VDD" -（-VDD"）= VDD" + VDD"）施加至記憶胞11 ₂₂，且寫入電流自位元線BL ₂流動至記憶胞11 ₂₂及字元線WL ₂中。由於記憶胞11 ₂₂的參考層12a電連接至字元線WL ₂，且記憶體層12c電連接至位元線BL ₂，故寫入電流自記憶體層12c流動至參考層12a，且如上文所描述，將記憶體層12c的磁化方向逆轉為與參考層12a的磁化方向相同（平行）的方向。

在此時，將電壓VSS施加至對應於連接至具有施加至其中的電壓VDD"的所選擇的位元線BL ₂且不進行寫入的半選擇的記憶胞11 ₁₂、記憶胞11 ₃₂以及記憶胞11 ₄₂的字元線WL ₁、字元線WL ₃以及字元線WL ₄。因此，將等於或低於開關部件14的臨限值Vth的VDD"-VSS施加至半選擇的記憶胞11 ₂₁、記憶胞11 ₂₃以及記憶胞11 ₂₄，且不執行寫入。亦即，可防止錯誤的寫入。此外，將電壓VSS施加至對應於連接至具有施加至其中的-VDD的所選擇的字元線WL ₂且不進行寫入的半選擇的記憶胞11 ₂₁、記憶胞11 ₂₃以及記憶胞11 ₂₄的位元線BL ₁、位元線BL ₃以及位元線BL ₄。因此，將等於或低於開關部件14的臨限值Vth的-VDD"-VSS（例如，-VDD"）施加至半選擇的記憶胞11 ₂₁、記憶胞11 ₂₃以及記憶胞11 ₂₄，且不執行寫入。亦即，可防止錯誤的寫入。（讀取方法）

隨後，參考自記憶胞11 ₂₂的記憶體部件12讀取資訊的實例情況來描述實施於記憶體元件中的讀取方法。在此情況下，藉由圖1中所繪示的控制電路300選擇字元線WL ₂及位元線BL ₂，將讀取電流自此等所選擇的線路中的一者（例如，字元線WL ₂）施加至另一者（例如，位元線BL ₂），且量測所選擇的線路之間的電壓以執行讀取。此讀取電流具有小於上述寫入電流的絕對值的絕對值，且足夠大以防止錯誤的寫入。

如上文所描述，在第一實施例中，在寫入操作之前將字元線及位元線預充電至電位VSS，且因此，可執行穩定的寫入操作。（比較例）

隨後，參考圖6描述根據第一實施例的比較例的記憶體元件。記憶體元件包含具有與圖1中所繪示的記憶體元件的記憶胞陣列100相同結構的記憶胞陣列100。此外，形成有p通道電晶體及n通道電晶體的轉移閘極216的一個末端以及n通道電晶體218的源極及汲極中的一者電連接至每一字元線WL _i（i = 1，2，3，4）的一個末端。轉移閘極216的另一末端電連接至供應電位VHH（例如，5伏）的電源供應器（在下文中亦稱為VHH）或供應電位VSS的電源供應器VSS。電連接轉移閘極216的p通道電晶體的閘極及n通道電晶體218的閘極。將n通道電晶體218的源極及汲極中的另一者連接至供應電位VHH/2的電源供應器。

同時，形成有p通道電晶體及n通道電晶體的轉移閘極236的一個末端以及n通道電晶體238的源極及汲極中的一者電連接至每一位元線BL _j（j=1，2，3，4）的一個末端。轉移閘極236的另一末端電連接至供應電位VHH（例如，5伏）的電源供應器（在下文中亦稱為VHH）或供應電位VSS的電源供應器VSS。將轉移閘極236的p通道電晶體的閘極與n通道電晶體238的閘極電連接。將n通道電晶體238的源極及汲極中的另一者連接至供應電位VHH/2的電源供應器。

隨後，描述用於將資訊寫入至此比較例的記憶體元件中的方法。首先，將電位VSS施加至字元線WL ₁至字元線WL ₄及位元線BL ₁至位元線BL ₄，以用於寫入資訊。如下文所描述執行此操作。將電連接至字元線WL ₁至字元線WL ₄中的每一者的轉移閘極216的另一末端電連接至電源供應器VSS，且接通轉移閘極216。在此時，n通道電晶體218處於斷開狀態。接著將電位VSS施加至所有字元線WL ₁至字元線WL ₄。此外，將電連接至位元線BL ₁至位元線BL ₄中的每一者的轉移閘極236的另一末端電連接至電源供應器VSS，且接通轉移閘極236。在此時，n通道電晶體238處於斷開狀態。接著將電位VSS施加至所有位元線BL ₁至位元線BL ₄。

隨後，執行寫入以將記憶胞11 ₂₂的記憶體層的磁化方向自平行於參考層的磁化方向的方向切換為反向平行於參考層的磁化方向的方向。在此情況下，如在參考圖4所描述的情況中，將寫入電流施加至字元線WL ₂、記憶胞11 ₂₂以及位元線BL ₂。如下文所描述執行此操作。首先，將轉移閘極216的另一末端電連接至電源供應器VHH，且接通轉移閘極216。在此時，具有電連接至字元線WL ₂的其源極及汲極中的一者的n通道電晶體218處於斷開狀態。接著將電位VHH施加至字元線WL ₂。此外，斷開電連接至未經選擇的字元線WL ₁、字元線WL ₃以及字元線WL ₄中的每一者的轉移閘極216，且接通n通道電晶體218。接著將電位VHH/2經由n通道電晶體218施加至未經選擇的字元線WL ₁、字元線WL ₃以及字元線WL ₄。

在另一方面，將轉移閘極236的另一末端電連接至電源供應器VSS，且接通轉移閘極236。在此時，具有電連接至位元線BL ₂的其源極及汲極中的一者的n通道電晶體238處於斷開狀態。接著將電位VSS施加至位元線BL ₂。此外，斷開電連接至未經選擇的位元線BL ₁、位元線BL ₃以及位元線BL ₄中的每一者的轉移閘極236，且接通n通道電晶體238。接著將電位VHH/2經由n通道電晶體238施加至未經選擇的位元線BL ₁、位元線BL ₃以及位元線BL ₄。

如上文所描述，如在參考圖4所描述的情況中，寫入電流在字元線WL ₂、記憶胞11 ₂₂以及位元線BL ₂中流動，且執行寫入以將所選擇的記憶胞11 ₂₂的記憶體層的磁化方向自平行於參考層的磁化方向的方向切換至反向平行於參考層的磁化方向的方向。在另一方面，將VHH/2（= VHH - VHH/2）施加至半選擇的記憶胞11 ₂₁、記憶胞11 ₂₃以及記憶胞11 ₂₄，將電位VHH/2施加至半選擇的記憶胞11 ₁₂、記憶胞11 ₃₂以及記憶胞11 ₄₂，且不對此等記憶胞中的每一者執行寫入。

隨後，執行寫入以將記憶胞11 ₂₂的記憶體層的磁化方向自平行於參考層的磁化方向的方向切換為反向平行於參考層的磁化方向的方向。在執行此寫入之前，如在上文所描述的情況中，將電位VSS施加至字元線WL ₁至字元線WL ₄以及位元線BL ₁至位元線BL ₄。如在參考圖5所描述的情況中，接著將寫入電流施加至位元線BL ₂、記憶胞11 ₂₂以及字元線WL ₂。如下文所描述執行此操作。首先，將轉移閘極236的另一末端電連接至電源供應器VHH，且接通轉移閘極236。在此時，具有電連接至位元線BL ₂的其源極及汲極中的一者的n通道電晶體238處於斷開狀態。接著將電位VHH施加至位元線BL ₂。此外，斷開電連接至未經選擇的位元線BL ₁、位元線BL ₃以及位元線BL ₄中的每一者的轉移閘極236，且接通n通道電晶體238。接著將電位VHH/2經由n通道電晶體238施加至未經選擇的位元線BL ₁、位元線BL ₃以及位元線BL ₄。

在另一方面，將轉移閘極216的另一末端電連接至電源供應器VSS，且接通轉移閘極216。在此時，具有電連接至字元線WL ₂的其源極及汲極中的一者的n通道電晶體218處於斷開狀態。接著將電位VSS施加至字元線WL ₂。此外，斷開電連接至未經選擇的字元線WL ₁、字元線WL ₃以及字元線WL ₄中的每一者的轉移閘極216，且接通n通道電晶體218。接著將電位VHH/2經由n通道電晶體218施加至未經選擇的字元線WL ₁、字元線WL ₃以及字元線WL ₄。

如上文所描述，如在參考圖5所描述的情況中，寫入電流在位元線BL ₂、記憶胞11 ₂₂以及字元線WL ₂中流動，且執行寫入以將所選擇的記憶胞11 ₂₂的記憶體層的磁化方向自反向平行於參考層的磁化方向的方向切換至平行於參考層的磁化方向的方向。在另一方面，將VHH/2（= VHH - VHH/2）施加至半選擇的記憶胞11 ₂₁、記憶胞11 ₂₃以及記憶胞11 ₂₄，將電位VHH/2施加至半選擇的記憶胞11 ₁₂、記憶胞11 ₃₂以及記憶胞11 ₄₂，且不對此等記憶胞中的每一者執行寫入。

如上文所描述，在此比較例中，構成驅動字元線及位元線的轉移閘極216及轉移閘極236的電晶體以及電晶體218及電晶體238在5伏的電壓下驅動。

在第一實施例中，在另一方面，驅動字元線及位元線的電晶體212、電晶體214、電晶體222、電晶體224、電晶體232、電晶體234、電晶體242以及電晶體244用VDD驅動。因此，在第一實施例中，可使驅動電路的電晶體的大小（例如，通道長度）小於比較例的大小，且CUA的大小可極大地減小。此外，可降低驅動電壓，且可減少功率消耗。

如上文所描述，根據此實施例，有可能提供包含具有可高度整合的三維結構的架構的非揮發性記憶體元件。

儘管在此實施例中字元線WL ₁至字元線WL ₄安置於位元線BL ₁至BL ₄下方，但字元線WL ₁至字元線WL ₄可安置於位元線BL ₁至位元線BL ₄上方。

此外，在此實施例中，MTJ部件用作記憶體部件12。然而，用在其中用無磁金屬層替換隧道障壁層的巨磁電阻（GMR）部件可獲得相同效果。

此外，在其中金屬氧化物插入於兩個電極之間的記憶體部件可用作記憶體部件12。在此情況下，非揮發性記憶體元件為電阻性隨機存取記憶體（resistive random access memory；ReRAM）。（第二實施例）

現在參考圖7及圖8描述根據第二實施例的非揮發性記憶體元件（在下文中亦稱為記憶體元件）。第二實施例的記憶體元件具有以下組態：其中多個（例如，四個）新字元線設置於圖1至圖2C中所繪示的第一實施例的記憶體元件的位元線上方的第五層中，且記憶胞新設置於此等字元線與上文所描述的位元線之間。

圖7是沿著界定於圖8中的剖切平面B-B截取的第二實施例的記憶體元件的橫截面圖。圖8是沿著界定於圖7中的剖切平面A-A截取的第二實施例的記憶體元件的橫截面圖。第二實施例的記憶體元件包含記憶胞陣列100A。記憶胞陣列100A包含第一陣列101及設置於第一陣列101上方的第二陣列102。

類似於第一實施例的記憶胞陣列100，第一陣列101包含：字元線WL _i ¹（i = 1，...，4），其安置於第一層中且經配置以在第一方向（x方向）上延伸；位元線BL _j ¹（j = 1，...，4），其安置於第一層上方的第三層中且經配置以在與第一方向相交的第二方向（y方向）上延伸；以及記憶胞11 _ij ¹（i，j = 1，...，4），其安置於第一層與第三層之間的第二層中且經配置以在與第一方向（x方向）及第二方向（y方向）相交的第三方向（z方向）上延伸。記憶胞11 _ij ¹（i，j = 1，...，4）設置於字元線WL _i ¹與位元線BL _j ¹之間的相交區中，且各自包含第一端子及第二端子。在記憶胞11 _ij ¹（i，j = 1，...，4）中，將第一端子電連接至對應的字元線WL _i ¹，且將第二端子電連接至對應的位元線BL _j ¹。每一記憶胞11 _ij ¹（i，j = 1，...，4）具有與圖3A中所繪示的記憶胞11 _ij相同的結構。因此，在形成記憶胞11 _ij ¹（i，j = 1，...，4）的記憶體部件12中，如在第一實施例中，將參考層12a電連接至對應的字元線WL _i ¹，且將記憶體層12c電連接至對應的位元線BL _j ¹。

第二陣列102包含：位元線BL _j ¹（j = 1，...，4），其安置於第三層中且經配置以在第二方向（y方向）上延伸；字元線WL _i ²（i = 1，...，4），其安置於第三層上方的第五層中且經配置以在第一方向（x方向）上延伸；以及記憶胞11 _ij ²（i，j = 1，...，4），其安置於第三層與第五層之間的第四層中且經配置以在第三方向（z方向）上延伸。亦即，第一陣列101及第二陣列102共用安置於第三層中且經配置以在第二方向（y方向）上延伸的位元線BL _j ¹（j = 1，...，4）。記憶胞11 _ij ²（i，j = 1，...，4）設置於字元線WL _i ²與位元線BL _j ¹之間的相交區中，且各自包含第一端子及第二端子。在記憶胞11 _ij ²（i，j = 1，...，4）中，將第一端子電連接至對應的字元線WL _i ²，且將第二端子電連接至對應的位元線BL _j ¹。每一記憶胞11 _ij ²（i，j = 1，...，4）具有與圖3A中所繪示的記憶胞11 _ij相同的結構。因此，在形成記憶胞11 _ij ²（i，j = 1，...，4）的記憶體部件12中，如在第一實施例中，將參考層12a電連接至對應的字元線WL _i ²，且將記憶體層12c電連接至對應的位元線BL _j ¹。

如圖7中所繪示，第二實施例的記憶體元件具備：驅動電路210 ¹，其包含電連接至第一陣列101的每一字元線WL _i ¹（i = 1，...，4）的一個末端且串聯連接的p通道電晶體212 ¹及n通道電晶體214 ¹；以及驅動電路220 ¹，其包含電連接至另一末端的n通道電晶體222 ¹。應注意，在此實施例中，在驅動電路210 ¹中，p通道電晶體212 ¹及n通道電晶體214 ¹具有共同連接至其的閘極，且自具有共同連接至其的閘極的控制電路300接收字元線選擇信號。將p通道電晶體212 ¹的源極電連接至電源供應器VDD，且將汲極連接至n通道電晶體214 ¹的汲極且電連接至對應的字元線WL _i ¹（i = 1，...，4）。將n通道電晶體214 ¹的汲極電連接至地面電源供應器VSS，且將源極電連接至對應的字元線WL _i ¹（i = 1，...，4）。

此外，將驅動電路220 ¹的n通道電晶體222 ¹的汲極電連接至對應的字元線WL _i ¹（i = 1，...，4）的另一末端，且將源極電連接至電源供應器VNN。

同時，第二陣列102具備：驅動電路210 ²，其包含電連接至每一字元線WL _i ²（i = 1，...，4）的一個末端且串聯連接的p通道電晶體212 ²及n通道電晶體214 ²；以及驅動電路220 ²，其包含電連接至另一末端的n通道電晶體222 ²。應注意，在此實施例中，在驅動電路210 ²中，p通道電晶體212 ²及n通道電晶體214 ²具有共同連接至其的閘極，且自具有共同連接至其的閘極的控制電路300接收字元線選擇信號。將p通道電晶體212 ²的源極電連接至電源供應器VDD，且將汲極連接至n通道電晶體214 ²的汲極且電連接至對應的字元線WL _i ²（i = 1，...，4）。將n通道電晶體214 ²的汲極電連接至地面電源供應器VSS，且將源極電連接至對應的字元線WL _i ²（i = 1，...，4）。將驅動電路220 ²的n通道電晶體222 ²的汲極電連接至對應的字元線WL _i ²（i = 1，...，4）的另一末端，且將源極電連接至電源供應器VNN。

此外，如圖8中所繪示，此實施例的記憶體元件具備：驅動電路230 ¹，其包含：具有電連接至位元線BL _j ¹（j = 1，...，4）的一個末端的其汲極的p通道電晶體232 ²，其源極電連接至電源供應器VDD，且其閘極自控制電路300接收位元線選擇信號；及具有電連接至位元線BL _j ¹（j = 1，...，4）的一個末端的其汲極的n通道電晶體234 ¹，其源極電連接至地面電源供應器VSS，且其閘極自控制電路300接收控制信號；及驅動電路240 ¹，其包含電連接至位元線BL _j ¹（j = 1，...，4）的另一末端的其汲極的n通道電晶體242 ¹，其源極電連接至電源供應器VNN，且其閘極自控制電路300接收控制信號。

應注意，驅動電路210 ¹、驅動電路220 ¹、驅動電路230 ¹、驅動電路240 ¹、驅動電路210 ²、驅動電路220 ²、驅動電路230 ²以及驅動電路240 ²以及控制電路300安置於低於其中安置有字元線WL ₁ ¹至WL ₄ ¹的第一層的層中。（寫入操作）

隨後，例如參考將資訊（磁化方向）寫入至第一陣列101的記憶胞11 ₂₂ ¹中的實例情況描述寫入操作。首先，在資訊寫入之前，將電位VSS施加至所有字元線WL1 ¹至字元線WL4 ¹以及所有位元線BL1 ¹至位元線BL4 ¹，以執行預充電操作。此可藉由斷開驅動電路220 ¹的電晶體222 ¹且在H（高）位準處設定用於驅動電路210 ¹的字元線選擇信號來執行。在此時，預充電操作可或可不在第二陣列中執行。

接著將資訊以與在描述於第一實施例中的情況下相同的方式寫入至記憶胞11 ₂₂ ¹的記憶體部件12中。舉例而言，如圖4或圖5中所繪示，將電位供應至連接至所選擇的記憶胞11 ₂₂ ¹的字元線WL ₂ ¹及位元線BL ₂ ¹中的每一者，且將電位VSS供應至除字元線WL ₂ ¹以外的字元線及除位元線BL ₂ ¹以外的位元線。因此，將待施加於所選擇的記憶胞11 ₂₂ ¹的第一端子與第二端子之間的電壓設定為VDD-VNN，且將待施加於每一未經選擇的記憶胞的第一端子與第二端子之間的電壓設定為（VDD-VNN）/2或0伏。

在將資訊寫入至第二陣列102中的所選擇的記憶胞中的情況下，執行相同操作。

應注意，自第一陣列101或第二陣列102中的所選擇的記憶胞讀取資訊以與在描述於第一實施例中的情況下相同的方式執行。

如上文所描述，根據第二實施例，如在第一實施例中，可使驅動電路的電晶體的大小（例如，通道長度）更小，且CUA的大小可極大地減小。此外，可降低驅動電壓，且可減少功率消耗。因此，根據第二實施例，有可能提供具有包含可高度整合的三維結構的架構的非揮發性記憶體元件。

在第二實施例中,記憶體元件可具有以下結構：其中安置多個新位元線以便在安置字元線WL ₁ ²至字元線WL ₄ ²的層的上方的層中在y方向上延伸，且記憶胞新安置於此等新位元線與字元線WL ₁ ²至字元線WL ₄ ²之間的相交區中，所述結構為具有第二陣列上方的第三陣列的結構。此外，在m為4或大於4的整數的情況下，記憶體元件可具有包含第一至第m陣列的結構。（第三實施例）

現在參考圖9及圖10描述根據第三實施例的非揮發性記憶體元件（在下文中亦稱為記憶體元件）。

圖9是沿著界定於圖10中的剖切平面B-B截取的第三實施例的記憶體元件的橫截面圖。圖10是沿著界定於圖9中的剖切平面A-A截取的第三實施例的記憶體元件的橫截面圖。

除更包含具有用於每一字元線WL _i ¹（i = 1，...，4）的n通道電晶體251 ¹的驅動電路250 ¹以及具有用於每一字元線WL _i ¹（i = 1，...，4）的n通道電晶體251 ²的驅動電路250 ²以外，第三實施例的記憶體元件具有與圖7及圖8中所繪示的第二實施例的記憶體元件相同的組態。將n通道電晶體251 ¹的汲極電連接至對應的字元線WL _i ¹（i = 1，...，4）的另一末端，將汲極電連接至電源供應器VSS，且閘極用於自控制電路300接收控制信號。將n通道電晶體251 ²的汲極電連接至對應的字元線WL _i ²（i = 1，...，4）的另一末端，將汲極電連接至電源供應器VSS，且閘極用於自控制電路300接收控制信號。

應注意，驅動電路210 ¹、驅動電路220 ¹、驅動電路230 ¹、驅動電路240 ¹、驅動電路250 ¹、驅動電路210 ²、驅動電路220 ²、驅動電路230 ²、驅動電路240 ²以及驅動電路250 ²以及控制電路300安置於低於其中安置字元線WL ₁ ¹至字元線WL ₄ ¹的第一層的層中。

此外，在第三實施例的記憶體元件中，將相同字元線選擇信號輸入至驅動電路210 ¹及驅動電路210 ²，將驅動電路210 ¹的p通道電晶體212 ¹的源極電連接至電源供應器FX1，將驅動電路210 ²的p通道電晶體212 ²的源極電連接至電源供應器FX2，且將驅動電路220 ¹的p通道電晶體222 ¹的源極電連接至電源供應器FY1。電源供應器FX1、電源供應器FX2以及電源供應器FY1中的每一者具有VDD或VSS的值。在下文經由實例寫入操作描述此操作。（寫入操作）

在待將資訊寫入至第一陣列101的記憶胞11 ₂₂ ¹中的情況下，將電位VSS供應至第一陣列101的所有字元線WL ₁ ¹至字元線WL ₄ ¹，且將電位VSS供應至所有位元線BL ₁ ¹至位元線BL ₄ ¹，以首先執行預充電。此可藉由接通驅動電路250 ¹的n通道電晶體251 ¹及驅動電路230 ¹的n通道電晶體234 ¹來完成。

在此時，預充電操作可或可不在第二陣列中執行。

接著將資訊以與在描述於第一實施例中的情況下相同的方式寫入至記憶胞11 ₂₂ ¹的記憶體部件12中。舉例而言，如圖4或圖5中所繪示，將電位供應至連接至所選擇的記憶胞11 ₂₂ ¹的字元線WL ₂ ¹及位元線BL ₂ ¹中的每一者，且將電位VSS供應至除字元線WL ₂ ¹以外的字元線及除位元線BL ₂ ¹以外的位元線。在此時，在將電位VDD供應至字元線WL ₂ ¹的情況下，如圖4中所繪示，將電源供應器FX1設定為電源供應器VDD例如將電源供應器FX2設定為電源供應器VSS，且將用於驅動電路210 ¹及驅動電路210 ²的字元線控制信號在L（低）位準下設定。在此情況下，驅動電路210 ²的p通道電晶體212 ²進入接通狀態，且字元線WL ₂ ²進入浮動狀態。因此，接通驅動電路250 ²的n通道電晶體251 ²以將電位VSS供應至字元線WL ₂ ²。

因此，將待施加於所選擇的記憶胞11 ₂₂ ¹的第一端子與第二端子之間的電壓設定為VDD-VNN，且將待施加於每一未經選擇的記憶胞的第一端子與第二端子之間的電壓設定為（VDD-VNN）/2或0伏。

應注意，在第三實施例中，將電源供應器FY1固定至VDD。然而，記憶體元件可具有以下結構：其中安置多個新位元線以便在安置字元線WL ₁ ²至字元線WL ₄ ²的層的上方的層中在y方向上延伸，且記憶胞新安置於此等新位元線與字元線WL ₁ ²至字元線WL ₄ ²之間的相交區中，所述結構為具有第二陣列上方的第三陣列的結構。在此情況下，將電源供應器FY2（未繪示）供應至多個新位元線，且電源供應器FY1及電源供應器FY2類似於電源供應器FX1及電源供應器FX2起作用。亦即，電源供應器FY1及電源供應器FY2具有電位VDD或電位VSS的值。

如上文所描述，根據第三實施例，如在第一實施例中，可使驅動電路的電晶體的大小（例如，通道長度）更小，且CUA的大小可極大地減小。此外，可降低驅動電壓，且可減少功率消耗。因此，根據第三實施例，有可能提供包含具有可高度整合的三維結構的架構的非揮發性記憶體元件。

雖然已描述某些實施例，但此等實施例僅藉助於實例呈現，且不意欲限制本發明的範疇。實際上，本文中所描述的新穎方法及系統可以多種其他形式實施；此外，在不背離本發明的精神的情況下，可對本文中所描述的方法及系統的形式進行各種省略、替代及改變。隨附申請專利範圍及其等效物意欲涵蓋將落入本發明範疇及精神內的此等形式或修改。

11 ₁₁、11 ₁₂、11 ₁₃、11 ₁₄、11 ₂₁、11 ₂₂、11 ₂₃、11 ₂₄、11 ₃₁、11 ₃₂、11 ₃₃、11 ₃₄、11 ₄₁、11 ₄₂、11 ₄₃、11 ₄₄、11 ₁₂ ¹、11 ₂₂ ¹、11 ₃₂ ¹、11 ₄₂ ¹、11 ₁₂ ²、11 ₂₂ ²、11 ₃₂ ²、11 ₄₂ ²、11 ₂₁ ¹、11 ₂₃ ¹、11 ₂₄ ¹、11 ₂₁ ²、11 ₂₃ ²、11 ₂₄ ²:記憶胞 12:記憶體部件 12a:磁層/參考層 12b:無磁絕緣層/隧道障壁層 12c:磁層/記憶體層 14:開關部件 100、100A:記憶胞陣列 101:第一陣列 102:第二陣列 210、210 ¹、210 ²、220、220 ¹、220 ²、230、230 ¹、240、240 ¹、250 ¹、250 ²:驅動電路 212、212 ¹、212 ²、214、214 ¹、214 ²、218、222、222 ¹、222 ²、232、234、234 ¹、238、242、242 ¹、251 ¹、251 ²:電晶體 216、236:轉移閘極 300:控制電路 A-A、B-B:剖切平面 BL ₁、BL ₂、BL ₃、BL ₄、BL ₁ ¹、BL ₂ ¹、BL ₃ ¹、BL ₄ ¹:位元線 FX1、FX2、FY1:電源供應器 VDD、VHH、VNN、VSS:電位/電源供應器 VDD":電壓 -VDD"、VHH/2:電位 WL ₁、WL ₂、WL ₃、WL ₄、WL ₁ ¹、WL ₂ ¹、WL ₃ ¹、WL ₄ ¹、WL ₁ ²、WL ₂ ²、WL ₃ ²、WL ₄ ²:字元線 x、y、z:方向

圖1是繪示根據第一實施例的非揮發性記憶體元件的電路圖。圖2A是繪示根據第一實施例的非揮發性記憶體元件的橫截面圖。圖2B是繪示根據第一實施例的非揮發性記憶體元件的橫截面圖。圖2C是根據第一實施例的記憶陣列的鳥瞰圖。圖3A是繪示根據第一實施例的非揮發性記憶體元件的記憶胞的組態的圖式。圖3B是繪示根據第一實施例的非揮發性記憶體元件的記憶體部件的橫截面圖。圖4A及圖4B是用於解釋根據第一實施例的非揮發性記憶體元件的寫入操作的第一實例的圖式。圖5A及圖5B是用於解釋根據第一實施例的非揮發性記憶體元件的寫入操作的第二實例的圖式。圖6是繪示比較例的非揮發性記憶體元件的電路圖。圖7是繪示根據第二實施例的非揮發性記憶體元件的橫截面圖。圖8是繪示根據第二實施例的非揮發性記憶體元件的橫截面圖。圖9是繪示根據第三實施例的非揮發性記憶體元件的橫截面圖。圖10是繪示根據第三實施例的非揮發性記憶體元件的橫截面圖。

11₁₁、11₁₂、11₁₃、11₁₄、11₂₁、11₂₂、11₂₃、11₂₄、11₃₁、11₃₂、11₃₃、11₃₄、11₄₁、11₄₂、11₄₃、11₄₄:記憶胞

100:記憶胞陣列

210、220、230、240:驅動電路

212、214、222、232、234、242:電晶體

300:控制電路

BL₁、BL₂、BL₃、BL₄:位元線

VDD、VNN:電位/電源供應器

WL₁、WL₂、WL₃、WL₄:字元線

x、y、z:方向

Claims

一種非揮發性記憶體元件，包括：第一線路，安置於第一層中且在第一方向上延伸；第二線路，安置於所述第一層上方的第二層中且在與所述第一方向相交的第二方向上延伸；記憶胞，安置於位於所述第一層與所述第二層之間的第三層中，且具有電連接至所述第一線路的第一端子及電連接至所述第二線路的第二端子，所述記憶胞包含具有當寫入電流自所述第一端子及所述第二端子中的一者流動至另一者時變化的電阻的可變電阻部件；第一驅動電路，電連接至所述第一線路的一個末端，且能夠供應第一電位及低於所述第一電位的第二電位；第二驅動電路，電連接至所述第一線路的另一末端，且供應具有與所述第一電位的極性不同的極性的第三電位；第三驅動電路，電連接至所述第二線路的一個末端，且能夠供應所述第二電位及高於所述第二電位的第四電位；第四驅動電路，電連接至所述第二線路的另一末端，且供應具有與所述第一電位的極性不同的極性的第五電位；以及控制電路，電連接至所述第一驅動電路至所述第四驅動電路。
如請求項1所述的非揮發性記憶體元件，其中所述第二電位為所述第一電位及所述第三電位的平均值。
如請求項1所述的非揮發性記憶體元件，其中所述記憶胞更包含串聯連接至所述第一端子與所述第二端子之間的所述可變電阻部件且控制所述可變電阻部件的電流供應的開關部件。
如請求項1所述的非揮發性記憶體元件，其中所述第一驅動電路包含：第一p通道電晶體，具有電連接至所述第一線路的所述一個末端的汲極、電連接至供應所述第一電位的第一電源供應器的源極以及自所述控制電路接收控制信號的閘極；及第一n通道電晶體，具有電連接至所述第一線路的所述一個末端的汲極、電連接至供應所述第二電位的第二電源供應器的源極以及自所述控制電路接收控制信號的閘極，所述第二驅動電路包含第二n通道電晶體，所述第二n通道電晶體具有電連接至所述第一線路的所述另一末端的汲極、電連接至供應所述第三電位的第三電源供應器的源極以及自所述控制電路接收控制信號的閘極，所述第三驅動電路包含：第二p通道電晶體，具有電連接至所述第二線路的所述一個末端的汲極、電連接至供應所述第四電位的第四電源供應器的源極以及自所述控制電路接收控制信號的閘極；及第三n通道電晶體，具有電連接至所述第二線路的所述一個末端的汲極、電連接至所述第二電源供應器的源極以及自所述控制電路接收控制信號的閘極，且所述第四驅動電路包含第四n通道電晶體，所述第四n通道電晶體具有電連接至所述第二線路的所述另一末端的汲極、電連接至供應所述第五電位的第五電源供應器的源極以及自所述控制電路接收控制信號的閘極。
如請求項1所述的非揮發性記憶體元件，其中，當使得電流經由所述記憶胞自所述第一線路流動至所述第二線路以將資訊寫入至所述可變電阻部件中時，所述控制電路使得所述第一驅動電路將所述第一電位供應至所述第一線路，且使得所述第四驅動電路將所述第五電位供應至所述第二線路，且當使得電流經由所述記憶胞自所述第二線路流動至所述第一線路以將資訊寫入至所述可變電阻部件中時，所述控制電路使得所述第三驅動電路將所述第四電位供應至所述第二線路，且使得所述第二驅動電路將所述第三電位供應至所述第一線路。
如請求項1所述的非揮發性記憶體元件，其中，在將資訊寫入至所述可變電阻部件中之前，所述控制電路使得所述第一驅動電路將所述第二電位供應至所述第一線路，且使得所述第三驅動電路將所述第二電位供應至所述第二線路。
如請求項1所述的非揮發性記憶體元件，其中所述可變電阻部件包含：第一磁層，具有固定磁化方向；第二磁層，具有可變磁化方向；以及無磁絕緣層，安置於所述第一磁層與所述第二磁層之間。
一種非揮發性記憶體元件，包括：多個第一線路，安置於第一層中且經配置以在第一方向上延伸；多個第二線路，安置於所述第一層上方的第二層中，且經配置以在與所述第一方向相交的第二方向上延伸；多個第一記憶胞，安置於所述第一層與所述第二層之間的第三層中，且安置於所述多個第一線路與所述多個第二線路之間的相交區中，每一第一記憶胞包含第一端子及第二端子，所述第一端子電連接至所述對應的第一線路，所述第二端子電連接至所述對應的第二線路，每一第一記憶胞包含具有當寫入電流自所述第一端子及所述第二端子中的一者流動至另一者時變化的電阻的第一可變電阻部件；第一驅動電路，電連接至所述多個第一線路的一個末端，且能夠供應第一電位及低於所述第一電位的第二電位；第二驅動電路，電連接至所述多個第一線路的另一末端，且供應具有與所述第一電位的極性不同的極性的第三電位；第三驅動電路，電連接至所述多個第二線路的一個末端，且能夠供應所述第二電位及高於所述第二電位的第四電位；第四驅動電路，電連接至所述多個第二線路的另一末端，且供應具有與所述第一電位的極性不同的極性的第五電位；以及控制電路，電連接至所述第一驅動電路至所述第四驅動電路。
如請求項8所述的非揮發性記憶體元件，其中所述第二電位為所述第一電位及所述第三電位的平均值。
如請求項8所述的非揮發性記憶體元件，其中所述多個第一記憶胞中的每一第一記憶胞更包含串聯連接至所述第一端子與所述第二端子之間的所述第一可變電阻部件且控制所述第一可變電阻部件的電流供應的第一開關部件。
如請求項8所述的非揮發性記憶體元件，其中所述第一驅動電路經提供以用於所述多個第一線路，且包含：第一p通道電晶體，具有電連接至所述對應的第一線路的所述一個末端的汲極、電連接至供應所述第一電位的第一電源供應器的源極以及自所述控制電路接收控制信號的閘極；及第一n通道電晶體，具有電連接至所述對應的第一線路的所述一個末端的汲極、電連接至供應所述第二電位的第二電源供應器的源極以及自所述控制電路接收控制信號的閘極，所述第二驅動電路經提供以用於所述多個第一線路，且包含第二n通道電晶體，所述第二n通道電晶體具有電連接至所述對應的第一線路的所述另一末端的汲極、電連接至供應所述第三電位的第三電源供應器的源極以及自所述控制電路接收控制信號的閘極，所述第三驅動電路經提供以用於所述多個第二線路，且包含：第二p通道電晶體，具有電連接至所述對應的第二線路的所述一個末端的汲極、電連接至供應所述第四電位的第四電源供應器的源極以及自所述控制電路接收控制信號的閘極；及第三n通道電晶體，具有電連接至所述對應的第二線路的所述一個末端的汲極、電連接至所述第二電源供應器的源極以及自所述控制電路接收控制信號的閘極，且所述第四驅動電路經提供以用於所述多個第二線路，且包含第四n通道電晶體，所述第四n通道電晶體具有電連接至所述對應的第二線路的所述另一末端的汲極、電連接至供應所述第五電位的第五電源供應器的源極以及自所述控制電路接收控制信號的閘極。
如請求項8所述的非揮發性記憶體元件，其中，當選擇所述多個記憶胞中的一個記憶胞，且待將資訊寫入至所選擇的記憶胞的所述第一可變電阻部件中時，為藉由自對應於所述所選擇的記憶胞的所述第一線路經由所述所選擇的記憶胞將電流施加至所述對應的第二線路而將資訊寫入至所述第一可變電阻部件中，所述控制電路使得所述第一驅動電路將所述第一電位供應至對應於所述所選擇的記憶胞的所述第一線路，且使得所述第四驅動電路將所述第五電位供應至對應於所述所選擇的記憶胞的所述第二線路，為藉由自對應於所述所選擇的記憶胞的所述第二線路經由所述所選擇的記憶胞將電流施加至所述對應的第一線路而將資訊寫入至所述第一可變電阻部件中，所述控制電路使得所述第三驅動電路將所述第四電位供應至對應於所述所選擇的記憶胞的所述第二線路，且使得所述第二驅動電路將所述第三電位供應至對應於所述所選擇的記憶胞的所述第一線路，且所述控制電路使得所述第一驅動電路將所述第二電位供應至對應於除所述所選擇的記憶胞以外的所述記憶胞的所述第一線路，且使得所述第三驅動電路將所述第二電位供應至對應於除所述所選擇的記憶胞以外的所述記憶胞的所述第二線路。
如請求項12所述的非揮發性記憶體元件，其中所述控制電路使得所述第一驅動電路將所述第二電位供應至對應於除所述所選擇的記憶胞以外的所述記憶胞的所述第一線路，且使得所述第三驅動電路將所述第二電位供應至對應於除所述所選擇的記憶胞以外的所述記憶胞的所述第二線路。
如請求項12所述的非揮發性記憶體元件，其中，在將資訊寫入至所述所選擇的記憶胞的所述第一可變電阻部件中之前，所述控制電路使得所述第一驅動電路將所述第二電位供應至所述多個第一線路，且使得所述第三驅動電路將所述第二電位供應至所述多個第二線路。
如請求項8所述的非揮發性記憶體元件，其中所述第一可變電阻部件包含：第一磁層，具有固定磁化方向；第二磁層，具有可變磁化方向；以及第一無磁絕緣層，安置於所述第一磁層與所述第二磁層之間。
如請求項8所述的非揮發性記憶體元件，更包括：多個第三線路，安置於所述第二層上方的第四層中，且經配置以在所述第一方向上延伸；多個第二記憶胞，安置於所述第二層與所述第四層之間的第五層中，且配置於所述多個第二線路與所述多個第三線路之間的相交區中，每一第二記憶胞包含第三端子及第四端子，所述第三端子電連接至所述對應的第三線路，所述第四端子電連接至所述對應的第二線路，每一第二記憶胞包含具有當寫入電流自所述第三端子及所述第四端子中的一者流動至另一者時變化的電阻的第二可變電阻部件；第五驅動電路，電連接至所述多個第三線路的一個末端且能夠供應所述第一電位及所述第二電位；以及第六驅動電路，電連接至所述多個第三線路的另一末端且能夠供應所述第三電位，其中所述控制電路電連接至所述第五驅動電路及所述第六驅動電路。
如請求項16所述的非揮發性記憶體元件，其中所述第二記憶胞更包含串聯連接至所述第三端子與所述第四端子之間的所述第二可變電阻部件且控制所述第二可變電阻部件的電流供應的第二開關部件。
如請求項16所述的非揮發性記憶體元件，其中所述第二可變電阻部件包含：第三磁層，具有固定磁化方向；第四磁層，具有可變磁化方向；以及第二無磁絕緣層，安置於所述第三磁層與所述第四磁層之間。
如請求項16所述的非揮發性記憶體元件，其中，當選擇所述多個第二記憶胞中的一個記憶胞，且待將資訊寫入至所述所選擇的記憶胞的所述第二可變電阻部件中時，為藉由自對應於所述所選擇的記憶胞的所述第三線路經由所述所選擇的記憶胞將電流施加至所述對應的第二線路而將資訊寫入至所述第二可變電阻部件中，所述控制電路使得所述第五驅動電路將所述第一電位供應至對應於所述所選擇的記憶胞的所述第三線路，且使得所述第四驅動電路將所述第五電位供應至對應於所述所選擇的記憶胞的所述第二線路，且為藉由自對應於所述所選擇的記憶胞的所述第二線路經由所述所選擇的記憶胞將電流施加至所述對應的第三線路而將資訊寫入至所述第二可變電阻部件中，所述控制電路使得所述第三驅動電路將所述第四電位供應至對應於所述所選擇的記憶胞的所述第二線路，且使得所述第六驅動電路將所述第三電位供應至對應於所述所選擇的記憶胞的所述第三線路。
如請求項19所述的非揮發性記憶體元件，其中所述控制電路使得所述第五驅動電路將所述第二電位供應至對應於除所述所選擇的記憶胞以外的所述記憶胞的所述第三線路，且使得所述第三驅動電路將所述第二電位供應至對應於除所述所選擇的記憶胞以外的所述記憶胞的所述第二線路。
如請求項19所述的非揮發性記憶體元件，其中，在將資訊寫入至所述所選擇的記憶胞中之前，所述控制電路使得電連接至所述所選擇的記憶胞的所述第五驅動電路將所述第二電位供應至所述多個第三線路，且使得所述第三驅動電路將所述第二電位供應至所述多個第二線路。
如請求項19所述的非揮發性記憶體元件，更包括：第七驅動電路，電連接至所述多個第一線路的所述另一末端，且供應所述第二電位；以及第八驅動電路，電連接至所述多個第三線路的所述另一末端，且供應所述第二電位，其中所述第七驅動電路及所述第八驅動電路電連接至所述控制電路。
如請求項22所述的非揮發性記憶體元件，其中，當待將資訊寫入至包含於所述第一記憶胞及所述第二記憶胞中的一者中的可變電阻部件中時，所述控制電路將相同控制信號同時發送至所述第一驅動電路及所述第五驅動電路，且將所述第二電位供應至電連接至所述第一記憶胞及所述第二記憶胞中的另一者的所述第一線路及所述第三線路中的一者。