TW202032549A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種能夠抑制誤讀出之半導體記憶裝置。  一實施形態之半導體記憶裝置具備記憶單元及控制電路。控制電路以如下方式構成：基於記憶於記憶單元之第1資料將第1電壓充電至第1節點，於產生第1電壓之後對記憶單元寫入第2資料，基於第2資料將第2電壓充電至第2節點，基於第1電壓及第2電壓，判定第1資料是否與第2資料不同；且包含：第1開關元件，其包含電性地連接於第1節點之第1端、及電性地連接於第1節點與第2節點之間之第3節點之第2端；第2開關元件，其包含電性地連接於第1節點之第1端及第2端，且具有與第1開關元件相同之尺寸；以及第3開關元件，其包含電性地連接於第2節點之第1端、及電性地連接於第3節點之第2端。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知有使用電阻變化元件作為記憶元件之半導體記憶裝置。例如，已知有使用磁阻效應元件作為電阻變化元件之磁記憶裝置(MRAM：Magnetoresistive Random Access Memory，磁阻式隨機存取記憶體)。
實施形態提供一種能夠抑制誤讀出之半導體記憶裝置。
實施形態之半導體記憶裝置具備記憶單元及控制電路。上述控制電路以如下方式構成：基於記憶於上述記憶單元之第1資料將第1電壓充電至第1節點，於產生上述第1電壓之後對上述記憶單元寫入第2資料，基於上述第2資料將第2電壓充電至第2節點，基於上述第1電壓及上述第2電壓，判定上述第1資料是否與上述第2資料不同；且包含：第1開關元件，其包含電性地連接於上述第1節點之第1端、及電性地連接於上述第1節點與上述第2節點之間之第3節點之第2端；第2開關元件，其包含電性地連接於上述第1節點之第1端及第2端，且具有與上述第1開關元件相同之尺寸；以及第3開關元件，其包含電性地連接於上述第2節點之第1端、及電性地連接於上述第3節點之第2端。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，關於具有相同之功能及構成之構成要素，標註共通之參照符號。又，於要將具有共通之參照符號之複數個構成要素區別開來之情形時，對該等共通之參照符號標註添標來加以區別。再者，於關於複數個構成要素不需要特意區別開來之情形時，對該等複數個構成要素僅標註共通之參照符號，而不標註添標。此處，添標並不限定於下標字符或上標字符，例如，包括添加於參照符號末尾之表示排列之索引等。
1.第1實施形態
對第1實施形態之半導體記憶裝置進行說明。第1實施形態之半導體記憶裝置例如為使用藉由磁隧道結(MTJ：Magnetic Tunnel Junction)而具有磁阻效應(Magnetoresistive effect)之元件(亦稱為MTJ元件或磁阻效應元件(Magnetoresistive effect element))作為電阻變化元件之磁記憶裝置。
1.1構成
首先，對第1實施形態之半導體記憶裝置之構成進行說明。
1.1.1半導體記憶裝置之構成
圖1係表示第1實施形態之半導體記憶裝置之構成之方塊圖。如圖1所示，半導體記憶裝置1具備記憶單元陣列10、列選擇電路11、行選擇電路12、解碼電路13、寫入電路14、讀出電路15、電壓產生電路16、輸入輸出電路17及控制電路18。
記憶單元陣列10具備分別與列(row)及行(column)之組配對之複數個記憶單元MC。具體而言，處於同一列之記憶單元MC連接於同一條字元線WL，處於同一行之記憶單元MC連接於同一條位元線BL。
列選擇電路11經由字元線WL而與記憶單元陣列10連接。對列選擇電路11供給來自解碼電路13之位址ADD之解碼結果(列位址)。列選擇電路11將與基於位址ADD之解碼結果之列對應之字元線WL設定為選擇狀態。以下，將設定為選擇狀態之字元線WL稱為選擇字元線WL。又，將選擇字元線WL以外之字元線WL稱為非選擇字元線WL。
行選擇電路12經由位元線BL而與記憶單元陣列10連接。對行選擇電路12供給來自解碼電路13之位址ADD之解碼結果(行位址)。行選擇電路12將基於位址ADD之解碼結果之行設定為選擇狀態。以下，將設定為選擇狀態之位元線BL稱為選擇位元線BL。又，將選擇位元線BL以外之位元線BL稱為非選擇位元線BL。
解碼電路13將來自輸入輸出電路17之位址ADD解碼。解碼電路13將位址ADD之解碼結果供給至列選擇電路11及行選擇電路12。位址ADD包括所選擇之行位址及列位址。
寫入電路14進行資料向記憶單元MC之寫入。寫入電路14例如包含寫入驅動器(未圖示)。
讀出電路15進行資料自記憶單元MC之讀出。讀出電路15例如包含前置放大器及感測放大器(未圖示)。關於前置放大器及感測放大器之構成之詳細情況將於下文敍述。
電壓產生電路16使用自半導體記憶裝置1之外部(未圖示)提供之電源電壓，產生用於記憶單元陣列10之各種動作之電壓。例如，電壓產生電路16產生寫入動作時所需之各種電壓，並將其輸出至寫入電路14。又，例如，電壓產生電路16產生讀出動作時所需之各種電壓，並將其輸出至讀出電路15。
輸入輸出電路17將來自半導體記憶裝置1之外部之位址ADD傳送至解碼電路13。輸入輸出電路17將來自半導體記憶裝置1之外部之指令CMD傳送至控制電路18。輸入輸出電路17於半導體記憶裝置1之外部與控制電路18之間收發各種控制信號CNT。輸入輸出電路17將來自半導體記憶裝置1之外部之資料DAT傳送至寫入電路14，將自讀出電路15傳送來之資料DAT輸出至半導體記憶裝置1之外部。
控制電路18基於控制信號CNT及指令CMD，對半導體記憶裝置1內之列選擇電路11、行選擇電路12、解碼電路13、寫入電路14、讀出電路15、電壓產生電路16及輸入輸出電路17之動作進行控制。
1.1.2記憶單元陣列之構成
其次，使用圖2對第1實施形態之半導體記憶裝置之記憶單元陣列之構成進行說明。圖2係表示第1實施形態之半導體記憶裝置之記憶單元陣列之構成之電路圖。於圖2中，字元線WL、位元線BL及記憶單元MC利用包括索引(“＜＞”)在內之添標加以分類而表示。
如圖2所示，記憶單元MC於記憶單元陣列10內配置為矩陣狀，與複數條位元線BL(BL＜0＞、BL＜1＞、…、BL＜N＞)中之1條及複數條字元線WL(WL＜0＞、WL＜1＞、…、WL＜M＞)中之1條之組配對(M及N為任意整數)。即，記憶單元MC＜i，j＞(0≦i≦M，0≦j≦N)連接於字元線WL＜i＞與位元線BL＜j＞之間。記憶單元MC＜i，j＞包含串聯連接之開關元件SEL＜i，j＞及磁阻效應元件MTJ＜i，j＞。
開關元件SEL具有作為選擇器之功能，上述選擇器係於資料向對應之磁阻效應元件MTJ之寫入、及資料自對應之磁阻效應元件MTJ之讀出時，對電流向磁阻效應元件MTJ之供給進行控制。更具體而言，例如，某記憶單元MC內之開關元件SEL於施加至該記憶單元MC之電壓低於閾值電壓Vth之情形時，作為電阻值較大之絕緣體將電流阻斷(成為斷開狀態)，於高於閾值電壓Vth之情形時，作為電阻值較小之導電體使電流流通(成為接通狀態)。即，開關元件SEL具有如下功能：能夠不拘於流通電流之方向，而根據施加至記憶單元MC之電壓之大小，對是使電流流通還是將電流阻斷加以切換。
開關元件SEL例如亦可為2端子間元件。於施加至2端子間之電壓小於閾值之情形時，該開關元件為“高電阻”狀態，例如非電導通狀態。於施加至2端子間之電壓為閾值以上之情形時，開關元件變為“低電阻”狀態，例如電導通狀態。開關元件亦可無論電壓為哪個極性均具有該功能。例如，該開關元件亦可含有選自由碲(Te)、硒(Se)及硫(S)所組成之群之至少1種以上硫屬元素。或者，亦可含有包含上述硫屬元素之化合物即硫化物。該開關元件亦可除此以外，還含有選自由硼(B)、鋁(Al)、鎵(Ga)、銦(In)、碳(C)、矽(Si)、鍺(Ge)、錫(Sn)、砷(As)、磷(P)、銻(Sb)、鈦(Ti)及鉍(Bi)所組成之群之至少1種以上元素。更具體而言，該開關元件亦可含有選自鍺(Ge)、銻(Sb)、碲(Te)、鈦(Ti)、砷(As)、銦(In)及鉍(Bi)之至少2種元素。進而，該開關元件亦可除此以外，還含有選自鈦(Ti)、釩(V)、鉻(Cr)、鈮(Nb)、鉬(Mo)、鉿(Hf)及鎢(W)之至少1種元素之氧化物。
磁阻效應元件MTJ能夠利用由開關元件SEL控制供給之電流，將電阻值於低電阻狀態與高電阻狀態之間切換。磁阻效應元件MTJ能夠利用此種電阻狀態之變化而寫入資料，作為能夠將所寫入之資料非揮發地保存、讀出之記憶元件發揮功能。
其次，使用圖3及圖4對記憶單元陣列10之剖面構造進行說明。圖3及圖4表示用以說明第1實施形態之半導體記憶裝置之記憶單元陣列之構成之剖視圖之一例。圖3及圖4分別為自相互交叉之不同方向觀察記憶單元陣列10所得之剖視圖。
如圖3及圖4所示，記憶單元陣列10設置於半導體基板20上。於以下之說明中，將與半導體基板20之表面平行之面設為XY平面，將與XY平面垂直之方向設為Z方向。又，將沿著字元線WL之方向設為X方向，將沿著位元線BL之方向設為Y方向。即，圖3及圖4分別為自Y方向及X方向觀察記憶單元陣列10所得之剖視圖。
於半導體基板20之上表面上，例如設置有複數個導電體21。複數個導電體21具有導電性，作為字元線WL發揮功能。複數個導電體21例如沿著Y方向並排設置，且分別沿著X方向延伸。再者，於圖3及圖4中，對將複數個導電體21設置於半導體基板20上之情況進行了說明，但並不限定於此。例如，複數個導電體21亦可不與半導體基板20相接，而是分離開來地設置於上方。
於1個導電體21之上表面上，設置有分別作為磁阻效應元件MTJ發揮功能之複數個元件22。設置於1個導電體21之上表面上之複數個元件22例如沿著X方向並排設置。即，於1個導電體21之上表面，沿著X方向並排之複數個元件22共通地連接。再者，關於元件22之構成之詳細情況將於下文敍述。
於複數個元件22各自之上表面上，設置有作為開關元件SEL發揮功能之元件23。複數個元件23各自之上表面連接於複數個導電體24中之任一個。複數個導電體24具有導電性，作為位元線BL發揮功能。複數個導電體24例如沿著X方向並排設置，且分別沿著Y方向延伸。即，於1個導電體24之下表面，沿著Y方向並排之複數個元件23共通地連接。
再者，於圖3及圖4中，對導電體21、元件22、元件23及導電體24以彼此相接之方式設置之情況進行了說明，但並不限定於此。例如，導電體21、元件22、元件23及導電體24各者亦可經由導電性之接觸插塞(未圖示)而連接。
藉由以上述方式構成，記憶單元陣列10具有於對應之位元線BL與字元線WL之間設置有記憶單元MC之交叉點構造。再者，於圖3及圖4中，對相對於位元線BL配對有1條字元線WL之情況進行了說明，但並不限定於此。例如，亦可於位元線BL之上方進一步積層記憶單元MC及字元線WL，藉此記憶單元陣列10具有積層型之交叉點構造。又，字元線WL與位元線BL之上下關係並不拘於圖3及圖4所示之例子，而能夠任意設計。
1.1.3磁阻效應元件之構成
其次，使用圖5對第1實施形態之半導體記憶裝置之磁阻效應元件之構成進行說明。圖5係表示第1實施形態之半導體記憶裝置之磁阻效應元件之構成之剖視圖。於圖5中，例如，表示出將圖3及圖4所示之元件22沿著與Z方向垂直之平面(例如，XZ平面)切開之剖面之一例。
如圖5所示，元件22(磁阻效應元件MTJ)包含作為記憶層SL(Storage layer)發揮功能之強磁體221、作為隧道勢壘層TB(Tunnel barrier layer)發揮功能之非磁體222、及作為參照層RL(Reference layer)發揮功能之強磁體223。
磁阻效應元件MTJ例如自字元線WL側朝向位元線BL側(沿著Z軸方向)，按照強磁體223、非磁體222及強磁體221之順序，積層複數種材料。磁阻效應元件MTJ例如作為垂直磁化型之MTJ元件發揮功能，上述垂直磁化型之MTJ元件係構成磁阻效應元件MTJ之磁體之磁化方向分別相對於膜面朝向垂直方向。
強磁體221具有強磁性，於與膜面垂直之方向具有易磁化軸方向。強磁體221具有朝向位元線BL側、字元線WL側中之任一方向之磁化方向。強磁體221例如含有鈷鐵硼(CoFeB)或硼化鐵(FeB)，且可具有體心立方(bcc：Body-centered cubic)系之結晶構造。
非磁體222為非磁性之絕緣膜，例如含有氧化鎂(MgO)。非磁體222設置於強磁體221與強磁體223之間。藉此，強磁體221、非磁體222及強磁體223構成磁隧道結。
強磁體223具有強磁性，於與膜面垂直之方向具有易磁化軸方向。強磁體223具有朝向位元線BL側、字元線WL側中之任一方向之磁化方向。強磁體223例如含有鈷鐵硼(CoFeB)或硼化鐵(FeB)。強磁體223之磁化方向固定，於圖5之例子中，相對於設置有非磁體222之面朝向相反之面。再者，所謂「磁化方向固定」，係指於大小可使強磁體221之磁化方向反轉之電流(轉矩)下，磁化方向不變。
半導體記憶裝置1例如對以上述方式構成之磁阻效應元件MTJ直接流通寫入電流，利用該寫入電流對記憶層SL及參照層RL注入轉矩，從而對記憶層SL之磁化方向及參照層RL之磁化方向進行控制。此種寫入方式亦稱為旋轉注入寫入方式。磁阻效應元件MTJ可利用記憶層SL及參照層RL之磁化方向之相對關係是平行還是反平行，而採取低電阻狀態及高電阻狀態中之某一者。
若對磁阻效應元件MTJ沿著圖5中之箭頭A1之方向，即自記憶層SL朝向參照層RL之方向，流通某大小之寫入電流Iw0，則記憶層SL及參照層RL之磁化方向之相對關係成為平行。於該平行狀態之情形時，磁阻效應元件MTJ之電阻值達到最低，磁阻效應元件MTJ被設定為低電阻狀態。該低電阻狀態稱為「P(Parallel)狀態」，例如規定為資料“0”之狀態。
又，若對磁阻效應元件MTJ沿著圖5中之箭頭A2之方向，即自參照層RL朝向記憶層SL之方向，流通大於寫入電流Iw0之寫入電流Iw1，則記憶層SL及參照層RL之磁化方向之相對關係成為反平行。於該反平行狀態之情形時，磁阻效應元件MTJ之電阻值達到最高，磁阻效應元件MTJ被設定為高電阻狀態。該高電阻狀態稱為「AP(Anti-Parallel)狀態」，例如規定為資料“1”之狀態。於以後之說明中，按照上述資料之規定方法進行說明。
再者，資料“1”及資料“0”之規定方法並不限定於上述例子。例如，亦可將P狀態規定為資料“1”，將AP狀態規定為資料“0”。
1.1.4讀出電路之構成
其次，對第1實施形態之半導體記憶裝置之讀出電路之構成進行說明。
圖6係用以說明第1實施形態之半導體記憶裝置之讀出電路之構成之方塊圖。如圖6所示，讀出電路15包含前置放大器110及感測放大器120。
前置放大器110及感測放大器120例如與位元線BL配對設置。即，前置放大器110及感測放大器120之組針對每條位元線BL分別設置。
前置放大器110經由對應之位元線BL而連接於記憶單元MC。前置放大器110及對應之感測放大器120經由節點VSMPL及VEVAL而連接。感測放大器120感測自前置放大器110供給至節點VSMPL及VEVAL之電壓，並自記憶單元MC讀出資料。所讀出之資料經由節點N4及N5而作為信號DO及DOB輸出至讀出電路15之外部。
以下，表示前置放大器110及感測放大器120之電路構成之一例。
1.1.4.1前置放大器之構成
首先，對前置放大器110之構成進行說明。
圖7係用以說明第1實施形態之半導體記憶裝置之前置放大器之構成之電路圖。如圖7所示，前置放大器110包含電晶體T1、T2、T3、T4、T5、T6a、T6b、T7a、T7b、T8a及T8b、以及電容器C1及C2。電晶體T1、T2、T5、T6a、T7a及T8a例如具有n型之極性，電晶體T3、T4、T6b、T7b及T8b例如具有p型之極性。
電晶體T1包含連接於位元線BL之第1端、連接於電晶體T2之第1端之第2端、及被供給信號REN之閘極。信號REN例如為指示自記憶單元MC讀出資料之讀出動作之開始及結束之信號。電晶體T2包含連接於節點N1之第2端、及被供給信號VCLMP之閘極。信號VCLMP例如為用以將經由電晶體T2而施加至記憶單元MC之電壓調整(箝位)至特定大小之信號。
電晶體T3包含連接於節點N1之第1端及閘極、以及被供給電壓VDD之第2端。電壓VDD例如係為了驅動讀出電路15而自電壓產生電路16供給之電源電壓。電晶體T4包含被供給電壓VDD之第1端、連接於節點N2之第2端、及連接於節點N1之閘極。電晶體T3及T4作為電流鏡電路發揮功能，構成為於讀出動作時使與對記憶單元MC流通之電流對應之電流流通至節點N2。
電晶體T5包含連接於節點N2之第1端、接地之第2端、及連接於節點VSMPL之閘極。
電晶體T6a包含連接於節點N2之第1端、連接於節點VSMPL之第2端、及被供給信號SMa之閘極。電晶體T6b包含連接於節點N2之第1端、連接於節點VSMPL之第2端、及被供給信號SMa之反轉信號即信號SMb之閘極。藉此，電晶體T6a及T6b例如構成為能夠以同時成為接通狀態或同時成為斷開狀態之方式進行控制。
電晶體T7a包含連接於節點VSMPL之第1端及第2端、以及被供給信號DSMa之閘極。電晶體T7b包含連接於節點VSMPL之第1端及第2端、以及被供給信號DSMa之反轉信號即信號DSMb之閘極。藉此，電晶體T7a及T7b例如構成為能夠以同時成為接通狀態或同時成為斷開狀態之方式進行控制。
再者，電晶體T7a及T7b構成為具有與電晶體T6a及T6b同等之尺寸。藉此，電晶體T7a及T7b之開關特性與電晶體T6a及T6b之開關特性同等。再者，所謂電晶體之「尺寸」，例如，由電晶體之閘極寬度及閘極長度之比例來定義。
電容器C1包含連接於節點VSMPL之第1端、及接地之第2端。
電晶體T8a包含連接於節點N2之第1端、連接於節點VEVAL之第2端、及被供給信號EVa之閘極。電晶體T8b包含連接於節點N2之第1端、連接於節點VEVAL之第2端、及被供給信號EVa之反轉信號即信號EVb之閘極。藉此，電晶體T8a及T8b例如構成為能夠以同時成為接通狀態或同時成為斷開狀態之方式進行控制。
電容器C2包含連接於節點VEVAL之第1端、及接地之第2端。
藉由以上述方式構成，前置放大器110可基於對記憶單元MC流通之電流，對節點VSMPL及VEVAL進行充電。
1.1.4.2感測放大器之構成
其次，對感測放大器120之構成進行說明。
圖8係用以說明第1實施形態之半導體記憶裝置之感測放大器之構成之電路圖。如圖8所示，感測放大器120包含電晶體T9、T10、T11、T12、T13、T14、T15、T16、T17、T18、T19、T20、T21、T22、T23、T24、T25及T26。電晶體T15～T26例如具有n型之極性，電晶體T9～T14例如具有p型之極性。
電晶體T9包含被供給電壓VDD之第1端、連接於節點N3之第2端、及被供給信號LATNB之閘極。信號LATNB例如為下述信號LATN之反轉信號。
電晶體T10包含連接於節點N3之第1端、連接於節點N4之第2端、及連接於節點N5之閘極。電晶體T11包含連接於節點N3之第1端、連接於節點N5之第2端、及連接於節點N4之閘極。
電晶體T12包含連接於節點N4之第1端、連接於節點N5之第2端、及被供給信號SEN之閘極。信號SEN例如為指示感測供給至節點VSMPL及VEVAL之電壓之感測處理之開始之信號之一。
電晶體T13包含被供給電壓VDD之第1端、連接於節點N4之第2端、及被供給信號SEN之閘極。電晶體T14包含被供給電壓VDD之第1端、連接於節點N5之第2端、及被供給信號SEN之閘極。
電晶體T15包含連接於節點N4之第1端、連接於節點N6之第2端、及連接於節點N5之閘極。電晶體T16包含連接於節點N6之第1端、連接於節點N8之第2端、及被供給信號SEN2之閘極。信號SEN2例如為與信號SEN一起指示感測處理之開始之信號之一。電晶體T17包含連接於節點N6之第1端、接地之第2端、及被供給信號LATN之閘極。信號LATN例如為指示感測處理之結束之信號之一。
電晶體T18包含連接於節點N5之第1端、連接於節點N7之第2端、及連接於節點N4之閘極。電晶體T19包含連接於節點N7之第1端、連接於節點N9之第2端、及被供給信號SEN2之閘極。電晶體T20包含連接於節點N7之第1端、接地之第2端、及被供給信號LATN之閘極。
電晶體T21包含連接於節點N8之第1端、接地之第2端、及連接於節點VSMPL之閘極。電晶體T22包含連接於節點N8之第1端、連接於電晶體T23之第1端之第2端、及被供給信號SHFTDO之閘極。信號SHFTDO例如為指示感測放大器120是否使節點VSMPL之電壓偏壓而進行感測之信號。電晶體T23包含接地之第2端、及被供給信號VSHFT之閘極。信號VSHFT例如為指示節點VSMPL或VEVAL之電壓之偏壓量之信號。
電晶體T24包含連接於節點N9之第1端、接地之第2端、及連接於節點VEVAL之閘極。電晶體T25包含連接於節點N9之第1端、連接於電晶體T26之第1端之第2端、及被供給信號SHFTDO之反轉信號即信號SHFTDOB之閘極。信號SHFTDOB例如為指示感測放大器120是否使節點VEVAL之電壓偏壓而進行感測之信號。電晶體T26包含接地之第2端、及被供給信號VSHFT之閘極。
藉由以上述方式構成，感測放大器120可對供給至節點VSMPL及VEVAL之電壓之大小關係進行比較，並將該比較結果自節點N4及N5分別以信號DO及DOB輸出。再者，信號DOB為信號DO之反轉信號。
1.2動作
其次，對第1實施形態之半導體記憶裝置中之動作進行說明。以下，主要對記憶於記憶單元MC之資料之讀出動作進行說明。
1.2.1流程圖
圖9係用以說明第1實施形態之半導體記憶裝置中之讀出動作之流程圖。於圖9中，表示出將記憶於某記憶單元MC之資料讀出時所執行之各種處理。
如圖9所示，於步驟ST10中，控制電路18對前置放大器110進行控制，執行第1單元存取處理。第1單元存取處理包含對讀出對象之記憶單元MC進行存取，並將基於記憶於該記憶單元MC之資料之電壓充電至節點VSMPL之處理。再者，控制電路18於節點VSMPL之充電完成時，以將於節點VSMPL產生之雜訊去除之方式對前置放大器110進行控制。於節點VSMPL產生之雜訊主要係由於切換對節點VSMPL之充電進行控制之電晶體之通斷而產生。於以下之說明中，此種於節點VSMPL產生之雜訊亦稱為「開關雜訊」。
接著，於步驟ST20中，控制電路18對寫入電路14進行控制，執行重設寫入處理。重設寫入處理包含藉由對讀出對象之記憶單元MC寫入特定資料，而將記憶於記憶單元MC之資料重設之處理。藉由重設寫入處理寫入至記憶單元MC之資料例如可應用資料“0”，但亦可寫入資料“1”。
接著，於步驟ST30中，控制電路18對前置放大器110進行控制，執行第2單元存取處理。第2單元存取處理包含對讀出對象之記憶單元MC進行存取，並將基於記憶於該記憶單元MC之資料之電壓充電至節點VEVAL之處理。即，於第2單元存取處理中，控制電路18將基於在步驟ST20中寫入至記憶單元MC之特定資料之電壓充電至節點VEVAL。
接著，於步驟ST40中，控制電路18對感測放大器120進行控制，執行感測處理。感測處理為對於步驟ST10中充電至節點VSMPL之電壓與於步驟ST30中充電至節點VEVAL之電壓進行比較之處理。藉此，感測放大器120判定記憶於讀出對象之記憶單元MC之資料是否為與於步驟ST20中寫入之特定資料不同之資料。
藉由以上述方式動作，半導體記憶裝置1可自讀出對象之記憶單元MC讀出資料。
1.2.2時序圖
圖10係用以說明第1實施形態之半導體記憶裝置中之讀出動作之時序圖。於圖10中，例示出於圖9中所示之各種處理中供給至前置放大器110及感測放大器120之各種信號與充電至節點VSMPL及VEVAL之電壓之關係。再者，於圖10中，表示出於重設寫入處理中對讀出對象之記憶單元MC寫入資料“0”作為特定資料之情況作為一例。
如圖10所示，於時刻t0至時刻t2，執行伴有開關雜訊之去除之第1單元存取處理。具體而言，於時刻t0，前置放大器110將信號REN自“L”位準設為“H”位準，將電晶體T1設為接通狀態。藉此，對讀出對象之記憶單元MC施加特定電壓，而流通與所記憶之資料對應之電流。因此，經由電流鏡電路而對節點N2流通與對記憶單元MC流通之電流對應之電流。此時，前置放大器110將信號SMa及SMb分別設為“H”及“L”位準，將電晶體T6a及T6b設為接通狀態，並且將信號DSMa及DSMb分別設為“L”及“H”位準，將電晶體T7a及T7b設為斷開狀態。藉此，節點VSMPL之電壓自電壓VSS上升至電壓V0。電壓VSS為接地電壓，例如為0 V。電壓V0例如設定為將電晶體T5設為接通狀態之大小。
再者，雖然於圖10中省略了圖示，但充電至節點VSMPL之電壓V0根據記憶於讀出對象之記憶單元MC之資料而略有不同。例如，若於讀出對象之記憶單元MC中記憶有資料“0”之情形時，將充電至節點VSMPL之電壓設為V0，則於記憶有資料“1”之情形時，充電至節點VSMPL之電壓較電壓V0低了差δ(＞0)。
節點VSMPL之電壓穩定之後，於時刻t2，前置放大器110將信號SMa及SMb分別設為“L”及“H”位準，將電晶體T6a及T6b設為斷開狀態，並且將信號DSMa及DSMb分別設為“H”及“L”位準，將電晶體T7a及T7b設為接通狀態。藉此，節點VSMPL之充電停止。前置放大器110將信號REN自“H”位準設為“L”位準，將電晶體T1設為斷開狀態。藉此，對記憶單元MC流通之讀出電流停止，第1單元存取處理結束。
再者，將電晶體T6a及T6b自接通狀態切換為斷開狀態時，於節點VSMPL產生開關雜訊。該開關雜訊大至相對於上述差δ無法忽視之程度。另一方面，如上所述，電晶體T7a及T7b具有與電晶體T6a及T6b同等之開關特性。因此，將電晶體T7a及T7b自斷開狀態切換為接通狀態時，於節點VSMPL產生與由於將電晶體T6a及T6b自接通狀態切換為斷開狀態而產生之開關雜訊大小相同且極性相反之開關雜訊。因此，可將於電晶體T6a及T6b被自接通狀態切換為斷開狀態時產生之開關雜訊利用於電晶體T7a及T7b被自斷開狀態切換為接通狀態時產生之開關雜訊來抵消。結果，前置放大器110可抑制開關雜訊之影響，且可將節點VSMPL充電至電壓V0。
接著，於時刻t2至時刻t4，執行重設寫入處理。具體而言，於時刻t2，寫入電路14藉由將信號WRITE0自“L”位準設為“H”位準，而利用特定資料(例如資料“0”)覆寫記憶於讀出對象之記憶單元MC之資料。藉此，記憶於讀出對象之記憶單元MC之資料暫時消失。
再者，重設寫入處理中，節點VEVAL成為浮動狀態。因此，節點VEVAL例如可降低至電壓VSS附近。
於時刻t4，寫入電路14將信號WRITE0自“H”位準設為“L”位準。藉此，結束重設寫入處理。
接著，於時刻t4至時刻t6，執行第2單元存取處理。具體而言，於時刻t4，前置放大器110藉由將信號REN自“L”位準設為“H”位準，而將電晶體T1再次設為接通狀態。藉此，對讀出對象之記憶單元MC施加特定電壓，而流通與資料“0”對應之電流。此時，前置放大器110將信號EVa及EVb分別設為“H”及“L”位準，將電晶體T8a及T8b設為接通狀態。藉此，經由節點N2而對節點VEVAL進行充電。節點VEVAL之電壓於時刻t5達到飽和。
再者，於第2單元存取處理時，利用充電至節點VSMPL之電壓V0(或V0－δ)，電晶體T5成為接通狀態。藉此，於節點N2流通之電流被分流為對電晶體T8a及T8b流通之電流與對電晶體T5流通之電流。如上所述，節點VSMPL之電壓根據記憶於讀出對象之記憶單元MC之資料，較電壓V0有大小為差δ之微小不同。由於該差δ，於電晶體T5流通之電流之大小變化。因此，根據記憶於讀出對象之記憶單元MC之資料，自節點N2流通至電晶體T8a及T8b之電流變化，結果，充電後之節點VEVAL之電壓變化。
更具體而言，記憶於讀出對象之記憶單元MC之資料與藉由重設寫入處理所覆寫之資料相同之情形時(於圖10之例子中，為讀出對象之記憶單元MC中記憶有資料“0”之情況)，節點VEVAL被充電而成為電壓V0。另一方面，記憶於讀出對象之記憶單元MC之資料與藉由重設寫入處理所覆寫之資料不同之情形時(於圖10之例子中，為讀出對象之記憶單元MC中記憶有資料“1”之情況)，節點VEVAL被充電而成為大於電壓V0之電壓V1。電壓V1與電壓V0之差相對於差δ顯著較大。
節點VEVAL之電壓穩定之後，於時刻t6，前置放大器110將信號EVa及EVb分別設為“L”位準及“H”位準，將電晶體T8a及T8b設為斷開狀態。藉此，節點VEVAL之充電停止。前置放大器110將信號REN自“H”位準設為“L”位準，將電晶體T1設為斷開狀態。藉此，對記憶單元MC流通之讀出電流停止，第2單元存取處理結束。
接著，於時刻t6至時刻t8，執行感測處理。具體而言，於時刻t6，感測放大器120將信號SEN2及SEN分別設為“H”位準及“L”位準，將電晶體T12～T19設為接通狀態，並且將信號LATN及LATNB分別設為“L”位準及“H”位準，將電晶體T9～T11、T17及T20設為斷開狀態。藉此，電晶體T16對節點N8流通與節點VSMPL之電壓對應之電流ISMPL，電晶體T19對節點N9流通與節點VEVAL之電壓對應之電流IEVAL。
於時刻t7，感測放大器120將信號SEN設為“H”位準，將電晶體T12～T14設為斷開狀態。藉此，來自電晶體T13及T14之電流供給中斷。因此，節點N4之電位係基於電流ISMPL決定，節點N5之電位係基於電流IEVAL決定。因此，於節點N4與節點N5之間產生電位差，感測放大器120能夠輸出相互反轉之信號DO及DOB。
再者，感測放大器120構成為可利用信號VSHFT、SHFTDO及SHFTDOB，使電流ISMPL或電流IEVAL中之任一者位移。藉此，感測放大器120可使電流ISMPL之大小與電流IEVAL之大小互不相同，可更確實地確定信號DO及DOB。
確定信號DO及DOB之後，於時刻t8，感測放大器120將信號LATN及LATNB分別設為“H”位準及“L”位準，使電流ISMPL及IEVAL停止。藉此，感測處理結束。
至此，自記憶單元MC之讀出動作結束。
1.3本實施形態之效果
根據第1實施形態，可抑制誤讀出。以下對本效果進行說明。
於前置放大器110中，節點VSMPL共通連接於電晶體T5之閘極、電晶體T6a及T6b各自之第2端、電晶體T7a及T7b各自之第1端及第2端、以及電容器C1之第1端。電晶體T6a及T6b與電晶體T7a及T7b係將尺寸加以調整以使開關特性同等而構成。藉此，於第1記憶單元存取處理中，可將電晶體T6a及T6b被自接通狀態切換為斷開狀態時於節點VSMPL產生之開關雜訊藉由將電晶體T7a及T7b自斷開狀態切換為接通狀態來抵消。
圖11係用以說明比較例之半導體記憶裝置中之讀出動作之時序圖。於比較例之半導體記憶裝置中之讀出動作中，不執行圖10中所說明之於時刻t2將電晶體T7a及T7b自斷開狀態切換為接通狀態之處理。
更具體而言，如圖11所示，於時刻t2，比較例之前置放大器將信號SMa及SMb分別設為“L”及“H”位準，將電晶體T6a及T6b設為斷開狀態。藉此，節點VSMPL之充電停止。此時，節點VSMPL之電壓由於開關雜訊之產生，而自電壓V0變為電壓(V0－Δ)。於圖11之例子中，圖示出Δ＞0之情況。開關雜訊Δ例如大至相對於伴隨著記憶於記憶單元MC之資料之不同而於節點VSMPL產生之電壓之差δ無法忽視之程度。
接著，執行重設寫入處理之後，於時刻t4至時刻t6，執行第2單元存取處理。如上所述，被充電後之節點VEVAL之電壓構成為根據於節點VSMPL產生之電壓之差δ而變化。然而，於比較例中，節點VEVAL之電壓會由於開關雜訊Δ，而超過根據差δ所預期之變化量地變化。於圖11之例子中，節點VEVAL於記憶單元MC中被寫入資料“0”之情形時(於資料不因重設寫入處理而變化之情形時)成為電壓V0'(＞V0)，於被寫入資料“1”之情形時(於資料因重設寫入處理而變化之情形時)成為與圖10之情況大致相同之電壓V1。於該情形時，根據記憶單元MC之資料而產生之節點VEVAL之電壓差變小(V1－V0＞V1－V0')。若根據記憶單元MC之資料而產生之節點VEVAL之電壓差變小，則用以正確地判定記憶單元MC之資料之感度(範圍)降低，故而欠佳。
根據第1實施形態，於時刻t2，前置放大器110於將電晶體T6a及T6b切換為斷開狀態以後，將電晶體T7a及T7b切換為斷開狀態。藉此，可將由於電晶體T6a及T6b之開關而產生之開關雜訊Δ抵消。藉此，於第2單元存取處理時，可抑制節點VEVAL之電壓由於開關雜訊Δ而意外變動，進而可抑制資料之誤讀出。
2.第2實施形態
於第1實施形態中，對藉由與將電晶體T6a及T6b設為斷開狀態同時地將電晶體T7a及T7b設為接通狀態而避免產生開關雜訊Δ之情況進行了說明，但並不限定於此。例如，電晶體T7a及T7b亦可於與電晶體T6a及T6b不同之時序加以切換。於以下之說明中，省略關於與第1實施形態同等之構成及動作之說明，主要對與第1實施形態不同之構成及動作進行說明。
2.1讀出動作之流程圖
使用圖12所示之流程圖對第2實施形態之半導體記憶裝置中之讀出動作進行說明。圖12與第1實施形態中之圖9對應，代替圖9中之步驟ST10及ST30，而執行步驟ST10A及ST30A。
如圖12所示，於步驟ST10A中，控制電路18對前置放大器110進行控制，執行第1單元存取處理。再者，於步驟ST10A中，第1單元存取處理時，前置放大器110不進行開關雜訊Δ之去除。
接著，於步驟ST20中，控制電路18對寫入電路14進行控制，執行重設寫入處理。
接著，於步驟ST30A中，控制電路18對前置放大器110進行控制，執行第2單元存取處理。再者，於第2單元存取處理時，前置放大器110將開關雜訊Δ去除。
接著，於步驟ST40中，控制電路18對感測放大器120進行控制，執行感測處理。
藉由以上述方式動作，半導體記憶裝置1自讀出對象之記憶單元MC讀出資料。
2.2讀出動作之時序圖
其次，使用圖13所示之時序圖對第2實施形態之半導體記憶裝置中之讀出動作進行說明。圖13與第1實施形態中之圖10對應。
如圖13所示，第1單元存取處理中節點VSMPL之電壓上升至V0之後，於時刻t2，前置放大器110將信號SMa及SMb分別設為“L”及“H”位準，將電晶體T6a及T6b設為斷開狀態。藉此，節點VSMPL之充電停止。然後，前置放大器110將信號REN自“H”位準設為“L”位準，將電晶體T1設為斷開狀態。藉此，對記憶單元MC流通之讀出電流停止，第1單元存取處理結束。
再者，於時刻t2，電晶體T7a及T7b由於繼續被維持為斷開狀態，故而於節點VSMPL產生開關雜訊Δ。於圖13之例子中，表示出節點VSMPL之電壓成為V0－Δ(＜V0)之情況。
接著，於執行重設寫入處理之後，執行第2單元存取處理。具體而言，於時刻t4，前置放大器110將信號REN自“L”位準設為“H”位準，將電晶體T1再次設為接通狀態，並且將信號EVa及EVb分別設為“H”及“L”位準，將電晶體T8a及T8b設為接通狀態。藉此，經由節點N2而對節點VEVAL進行充電。
於時刻t5'，前置放大器110將信號DSMa及DSMb分別設為“H”位準及“L”位準，將電晶體T7a及T7b設為接通狀態。藉此，去除節點VSMPL之開關雜訊Δ，使節點VSMPL成為電壓V0。
節點VEVAL於時刻t5'以後成為電壓V0或V1而達到飽和。再者，如上所述，於圖13之例子中，節點VSMPL之電壓V0－Δ低於電壓V0。因此，於節點VEVAL之充電時經由電晶體T8a及T8b而流通之電流量增加，節點VEVAL之充電速度變快。因此，時刻t5'＜t5成立，可使節點VEVAL之電壓達到飽和所用之時間較於第1單元存取處理之結束時將開關雜訊Δ抵消之情形時更短。
關於時刻t6以後之感測處理，由於與圖10之情況同等，故而省略說明。
至此，自記憶單元MC之讀出動作結束。
2.3本實施形態之效果
根據第2實施形態，電晶體T7a及T7b於重設寫入處理結束之後，且節點VEVAL之電壓被充電至電壓V0或V1之時刻t5'(＜t5)之前，被切換為接通狀態。藉此，可利用於節點VSMPL由於所遭受之開關雜訊Δ而變得低於電壓V0之情形時，節點VEVAL之充電速度變快這個事實，縮短第2單元存取處理所需之時間。
又，於將節點VEVAL之電壓充電至所期望之值之後，電晶體T7a及T7b被切換為接通狀態。因此，可不伴有如圖11所示之感測範圍之減少地，對節點VEVAL進行充電。
3.第3實施形態
其次，對第3實施形態之半導體記憶裝置進行說明。第3實施形態於第2單元存取處理前將開關雜訊去除之方面與第1實施形態共通。然而，第3實施形態於具有使於節點VEVAL產生之開關雜訊之值更小且最終可抵消之構成之方面與第1實施形態不同。於以下之說明中，省略關於與第1實施形態同等之構成及動作之說明，主要對與第1實施形態不同之構成及動作進行說明。
3.1前置放大器之構成
圖14係用以說明第3實施形態之半導體記憶裝置之前置放大器之構成之電路圖。圖13與第1實施形態中之圖7對應。
如圖13所示，前置放大器110進而包含電晶體T6c及T6d，且代替電晶體T7a及T7b而包含電晶體T7c及T7d。電晶體T6c及T7c例如具有n型之極性，電晶體T6d及T7d例如具有p型之極性。
電晶體T6c及T6d於節點N2與節點VSMPL之間，並聯連接於電晶體T6a及T6b。即，電晶體T6c包含連接於節點N2之第1端、連接於節點VSMPL之第2端、及被供給信號SMc之閘極。電晶體T6d包含連接於節點N2之第1端、連接於節點VSMPL之第2端、及被供給信號SMc之反轉信號即信號SMd之閘極。藉此，電晶體T6c及T6d例如構成為能夠以同時成為接通狀態或同時成為斷開狀態之方式進行控制。
再者，電晶體T6c及T6d構成為具有小於電晶體T6a及T6b之尺寸。因此，由於電晶體T6c及T6d之開關而產生之開關雜訊小於由於電晶體T6a及T6b之開關而產生之開關雜訊Δ。
電晶體T7c包含連接於節點VSMPL之第1端及第2端、以及被供給信號DSMc之閘極。電晶體T7d包含連接於節點VSMPL之第1端及第2端、以及被供給信號DSMc之反轉信號即信號DSMd之閘極。藉此，電晶體T7c及T7d例如構成為能夠以同時成為接通狀態或同時成為斷開狀態之方式進行控制。
再者，電晶體T7c及T7d構成為具有與電晶體T6c及T6d同等之尺寸。藉此，電晶體T7c及T7d之開關特性與電晶體T6c及T6d之開關特性同等。
3.2讀出動作之時序圖
其次，使用圖15所示之時序圖對第3實施形態之半導體記憶裝置中之讀出動作進行說明。圖15與第1實施形態中之圖10對應。
如圖15所示，第1單元存取處理中節點VSMPL之電壓上升至V0之後，於時刻t1，前置放大器110將信號SMa及SMb分別設為“L”及“H”位準，將電晶體T6a及T6b設為斷開狀態。藉此，於節點VSMPL產生由於電晶體T6a及T6b之開關而產生之相對較大之開關雜訊Δ。然而，電晶體T6c及T6d依然為接通狀態，節點VSMPL繼續被較弱地充電。因此，開關雜訊Δ之影響逐漸緩和，節點VSMPL之電壓逐漸恢復至電壓V0。
節點VSMPL之電壓穩定之後，於時刻t2，前置放大器110將信號SMc及SMd分別設為“L”及“H”位準，將電晶體T6c及T6d設為斷開狀態，並且將信號DSMc及DSMd分別設為“H”及“L”位準，將電晶體T7c及T7d設為接通狀態。藉此，節點VSMPL之充電停止。前置放大器110將信號REN自“H”位準設為“L”位準，將電晶體T1設為斷開狀態。藉此，對記憶單元MC流通之讀出電流停止，伴有開關雜訊之去除之第1單元存取處理結束。
再者，將電晶體T6c及T6d自接通狀態切換為斷開狀態時，於節點VSMPL產生由於電晶體T6c及T6d之開關而產生之相對較小之開關雜訊Δ'(＜Δ)。另一方面，如上所述，電晶體T7c及T7d具有與電晶體T6c及T6d同等之開關特性。因此，將電晶體T7c及T7d自斷開狀態切換為接通狀態時，於節點VSMPL產生與開關雜訊Δ'大小相同且極性相反之開關雜訊－Δ'。因此，能夠將由於電晶體T6c及T6d之開關而產生之開關雜訊Δ'利用由於電晶體T7a及T7b之開關而產生之開關雜訊－Δ'來抵消。結果，前置放大器110可抑制開關雜訊之影響，且可將節點VSMPL充電至電壓V0。
時刻t2以後之重設寫入處理、第2單元存取處理及感測處理由於與圖10之情況同等，故而省略說明。
至此，自記憶單元MC之讀出動作結束。
3.3本實施形態之效果
根據第3實施形態，前置放大器110構成為能夠利用由尺寸互不相同之電晶體(電晶體T6a及T6b之組、以及電晶體T6c及T6d之組)形成之2條電流路徑，對節點VSMPL進行充電。而且，於節點VSMPL，連接有具有與上述尺寸較小之電晶體T6c及T6d同等之尺寸之電晶體T7c及T7d。藉此，可降低有可能於節點VSMPL產生之開關雜訊之大小，且可將該開關雜訊自節點VSMPL去除。
補充一點，開關雜訊未必會如圖11等所說明般，使節點VSMPL之電壓降低。例如，根據前置放大器110之製造製程或溫度變動、及電壓VDD之變動等，有可能產生使節點VSMPL之電壓上升之開關雜訊。於該情形時，存在比起利用開關雜訊使節點VEVAL之充電時間縮短來說更理想的是直接將開關雜訊之影響去除之情況。又，為了抵消開關雜訊而形成之電晶體之開關特性有可能出現不均。因此，於開關雜訊較大之情形時，存在無法自節點VSMPL將開關雜訊之影響完全去除之情況。
根據第3實施形態，前置放大器110於節點VSMPL之充電後，將尺寸較大之電晶體T6a及T6b設為斷開狀態，且將電晶體T6c及T6d維持為接通狀態。藉此，節點VSMPL會被暫時地施加由於電晶體T6a及T6b之開關而產生之開關雜訊Δ，但利用經由電晶體T6c及T6d進行之充電，可緩和該開關雜訊Δ之影響。
又，前置放大器110於節點VSMPL之電壓穩定之後，將電晶體T6c及T6d設為斷開狀態。藉此，施加至節點VSMPL之開關雜訊Δ'變得小於開關雜訊Δ。因此，假設就算將電晶體T7c及T7d設為接通狀態亦無法將開關雜訊Δ'之影響完全去除，可即便如此亦可降低殘留於節點VSMPL開關雜訊之影響。因此，可抑制資料之誤讀出。
4.第4實施形態
其次，對第4實施形態之半導體記憶裝置進行說明。於第4實施形態中，具有能夠根據狀況區分使用第2實施形態中所說明之讀出動作與第3實施形態中所說明之讀出動作之構成。於以下之說明中，省略關於與第2實施形態及第3實施形態同等之構成及動作之說明，主要對與第2實施形態及第3實施形態不同之構成及動作進行說明。
4.1半導體記憶裝置之構成
圖16係用以說明第4實施形態之半導體記憶裝置之構成之方塊圖。如圖16所示，半導體記憶裝置1進而具備監視電路19。
監視電路19對半導體記憶裝置1內之動作狀況進行監視，並取得用以判斷將施加至節點VSMPL之開關雜訊去除之時序之監視資訊。監視電路19將監視資訊送出至控制電路18。
監視電路19之監視項目例如可包括前置放大器110內之PVT變動因素，即製造不均、溫度或電壓等。更具體而言，例如，於監視電路19對製造不均進行監視之情形時，監視電路19可監視到前置放大器110內所形成之p型電晶體及n型電晶體中哪一者之耦合電容較大。又，例如，於監視電路19對溫度進行監視之情形時，監視電路19可監視到前置放大器110內之電晶體之動作溫度。又，例如，於監視電路19對電壓進行監視之情形時，監視電路19可監視到節點N2之電壓是電壓VDD/2以上還是小於VDD/2。
再者，並不限定於上述例子，監視電路19可應用任意構成，只要其能夠對可判定施加至節點VSMPL之開關雜訊之適當去除時序之項目進行監視，且能夠取得該監視資訊即可。
控制電路18若接收來自監視電路19之監視資訊，則基於該監視資訊，判定於哪個時序將開關雜訊去除較為有利(換言之，使開關雜訊之產生與去除之時序錯開是否有效)。控制電路18決定判定之結果、自節點VSMPL將開關雜訊去除之時序(例如，是於第2單元存取處理之前去除，還是於第2單元存取處理過程中去除)，並應用於讀出動作。
4.2前置放大器之構成
圖17係用以說明第4實施形態之半導體記憶裝置之前置放大器之構成之電路圖。
如圖17所示，前置放大器110除了包含第1實施形態之圖7中所說明之電晶體T6a、T6b、T7a及T7b以外，進而包含第3實施形態之圖14中所說明之電晶體T6c、T6d、T7c及T7d。
即，電晶體T6a及T6b與電晶體T7a及T7b構成為相互具有同等之尺寸且具有同等之開關特性。電晶體T6c及T6d與電晶體T7c及T7d構成為相互具有同等之尺寸且具有同等之開關特性。
4.3讀出動作之流程圖
其次，使用圖18所示之流程圖對第4實施形態之半導體記憶裝置中之讀出動作進行說明。
如圖18所示，於步驟ST2中，監視電路19對前置放大器110之PVT不均進行監視，並取得監視資訊。監視電路19將監視資訊送出至控制電路18。
於步驟ST4中，控制電路18基於監視資訊，判定使開關雜訊之產生與去除之時序錯開是否有效。使開關雜訊之產生與去除之時序錯開是否有效例如亦可換成下面這種說法：藉由對節點VSMPL施加開關雜訊，能否使對節點VEVAL之充電速度變快，從而縮短節點VEVAL之充電所需之時間。更具體而言，例如，控制電路18可基於來自監視電路19之與節點N2之電壓相關之監視資訊，若節點N2小於VDD/2則判定為使開關雜訊之產生與去除之時序錯開有效，若為VDD/2以上則判定為無效。
於判定為使開關雜訊之產生與去除之時序錯開有效之情形時(步驟ST4；是)，控制電路18以於第2單元存取中將開關雜訊去除之方式對前置放大器110進行控制，且執行讀出動作。即，控制電路18於步驟ST10中執行不伴有開關雜訊之去除之第1單元存取處理。控制電路18於步驟ST20中，執行重設寫入處理。控制電路18於步驟ST30中，執行伴有開關雜訊之去除之第2單元存取處理。然後，控制電路18於步驟ST40中，執行感測處理。
此種一系列步驟ST10、ST20、ST30及ST40例如與第2實施形態之圖13中所說明之處理對應。藉此，可利用節點VSMPL之開關雜訊使節點VEVAL達到飽和所用之時間縮短，且藉由最終將開關雜訊去除而將節點VEVAL充電至適當之值。
另一方面，於判定為使開關雜訊之產生與去除之時序錯開無效之情形時(步驟ST4；否)，控制電路18以於第2單元存取之前將開關雜訊去除之方式對前置放大器110進行控制，且執行讀出動作。再者，「使開關雜訊之產生與去除之時序錯開無效」亦可換成「使開關雜訊之去除時序與產生時序一致有效」這種說法。於該情形時，控制電路18於步驟ST10A中執行伴有開關雜訊之去除之第1單元存取處理。控制電路18於步驟ST20中，執行重設寫入處理。控制電路18於步驟ST30A中，執行不伴有開關雜訊之去除之第2單元存取處理。然後，控制電路18於步驟ST40中，執行感測處理。
此種一系列步驟ST10A、ST20、ST30A及ST40例如與第3實施形態之圖15中所說明之處理對應。藉此，可於第2單元存取處理之前，自節點VSMPL將開關雜訊去除。
4.4本實施形態之效果
根據第4實施形態，監視電路19取得與前置放大器110之製造不均、溫度及電壓相關之監視資訊。藉此，控制電路18可獲得用以事先預測施加至節點VSMPL之開關雜訊對節點VEVAL帶來之影響之資訊。因此，控制電路18可根據前置放大器110之動作狀況，適當地切換讀出動作中之開關雜訊之去除時序。
具體而言，控制電路18基於監視資訊，判定開關雜訊之去除時序。控制電路18於判定為使開關雜訊之去除時序與產生時序錯開有效之情形時，於節點VEVAL之充電開始之後，自節點VSMPL將開關雜訊去除。藉此，可藉由利用施加至節點VSMPL之開關雜訊而使節點VEVAL之充電速度變快，從而可獲得與第2實施形態相同之效果。
又，控制電路18於判定為使開關雜訊之去除時序與產生時序錯開無效之情形時，於節點VEVAL之充電開始之前，自節點VSMPL將開關雜訊去除。去除開關雜訊時，於節點VSMPL之充電完成之後，將相互並聯設置於充電路徑之尺寸不同之電晶體按照尺寸由大到小之順序設為斷開狀態。藉此，可抑制施加至節點VSMPL之開關雜訊之大小，從而可獲得與第3實施形態相同之效果。
5.其它
再者，並不限定於上述第1至第4實施形態，而可應用各種變化。
例如，對上述各實施形態中敍述之記憶單元MC包括磁阻效應元件MTJ與作為2端子開關之開關元件SEL之情況進行了說明，但並不限定於此。例如，記憶單元MC亦可包括磁阻效應元件MTJ與作為3端子開關之開關元件SEL(例如，選擇電晶體)。
再者，於上述各實施形態中，以使用磁阻效應元件作為電阻變化元件來記憶資料之MRAM為例進行了說明，但並不限定於此。
例如，亦可應用於與MRAM相同之電阻變化型記憶體，例如ReRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)、PCRAM（Phase Change Random Access Memory，相變隨機存取記憶體）等具有利用電阻變化來記憶資料之元件之半導體記憶裝置。
又，可應用於不限揮發性記憶體、非揮發性記憶體，而具有可利用伴隨電流或電壓之施加而發生之電阻變化來記憶資料、或者藉由將伴隨電阻變化而產生之電阻差轉換為電流差或電壓差來讀出所記憶之資料之元件之半導體記憶裝置。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其它各種形態來實施，可於不脫離發明主旨之範圍內，進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。  [相關申請案]
本申請案享有以日本專利申請案2019-31820號(申請日：2019年2月25日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:半導體記憶裝置 10:記憶單元陣列 11:列選擇電路 12:行選擇電路 13:解碼電路 14:寫入電路 15:讀出電路 16:電壓產生電路 17:輸入輸出電路 18:控制電路 19:監視電路 20:半導體基板 21:導電體 22:元件 23:元件 24:導電體 110:前置放大器 120:感測放大器 221:強磁體 222:非磁體 223:強磁體 ADD:位址 BL:位元線 BL＜0＞～BL＜N＞:位元線 C1:電容器 C2:電容器 CMD:指令 CNT:控制信號 DAT:資料 DO:信號 DOB:信號 DSMa:信號 DSMb:信號 DSMc:信號 DSMd:信號 EVa:信號 EVb:信號 LATN:信號 LATNB:信號 MC:記憶單元 MTJ:磁阻效應元件 N1:節點 N2:節點 N3:節點 N4:節點 N5:節點 N6:節點 N7:節點 N8:節點 N9:節點 REN:信號 RL:參照層 SEL:開關元件 SEN:信號 SEN2:信號 SHFTDO:信號 SHFTDOB:信號 SL:記憶層 SMa:信號 SMb:信號 SMc:信號 SMd:信號 T1:電晶體 T2:電晶體 T3:電晶體 T4:電晶體 T5:電晶體 T6a:電晶體 T6b:電晶體 T7a:電晶體 T7b:電晶體 T8a:電晶體 T8b:電晶體 T9:電晶體 T10:電晶體 T11:電晶體 T12:電晶體 T13:電晶體 T14:電晶體 T15:電晶體 T16:電晶體 T17:電晶體 T18:電晶體 T19:電晶體 T20:電晶體 T21:電晶體 T22:電晶體 T23:電晶體 T24:電晶體 T25:電晶體 T26:電晶體 TB:隧道勢壘層 VCLMP:信號 VDD:電壓 VEVAL:節點 VSHFT:信號 VSMPL:節點 WL:字元線 WL＜0＞～WL＜M＞:字元線
圖1係用以說明第1實施形態之半導體記憶裝置之構成之方塊圖。  圖2係用以說明第1實施形態之半導體記憶裝置之記憶單元陣列之構成之電路圖。  圖3係用以說明第1實施形態之半導體記憶裝置之記憶單元陣列之構成之剖視圖。  圖4係用以說明第1實施形態之半導體記憶裝置之記憶單元陣列之構成之剖視圖。  圖5係用以說明第1實施形態之半導體記憶裝置之磁阻效應元件之構成之剖視圖。  圖6係用以說明第1實施形態之半導體記憶裝置之行選擇電路之構成之方塊圖。  圖7係用以說明第1實施形態之半導體記憶裝置之前置放大器之構成之電路圖。  圖8係用以說明第1實施形態之半導體記憶裝置之感測放大器之構成之電路圖。  圖9係用以說明第1實施形態之半導體記憶裝置中之讀出動作之流程圖。  圖10係用以說明第1實施形態之半導體記憶裝置中之讀出動作之時序圖。  圖11係用以說明比較例之半導體記憶裝置中之讀出動作之時序圖。  圖12係用以說明第2實施形態之半導體記憶裝置中之讀出動作之流程圖。  圖13係用以說明第2實施形態之半導體記憶裝置中之讀出動作之時序圖。  圖14係用以說明第3實施形態之半導體記憶裝置之前置放大器之構成之電路圖。  圖15係用以說明第3實施形態之半導體記憶裝置中之讀出動作之時序圖。  圖16係用以說明第4實施形態之半導體記憶裝置之構成之方塊圖。  圖17係用以說明第4實施形態之半導體記憶裝置之前置放大器之構成之電路圖。  圖18係用以說明第4實施形態之半導體記憶裝置中之讀出動作之流程圖。
110:前置放大器
BL:位元線
C1:電容器
C2:電容器
DSMa:信號
DSMb:信號
EVa:信號
EVb:信號
MC:記憶單元
N1:節點
N2:節點
REN:信號
SMa:信號
SMb:信號
T1:電晶體
T2:電晶體
T3:電晶體
T4:電晶體
T5:電晶體
T6a:電晶體
T6b:電晶體
T7a:電晶體
T7b:電晶體
T8a:電晶體
T8b:電晶體
VCLMP:信號
VDD:電壓
VEVAL:節點
VSMPL:節點
WL:字元線

Claims (12)

  1. 一種半導體記憶裝置，其具備記憶單元及控制電路，  上述控制電路以如下方式構成：  基於記憶於上述記憶單元之第1資料將第1電壓充電至第1節點，  於產生上述第1電壓之後對上述記憶單元寫入第2資料，  基於上述第2資料將第2電壓充電至第2節點，  基於上述第1電壓及上述第2電壓，判定上述第1資料是否與上述第2資料不同；且包含：  第1開關元件，其包含電性地連接於上述第1節點之第1端、及電性地連接於上述第1節點與上述第2節點之間之第3節點之第2端；  第2開關元件，其包含電性地連接於上述第1節點之第1端及第2端，且具有與上述第1開關元件相同之尺寸；及  第3開關元件，其包含電性地連接於上述第2節點之第1端、及電性地連接於上述第3節點之第2端。
  2. 如請求項1之半導體記憶裝置，其中  上述控制電路以如下方式構成：於將上述第1開關元件切換為斷開狀態以後，將上述第2開關元件切換為接通狀態。
  3. 如請求項2之半導體記憶裝置，其中  上述控制電路以如下方式構成：於將上述第3開關元件切換為接通狀態之前，將上述第2開關元件切換為接通狀態。
  4. 如請求項2之半導體記憶裝置，其中  上述控制電路以如下方式構成：於將上述第3開關元件切換為接通狀態之後，將上述第2開關元件切換為接通狀態。
  5. 如請求項1之半導體記憶裝置，其中  上述控制電路進而包含第4開關元件，上述第4開關元件相對於上述第1開關元件並聯連接於上述第1節點與上述第3節點之間，  上述第1開關元件及上述第2開關元件具有小於上述第4開關元件之尺寸。
  6. 如請求項5之半導體記憶裝置，其中  上述控制電路以如下方式構成：  於將上述第4開關元件切換為斷開狀態之後，將上述第1開關元件切換為斷開狀態，  於將上述第1開關元件切換為斷開狀態以後，將上述第2開關元件切換為接通狀態。
  7. 如請求項1之半導體記憶裝置，其中  上述控制電路進而包含：  第4開關元件，其相對於上述第1開關元件並聯連接於上述第1節點與上述第3節點之間；及  第5開關元件，其包含電性地連接於上述第1節點之第1端及第2端，且具有與上述第4開關元件相同之尺寸；  上述第1開關元件及上述第2開關元件具有小於上述第4開關元件及上述第5開關元件之尺寸。
  8. 如請求項7之半導體記憶裝置，其  進而具備對上述控制電路之動作狀況進行監視之監視電路，  上述控制電路以如下方式構成：  於來自上述監視電路之資訊滿足條件之情形時，  於將上述第4開關元件切換為斷開狀態之後，將上述第1開關元件切換為斷開狀態，  於將上述第1開關元件切換為斷開狀態以後且將上述第3開關元件切換為接通狀態之前，將上述第2開關元件切換為接通狀態；  於上述資訊不滿足上述條件之情形時，  於將上述第1開關元件切換為斷開狀態之前，將上述第4開關元件切換為斷開狀態，  於將上述第1開關元件切換為斷開狀態以後且將上述第3開關元件切換為接通狀態之後，將上述第2開關元件切換為接通狀態。
  9. 如請求項8之半導體記憶裝置，其中  上述動作狀況包括上述第3節點之電壓，  滿足上述條件包括上述第3節點之電壓為特定值以上。
  10. 如請求項1之半導體記憶裝置，其中  上述控制電路進而包含第6開關元件，上述第6開關元件包含電性地連接於上述第3節點之第1端、接地之第2端、及電性地連接於上述第1節點之閘極。
  11. 如請求項1之半導體記憶裝置，其中  上述記憶單元包含電阻變化元件。
  12. 如請求項11之半導體記憶裝置，其中  上述電阻變化元件為磁阻效應元件。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380840B2 (en) * 2020-03-20 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell with magnetic access selector apparatus
JP2022049383A (ja) 2020-09-16 2022-03-29 キオクシア株式会社 メモリデバイス
JP2023044267A (ja) 2021-09-17 2023-03-30 キオクシア株式会社 メモリシステム
CN116612791A (zh) * 2022-02-08 2023-08-18 长鑫存储技术有限公司 感应放大器电路、其控制方法以及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4010453A (en) * 1975-12-03 1977-03-01 International Business Machines Corporation Stored charge differential sense amplifier
US5677875A (en) * 1995-02-28 1997-10-14 Nec Corporation Non-volatile semiconductor memory device configured to minimize variations in threshold voltages of non-written memory cells and potentials of selected bit lines
US6208542B1 (en) * 1998-06-30 2001-03-27 Sandisk Corporation Techniques for storing digital data in an analog or multilevel memory
US6185143B1 (en) * 2000-02-04 2001-02-06 Hewlett-Packard Company Magnetic random access memory (MRAM) device including differential sense amplifiers
US6459609B1 (en) * 2001-12-13 2002-10-01 Ramtron International Corporation Self referencing 1T/1C ferroelectric random access memory
US6909631B2 (en) * 2003-10-02 2005-06-21 Freescale Semiconductor, Inc. MRAM and methods for reading the MRAM
JP2009193620A (ja) * 2008-02-13 2009-08-27 Toshiba Corp 不揮発性半導体記憶装置
JP5680819B2 (ja) * 2008-08-29 2015-03-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． センスアンプ回路及び半導体記憶装置
US8238183B2 (en) * 2009-09-15 2012-08-07 Elpida Memory, Inc. Semiconductor device and data processing system comprising semiconductor device
JP5451281B2 (ja) * 2009-09-16 2014-03-26 ピーエスフォー ルクスコ エスエイアールエル センスアンプ回路及びそれを備えた半導体装置
KR101742790B1 (ko) * 2010-11-16 2017-06-01 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템
JP2018156697A (ja) * 2017-03-15 2018-10-04 東芝メモリ株式会社 半導体記憶装置
JP2018163713A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 メモリデバイス及びその制御方法

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