KR20060040495A - 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성메모리 소자 - Google Patents

한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성메모리 소자 Download PDF

Info

Publication number
KR20060040495A
KR20060040495A KR1020040090124A KR20040090124A KR20060040495A KR 20060040495 A KR20060040495 A KR 20060040495A KR 1020040090124 A KR1020040090124 A KR 1020040090124A KR 20040090124 A KR20040090124 A KR 20040090124A KR 20060040495 A KR20060040495 A KR 20060040495A
Authority
KR
South Korea
Prior art keywords
transistor
impurity region
resistor
oxide
layer
Prior art date
Application number
KR1020040090124A
Other languages
English (en)
Other versions
KR100738070B1 (ko
Inventor
유인경
이명재
서순애
서형석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040090124A priority Critical patent/KR100738070B1/ko
Priority to JP2005321794A priority patent/JP4981302B2/ja
Priority to CN2005101202355A priority patent/CN1790719B/zh
Priority to US11/267,825 priority patent/US7821809B2/en
Publication of KR20060040495A publication Critical patent/KR20060040495A/ko
Application granted granted Critical
Publication of KR100738070B1 publication Critical patent/KR100738070B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/10—Phase change RAM [PCRAM, PRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자에 관한 것이다. 비휘발성 반도체 메모리 소자에 있어서, 트랜지스터 구조체; 상기 트랜지스터 구조체의 제 1불순물 영역 및 제 2불순물 영역과 각각 전기적으로 연결된 저항층;을 포함하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자를 제공한다.

Description

한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자{Nonvolitile Memory Device Comprising One Resistance Material and One Transistor}
도 1은 본 발명의 실시예에 의한 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자를 나타낸 도면이다.
도 2는 본 발명의 실시예에 의한 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리의 어레이 구조를 나타낸 도면이다.
도 3은 상기 도 2에 나타낸 본 발명의 실시예에 의한 실시예에 의한 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자 어레이의 등가 회로도를 나타낸 그래프이다.
도 4는 본 발명의 실시예에 의한 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자의 동작 특성을 나타낸 그래프이다.
도 5는 본 발명의 실시예에 의한 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자의 작동 원리를 설명하기 위한 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10... 기판 11a, 11b... 불순물 영역
12... 게이트 절연막 13... 게이트 전극
14... 층간 절연막 15a, 15b... 콘택 플러그
16... 저항층 17... 상부 전극
본 발명은 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자에 관한 것이다.
반도체 메모리 소자는 단위 면적당 메모리 셀의 수, 즉 집적도가 높으며, 동작 속도가 빠르고 저전력에서 구동이 가능한 것이 바람직하므로 이에 관한 많은 연구가 진행되어 왔으며, 다양한 종류의 메모리 소자들이 개발되고 있다.
일반적으로 반도체 메모리 장치는 회로적으로 연결된 많은 메모리 셀들을 포함한다. 대표적인 반도체 메모리 장치인 DRAM(Dynamic Random Access Memory)의 경우, 단위 메모리 셀은 한 개의 스위치와 한 개의 커패시터로 구성되는 것이 일반적이다. DRAM은 집적도가 높고 동작 속도가 빠른 이점이 있다. 그러나, 전원이 꺼진 후에는 저장된 데이타가 모두 소실되는 단점이 있다.
반면 전원이 꺼진 후에도 저장된 데이타가 보존될 수 있는 비휘발성 메모리 소자의 대표적인 예가 플래쉬 메모리이다. 플래쉬 메모리는 휘발성 메모리와 달리 비휘발성의 특성을 지니고 있으나 DRAM에 비해 집적도가 낮고 동작 속도가 느린 단점이 있다.
현재, 많은 연구가 진행되고 있는 비휘발성 메모리 소자로, MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 및 PRAM(Phase-change Random Access Memory) 등이 있다.
MRAM은 터널 접합에서의 자화 방향에 변화를 이용하여 데이타를 저장하는 방식이며, FRAM은 강유전체의 분극 특성을 이용하여 데이타를 저장하는 방식이다. 이들은 모두 각각의 장단점을 지니고 있으나, 기본적으로는 상술한 바와 같이, 집적도가 높으며, 고속의 동작 특성을 지니고, 저전력에서 구동가능하며, 데이타 리텐션(retention) 특성이 좋은 방향으로 연구 개발되고 있다.
PRAM은 특정 물질의 상변화에 따른 저항 값의 변화를 이용하여 데이타를 저장하는 방식이며, 한 개의 저항체와 한 개의 스위치(트랜지스터)를 지닌 구조를 지니고 있다. PRAM에 사용되는 저항체는 캘코게나이드(calcogenide) 저항체인데, 이는 형성 온도를 조절하여 결정질 또는 비정질 상태가 된다. 통상 비정질 상태에서의 저항이 결정질일 때보다 높으므로 이를 이용하여 메모리 소자를 형성시키는 것이다. 이와 같은 PRAM의 제조 시 종래의 DRAM 공정을 이용하는 경우 식각이 어려우며, 식각을 하는 경우라도 장시간을 요한다. 따라서, 생산성이 낮아져 제품 단가가 상승하여 경쟁력을 감소시키는 단점이 있다.
본 발명의 기술적 과제는 그 제조가 간단하며 저전력 구동이 가능하고, 고속의 동작 특성을 지닌 한 개의 저항체 및 한 개의 트랜지스터를 구비한 새로운 구조의 비휘발성 반도체 메모리 소자를 제공하는 것이다.
본 발명에서는 상기 목적을 달성하기 위하여,
비휘발성 반도체 메모리 소자에 있어서,
트랜지스터 구조체;
상기 트랜지스터 구조체의 제 1불순물 영역 및 제 2불순물 영역과 각각 전기적으로 연결된 저항층;을 포함하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자를 제공한다.
본 발명에 있어서, 상기 트랜지스터 구조체는, 기판; 상기 기판에 소정 간격 이격되어 형성된 제 1불순물 영역 및 제 2불순물 영역; 상기 제 1불순물 영역 및 상기 제 2불순물 영역과 접촉하며 상기 기판 상에 형성된 게이트 절연층; 및 상기 게이트 절연층 상에 형성된 게이트 전극층;을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 게이트 절연층 및 상기 게이트 전극층은 층간 절연막으로 도포되며, 상기 제 1불순물 영역 및 상기 제 2불순물 영역은 상기 층간 절연막을 관통하는 콘택 플러그;를 통하여 상기 저항층과 전기적으로 연결된 것을 특징으로 한다.
본 발명에 있어서, 상기 저항층은 저항 변화를 나타내는 산화막인 것을 특징으로 한다.
본 발명에 있어서, 상기 산화막은 니켈 산화물(NiO), 티타늄 산화물(TiO2), 하프늄 산화물(HfO), 니오븀 산화물(Nb2O5), 아연 산화물(ZnO), 지르코늄 산화물(ZrO2), 텅스텐 산화물(WO3), 코발트 산화물(CoO) GST(Ge2Sb2 Te5) 또는 PCMO(PrxCa1- xMnO3) 중 적어도 어느 한 물질을 포함하여 형성된 것을 특징으로 한다.
그리고, 본 발명에 있어서, 상기 저항층은 GST(Ge2Sb2Te5)를 포함하는 물질로 형성될 수 있다.
또한, 본 발명에서는 제 1방향으로는 불순물 영역을 상호 공유하고, 상기 제 1방향과 교차하는 제 2방향으로는 게이트 전극층을 상호 공유하며 형성된 다수의 트랜지스터 어레이 구조체들; 및
상기 트랜지스터 어레이 구조체들 각각의 제 1불순물 영역 및 제 2불순물 영역과 별도로 전기적으로 연결되도록 형성된 저항층;을 포함하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자 어레이를 제공한다.
그리고, 본 발명에서는 제 1방향으로 불순물 영역을 상호 공유하고, 상기 제 1방향과 교차하는 제 2방향으로 게이트 전극층을 상호 공유하며 형성된 다수의 트랜지스터 어레이 구조체; 및 상기 트랜지스터 어레이 구조체들 각각의 제 1불순물 영역 및 제 2불순물 영역과 별도로 전기적으로 연결되도록 형성된 저항층;을 포함하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자 어레이의 동작 방법에 있어서,
(가) 동작시킬 단위 셀을 선택하는 단계;
(나) 상기 선택된 단위 셀의 게이트 전극을 제외한 상기 어레이의 모드 게이트 전극을 통하여 게이트 전압 Vg를 인가하는 단계; 및
(다) 상기 선택된 단위 셀의 불순물 영역들을 통하여 동작 전압을 인가하는 단계;를 포함하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자 어레이의 동작 방법을 제공한다.
본 발명에 있어서, 상기 게이트 전압 Vg는 상기 트랜지스터 어레이 구조체들의 문턱 전압보다 큰 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 의한 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자에 대해 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 의한 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 의한 메모리 소자는 기판(10) 상에 형성된 트랜지스터 구조체 및 저항체를 포함한다. 기판(10)에는 소스 영역인 제 1불순물 영역: 11a)과 드레인 영역인 제 2불순물 영역(11b)이 형성되어 있으며, 제 1불순물 영역(11a) 및 제 2불순물 영역(11b)과 접촉하는 기판(10) 상에는 게이트 절연막(12) 및 게이트 전극층(13)이 순차적으로 적층되어 있다. 이러한 구조가 기본적인 트랜지스터 구조이다.
제 1 불순물 영역(11a), 제 2불순물 영역(11b) 및 게이트 구조체 상에는 층간 절연막(14)이 형성되어 있다. 여기서, 제 1불순물 영역(11a) 및 제 2불순물 영역(11b)을 노출시키도록 홀이 층간 절연막(14)에 형성되며, 전도성 물질이 홀 내에 도포되어 콘택 플러그(15a, 15b)가 형성되어 있다. 제 1불순물 영역(11a) 및 제 2불순물 영역(11b)과 연결된 콘택 플러그(15a, 15b)들은 층간 절연막(14) 상에 형성 된 저항층(16)과 연결되어 있다. 본 발명의 실시예에 의한 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자의 특징부인 저항층(16)은 주로 전이 금속 산화물로 형성되며, 예를 들어 니켈 산화물(NiO), 티타늄 산화물(TiO2), 하프늄 산화물(HfO), 니오븀 산화물(Nb2O5), 아연 산화물(ZnO), 지르코늄 산화물(ZrO 2), 텅스텐 산화물(WO3), 코발트 산화물(CoO), GST(Ge2Sb2Te5) 또는 PCMO(PrxCa1- xMnO3) 중 적어도 어느 한 물질을 포함하여 형성된다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자의 제조 방법에 대해 간단히 설명하면 다음과 같다. 여기서, 도 1의 단위 셀(C) 구조를 기준으로 하여 설명한다.
먼저, 도 2a에 나타낸 바와 같이, 반도체 기판(10)을 마련하고, 그 상부에 게이트 절연막(12), 게이트 전극층(13)을 순차적으로 형성시킨다. 다음으로, 도 2b에 나타낸 바와 같이, 게이트 절연막(12)과 게이트 전극층(13)의 양측부를 식각하여 기판(10)의 양측부를 노출시킨다. 노출된 기판(10) 양측부에 불순물을 도핑하여 제 1불순물 영역(11a) 및 제 2불순물 영역(11b)을 형성시킨다. 이에 따라 기본적인 트랜지스터 구조체를 완성한다.
다음으로, 트랜지스터 구조체 상에 층간 절연막(14)을 도포한다(도 2c). 그리고 나서, 제 1불순물 영역(11a)과 제 2불순물 영역(11b)이 노출되도록 층간 절연막(14)에 홀(h)을 형성시킨다.(도 2d) 형성된 홀(h) 내에 전도성 물질을 도포하여 콘택 플러그(15a, 15b)를 형성시킨다.(도 2e) 이 때, 콘택 플러그(15a, 15b)들이 상호 접촉하지 않도록 한다.
다음으로, 도 2f에 나타낸 바와 같이 제 1콘택 플러그(15a) 및 제 2콘택 플러그(15b)와 각각 접촉하도록 저항층(16)을 게이트 구조체 상에 형성시킨다. 상술한 바와 같이 저항층(16)은 주로 전이 금속 산화물로 형성되며, 예를 들어 니켈 산화물(NiO), 티타늄 산화물(TiO2), 하프늄 산화물(HfO), 니오븀 산화물(Nb2O5 ), 아연 산화물(ZnO), 지르코늄 산화물(ZrO2), 텅스텐 산화물(WO3), 코발트 산화물(CoO), GST(Ge2Sb2Te5) 또는 PCMO(PrxCa1- x MnO3) 중 적어도 어느 한 물질을 포함하여 형성된다. 이와 같은 제조 공정은 종래의 DRAM 반도체 제조 공정 기술을 이용하여 용이하게 제조할 수 있다.
이하, 도 3을 참조하여 본 발명의 실시예에 의한 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자의 전기적인 특성에 대해 상세히 살펴보기로 한다.
도 3의 가로축은 본 발명의 저항층(16)에 인가한 전압 값을 나타낸 것이며, 세로축은 저항층(16)에 흐르는 전류 값을 나타낸 것이다.
도 3을 참조하면, 저항층(16)에 인가한 전압 및 그에 따른 전류 값은 두 개의 전류-전압 곡선에 따라 변함을 알 수 있다. G1 그래프의 경우 저항층(16)의 저항 값이 낮아 진 경우, 즉 동일 전압에서 저항층(16)에 흐르는 전류 값이 큰 경우의 전류-전압 곡선이다. G2는 그래프는 저항층(16)의 저항 값이 높아진 경우, 즉 동일 전압에서 저항층(16)에 흐르는 전류 값이 작은 경우의 전류-전압 곡선이다.
본 발명의 실시예에 의한 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자는 각각 서로 다른 전류-저항 특성을 나타내는 저항층(16)의 전기적인 특성을 이용한 것이다. 이를 구체적으로 설명하면 다음과 같다.
먼저, 0V 에서 V1 까지 점차로 인가 전압을 증가시킨 경우, 전류 값을 측정하면 G1 곡선을 따라 전압의 크기에 비례하여 증가한다. 그런데, V1의 크기의 전압을 인가하면 갑자기 전류 값이 감소하여 G2 곡선을 따라 변하게 된다. 이러한 현상은 V1 ≤ V ≤ V2 범위에서도 동일하게 계속된다. 그리고, V2 < V의 전압을 인가하는 경우 다시 전류 값은 G1 곡선을 따라 증가한다. 여기서, G1 곡선의 특성을 따른 저항 값을 제 1 저항 값이라 하고, G2 곡선의 특성을 따른 저항 값을 제 2 저항 값이라 한다. 즉 V1 ≤ V ≤ V2 범위에서 저항층(16)의 저항은 급격히 증가함을 할 수 있다.
또한, 본 발명자는 본 발명에 의한 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자는 다음과 같은 특성을 지니고 있음을 확인하였다. 먼저, V1 ≤ V ≤ V2 범위에서 전압을 인가한 뒤, V1 보다 작은 범위의 전압을 인가하면, G2 곡선에 따른 전류 값이 검출되며, V2 < V 범위에서 전압을 인가한 뒤, V1 보다 작은 범위의 전압을 인가하면. G1 곡선에 따른 전류 값이 검출된다. 따라서, 이러한 특성을 이용하면 메모리 소자로 사용할 수 있게 되는 것이다.
결과적으로, 본 발명의 실시예에 의한 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자의 저항층(16)에 대하여 V2 < V 범위의 전압을 인가하여, 제 1 저항 값을 저장시키게 된다. 그리고, V1 ≤ V ≤ V2 범위의 전압을 인 가하여, 제 2 저항 값을 저장시키게 된다. 저항층(16)에 저장된 메모리 상태를 읽기 위해서는 V1보다 작은 전압(Vr)을 인가하여 그 때의 전류 값을 읽어 내면 되는 것이다. 이와 같은 전기적인 특성은 특히 전이 금속 산화물 등에서만 나타나는 것으로, 구체적인 물질 명은 상술한 바와 같다.
도 4는 본 발명의 실시예에 의한 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자 어레이 구조의 등가 회로도이다. 도 4를 참조하면, 제 1방향, 즉 가로 방향의 단위 셀들은 도 1에 나타낸 바와 같이 제 1불순물 영역(11a) 또는 제 2불순물 영역(11b)을 상호 공유한 형태로 연결되며, 제 2방향 즉, 세로 방향의 단위 셀들은 게이트 전극(13)을 상호 공유한 형태로 연결된 것을 알 수 있다. 따라서, 본 발명의 실시예에 의한 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자 어레이는 NAND 형 어레이 배열을 하고 있는 것을 알 수 있다.
여기서, 특정 셀에 대해 데이타를 기록 또는 소거를 하거나, 데이타를 읽기 위해서는 특정 셀과 연결된 가로 방향의 불순물 영역들을 통하여 상기 도 3에 나타낸 바와 같은 전압 V1, V0 또는 Vr을 인가하고, 세로 방향으로 공급되는 게이트 전압을 0V 상태로 하여 전압을 인가하지 않는다. 특정 셀에 해당하지 않는 게이트 전극들은 모두 문턱 전압(Vth) 이상의 게이트 전극(Vg)를 인가하여 트랜지스터를 on 상태로 유지하면 전류는 불순물 영역 및 채널 영역으로 흐르게 되지만, 특정 셀은 게이트 전압이 0V이므로 채널을 통하여 전위가 인가되지 않고 콘택 플러그를 통하여 저항체 양단에 전압이 걸리게되어 원하는 동작을 하게되는 것이다. 이를 도 5를 참조하여 상세히 설명하기로 한다.
도 5는 상기 도 4에 나타낸 본 발명의 실시예에 의한 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자 어레이 구조의 등가 회로도에서 4개의 단위 셀의 회로부를 따로 분리한 것이다. 도 5를 참조하면, 4개의 메모리 셀(aa, ab, ba, bb)이 도시되어 있으며, 가로 방향의 단위 셀들(aa, ba), (ab, bb)은 게이트 라인(B1, B2)을 상호 공유하며, 세로 방향의 단위 셀들(aa, ab), (ba, bb)은 불순물 영역을 공유(W1, W2)하고 있음을 알 수 있다.
여기서, 도 3의 G1 곡선에 따른 제 1 저항 값을 저항층(16)에 저장하는 과정을 program 과정(set)이라고 하고, 제 1 저항 값 대신 G2 곡선에 따른 제 2저항 값을 제 2저항층(13)에 저장하는 과정을 erase 과정(reset)이라 한다.
도 5에서 동작시킬 셀을 먼저 선택한다. 선택된 셀을 aa라 하면, 셀 aa에 제 1 저항 값을 저장하기 위해서는 V2 이상의 전압을 인가해야 한다. 이를 위해서, 불순물 영역(W1)을 통하여 V0(V0 > V2) 전압을 인가하고, 게이트 라인(B2)에 게이트 전압(Vg)을 인가한다. 그리고, 불순물 영역(W2) 및 게이트 전극(B1)에는 아무런 전압을 인가하지 않은 상태로 둔다. 게이트 전극(B2)에 문턱 전압(Vth) 이상의 전압을 인가하게 되면, 셀 ab 및 bb가 온(on) 상태가 되어 그 채널 영역을 통해 전류가 흐를 수 있게 된다. 그리고, 불순물 영역(W1)을 통해 V0의 전위를 인가하게 되면, 셀 aa 및 ab에 전위가 인가된다.
여기서, 셀 ab는 게이트 전극(B2)를 통하여 Vg의 전위가 인가되어 채널 영역이 활성화되므로, 저항이 낮은 채널 영역을 통하여 전류가 공급될 수 있으나, 셀 aa는 채널이 활성화되지 않았으므로, 콘택 플러그(15a, 15b)를 통하여 저항층(16) 양단에 V0의 전위가 걸리게되는 것이다. 따라서, 이 상태에서 셀 aa는 제 1저항 상태가 되어 프로그램이 가능해진다. 같은 원리로 셀 aa를 제 2 저항 상태로 만들기 위해 전압 V1을 인가하거나, 셀 aa의 저항층(16)에 저장된 데이타를 읽기(read) 위해서도 동일하게, 불순물 영역(W1)을 통하여 V1 또는 Vr을 인가하고 게이트 전극(B2)에 Vg를 인가한다. 이러한 과정을 통하여, 데이타 저장(program), 소거(erase) 및 읽기(read)가 가능해진다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명에 따르면, 다음과 같은 장점을 지니고 있다.
첫째, 비휘발성 메모리의 단위 셀 구조가 1T-1R의 연속 적층 구조로 그 자체로 간단한 구조를 지니고 있으며, 이를 어레이 셀 구조로 형성시킨 경우에도 하나의 비트 라인과 하나의 워드 라인만을 지닌 구조로서 매우 간단하게 실현될 수 있다.
둘째, 종래의 DRAM 제조 공정 등 일반적으로 많이 알려진 반도체 공정을 그대로 이용할 수 있어, 그 생산성을 높일 수 있어 제조 단가가 낮다.
셋째, 본 발명의 동작 원리 상, 특이한 저항 특성을 지닌 물질을 이용하여 단순한 방법으로 정보를 저장하고 재생할 수 있으므로, 고속의 동작 특성을 지닌 다.

Claims (14)

  1. 비휘발성 반도체 메모리 소자에 있어서,
    트랜지스터 구조체;
    상기 트랜지스터 구조체의 제 1불순물 영역 및 제 2불순물 영역과 각각 전기적으로 연결된 저항층;을 포함하는 것을 특징으로 하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자.
  2. 제 1항에 있어서,
    상기 트랜지스터 구조체는,
    기판;
    상기 기판에 소정 간격 이격되어 형성된 제 1불순물 영역 및 제 2불순물 영역;
    상기 제 1불순물 영역 및 상기 제 2불순물 영역과 접촉하며 상기 기판 상에 형성된 게이트 절연층; 및
    상기 게이트 절연층 상에 형성된 게이트 전극층;을 포함하는 것을 특징으로 하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자.
  3. 제 2항에 있어서,
    상기 게이트 절연층 및 상기 게이트 전극층은 층간 절연막으로 도포되며,
    상기 제 1불순물 영역 및 상기 제 2불순물 영역은 상기 층간 절연막을 관통하는 콘택 플러그;를 통하여 상기 저항층과 전기적으로 연결된 것을 특징으로 하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자.
  4. 제 1항에 있어서,
    상기 저항층은 저항 변화를 나타내는 산화막인 것을 특징으로 하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자.
  5. 제 4항에 있어서,
    상기 산화막은 니켈 산화물(NiO), 티타늄 산화물(TiO2), 하프늄 산화물(HfO), 니오븀 산화물(Nb2O5), 아연 산화물(ZnO), 지르코늄 산화물(ZrO2 ), 텅스텐 산화물(WO3), 코발트 산화물(CoO) 또는 PCMO(PrxCa1- xMnO 3) 중 적어도 어느 한 물질을 포함하여 형성된 것을 특징으로 하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자.
  6. 제 1항에 있어서,
    상기 저항층은 GST(Ge2Sb2Te5)를 포함하는 물질로 형성된 것을 특징으로 하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자.
  7. 제 1방향으로는 불순물 영역을 상호 공유하고, 상기 제 1방향과 교차하는 제 2방향으로는 게이트 전극층을 상호 공유하며 형성된 다수의 트랜지스터 어레이 구조체들; 및
    상기 트랜지스터 어레이 구조체들 각각의 제 1불순물 영역 및 제 2불순물 영역과 별도로 전기적으로 연결되도록 형성된 저항층;을 포함하는 것을 특징으로 하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자 어레이.
  8. 제 7항에 있어서,
    상기 트랜지스터 구조체는,
    기판;
    상기 기판에 소정 간격 이격되어 형성된 제 1불순물 영역 및 제 2불순물 영역;
    상기 제 1불순물 영역 및 상기 제 2불순물 영역과 접촉하며 상기 기판 상에 형성된 게이트 절연층; 및
    상기 게이트 절연층 상에 형성된 게이트 전극층;을 포함하는 것을 특징으로 하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자 어레이.
  9. 제 8항에 있어서,
    상기 게이트 절연층 및 상기 게이트 전극층은 층간 절연막으로 도포되며,
    상기 제 1불순물 영역 및 상기 제 2불순물 영역은 상기 층간 절연막을 관통하는 콘택 플러그;를 통하여 상기 저항층과 전기적으로 연결된 것을 특징으로 하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자 어레이.
  10. 제 7항에 있어서,
    상기 저항층은 저항 변화를 나타내는 산화막인 것을 특징으로 하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자 어레이.
  11. 제 10항에 있어서,
    상기 산화막은 니켈 산화물(NiO), 티타늄 산화물(TiO2), 하프늄 산화물(HfO), 니오븀 산화물(Nb2O5), 아연 산화물(ZnO), 지르코늄 산화물(ZrO2 ), 텅스텐 산화물(WO3), 코발트 산화물(CoO) 또는 PCMO(PrxCa1- xMnO 3) 중 적어도 어느 한 물질을 포함하여 형성된 것을 특징으로 하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자 어레이.
  12. 제 7항에 있어서,
    상기 저항층은 GST(Ge2Sb2Te5)를 포함하는 물질로 형성된 것을 특징으로 하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자 어레이.
  13. 제 1방향으로 불순물 영역을 상호 공유하고, 상기 제 1방향과 교차하는 제 2방향으로 게이트 전극층을 상호 공유하며 형성된 다수의 트랜지스터 어레이 구조체; 및 상기 트랜지스터 어레이 구조체들 각각의 제 1불순물 영역 및 제 2불순물 영역과 별도로 전기적으로 연결되도록 형성된 저항층;을 포함하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자 어레이의 동작 방법에 있어서,
    (가) 동작시킬 단위 셀을 선택하는 단계;
    (나) 상기 선택된 단위 셀의 게이트 전극을 제외한 상기 어레이의 모드 게이트 전극을 통하여 게이트 전압 Vg를 인가하는 단계; 및
    (다) 상기 선택된 단위 셀의 불순물 영역들을 통하여 동작 전압을 인가하는 단계;를 포함하는 것을 특징으로 하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자 어레이의 동작 방법.
  14. 제 13항에 있어서,
    상기 게이트 전압 Vg는 상기 트랜지스터 어레이 구조체들의 문턱 전압보다 큰 것을 특징으로 하는 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성 메모리 소자 어레이의 동작 방법.
KR1020040090124A 2004-11-06 2004-11-06 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성메모리 소자 KR100738070B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040090124A KR100738070B1 (ko) 2004-11-06 2004-11-06 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성메모리 소자
JP2005321794A JP4981302B2 (ja) 2004-11-06 2005-11-07 不揮発性メモリ素子、不揮発性メモリ素子アレイ、及び不揮発性メモリ素子アレイの動作方法
CN2005101202355A CN1790719B (zh) 2004-11-06 2005-11-07 包括一电阻器和一晶体管的非易失存储器件
US11/267,825 US7821809B2 (en) 2004-11-06 2005-11-07 Nonvolatile memory device and method including resistor and transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040090124A KR100738070B1 (ko) 2004-11-06 2004-11-06 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성메모리 소자

Publications (2)

Publication Number Publication Date
KR20060040495A true KR20060040495A (ko) 2006-05-10
KR100738070B1 KR100738070B1 (ko) 2007-07-12

Family

ID=36566579

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040090124A KR100738070B1 (ko) 2004-11-06 2004-11-06 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성메모리 소자

Country Status (4)

Country Link
US (1) US7821809B2 (ko)
JP (1) JP4981302B2 (ko)
KR (1) KR100738070B1 (ko)
CN (1) CN1790719B (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100777348B1 (ko) * 2006-07-11 2007-11-20 삼성전자주식회사 비휘발성 기억 장치의 셀 어레이 구조 및 그 형성방법
JP4995834B2 (ja) * 2006-12-07 2012-08-08 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7521372B2 (en) * 2006-12-29 2009-04-21 Industrial Technology Research Institute Method of fabrication of phase-change memory
US7704789B2 (en) * 2007-02-05 2010-04-27 Intermolecular, Inc. Methods for forming resistive switching memory elements
US7678607B2 (en) * 2007-02-05 2010-03-16 Intermolecular, Inc. Methods for forming resistive switching memory elements
US7972897B2 (en) 2007-02-05 2011-07-05 Intermolecular, Inc. Methods for forming resistive switching memory elements
US8097878B2 (en) * 2007-03-05 2012-01-17 Intermolecular, Inc. Nonvolatile memory elements with metal-deficient resistive-switching metal oxides
US7629198B2 (en) * 2007-03-05 2009-12-08 Intermolecular, Inc. Methods for forming nonvolatile memory elements with resistive-switching metal oxides
JP2008251059A (ja) 2007-03-29 2008-10-16 Toshiba Corp 不揮発性半導体記憶装置およびそのデータ消去方法
JP5422552B2 (ja) * 2007-05-09 2014-02-19 インターモレキュラー， インコーポレイテッド 抵抗性スイッチング不揮発性メモリ要素
US7863087B1 (en) 2007-05-09 2011-01-04 Intermolecular, Inc Methods for forming resistive-switching metal oxides for nonvolatile memory elements
JP5501966B2 (ja) 2007-07-25 2014-05-28 インターモレキュラー， インコーポレイテッド 多状態の不揮発性メモリ素子
WO2009015298A2 (en) * 2007-07-25 2009-01-29 Intermolecular, Inc. Nonvolatile memory elements
US7772580B2 (en) * 2007-08-10 2010-08-10 Qimonda Ag Integrated circuit having a cell with a resistivity changing layer
CN101527167B (zh) * 2008-02-01 2012-08-15 索尼株式会社 显示装置
WO2009136467A1 (ja) * 2008-05-08 2009-11-12 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、および不揮発性記憶素子へのデータ書込方法
CN102751243B (zh) * 2011-04-20 2014-12-17 旺宏电子股份有限公司 半导体装置及其制造方法
KR101257365B1 (ko) 2011-07-22 2013-04-23 에스케이하이닉스 주식회사 문턱 스위칭 동작을 가지는 저항 변화 메모리 및 이의 제조방법
US10134916B2 (en) 2012-08-27 2018-11-20 Micron Technology, Inc. Transistor devices, memory cells, and arrays of memory cells
KR102116978B1 (ko) 2013-10-07 2020-05-29 삼성전자 주식회사 그래핀 소자 및 그 제조 방법
US9224951B1 (en) 2014-07-21 2015-12-29 Intermolecular, Inc. Current-limiting electrodes
CN111244180B (zh) * 2020-01-16 2021-01-22 电子科技大学 一种改善动态特性的超结vdmos器件
CN111244179B (zh) * 2020-01-16 2021-02-12 电子科技大学 一种抗emi超结vdmos器件
CN111244153B (zh) * 2020-01-16 2021-02-12 电子科技大学 一种抗emi超结器件

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406509A (en) * 1991-01-18 1995-04-11 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
JP3311166B2 (ja) * 1994-10-18 2002-08-05 株式会社東芝 絶縁ゲート型半導体装置
US5894447A (en) * 1996-09-26 1999-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device including a particular memory cell block structure
TW323397B (en) * 1996-10-02 1997-12-21 United Microelectronics Corp Multi-level read only memory structure and manufacturing method thereof
JP2000216271A (ja) 1999-01-22 2000-08-04 Sony Corp 不揮発性半導体記憶装置
US6815744B1 (en) 1999-02-17 2004-11-09 International Business Machines Corporation Microelectronic device for storing information with switchable ohmic resistance
KR20010086996A (ko) * 2000-03-06 2001-09-15 윤종용 드레인 턴온을 억제하는 노아형 플래시 메모리
US6576921B2 (en) * 2001-11-08 2003-06-10 Intel Corporation Isolating phase change material memory cells
AU2002354082A1 (en) * 2001-12-12 2003-06-23 Matsushita Electric Industrial Co., Ltd. Nonvolatile memory
JP3906105B2 (ja) 2002-03-29 2007-04-18 株式会社東芝 半導体装置
KR100738065B1 (ko) 2002-07-10 2007-07-10 삼성전자주식회사 한 개의 트랜지스터와 데이터 저장 수단으로 한 개의저항체를구비하는 메모리 소자 및 그 구동 방법
JP4190238B2 (ja) * 2002-09-13 2008-12-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US7335459B2 (en) * 2002-11-22 2008-02-26 Kabushiki Kaisha Toshiba Phase-change optical recording medium
JP4124635B2 (ja) * 2002-12-05 2008-07-23 シャープ株式会社 半導体記憶装置及びメモリセルアレイの消去方法
JP4167513B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 不揮発性半導体記憶装置
TWI245288B (en) 2003-03-20 2005-12-11 Sony Corp Semiconductor memory element and semiconductor memory device using the same
JP4465969B2 (ja) * 2003-03-20 2010-05-26 ソニー株式会社 半導体記憶素子及びこれを用いた半導体記憶装置
JP4254293B2 (ja) * 2003-03-25 2009-04-15 株式会社日立製作所 記憶装置
JP4634014B2 (ja) * 2003-05-22 2011-02-16 株式会社日立製作所 半導体記憶装置
KR100979710B1 (ko) * 2003-05-23 2010-09-02 삼성전자주식회사 반도체 메모리 소자 및 제조방법
KR100773537B1 (ko) * 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
JP3752589B2 (ja) * 2003-06-25 2006-03-08 松下電器産業株式会社 不揮発性メモリを駆動する方法
US7482616B2 (en) * 2004-05-27 2009-01-27 Samsung Electronics Co., Ltd. Semiconductor devices having phase change memory cells, electronic systems employing the same and methods of fabricating the same
KR100682895B1 (ko) * 2004-11-06 2007-02-15 삼성전자주식회사 다양한 저항 상태를 지닌 저항체를 이용한 비휘발성메모리 소자 및 그 작동 방법

Also Published As

Publication number Publication date
CN1790719A (zh) 2006-06-21
KR100738070B1 (ko) 2007-07-12
JP2006135338A (ja) 2006-05-25
CN1790719B (zh) 2011-08-24
US20060113614A1 (en) 2006-06-01
US7821809B2 (en) 2010-10-26
JP4981302B2 (ja) 2012-07-18

Similar Documents

Publication Publication Date Title
KR100738070B1 (ko) 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성메모리 소자
KR100682908B1 (ko) 두개의 저항체를 지닌 비휘발성 메모리 소자
KR100657911B1 (ko) 한 개의 저항체와 한 개의 다이오드를 지닌 비휘발성메모리 소자
US8164130B2 (en) Nonvolatile memory device comprising one switching device and one resistant material and method of manufacturing the same
JP4684297B2 (ja) 不揮発性半導体記憶装置の書き込み方法
KR100682895B1 (ko) 다양한 저항 상태를 지닌 저항체를 이용한 비휘발성메모리 소자 및 그 작동 방법
US9136468B2 (en) Nonvolatile semiconductor memory device
US8279658B2 (en) Method of programming variable resistance element and nonvolatile storage device
US20150248933A1 (en) Non-volatile storage system biasing conditions for standby and first read
US9331275B2 (en) Switching device structures and methods
JPWO2006137111A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
US8023318B2 (en) Resistance memory element, phase change memory element, resistance random access memory device, information reading method thereof, phase change random access memory device, and information reading method thereof
KR20070030147A (ko) 기억 장치 및 반도체 장치
JPWO2006137110A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP2006253679A (ja) Ｎｏｒ構造のハイブリッドマルチビットの不揮発性メモリ素子及びその動作方法
JP6092696B2 (ja) 可変抵抗素子を用いたメモリセル
US9679640B1 (en) Multi-level reversible resistance-switching memory
JP2009212245A (ja) 可変抵抗素子

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150630

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170630

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180629

Year of fee payment: 12