KR101128420B1 - 비트라인과 접지선택라인이 연결된 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법 - Google Patents

비트라인과 접지선택라인이 연결된 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법 Download PDF

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Abstract

본 발명은 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것으로, 더욱 상세하게는 적층 어레이 구조(STAR 구조)에 있어서 비트라인과 접지선택라인이 연결된 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.

Description

비트라인과 접지선택라인이 연결된 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법{NAND FLASH MEMORY ARRAY HAVING STACKED ARRAY TIED BIT LINE AND GROUND SELECT LINE AND OPERATION METHOD THEREOF}
본 발명은 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것으로, 더욱 상세하게는 적층 어레이 구조(STAR 구조: STacked ARray 구조, 이하 '스타구조'라 함)에 있어서 비트라인과 접지선택라인이 연결된 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
반도체 메모리 분야는 비트당 비용(costs per bit)을 줄이기 위하여 고집적을 지속적으로 추구해 왔고, 또한 모바일 기기 등에 핵심 부품으로 응용되면서 저전력 구동이 최대 이슈로 되어 왔다.
종래 2차원 평면형 구조를 갖는 메모리 셀을 스켈링 다운시키며 고집적하기에는 공정상 일정한 한계가 있게 되자, 최근에는 수직채널을 갖는 등 다양한 3차원 구조를 갖는 메모리 셀들이 개발되고 있다.
3차원 구조를 갖는 메모리 셀의 하나가 스타구조로 형성된 것인데, 이에 대해서는 본 출원인에 의하여 한국 특허출원번호 제10-2008-0102209호(스타구조를 갖는 반도체 소자 및 그 제조방법), 한국 특허출원번호 제10-2009-0062653호(스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법) 및 한국 특허출원번호 제10-2010-0015280호(단결정 스타구조 형성방법 및 이를 이용한 3차원 낸드 플래시 메모리 어레이)를 선출원한 바 있다.
상기 스타구조에서와 같이, 3차원으로 적층된 메모리 어레이 구조에서는 하나의 비트라인을 선택적으로 동작시키기 위해 층간 구분이 필수적인데, 이러한 층간 구분을 위한 구체적 방법이 상기 선출원된 한국 특허출원번호 제10-2009-0062653호에 제시되어 있다.
그러나, 상기 선출원되었으나 미공개된 한국 특허출원번호 제10-2009-0062653호에 의하면 각 비트선택라인으로 온/오프시키고자 하는 층을 제외한 나머지 반도체층들은 불순물 도핑으로 단락(short)시키는 구조를 가지게 됨에 따라, 제조공정이 복잡하고 수직으로 적층된 반도체층들의 층수 만큼 비트선택라인들을 형성시켜 주어야 하므로 집적도에 부정적 영향을 주는 문제점이 있다.
따라서, 층간 구분을 위해 필요한 부분의 면적을 최소화시킬 수 있는 3차원 어레이 구조 및 그 동작방법의 개발이 계속 요구되고 있다.
본 발명은 상기와 같은 요구에 부응하기 위하여, 3차원으로 적층된 어레이 구조에서 층간 구분을 위해 필요 면적을 최소화시키며 메모리 동작이 가능하도록 새롭게 제안된 것으로, 비트라인과 접지선택라인이 연결된 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 스타구조를 갖는 낸드 플래시 메모리 어레이는 기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정거리 이격되며 형성된 복수개의 액티브라인들과; 상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들과; 상기 복수개의 워드라인들 일측에 상기 제 2 수평방향으로 이격되며 상기 복수개의 액티브라인들에 절연막층을 사이에 두고 형성된 비트선택라인과; 상기 복수개의 워드라인들 타측에 상기 제 2 수평방향과 반대방향으로 이격되며 상기 각 액티브라인마다 절연막층을 사이에 두고 형성된 접지선택라인들을 포함하여 구성되되, 상기 비트선택라인을 지난 상기 각 액티브라인의 일단에는 상하층을 이루는 반도체층들이 전기적으로 연결되어 상기 액티브라인들의 갯수 만큼 비트라인 컨택부들이 형성되고, 상기 각 접지선택라인을 지난 상기 각 액티브라인의 타단에는 동일층을 이루는 반도체층들이 전기적으로 연결되어 상기 반도체층들의 적층수 만큼 공통소스라인들이 형성되고, 상기 각 비트라인 컨택부에 전기적으로 연결된 비트라인은 동일한 액티브라인 상에 형성된 상기 각 접지선택라인과 전기적으로 연결된 것을 특징으로 한다.
여기서, 상기 공통소스라인들의 일측에는 상기 반도체층들 사이에 상기 절연막 대신 제 2 반도체 물질로 채워진 바디 영역이 더 형성되고, 상기 바디 영역에는 외부와 전기적 접속을 하기 위한 바디 컨택부가 형성될 수 있다.
한편, 본 발명에 의한 스타구조를 갖는 낸드 플래시 메모리 어레이의 동작방법 중 프로그램 동작은 상기 복수개의 워드라인들 중에서 특정 셀을 지나는 선택된 워드라인은 프로그램 전압(Vpgm)을, 나머지 비선택된 워드라인들은 채널이 형성될 정도의 패스 전압(Vpass)을 인가하고, 상기 특정 셀이 형성된 액티브라인의 비트라인 컨택부와 연결되어 선택된 비트라인은 공급 전압(Vcc)을 인가하고, 나머지 비선택된 비트라인들은 접지시키고, 상기 공통소스라인들 중에서 상기 특정 셀이 위치한 반도체층에 형성되어 선택된 공통소스라인은 접지시키고, 나머지 비선택된 공통소스라인들은 플로팅시키고, 상기 비트선택라인은 접지시키는 것을 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 스타구조를 갖는 낸드 플래시 메모리 어레이의 동작방법 중 리드 동작은 상기 복수개의 워드라인들 중에서 특정 셀을 지나는 선택된 워드라인은 접지시키고, 나머지 비선택된 워드라인들은 리드 전압(Vread)을 인가하고, 상기 특정 셀이 형성된 액티브라인의 비트라인 컨택부와 연결되어 선택된 비트라인은 상기 리드 전압(Vread)을 인가하고, 나머지 비선택된 비트라인들은 접지시키고, 상기 공통소스라인들 중에서 상기 특정 셀이 위치한 반도체층에 형성되어 선택된 공통소스라인은 접지시키고, 나머지 비선택된 공통소스라인들은 플로팅시키고, 상기 비트선택라인은 상기 리드 전압(Vread)을 인가하는 것을 포함하는 것을 특징으로 한다.
그리고, 본 발명에 의한 스타구조를 갖는 낸드 플래시 메모리 어레이의 동작방법 중 이레이즈 동작은 상기 복수개의 워드라인들 중에서 특정 셀을 지나는 선택된 워드라인은 접지시키고, 상기 바디 컨택부에는 이레이즈 전압(Vers)을 인가하고, 나머지 라인들은 플로팅시키는 것을 포함하여 상기 특정 셀이 포함된 선택된 워드라인으로 제어되는 모든 셀들을 일괄 이레이즈(erase)하는 것을 특징으로 한다.
본 발명은 각 액티브라인 양측에 형성된 비트라인 컨택부와 접지선택라인을 비트라인으로 연결시키고, 하나의 비트선택라인과 각 층을 독립적으로 접지를 시킬 수 있도록 층수 만큼의 공통소스라인들을 형성시킴으로써, 층수에 관계없이 메모리 동작이 가능하게 되어 집적도를 극대화 할 수 있는 효과가 있다.
도 1은 본 발명에 의한 스타구조를 갖는 낸드 플래시 메모리 어레이의 일 예로 각 셀이 GAA 구조를 갖는 실시예의 사시도이다.
도 2는 본 발명에 의한 스타구조를 갖는 낸드 플래시 메모리 어레이의 다른 예로 각 셀이 이중 게이트 구조를 갖고 각 층의 공통소스라인 컨택부를 달리한 실시예의 사시도이다.
도 3은 도 1의 구체적 일 예로 GAA 구조를 갖는 셀을 보여주기 위해 간략히 도시한 사시도이다.
도 4는 본 발명에 의한 스타구조를 갖는 낸드 플래시 메모리 어레이의 동작방법에 따른 일 예시적 조건표이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
우선, 본 발명에 의한 스타구조를 갖는 낸드 플래시 메모리 어레이는 기본적으로, 도 1과 같이, 기판(10) 상에 절연막(40)을 사이에 두고 수직으로 적층된 복수개의 반도체층들(30)이 제 1 수평방향(예컨대, x축 방향)으로 일정거리 이격되며 형성된 복수개의 액티브라인들(예컨대, 비트라인 BL1, ..., BL10과 접속되는 라인들)과; 상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층(50)을 사이에 두고 상기 복수개의 반도체층들(30)을 지나며 제 2 수평방향(예컨대, y축 방향)으로 일정거리 이격되어 형성된 복수개의 워드라인들(예컨대, WL1, ..., WL7)과; 상기 복수개의 워드라인들 일측에 상기 제 2 수평방향(y축 방향)으로 이격되며 상기 복수개의 액티브라인들에 절연막층을 사이에 두고 형성된 비트선택라인(BSL)과; 상기 복수개의 워드라인들 타측에 상기 제 2 수평방향과 반대방향(-y축 방향)으로 이격되며 상기 각 액티브라인마다 절연막층을 사이에 두고 형성된 접지선택라인들(GSL)을 포함하여 구성되되, 상기 비트선택라인을 지난 상기 각 액티브라인의 일단에는 상하층을 이루는 반도체층들이 전기적으로 연결되어 상기 액티브라인들의 갯수 만큼 비트라인 컨택부들이 형성되고, 상기 각 접지선택라인을 지난 상기 각 액티브라인의 타단에는 동일층을 이루는 반도체층들이 전기적으로 연결되어 상기 반도체층들의 적층수 만큼 공통소스라인들(32)이 형성되고, 상기 각 비트라인 컨택부에 전기적으로 연결된 비트라인(70)은 동일한 액티브라인 상에 형성된 상기 각 접지선택라인(GSL)과 전기적으로 연결된 것을 특징으로 한다.
여기서, 상기 공통소스라인들(32)의 일측에는, 도 1과 같이, 상기 반도체층들(30') 사이에 상기 절연막(40) 대신 제 2 반도체 물질(20')로 채워진 바디 영역(36)이 더 형성되고, 상기 바디 영역에는 외부와 전기적 접속을 하기 위한 바디 컨택부가 형성될 수 있다.
즉, 상기 비트라인 컨택부가 형성된 각 액티브라인의 일단에는 상하층을 이루는 반도체층들이 전기적으로 연결된 구조를 갖게 되는데, 이는 기판(10)으로부터 에피텍셜로 성장시킨 적층매개층(20)이 반도체층(30) 사이 사이로 적층되며, 고농도의 불순물이 도핑된 구조로 형성될 수 있다. 이때, 상기 기판이 p형 실리콘 기판일 경우에는 상기 적층매개층(20)은 n형으로 도핑된 실리콘게르마늄이 바람직하다. 이렇게 함으로써, 기판(10)과 최하단 적층매개층(20) 간에는 pn 접합으로 전기적 절연이 되게 할 수 있다.
그리고, 바디 컨택부가 형성된 바디 영역(36)은 상기 공통소스라인들(32)의 일측에서 반도체층들(30') 사이에 절연막(40) 대신 제 2 반도체 물질(20')로 채워진 구조를 갖게 되는데, 이 또한 반도체 기판(10)으로부터 에피텍셜로 성장시킨 제 2 반도체 물질(20')이 반도체층(30') 사이 사이로 적층될 수 있다. 다만, 비트라인 컨택부에서와 달리, 제 2 반도체 물질(20')과 반도체층(30')으로 적층된 바디 영역(36)은 바디 역할을 할 수 있도록 저농도로 불순물이 도핑된다. 여기서도, 상기 기판이 p형 실리콘 기판일 경우에는 상기 제 2 반도체 물질(20')은 n형으로 저농도 도핑된 실리콘게르마늄이 바람직하다. 이렇게 함으로써, 기판(10)과 제 2 반도체 물질(20') 간에는 pn 접합으로 전기적 절연이 되게 할 수 있다.
한편, 상기 복수개의 워드라인들(WL1, ..., WL7)의 양측 각각에는, 도 1 또는 도 2와 같이, 상기 비트선택라인(BSL) 또는 상기 각 접지선택라인(GSL) 사이에 더미(dummy) 워드라인(DWL1)(DWL2)이 더 형성될 수 있다. 여기서, 더미(dummy) 워드라인(DWL1)(DWL2)이란 통상의 워드라인과 동일하게 형성되어 있으나 워드라인으로 동작시키지 않는 것을 말한다. 이렇게 할 경우, 후술할 프로그램 동작시 비선택 비트라인들이 연결된 액티브라인들에서 부양된 전위(boosted potential)와 선택된 공통소스라인(CSL) 또는 비선택 비트라인 컨택부들의 전위 사이의 차에 의한 누절전류를 줄일 수 있는 장점이 있다.
그리고, 상기 비트선택라인(BSL), 상기 더미 워드라인(DWL1)(DWL2) 및 상기 복수개의 워드라인들(WL1, ..., WL7)은 동일한 패턴으로 형성되고, 상기 비트선택라인(BSL)과 상기 복수개의 액티브라인들 사이에 있는 상기 절연막층도 상기 전하저장층을 포함하는 절연막층(50)인으로 하는 것이 바람직하다.
즉, 상기 비트선택라인(BSL), 상기 더미 워드라인(DWL1)(DWL2) 및 상기 복수개의 워드라인들(WL1, ..., WL7)은, 도 1과 같이, 상기 전하저장층을 포함하는 절연막층(50)을 사이에 두고 상기 복수개의 반도체층들(30)을 각각 외주면으로 감싸며 지나갈 수도 있고, 도 2와 같이, 상하로 달리는 상기 전하저장층을 포함하는 절연막층(50) 상에 형성되어 상기 복수개의 반도체층들(30)의 양측면을 지나갈 수도 있다. 전자의 경우에, 상기 각 라인이 지나는 각 반도체층의 단면은 사각형, 원형 및 타원형 중에서 어느 하나일 수 있는데, 이로써 형성되는 각 셀은 GAA(Gate All Around) 구조를 갖게 되고, 후자의 경우에 각 셀은 이중 게이트(double gate) 구조를 갖게 된다.
도 1에서는 워드라인 일부(WL4)를 절단하여, 각 메모리 셀이 전하저장층을 포함하는 절연막층(50)이 반도체층(30)을 감싸며 양측으로 소스(31), 드레인(33)이 형성되고, 절연막(40)에 의하여 층간 셀들과 절연됨을 보여주고, 도 2에서는 워드라인 일부(WL2)를 절단하여, 각 메모리 셀이 상하로 달리는 전하저장층을 포함하는 절연막층(52)이 각 반도체층(30)의 양측면을 지나며 좌, 우측에 소스(31), 드레인(33)이 형성됨을 보여주고, 후자의 경우도 절연막(40)에 의하여 층간 셀들과 절연된다.
그리고, 도 3은 본 발명에 의한 각 셀이 GAA(Gate All Around) 구조를 가질 수 있는 일 예를 보여준다. 도 3에서 도면부호 10은 기판, 30은 바디를 이루는 반도체층, 31은 바디를 둘러싸며 형성된 소스, 42는 절연막(예컨대, 산화막), 50은 반도체층을 둘러싸며 형성된 전하저장층을 포함하는 절연막층(예컨대, ONO), 60은 상기 전하저장층을 포함하는 절연막층을 사이에 반도체층을 둘러싸며 형성된 각 라인(예컨대, 비트선택라인, 더미 워드라인 또는 워드라인)이다.
한편, 상기 기판(10)은 반도체 기판이 바람직하나, 반도체외의 다른 물질로된 플랙시블 기판도 가능하다.
또한, 상기 각 반도체층(30)은 반도체 기판 상에서 에피텍셜로 성장시킨 단결정 반도체층이 바람직하나, 이동도가 떨어지는 다결정 또는 비정질 반도체층도 가능하다.
그리고, 상기 전하저장층을 포함하는 절연막층(50)에서의 상기 전하저장층은 전하를 저장할 수 있는 물질이면 어느 것도 가능하나, 딥 레벨 트랩이 많은 질화물층(nitride layer)이 바람직하고, 상기 각 셀이 GAA(Gate All Around) 구조로 형성될 경우에는 각 라인을 감싸는 부위만 형성하게 되므로 도전성 물질층도 가능하다.
그리고, 상기 각 라인이 지나는 부위의 상기 각 반도체층(30) 상에 형성되는 셀(본 명세서에서 "셀"은 각 워드라인에 의한 메모리 셀 뿐만 아니라, 비트선택라인에 의한 비트선택 트랜지스터, 더미 워드라인에 의한 가상 셀, 접지선택라인에 의한 접지선택 트랜지스터를 포함함)의 소스/드레인은 이웃 라인에 의한 프린징 전계(fringing field)로 형성된 반전층(inversion layer) 또는 축적층(accumulation layer)으로 형성될 수도 있고(이경우 불순물 도핑층은 형성되어 있지 않음), 상기 비트선택라인, 상기 각 워드라인 및 상기 각 접지선택라인을 각각 사이에 두고 양측에 불순물 도핑층이 물리적으로 형성될 수도 있다. 후자의 경우 상기 불순물 도핑층은, 도 3과 같이, 상기 각 반도체층의 일정 깊이까지만 형성되어 내부에 형성되지 않은 부분이 존재하도록 하는 것이 바람직하다.
물론, 상기 각 공통소스라인을 이루는 상기 각 반도체층에도 불순물 도핑층이 형성되어 전도성 라인을 구성하게 되는데, 이 경우도 불순물 도핑층이 상기 각 반도체층의 일정 깊이까지만 형성되어 내부에 형성되지 않은 부분이 존재하도록 하여, 상기 각 반도체층에서 상기 불순물 도핑층이 형성되지 않은 부분이, 적어도 모든 메모리 셀들까지 연결되도록 하는 것이 바람직하다.
상기와 같이 구성하게 되면, 상기 공통소스라인들의 일측에 형성된 상기 바디 영역(36)이 상기 모든 메모리 셀들까지 연결하게 되어, 후술하게 될 일괄 이레이즈가 가능하게 된다.
또한, 상기 공통소스라인들의 각 컨택부(34)는, 도 1와 같이, 상기 각 워드라인 방향(x축 방향)으로 형성될 수도 있으나, 도 2와 같이, 상기 각 액티브라인 방향(y축 방향)으로 형성하여 각 층의 컨택 배선으로 인해 면적 소모가 일어나지 않도록 함이 보다 바람직하다.
그리고, 상기 각 접지선택라인(GSL)은, 도 1 또는 도 2와 같이, 이웃 접지선택라인에 비하여 상기 각 워드라인과의 이격 거리를 달리하는 것이 바람직한데, 이는 모두 상기 각 워드라인과의 이격 거리를 같게 할 경우에는 복수개의 접지선택라인들(GSL)로 인한 소모 면적의 일측면(y축 방향의 길이)은 최소화할 수 있으나, 이웃 접지선택라인간의 단락 방지를 위하여 공정상 액티브라인들 사이를 넓힐 수 밖에 없어 소모 면적의 타측면(x축 방향의 길이)은 커질 수 밖에 없는 문제점이 있고, 상기 각 워드라인과의 이격 거리를 2가지로 반복할 경우에는 공정상 접지선택라인(GSL) 형성후 소스/드레인용 불순물 도핑층을 형성하기 어려워 전기적으로 일부 절단(open)되는 문제점이 발생할 수 있으므로, 도 1 또는 도 2와 같이, 상기 각 워드라인과의 이격 거리를 3가지로 반복하는 것이 보다 바람직하다.
다음은, 도 4를 참조하며, 상기 실시예에 의한 스타구조를 갖는 낸드 플래시 메모리 어레이의 동작방법에 대하여 간단히 설명한다.
<프로그램 동작>
도 1과 같은 구조를 갖는 낸드 플래시 메모리 어레이에서, 특정 셀을 프로그램하기 위해서는, 도 4와 같이, 상기 복수개의 워드라인들 중에서 상기 특정 셀을 지나는 선택된 워드라인(Select WL)은 프로그램 전압(Vpgm)을, 그렇지 않은 비선택된 워드라인들(Unselect WLs)은 채널이 형성될 정도의 패스 전압(Vpass)을 인가하고, 상기 특정 셀이 형성된 액티브라인의 비트라인 컨택부와 연결되어 선택된 비트라인(Select BL)은 공급 전압(Vcc)을 인가하고, 그렇지 않은 비선택 비트라인들(Unselect BLs)은 접지시키고, 상기 공통소스라인들 중에서 상기 특정 셀이 위치한 반도체층에 형성되어 선택된 공통소스라인(Select CSL)은 접지시키고, 그렇지 않은 비선택 공통소스라인들(Unselect CSLs)은 플로팅(floating)시키고, 상기 비트선택라인(BSL)은 접지시키고, 기타 바디 영역(36)의 바디 컨택부에는 접지시킬 수 있다.
상기와 같이 동작시키게 되면, 선택된 비트라인(Select BL)에 인가된 공급 전압(Vcc)과 비트선택라인(BSL)의 접지에 의하여 해당 비트선택 트랜지스터가 커진 상태에서, 선택된 비트라인(Select BL)에 물려있는 선택된 접지선택라인(Select GSL)에도 공급 전압(Vcc)이 인가되어 해당 접지선택 트랜지스터는 켜지게 되면서 선택된 공통소스라인(Select CSL)의 접지 전위가 상기 특정 셀의 채널까지 전달되고, 선택된 워드라인(Select WL)에 인가된 프로그램 전압(Vpgm)에 의하여 상기 특정 셀이 프로그램하게 된다.
이때, 비선택 비트라인들(Unselect BLs)과 비트선택라인(BSL)에는 접지되어 상기 특정 셀의 액티브라인을 제외한 액티브라인들에 형성된 비트선택 트랜지스터들은 모두 커지고, 비선택된 접지선택라인들(Unselect GSLs)과 선택된 공통소스라인(Select CSL)에도 접지되어 상기 특정 셀의 액티브라인을 제외한 액티브라인들에 형성된 접지선택 트랜지스터들도 모두 커지게 되어, 선택된 공통소스라인(Select CSL)의 접지 전위가 선택된 워드라인(Select WL)을 공유하는 셀들에 전달되지 않게 되고, 워드라인들에 인가된 프로그램 전압(Vpgm) 및 패스 전압(Vpass)에 의하여 자가부양(self-boosting) 효과로 이웃 셀들의 채널 전위가 올라가 이들이 프로그램되는 것을 막게 됨으로써, 상기 특정 셀만 프로그램을 할 수 있게 된다.
여기서, 도 1과 같이, 워드라인들 양측에 더미(dummy) 워드라인들(DWL1)(DWL2)을 더 형성하고, 이들을 플로팅시킬 경우, 비선택 비트라인들이 연결된 액티브라인들에 형성된 이웃 셀들의 채널에 부양된 전위(boosted potential)와 접지된 선택된 공통소스라인(CSL) 또는 비선택 비트라인 컨택부들의 전위 사이의 차에 의한 누절전류를 줄일 수 있는 장점이 있게 된다.
<리드 동작>
한편, 특정 셀을 리드(읽기)하기 위해서는, 도 4와 같이, 상기 복수개의 워드라인들 중에서 특정 셀을 지나는 선택된 워드라인(Select WL)은 접지시키고, 그렇지 않은 비선택된 워드라인들(Unselect WLs)은 리드 전압(Vread)을 인가하고, 상기 특정 셀이 형성된 액티브라인의 비트라인 컨택부와 연결되어 선택된 비트라인(Select BL)은 상기 리드 전압(Vread)을 인가하고, 그렇지 않은 비선택 비트라인들(Unselect BLs)은 접지시키고, 상기 공통소스라인들 중에서 상기 특정 셀이 위치한 반도체층에 형성되어 선택된 공통소스라인(Select CSL)은 접지시키고, 그렇지 않은 비선택 공통소스라인들(Unselect CSLs)은 플로팅시키고, 상기 비트선택라인은 상기 리드 전압(Vread)을 인가하고, 기타 바디 영역(36)의 바디 컨택부에는 접지시킬 수 있다.
상기와 같이 동작시키게 되면, 선택된 비트라인(Select BL) 및 비트선택라인(BSL)에 인가된 리드 전압(Vread)에 의하여 해당 비트선택 트랜지스터가 켜지게 되면서 리드 전압(Vread)이 비선택된 워드라인들(Unselect WLs)에 의하여 형성된 채널을 통하여 상기 특정 셀의 드레인에 전달되고, 선택된 공통소스라인(Select CSL)에 인가된 리드 전압(Vread)에 의하여 해당 접지선택 트랜지스터는 켜지게 되면서 선택된 공통소스라인(Select CSL)의 접지 전위가 상기 특정 셀의 소스까지 전달되어, 선택된 워드라인(Select WL)은 접지 전위로 상기 특정 셀이 켜지는지 여부로 상기 특정 셀의 상태를 읽게 된다.
이때, 비선택 공통소스라인들(Unselect CSLs)은 모두 플로팅시키게 되므로, 상기 특정 셀이 형성된 액티브라인의 다른 층에 형성된 이웃 셀들의 영향은 받지 않게 된다.
<이레이즈 동작>
마지막으로, 이레이즈 동작을 위해서는, 도 4와 같이, 상기 복수개의 워드라인들 중에서 특정 셀을 지나는 선택된 워드라인(Select WL)은 접지시키고, 상기 바디 컨택부에는 이레이즈 전압(Vers)을 인가하고, 나머지 라인들은 플로팅시키게 되면, 상기 특정 셀이 포함된 선택된 워드라인(Select WL)으로 제어되는 모든 셀들을 일괄 이레이즈(erase)할 수 있게 된다.
상기와 같이, 이레이즈 동작이 되기 위해서는 전술한 바와 같이, 각 공통소스라인을 전도성 라인으로 하기 위해서나, 비트선택라인, 더미 워드라인들, 워드라인들 및 접지선택라인들 양측에 소스/드레인 형성을 위해 불순물 도핑층을 형성할 경우, 각 반도체층의 일정 깊이까지만 형성되도록 하여 내부에는 바디로 상기 바디 영역(36)까지 연결되도록 해야 한다.
상기와 같은 구조에서 상기와 같이 이레이즈 동작을 할 경우, 각 액티브라인을 이루는 반도체층들의 적층수가 아무리 많더라도, 워드라인 단위로 일괄 이레이즈(erase)할 수 있게 된다.
10: 기판
20: 적층매개층
30: 반도체층
32: 공통접지라인
34: 공통접지라인의 컨택부
36: 바디 영역
40, 42: 절연막
50, 52: 전하저장층을 포함하는 절연막층
60: 액티브라인들을 지나는 각종 라인
70: 비트라인

Claims (14)

  1. 기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정거리 이격되며 형성된 복수개의 액티브라인들과;
    상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들과;
    상기 복수개의 워드라인들 일측에 상기 제 2 수평방향으로 이격되며 상기 복수개의 액티브라인들에 절연막층을 사이에 두고 형성된 비트선택라인과;
    상기 복수개의 워드라인들 타측에 상기 제 2 수평방향과 반대방향으로 이격되며 상기 각 액티브라인마다 절연막층을 사이에 두고 형성된 접지선택라인들을 포함하여 구성되되,
    상기 비트선택라인을 지난 상기 각 액티브라인의 일단에는 상하층을 이루는 반도체층들이 전기적으로 연결되어 상기 액티브라인들의 갯수 만큼 비트라인 컨택부들이 형성되고,
    상기 각 접지선택라인을 지난 상기 각 액티브라인의 타단에는 동일층을 이루는 반도체층들이 전기적으로 연결되어 상기 반도체층들의 적층수 만큼 공통소스라인들이 형성되고,
    상기 각 비트라인 컨택부에 전기적으로 연결된 비트라인은 동일한 액티브라인 상에 형성된 상기 각 접지선택라인과 전기적으로 연결된 것을 특징으로 하는 스타구조를 갖는 낸드 플래시 메모리 어레이.
  2. 제 1 항에 있어서,
    상기 공통소스라인들의 일측에는 상기 반도체층들 사이에 상기 절연막 대신 제 2 반도체 물질로 채워진 바디 영역이 더 형성되고,
    상기 바디 영역에는 외부와 전기적 접속을 하기 위한 바디 컨택부가 형성된 것을 특징으로 하는 스타구조를 갖는 낸드 플래시 메모리 어레이.
  3. 제 1 항에 있어서,
    상기 복수개의 워드라인들의 양측 각각에는 상기 비트선택라인 또는 상기 각 접지선택라인 사이에 더미(dummy) 워드라인이 더 형성된 것을 특징으로 하는 스타구조를 갖는 낸드 플래시 메모리 어레이.
  4. 제 3 항에 있어서,
    상기 비트선택라인, 상기 더미 워드라인 및 상기 복수개의 워드라인들은 동일한 패턴으로 형성되고,
    상기 비트선택라인과 상기 복수개의 액티브라인들 사이에 있는 상기 절연막층도 상기 전하저장층을 포함하는 절연막층인 것을 특징으로 하는 스타구조를 갖는 낸드 플래시 메모리 어레이.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 각 접지선택라인은 이웃 접지선택라인에 비하여 상기 각 워드라인과의 이격 거리를 달리하는 것을 특징으로 하는 스타구조를 갖는 낸드 플래시 메모리 어레이.
  6. 제 5 항에 있어서,
    상기 각 반도체층은 단결정 반도체층인 것을 특징으로 하는 스타구조를 갖는 낸드 플래시 메모리 어레이.
  7. 제 5 항에 있어서,
    상기 각 반도체층은 상기 비트선택라인, 상기 각 워드라인 및 상기 각 접지선택라인을 각각 사이에 두고 양측으로 소스/드레인 역할을 하는 불순물 도핑층이 형성된 것을 특징으로 하는 스타구조를 갖는 낸드 플래시 메모리 어레이.
  8. 제 7 항에 있어서,
    상기 각 공통소스라인을 이루는 상기 각 반도체층에도 불순물 도핑층이 형성되고,
    상기 소스/드레인 역할을 하는 불순물 도핑층 및 상기 각 공통소스라인을 위한 불순물 도핑층은 상기 각 반도체층의 일정 깊이까지만 형성되어 내부에 형성되지 않은 부분이 존재하고,
    상기 각 반도체층에서 상기 불순물 도핑층이 형성되지 않은 부분은 서로 연결된 것을 특징으로 하는 스타구조를 갖는 낸드 플래시 메모리 어레이.
  9. 제 5 항에 있어서,
    상기 각 워드라인이 지나는 상기 각 반도체층의 단면은 사각형, 원형 및 타원형 중에서 어느 하나이고,
    상기 각 워드라인은 상기 각 반도체층의 외주면을 감싸며 지나가는 것을 특징으로 하는 스타구조를 갖는 낸드 플래시 메모리 어레이.
  10. 제 5 항에 있어서,
    상기 각 워드라인은 상기 각 반도체층의 양측면을 감싸며 지나가는 것을 특징으로 하는 스타구조를 갖는 낸드 플래시 메모리 어레이.
  11. 제 5 항에 있어서,
    상기 전하저장층은 질화물층 또는 도전성 물질층인 것을 특징으로 하는 스타구조를 갖는 낸드 플래시 메모리 어레이.
  12. 제 2 항에 의한 낸드 플래시 메모리 어레이를 동작하는 방법에 있어서,
    상기 복수개의 워드라인들 중에서 특정 셀을 지나는 선택된 워드라인은 프로그램 전압(Vpgm)을, 나머지 비선택된 워드라인들은 채널이 형성될 정도의 패스 전압(Vpass)을 인가하고,
    상기 특정 셀이 형성된 액티브라인의 비트라인 컨택부와 연결되어 선택된 비트라인은 공급 전압(Vcc)을 인가하고, 나머지 비선택된 비트라인들은 접지시키고,
    상기 공통소스라인들 중에서 상기 특정 셀이 위치한 반도체층에 형성되어 선택된 공통소스라인은 접지시키고, 나머지 비선택된 공통소스라인들은 플로팅시키고,
    상기 비트선택라인은 접지시키는 것을 포함하여 상기 특정 셀을 프로그램(program)하는 것을 특징으로 하는 스타구조를 갖는 낸드 플래시 메모리 어레이의 동작방법.
  13. 제 12 항에 있어서,
    상기 복수개의 워드라인들 중에서 특정 셀을 지나는 선택된 워드라인은 접지시키고, 나머지 비선택된 워드라인들은 리드 전압(Vread)을 인가하고,
    상기 특정 셀이 형성된 액티브라인의 비트라인 컨택부와 연결되어 선택된 비트라인은 상기 리드 전압(Vread)을 인가하고, 나머지 비선택된 비트라인들은 접지시키고,
    상기 공통소스라인들 중에서 상기 특정 셀이 위치한 반도체층에 형성되어 선택된 공통소스라인은 접지시키고, 나머지 비선택된 공통소스라인들은 플로팅시키고,
    상기 비트선택라인은 상기 리드 전압(Vread)을 인가하는 것을 포함하여 상기 특정 셀을 리드(read)하는 것을 특징으로 하는 스타구조를 갖는 낸드 플래시 메모리 어레이의 동작방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 복수개의 워드라인들 중에서 특정 셀을 지나는 선택된 워드라인은 접지시키고,
    상기 바디 컨택부에는 이레이즈 전압(Vers)을 인가하고,
    나머지 비선택된 워드라인들은 플로팅시키는 것을 포함하여 상기 특정 셀이 포함된 선택된 워드라인으로 제어되는 모든 셀들을 일괄 이레이즈(erase)하는 것을 특징으로 하는 스타구조를 갖는 낸드 플래시 메모리 어레이의 동작방법.
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Citations (3)

* Cited by examiner, † Cited by third party
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Patent Citations (3)

* Cited by examiner, † Cited by third party
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KR20090105734A (ko) * 2008-04-03 2009-10-07 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
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