KR20200011852A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 반도체 장치는 제1 관통부에 의해 관통되는 소스구조; 상기 소스구조 상에 배치되고, 상기 제1 관통부에 중첩된 제2 관통부에 의해 관통되는 제1 적층체; 상기 제1 적층체 상에 배치되고, 상기 제1 관통부 및 상기 제2 관통부에 중첩되도록 연장된 제2 적층체; 및 상기 제2 적층체 및 상기 제1 적층체를 관통하는 채널기둥들을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치의 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 메모리 셀들의 집적도 향상을 위해, 3차원 반도체 장치가 제안된바 있다.
3차원 반도체 장치는 3차원으로 배열된 메모리 셀들을 포함한다. 3차원으로 배열된 메모리 셀들은 기판 상에 이격되어 적층된 도전패턴들과 도전패턴들을 관통하는 채널기둥들의 교차부에 정의된다.
상술한 3차원 반도체 장치의 제조 공정을 단순화시킬 수 있는 다양한 기술들이 개발되고 있다.
본 발명의 실시 예들은 3차원 반도체 장치의 제조 공정을 단순화시킬 수 있는 반도체 장치 및 그 제조방법을 제공할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 관통부에 의해 관통되는 소스구조; 상기 소스구조 상에 배치되고, 상기 제1 관통부에 중첩된 제2 관통부에 의해 관통되는 제1 적층체; 상기 제1 적층체 상에 배치되고, 상기 제1 관통부 및 상기 제2 관통부에 중첩되도록 연장된 제2 적층체; 및 상기 제2 적층체 및 상기 제1 적층체를 관통하는 채널기둥들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 관통부에 의해 관통되는 소스구조; 상기 소스구조 상에 배치되고, 제1 슬릿들에 의해 메모리 블록들로 분리되는 제1 적층체; 상기 메모리 블록들 각각의 상기 제1 적층체를 관통하고, 상기 제1 관통부에 중첩된 제2 관통부; 상기 제1 관통부 및 상기 제2 관통부를 채우는 절연패턴; 상기 제1 적층체 상에 배치되고, 상기 절연패턴을 덮도록 연장된 제2 적층체; 및 상기 제2 적층체 및 상기 제1 적층체를 관통하는 채널기둥들을 포함할 수 있다. 상기 소스구조는 상기 제2 관통부에 의해 정의된 상기 제1 적층체의 가장자리보다 상기 제2 관통부의 센터영역을 향하여 수평방향으로 돌출된 돌출부를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 소스적층체 상에 제1 및 제2 물질막들을 교대로 적층된 제1 적층체를 형성하는 단계; 상기 제1 적층체 및 상기 소스적층체를 관통하는 제1 관통부를 형성하는 단계; 상기 제1 관통부의 측부로부터 상기 제1 적층체를 식각하여, 상기 소스적층체의 상면을 노출하는 제2 관통부를 형성하는 단계; 상기 제1 및 제2 관통부들을 채우는 절연패턴을 형성하는 단계; 및 상기 절연패턴 및 상기 제1 적층체 상에 제3 및 제4 물질막들이 교대로 적층된 제2 적층체를 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예는 제1 관통부에 의해 관통되는 소스구조 상에 제2 관통부에 의해 관통되는 제1 적층체를 배치하되, 제2 관통부를 제1 관통부에 중첩시킴으로써, 제2 관통부를 제1 관통부 형성 공정을 이용하여 형성할 수 있다. 이로써, 본 발명의 실시 예는 반도체 장치의 제조공정을 단순화할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 개략적으로 나타내는 블록도이다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 메모리 블록의 구조를 나타내는 도면들이다.
도 3은 소스구조의 돌출부, 제2 관통부 및 제2 슬릿의 배열을 나타내는 단면도이다.
도 4a 및 도 4b는 제1 적층체의 레이아웃과 제2 적층체의 레이아웃을 각각 나타내는 도면들이다.
도 5a 및 도 5b는 채널기둥의 종단면 및 횡단면을 각각 나타내는 도면들이다.
도 6 및 도 7은 지지 구조체들의 변형예들을 나타내는 도면들이다.
도 8a 내지 도 8k는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 실시 예들에 따른 반도체 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 실시 예들에 따른 반도체 장치는 기판(SUB) 상에 배치된 주변 회로 구조체(PC) 및 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다. 메모리 블록들(BLK1 내지 BLKn)은 주변 회로 구조체(PC)에 중첩될 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
주변 회로 구조체(PC)는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 포함할 수 있다. 주변 회로 구조체(PC)는 메모리 블록들(BLK1 내지 BLKn)과 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. 주변 회로 구조체(PC)는 기판(SUB)과 메모리 블록들(BLK1 내지 BLKn) 사이에 배치될 수 있다.
메모리 블록들(BLK1 내지 BLKn) 각각은 불순물 도핑 영역들, 비트 라인들, 불순물 도핑 영역들과 비트 라인들에 전기적으로 연결된 셀 스트링들, 셀 스트링들에 전기적으로 연결된 워드 라인들, 및 셀 스트링들에 전기적으로 연결된 셀렉트 라인들을 포함할 수 있다. 셀 스트링들 각각은 채널막에 의해 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
상술한 바와 같이 주변 회로 구조체(PC)를 기판(SUB)과 메모리 블록들(BLK1 내지 BLKn) 사이에 배치하는 경우, 주변 회로 구조체(PC)에 연결되고 메모리 블록들(BLK1 내지 BLKn)이 배치된 높이까지 연장되는 주변 콘택 플러그를 메모리 블록들(BLK1 내지 BLKn)이 배치된 셀 어레이 영역 내에 배치할 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시 예들에 따른 메모리 블록의 구조를 나타내는 도면들이다. 보다 구체적으로, 도 2a는 서로 이웃한 제1 메모리 블록 및 제2 메모리 블록의 레이아웃을 나타내고, 도 2b는 도 2a에 도시된 선 I-I'를 따라 절취한 단면을 나타낸다.
도 2a를 참조하면, 메모리 블록들(BLK1, BLK2) 각각은 소스구조(STS) 상에 적층된 제1 적층체(ST1) 및 제2 적층체(ST2)를 포함한다. 제1 적층체(ST1) 및 제2 적층체(ST2) 각각은 제1 슬릿들(SI1)에 의해 메모리 블록들(BLK1, BLK2)로 분리된다.
메모리 블록들(BLK1, BLK2) 각각은 채널기둥들(CPL), 제2 슬릿(SI2), 제1 관통부(OP1) 및 제2 관통부(OP2)에 의해 관통된다. 제1 관통부(OP1)는 제2 적층체(ST2)에 의해 중첩되고, 제2 적층체(ST2) 아래에 배치된 소스구조(STS)를 관통한다. 제2 관통부(OP2)는 제2 적층체(ST2)에 의해 중첩되고, 소스구조(STS)와 제2 적층체(ST2) 사이에 배치된 제1 적층체(ST1)를 관통한다. 즉, 제2 관통부(OP2)는 메모리 블록들(BLK1, BLK2) 각각의 제1 적층체(ST1)를 관통할 수 있다.
제2 관통부(OP2)는 제1 관통부(OP1)에 중첩된다. 제2 관통부(OP2)는 제1 관통부(OP1)보다 넓게 형성된다. 보다 구체적으로, 제2 관통부(OP2)는 제1 관통부(OP1)에 중첩된 센터 영역 및 센터 영역으로부터 수평방향으로 연장되고, 제1 관통부(OP1)에 중첩되지 않은 에지 영역으로 구분될 수 있다. 제2 관통부(OP2)의 에지 영역은 소스구조(STS)에 중첩된다. 이러한 구조에 따르면, 제1 관통부(OP1)에 의해 정의되는 소스구조(STS)의 가장자리는 제2 관통부(OP2)에 의해 정의되는 제1 적층체(ST1)의 가장자리보다 제2 관통부(OP2)의 센터를 향하여 수평방향으로 돌출된다.
제2 슬릿(SI2)은 서로 이웃한 제1 슬릿들(SI1) 사이에 배치될 수 있다. 제2 슬릿(SI2)은 메모리 블록들(BLK1, BLK2) 각각을 관통하는 채널기둥들(CPL) 사이의 공간을 가로질러 제1 적층체(ST1) 및 제2 적층체(ST2)를 관통한다. 제2 슬릿(SI2)은 제2 관통부(OP2)의 일측에 교차된다. 이로써, 제2 슬릿(SI2)과 제2 관통부(OP2)가 연결될 수 있다. 메모리 블록들(BLK1, BLK2) 각각의 제1 적층체(ST1)는 제2 슬릿(SI2)과 제2 관통부(OP2)의 연결구조를 통해 서브 적층체들로 분리될 수 있다.
제1 관통부(OP1)를 향하는 제2 슬릿(SI2)의 단부는 제1 관통부(OP1)에 연결되지 않고, 제1 관통부(OP1)로부터 이격된다. 이로써, 제2 슬릿(SI2)은 제1 관통부(OP1)에 중첩되지 않고, 소스구조(STS)는 제2 슬릿(SI2)과 제1 관통부(OP1) 사이로 연장된다. 제1 관통부(OP1)를 향하는 제2 슬릿(SI2)의 단부는 제1 적층체(ST1)의 가장자리보다 제2 관통부(OP2)의 센터를 향하여 수평방향으로 돌출된 소스구조(STS)의 돌출부 상에 정렬된다. 이러한 제2 슬릿(SI2)의 레이아웃을 통해, 제2 슬릿(SI2)을 형성하는 동안, 소스구조(STS) 아래에 배치된 패턴들이 소스구조(STS)에 의해 보호될 수 있다. 즉, 소스구조(STS)가 제2 슬릿(SI2)을 형성하는 동안 식각 정지막으로 이용될 수 있다.
제2 관통부(OP2)와 제1 관통부(OP1)가 중첩된 영역 상에 배치된 제2 적층체(ST2)는 주변 콘택 플러그(CTP)에 의해 관통될 수 있다. 주변 콘택 플러그(CTP)는 제2 적층체(ST2)를 관통하여 제2 관통부(OP2) 내부 및 제1 관통부(OP1) 내부로 연장된다. 제1 관통부(OP1) 및 제2 관통부(OP2)가 중첩된 영역에 주변 콘택 플러그(CTP)를 배치함으로써, 주변 콘택 플러그(CTP)를 형성하는 공정을 단순화할 수 있고, 안정적으로 진행할 수 있다.
채널기둥들(CPL)은 제1 슬릿들(SI1) 각각과 이에 인접한 제2 슬릿(SI2) 사이에 배치될 수 있다. 채널기둥들(CPL)은 제2 적층체(ST2) 및 제1 적층체(ST1)를 관통한다. 채널기둥들(CPL)은 소스구조(STS) 내부로 연장될 수 있다.
반도체 장치의 제조공정에 대한 안정성을 높이기 위해, 제2 관통부(OP2) 주위에 지지 구조체들이 더 형성될 수 있다. 지지 구조체들은 다양한 구조로 형성될 수 있다. 보다 구체적으로, 지지 구조체들은 절연기둥들, 절연바들, 또는 더미채널기둥들 중 적어도 어느 하나를 포함할 수 있다. 도 2a는 절연기둥들(IP) 및 절연바들(IB)을 포함하는 지지 구조체들을 나타낸다.
절연기둥들(IP) 및 절연바들(IB)은 제2 관통부(OP2)에 인접하여 배치되고, 제1 적층체(ST1) 및 제2 적층체(ST2)를 관통하도록 연장된다. 절연바들(IB) 각각은 제1 슬릿(SI1)을 향하는 제2 관통부(OP2)의 측부에 중첩될 수 있다. 절연기둥들(IP)은 절연바들(IB) 각각과 제1 슬릿(SI1) 사이와, 제2 관통부(OP2)와 채널기둥들(CPL) 사이에 배치될 수 있다. 절연바들(IB) 각각은 절연기둥들(IP) 각각보다 수평방향으로 길게 형성된다. 제1 슬릿들(SI1) 각각과 제2 관통부(OP2) 사이에 배치된 절연기둥들(IP) 및 절연바들(IB)은 반도체 장치를 제조하는 공정을 진행하는 동안, 주변 콘택 플러그(CTP)이 배치되는 영역을 향하여 식각 물질이 유입되는 것을 차단할 수 있다.
도 2b를 참조하면, 도 1를 참조하여 설명한 주변 회로 구조체(PC)는 소스구조(STS) 및 주변 콘택 플러그(CTP) 아래에 배치될 수 있다. 다시 말해, 주변 회로 구조체(PC)는, 기판(SUB)과 소스구조(STS) 사이에 배치될 수 있다. 기판(SUB)은 n형 또는 p형 불순물이 도핑된 웰 영역들을 포함할 수 있으며, 기판(SUB)의 웰 영역들 각각은 소자분리막(isolation layer: ISO)에 의해 분리된 활성 영역들이 정의될 수 있다. 소자분리막(ISO)은 절연물로 형성된다.
주변 회로 구조체(PC)는 주변 게이트 전극들(PG), 게이트 절연막(GI), 소스 및 드레인 정션들(Jn), 주변 회로 배선들(PCL), 하부 콘택 플러그들(PCP), 및 하부 절연막(LIL)을 포함할 수 있다. 주변 게이트 전극들(PG) 각각은 주변 회로 구조체(PC)의 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극들로 이용될 수 있다. 게이트 절연막(GI)은 주변 게이트 전극들(PG) 각각과 기판(SUB) 사이에 배치된다. 소스 및 드레인 정션들(Jn)은 주변 게이트 전극들(PG) 각각에 중첩된 활성 영역 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 주변 게이트 전극들(PG) 각각의 양측에 배치된다. 주변 회로 배선들(PCL)은 하부 콘택 플러그들(PCP)을 통해 주변 회로 구조체(PC)의 회로에 전기적으로 연결될 수 있다. 주변 회로 구조체(PC)의 회로는 도 1을 참조하여 설명한 바와 같이, NMOS 트랜지스터, PMOS 트랜지스터 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다. 예를 들어, NMOS 트랜지스터는 하부 콘택 플러그들(PCP)을 통해 주변 회로 배선들(PCL)에 연결될 수 있다.
하부 절연막(LIL)은 주변 회로 구조체(PC)의 회로, 주변 회로 배선들(PCL) 및 하부 콘택 플러그들(PCP)을 덮을 수 있다. 하부 절연막(LIL)은 다층으로 적층된 절연막들을 포함할 수 있다.
주변 콘택 플러그(CTP)는 하부 절연막(LIL)을 관통하여, 주변 회로 배선들(PCL) 중 어느 하나에 연결될 수 있다. 예를 들어, 주변 콘택 플러그(CTP)은 제2 적층체(ST2)를 관통하고, 제2 관통부(OP2) 및 제1 관통부(OP1) 내부를 지나, 하부 절연막(LIL)의 내부로 연장되어 제1 관통부(OP1) 아래에 배치된 주변 회로 배선(PCL)에 연결될 수 있다. 제1 관통부(OP1) 아래에 배치된 주변 회로 배선(PCL)은 블록 선택 트랜지스터를 구성하는 NMOS 트랜지스터에 전기적으로 연결된 배선일 수 있다.
소스구조(STS)는 하부 절연막(LIL)상에 배치된 도프트 반도체 구조체(DS)를 포함할 수 있다. 도프트 반도체 구조체(DS)는 적어도 하나의 도프트 반도체막을 포함할 수 있다. 예를 들어, 도프트 반도체 구조체(DS)는 n형 불순물이 도핑된 n형 도프트 반도체막을 포함할 수 있다. 또는 도프트 반도체 구조체(DS)는 p형 불순물이 도핑된 p형 도프트 반도체막 및 n형 불순물이 도핑된 n형 도프트 반도체막의 적층 구조로 형성될 수 있다. n형 도프트 반도체막은 메모리 스트링의 소스 영역으로 이용될 수 있고, p형 도프트 반도체막은 웰 구조로 이용될 수 있다.
소스구조(STS)는 도프트 반도체 구조체(DS) 상에 형성된 절연막(MIL) 및 절연막(MIL) 상에 형성된 식각 정지막(ES)을 더 포함할 수 있다. 소스구조(STS)의 도프트 반도체 구조체(DS), 절연막(MIL), 및 식각 정지막(ES)은 제1 관통부(OP1)에 의해 완전히 관통된다.
절연막(MIL)은 산화막을 포함할 수 있고, 식각 정지막(ES)는 층간 절연막들(ILD) 및 희생 절연막들(SC)을 식각하는 동안, 높은 식각 저항성을 가질 수 있는 물질로 형성될 수 있다. 예를 들어, 식각 정지막(ES)은 폴리 실리콘막으로 형성될 수 있다.
소스구조(STS)가 도프트 반도체 구조체(DS), 절연막(MIL), 및 식각 정지막(ES)을 포함하는 예를 도식화하였으나, 본 발명은 이에 제한되지 않고, 소스구조(STS)가 도프트 반도체 구조체(DS)만을 포함하는 경우를 포함한다. 구체적으로, 절연막(MIL) 및 식각 정지막(ES)은 생략될 수 있다. 이 경우, 제1 적층체(ST1)는 도프트 반도체 구조체(DS)에 직접 접하여, 도프트 반도체 구조체(DS) 상에 배치될 수 있다.
제1 적층체(ST1)는 소스구조(STS) 상에 배치된다. 제1 적층체(ST1)를 관통하는 제2 관통부(OP2)는 제1 관통부(OP1)에 중첩된다. 도 2a를 참조하여 상술한 바와 같이, 소스구조(STS)는 제2 관통부(OP2)의 센터 영역을 향하여 제1 적층체(ST1)보다 수평방향으로 돌출된 돌출부를 포함한다.
제1 관통부(OP1) 및 제2 관통부(OP2)는 절연패턴(FI)으로 매립될 수 있다. 절연패턴(FI)은 산화막등의 절연물로 형성된다. 제2 관통부(OP2)에 의해 소스구조(STS)의 돌출부가 노출되도록 제2 관통부(OP2)의 가장자리는 제1 관통부(OP1)의 가장자리보다 제1 슬릿들(SI1)에 더 가깝게 형성될 수 있다. 이로 인하여 절연패턴(FI)의 단면구조는 T자형을 가질 수 있다.
제2 적층체(ST2)는 제1 적층체(ST1) 상에 배치되고, 절연패턴(FI)을 덮도록 연장된다. 제2 적층체(ST2)는 게이트 적층체(GST) 및 더미 적층체(DM)를 포함할 수 있다. 게이트 적층체(GST)는 제1 적층체(ST1)에 중첩되는 구조물이다. 더미 적층체(DM)는 게이트 적층체(GST)로부터 연장되고, 제1 관통부(OP1), 제2 관통부(OP2), 및 절연패턴(FI)에 중첩되는 구조물이다.
절연바들(IB)은 게이트 적층체(GST)와 더미 적층체(DM) 사이의 경계에 배치될 수 있다. 절연바들(IB)은 제2 적층체(ST2)와 제1 적층체(ST1)를 관통한다. 절연기둥들(IP)은 제1 적층체(ST1)와 제2 적층체(ST2)의 게이트 적층체(GST)가 중첩된 영역에서 제1 적층체(ST1) 및 게이트 적층체(GST)를 관통하도록 연장될 수 있다.
게이트 적층체(GST) 및 제1 적층체(ST1) 각각은 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(CP)을 포함한다. 게이트 적층체(GST)의 층간 절연막들(ILD)은 제1 관통부(OP1), 제2 관통부(OP2), 및 절연패턴(FI)에 중첩되도록 수평방향으로 연장될 수 있다. 제1 관통부(OP1), 제2 관통부(OP2), 및 절연패턴(FI)에 중첩되도록 연장된 층간 절연막들(ILD)의 일부들은 더미 층간 절연막들(DIL)로 정의한다. 더미 적층체(DM)는 더미 층간 절연막들(DIL)과 더미 층간 절연막들(DIL) 사이에 배치된 희생 절연막들(SC)을 포함할 수 있다. 다시 말해, 더미 적층체(DM)는 교대로 적층된 더미 층간 절연막들(DIL) 및 희생 절연막들(SC)을 포함할 수 있다.
주변 콘택 플러그(CTP)는 더미 적층체(DM)의 더미 층간 절연막들(DIL) 및 희생 절연막들(SC)을 관통한다. 또한, 주변 콘택 플러그(CTP)는 절연패턴(FI)을 관통하고, 하부 절연막(LIL) 내부로 연장되어 절연패턴(FI) 아래에 배치된 주변 회로 배선(PCL)에 연결된다.
도전패턴들(CP) 각각은 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등의 다양한 도전물로 형성될 수 있고, 2종 이상의 도전물을 포함할 수 있다. 예를 들어, 도전패턴들(CP) 각각은 텅스텐 및 텅스텐의 표면을 감싸는 티타늄 질화막(TiN)을 포함할 수 있다. 텅스텐은 저저항 메탈로서, 도전패턴들(CP) 각각의 저항을 낮출 수 있다. 티타늄 질화막(TiN)은 베리어막으로서, 텅스텐과 층간 절연막들(ILD) 사이의 직접적인 접촉을 방지할 수 있다. 층간 절연막들(ILD)은 산화막등의 절연물로 형성될 수 있다. 희생 절연막들(SC)은 층간 절연막들(ILD)과 다른 물질로 형성될 수 있다. 보다 구체적으로, 층간 절연막들(ILD)의 손상을 최소화할 수 있고 희생 절연막들(SC)을 선택적으로 식각할 수 있도록, 희생 절연막들(SC)은 층간 절연막들(ILD)에 대한 식각률 차이가 높은 물질로 형성될 수 있다. 예를 들어, 희생 절연막들(SC)은 질화막으로 형성될 수 있다.
도전패턴들(CP)은 소스 셀렉트 라인들(SSL1, SSL2), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 소스 셀렉트 라인들(SSL1, SSL2)은 소스 셀렉트 트랜지스터들의 게이트 전극들로 이용되고, 워드 라인들(WL)은 메모리 셀의 게이트 전극들로 이용되고, 드레인 셀렉트 라인들(DSL)은 드레인 셀렉트 트랜지스터들의 게이트 전극들로 이용된다.
게이트 적층체(GST)의 도전패턴들(CP) 중 최상층의 도전패턴 및 그 아래에 연이어 배치된 일부 도전패턴들은 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 도 2b는 게이트 적층체(GST)의 최상층 도전패턴 및 그 아래에 연이어 배치된 2층의 도전패턴들이 드레인 셀렉트 라인들(DSL)로 이용되는 경우를 나타내었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 게이트 적층체(GST)의 최상층 도전패턴만이 드레인 셀렉트 라인으로 이용되거나, 최상층 도전패턴 및 그 아래의 한층의 도전패턴 각각이 드레인 셀렉트 라인으로 이용될 수 있다. 드레인 셀렉트 라인들(DSL)로 이용되는 도전패턴들 아래에 배치된 게이트 적층체(GST)의 나머지 도전패턴들은 워드 라인들(WL)로 이용될 수 있다.
제1 적층체(ST1)의 도전패턴들(CP)은 제1 소스 셀렉트 라인들(SSL1) 및 제2 소스 셀렉트 라인들(SSL2)로 이용될 수 있다. 제1 소스 셀렉트 라인들(SSL1)은 도 2a에 도시된 제2 관통부(OP2)와 제2 슬릿(SI2)의 연결구조에 의해 제2 소스 셀렉트 라인들(SSL2)로부터 분리될 수 있다. 도 2b는 3층의 제1 소스 셀렉트 라인들(SSL1) 및 3층의 제2 소스 셀렉트 라인들(SSL2)을 포함하는 제1 적층체(ST1)를 나타내였으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제1 적층체(ST1)는 제1 소스 셀렉트 라인 및 제2 소스 셀렉트 라인으로 분리되는 한층의 도전패턴만을 포함하거나, 제1 소스 셀렉트 라인들 및 제2 소스 셀렉트 라인들로 분리되는 2층 또는 3층 이상의 도전패턴들을 포함할 수 있다.
제1 슬릿들(SI1) 각각은 측벽 절연막(SWI) 및 소스콘택구조(SCT)로 채워질 수 있다. 측벽 절연막(SWI)은 제1 슬릿들(SI1) 각각의 측벽을 따라 노출된 제1 적층체(ST1)의 측벽 및 제2 적층체(ST2)의 측벽을 따라 연장된다. 소스콘택구조(SCT)는 측벽 절연막(SWI)에 의해 도전패턴들(CP)로부터 절연될 수 있다. 소스콘택구조(SCT)는 소스구조(STS) 내부로 연장되고, 도프트 반도체 구조체(DS)에 접촉될 수 있다. 소스콘택구조(SCT)는 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등 다양한 도전물로 형성될 수 있으며, 2종 이상의 도전물을 포함할 수 있다. 예를 들어, 소스콘택구조(SCT)는 도프트 반도체 구조체(DS)에 접촉된 도프트 실리콘막 및 도프트 실리콘막 상에 형성된 금속막의 적층 구조로 형성될 수 있다. 도프트 실리콘막은 n타입 도펀트를 포함할 수 있고, 금속막은 저항을 낮추기 위해 텅스텐과 같은 저저항 금속으로 형성될 수 있다.
도 3은 소스구조의 돌출부, 제2 관통부 및 제2 슬릿의 배열을 나타내는 단면도이다. 보다 구체적으로, 도 3은 도 2a에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 단면도이다.
도 3을 참조하면, 도 2a를 참조하여 설명한 바와 같이, 소스구조(STS)의 돌출부(PP)는 제2 관통부(OP2)에 의해 정의되는 제1 적층체(ST1)의 가장자리보다 제2 관통부(OP2)의 센터를 향하여 수평방향으로 돌출된 소스구조(STS)의 일부이다.
제2 슬릿(SI2)은 도 2a에 도시된 제1 관통부(OP1)에 중첩되지 않고 제1 관통부(OP1)보다 넓게 확장된 제2 관통부(OP2)의 에지영역 일측에 교차되도록 연장될 수 있다. 이로써, 제2 슬릿(SI2)의 일부는 도 2a에 도시된 제1 관통부(OP1)에 의해 관통되지 않는 소스구조(STS)의 돌출부(PP) 상에 정렬될 수 있다. 제2 슬릿(SI2)은 소스구조(STS)의 돌출부(PP) 상에 배치된 절연패턴(FI)을 관통할 수 있다.
제2 적층체(ST2)의 게이트 적층체(GST)는 제2 슬릿(SI2)으로부터 제1 슬릿들(SI1)을 향하여 연장되고, 제1 적층체(ST1)에 중첩될 수 있다.
제2 슬릿(SI2)의 내부는 제1 슬릿들(SI1)의 내부와 동일한 구조로 형성될 수 있다. 보다 구체적으로, 제2 슬릿(SI2)은 도 2b를 참조하여 상술한 측벽 절연막(SWI) 및 소스콘택구조(SCT)로 채워질 수 있다. 측벽 절연막(SWI)은 제2 슬릿(SI2) 측벽을 따라 노출된 제1 적층체(ST1)의 측벽 및 제2 적층체(ST2)의 측벽을 따라 연장된다. 소스콘택구조(SCT)는 소스구조(STS)의 식각 정지막(ES) 및 절연막(MIL)을 관통하고, 도프트 반도체 구조체(DS)에 접촉될 수 있다.
도 4a 및 도 4b는 제1 적층체의 레이아웃과 제2 적층체의 레이아웃을 각각 나타내는 도면들이다.
도 4a를 참조하면, 제1 적층체(ST1)는 제1 영역(A1) 및 제2 영역들(A2)로 구분될 수 있다. 제1 적층체(ST1)의 제1 영역(A1)은 채널기둥들(CPL)에 의해 관통되는 영역이다. 제1 적층체(ST1)의 제2 영역들(A2)은 제1 영역(A1)으로부터 연장되고, 제2 관통부(OP2)에 의해 서로 분리되는 영역들이다.
제1 영역(A1)은 제2 관통부(OP2)의 일측에 교차되도록 연장된 제2 슬릿(SI2)에 의해 서브 영역들로 분리될 수 있다. 서브 영역들은 제2 영역들(A2)에 각각 연결될 수 있다.
제1 영역(A1) 및 제2 영역들(A2)은 절연기둥들(IP)에 의해 관통될 수 있다. 제1 영역(A1)을 관통하는 절연기둥들(IP)은 채널기둥들(CPL)과 제2 관통부(OP2) 사이에 배치될 수 있다. 제2 영역들(A2) 각각을 관통하는 절연기둥들(IP)은 제2 관통부(OP2)와 제1 슬릿(SI1) 사이에 배치될 수 있다.
절연바(IB)는 제1 슬릿들(SI1)에 나란한 제2 관통부(OP2)의 측부에 중첩되도록 연장될 수 있다.
도 4b를 참조하면, 도 2b를 참조하여 설명한 바와 같이, 제2 적층체는 게이트 적층체(GST)와 더미 적층체(DM)를 포함할 수 있다. 인식의 편의를 위해, 게이트 적층체(GST)의 가장자리를 굵은선으로 나타내었다.
게이트 적층체(GST)는 제1 슬릿들(SI1) 및 제2 슬릿(SI2)으로부터 수평방향으로 도전물을 유입하여 형성될 수 있다. 이 때, 제1 슬릿들(SI1) 각각과 제2 슬릿(SI2) 사이의 제1 폭(D1)이 도전물로 완전히 채워질 수 있다. 도전물은 제1 슬릿들(SI1) 및 제2 슬릿(SI2)으로부터 수평방향으로 제2 폭(D2)만큼 유입될 수 있다. 제1 폭(D1)은 제2 폭(D2)의 2배 이하일 수 있다.
수평적 관점에서, 제2 슬릿(SI2)을 사이에 두지 않고 서로 이웃한 제1 슬릿들(SI1) 사이의 영역에서, 제2 슬릿(SI2)으로부터 제2 폭(D2) 이상으로 이격된 영역에 도전물이 유입되지 않을 수 있다. 도전물이 유입되지 않는 영역에 더미 적층체(DM)가 정의될 수 있다. 게이트 적층체(GST)는 절연바들(IP)과 제1 슬릿들(SI1) 사이에서 제2 폭(D2)보다 좁은 제3 폭(D3)으로 형성될 수 있다. 제3 폭(D3)은 제2 폭(D2)보다 좁은 폭으로 제한되지 않고, 제2 폭(D2)과 동일할 수 있다.
더미 적층체(DM)는 도 4a에 도시된 제2 관통부(OP2)에 중첩될 수 있다. 게이트 적층체(GST)는 도 4a에 도시된 제1 적층체(ST1)의 제1 영역(A1) 및 제2 영역들(A2)에 중첩되도록 더미 적층체(DM)로부터 연장될 수 있다.
도 5a 및 도 5b는 채널기둥의 종단면 및 횡단면을 각각 나타내는 도면들이다. 보다 구체적으로, 도 5a는 도 2a에 도시된 선 Ⅲ-Ⅲ'를 따라 절취한 종방향으로 절취한 단면도이고, 도 5b는 도 2b에 도시된 워드 라인들(WL) 중 어느 하나의 높이에서 횡방향으로 절취한 단면도이다.
도 5a를 참조하면, 채널기둥들(CPL) 각각은 제1 적층체(ST1) 및 게이트 적층체(GST)를 관통하는 채널막(CH), 및 채널막(CH)을 감싸는 제1 및 제2 다층 패턴들(MLa 및 MLb)을 포함할 수 있다. 채널막(CH)은 셀 스트링(CSR)의 채널로 이용될 수 있다. 채널막(CH)은 반도체막으로 형성될 수 있다. 예를 들어, 채널막(CH)은 실리콘막으로 형성될 수 있다. 채널막(CH)은 도프트 반도체 구조체(DS)에 직접 접촉될 수 있다.
채널기둥들(CPL) 각각은 코어영역을 채우는 코어 절연막(CO) 및 캡핑도전패턴(CAP)을 더 포함할 수 있다. 코어 절연막(CO)은 채널막(CH)에 의해 둘러싸이고, 캡핑도전패턴(CAP)은 코어 절연막(CO) 상에 배치될 수 있다. 캡핑 도전패턴(CAP)은 도프트 반도체막으로 형성될 수 있다. 예를 들어, 캡핑 도전패턴(CAP)은 n형 도프트 실리콘막으로 형성될 수 있다. 캡핑 도전패턴(CAP)은 셀 스트링(CSR)의 드레인 정션으로 이용될 수 있다.
채널기둥들(CPL) 각각은 소스구조(STS) 내부로 연장될 수 있다. 보다 구체적으로, 채널기둥들(CPL) 각각은 식각 정지막(ES) 및 절연막(MIL)을 관통하여 도프트 반도체 구조체(DS) 내부로 연장될 수 있다. 채널막(CH)은 도프트 반도체 구조체(DS) 내부로 연장되고, 도프트 반도체 구조체(DS)에 직접 접촉된 측벽을 가질 수 있다.
제1 다층 패턴(MLa) 및 제2 다층 패턴(MLb)은 채널막(CH)의 측벽에 접촉된 도프트 반도체 구조체(DS)에 의해 서로 분리될 수 있다. 제1 다층 패턴(MLa) 및 제2 다층 패턴(MLb) 각각은 채널막(CH)의 외벽을 따라 연장된다. 보다 구체적으로, 제1 다층 패턴(MLa)은 채널막(CH)과 제1 적층체(SG1) 사이와, 채널막(CH)과 제2 적층체(ST2)의 게이트 적층체(GST) 사이로 연장된다. 제2 다층 패턴(MLb)은 채널막(CH)과 도프트 반도체 구조체(DS)의 접촉면 아래에 배치된 도프트 반도체 구조체(DS)의 일부와 채널막(CH) 사이로 연장된다.
도 5b를 참조하면, 채널막(CH)과 도전패턴(CP) 사이에 배치된 제1 다층 패턴(MLa)은 채널막(CH)을 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막(DL)은 도 2b에 도시된 워드 라인(WL)과 채널막(CH) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막(DL)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)을 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
채널막(CH)은 코어영역(COA)을 정의하는 환형으로 형성될 수 있다. 코어영역(COA)은 채널막(CH)으로 완전히 채워지거나, 도 5a에 도시된 코어 절연막(CO) 및 캡핑 도전패턴(CAP) 중 적어도 어느 하나로 채워질 수 있다.
도 5a를 참조하면, 제1 적층체(ST1)의 도전패턴들과 채널막(CH)의 교차부에 소스 셀렉트 트랜지스터들(SST)이 형성될 수 있다. 게이트 적층체(GST)의 도전패턴들 중 워드 라인들과 채널막(CH)의 교차부에 메모리 셀들(MC)이 형성되고, 게이트 적층체(GST)의 도전패턴들 중 드레인 셀렉트 라인들과 채널막(CH)의 교차부에 드레인 셀렉트 트랜지스터들(DST)이 형성될 수 있다. 채널막(CH)에 의해 직렬로 연결된 소스 셀렉트 트랜지스터들(SST), 메모리 셀들(MC) 및 드레인 셀렉트 트랜지스터들(DST)은 3차원 셀 스트링(CSR)을 형성한다.
제2 다층 패턴(MLb)은 도 5b에 도시된 터널 절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함할 수 있다.
도 6 및 도 7은 지지 구조체들의 변형예들을 나타내는 도면들이다.
도 6 및 도 7에 도시된 제1 슬릿들(SI1), 제2 슬릿(SI2), 제1 적층체(ST1), 제2 적층체(ST2), 소스구조(STS), 제1 관통부(OP1), 제2 관통부(OP2), 주변 콘택 플러그(CTP), 채널기둥들(CPL) 각각의 구조는 도 2a를 참조하여 설명한 바와 동일한다.
도 6을 참조하면, 지지 구조체들은 절연기둥들(IP1, IP2)만을 포함할 수 있다. 절연기둥들(IP1, IP2)은 제1 절연기둥들(IP1) 및 제2 절연기둥들(IP2)을 포함할 수 있다. 제1 절연기둥들(IP1)은 제1 슬릿들(SI1)의 연장방향을 따르는 열방향으로 일직선상에 배열되고, 제2 절연기둥들(IP2)은 상기 열방향으로 일직선상에 배열될 수 있다. 제1 절연기둥들(IP1)로 구성된 제1 열과, 제2 절연기둥들(IP2)로 구성된 제2 열은 상기 열방향에 수직 교차되는 방향으로 교대로 배치될 수 있다. 제1 절연기둥들(IP1)은 제2 절연기둥들(IP2)과 지그재그 패턴을 형성할 수 있다.
제1 절연기둥들(IP1)과 제2 절연기둥들(IP2)은 반도체 장치를 제조하는 공정을 진행하는 동안, 주변 콘택 플러그(CTP)이 배치되는 영역을 향하여 식각 물질이 유입되거나, 도전 패턴을 위한 도전물이 유입되는 것을 억제할 수 있다.
도 7을 참조하면, 지지 구조체들은 더미 채널기둥들(DP1, DP2)만을 포함할 수 있다. 더미 채널기둥들(DP1, DP2)은 제1 더미 채널기둥들(DP1) 및 제2 더미 채널기둥들(DP2)을 포함할 수 있다. 제1 더미 채널기둥들(DP1)은 제1 슬릿들(SI1)의 연장방향을 따르는 열방향으로 일직선상에 배열되고, 제2 더미 채널기둥들(DP2)은 상기 열방향으로 일직선상에 배열될 수 있다. 제1 더미 채널기둥들(DP1)로 구성된 제1 열과, 제2 더미 채널기둥들(DP2)로 구성된 제2 열은 상기 열방향에 수직 교차되는 방향으로 교대로 배치될 수 있다. 제1 더미 채널기둥들(DP1)은 제2 더미 채널기둥들(DP2)과 지그재그 패턴을 형성할 수 있다.
제1 더미 채널기둥들(DP1)과 제2 더미 채널기둥들(DP2)은 반도체 장치를 제조하는 공정을 진행하는 동안, 주변 콘택 플러그(CTP)이 배치되는 영역을 향하여 식각 물질이 유입되거나, 도전 패턴을 위한 도전물이 유입되는 것을 억제할 수 있다. 제1 더미 채널기둥들(DP1)과 제2 더미 채널기둥들(DP2) 각각은 도 5a에 도시된 채널기둥들(CPL) 각각과 동일한 구조로 형성될 수 있다.
도 8a 내지 도 8k는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다. 보다 구체적으로, 도 8a 내지 도 8k는 도 2a에 도시된 선 I-I' 및 Ⅳ-Ⅳ'를 따라 절취한 공정 단계별 단면도들이다.
도 8a를 참조하면, 기판(SUB)의 활성 영역을 정의하는 소자 분리막(ISO)을 기판(SUB) 내부에 형성한다. 이 후, 도 2b를 참조하여 설명한 주변회로구조체(PC)를 구성하는 게이트 절연막(GI), 주변 게이트 전극들(PG), 소스 및 드레인 정션들(Jn), 주변 회로 배선들(PCL), 및 하부 콘택 플러그들(PCP), 및 하부 절연막(LIL)을 형성한다.
이어서, 하부 절연막(LIL)상에 소스적층체(PSTS)를 형성한다. 소스적층체(PSTS)는 적어도 하나의 도프트 반도체막을 포함할 수 있다. 예를 들어, 소스적층체(PSTS)는 순차로 적층된 제1 도프트 반도체막(101), 소스 희생막(105), 및 제2 도프트 반도체막(109)을 포함할 수 있다. 소스적층체(PSTS)는 제1 도프트 반도체막(101)과 소스 희생막(105) 사이에 배치된 제1 보호막(103), 및 소스 희생막(105)과 제2 도프트 반도체막(109) 사이에 배치된 제2 보호막(107)을 더 포함할 수 있다. 선택적으로, 소스적층체(PSTS)는 제2 도프트 반도체막(109) 상에 순차로 적층된 절연막(111) 및 식각 정지막(113)을 더 포함할 수 있다.
제1 도프트 반도체막(101), 제2 도프트 반도체막(109), 및 식각 정지막(113)은 도프트 실리콘막으로 형성될 수 있다. 제1 도프트 반도체막(101), 제2 도프트 반도체막(109), 및 식각 정지막(113)은 n형 불순물을 포함할 수 있다. 제1 보호막(103), 제2 보호막(107), 및 절연막(111)은 산화막으로 형성될 수 있다. 소스 희생막(105)은 언도프트 반도체막으로 형성될 수 있으며, 예를 들어, 언도프트 실리콘막으로 형성될 수 있다.
이어서, 소스적층체(PSTS) 상에 적어도 한 쌍의 제1 물질막(121) 및 제2 물질막(123)을 포함하는 제1 적층체(PST1)를 형성한다. 제1 물질막(121) 및 제2 물질막(123)의 교대 적층 수는 형성하고자 하는 소스 셀렉트 라인의 적층 수에 따라 다양하게 변경될 수 있다. 예를 들어, 제1 적층체(PST1)는 2 이상의 제1 물질막들(121) 및 2 이상의 제2 물질막들(123)을 포함할 수 있다.
제1 물질막들(121) 각각은 층간 절연막용 절연물로 형성되고, 제2 물질막들(123) 각각은 희생 절연막용 절연물로 형성될 수 있다. 제2 물질막들(123)은 제1 물질막들(121)과 다른 물질로 형성된다. 보다 구체적으로, 제2 물질막들(123)을 선택적으로 식각하는 공정에서 제1 물질막들(121)의 식각을 최소화하면서 식각될 수 있는 물질로 제2 물질막들(123)을 형성할 수 있다. 다시 말해, 제2 물질막들(123)은 제1 물질막들(121)에 대한 식각률 차이가 큰 물질로 형성될 수 있다. 예를 들어, 제1 물질막들(121)은 실리콘 산화막(SiO2)등의 산화막으로 형성될 수 있고, 제2 물질막들(123)은 실리콘 질화막(SiN)등의 질화막으로 형성될 수 있다.
도 8b를 참조하면, 교대로 적층된 제1 물질막들(121) 및 제2 물질막들(123)을 포함하는 제1 적층체(PST1) 상에 마스크 패턴(131)을 형성한다. 마스크 패턴(131)은 포토리소그래피 공정에 의해 패터닝될 수 있다.
이어서, 마스크 패턴(131)을 식각 베리어로 이용한 식각 공정으로 제1 적층체(PST1) 및 소스적층체(PSTS)를 식각한다. 이로써, 제1 적층체(PST1) 및 소스적층체(PSTS)를 완전히 관통하는 제1 관통부(OP1)를 형성한다. 제1 관통부(OP1)는 하부 절연막(LIL)을 노출한다. 제1 관통부(OP1)은 후속에서 형성될 제2 적층체를 관통하지 않고, 제1 적층체(PST1) 및 소스적층체(PSTS)를 관통하므로 제1 관통부(OP1)의 깊이를 제어하기가 용이하다. 또한, 제1 관통부(OP1)를 형성하기 위한 식각 공정을 진행하는 동안, 소스적층체(PSTS)의 식각 정지막(113), 제2 도프트 반도체막(109), 소스 희생막(105), 및 제1 도프트 반도체막(101) 각각을 식각 정지막으로서 이용할 수 있다. 이로써, 제1 관통부(OP1)을 형성하기 위한 식각 공정 동안, 하부 절연막(LIL)에 의해 보호되는 주변 회로 구조체(PC)의 도전패턴들(예를 들어, 주변회로배선(PCL))이 손상되는 현상이 방지될 수 있다.
마스크 패턴(131)은 제1 관통부(OP1) 형성 후 제거될 수 있다.
도 8c를 참조하면, 제1 관통부(OP1)의 측부를 통해 노출된 제2 물질막들(123)을 선택적으로 식각한다. 제2 물질막들(123)의 선택적인 식각은 습식방식으로 실시될 수 있다. 예를 들어, 제2 물질막들(123)의 선택적인 식각은 인산을 이용하여 실시될 수 있다. 제2 물질막들(123)을 선택적으로 식각함으로써, 제1 물질막들(121)이 제2 물질막들(123)보다 제1 관통부(OP1)를 향하여 돌출된 형태로 잔류될 수 있다. 이로써, 제1 관통부(OP1)에 의해 정의되는 제1 적층체(PST1)의 측벽에 제1 홈들(GV1)이 형성될 수 있다.
도 8d를 참조하면, 제1 관통부(OP1)의 측부를 통해 노출된 제1 물질막들(121)을 선택적으로 식각한다. 제1 물질막들(121)의 선택적인 식각은 건식방식으로 실시될 수 있다. 제1 물질막들(121)을 선택적으로 식각함으로써, 도 8c에 도시된 제1 홈들(GV1)은 제거될 수 있다.
제1 물질막들(121)을 선택적으로 식각하는 동안, 산화막으로 형성된 제1 보호막(103), 제2 보호막(107) 및 절연막(111) 각각의 일부가 제1 관통부(OP1)의 측부로부터 식각될 수 있다. 이에 따라, 식각 정지막(113), 제2 도프트 반도체막(109), 소스 희생막(105), 및 제1 도프트 반도체막(101)이 제1 보호막(103), 제2 보호막(107) 및 절연막(111)보다 제1 관통부(OP1)를 향하여 돌출된 형태로 잔류될 수 있다. 이로써, 제1 관통부(OP1)에 의해 정의되는 소스적층체(PSTS)의 측벽에 제2 홈들(GV2)이 형성될 수 있다.
도 8c 및 도 8d를 참조하여 설명한 바와 같이 제1 관통부(OP1)의 측부로부터 제1 적층체(PST1)의 제1 물질막들(121) 및 제2 물질막들(123)을 식각함으로써, 소스적층체(PSTS)의 상면을 노출하는 제2 관통부(OP2)가 형성될 수 있다. 제2 관통부(OP2)는 마스크 패턴을 별도로 형성하지 않고, 제2 물질막들(123)의 선택적인 식각 공정과 제1 물질막들(121)의 선택적인 식각 공정에 의해 제1 관통부(OP1)에 자동정렬되도록 패터닝될 수 있다. 이로써, 본 발명의 실시 예는 반도체 장치의 제조 공정을 단순화할 수 있다.
도 8e를 참조하면, 제1 관통부(OP1) 및 제2 관통부(OP2)를 채우는 절연패턴(135)을 형성한다. 절연패턴(135)은 산화막으로 형성될 수 있다. 절연패턴(135)의 표면은 제1 적층체(PST1)의 상면이 노출되도록 평탄화될 수 있다. 절연패턴(135)을 평탄화하기 위해, 화학적기계적연마(CMP: Chemical Mechanical Polshing) 방식을 이용할 수 있다.
도 8d에 도시된 제2 홈들(GV2)에 의해, 제1 보호막(103), 제2 보호막(107) 및 절연막(111) 각각과 절연패턴(135) 사이에 갭(133)이 형성될 수 있다.
도 8f를 참조하면, 절연패턴(135) 및 제1 적층체(PST1) 상에 제3 물질막들(141) 및 제4 물질막들(143)이 교대로 적층된 제2 적층체(PST2)를 형성한다.
제3 물질막들(141)은 도 8a를 참조하여 설명한 제1 물질막들(121)과 동일한 물질로 형성되고, 제4 물질막들(143)은 도 8a를 참조하여 설명한 제2 물질막들(123)과 동일한 물질로 형성된다. 예를 들어, 제3 물질막들(141)은 실리콘 산화막(SiO2)등의 산화막으로 형성될 수 있고, 제4 물질막들(143)은 실리콘 질화막(SiN)등의 질화막으로 형성될 수 있다.
도 8g를 참조하면, 제2 적층체(PST2) 및 제1 적층체(PST1)를 관통하는 지지 구조체들(161P, 161B)을 형성한다. 또한, 제2 적층체(PST2) 및 제1 적층체(PST1)를 관통하는 채널기둥(CPL)을 형성한다. 채널기둥(CPL)은 식각 정지막(113), 절연막(111), 제2 도프트 반도체막(109), 제2 보호막(107), 소스 희생막(105), 제1 보호막(103)을 더 관통하여 제1 도프트 반도체막(101) 내부로 연장될 수 있다.
지지 구조체들(161P, 161B)은 도 2a를 참조하여 설명한 바와 같이, 제2 관통부(OP2)에 인접한 제1 적층체(PST1)를 관통하고, 제2 적층체(PST2)를 관통하도록 연장된다. 지지 구조체들(161P, 161B)은 도 2a를 참조하여 설명한 바와 같이 절연기둥들(161P) 및 절연바들(161B)을 포함할 수 있다. 다른 예로서, 지지 구조체들은 도 6을 참조하여 설명한 바와 같이 제1 절연기둥들 및 제2 절연기둥들을 포함할 수 있다. 또 다른 예로서, 지지 구조체들은 도 7을 참조하여 설명한 바와 같이 더미 채널기둥들을 포함할 수 있다. 지지 구조체들이 더미 채널기둥들로 구성된 경우, 더미 채널기둥들은 채널기둥들(CPL)과 동시에 형성될 수 있다.
채널기둥들(CPL) 각각은 제1 적층체(PST1) 및 제2 적층체(PST2)를 관통하는 채널홀(151) 내부에 형성될 수 있다. 채널홀(151)은 식각 정지막(113), 절연막(111), 제2 도프트 반도체막(109), 제2 보호막(107), 소스 희생막(105), 제1 보호막(103)을 더 관통하여 제1 도프트 반도체막(101) 내부로 연장될 수 있다. 채널기둥들(CPL)을 형성하는 단계는 채널홀(151)을 형성하기 위한 식각 공정을 실시하는 단계, 채널홀(151)의 표면 상에 다층막(153)을 형성하는 단계, 및 다층막(153) 상에 채널막(155)을 형성하는 단계를 포함할 수 있다.
다층막(153)은 도 5b를 참조하여 상술한 바와 같이 블로킹 절연막, 데이터 저장막, 및 터널 절연막을 포함한다. 채널막(155)은 반도체막으로 형성될 수 있다. 채널막(155)은 채널홀(151)의 중심영역을 완전히 채우도록 형성될 수 있다. 또는 채널막(155)은 다층막(153) 상에 컨포멀하게 형성되고, 채널홀(151)의 중심영역이 채널막(155)으로 완전히 채워지지 않을 수 있다. 이 경우, 채널막(155) 상에 채널홀(151)의 중심 영역을 채우는 코어 절연막(157) 및 캡핑 도전패턴(159)을 형성한다. 캡핑 도전패턴(159)은 코어 절연막(157) 상에서 채널홀(151)의 중심 영역을 채울 수 있다.
도 8h를 참조하면, 도 8g에 도시된 제1 적층체(PST1) 및 제2 적층체(PST2)를 관통하는 제1 슬릿들(SI1) 및 제2 슬릿(SI2)을 형성한다. 제1 슬릿들(SI1) 및 제2 슬릿(SI2)의 레이아웃은 도 2a를 참조하여 설명한 바와 동일하다.
제2 슬릿(SI2)은 도 2a를 참조하여 설명한 바와 같이, 제2 관통부(OP2)에 연결되므로 도 8g에 도시된 제1 적층체(PST1)는 제2 슬릿(SI2)과 제2 관통부(OP2)의 연결 구조에 의해 서브 적층체들로 분리될 수 있다. 본 발명의 실시 예에 따르면, 제1 적층체(PST1)는 소스적층체(PSTS)에 제1 관통부를 형성하기 위한 하나의 마스크 공정 및 제1 슬릿들(SI1) 및 제2 슬릿(SI2)을 형성하기 위한 하나의 마스크 공정을 이용하여 서브 적층체들로 분리될 수 있다. 따라서, 본 발명의 실시 예는 별도의 마스크 공정을 추가하지 않고, 제1 적층체(PST1)를 제2 적층체(PST2)보다 다수의 패턴으로 분할할 수 있으므로 반도체 장치의 제조 공정을 단순화할 수 있다.
제1 슬릿들(SI1) 및 제2 슬릿(SI2)은 도 2a를 참조하여 설명한 바와 같이 제1 관통부(OP1)에 중첩되지 않는다. 이에 따라, 제1 슬릿들(SI1) 및 제2 슬릿(SI2) 각각의 전체가 소스적층체(PSTS)에 중첩될 수 있으므로, 제1 슬릿들(SI1) 및 제2 슬릿(SI2)을 형성하기 위한 식각 공정 진행시, 소스적층체(PSTS)를 식각 정지막으로 이용할 수 있다. 특히, 소스적층체(PSTS)의 식각 정지막(113), 또는 제2 도프트 반도체막(109)을 식각 정지막으로 이용할 수 있다. 이로써, 깊은 깊이로 형성되는 제1 슬릿들(SI1) 및 제2 슬릿(SI2)을 위한 식각 공정의 영향으로, 주변회로배선(PCL)을 포함한 주변 회로 구조체(PC)가 손상되는 현상이 방지될 수 있다.
이어서, 제1 슬릿들(SI1) 및 제2 슬릿(SI2)을 통해 도 8g에 도시된 제1 적층체(PST1)의 제2 물질막들(123) 및 제2 적층체(PST2)의 제4 물질막들(143)을 선택적으로 제거한다. 제2 물질막들 및 제4 물질막들이 제거된 영역들은 게이트 영역들(GA)로서 정의한다. 게이트 영역들(GA)은 채널기둥들(CPL)을 노출하도록 형성된다.
게이트 영역들(GA)을 형성하기 위한 식각 공정은 제1 관통부(OP1)에 중첩된 제2 적층체(PST2)의 제4 물질막들(143)이 더미막들로서 잔류할 수 있도록 제어될 수 있다. 더미막들로서 잔류된 제4 물질막들(143)은 도 2b를 참조하여 설명한 더미 적층체(DM)를 구성한다.
지지 구조체들(161P, 161B)은 게이트 영역들(GA)이 형성되더라도 제1 물질막들(121) 및 제3 물질막들(141)이 무너지지 않고 유지될 수 있도록 지지할 수 있다. 게이트 영역들(GA)을 형성하기 위한 식각 공정동안, 지지 구조체들(161P, 161B)은 제1 슬릿들(SI1)로부터 유입된 식각 물질이 제1 관통부(OP1)에 중첩된 영역을 향하여 유입되는 것을 차단할 수 있다.
상술한 지지 구조체들(161P, 161B)은 도 2a, 도 6, 및 도 7에 도시된 바와 같이 다양한 형태로 형성되어, 제1 물질막들(121) 및 제3 물질막들(141)을 지지한다. 또한, 지지 구조체들(161P, 161B)은 제1 관통부(OP1)에 중첩된 영역을 향하여 식각 물질이 유입되는 것을 차단할 수 있다.
도 8i를 참조하면, 도 8h에 도시된 게이트 영역들(GA)을 도전패턴들(CP)로 채운다. 이로써, 도 2b를 참조하여 설명한 바와 같이, 도전패턴들(CP)을 포함하는 제1 적층체(ST1)와 게이트 적층체(GST) 및 더미 적층체(DM)를 포함하는 제2 적층체(ST2)가 형성된다.
도전패턴들(CP)을 형성하는 단계는 게이트 영역들(GA)이 채워지도록 도전물을 형성하는 단계, 및 도전물이 도전패턴들(CP)로 분리되도록 제1 및 제2 슬릿들(SI1, SI2) 내부의 도전물의 일부를 제거하는 단계를 포함할 수 있다.
도전패턴들(CP) 각각은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 도전패턴들(CP) 각각은 저저항 배선을 위해 텅스텐 등의 저저항 금속이 이용될 수 있다. 도전패턴들(CP) 각각은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등의 베리어막을 더 포함할 수 있다.
이어서, 제1 및 제2 슬릿들(SI1, SI2) 각각의 측벽 상에 측벽 절연막(165)을 형성할 수 있다. 이 후, 제1 및 제2 슬릿들(SI1, SI2)을 통해 노출된 식각 정지막(113), 절연막(111), 및 제2 도프트 반도체막(109)을 식각하여 소스 희생막을 노출한다. 이 후, 노출된 소스 희생막을 제거한다. 소스 희생막이 제거된 영역을 소스 영역(SA)으로 정의한다.
이어서, 소스 영역(SA)을 통해 노출된 다층막을 식각하여 다층막을 제1 다층 패턴(153a) 및 제2 다층패턴(153b)으로 분리할 수 있다. 채널막(155)의 측벽 일부는 제1 다층패턴(153a)과 제2 다층패턴(153b) 사이에서 노출된다. 소스 영역(SA) 형성 공정 및 다층막 식각 공정 동안, 제1 및 제2 보호막들이 제거될 수 있다. 이로써, 소스 영역(SA)을 향하는 제2 도프트 반도체막(109)의 바닥면 및 제1 도프트 반도체막(101)의 상면이 노출될 수 있다.
도 8j를 참조하면, 도 8i에 도시된 소스 영역(SA) 내부에 제3 도프트 반도체막(171)을 형성한다. 제3 도프트 반도체막(171)은 채널막(155), 제1 도프트 반도체막(101) 및 제2 도프트 반도체막(109)에 접촉된다. 제3 도프트 반도체막(171)은 화학기상증착방식 또는 채널막(155), 제1 도프트 반도체막(101) 및 제2 도프트 반도체막(109)을 시드층으로 이용한 성장 방식을 이용하여 형성될 수 있다. 제1 도프트 반도체막(101), 제2 도프트 반도체막(109), 및 제3 도프트 반도체막(171)은 도 2b를 참조하여 설명한 도프트 반도체 구조체(DS)를 형성할 수 있다.
도 8k를 참조하면, 제1 슬릿들(SI1) 및 제2 슬릿(SI2) 각각의 내부를 채우는 소스콘택구조(181)를 형성한다. 소스콘택구조(181)는 측벽 절연막(165) 상에 형성되고, 도프트 반도체 구조체(DS)에 접촉된다.
이 후, 주변 회로 구조체(PC)의 주변 회로 배선(PCL)에 연결되는 주변 콘택 플러그(185)를 형성한다. 주변 콘택 플러그(185)은 절연패턴(131) 상의 더미 적층체(DM) 및 절연 패턴(131)을 관통하여 주변 회로 배선(PCL)에 연결되도록 연장된다. 더미 적층체(DM)는 제2 적층체의 일부로서, 층간 절연막들 및 희생 절연막들의 적층 구조로 형성된다. 이에 따라, 주변 콘택 플러그(185)이 배치되는 공간을 정의하기 위한 식각 공정은 도전물 또는 반도체막의 차단없이 절연막들을 타겟으로 진행될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
OP1: 제1 관통부 STS: 소스구조
OP2: 제2 관통부 ST1, PST1: 제1 적층체
ST2, PST2: 제2 적층체 CPL: 채널기둥
FI, 135: 절연패턴 SI1: 제1 슬릿
SI2: 제2 슬릿 DS, 101, 109, 171: 도프트 반도체막
LIL, MIL, 111: 절연막 ES, 113: 식각 정지막
A1: 제1 영역 A2: 제2 영역
DM: 더미 적층체 GST: 게이트 적층체
ILD: 층간 절연막 CP: 도전 패턴
DIL: 더미 층간 절연막 SC: 희생 절연막
CTP, 185: 콘택 플러그 PC: 주변 회로 구조체
IP, IB, IP1, IP2, DP1, DP2, 161P, 161B: 지지 구조체
BLK1 내지 BLKn: 메모리 블록 PSTS: 소스적층체
121: 제1 물질막 123: 제2 물질막
141: 제3 물질막 143: 제4 물질막
GV1, GV2: 홈 GA: 게이트 영역

Claims (34)

  1. 제1 관통부에 의해 관통되는 소스구조;
    상기 소스구조 상에 배치되고, 상기 제1 관통부에 중첩된 제2 관통부에 의해 관통되는 제1 적층체;
    상기 제1 적층체 상에 배치되고, 상기 제1 관통부 및 상기 제2 관통부에 중첩되도록 연장된 제2 적층체; 및
    상기 제2 적층체 및 상기 제1 적층체를 관통하는 채널기둥들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제2 관통부는 상기 제1 관통부보다 넓게 형성된 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제2 관통부는 상기 제1 관통부에 중첩된 센터 영역 및, 상기 센터 영역으로부터 연장되어 상기 소스구조에 중첩된 에지 영역을 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 관통부 및 상기 제2 관통부를 채우고, T자형 단면 구조를 갖는 절연패턴을 더 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 채널기둥들 사이의 공간을 가로질러 상기 제1 적층체 및 상기 제2 적층체를 관통하고, 상기 제2 관통부의 일측에 교차되도록 연장된 슬릿을 더 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 슬릿은 상기 제1 관통부를 향하는 단부를 포함하고,
    상기 제1 관통부에 의해 정의된 상기 소스구조의 가장자리는 상기 제2 관통부에 의해 정의된 상기 제1 적층체의 가장자리보다 상기 제2 관통부의 센터를 향하여 수평방향으로 돌출되고,
    상기 슬릿의 상기 단부는 상기 제1 적층체보다 돌출된 상기 소스구조의 일부 상에 정렬된 반도체 장치.
  7. 제 1 항에 있어서,
    상기 소스구조는,
    상기 제1 관통부에 의해 완전히 관통되는 적어도 하나의 도프트 반도체막을 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 소스구조는,
    상기 적어도 하나의 도프트 반도체막 상에 형성된 절연막, 및 상기 절연막 상에 형성된 식각 정지막을 더 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 식각 정지막은 실리콘막으로 형성된 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제1 적층체는, 상기 채널기둥들에 의해 관통되는 제1 영역, 및 상기 제1 영역으로부터 연장되고, 상기 제2 관통부에 의해 분리되는 제2 영역들을 포함하고,
    상기 제2 적층체는, 상기 제2 관통부에 중첩된 더미 적층체, 및 상기 제1 영역 및 상기 제2 영역들에 중첩되도록 연장된 게이트 적층체를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제1 적층체 및 상기 게이트 적층체 각각은 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하고,
    상기 더미 적층체는 상기 게이트 적층체의 상기 층간 절연막들로부터 수평방향으로 연장된 더미 층간 절연막들과, 상기 더미 층간 절연막들 사이에 배치된 희생 절연막들을 포함하는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 더미 적층체를 관통하여 상기 제2 관통부 내부와 상기 제1 관통부 내부로 연장된 콘택 플러그; 및
    상기 소스구조 및 상기 콘택 플러그 아래에 배치되고, 상기 콘택 플러그에 연결된 주변 회로 구조체를 더 포함하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 제2 관통부에 인접한 상기 제1 적층체의 일부를 관통하고, 상기 제2 적층체를 관통하도록 연장된 지지 구조체들을 더 포함하고,
    상기 지지 구조체들은
    절연 기둥들, 상기 절연 기둥들 각각보다 수평방향으로 길게 연장된 절연바, 및 상기 채널기둥들과 동일한 구조로 형성된 더미채널기둥들 중 적어도 어느 하나를 포함하는 반도체 장치.
  14. 제1 관통부에 의해 관통되는 소스구조;
    상기 소스구조 상에 배치되고, 제1 슬릿들에 의해 메모리 블록들로 분리되는 제1 적층체;
    상기 메모리 블록들 각각의 상기 제1 적층체를 관통하고, 상기 제1 관통부에 중첩된 제2 관통부;
    상기 제1 관통부 및 상기 제2 관통부를 채우는 절연패턴;
    상기 제1 적층체 상에 배치되고, 상기 절연패턴을 덮도록 연장된 제2 적층체; 및
    상기 제2 적층체 및 상기 제1 적층체를 관통하는 채널기둥들을 포함하고,
    상기 소스구조는 상기 제2 관통부에 의해 정의된 상기 제1 적층체의 가장자리보다 상기 제2 관통부의 센터영역을 향하여 수평방향으로 돌출된 돌출부를 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    서로 이웃한 상기 제1 슬릿들 사이에서 상기 채널기둥들 사이의 공간을 가로질러 상기 제1 적층체 및 상기 제2 적층체를 관통하고, 상기 제2 관통부의 일측에 교차되는 제2 슬릿을 더 포함하고,
    상기 제2 슬릿은 상기 제1 관통부에 중첩되지 않는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제2 슬릿은 상기 제1 관통부를 향하는 단부를 포함하고,
    상기 제2 슬릿의 상기 단부는 상기 소스구조의 상기 돌출부 상에 정렬된 반도체 장치.
  17. 제 15 항에 있어서,
    상기 제2 적층체는 상기 제1 적층체에 중첩되도록 상기 제2 슬릿으로부터 상기 제1 슬릿들을 향하여 연장된 게이트 적층체, 및 상기 제1 관통부에 중첩되도록 상기 게이트 적층체로부터 연장된 더미 적층체를 포함하고,
    상기 게이트 적층체 및 상기 제1 적층체는 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하고,
    상기 더미 적층체는 상기 게이트 적층체의 상기 층간 절연막들로부터 상기 제1 관통부에 중첩되도록 연장된 더미 층간 절연막들과, 상기 더미 층간 절연막들 사이에 배치된 희생 절연막들을 포함하는 반도체 장치.
  18. 제 14 항에 있어서,
    상기 소스구조는,
    상기 제1 관통부에 의해 완전히 관통되는 적어도 하나의 도프트 반도체막을 포함하는 반도체 장치.
  19. 제 14 항에 있어서,
    상기 절연패턴 및, 상기 절연패턴 상의 상기 제2 적층체를 관통하는 콘택 플러그; 및
    상기 소스구조 및 상기 콘택 플러그 아래에 배치되고, 상기 콘택 플러그에 연결된 주변 회로 구조체를 더 포함하는 반도체 장치.
  20. 제 14 항에 있어서,
    상기 제2 관통부에 인접한 상기 제1 적층체의 일부를 관통하고, 상기 제2 적층체를 관통하도록 연장된 지지 구조체들을 더 포함하고,
    상기 지지 구조체들은,
    절연 기둥들, 상기 절연 기둥들 각각보다 수평방향으로 길게 연장된 절연바, 및 상기 채널기둥들과 동일한 구조로 형성된 더미채널기둥들 중 적어도 어느 하나를 포함하는 반도체 장치.
  21. 소스적층체 상에 제1 및 제2 물질막들을 교대로 적층된 제1 적층체를 형성하는 단계;
    상기 제1 적층체 및 상기 소스적층체를 관통하는 제1 관통부를 형성하는 단계;
    상기 제1 관통부의 측부로부터 상기 제1 적층체를 식각하여, 상기 소스적층체의 상면을 노출하는 제2 관통부를 형성하는 단계;
    상기 제1 및 제2 관통부들을 채우는 절연패턴을 형성하는 단계; 및
    상기 절연패턴 및 상기 제1 적층체 상에 제3 및 제4 물질막들이 교대로 적층된 제2 적층체를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 제2 관통부를 형성하는 단계는,
    상기 제1 관통부의 측부를 통해 노출된 상기 제2 물질막들을 선택적으로 식각하여 상기 제1 관통부의 측벽에 제1 홈들(groove)을 형성하는 단계; 및
    상기 제1 관통부의 측부를 통해 노출된 상기 제1 물질막들을 선택적으로 식각하여 상기 제1 홈들을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
  23. 제 21 항에 있어서,
    상기 제2 관통부에 인접한 상기 제1 적층체를 관통하고, 상기 제2 적층체를 관통하도록 연장된 지지 구조체들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  24. 제 21 항에 있어서,
    상기 제1 적층체 및 상기 제2 적층체를 관통하고, 상기 소스적층체 내부로 연장된 채널기둥들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 채널기둥들 사이의 공간을 가로질러 상기 제1 적층체 및 상기 제2 적층체를 관통하고, 상기 제2 관통부의 일측에 교차되는 슬릿을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 슬릿은 상기 제1 관통부에 중첩되지 않도록 형성되는 반도체 장치의 제조방법.
  27. 제 25 항에 있어서,
    상기 제1 관통부를 향하는 상기 슬릿의 단부는 상기 제2 관통부에 의해 노출된 상기 소스적층체 상에 정렬되는 반도체 장치의 제조방법.
  28. 제 24 항에 있어서,
    상기 제1 적층체 및 상기 제2 적층체를 관통하는 제1 슬릿들 및 제2 슬릿을 형성하는 단계를 더 포함하고,
    상기 제1 슬릿들은 상기 제1 적층체 및 상기 제2 적층체 각각을 메모리 블록들로 분리하고,
    상기 제2 슬릿은 상기 채널기둥들 사이의 공간을 가로질러 상기 메모리 블록들 각각을 관통하고, 상기 제2 관통부의 일측에 교차되는 반도체 장치의 제조방법.
  29. 제 28 항에 있어서,
    상기 제1 슬릿들 및 상기 제2 슬릿을 통해 상기 제1 적층체의 상기 제2 물질막들 및 상기 제2 적층체의 상기 제4 물질막들을 제거하여 상기 채널기둥들을 노출하는 게이트 영역들을 형성하는 단계; 및
    상기 게이트 영역들 각각을 도전패턴들로 채우는 단계를 더 포함하는 반도체 장치의 제조방법.
  30. 제 29 항에 있어서,
    상기 게이트 영역들을 형성하는 단계는, 상기 제1 관통부 상에 중첩된 상기 제4 물질막들이 더미막들로 잔류하도록 제어되는 반도체 장치의 제조방법.
  31. 제 21 항에 있어서,
    상기 제1 물질막들 및 상기 제3 물질막들 각각은 실리콘 산화막으로 형성되고,
    상기 제2 물질막들 및 상기 제4 물질막들 각각은 실리콘 질화막으로 형성되는 반도체 장치의 제조방법.
  32. 제 21 항에 있어서,
    상기 절연패턴 및 상기 절연패턴 상의 상기 제2 적층체를 관통하는 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  33. 제 32 항에 있어서,
    상기 콘택 플러그는 상기 소스적층체 아래에 배치된 주변 회로 구조체에 연결되는 반도체 장치의 제조방법.
  34. 제 21 항에 있어서,
    상기 소스적층체는 적어도 하나의 도프트 반도체막을 포함하는 반도체 장치의 제조방법.
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US16/299,252 US11114454B2 (en) 2018-07-25 2019-03-12 Semiconductor device
CN201910299348.8A CN110767657B (zh) 2018-07-25 2019-04-15 半导体装置及半导体装置的制造方法
SG10201905833RA SG10201905833RA (en) 2018-07-25 2019-06-24 Semiconductor device and manufacturing method of the semiconductor device
US17/395,093 US11871568B2 (en) 2018-07-25 2021-08-05 Semiconductor device

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11984404B2 (en) 2020-09-15 2024-05-14 Samsung Electronics Co., Ltd. Semiconductor device, with support and barrier patterns in connection regions, and data storage system including the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11587940B2 (en) * 2018-10-08 2023-02-21 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
JP2021048304A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR20210136455A (ko) * 2020-05-07 2021-11-17 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210155266A (ko) * 2020-06-15 2021-12-22 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11723196B2 (en) * 2020-10-05 2023-08-08 Micron Technology, Inc. Microelectronic devices with support pillars spaced along a slit region between pillar array blocks, and related systems
KR20220157142A (ko) * 2021-05-20 2022-11-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170065290A (ko) * 2015-12-03 2017-06-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175243A (ja) * 1991-12-26 1993-07-13 Toshiba Corp 半導体装置の製造方法
TW548832B (en) * 2001-03-08 2003-08-21 Hitachi Ltd Method of producing semiconductor integrated circuit device and semiconductor integrated circuit device
JP4088120B2 (ja) * 2002-08-12 2008-05-21 株式会社ルネサステクノロジ 半導体装置
KR100750950B1 (ko) * 2006-07-18 2007-08-22 삼성전자주식회사 반도체 장치의 배선 구조물 및 그 형성 방법, 비휘발성메모리 장치 및 그 제조 방법
KR101147526B1 (ko) 2010-04-02 2012-05-21 서울대학교산학협력단 전기적 초기화로 층간 구별되는 3차원 낸드 플래시 메모리 어레이 및 그 제조방법
KR20150116510A (ko) * 2014-04-07 2015-10-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20160061174A (ko) * 2014-11-21 2016-05-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102449571B1 (ko) * 2015-08-07 2022-10-04 삼성전자주식회사 반도체 장치
US9831266B2 (en) * 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
KR102581032B1 (ko) * 2015-12-08 2023-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9818693B2 (en) 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR102607825B1 (ko) * 2016-01-18 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10141327B2 (en) * 2016-03-18 2018-11-27 Toshiba Memory Corporation Semiconductor memory device
KR20180047639A (ko) * 2016-11-01 2018-05-10 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP2018107230A (ja) * 2016-12-26 2018-07-05 猛英 白土 半導体装置及びその製造方法
JP2018152412A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170065290A (ko) * 2015-12-03 2017-06-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11984404B2 (en) 2020-09-15 2024-05-14 Samsung Electronics Co., Ltd. Semiconductor device, with support and barrier patterns in connection regions, and data storage system including the same

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