CN108110025B - 电容器阵列结构及其制造方法 - Google Patents
电容器阵列结构及其制造方法 Download PDFInfo
- Publication number
- CN108110025B CN108110025B CN201711281859.4A CN201711281859A CN108110025B CN 108110025 B CN108110025 B CN 108110025B CN 201711281859 A CN201711281859 A CN 201711281859A CN 108110025 B CN108110025 B CN 108110025B
- Authority
- CN
- China
- Prior art keywords
- layer
- support
- forming
- capacitor
- supporting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 149
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 52
- 239000004065 semiconductor Substances 0.000 claims abstract description 79
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 239000000463 material Substances 0.000 claims description 94
- 238000000034 method Methods 0.000 claims description 52
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 30
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- 230000000149 penetrating effect Effects 0.000 claims description 17
- 230000003014 reinforcing effect Effects 0.000 claims description 17
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 10
- 229910052721 tungsten Inorganic materials 0.000 claims description 10
- 239000010937 tungsten Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 8
- 230000002787 reinforcement Effects 0.000 claims description 6
- 239000003989 dielectric material Substances 0.000 claims description 2
- 239000007787 solid Substances 0.000 claims description 2
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 229910021341 titanium silicide Inorganic materials 0.000 description 6
- 239000007772 electrode material Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005019 vapor deposition process Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910003134 ZrOx Inorganic materials 0.000 description 2
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种电容器阵列结构及其制造方法,包括:若干个呈阵列分布的电容器、横向支撑层及支撑柱;电容器包括下电极层、电容介质层及上电极层;下电极层位于半导体衬底上且位于阵列区域内;电容介质层覆盖于下电极层的内表面及外表面;上电极层覆盖于电容介质层的外表面;横向支撑层位于半导体衬底上并对准阵列区域,并连接各下电极层;横向支撑层包括顶层支撑层、中间支撑层及底层支撑层;支撑柱位于阵列区域的周边,支撑柱至少位于底层支撑层与中间支撑层之间。本发明通过在电容器的周边增设支撑柱,支撑柱与横向支撑层的其中至少一层相连接,可以为电容器提供横向及纵向支撑,有效降低了电容器的下电极发生坍塌或倾覆的风险。
Description
技术领域
本发明属于半导体器件及制造领域,特别是涉及一种电容器阵列结构及其制造方法。
背景技术
随着半导体器件尺寸缩小,其在衬底上的横向面积减小。为了维持足够高的电容,通常增加下电极(bottom electrode)的高度。此时,电极的长径比比较高,会影响电容器阵列区域的可靠性,譬如,可能会引起下电极坍塌或倾覆,从而导致相邻的下电极发生短路。
为了避免长径比比较高的电极发生坍塌或倾覆,目前通过在电极之间增加横向支撑层,以增加稳定性,防止电极发生坍塌或倾覆。然而,只增加横向支撑层并不能为电极提供足够的支撑,且在电极发生坍塌或倾覆时,由于横向支撑层与各电极均相连接,容易带动引起电极成片大面积坍塌或倾覆。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种电容器阵列结构及其制造方法,用于解决现有技术中的高长径比的电极容易发生坍塌或倾覆,从而导致相邻下电极短路的问题,以及增设了横向支撑层之后,并不能为电极提供足够的支撑,且容易引起电极成片大面积坍塌或倾覆的问题。
为实现上述目的及其他相关目的,本发明提供一种电容器阵列结构,所述电容器阵列结构设置于半导体衬底上,所述电容器阵列结构包括:
若干个呈阵列分布的电容器,位于所述半导体衬底上且位于阵列区域内,各所述电容器均包括:下电极层、电容介质层及上电极层;其中,所述下电极层位于所述半导体衬底上,且所述下电极层的截面形状为U型;所述电容介质层覆盖于所述下电极层的内表面及外表面;所述上电极层覆盖于所述电容介质层的外表面;
横向支撑层,位于所述半导体衬底上并对准于所述阵列区域,并所述横向支撑层横向连接各所述下电极层;所述横向支撑层包括顶层支撑层、中间支撑层及底层支撑层,所述顶层支撑层位于所述下电极层的开口外围,所述中间支撑层位于所述下电极层的中间部位,所述底层支撑层位于所述下电极层的底部外围;及,
支撑柱,位于所述阵列区域的周边,所述支撑柱至少位于所述底层支撑层与所述中间支撑层之间,所述支撑层与所述横向支撑层的其中至少一层相连接。
优选地,所述支撑柱自所述底层支撑层的底部延伸至所述顶层支撑层的顶面,且所述支撑柱贯穿地与所述底层支撑层、所述中间支撑层及所述顶层支撑层均相连接。
优选地,所述支撑柱包括垂直实体柱,相对垂直于所述顶层支撑层、所述中间支撑层及所述底层支撑层。
优选地,所述支撑柱为环形支撑柱,所述支撑柱环绕于所述电容器的外围。
优选地,所述支撑柱包括多个第一支撑柱,所述第一支撑柱位于所述阵列区域的顶角处。
优选地,所述第一支撑柱的横向截面形状为L型。
优选地,所述支撑柱还包括多个第二支撑柱,所述第二支撑柱位于所述阵列区域的侧边处,且位于所述第一支撑柱之间。
优选地,所述支撑柱贯穿所述底层支撑层和所述中间支撑层。
优选地,由所述支撑柱的顶端延伸连接一支撑强化层,覆盖于所述中间支撑层上。
优选地,所述支撑柱的材质包括非氧化物绝缘材料,所述电容介质层更覆盖于所述支撑柱的外表面。
本发明还提供一种电容器阵列结构的制造方法,所述电容器阵列结构的制造方法包括如下步骤:
1)提供一半导体衬底,所述半导体衬底包括至少一个阵列区域;
2)于所述半导体衬底上形成横向支撑层、牺牲层及支撑柱,其中,所述横向支撑层对准所述阵列区域,所述横向支撑层包括间隔排布的顶层支撑层、中间支撑层及底层支撑层,所述底层支撑层位于所述半导体衬底上;所述牺牲层位于所述底层支撑层与所述中间支撑层之间及所述中间支撑层与所述顶层支撑层之间;所述支撑柱位于所述阵列区域的周边,所述支撑柱至少位于所述底层支撑层与所述中间支撑层之间,且与所述横向支撑层的其中至少一层相连接;
3)于所述顶层支撑层上形成图形化掩膜层,所述图形化掩膜层具有多个成阵列分布的开孔,用于定义电容孔的位置及形状;
4)依据所述图形化掩膜层刻蚀所述横向支撑层及所述牺牲层,以在所述阵列区域内的所述横向支撑层及所述牺牲层内形成电容孔;
5)于所述电容孔内形成下电极层,所述横向支撑层连接所述下电极层;
6)去除所述牺牲层,其中,所述横向支撑层保留在所述半导体衬底上;
7)于所述下电极层的内表面及外表面形成电容介质层,其中,所述电容介质层覆盖所述下电极;及,
8)于所述电容介质层的外表面形成上电极层,其中,所述上电极层覆盖所述电容介质层。
优选地,步骤1)中,所述半导体衬底上形成有多个在内存数组结构中的插塞;步骤4)中,形成的所述电容孔暴露出所述插塞。
优选地,步骤6)包括如下步骤:
6-1)于所述顶层支撑层内形成第一开口,所述第一开口暴露出所述牺牲层位于所述顶层支撑层与所述中间支撑层之间的第二部分牺牲层;
6-2)依据所述第一开口,采用湿法刻蚀工艺去除所述牺牲层位于所述顶层支撑层与所述中间支撑层之间的第二部分牺牲层;
6-3)于所述中间支撑层内形成第二开口,所述第二开口暴露出所述牺牲层位于所述中间支撑层与所述底层支撑层之间的第一部分牺牲层;及,
6-4)依据所述第二开口,采用湿法刻蚀工艺去除所述牺牲层位于所述中间支撑层与所述底层支撑层之间的第一部分牺牲层。
优选地,步骤6-2)中,一个所述第一开口仅与一个所述电容孔交叠,或者一个所述第一开口同时与多个所述电容孔交叠;步骤6-4)中,一个所述第二开口仅与一个所述电容孔交叠,或者一个所述第一开口同时与多个所述电容孔交叠。
优选地,步骤2)中,于所述半导体衬底上形成横向支撑层、牺牲层及支撑柱包括如下步骤:
2-1)于所述半导体衬底上依次形成叠置的底层支撑层、第一部分牺牲层、中间支撑层及第二部分牺牲层;
2-2)于所述阵列区域周边的所述底层支撑层、所述第一部分牺牲层、所述中间支撑层及所述第二部分牺牲层内形成上下贯通的通孔,所述通孔定义出所述支撑柱的位置及形状;
2-3)于所述通孔内形成所述支撑柱的同时于所述第二部分牺牲层上形成所述顶层支撑层,所述支撑柱贯穿地与所述底层支撑层、所述中间支撑层及所述顶层支撑层均相连接。
优选地,所述支撑柱的材料与所述底层支撑层的材料、所述中间支撑层材料及所述顶层支撑层的材料相同,均包括氮化硅或氮氧化硅。
优选地,步骤2)中,于所述半导体衬底上形成横向支撑层、牺牲层及支撑柱包括如下步骤:
2-1)于所述半导体衬底上依次形成叠置的底层支撑层、第一部分牺牲层、中间支撑层、第二部分牺牲层及顶层支撑层;
2-2)于所述阵列区域周边的所述底层支撑层、所述第一部分牺牲层、所述中间支撑层、所述第二部分牺牲层及所述顶层支撑层内形成上下贯通的通孔,所述通孔定义出所述支撑柱的位置及形状;
2-3)于所述通孔内形成所述支撑柱,所述支撑柱贯穿地与所述底层支撑层、所述中间支撑层及所述顶层支撑层均相连接。
优选地,所述支撑柱的材料与所述底层支撑层的材料、所述中间支撑层材料及所述顶层支撑层的材料不同,所述支撑柱的材料包括氮化硅、氮氧化硅、氮化钛或钨;所述底层支撑层的材料、所述中间支撑层材料及所述顶层支撑层的材料均包括氮化硅或氮氧化硅。
优选地,步骤2)中,于所述半导体衬底上形成横向支撑层、牺牲层及支撑柱包括如下步骤:
2-1)于所述半导体衬底上依次形成底层支撑层及第一部分牺牲层;
2-2)于所述阵列区域周边的所述底层支撑层及所述第一部分牺牲层内形成上下贯通的通孔,所述通孔定义出所述支撑柱的位置及形状;
2-3)于所述通孔内形成所述支撑柱的同时于所述第一部分牺牲层上形成所述中间支撑层;
2-4)于所述中间支撑层上依次形成第二部分牺牲层及所述顶层支撑层。
优选地,所述支撑柱的材料与所述底层支撑层的材料、所述中间支撑层材料及所述顶层支撑层的材料相同,均包括氮化硅或氮氧化硅。
优选地,步骤2)中,于所述半导体衬底上形成横向支撑层、牺牲层及支撑柱包括如下步骤:
2-1)于所述半导体衬底上依次形成底层支撑层、第一部分牺牲层及中间支撑层;
2-2)于所述阵列区域周边的所述底层支撑层、所述第一部分牺牲层及所述中间支撑层内形成上下贯通的通孔,所述通孔定义出所述支撑柱的位置及形状;
2-3)于所述通孔内形成所述支撑柱,所述支撑柱贯穿地与所述底层支撑层及所述中间支撑层相连接;
2-4)于所述中间支撑层上依次形成第二部分牺牲层及所述顶层支撑层。
优选地,所述支撑柱的材料的材料与所述底层支撑层的材料、所述中间支撑层材料及所述顶层支撑层的材料不同,所述支撑柱的材料包括氮化硅、氮氧化硅、氮化钛及钨所构成群组中的任意一种;所述底层支撑层的材料、所述中间支撑层材料及所述顶层支撑层的材料均包括氮化硅或氮氧化硅。
优选地,步骤2-3)中,于所述通孔内形成所述支撑柱的同时于所述中间支撑层上形成支撑强化层,所述支撑强化层与所述支撑柱的顶部相连接;步骤2-4)中,于所述支撑强化层上依次形成所述第二部分牺牲层及所述顶层支撑层。
优选地,所述支撑强化层的材料与所述支撑柱的材料相同。
优选地,步骤2-2)中形成的通孔为环形通孔,所述环形通孔环绕所述阵列区域的外围;步骤2-3)中形成的所述支撑柱为环形支撑柱,所述环形支撑柱环绕于所述阵列区域的外围。
优选地,步骤2-2)中形成的所述通孔包括位于所述阵列区域顶角、横截面形状为L型的第一通孔;步骤2-3)中形成的所述支撑柱包括位于所述阵列区域顶角、横截面形状为L型的第一支撑柱。
优选地,步骤2-2)中形成的所述通孔还包括位于所述阵列区域侧边处、且位于所述第一通孔之间的第二通孔;步骤2-3)中形成的所述支撑柱还包括位于所述阵列区域侧边处、且位于所述第一支撑柱之间的第二支撑柱。
本发明还提供一种半导体存储器件结构,所述半导体存储器件结构包括如上述任一方案中所述的电容器阵列结构。
如上所述,本发明的电容器阵列结构及其制造方法,具有以下有益效果:本发明通过在电容器的周边增设支撑柱,支撑柱与横向支撑层相连接,可以同时为电容器提供横向及纵向支撑,有效降低了电容器的下电极发生坍塌或倾覆的风险,大大提高了电容器阵列结构的稳定性。
附图说明
图1显示为本发明实施例一中提供的电容器阵列结构的制造方法的流程图。
图2至图23显示为本发明实施例一中提供的电容器阵列结构的制造方法各步骤呈现的结构示意图.
图24至图28显示为本发明实施例二中提供的电容器阵列结构的制造方法中步骤2)所呈现的结构示意图。
图29至图33显示为本发明实施例三中提供的电容器阵列结构的制造方法中步骤2)所呈现的结构示意图。
图34显示为本发明实施例三中提供的电容器阵列结构的制造方法中步骤8)所呈现的结构示意图。
图35至39显示为本发明实施例四中提供的电容器阵列结构的制造方法中步骤2)所呈现的局部截面结构示意图。
图40显示为本发明实施例四中提供的电容器阵列结构的制造方法中步骤8)所呈现的结构示意图。
组件标号说明
10 | 半导体衬底 |
101 | 阵列区域 |
102 | 插塞 |
11 | 横向支撑层 |
111 | 底层支撑层 |
112 | 中间支撑层 |
113 | 顶层支撑层 |
1131 | 第一开口 |
114 | 通孔 |
1141 | 第一通孔 |
1142 | 第二通孔 |
121 | 第一部分牺牲层 |
122 | 第二部分牺牲层 |
13 | 图形化光刻胶层 |
131 | 图形化光刻胶层曝光开口 |
14 | 支撑柱 |
141 | 第一支撑柱 |
142 | 第二支撑柱 |
143 | 支撑柱材料层 |
144 | 支撑强化层 |
15 | 图形化掩膜层 |
151 | 图形化掩膜层曝光开孔 |
16 | 电容孔 |
17 | 下电极层 |
18 | 电容介质层 |
19 | 上电极层 |
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1~图40。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的形态、数量及比例可为一种随意的改变,且其组件布局形态也可能更为复杂。
实施例一
请参阅图1,本实施例提供提供一种电容器阵列结构的制造方法,所述电容器阵列结构的制造方法包括如下步骤:
1)提供一半导体衬底,所述半导体衬底包括至少一个阵列区域;
2)于所述半导体衬底上形成横向支撑层、牺牲层及支撑柱,其中,所述横向支撑层对准所述阵列区域,所述横向支撑层包括间隔排布的顶层支撑层、中间支撑层及底层支撑层,所述底层支撑层位于所述半导体衬底上;所述牺牲层位于所述底层支撑层与所述中间支撑层之间及所述中间支撑层与所述顶层支撑层之间;所述支撑柱位于所述阵列区域的周边,所述支撑柱至少位于所述底层支撑层与所述中间支撑层之间,且与所述横向支撑层的其中至少一层相连接;
3)于所述顶层支撑层上形成图形化掩膜层,所述图形化掩膜层具有多阵列分布的开孔,用于定义电容孔的位置及形状;
4)依据所述图形化掩膜层刻蚀所述横向支撑层及所述牺牲层,以在所述阵列区域内的所述横向支撑层及所述牺牲层内形成电容孔;
5)于所述电容孔内形成下电极层,所述横向支撑层连接所述下电极层;
6)去除所述牺牲层,其中,所述横向支撑层保留在所述半导体衬底上;
7)于所述下电极层的内表面及外表面形成电容介质层,其中,所述电容介质层覆盖所述下电极;及,
8)于所述电容介质层的外表面形成上电极层,其中,所述上电极层覆盖所述电容介质层。
在步骤1)中,请参阅图1中的S1步骤及图2及图3,其中,图2为俯视结构图,图3为沿图2中AA’方向的截面结构示意图,提供一半导体衬底10,所述半导体衬底10包括至少一个阵列区域101。
作为示例,所述半导体衬底10中形成有内存数组结构、所述内存数组结构包括有多个所述插塞102,所述插塞102位于所述阵列区域101内。所述内存数组结构还包括有晶体管字符线(Word line)及位线(Bitline),所述插塞102电性连接所述内存数组结构内的晶体管源极。
作为示例,所述插塞102可以但不仅限于呈六方阵列排布,与后续制作的电容器阵列结构的排布相对应。
所述插塞102之间通过间隔层进行隔离,所述间隔层的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合,在本实施例中,所述间隔层的材料选用为SiN。
在步骤2)中,请参阅图1中的S2步骤及图4至图13,于所述半导体衬底10上形成横向支撑层11、牺牲层及支撑柱14,其中,所述横向支撑层11对准所述阵列区域101,所述横向支撑层11包括间隔排布的顶层支撑层113、中间支撑层112及底层支撑层111,所述底层支撑层111位于所述半导体衬底10上;所述牺牲层包括位于所述底层支撑层111与所述中间支撑层112之间的第一部分牺牲层121及所述中间支撑层112与所述顶层支撑层113之间的第二部分牺牲层122;所述支撑柱14位于所述阵列区域101的周边,所述支撑柱14至少位于所述底层支撑层111与所述中间支撑层112之间,且与所述横向支撑层11的其中至少一层相连接连接。
作为示例,于所述半导体衬底10上形成横向支撑层11、牺牲层及支撑柱14包括如下步骤:
2-1)于所述半导体衬底10上依次形成叠置的底层支撑层111、第一部分牺牲层121、中间支撑层112及第二部分牺牲层122,如图4所示;
2-2)于所述阵列区域101周边的所述底层支撑层111、所述第一部分牺牲层121、所述中间支撑层112及所述第二部分牺牲层122内形成上下贯通的通孔114,所述通孔114定义出所述支撑柱14的位置及形状,如图5至图9所示;
2-3)于所述通孔114内形成所述支撑柱14的同时于所述第二部分牺牲层122上形成所述顶层支撑层113,所述支撑柱14贯穿地与所述底层支撑层111、所述中间支撑层112及所述顶层支撑层113均相连接,如10至图13。
作为示例,步骤2-1)中,可以采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Plasma Enhenced Chemical Vapor Deposition)形成所述底层支撑层111、所述第一部分牺牲层121、所述中间支撑层112及所述第二部分牺牲层122。
作为示例,所述牺牲层与所述横向支撑层11的材料不同,且在同一刻蚀制程中所述牺牲层的刻蚀速率与所述横向支撑层11的刻蚀速率不同,具体表现为同一刻蚀制程中,所述牺牲层的刻蚀速率远远大于所述横向支撑层11的刻蚀速率,使得当所述牺牲层被完全去除时,所述横向支撑层11几乎被完全保留。
优选地,本实施例中,所述牺牲层可以为二氧化硅层或多晶硅层;所述横向支撑层11可以为氮化硅层、或氮氧化硅层(SiON),具体的,所述底层支撑层111、所述中间支撑层112及所述顶层支撑层113的材料可以相同,也可以不同,优选地,本实施例中,所述底层支撑层111、所述中间支撑层112及所述顶层支撑层113的材料均可以包括氮化硅或氮氧化硅。
作为示例,在步骤2-2)中,可以先于所述第二部分牺牲层122上形成具有开口131的图形化光刻胶层13,如图5所示;然后再依据所述图形化光刻胶层13刻蚀所述阵列区域101周边的所述底层支撑层111、所述第一部分牺牲层121、所述中间支撑层112及所述第二部分牺牲层122,以在所述阵列区域101周边的所述底层支撑层111、所述第一部分牺牲层121、所述中间支撑层112及所述第二部分牺牲层122形成所述通孔114,如图6所示。具体的,所述通孔114为竖直通孔,即所述通孔114与所述底层支撑层111的表面相垂直。
在一示例中,如图7所示,步骤2-2)中形成的所述通孔114为环形通孔,所述环形通孔环绕所述阵列区域101的外围。具体的,所述通孔114可以为矩形环通孔,也可以为圆环通孔,图7中以所述通孔114为矩形环通孔作为示例。
在另一示例中,如图8所示,步骤2-2)中形成的所述通孔114包括位于所述阵列区域101顶角、横截面形状为L型的第一通孔1141,具体的,所述第一通孔1141的数量为四个,四个所述第一通孔1141分布位于所述阵列区域101的四个顶角处。当然,在其他示例中,所述第一通孔1141还可以为弧形通孔,即所述第一通孔1141的横截面形状还可以为弧形。
在又一示例中,如图9所示,步骤2-2)中形成的所述通孔114包括所述第一通孔1141及第二通孔1142,其中,所述第一通孔1141位于所述阵列区域101的四个顶角处,所述第二通孔1142位于所述阵列区域101的侧边处,且位于所述第一通孔1141之间。所述第二通孔1142可以根据实际需要设定为矩形通孔、圆形通孔、椭圆形通孔等等,其中,图9中以所述第二通孔1142为矩形通孔作为示例。相邻所述第一通孔1141之间的所述第二通孔1142的数量可以根据实际需要设定为一个、两个或多个,此处不做限定。所述第一通孔1141与所述第二通孔1142共同围成一个环绕所述阵列区域101周边的间断的环形区域。
作为示例,在步骤2-3)中,可以采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)于所述通孔114内形成所述支撑柱14的同时于所述第二部分牺牲层122上形成所述顶层支撑层113,如图10所示。与所述顶层支撑层113相同材质材料填满所述通孔114,以形成如图11所示的环形支撑柱14、如图12所示的包括L型第一支撑柱141的所述支撑柱14及如图13所示的包括L型第一支撑柱141及第二支撑柱142的所述支撑柱14。必要时可通过化学机械研磨(CMP)使得113上表面保持平坦。
作为示例,所述支撑柱14的材料与所述顶层支撑层113的材料相同,所述支撑柱14的材料可以包括非氧化物绝缘材料,优选地,本实施例中,所述支撑柱14的材料可以包括氮化硅或氮氧化硅。
在步骤3)中,请参阅图1中的S3步骤及图14,于所述顶层支撑层113上形成图形化掩膜层15,所述图形化掩膜层15具有多个阵列分布的开孔151,用于定义电容孔的位置及形状。
作为示例,首先,在所述顶层支撑层113上形成光刻胶作为掩膜层,当然,在其他示例中也可以形成其他材料的掩膜层(譬如,氮化硅硬掩膜层等等);然后,采用光刻工艺将所述掩膜层图形化,以得到具有所述开孔151的所述图形化掩膜层15。
作为示例,所述开孔151可以沿所述图形化掩膜层15的表面呈六方阵列排布。
在步骤4)中,请参阅图1中的S4步骤及图15,依据所述图形化掩膜层15刻蚀所述横向支撑层11及所述牺牲层,以在所述阵列区域101内的所述横向支撑层11及所述牺牲层内形成电容孔16。
作为示例,步骤4)的具体方法为:依据所述图形化掩膜层15采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合的工艺刻蚀所述横向支撑层11及所述牺牲层,以在所述横向支撑层11及所述牺牲层内形成上下贯通的所述电容孔16,所述电容孔16暴露出所述插塞102,如图15所示;
在步骤5)中,请参阅图1中的S5步骤及图16,于所述电容孔16内形成下电极层17,所述横向支撑层11连接所述下电极层17。
作为示例,首先,采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)于所述电容孔16的侧壁及底部,以及所述牺牲层顶层支撑层113上沉积下电极材料层,所述下电极材料层包括金属氮化物及金属硅化物中的一种或两种所形成的化合物,如氮化钛(Titanium Nitride),硅化钛(TitaniumSilicide),硅化镍(Titanium Silicide),硅氮化钛(TiSixNy),优选地,本实施例中,所述下电极材料层的材料为氮化钛;然后,再采用化学机械研磨或刻蚀等工艺去除位于所述顶层支撑层113上表面的所述下电极材料层,保留的位于所述电容孔16的侧壁及底部的所述下电极材料层即为所述下电极层17。
在步骤6)中,请参阅图1中的S6步骤及图17至图21,去除所述牺牲层,其中,所述横向支撑层11保留在所述半导体衬底10上。
作为示例,步骤6)包括如下步骤:
6-1)于所述顶层支撑层113内形成第一开口1131,所述第一开口1131暴露出位于所述顶层支撑层113与所述中间支撑层112之间的第二部分牺牲层122;
6-2)依据所述第一开口1131,采用湿法刻蚀工艺去除位于所述顶层支撑层113与所述中间支撑层112之间的所述第二部分牺牲层122,如图17所示;
6-3)于所述中间支撑层112内形成第二开口,所述第二开口暴露出位于所述中间支撑层112与所述底层支撑层111之间的第一部分牺牲层121;
6-4)依据所述第二开口,采用湿法刻蚀工艺去除位于所述中间支撑层112与所述底层支撑层111之间的所述第一部分牺牲层121,如图18所示。
作为示例,步骤6-1)中,一个所述第一开口1131仅与一个所述电容孔16交叠,或者一个所述第一开口同时与多个所述电容孔16交叠(如图19至图21所示,图19至图21以一个所述第一开口1131与四个所述电容孔16交叠作为示例,其中,图19至图21为不同示例中步骤6)得到的结构的俯视图,其中,图19中所述支撑柱14为环形支撑柱,图20中所述支撑柱14仅包括L型第一支撑柱141,图21中,所述支撑柱14包括L型第一支撑柱141及第二支撑柱142)。需要说明的是,所述第一开口1311还可以如图17中所示的同时位于所述支撑柱14的外侧。
在步骤7)中,请参阅图1中的S7步骤及图22,所述下电极层17的内表面及外表面形成电容介质层18,其中,所述电容介质层18覆盖所述下电极层17。
作为示例,所述电容介质层18的材料可以选用为高K介质材料,以提高单位面积电容器的电容值,其包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层。
在步骤8)中,请参阅图1中的S8步骤及图23,于所述电容介质层18的外表面形成上电极层19,其中,所述上电极层19覆盖所述电容介质层18。
作为示例,所述上电极层19的材料可以包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层。
本发明通过在所述阵列区域101的周边增设所述支撑柱14,所述支撑柱14与所述横向支撑层11相连接,即所述支撑柱14贯穿地与所述底层支撑层111、所述中间支撑层112及所述顶层支撑层113相连接,可以同时为电容器提供横向及纵向支撑,有效降低了电容器的下电极发生坍塌或倾覆的风险,大大提高了电容器阵列结构的稳定性。
实施例二
请参阅图24至图28,本发明还提供一种电容器阵列结构的制造方法,本实施例中所述的电容器阵列结构的制造方法与实施例一中所述的电容器阵列结构的制造方法大致相同,二者的区别仅在于步骤2)的执行顺序不同,具体的,实施例一的步骤2)中,于所述半导体衬底10上形成横向支撑层11、牺牲层及支撑柱14包括如下步骤:2-1)于所述半导体衬底10上依次形成叠置的底层支撑层111、第一部分牺牲层121、中间支撑层112及第二部分牺牲层122;2-2)于所述阵列区域101周边的所述底层支撑层111、所述第一部分牺牲层121、所述中间支撑层112及所述第二部分牺牲层122内形成上下贯通的通孔114,所述通孔114定义出所述支撑柱14的位置及形状;2-3)于所述通孔114内形成所述支撑柱14的同时于所述第二部分牺牲层122上形成所述顶层支撑层113,所述支撑柱14贯穿地与所述底层支撑层111、所述中间支撑层112及所述顶层支撑层113均相连接。而本实施例的步骤2)中,于所述半导体衬底10上形成横向支撑层11、牺牲层及支撑柱14包括如下步骤:2-1)于所述半导体衬底10上依次形成叠置的底层支撑层111、第一部分牺牲层121、中间支撑层112、第二部分牺牲层122及顶层支撑层113,如图24所示;2-2)于所述阵列区域101周边的所述底层支撑层111、所述第一部分牺牲层121、所述中间支撑层112、所述第二部分牺牲层122及所述顶层支撑层113内形成上下贯通的通孔114,所述通孔114定义出所述支撑柱14的位置及形状,如图25及图26所示;2-3)于所述通孔114内形成所述支撑柱14,所述支撑柱14贯穿地与所述底层支撑层111、所述中间支撑层112及所述顶层支撑层113均相连接;具体的,先与所述通孔114内及所述顶层支撑层113上形成支撑柱材料层143,如图27所示,去除位于所述顶层支撑层113上的所述支撑柱材料层143,保留在所述通孔114内的所述支撑柱材料层143即构成所述支撑柱14,如图28所示。
作为示例,由于该实施例中所述支撑柱14是在形成所述顶层支撑层113之后形成,所述支撑柱14的材料除了可以与实施例一中所述的与所述顶层支撑层113相同之外,本实施例中,所述支撑柱14的材料还可以与所述顶层支撑层113的材料不同,优选地,本实施例中,所述支撑柱14的材料可以包括氮化硅、氮化钛、钨或氮氧化硅等等。
本实施例中所述的电容器阵列结构的制造方法的其他步骤及形成的各结构的形状及位置均与实施例一中所述的电容器阵列结构的制造方法的其他步骤及形成的各结构的形状及位置相同,具体请参阅实施例一,此处不再累述。
实施例三
请参阅图29至图34,本发明还提供一种电容器阵列结构的制造方法,本实施例中所述的电容器阵列结构的制造方法与实施例一中所述的电容器阵列结构的制造方法大致相同,二者的区别仅在于步骤2)的执行顺序不同,具体的,实施例一的步骤2)中,于所述半导体衬底10上形成横向支撑层11、牺牲层及支撑柱14包括如下步骤:2-1)于所述半导体衬底10上依次形成叠置的底层支撑层111、第一部分牺牲层121、中间支撑层112及第二部分牺牲层122;2-2)于所述阵列区域101周边的所述底层支撑层111、所述第一部分牺牲层121、所述中间支撑层112及所述第二部分牺牲层122内形成上下贯通的通孔114,所述通孔114定义出所述支撑柱14的位置及形状;2-3)于所述通孔114内形成所述支撑柱14的同时于所述第二部分牺牲层122上形成所述顶层支撑层113,所述支撑柱14贯穿地与所述底层支撑层111、所述中间支撑层112及所述顶层支撑层113均相连接。而本实施例的步骤2)中,于所述半导体衬底10上形成横向支撑层11、牺牲层及支撑柱14包括如下步骤:2-1)于所述半导体衬底10上依次形成底层支撑层111及第一部分牺牲层121,如图29所示;2-2)于所述阵列区域101周边的所述底层支撑层111及所述第一部分牺牲层121内形成上下贯通的通孔114,所述通孔114定义出所述支撑柱14的位置及形状,如图30及图31所示;2-3)于所述通孔114内形成所述支撑柱14的同时于所述第一部分牺牲层121上形成所述中间支撑层112,如图32所示;2-4)于所述中间支撑层112上依次形成第二部分牺牲层122及所述顶层支撑层113,如图33所示。
作为示例,本实施例中所述的电容器阵列结构的制造方法得到的电容器阵列结构的具体结构如图34所示,其与实施例一得到的电容器阵列结构的具体结构大致相同,二者的区别在于:实施例一中得到的所述电容器阵列结构中所述支撑柱14自所述底层支撑层111延伸至所述顶层支撑层113,且所述支撑柱14与所述底层支撑层111、所述中间支撑层112及所述顶层支撑层113均相连接;而本实施例得到的所述电容器阵列结构中所述支撑柱14仅位于所述底层支撑层111与所述中间支撑层112之间,且所述支撑柱14仅与所述底层支撑层111及所述中间支撑层112相连接。
作为示例,本实施例中所述的电容器阵列结构的制造方法中的其他步骤与实施例一中所述的电容器阵列结构的制造方法中的其他步骤完全相同,具体请参阅实施例一,此处不再累述。
实施例四
请参阅图35至图40,本发明还提供一种电容器阵列结构的制造方法,本实施例中所述的电容器阵列结构的制造方法与实施例一中所述的电容器阵列结构的制造方法大致相同,二者的区别仅在于步骤2)的执行顺序不同,具体的,实施例一的步骤2)中,于所述半导体衬底10上形成横向支撑层11、牺牲层及支撑柱14包括如下步骤:2-1)于所述半导体衬底10上依次形成叠置的底层支撑层111、第一部分牺牲层121、中间支撑层112及第二部分牺牲层122;2-2)于所述阵列区域101周边的所述底层支撑层111、所述第一部分牺牲层121、所述中间支撑层112及所述第二部分牺牲层122内形成上下贯通的通孔114,所述通孔114定义出所述支撑柱14的位置及形状;2-3)于所述通孔114内形成所述支撑柱14的同时于所述第二部分牺牲层122上形成所述顶层支撑层113,所述支撑柱14贯穿地与所述底层支撑层111、所述中间支撑层112及所述顶层支撑层113均相连接。而本实施例的步骤2)中,于所述半导体衬底10上形成横向支撑层11、牺牲层及支撑柱14包括如下步骤:2-1)于所述半导体衬底10上依次形成底层支撑层111、第一部分牺牲层121及中间支撑层112,如图35所示;2-2)于所述阵列区域101周边的所述底层支撑层111、所述第一部分牺牲层121及所述中间支撑层112内形成上下贯通的通孔114,所述通孔114定义出所述支撑柱14的位置及形状,如图36及图37所示;2-3)于所述通孔114内形成所述支撑柱14,所述支撑柱14贯穿地与所述底层支撑层111及所述中间支撑层112相连接,如图38所示;2-4)于所述中间支撑层112上依次形成第二部分牺牲层122及所述顶层支撑层113,如图39所示。
作为示例,步骤2-3)中,可以如图38所示所述支撑柱14填满所述通孔114之后,还包括与所述支撑柱14顶部相连接,并覆盖所述中间支撑层112上的支撑强化层144,此时,所述第二部分牺牲层122位于所述支撑强化层144的上表面上,如图39所示;具体的,所述支撑强化层144是在形成所述支撑柱14的同时形成,通过在所述通孔114内及所述中间支撑层112上表面沉积相同的材料以形成所述支撑柱14及所述支撑填充层1444。当然,在其他示例中,也可以不设置所述支撑强化层144,,此时,只需在执行步骤2-4)之前去除位于所述中间支撑层112上表面的所述支撑强化层144即可。
作为示例,由于该实施例中所述支撑柱14是在形成所述顶层支撑层113之后形成,所述支撑柱14的材料除了可以与实施例三中所述的与所述顶层支撑层113相同之外,本实施例中,所述支撑柱14的材料还可以与所述顶层支撑层113的材料不同,优选地,本实施例中,所述支撑柱14的材料可以包括氮化硅、氮化钛、钨或氮氧化硅等等。
作为示例,所述支撑强化层144的材料与所述支撑柱14的材料相同。
作为示例,本实施例中所述的电容器阵列结构的制造方法得到的电容器阵列结构的具体结构如图40所示,其与实施例一得到的电容器阵列结构的具体结构大致相同,二者的区别在于:实施例一中得到的所述电容器阵列结构中所述支撑柱14自所述底层支撑层111延伸至所述顶层支撑层113,且所述支撑柱14与所述底层支撑层111、所述中间支撑层112及所述顶层支撑层113均相连接;而本实施例得到的所述电容器阵列结构中所述支撑柱14可以仅位于所述底层支撑层111与所述中间支撑层112之间,且所述支撑柱14贯穿地与所述底层支撑层111及所述中间支撑层112相连接;也可以如图40还包括所述支撑强化层144,所述支撑强化层144与所述支撑柱14的顶部相连接,且覆盖于所述中间支撑层112的上表面;此时,所述第二部分牺牲层122位于所述支撑强化层144的上表面上。
作为示例,本实施例中所述的电容器阵列结构的制造方法中的其他步骤与实施例一中所述的电容器阵列结构的制造方法中的其他步骤完全相同,具体请参阅实施例一,此处不再累述。
实施例五
请结合实施例一及实施例二继续参阅图19至图21及图23,本发明还提供一种电容器阵列结构,所述电容器阵列结构由实施例一及实施例二中所述的制造方法制造而得到,所述电容器阵列结构设置于半导体衬底10上,所述电容器阵列结构包括:若干个呈阵列分布的电容器、横向支撑层11及支撑柱14;其中,所述电容器位于所述半导体衬底10上,且位于阵列区域101内,各所述电容器均包括:下电极层17、电容介质层18及上电极层19;其中,所述下电极层17位于所述半导体衬底10上,且所述下电极层17的截面形状为U型;所述电容介质层18覆盖于所述下电极层17的内表面及外表面;所述上电极层19覆盖于所述电容介质层18的外表面;横向支撑层11,所述横向支撑层11位于所述半导体衬底10上并对准于所述阵列区域101,并所述横向支撑层11横向连接各所述下电极层17;所述横向支撑层11包括顶层支撑层113、中间支撑层112及底层支撑层111,所述顶层支撑层113位于所述下电极层17的开口外围,所述中间支撑层112位于所述下电极层17的中间部位,所述底层支撑层111位于所述下电极层17的底部外围;所述支撑柱14位于所述阵列区域101的周边,所述支撑柱14自所述底层支撑层111的底部延伸至所述顶层支撑层113顶部,且所述支撑柱14贯穿地与所述底层支撑层111、所述中间支撑层112及所述顶层支撑层113均相连接。
作为示例,所述半导体衬底10中形成有内存数组结构、所述内存数组结构包括有多个所述插塞102,所述插塞102位于所述阵列区域101内。所述内存数组结构还包括有晶体管字符线(Word line)及位线(Bitline),所述插塞102电性连接所述内存数组结构内的晶体管源极。
作为示例,所述插塞102可以但不仅限于呈六方阵列排布,与后续制作的电容器阵列结构的排布相对应。
所述插塞102之间通过间隔层进行隔离,所述间隔层的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合,在本实施例中,所述间隔层的材料选用为SiN。
作为示例,所述下电极层17包括金属氮化物及金属硅化物中的一种或两种所形成的化合物,如氮化钛(Titanium Nitride),硅化钛(Titanium Silicide),硅化镍(TitaniumSilicide),硅氮化钛(TiSixNy)。
作为示例,所述顶层支撑层113、所述中间支撑层112及所述底层支撑层111的材料均可以为氮化硅层。所述底层支撑层111、所述中间支撑层112及所述顶层支撑层113的材料可以相同,也可以不同,优选地,本实施例中,所述底层支撑层111、所述中间支撑层112及所述顶层支撑层113的材料均可以包括氮化硅或氮氧化硅。
作为示例,所述电容介质层18包括高k介质层,以提高单位面积电容器的电容值,其包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层;所述电容器阵列的高度为1μm~1.5μm。
作为示例,所述上电极层19的材料可以包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层。
在一示例中,如图19所示,所述支撑柱14为环形支撑柱,所述支撑柱14环绕与所述阵列区域101的外围。
在另一示例中,如图20所示,所述支撑柱14包括横截面形状为L型的第一支撑柱141,所述第一支撑柱141位于所述阵列区域101的顶角处,具体的,所述第一支撑柱141的数量为四个,四个所述第一支撑柱141设置于所述阵列区域101的四个顶角处。
在又一示例中,如图21所示,所述支撑柱14包括横截面形状为L型的第一支撑柱141及第二支撑柱142;所述第一支撑柱141的数量为四个,四个所述第一支撑柱141设置于所述阵列区域101的四个顶角处;所述第二支撑柱142位于所述阵列区域101的侧边处,且位于所述第一支撑柱141之间。所述第二支撑柱142的数量可以根据实际需要设置为一个、两个或多个,所述第一支撑柱141与所述第二支撑柱142共同构成环绕所述阵列区域101的间断环形区域。
作为示例,所述支撑柱14的材料除了可以与所述的与所述顶层支撑层113相同之外,本实施例中,所述支撑柱14的材料也可以与所述顶层支撑层113的材料不同,优选地,本实施例中,所述支撑柱14的材料可以包括氮化硅、氮化钛、钨或氮氧化硅等等。
实施例六
请结合实施例三及实施例四继续参阅图34及图40,本发明还提供一种电容器阵列结构,,所述电容器阵列结构由实施例三及实施例四中所述的制造方法制造而得到,本实施例中所述的电容器阵列结构与实施例五中所述的电容器阵列结构大致相同,二者的区别在于:实施例五中得到的所述电容器阵列结构中所述支撑柱14自所述底层支撑层111的底部延伸至所述顶层支撑层113的顶部,且所述支撑柱14贯穿地与所述底层支撑层111、所述中间支撑层112及所述顶层支撑层113均相连接;而本实施例得到的所述电容器阵列结构中所述支撑柱14仅位于所述底层支撑层111与所述中间支撑层112之间,且所述支撑柱14仅贯穿地与所述底层支撑层111及所述中间支撑层112相连接,如图34所示。
作为示例,所述支撑柱14的材料除了可以与所述的与所述顶层支撑层113相同之外,本实施例中,所述支撑柱14的材料也可以与所述顶层支撑层113的材料不同,优选地,本实施例中,所述支撑柱14的材料可以包括氮化硅、氮化钛、钨或氮氧化硅等等。
作为示例,本实施例中所述的电容器阵列结构还包括支撑强化层144,所述支撑强化层144与所述支撑柱14的顶部相连接,且覆盖于所述中间支撑层112上,如图40所示。
作为示例,所述支撑强化层144的材料与所述支撑柱14的材料相同。
本实施例中所述的电容器阵列结构的其他结构与实施例五中所述的电容器阵列结构的其他结构相同,具体请参阅实施例五,此处不再累述。
实施例七
本实施例还提供一种半导体存储器件结构,所述半导体存储器件结构包括如实施例五或实施例六中所述的电容器阵列结构,所述电容器阵列结构的具体结构请参阅实施例五或实施例六,此处不再累述。
作为示例,所述半导体存储器件结构可以为但不仅限于动态随机存储器(DRAM)。
综上所述,本发明的电容器阵列结构及其制造方法,所述电容器阵列结构设置于半导体衬底上,所述电容器阵列结构包括:若干个呈阵列分布的电容器,位于所述半导体衬底上且位于阵列区域内,各所述电容器均包括:下电极层、电容介质层及上电极层;其中,所述下电极层位于所述半导体衬底上,且所述下电极层的截面形状为U型;所述电容介质层覆盖于所述下电极层的内表面及外表面;所述上电极层覆盖于所述电容介质层的外表面;横向支撑层,位于所述半导体衬底上并对准所述阵列区域,并所述横向支撑层横向连接各所述下电极层;所述横向支撑层包括顶层支撑层、中间支撑层及底层支撑层,所述顶层支撑层位于所述下电极层的开口外围,所述中间支撑层位于所述下电极层的中间部位,所述底层支撑层位于所述下电极层的底部外围;及,支撑柱,位于所述阵列区域的周边,所述支撑柱至少位于所述底层支撑层与所述中间支撑层之间,所述支撑柱与所述横向支撑层的其中至少一层相连接。本发明通过在电容器的周边增设支撑柱,支撑柱与横向支撑层相连接,可以同时为电容器提供横向及纵向支撑,有效降低了电容器的下电极发生坍塌或倾覆的风险,大大提高了电容器阵列结构的稳定性。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。
Claims (24)
1.一种电容器阵列结构,其特征在于,所述电容器阵列结构设置于半导体衬底上,所述电容器阵列结构包括:
若干个呈阵列分布的电容器,位于所述半导体衬底上且位于阵列区域内,各所述电容器均包括:下电极层、电容介质层及上电极层;其中,所述下电极层位于所述半导体衬底上,且所述下电极层的截面形状为U型;所述电容介质层覆盖于所述下电极层的内表面及外表面,所述电容介质层包括高k介质材料;所述上电极层覆盖于所述电容介质层的外表面;
横向支撑层,位于所述半导体衬底上并对准于所述阵列区域,并所述横向支撑层横向连接各所述下电极层;所述横向支撑层包括顶层支撑层、中间支撑层及底层支撑层,所述顶层支撑层位于所述下电极层的开口外围,所述中间支撑层位于所述下电极层的中间部位,所述底层支撑层位于所述下电极层的底部外围;及,
支撑柱,位于所述阵列区域的周边,所述支撑柱至少位于所述底层支撑层与所述中间支撑层之间,所述支撑柱与所述横向支撑层的其中至少一层相连接;所述支撑柱包括多个第一支撑柱,所述第一支撑柱位于所述阵列区域的顶角处,所述第一支撑柱的横向截面形状为L型。
2.根据权利要求1所述的电容器阵列结构,其特征在于:所述支撑柱自所述底层支撑层的底面延伸至所述顶层支撑层的顶面,且所述支撑柱贯穿地与所述底层支撑层、所述中间支撑层及所述顶层支撑层均相连接。
3.根据权利要求2所述的电容器阵列结构,其特征在于:所述支撑柱包括垂直实体柱,相对垂直于所述顶层支撑层、所述中间支撑层及所述底层支撑层。
4.根据权利要求1所述的电容器阵列结构,其特征在于:所述支撑柱还包括多个第二支撑柱,所述第二支撑柱位于所述阵列区域的侧边处,且位于所述第一支撑柱之间。
5.根据权利要求1所述的电容器阵列结构,其特征在于:所述支撑柱贯穿所述底层支撑层和所述中间支撑层。
6.根据权利要求5所述的电容器阵列结构,其特征在于:由所述支撑柱的顶端延伸连接一支撑强化层,覆盖于所述中间支撑层上。
7.根据权利要求1至6中任一项所述的电容器阵列结构,其特征在于:所述支撑柱的材质包含非氧化物,所述电容介质层更覆盖于所述支撑柱的外表面。
8.一种电容器阵列结构的制造方法,其特征在于,所述电容器阵列结构的制造方法包括如下步骤:
1)提供一半导体衬底,所述半导体衬底包括至少一个阵列区域;
2)于所述半导体衬底上形成横向支撑层、牺牲层及支撑柱,其中,所述横向支撑层对准所述阵列区域,所述横向支撑层包括间隔排布的顶层支撑层、中间支撑层及底层支撑层,所述底层支撑层位于所述半导体衬底上;所述牺牲层位于所述底层支撑层与所述中间支撑层之间及所述中间支撑层与所述顶层支撑层之间;所述支撑柱位于所述阵列区域的周边,所述支撑柱至少位于所述底层支撑层与所述中间支撑层之间,且与所述横向支撑层的其中至少一层相连接;所述支撑柱包括多个第一支撑柱,所述第一支撑柱位于所述阵列区域的顶角处,所述第一支撑柱的横向截面形状为L型;
3)于所述顶层支撑层上形成图形化掩膜层,所述图形化掩膜层具有多个成阵列分布的开孔,用于定义电容孔的位置及形状;
4)依据所述图形化掩膜层刻蚀所述横向支撑层及所述牺牲层,以在所述阵列区域内的所述横向支撑层及所述牺牲层内形成电容孔;
5)于所述电容孔内形成下电极层,所述横向支撑层连接所述下电极层;
6)去除所述牺牲层,其中,所述横向支撑层保留在所述半导体衬底上;
7)于所述下电极层的内表面及外表面形成电容介质层,其中,所述电容介质层覆盖所述下电极;及,
8)于所述电容介质层的外表面形成上电极层,其中,所述上电极层覆盖所述电容介质层。
9.根据权利要求8所述的电容器阵列结构的制造方法,其特征在于:步骤1)中,所述半导体衬底上形成有多个在内存数组结构中的插塞;步骤4)中,形成的所述电容孔暴露出所述插塞。
10.根据权利要求8所述的电容器阵列结构的制造方法,其特征在于:步骤6)包括如下步骤:
6-1)于所述顶层支撑层内形成第一开口,所述第一开口暴露出所述牺牲层位于所述顶层支撑层与所述中间支撑层之间的第二部分牺牲层;
6-2)依据所述第一开口,采用湿法刻蚀工艺去除所述牺牲层位于所述顶层支撑层与所述中间支撑层之间的第二部分牺牲层;
6-3)于所述中间支撑层内形成第二开口,所述第二开口暴露出所述牺牲层位于所述中间支撑层与所述底层支撑层之间的第一部分牺牲层;及,
6-4)依据所述第二开口,采用湿法刻蚀工艺去除所述牺牲层位于所述中间支撑层与所述底层支撑层之间的第一部分牺牲层。
11.根据权利要求10所述的电容器阵列结构的制造方法,其特征在于:步骤6-2)中,一个所述第一开口仅与一个所述电容孔交叠,或者一个所述第一开口同时与多个所述电容孔交叠;步骤6-4)中,一个所述第二开口仅与一个所述电容孔交叠,或者一个所述第一开口同时与多个所述电容孔交叠。
12.根据权利要求8所述的电容器阵列结构的制造方法,其特征在于:步骤2)中,于所述半导体衬底上形成横向支撑层、牺牲层及支撑柱包括如下步骤:
2-1)于所述半导体衬底上依次形成叠置的底层支撑层、第一部分牺牲层、中间支撑层及第二部分牺牲层;
2-2)于所述阵列区域周边的所述底层支撑层、所述第一部分牺牲层、所述中间支撑层及所述第二部分牺牲层内形成上下贯通的通孔,所述通孔定义出所述支撑柱的位置及形状;
2-3)于所述通孔内形成所述支撑柱的同时于所述第二部分牺牲层上形成所述顶层支撑层,所述支撑柱贯穿地与所述底层支撑层、所述中间支撑层及所述顶层支撑层均相连接。
13.根据权利要求12所述的电容器阵列结构的制造方法,其特征在于:所述支撑柱的材料与所述底层支撑层的材料、所述中间支撑层材料及所述顶层支撑层的材料相同,均包括氮化硅或氮氧化硅。
14.根据权利要求8所述的电容器阵列结构的制造方法,其特征在于:步骤2)中,于所述半导体衬底上形成横向支撑层、牺牲层及支撑柱包括如下步骤:
2-1)于所述半导体衬底上依次形成叠置的底层支撑层、第一部分牺牲层、中间支撑层、第二部分牺牲层及顶层支撑层;
2-2)于所述阵列区域周边的所述底层支撑层、所述第一部分牺牲层、所述中间支撑层、所述第二部分牺牲层及所述顶层支撑层内形成上下贯通的通孔,所述通孔定义出所述支撑柱的位置及形状;
2-3)于所述通孔内形成所述支撑柱,所述支撑柱贯穿地与所述底层支撑层、所述中间支撑层及所述顶层支撑层均相连接。
15.根据权利要求14所述的电容器阵列结构的制造方法,其特征在于:所述支撑柱的材料与所述底层支撑层的材料、所述中间支撑层材料及所述顶层支撑层的材料不同,所述支撑柱的材料包括氮化硅、氮氧化硅、氮化钛或钨;所述底层支撑层的材料、所述中间支撑层材料及所述顶层支撑层的材料均包括氮化硅或氮氧化硅。
16.根据权利要求8所述的电容器阵列结构的制造方法,其特征在于:步骤2)中,于所述半导体衬底上形成横向支撑层、牺牲层及支撑柱包括如下步骤:
2-1)于所述半导体衬底上依次形成底层支撑层及第一部分牺牲层;
2-2)于所述阵列区域周边的所述底层支撑层及所述第一部分牺牲层内形成上下贯通的通孔,所述通孔定义出所述支撑柱的位置及形状;
2-3)于所述通孔内形成所述支撑柱的同时于所述第一部分牺牲层上形成所述中间支撑层;
2-4)于所述中间支撑层上依次形成第二部分牺牲层及所述顶层支撑层。
17.根据权利要求8所述的电容器阵列结构的制造方法,其特征在于:所述支撑柱的材料与所述底层支撑层的材料、所述中间支撑层材料及所述顶层支撑层的材料相同,均包括氮化硅或氮氧化硅。
18.根据权利要求8所述的电容器阵列结构的制造方法,其特征在于:步骤2)中,于所述半导体衬底上形成横向支撑层、牺牲层及支撑柱包括如下步骤:
2-1)于所述半导体衬底上依次形成底层支撑层、第一部分牺牲层及中间支撑层;
2-2)于所述阵列区域周边的所述底层支撑层、所述第一部分牺牲层及所述中间支撑层内形成上下贯通的通孔,所述通孔定义出所述支撑柱的位置及形状;
2-3)于所述通孔内形成所述支撑柱,所述支撑柱贯穿地与所述底层支撑层及所述中间支撑层相连接;
2-4)于所述中间支撑层上依次形成第二部分牺牲层及所述顶层支撑层。
19.根据权利要求18所述的电容器阵列结构的制造方法,其特征在于:所述支撑柱的材料与所述底层支撑层的材料、所述中间支撑层材料及所述顶层支撑层的材料不同,所述支撑柱的材料包括氮化硅、氮氧化硅、氮化钛及钨所构成群组中的任意一种;所述底层支撑层的材料、所述中间支撑层材料及所述顶层支撑层的材料均包括氮化硅或氮氧化硅。
20.根据权利要求18所述的电容器阵列结构的制造方法,其特征在于:步骤2-3)中,于所述通孔内形成所述支撑柱的同时于所述中间支撑层上形成支撑强化层,所述支撑强化层与所述支撑柱的顶部相连接;步骤2-4)中,于所述支撑强化层上依次形成所述第二部分牺牲层及所述顶层支撑层。
21.根据权利要求20所述的电容器阵列结构的制造方法,其特征在于:所述支撑强化层的材料与所述支撑柱的材料相同。
22.根据权利要求12至21中任一项所述的电容器阵列结构的制造方法,其特征在于:步骤2-2)中形成的所述通孔包括位于所述阵列区域顶角、横截面形状为L型的第一通孔;步骤2-3)中形成的所述支撑柱包括位于所述阵列区域顶角、横截面形状为L型的第一支撑柱。
23.根据权利要求22所述的电容器阵列结构的制造方法,其特征在于:步骤2-2)中形成的所述通孔还包括位于所述阵列区域侧边处、且位于所述第一通孔之间的第二通孔;步骤2-3)中形成的所述支撑柱还包括位于所述阵列区域侧边处、且位于所述第一支撑柱之间的第二支撑柱。
24.一种半导体存储器件结构,其特征在于,所述半导体存储器件结构包括如权利要求1所述的电容器阵列结构。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711281859.4A CN108110025B (zh) | 2017-12-07 | 2017-12-07 | 电容器阵列结构及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711281859.4A CN108110025B (zh) | 2017-12-07 | 2017-12-07 | 电容器阵列结构及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108110025A CN108110025A (zh) | 2018-06-01 |
CN108110025B true CN108110025B (zh) | 2023-11-17 |
Family
ID=62209306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711281859.4A Active CN108110025B (zh) | 2017-12-07 | 2017-12-07 | 电容器阵列结构及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN108110025B (zh) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113990870A (zh) * | 2020-07-27 | 2022-01-28 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
US11935917B2 (en) | 2020-07-27 | 2024-03-19 | Changxin Memory Technologies, Inc. | Semiconductor structure forming method and semiconductor structure |
CN114078773A (zh) * | 2020-08-13 | 2022-02-22 | 长鑫存储技术有限公司 | 电容器结构及其制作方法、存储器 |
EP3975233A4 (en) | 2020-08-13 | 2022-08-03 | Changxin Memory Technologies, Inc. | CONDENSER STRUCTURE, METHOD OF PRODUCTION AND STORAGE |
CN112713146B (zh) * | 2020-12-25 | 2023-12-08 | 福建省晋华集成电路有限公司 | 半导体存储器及其制作方法 |
CN115988867A (zh) * | 2021-10-13 | 2023-04-18 | 长鑫存储技术有限公司 | 一种电容器阵列的制备方法、电容器阵列以及半导体器件 |
CN114203623A (zh) * | 2021-12-16 | 2022-03-18 | 华能新能源股份有限公司 | 一种器件的制造方法及承载板 |
CN117545275B (zh) * | 2024-01-08 | 2024-05-14 | 长鑫新桥存储技术有限公司 | 半导体结构的制作方法 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101005074A (zh) * | 2006-01-18 | 2007-07-25 | 财团法人工业技术研究院 | 空心柱型电容器及其制造方法 |
CN101132003A (zh) * | 2006-08-25 | 2008-02-27 | 茂德科技股份有限公司 | 半导体存储器的电容器结构及其制备方法 |
TW201106397A (en) * | 2009-03-20 | 2011-02-16 | Samsung Electronics Co Ltd | Capacitor structures, methods of manufacturing the same, semiconductor devices including the capacitor structures and methods of manufacturing the same |
CN102376535A (zh) * | 2010-08-10 | 2012-03-14 | 南亚科技股份有限公司 | 半导体元件及其制造方法 |
CN103390541A (zh) * | 2012-05-08 | 2013-11-13 | 爱思开海力士有限公司 | 电容器及其制造方法 |
CN103594475A (zh) * | 2013-11-18 | 2014-02-19 | 唐棕 | 半导体器件及其制造方法 |
CN107301976A (zh) * | 2017-07-25 | 2017-10-27 | 睿力集成电路有限公司 | 半导体存储器及其制造方法 |
CN107393909A (zh) * | 2017-07-25 | 2017-11-24 | 睿力集成电路有限公司 | 双面电容器及其制造方法 |
CN207517691U (zh) * | 2017-12-07 | 2018-06-19 | 睿力集成电路有限公司 | 电容器阵列结构 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101137933B1 (ko) * | 2009-10-30 | 2012-05-09 | 에스케이하이닉스 주식회사 | 가드링을 겸하는 부유막을 갖는 반도체장치 및 그 제조 방법 |
KR101728320B1 (ko) * | 2011-06-30 | 2017-04-20 | 삼성전자 주식회사 | 반도체 소자의 제조 방법 |
-
2017
- 2017-12-07 CN CN201711281859.4A patent/CN108110025B/zh active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101005074A (zh) * | 2006-01-18 | 2007-07-25 | 财团法人工业技术研究院 | 空心柱型电容器及其制造方法 |
CN101132003A (zh) * | 2006-08-25 | 2008-02-27 | 茂德科技股份有限公司 | 半导体存储器的电容器结构及其制备方法 |
TW201106397A (en) * | 2009-03-20 | 2011-02-16 | Samsung Electronics Co Ltd | Capacitor structures, methods of manufacturing the same, semiconductor devices including the capacitor structures and methods of manufacturing the same |
CN102376535A (zh) * | 2010-08-10 | 2012-03-14 | 南亚科技股份有限公司 | 半导体元件及其制造方法 |
CN103390541A (zh) * | 2012-05-08 | 2013-11-13 | 爱思开海力士有限公司 | 电容器及其制造方法 |
CN103594475A (zh) * | 2013-11-18 | 2014-02-19 | 唐棕 | 半导体器件及其制造方法 |
CN107301976A (zh) * | 2017-07-25 | 2017-10-27 | 睿力集成电路有限公司 | 半导体存储器及其制造方法 |
CN107393909A (zh) * | 2017-07-25 | 2017-11-24 | 睿力集成电路有限公司 | 双面电容器及其制造方法 |
CN207517691U (zh) * | 2017-12-07 | 2018-06-19 | 睿力集成电路有限公司 | 电容器阵列结构 |
Also Published As
Publication number | Publication date |
---|---|
CN108110025A (zh) | 2018-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108110025B (zh) | 电容器阵列结构及其制造方法 | |
TWI671860B (zh) | 記憶胞、雙電晶體單電容器記憶胞之陣列、形成雙電晶體單電容器記憶胞之方法及用於製造積體電路之方法 | |
CN108183097B (zh) | 半导体器件 | |
US7544563B2 (en) | Methods of forming a plurality of capacitors | |
CN101506966B (zh) | 具有凹陷式栅极的动态随机存取存储器晶体管及其制作方法 | |
US8343845B2 (en) | Methods of manufacturing capacitor structures and methods of manufacturing semiconductor devices using the same | |
US8274112B2 (en) | Semiconductor memory device having pillar structures | |
US20220238534A1 (en) | Semiconductor memory devices | |
US11195837B2 (en) | Semiconductor devices including support patterns | |
US9564442B2 (en) | Methods of forming contacts for a semiconductor device structure, and related methods of forming a semiconductor device structure | |
US8471320B2 (en) | Memory layout structure | |
TWI520191B (zh) | 堆疊式電容器結構及其製造方法 | |
US10079237B2 (en) | Semiconductor memory device | |
JP2003142605A (ja) | 半導体記憶装置及びその製造方法 | |
US7470586B2 (en) | Memory cell having bar-shaped storage node contact plugs and methods of fabricating same | |
TWI490984B (zh) | 記憶裝置及其製備方法 | |
JP2010219386A (ja) | 半導体記憶装置及びその製造方法 | |
KR20150019138A (ko) | 일체형의 지지대를 구비한 반도체 소자 | |
JP2011166071A (ja) | 半導体装置およびその製造方法 | |
KR19980064364A (ko) | 자기-정렬된 다중 크라운 저장 커패시터 및 그 형성 방법 | |
JP2010287716A (ja) | 半導体装置及びその製造方法 | |
CN207517691U (zh) | 电容器阵列结构 | |
US9362421B2 (en) | Semiconductor device including a support structure | |
US20100155802A1 (en) | Semiconductor device and method of forming semiconductor device | |
JP2011023652A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
TA01 | Transfer of patent application right |
Effective date of registration: 20181008 Address after: 230601 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Applicant after: CHANGXIN MEMORY TECHNOLOGIES, Inc. Address before: 230000 room 526, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Applicant before: INNOTRON MEMORY CO.,Ltd. |
|
TA01 | Transfer of patent application right | ||
GR01 | Patent grant | ||
GR01 | Patent grant |