CN108172576B - 半导体器件和包括该半导体器件的半导体封装 - Google Patents

半导体器件和包括该半导体器件的半导体封装 Download PDF

Info

Publication number
CN108172576B
CN108172576B CN201711144300.7A CN201711144300A CN108172576B CN 108172576 B CN108172576 B CN 108172576B CN 201711144300 A CN201711144300 A CN 201711144300A CN 108172576 B CN108172576 B CN 108172576B
Authority
CN
China
Prior art keywords
pattern
semiconductor device
capacitors
support
upper pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711144300.7A
Other languages
English (en)
Other versions
CN108172576A (zh
Inventor
刘希昱
李垣哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN108172576A publication Critical patent/CN108172576A/zh
Application granted granted Critical
Publication of CN108172576B publication Critical patent/CN108172576B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了一种半导体器件和包括该半导体器件的半导体封装，该半导体器件包括能够保证容量并表现出改善的可靠性的电容器。该半导体器件包括：基板，具有单元块；多个电容器，在基板的单元块中并具有第一电极；以及支撑图案，接触该多个电容器的第一电极的侧壁并支撑该多个电容器，其中支撑图案包括上支撑图案，该上支撑图案包括：第一上图案，具有在单元块中连接为整体的板状结构；和第二上图案，接触第一上图案的底表面并具有比第一上图案的底表面小的面积的顶表面，上支撑图案接触第一电极的上端的侧壁。

Description

半导体器件和包括该半导体器件的半导体封装
技术领域
发明构思涉及半导体器件，更具体地，涉及包括电容器的半导体器件。
背景技术
随着电子产业的显著发展和用户需求，电子器件具有更小的尺寸和更大的电容。具体地，为了使包括电容器的半导体器件具有高的集成度和大的电容，期望增大电容器的电容。
发明内容
发明构思提供包括能够增大电容并表现出改善的可靠性的电容器的半导体器件。
在发明构思的一示例实施方式中，提供一种半导体器件，该半导体器件包括：基板，具有单元块；多个电容器，在单元块中，所述多个电容器在第一方向上延伸并具有第一电极，第一电极具有远离基板的表面的上端，第一电极具有侧壁；以及支撑图案，接触所述多个电容器的第一电极的侧壁并配置为支撑所述多个电容器。支撑图案包括上支撑图案，上支撑图案包括第一上图案和第二上图案，第一上图案具有顶表面和底表面，该顶表面和底表面具有在垂直于第一方向的第二方向上延伸并在垂直于第二方向的第三方向上延伸并且在单元块中连续地连接的板状结构，第二上图案接触第一上图案的底表面并具有顶表面，该顶表面具有比第一上图案的底表面的表面面积小的表面面积，上支撑图案接触第一电极的上端的侧壁。
在发明构思的一示例实施方式中，提供一种半导体器件，该半导体器件包括：基板，具有通过周边区彼此分离的多个子单元块；多个电容器，在基板的子单元块中，该多个电容器每个包括圆柱形的第一电极、第二电极、在第二电极和第一电极之间的电介质膜，第二电极面对第一电极，第一电极包括远离基板的表面的上端；以及支撑图案，接触相应的所述多个子单元块中的电容器的第一电极的上端的外侧壁并支撑该多个电容器。支撑图案包括上支撑图案和下支撑图案，上支撑图案包括第一上图案和第二上图案，第一上图案接触第一电极的上端的外侧壁并具有在每个子单元块中连接为整体的板状结构，第二上图案接触第一上图案的底表面的一部分，第一上图案的底表面的该部分与第一上图案的底表面的边缘分隔开，下支撑图案接触第一电极的外侧壁并且比上支撑图案靠近基板的所述表面。
在发明构思的一示例实施方式中，提供一种半导体器件，该半导体器件包括：基板；至少一个虚设电容器，连接到基板并配置为改善半导体器件的制造余量；至少一个功能电容器，该至少一个功能电容器连接到基板，该至少一个功能电容器配置为用于半导体器件的操作；至少一个第一上图案，支撑该至少一个功能电容器并支撑该至少一个虚设电容器；以及至少一个第二上图案，支撑该至少一个功能电容器而不支撑该至少一个虚设电容器。
在发明构思的示例实施方式中，由于实际的或功能的电容器的底部或第一电极的侧壁的支撑图案接触部分的比例相对地低于不直接用于半导体器件的操作的虚设电容器的第一电极的侧壁的支撑图案接触部分的比例，所以半导体器件可以具有功能电容器的用于半导体器件的操作的足够电容。此外，由于虚设电容器的第一电极的侧壁的支撑图案接触部分的比例相对地高于功能电容器的第一电极的侧壁的支撑图案接触部分的比例，所以支撑图案支撑虚设电容器的力可以相对增大。
根据发明构思的半导体器件，由于支撑图案支撑被包括在单元块中的电容器以缓和施加到电容器的应力并且支撑图案允许功能电容器的电容足够地高，所以可以改善半导体器件的机械可靠性和电可靠性。
附图说明
从以下结合附图的详细描述，发明构思的实施方式将被更清楚地理解，附图中：
图1是示出根据示例实施方式的半导体器件的框图；
图2是示出在根据示例实施方式的半导体器件中包括的电容器的布置结构的俯视图；
图3是示出根据示例实施方式的半导体器件的主要部件的示意平面布局；
图4示出根据示例实施方式的半导体器件的部分的剖视图；
图5是示出根据一示例实施方式的半导体器件的主要部件的剖视图；
图6A至6C是示出在根据一实施方式示例的半导体器件中包括的电容器和支撑图案的布置结构的俯视图；
图7是示出包括在根据一示例实施方式的半导体器件中的支撑图案的示例的俯视图；
图8A至8N是示出在根据一示例实施方式的半导体器件中包括的支撑图案的示例的俯视图；
图9和10是示出根据示例实施方式的半导体器件的主要部件的剖视图；
图11是示出在根据一示例实施方式的半导体器件中包括的支撑图案的示例的俯视图；
图12至16是示出根据示例实施方式的半导体器件的主要部件的剖视图；
图17至22是示出根据一示例实施方式的制造半导体器件的方法的按顺序的工艺的剖视图；
图23是示出根据一示例实施方式的半导体器件的主要部件的俯视图；以及
图24是示出包括根据一示例实施方式的半导体器件的系统的框图。
具体实施方式
为了充分理解根据发明构思的部件和效果，将参照附图详细描述发明构思的实施方式。
图1是示出根据示例实施方式的半导体器件的框图。
参照图1，半导体器件可以包括其中布置存储单元的单元区域CLR和围绕单元区域CLR的主周边区域PRR。
根据一实施方式，单元区域CLR可以包括分隔单元块SCB的子周边区域SPR。多个存储单元可以布置在单元块SCB中。如这里所用的，术语“单元块”指的是其中存储单元以规则的间隔有规则地布置的区域，单元块SCB可以被称为子单元块。
允许电信号输入到存储单元和从存储单元输出的逻辑单元可以布置在主周边区域PRR和子周边区域SPR中。在一些示例实施方式中，主周边区域PRR可以被称为核心电路区域，子周边区域SPR可以被称为周边电路区域。包括主周边区域PRR和子周边区域SPR的周边区域PR可以被称为核心和周边电路区域。在一些示例实施方式中，子周边区域SPR可以被提供为用于分隔单元块SCB的空间或仅一空间。
图2是示出在根据示例实施方式的半导体器件中包括的电容器的布置结构的俯视图。图2是图1所示的单元区域CLR的区域A的放大图。
在下文，动态随机存取存储器(DRAM)装置将被描述为半导体器件的一示例。然而，根据发明构思，半导体器件不限于DRAM装置。
参照图2，多个存储节点SN(其是多个电容器的第一电极)可以布置在子单元块SCB中。在一些示例实施方式中，所述多个存储节点SN的每个或所述多个存储节点SN中的至少一个可以是或可以包括闭合底部的圆柱形的第一电极(图5的520)。当从Z方向看时，第一电极可以沿该圆柱形的侧壁和底部共形地延伸。在一些示例实施方式中，存储节点SN可以布置为蜂窝或六边形的形状，其中存储节点SN关于一个方向布置为Z字形的方式。在一些示例实施方式中，存储节点SN可以布置为矩阵形式；然而，发明构思不限于此。
子周边区域SPR的宽度可以大于一节距，该节距是一个单元块SCB中的两个相邻的存储节点SN的中心之间的距离。在一些示例实施方式中，子周边区域SPR的宽度可以为存储节点SN的节距的两倍至五倍；然而，发明构思不限于此。
图3是示出根据示例实施方式的半导体器件的主要部件的示意性平面布局。
参照图3，半导体器件100可以包括多个有源区ACT。在一些示例实施方式中，所述多个有源区ACT可以具有在相对于第一方向(X方向)和第二方向(Y方向)的斜方向上的长轴。
多条字线WL可以交叉所述多个有源区ACT并沿第一方向(X方向)平行于彼此延伸。在所述多条字线WL上，多条位线BL可以沿与第一方向(X方向)相交的第二方向(Y方向)平行于彼此延伸。
所述多条位线BL可以通过直接接触DC连接到所述多个有源区ACT。
在一些示例实施方式中，多个埋入接触BC可以形成在所述多条位线BL中的两条相邻的位线BL之间。在一些示例实施方式中，所述多个埋入接触BC的每个或所述多个埋入接触BC中的至少一个可以在所述两条相邻的位线BL中的一个之上延伸。在一些示例实施方式中，所述多个埋入接触BC可以布置在沿第一方向(X方向)和第二方向(Y方向)的行中。
多个着陆焊盘(landing pad)LP可以分别在所述多个埋入接触BC上。所述多个着陆焊盘LP可以至少部分地交叠所述多个埋入接触BC。所述多个着陆焊盘LP的每个或所述多个着陆焊盘LP中的至少一个可以在相邻的位线BL之上延伸。
多个存储节点SN可以分别在所述多个着陆焊盘LP上。所述多个存储节点SN可以形成在所述多条位线BL上。所述多个存储节点SN可以分别是多个电容器的第一电极。每个存储节点SN可以通过着陆焊盘LP和埋入接触BC连接到有源区ACT。
图4示出根据示例实施方式的半导体器件的部分的剖视图。例如，图4示出剖视图，其示出图3的半导体器件100的着陆焊盘LP和下面的主要部件。具体地，图4示出分别沿图3的线A-A'、B-B'和C-C'截取的剖视图的一部分。
参照图4，半导体器件100包括在基板110中限定多个有源区118的器件隔离膜116。所述多个有源区118可以分别对应于图3所示的所述多个有源区ACT或包括图3所示的所述多个有源区ACT。
在一些示例实施方式中，基板110可以包括硅，例如单晶硅、多晶硅或非晶硅。在一些其它的实施方式中，基板110可以包括从锗(Ge)、硅锗(SiGe)、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)和铟磷化物(InP)当中选择的至少一种。另外或可选地，基板110可以包括导电区域，例如杂质掺杂的阱或杂质掺杂的结构。
在第一方向(图3的X方向)上延伸的多个沟槽120T形成在基板110中，多个栅电介质膜122和多条字线120形成在所述多个沟槽120T中。所述多条字线120可以被包括在图3所示的所述多条字线WL中。
暴露有源区118的部分的多个直接接触孔132H形成在基板110中。直接接触导电图案132填充所述多个直接接触孔132H的每个或所述多个直接接触孔132H中的至少一个。多个直接接触导电图案132可以被包括在图3所示的直接接触DC中。
第一缓冲绝缘膜图案112和第二缓冲绝缘膜图案114以这种陈述的顺序在基板110上。第一缓冲绝缘膜图案112和第二缓冲绝缘膜图案114的每个或第一缓冲绝缘膜图案112和第二缓冲绝缘膜图案114中的至少一个可以包括硅氧化物、硅氮化物或其组合。
在第二方向(图3的Y方向)上平行于彼此延伸的多条位线142在第二缓冲绝缘膜图案114上。所述多条位线142可以对应于图3所示的所述多条位线BL。所述多条位线142可以通过直接接触导电图案132分别连接到有源区118。
在一些示例实施方式中，所述多个直接导电图案132的每个或所述多个直接接触导电图案132中的至少一个可以具有在与第二缓冲绝缘膜图案114的顶表面相同的平面上延伸的顶表面132T。
在一些示例实施方式中，所述多个直接接触导电图案132可以包括硅(Si)、锗(Ge)、钨(W)、钨氮化物(WN)、钴(Co)、镍(Ni)、铝(Al)、钼(Mo)、钌(Ru)、钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、铜(Cu)或其组合。在一些示例实施方式中，所述多个直接接触导电图案132可以包括外延硅层。
所述多条位线142的每条或所述多条位线142中的至少一条包括接触直接接触导电图案132的顶表面132T的第一导电图案142A。在一些示例实施方式中，所述多条位线142的每条或所述多条位线142中的至少一条还可以包括以这种陈述的次序覆盖第一导电图案142A的第二导电图案142B和第三导电图案142C。尽管所述多条位线142的每条在图4中被示出为具有三层堆叠结构(其包括第一导电图案142A、第二导电图案142B和第三导电图案142C)，但是发明构思不限于此。例如，所述多条位线142的每条或所述多条位线142中的至少一条可以具有堆叠结构，该堆叠结构包括单层、双层或包括四层或更多层的多个层。
在一些示例实施方式中，第一导电图案142A可以包括导电的多晶硅。在一些示例实施方式中，第二导电图案142B可以包括钛氮化物(TiN)。在一些示例实施方式中，第三导电图案142C可以包括钨(W)。
绝缘覆盖线144可以在所述多条位线142的每条或所述多条位线142中的至少一条上。一条位线142和覆盖所述一条位线142的一条绝缘覆盖线144可以被包括在一个位线结构140中。
绝缘间隔物结构150可以覆盖多个位线结构140的每个的两个侧壁或多个位线结构140中的至少一个的两个侧壁。多个绝缘间隔物结构150的每个或多个绝缘间隔物结构150中的至少一个可以包括第一绝缘间隔物152、第二绝缘间隔物154和第三绝缘间隔物156。在一些示例实施方式中，第一绝缘间隔物152、第二绝缘间隔物154和第三绝缘间隔物156的每个或至少一个可以包括氧化物膜、氮化物膜或其组合。在一些其它的实施方式中，第一绝缘间隔物152和第三绝缘间隔物156的每个或至少一个可以包括氧化物膜、氮化物膜或其组合，第一绝缘间隔物152和第三绝缘间隔物156之间的第二绝缘间隔物154可以包括空气间隔物。
多个绝缘图案130和多个埋入接触孔170H可以分别形成在所述多条位线142之间的空间中，所述多个埋入接触孔170H分别由所述多个绝缘图案130限定。所述多个埋入接触孔170H的每个或至少一个可以具有由绝缘间隔物结构150与有源区118的一部分限定的内部空间，绝缘间隔物结构150在所述多条位线142中的两条相邻的位线142之间并覆盖所述两条相邻的位线142的每条或至少之一的侧壁。
多个埋入接触170和多个着陆焊盘180形成在所述多个埋入接触孔170H中在所述多条位线142之间，所述多个埋入接触170和所述多个着陆焊盘180分别连接到所述多个有源区118。所述多个埋入接触170和所述多个着陆焊盘180可以分别对应于图3所示的所述多个埋入接触BC和所述多个着陆焊盘LP。
所述多个埋入接触170可以在垂直于基板110的表面的第三方向(图3中的Z方向)上从有源区118延伸。所述多个着陆焊盘180可以分别布置在所述多个埋入接触170上，并在所述多条位线142上延伸。所述多个着陆焊盘180可以通过埋入接触170连接到有源区118。
着陆焊盘180可以在垂直于基板110的主表面的第三方向(图3中的Z方向)上在所述多条位线142之间延伸，并可以覆盖所述多条位线142的顶表面的至少部分以垂直地交叠所述多条位线142的至少部分。
金属硅化物膜172可以形成在埋入接触170和着陆焊盘180之间。金属硅化物膜172可以包括钴硅化物(CoSix)、镍硅化物(NiSix)或锰硅化物(MnSix)，尽管发明构思不限于此。导电的阻挡膜174可以在着陆焊盘180和绝缘间隔物结构150之间以及在着陆焊盘180和位线结构140之间。导电的阻挡膜174可以包括金属、导电的金属氮化物或其组合。例如，导电的阻挡膜174可以包括Ti/TiN堆叠结构。
图5是示出根据一实施方式的半导体器件的主要部件的剖视图。例如，图5是示出半导体器件100的着陆焊盘LP上的主要部件的剖视图。
参照图5，半导体器件100可以包括基板110上的下部结构200以及穿过下部结构200连接到基板110的多个接触插塞250。
基板110、下部结构200和所述多个接触插塞250可以示意地示出图4所示的基板110以及基板110中和基板110上的部件。在这种情况下，半导体器件100可以是或可以包括诸如DRAM装置的半导体存储器件，其具有用于存储数据的电容器或多个电容器。
所述多个接触插塞250可以包括图4所示的所述多个埋入接触170和所述多个着陆焊盘180。所述多个接触插塞250的每个或至少一个还可以包括图4所示的金属硅化物膜172和导电的阻挡膜174。在一些示例实施方式中，下部结构200还可以包括填充所述多个着陆焊盘180之间的空间的层间电介质。
在一些示例实施方式中，下部结构200可以是包括绝缘材料的层间电介质。在这种情况下，半导体器件100可以是或可以包括具有用于储存电荷的电容器的半导体器件。
基板110可以具有实际的或功能的电容器区域RCR、虚设电容器区域DCR和周边区域PR。功能电容器区域RCR和虚设电容器区域DCR可以被包括在图1所示的单元块SCB中。周边区域PR可以是或可以包括图1所示的主周边区域PRR和/或子周边区域SPR。
多个功能电容器RAC可以布置在功能电容器区域RCR中，多个虚设电容器DMC可以布置在虚设电容器区域DCR中。由于所述多个功能电容器RAC和所述多个虚设电容器DMC可以同时或同时间地形成，所以所述多个功能电容器RAC和所述多个虚设电容器DMC可以具有相同的配置。所述多个功能电容器RAC可以直接用于半导体器件100的操作。例如，所述多个功能电容器RAC可以储存用于DRAM装置的存储单元的电荷。DRAM装置的存储单元可以包括电容器和晶体管，功能电容器RAC可以对应于DRAM装置的存储单元的电容器。所述多个虚设电容器DMC可以不直接用于半导体器件100的操作。所述多个虚设电容器DMC可以用于改善半导体器件100的制造余量(margins)；例如，所述多个虚设电容器DMC可以用于改善在半导体器件100的制造期间的光刻和/或蚀刻余量。所述多个虚设电容器DMC可以用于提供对半导体器件100的机械支撑；然而，发明构思不限于此。
例如，所述多个功能电容器RAC可以布置在单元块(图1和2的SCB)的内部区域中，所述多个虚设电容器DMC可以布置在单元块(图1和2的SCB)的外部区域中以围绕所述多个功能电容器RAC。所述多个虚设电容器DMC布置为围绕所述多个功能电容器RAC，因此可以用于最小化或降低在形成所述多个功能电容器RAC的工艺中引起的工艺偏差并保证所述多个功能电容器RAC的结构可靠性。
蚀刻停止膜310可以在基板110的下部结构200上，蚀刻停止膜310具有分别对应于所述多个接触插塞250的通孔310H。蚀刻停止膜310可以包括例如硅氮化物膜或硅硼氮化物(SiBN)。
在一些示例实施方式中，通孔310H可以朝向基板110延伸超过蚀刻停止膜310的底表面。在这种情况下，所述多个接触插塞250的顶表面可以在比蚀刻停止膜310的底表面低的水平处。在一些示例实施方式中，所述多个接触插塞250的顶表面和蚀刻停止膜310的底表面可以处于同一水平。
多个第一电极520可以被形成，所述多个第一电极520接触所述多个接触插塞250的顶表面并经过通孔310H在蚀刻停止膜310之上延伸。在一些示例实施方式中，所述多个第一电极520的每个或至少一个可以具有闭合底部的圆柱形形状。在一些示例实施方式中，所述多个第一电极520的每个或至少一个可以具有有圆形水平横截面的内部被填充的柱状物形状，例如柱形状。
所述多个第一电极520可以包括例如杂质掺杂的硅、诸如钨或铜的金属、和/或诸如钛氮化物的导电的金属化合物。
在所述多个第一电极520当中，功能电容器区域RCR中的第一电极520可以是功能电容器RAC的第一电极，虚设电容器区域DCR中的第一电极520可以是虚设电容器DMC的第一电极。
支撑图案450和420可以接触所述多个第一电极520的侧壁。支撑图案450和420可以支撑包括所述多个第一电极520并包括功能电容器RAC和虚设电容器DMC的多个电容器RAC和DMC。
支撑图案450和420可以包括上支撑图案450和下支撑图案420。上支撑图案450和下支撑图案420可以彼此分隔开。
上支撑图案450可以接触所述多个第一电极520的上端的侧壁。所述上端可以是所述多个第一电极的远离基板110的表面的端部。下支撑图案420可以接触所述多个第一电极520的上端之下的侧壁。与上支撑图案450相比，下支撑图案420可以接触所述多个第一电极520的更靠近基板的表面的侧壁。
在一些示例实施方式中，上支撑图案450的顶表面可以在与所述多个第一电极520的最上端相同的水平处。在一些示例实施方式中，所述多个第一电极520的最上端可以从上支撑图案450的顶表面向上突出。例如，上支撑图案450的顶表面可以处于比所述多个第一电极520的最上端低的水平处。
下支撑图案420可以在所述多个第一电极520的竖直中间部分附近接触所述多个第一电极520的侧壁。在一些示例实施方式中，下支撑图案420可以在比所述多个第一电极520的竖直中点略高的水平处接触所述多个第一电极520的侧壁。在一些示例实施方式中，下支撑图案420可以在比所述多个第一电极520的竖直中点略低的水平处接触所述多个第一电极520的侧壁。
尽管一个下支撑图案420在图5中被示为在与基板110的主表面垂直的方向上形成在比上支撑图案450低的水平处，但是发明构思不限于此。在一些示例实施方式中，下支撑图案可以包括在与基板110的主表面垂直的方向上处于不同的水平处并彼此分隔的多个下支撑图案420。
在一些示例实施方式中，可以省略下支撑图案420。
上支撑图案450可以包括第一上图案444和第二上图案442e。第一上图案444和第二上图案442e可以包括彼此不同的材料。在一些示例实施方式中，第一上图案444可以包括硅氮化物膜或硅碳氮化物(SiCN)膜。在一些示例实施方式中，第二上图案442e可以包括富N的硅氮化物(富N的SiN)膜或富Si的硅氮化物膜。
第一上图案444可以具有在单元块(图1和2的SCB)中连接为整体的板状结构。该板状结构可以在X和Y方向上延伸。第一上图案444可以接触功能电容器区域RCR和虚设电容器区域DCR中的第一电极的侧壁。例如，第一上图案444可以同时支撑所述多个功能电容器RAC和所述多个虚设电容器DMC。
第一上图案444可以具有第一上开口444H，该第一上开口444H从第一上图案444的顶表面延伸到底表面并贯穿第一上图案444。上图案的顶表面和底表面可以对应于在Z方向上延伸的所述顶表面和所述底表面。
第一上图案444可以从所述多个第一电极520当中的邻近周边区域PR的最外面的第一电极520朝向周边区域PR水平地突出。
第二上图案442e可以接触第一上图案444。第二上图案442e的顶表面可以接触第一上图案444的底表面。第二上图案442e可以与第一上图案444的底表面的边缘和第一上开口444H分隔开，第二上图案442e的顶表面可以接触第一上图案444的底表面的内部分。
因此，第二上图案442e的平面面积(例如平坦的表面面积)可以小于第一上图案444的平面面积。例如，第二上图案442e的顶表面的面积可以小于第一上图案444的底表面的面积。
这里，第一上图案444的边缘或第一上图案444的底表面的边缘指的是第一上图案444的面对周边区域PR侧的边缘。因此，第二上图案442e的面对周边区域PR侧的边缘可以比第一上图案444的面对周边区域PR侧的边缘进一步在单元区域(图1和2的SCB)内部。例如，当从Z方向看时，第一上图案444的边缘可以对应于上支撑图案450的边缘。
在一些示例实施方式中，第二上图案442e可以接触并支撑所述多个虚设电容器DMC的第一电极520的全部或一些。
在一些示例实施方式中，第二上图案442e可以接触所述多个功能电容器RAC当中的邻近于虚设电容器区域DCR的一些功能电容器RAC的第一电极520，并可以同时支撑所述多个虚设电容器DMC中的至少一些以及邻近于虚设电容器区域DCR的一些功能电容器RAC。第二上图案442e可以不支撑所述功能电容器中的至少一个。
因此，在包括第一上图案444和第二上图案442e的上支撑图案450中，上支撑图案450的在其中形成第二上图案442e的部分的厚度可以大于上支撑图案450的其中仅形成第一上图案444的部分的厚度。例如，上支撑图案450的与单元块SCB的边缘相邻的部分的厚度可以大于上支撑图案450的其它部分的厚度，例如上支撑图案450的接触单元块SCB的边缘的部分的厚度以及上支撑图案450的在单元块SCB的内部区域中的部分的厚度。
第一上图案444的平面形状被转印到下支撑图案420，从而下支撑图案420可以具有与第一上图案444相同的平面形状。下支撑图案420可以具有第一下开口420H，第一下开口420H从下支撑图案420的顶表面延伸到底表面并贯穿下支撑图案420。第一下开口420H可以在垂直方向上交叠第一上开口444H。在一些示例实施方式中，第一下开口420H的水平横截面面积可以小于第一上开口444H的水平横截面面积，在这种情况下，第一下开口420H可以整个地交叠第一上开口444H。下支撑图案420可以从所述多个第一电极520当中的与周边区域PR相邻的最外面的第一电极520朝向周边区域PR水平地突出。
电介质膜540可以共形地覆盖支撑图案450和420以及第一电极520。在一些示例实施方式中，电介质膜540可以同时共形地覆盖蚀刻停止膜310、支撑图案450和420以及第一电极520。电介质膜540可以包括例如TaO、TaAlO、TaON、AlO、AlSiO、HfO、HfSiO、ZrO、ZrSiO、TiO、TiAlO、BST((Ba,Sr)TiO)、STO(SrTiO)、BTO(BaTiO)、PZT(Pb(Zr,Ti)O)、(Pb,La)(Zr,Ti)O、Ba(Zr,Ti)O、Sr(Zr,Ti)O或其组合。
顶部或第二电极560可以在电介质膜540上。第二电极560可以面对第一电极520，电介质膜540在两者之间。第二电极560可以包括例如掺杂的硅、Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba,Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其组合。
图6A至6C是示出在根据一实施方式的半导体器件中包括的电容器和支撑图案的布置结构的俯视图。图6A至6C可以是从上支撑图案的底侧看的俯视图。因此，在上支撑图案中包括的第一上图案和第二上图案的每个或至少一个的底表面可以在图6A至6C中示出。
参照图6A，包括第一电极520的多个电容器RAC和DMC可以布置在单元块SCB中。在所述多个电容器RAC和DMC当中，多个功能电容器RAC可以布置在单元块SCB的内部区域中，多个虚设电容器DMC可以布置在单元块SCB的外部区域中以围绕所述多个功能电容器RAC。
上支撑图案450可以包括第一上图案444和第二上图案442e。第一上图案444可以同时或同时间地支撑单元块SCB中的所述多个功能电容器RAC和所述多个虚设电容器DMC。第二上图案442e可以支撑(例如可以机械地支撑)所述多个虚设电容器DMC中的全部或一些。
第一上图案444可以具有贯穿第一上图案444的第一上开口444H。第一上图案444可以从所述多个第一电极520当中的最外面的第一电极520向外地突出。在一些示例实施方式中，第一上开口444H可以布置在所述多个功能电容器RAC的第一电极520中的一些的相应侧壁的部分之间。
如下面将参照图17至22描述的，初始第二上图案(图21的442P1)可以形成为使得第一上图案444的平面形状被转印到初始第二上图案442P1，接着除去初始第二上图案442P1的与第一上图案444的边缘和第一上开口444H相邻的部分，从而形成第二上图案442e。因此，第二上图案442e可以交叠第一上图案444，并可以具有比第一上图案444小的平面面积。第二上图案442e可以与第一上图案444的边缘分隔开并与第一上开口444H分隔开以交叠并接触第一上图案444的底表面的内部部分。
在一些示例实施方式中，第二上图案442e可以支撑虚设电容器DMC的全部或至少一些，而不支撑功能电容器RAC。例如，在一些示例实施方式中，第二上图案442e可以不接触功能电容器RAC的第一电极520。
第二上图案442e可以具有环形状，其邻近第一上图案444的边缘并连续地延伸。在一些示例实施方式中，第二上图案442e可以连续地围绕功能电容器RAC的第一电极520。
由于通过将第一上图案444的平面形状转印到下支撑图案420，下支撑图案(图5的420)具有与第一上图案444相同的平面形状，所以下支撑图案420的平面形状以及第一下开口420H的平面形状和布置可以与图6A所示的第一上图案444的平面形状以及第一上开口444H的平面形状和布置相同或类似。
参照图6B，包括第一电极520的所述多个电容器RAC和DMC可以布置在单元块SCB中。在所述多个电容器RAC和DMC当中，所述多个功能电容器RAC可以布置在单元块SCB的内部区域中，所述多个虚设电容器DMC可以布置在单元块SCB的外部区域中以围绕所述多个功能电容器RAC。
上支撑图案450-1可以包括第一上图案444和第二上图案442e1。第一上图案444可以同时或同时间地支撑单元块SCB中的所述多个功能电容器RAC和所述多个虚设电容器DMC中的全部或至少一些。第二上图案442e1可以支撑所述多个虚设电容器DMC中的一些。
在一些示例实施方式中，第二上图案442e1可以支撑虚设电容器DMC中的一些，而不支撑功能电容器RAC或者不支撑功能电容器RAC中的任意功能电容器。
第二上图案442e1可以包括邻近第一上图案444的底表面的不同角落并彼此分离的多个第二上图案442e1。例如，当从Z方向看时，第一上图案444的底表面的角落可以对应于上支撑图案450-1的角落。例如，第二上图案442e1可以包括彼此分隔的两个第二上图案442e1，所述两个第二上图案442e1均邻近于第一上图案444的两个角落、邻近于第一上图案444的连接所述两个角落的边缘以及邻近于第一上图案444的边缘的从所述两个角落延伸到另外两个角落的部分。在一些示例实施方式中，所述两个第二上图案442e1可以断断续续地围绕所述多个功能电容器RAC。
因此，第二上图案442e1可以不邻近在第一上图案444的边缘中包括的侧边的一些的中间部分。
尽管一个第二上图案442e1在图6B中被示出为沿第一上图案444的X轴边缘连续地延伸，但是发明构思不限于此。例如，一个第二上图案442e1可以沿第一上图案444的Y轴边缘连续地延伸。
参照图6C，包括第一电极520的所述多个电容器RAC和DMC可以布置在单元块SCB中。在所述多个电容器RAC和DMC当中，所述多个功能电容器RAC可以布置在单元块SCB的内部区域中，所述多个虚设电容器DMC可以布置在单元块SCB的外部区域中以围绕所述多个功能电容器RAC。
上支撑图案450-2可以包括第一上图案444和第二上图案442e2。第一上图案444可以同时或同时间地支撑单元块SCB中的所述多个功能电容器RAC和所述多个虚设电容器DMC中的全部或至少一些。第二上图案442e2可以支撑所述多个虚设电容器DMC中的一些。
在一些示例实施方式中，第二上图案442e2可以支撑虚设电容器DMC中的一些，而不支撑功能电容器RAC。
第二上图案442e2可以包括邻近第一上图案444的底表面的不同角落并彼此分离的多个第二上图案442e2。例如，第二上图案442e2可以包括彼此分离的四个第二上图案442e2，所述四个第二上图案442e2每个邻近第一上图案444的一个角落并邻近第一上图案444的边缘的连接到所述一个角落的部分。在一些示例实施方式中，所述四个第二上图案442e2可以断断续续地围绕所述多个功能电容器RAC。
因此，第二上图案442e2可以不邻近在第一上图案444的边缘中包括的侧边的中间部分。
图6A至6C所示的第二上图案442e、442e1和442e2的每个或至少一个布置在单元块SCB的外部区域中，因此可以被称为上外部图案。
图7是示出在根据一实施方式的半导体器件中包括的支撑图案的一示例的俯视图。
参照图7，支撑图案当中的第一上图案444可以接触所述多个第一电极520的侧壁。第一上图案444可以具有贯穿第一上图案444的多个第一上开口444H。在一些示例实施方式中，每个第一上开口444H可以具有大致三角形的平面形状。这里，大致三角形的平面形状表示每个第一上开口444H当假定延伸直到第一电极520的内部时具有三角形的平面形状。每个第一上开口444H可以接触所述多个第一电极520中的一些的相应侧壁的部分。例如，每个第一上开口444H可以接触三个或更多个第一电极520的相应侧壁的部分。因此，第一上图案444可以接触所述多个第一电极520的全部或至少大部分的侧壁的至少部分。
在一些示例实施方式中，接触一个第一上开口444H的一个第一电极520可以不接触其它第一上开口444H。
通过将第一上图案444的平面形状转印到下支撑图案420，下支撑图案(图5的420)可以具有与第一上图案444相同的平面形状。
图8A至8N是示出在根据示例实施方式的半导体器件中包括的支撑图案的示例的俯视图。
参照图7和8A、8B、8C、8D、8E、8F、8G、8H、8I、8J、8K、8L、8M和8N，支撑图案当中的第一上图案444可以具有贯穿第一上图案444的多个第一上开口444Ha、444Hb、444Hc、444Hd、444He、444Hf、444Hg、444Hh、444Hi、444Hj、444Hk、444Hl、444Hm和444Hn。
图7和8A至8N所示的第一上开口444H和444Ha至444Hn的平面形状仅是示例，发明构思不限于此。
例如，第一上图案444可以具有所述多个第一上开口444H和444Ha至444Hn，其具有平面形状诸如近似圆形、近似三角形、近似矩形、近似梯形、近似平行四边形、近似心形状、近似钳形(clamp shape)或近似闪电(lightening)形状，其布置的方式、方向、角度和间隔，其平面面积等可以如图7和8A至8N所示地或以其他方式被各种各样地改变。
图9是示出根据一示例实施方式的半导体器件的主要部件的剖视图。为了清晰和简洁，参照图5的重复描述可以被省略。
参照图9，半导体器件100a可以包括在基板110上的下部结构200以及穿过下部结构200连接到基板110的所述多个接触插塞250。
支撑图案450a和420可以接触所述多个第一电极520的侧壁。支撑图案450a和420可以包括上支撑图案450a和下支撑图案420。上支撑图案450a和下支撑图案420可以彼此分隔开。
上支撑图案450a可以接触所述多个第一电极520的上端的侧壁。下支撑图案420可以接触所述多个第一电极520的上端之下的侧壁。在一些示例实施方式中，下支撑图案420可以被省略。
上支撑图案450a可以包括第一上图案444、第二上图案442e和第三上图案446。第一上图案444和第二上图案442e可以包括彼此不同的材料。第三上图案446和第二上图案442e可以包括彼此不同的材料。在一些示例实施方式中，第一上图案444和第三上图案446可以包括相同的材料。
第一上图案444可以在单元块(图1和2的SCB)中具有连接或连续地连接为整体的板状结构。第一上图案444可以具有第一上开口444H，第一上开口444H从所述第一上图案444的顶表面延伸到底表面并贯穿第一上图案444。
第二上图案442e可以接触第一上图案444。例如，第二上图案442e的顶表面可以接触第一上图案444的底表面。第二上图案442e可以与第一上图案444的底表面的边缘分隔开并与第一上开口444H分隔开，并可以接触第一上图案444的底表面的内部部分。
通过将第一上图案444的平面形状转印到第三上图案446，第三上图案446可以具有与第一上图案444相同的平面形状。第三上图案446可以在单元块(图1和2的SCB)中具有连接或连续地连接为整体的板状结构。第三上图案446可以接触功能电容器区域RCR和虚设电容器区域DCR中的所有第一电极520的侧壁。例如，第三上图案446可以同时支撑所述多个功能电容器RAC和所述多个虚设电容器DMC。第三上图案446可以具有第二上开口446H，其从第三上图案446的顶表面延伸到底表面并贯穿第三上图案446。
第三上图案446可以接触第二上图案442e。例如，第三上图案446的顶表面可以接触第二上图案442e的底表面。第二上图案442e可以与第三上图案446的顶表面的边缘分隔开并与第二上开口446H分隔开，并且第二上图案442e的底表面可以接触第三上图案446的顶表面的内部部分。
例如，上支撑图案450a可以具有夹层结构(sandwich structure)，其中第二上图案442e在第一上图案444和第三上图案446之间。
第二上图案442e的平面面积可以小于第一上图案444和第三上图案446的每个或至少一个的平面面积。例如，第二上图案442e的顶表面和底表面的每个或至少一个的面积可以小于第一上图案444的底表面和第三上图案446的顶表面的每个或至少一个的面积。
图10是示出根据一实施方式的半导体器件的主要部件的剖视图。参照图5和9的重复的描述可以被省略。
参照图10，半导体器件100b可以包括在基板110上的下部结构200以及穿过下部结构200连接到基板110的所述多个接触插塞250。
支撑图案450b和420可以接触所述多个第一电极520的侧壁。支撑图案450b和420可以包括上支撑图案450b和下支撑图案420。上支撑图案450b和下支撑图案420可以彼此分隔开。
上支撑图案450b可以接触所述多个第一电极520的上端的侧壁。下支撑图案420可以接触所述多个第一电极520的上端之下的侧壁。
在一些示例实施方式中，下支撑图案420可以被省略。
上支撑图案450b可以包括第一上图案444和第二上图案442a。第一上图案444和第二上图案442a可以包括彼此不同的材料。
第二上图案442a可以接触第一上图案444。例如，第二上图案442a的顶表面可以接触第一上图案444的底表面。第二上图案442a可以与第一上图案444的底表面的边缘分隔开并与第一上开口444H分隔开，并可以接触第一上图案444的底表面的内部部分。
第二上图案442a可以包括上外部图案4421e和上内部图案442i。由于上外部图案4421e与如参照图5描述的第二上图案442e基本上相同，所以将省略其描述。例如，与图5所示的半导体器件100的第二上图案442e不同，图10所示的半导体器件100b的第二上图案442a还可以包括上内部图案442i。
上内部图案442i可以具有与上外部图案4421e分隔开的岛形状。上内部图案442i可以与第一上开口444H分隔开并接触第一上图案444的底表面。
上外部图案4421e的厚度可以基本上等于上内部图案442i的厚度。上内部图案442i可以接触所述多个功能电容器RAC中的一些的第一电极520的侧壁并支撑所述多个功能电容器RAC中的一些。例如，所述多个功能电容器RAC的全部可以由第一上图案444支撑，所述多个功能电容器RAC中的一些可以由第一上图案444和上内部图案442i同时支撑。
第二上图案442a的平面面积(例如上外部图案4421e的平面面积和上内部图案442i的平面面积之和)可以小于第一上图案444的平面面积。例如，第二上图案442a的顶表面的面积可以小于第一上图案444的底表面的面积。
图11是示出在根据一实施方式的半导体器件中包括的支撑图案的一示例的俯视图。为了清楚和简洁，参照图7、图9和10的重复的描述将被省略。
参照图11，支撑图案的第一上图案444可以接触所述多个第一电极520的侧壁。第一上图案444可以具有贯穿第一上图案444的所述多个第一上开口444H。在一些示例实施方式中，每个第一上开口444H可以具有三角形平面形状，尽管发明构思不限于此。由于第一上开口444H的平面形状已经参照图7和图8A至8N描述，所以其描述将被省略。
每个第一上开口444H可以接触所述多个第一电极520中的一些的侧壁的部分。例如，每个第一上开口444H可以接触三个或更多个第一电极520的相应侧壁的部分。上内部图案442i可以与第一上开口444H分隔开并接触第一上图案444的底表面。上内部图案442i可以接触所述多个第一电极520的相应侧壁的部分。
多个上内部图案442i可以具有彼此分隔开的岛形状。
图12是示出根据一实施方式的半导体器件的主要部件的剖视图。为了清楚和简洁，参照图5、图9和图10的重复的描述将被省略。
参照图12，半导体器件100c可以包括在基板110上的下部结构200以及穿过下部结构200连接到基板110的所述多个接触插塞250。
支撑图案450c和420可以接触所述多个第一电极520的侧壁。支撑图案450c和420可以包括上支撑图案450c和下支撑图案420。上支撑图案450c和下支撑图案420可以彼此分隔开。
上支撑图案450c可以接触所述多个第一电极520的上端的侧壁。下支撑图案420可以接触所述多个第一电极520的上端之下的侧壁。在一些示例实施方式中，下支撑图案420可以被省略。
上支撑图案450c可以包括第一上图案444、第二上图案442a和第三上图案446。第一上图案444和第二上图案442a可以包括彼此不同的材料。第三上图案446和第二上图案442a可以包括彼此不同的材料。然而，发明构思不限于此，第三上图案446和第二上图案442a可以包括相同的材料。
第二上图案442a可以接触第一上图案444。例如，第二上图案442a的顶表面可以接触第一上图案444的底表面。第二上图案442a可以与第一上图案444的底表面的边缘分隔开并与第一上开口444H分隔开，并可以接触第一上图案444的底表面的内部部分。
第二上图案442a可以包括上外部图案4421e和上内部图案442i。由于上外部图案4421e与参照图5描述的第二上图案442e基本上相同并且上内部图案442i与参照图10描述的上内部图案442i基本上相同，所以为了清楚和简洁，将省略其描述。
上支撑图案450c可以具有夹层结构，其中包括上外部图案4421e和上内部图案442i的第二上图案442a在第一上图案444和第三上图案446之间。
第二上图案442a的平面面积(例如上外部图案4421e的平面面积和上内部图案442i的平面面积之和)可以小于第一上图案444的平面面积和第三上图案446的平面面积的每个。例如，第二上图案442a的顶表面和底表面的每个的面积可以小于第一上图案444的底表面和第三上图案446的顶表面的每个的面积。
图13是示出根据一实施方式的半导体器件的主要部件的剖视图。为了清楚和简洁，参照图5和图10的重复的描述将被省略。
参照图13，半导体器件100d可以包括在基板110上的下部结构200以及穿过下部结构200连接到基板110的所述多个接触插塞250。
支撑图案450和430可以接触所述多个第一电极520的侧壁。支撑图案450和430可以包括上支撑图案450和下支撑图案430。上支撑图案450和下支撑图案430可以彼此分隔开。上支撑图案450可以接触所述多个第一电极520上端的侧壁。下支撑图案430可以接触所述多个第一电极520的上端之下的侧壁。
由于上支撑图案450与参照图5描述的上支撑图案450基本上相同，所以将省略其描述。
下支撑图案430可以包括第一下图案4201和第二下图案422e。第一下图案4201和第二下图案422e可以包括彼此不同的材料。在一些示例实施方式中，第一下图案4201可以包括硅氮化物膜或硅碳氮化物(SiCN)膜。在一些示例实施方式中，第二下图案422e可以包括富N的硅氮化物(富N SiN)膜或富Si的硅氮化物膜。由于第一下图案4201与参照图5描述的下支撑图案420基本上相同，所以为了清楚和简洁，将省略其描述。
第二下图案422e可以接触第一下图案4201。例如，第二下图案422e的顶表面可以接触第一下图案4201的底表面。第二下图案422e可以与第一下图案4201的底表面的边缘分隔开并与第一下开口420H分隔开，并且可以接触第一下图案4201的底表面的内部部分。
因此，第二下图案422e的平面面积可以小于第一下图案4201的平面面积。例如，第二下图案422e的顶表面的面积可以小于第一下图案4201的底表面的面积。
例如，包括第一下图案4201和第二下图案422e的下支撑图案430可以具有与包括第一上图案444和第二上图案442e的上支撑图案450类似的结构。
图14是示出根据一实施方式的半导体器件的主要部件的剖视图。参照图9至13的重复的描述将被省略。
参照图14，半导体器件100e可以包括在基板110上的下部结构200以及穿过下部结构200连接到基板110的所述多个接触插塞250。
支撑图案450a和430a可以接触所述多个第一电极520的侧壁。支撑图案450a和430a可以包括上支撑图案450a和下支撑图案430a。上支撑图案450a和下支撑图案430a可以彼此分隔开。上支撑图案450a可以接触所述多个第一电极520的上端的侧壁。下支撑图案430a可以接触所述多个第一电极520的上端之下的侧壁。
由于上支撑图案450a与参照图9描述的上支撑图案450a基本上相同，所以将省略其描述。
下支撑图案430a可以包括第一下图案4201、第二下图案422e和第三下图案424。第一下图案4201和第二下图案422e可以包括彼此不同的材料。第三下图案424和第二下图案422e可以包括彼此不同的材料。在一些示例实施方式中，第一下图案4201和第三下图案424可以包括相同的材料。
与图13所示的下支撑图案430不同，图14中示出的下支撑图案430a还可以包括第三下图案424。第一下图案4201可以具有贯穿第一下图案4201的第一下开口420H。第二下图案422e可以接触第一下图案4201。
通过将第一下图案4201的平面形状转印到第三下图案424，第三下图案424可以具有与第一下图案4201相同的平面形状。第三下图案424可以接触第二下图案422e。
例如，下支撑图案430a可以具有夹层结构，其中第二下图案422e在第一下图案4201和第三下图案424之间。
例如，包括第一下图案4201、第二下图案422e和第三下图案424的下支撑图案430a可以具有与包括第一上图案444、第二上图案442e和第三上图案446的上支撑图案450a类似的结构。
图15是示出根据一实施方式的半导体器件的主要部件的剖视图。参照图10至14的重复的描述将被省略。
参照图15，半导体器件100f可以包括在基板110上的下部结构200以及穿过下部结构200连接到基板110的所述多个接触插塞250。
支撑图案450b和430b可以接触所述多个第一电极520的侧壁。支撑图案450b和430b可以包括上支撑图案450b和下支撑图案430b。上支撑图案450b和下支撑图案430b可以彼此分隔开。
上支撑图案450b可以接触所述多个第一电极520的上端的侧壁。下支撑图案430b可以接触所述多个第一电极520的上端之下的侧壁。
由于上支撑图案450b与参照图10描述的上支撑图案450b基本上相同，所以将省略其描述。
下支撑图案430b可以包括第一下图案4201和第二下图案422a。第一下图案4201和第二下图案422a可以包括彼此不同的材料。第二下图案422a可以接触第一下图案4201。
第二下图案422a可以包括下外部图案4221e和下内部图案422i。由于下外部图案4221e与参照图13描述的第二下图案422e基本上相同，所以将省略其描述。例如，与图13所示的半导体器件100e的第二下图案422e不同，图15所示的半导体器件100f的第二下图案422a还可以包括下内部图案422i。
下内部图案422i可以具有与下外部图案4221e分隔开的岛形状。下内部图案422i可以与第一下开口420H分隔开并接触第一下图案4201的底表面。下外部图案4221e的厚度可以基本上等于下内部图案422i的厚度。
例如，包括第一下图案4201和第二下图案422a的下支撑图案430b可以具有与包括第一上图案444和第二上图案442a的上支撑图案450b类似的结构。
图16是示出根据一实施方式的半导体器件的主要部件的剖视图。参照图12至15的重复的描述将被省略。
参照图16，半导体器件100g可以包括在基板110上的下部结构200以及穿过下部结构200连接到基板110的所述多个接触插塞250。
支撑图案450c和430c可以接触所述多个第一电极520的侧壁。支撑图案450c和430c可以包括上支撑图案450c和下支撑图案430c。上支撑图案450c和下支撑图案430c可以彼此分隔开。
上支撑图案450c可以接触所述多个第一电极520的上端的侧壁。下支撑图案430c可以接触所述多个第一电极520的上端之下的侧壁。
由于上支撑图案450c与参照图12描述的上支撑图案450c基本上相同，所以将省略对其的描述。
下支撑图案430c可以包括第一下图案4201、第二下图案422a和第三下图案424。第一下图案4201和第二下图案422a可以包括彼此不同的材料。第三下图案424和第二下图案422a可以包括彼此不同的材料。
第二下图案422a可以接触第一下图案4201。第二下图案422a可以包括下外部图案4221e和下内部图案422i。由于下外部图案4221e、下内部图案422i和第三下图案424分别与参照图13描述的第二下图案422e、参照图15描述的下内部图案422i和参照图14描述的第三下图案424基本上相同，所以将省略其描述。
下支撑图案430c可以具有夹层结构，其中包括下外部图案4221e和下内部图案422i的第二下图案422a在第一下图案4201和第三下图案424之间。
例如，包括第一下图案4201、第二下图案422a和第三下图案424的下支撑图案430c可以具有与包括第一上图案444、第二上图案442a和第三上图案446的上支撑图案450c类似的结构。
如参照图1至图16所述的，根据发明构思的半导体器件可以具有第一电极的侧壁的接触支撑图案的部分的不同比例，该支撑图案支撑半导体器件的单元块中的电容器。
如果第一电极的侧壁的接触支撑图案的部分的比例相对地增大，则电容器的电容会减小。电容的减小会损害半导体器件的刷新性能。
然而，在根据发明构思的半导体器件中，由于功能电容器的第一电极的侧壁的支撑图案接触部分的比例相对低于虚设电容器(其不直接用于操作半导体器件)的第一电极的侧壁的支撑图案接触部分的比例，所以用于半导体器件的操作的功能电容器的电容可以是高的。例如，功能电容器的电容的降低会损害半导体器件的刷新性能。
如果第一电极的侧壁的接触支撑图案的部分的比例相对地减小，则支撑图案支撑电容器的力会降低。具体地，由于虚设电容器布置在单元块的外部区域中以围绕功能电容器，所以在单元块中，施加在虚设电容器周围的应力可以相对大于施加在功能电容器周围的应力。
然而，在根据发明构思的半导体器件中，由于虚设电容器的第一电极的侧壁的支撑图案接触部分的比例相对高于功能电容器的第一电极的侧壁的支撑图案接触部分的比例，所以支撑图案支撑虚设电容器的力可以相对地增大。
因此，根据按照发明构思的半导体器件，支撑图案支撑电容器以缓和施加到在单元块中包括的电容器的应力，并且功能电容器的电容足够高，从而提高半导体器件的机械可靠性和电可靠性。例如，功能电容器的提高的电容可以改善半导体器件的刷新性能。
图17至图22是示出根据一实施方式的制造半导体器件的方法的按顺序的工艺的剖视图。
参照图17，下部结构200以及穿过下部结构200连接到基板110的所述多个接触插塞250在基板110上。
接着，蚀刻停止膜310、第一模制层320、下支撑层420P、第二模制层330和上支撑层440P(包括第一上层444P和在第一上层444P下面的第二上层442P)以此陈述的顺序形成并覆盖下部结构200和所述多个接触插塞250，从而形成模制结构MS。第一模制层320和第二模制层330可以包括相对于下支撑层420P和上支撑层440P具有蚀刻选择性的材料。在一些示例实施方式中，第一模制层320和第二模制层330的每个或至少一个可以包括旋涂硬掩模(SOH)材料、半导体氧化物层和/或半导体层。半导体氧化物层可以包括例如氧化物，诸如原硅酸四乙酯(TEOS)氧化物、高密度等离子体(HDP)氧化物和/或类似物。半导体层可以包括例如多晶硅、非晶硅、硅-锗和/或类似物。第一模制层320和第二模制层330可以包括相同的材料，然而发明构思不限于此，并可以包括彼此不同的材料。半导体层可以通过化学气相沉积(CVD)、原子层化学气相沉积(ALCVD)、炉中沉积和/或本领域中已知的其它工艺来形成。
参照图18，多个第一模制孔MSH1被形成，所述多个第一模制孔MSH1贯穿模制结构MS并暴露所述多个接触插塞250。在一些示例实施方式，第一模制孔MSH1可以朝向基板110延伸超过蚀刻停止膜310的底表面。第一模制孔MSH1的从蚀刻停止膜310的顶表面延伸到第一模制孔MSH1的底表面的部分可以被称为通孔310H。
参照图19，第一电极520可以被形成并共形地覆盖第一模制孔MSH1的内壁和底表面。第一电极520的最下端可以接触所述多个接触插塞250的顶表面。
在形成第一电极520之前或之后，模制结构MS的形成在周边区域PR中的部分可以被去除，从而在周边区域PR和单元块(图1和2的SCB)之间的边界处暴露模制结构MS的侧壁，该单元块包括功能电容器区域RCR和虚设电容器区域DCR。
参照图20，多个第二模制孔MSH2被形成，所述多个第二模制孔MSH2贯穿模制结构MS并暴露蚀刻停止膜310。
在形成第一模制孔MSH1和第二模制孔MSH2的工艺中，下支撑层(图19的420P)和上支撑层(图19的440P)的部分被去除，从而形成下支撑图案420和初始上支撑图案440P1。初始上支撑图案440P1可以包括第一上图案444和初始第二上图案442P1。
第二模制孔MSH2的穿过第一上图案444的部分可以被称为第一上开口444H。第二模制孔MSH2的穿过下支撑图案420的部分可以被称为第一下开口420H。
参照图21，第一模制层(图20的320)和第二模制层(图20的330)通过第二模制孔MSH2和/或模制结构(图20的MS)的侧壁去除，从而形成去除空间350。在一些示例实施方式中，去除第一模制层320和第二模制层330的工艺可以通过湿蚀刻来进行，例如使用诸如缓冲氧化物的化学物质和/或包括氢氟化物和/或铵氟化物的化学物质的湿蚀刻。
参照图22，初始第二上图案(图21的442P1)的一部分被去除，从而形成第二上图案442e。以此方式，包括第一上图案444和第二上图案442e的上支撑图案450可以被形成。
初始第二上图案442P1的一部分通过经由去除空间(图21的350)以及虚设电容器区域DCR和周边区域PR之间的边界供应蚀刻溶液或蚀刻气体(其允许初始第二上图案442P1具有相对于第一上图案444的蚀刻选择性)而从初始第二上图案442P1的侧壁去除，该去除空间通过第一上开口444H连通或与第一上开口444H是相接的，从而形成第二上图案442e。
接下来，如图5所示，共形地覆盖第一电极520和支撑图案450和420的电介质膜540以及覆盖电介质膜540的第二电极560被形成，从而形成半导体器件100。电介质膜540可以用ALCVD形成。第二电极560可以用物理气相沉积(PVD)工艺或等离子体增强化学气相沉积(PECVD)工艺形成。然而，发明构思不限于此。
图9中示出的半导体器件100a可以通过在图17所示的第二上层442P下面形成用于形成第三上图案446的第三上层、接着进行后续的工艺而形成。
图10中示出的半导体器件100b可以通过在去除初始第二上图案442P1的部分的工艺中相对减小初始第二上图案(图21的442P1)的去除部分的量而形成，如参照图22所述的。
图11中示出的半导体器件100c可以通过将形成图9所示的半导体器件100a的方法与形成图10所示的半导体器件100b的方法结合而形成。
图13中示出的半导体器件100d可以通过形成第一下层和第二下层(其分别具有与第一上层444P和第二上层442P类似的性质)而不是下支撑层420P而形成，第二下层在第一下层下面。
图14中示出的半导体器件100e可以通过形成在形成图9所示的半导体器件100a的方法中描述的第三上层以及通过形成具有与在形成图13所示的半导体器件100d的方法中描述的第二上层之下的第三上层类似的性质的第三下层而形成。
图15和图16中示出的半导体器件100f和100g可以通过将图13和图14所示的形成半导体器件100d和100e的方法与图10所示的形成半导体器件100b的方法结合而形成。
图23是示出根据一实施方式的半导体模块的主要部件的俯视图。
参照图23，半导体模块1000包括模块基板1010以及安装在模块基板1010上的控制芯片1020和多个半导体封装1030。多个输入/输出端子1050形成在模块基板1010中。
所述多个半导体封装1030包括参照图1至22描述的半导体器件100、100a、100b、100c、100d、100e、100f和100g中的至少一个。
图24是示出包括根据一实施方式的半导体器件的系统的框图。
参照图24，系统2000包括控制器2100、输入/输出装置2200、存储装置2300以及接口2400。系统2000可以是或可以包括移动系统或者发送或接收信息的系统。在一些示例实施方式中，移动系统是PDA、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器或存储卡。控制器2100用于控制在系统2000中执行的程序，并可以包括微处理器、数字信号处理器、微控制器或与其类似的装置。输入/输出装置2200可以用于输入或输出系统2000的数据。系统2000可以通过使用输入/输出装置2200连接到系统2000外面的装置，例如连接到个人计算机或网络，并可以与外部装置交换数据。输入/输出装置2200可以是例如小键盘、键盘或显示器。
存储装置2300可以存储用于控制器2100的操作的代码和/或数据，或者可以存储已经由控制器2100处理的数据。存储装置2300包括根据示例实施方式的半导体器件。例如，存储装置2300包括参照图1至22描述的半导体器件100、100a、100b、100c、100d、100e、100f和100g中的至少一个。
接口2400可以是或可以包括系统2000和系统2000之外的其它装置之间的数据传输路径。控制器2100、输入/输出装置2200、存储装置2300和接口2400可以通过总线2500彼此通信。系统2000可以用于移动电话、MP3播放器、导航系统、便携式多媒体播放器(PMP)、固态盘(SSD)或家用电器。
尽管已经参照发明构思的示例实施方式具体示出并描述了发明构思，但是将理解，可以在其中进行形式和细节上的各种变化，而没有脱离权利要求的精神和范围。
本申请要求于2016年12月7日在韩国知识产权局提交的韩国专利申请第10-2016-0166209号的权益，其公开内容通过引用整体地合并于此。

Claims (20)

1.一种半导体器件，包括：
具有单元块的基板；
在所述单元块中的多个电容器，所述多个电容器在第一方向上延伸并具有第一电极，所述第一电极具有远离所述基板的表面的上端，所述第一电极具有侧壁；以及
支撑图案，接触所述多个电容器的所述第一电极的侧壁并配置为支撑所述多个电容器，
所述支撑图案包括上支撑图案，所述上支撑图案包括：
第一上图案，具有顶表面和底表面，所述顶表面和所述底表面平行于所述基板的所述表面，当从所述基板的表面上方的俯视图看时，所述顶表面和所述底表面具有板状结构，所述板状结构在垂直于所述第一方向的第二方向上延伸并在垂直于所述第一方向和所述第二方向的第三方向上延伸并且在所述单元块中连续地连接，以及
第二上图案，接触所述第一上图案的所述底表面并具有顶表面，当从所述俯视图看时，所述第二上图案的所述顶表面具有比所述第一上图案的所述底表面的表面面积小的表面面积，
所述上支撑图案接触所述第一电极的上端的侧壁。
2.根据权利要求1所述的半导体器件，其中，当从所述第一方向看时，所述第二上图案与所述第一上图案的所述底表面的边缘分隔开并且所述第二上图案接触所述第一上图案的所述底表面的内部部分。
3.根据权利要求1所述的半导体器件，其中所述第二上图案包括上外部图案，该上外部图案接触所述电容器的当从所述第一方向看时邻近所述第一上图案的所述底表面的角落并邻近所述第一上图案的所述底表面的边缘的至少一部分的所述第一电极，所述边缘连接到所述角落。
4.根据权利要求1所述的半导体器件，其中所述上支撑图案还包括第三上图案，该第三上图案配置为接触所述第二上图案的底表面，并且当从所述第一方向看时，该第三上图案具有比所述第二上图案的所述底表面大的表面面积的顶表面。
5.根据权利要求4所述的半导体器件，其中当从所述第一方向看时，所述第三上图案具有与所述第一上图案相同的平面形状。
6.根据权利要求1所述的半导体器件，其中所述支撑图案还包括下支撑图案，该下支撑图案接触所述多个电容器的所述第一电极的所述上端下面的侧壁并具有与所述第一上图案相同的平面形状。
7.根据权利要求1所述的半导体器件，其中所述多个电容器包括在所述单元块的内部区域中的多个功能电容器以及在所述单元块的外部区域中并围绕所述多个功能电容器的多个虚设电容器，
所述第一上图案同时支撑所述多个功能电容器中的至少一些以及所述多个虚设电容器中的至少一些，以及
所述第二上图案支撑所述多个虚设电容器中的至少一些。
8.根据权利要求7所述的半导体器件，其中所述第二上图案连续地围绕所述多个功能电容器。
9.一种半导体器件，包括：
基板，具有通过周边区域而彼此分隔的多个子单元块；
多个电容器，在所述基板的所述子单元块中，所述多个电容器均包括圆柱形的第一电极、第二电极、在所述第二电极和所述第一电极之间的电介质膜，所述第二电极面对所述第一电极，所述第一电极包括远离所述基板的表面的上端；以及
支撑图案，接触相应的所述多个子单元块中的所述电容器的所述第一电极的上端的外侧壁并支撑所述多个电容器，
所述支撑图案包括，
上支撑图案，包括第一上图案和第二上图案，该第一上图案接触所述第一电极的所述上端的所述外侧壁并在从所述基板的表面上方的俯视图看时具有板状结构，所述板状结构在所述子单元块的每个中连接为整体，该第二上图案接触所述第一上图案的底表面的一部分，所述第一上图案的所述底表面的所述一部分与所述第一上图案的所述底表面的边缘分隔开，和
下支撑图案，接触所述第一电极的外侧壁并且比所述上支撑图案靠近所述基板的所述表面。
10.根据权利要求9所述的半导体器件，其中所述第二上图案包括与所述第一上图案不同的材料。
11.根据权利要求9所述的半导体器件，其中所述多个电容器包括多个功能电容器和多个虚设电容器，并且所述第二上图案包括邻近所述第一上图案的所述底表面的边缘的上外部图案，所述边缘从所述第一上图案的所述底表面被看到，所述上外部图案支撑所述多个虚设电容器并围绕所述多个功能电容器。
12.根据权利要求11所述的半导体器件，其中所述第一上图案包括多个上开口，以及
所述第二上图案接触所述第一上图案的所述底表面的与所述上开口分隔开的至少一部分。
13.根据权利要求12所述的半导体器件，其中所述第二上图案还包括支撑所述多个功能电容器中的一些的多个上外部图案，所述多个上外部图案具有岛形状。
14.根据权利要求9所述的半导体器件，其中所述上支撑图案还包括第三上图案，该第三上图案接触所述第二上图案的底表面并具有在所述子单元块的每个中连续地连接的板状结构。
15.根据权利要求9所述的半导体器件，其中所述下支撑图案包括：
第一下图案，当从与所述基板的表面垂直的方向看时具有与所述第一上图案相同的平面形状，以及
第二下图案，接触所述第一下图案的底表面的与所述第一下图案的所述底表面的边缘分隔开的一部分。
16.一种半导体器件，包括：
基板；
至少一个虚设电容器，连接到所述基板，在所述半导体器件的操作期间，所述至少一个虚设电容器与其它部件电隔离；
至少一个功能电容器，所述至少一个功能电容器连接到所述基板，在所述半导体器件的操作期间，所述至少一个功能电容器电连接以储存电荷；
至少一个第一上图案，支撑所述至少一个功能电容器并支撑所述至少一个虚设电容器；以及
至少一个第二上图案，支撑所述至少一个虚设电容器并且不支撑所述至少一个功能电容器。
17.根据权利要求16所述的半导体器件，其中所述至少一个虚设电容器配置为向所述半导体器件提供机械支撑。
18.根据权利要求16所述的半导体器件，其中所述至少一个虚设电容器配置为改善对于所述半导体器件的光刻余量。
19.根据权利要求16所述的半导体器件，其中所述至少一个功能电容器配置为用于动态随机存取存储器的存储单元的操作。
20.一种半导体封装，包括：
模块基板；以及
根据权利要求16所述的半导体器件，安装在所述模块基板上。
CN201711144300.7A 2016-12-07 2017-11-17 半导体器件和包括该半导体器件的半导体封装 Active CN108172576B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0166209 2016-12-07
KR1020160166209A KR20180065425A (ko) 2016-12-07 2016-12-07 반도체 소자

Publications (2)

Publication Number Publication Date
CN108172576A CN108172576A (zh) 2018-06-15
CN108172576B true CN108172576B (zh) 2023-07-04

Family

ID=62240120

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711144300.7A Active CN108172576B (zh) 2016-12-07 2017-11-17 半导体器件和包括该半导体器件的半导体封装

Country Status (3)

Country Link
US (1) US10468415B2 (zh)
KR (1) KR20180065425A (zh)
CN (1) CN108172576B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102403619B1 (ko) * 2017-09-18 2022-05-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110707073A (zh) * 2018-07-27 2020-01-17 联华电子股份有限公司 半导体结构
CN110707044B (zh) * 2018-09-27 2022-03-29 联华电子股份有限公司 形成半导体装置布局的方法
KR102609519B1 (ko) * 2018-11-12 2023-12-04 삼성전자주식회사 반도체 소자
KR20200102608A (ko) 2019-02-21 2020-09-01 삼성전자주식회사 Mim 커패시터 및 반도체 소자
KR20210018683A (ko) 2019-08-08 2021-02-18 삼성전자주식회사 지지 패턴을 포함하는 반도체 소자 및 이의 제조 방법
US11342333B2 (en) * 2019-09-26 2022-05-24 Nanya Technology Corporation Semiconductor device
CN113540213B (zh) * 2020-04-17 2023-07-14 长鑫存储技术有限公司 有源区、有源区阵列及其形成方法
US11901405B2 (en) 2020-09-11 2024-02-13 Changxin Memory Technologies, Inc. Semiconductor structure and method for manufacturing semiconductor structure
EP4195252A4 (en) * 2020-09-11 2024-01-17 Changxin Memory Tech Inc SEMICONDUCTOR STRUCTURE AND PRODUCTION PROCESS THEREOF
KR20230050165A (ko) * 2021-10-07 2023-04-14 삼성전자주식회사 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140087357A (ko) * 2012-12-28 2014-07-09 에스케이하이닉스 주식회사 반도체 장치의 캐패시터 및 그 제조방법
CN105304633A (zh) * 2014-07-23 2016-02-03 三星电子株式会社 半导体装置和制造半导体装置的方法
CN106057813A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 三维半导体器件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100568733B1 (ko) 2004-02-10 2006-04-07 삼성전자주식회사 개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법
JP2009141073A (ja) 2007-12-05 2009-06-25 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
US7700469B2 (en) * 2008-02-26 2010-04-20 Micron Technology, Inc. Methods of forming semiconductor constructions
JP2011061067A (ja) 2009-09-11 2011-03-24 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
KR101650843B1 (ko) 2010-08-31 2016-08-25 삼성전자주식회사 커패시터를 포함하는 반도체 메모리 소자 및 반도체 소자
KR20120042054A (ko) * 2010-10-22 2012-05-03 삼성전자주식회사 반도체 장치의 캐패시터 및 캐패시터 제조 방법
KR101776284B1 (ko) 2011-03-03 2017-09-20 삼성전자주식회사 반도체 기억 소자의 제조 방법
KR101800419B1 (ko) * 2011-03-14 2017-11-23 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101876996B1 (ko) * 2011-12-07 2018-08-10 삼성전자 주식회사 반도체 소자
KR20130098681A (ko) * 2012-02-28 2013-09-05 삼성전자주식회사 반도체 메모리 장치
KR102295966B1 (ko) 2014-08-27 2021-09-01 삼성전자주식회사 나노와이어를 이용한 반도체 소자 형성 방법
KR102367394B1 (ko) * 2015-06-15 2022-02-25 삼성전자주식회사 캐패시터 구조체 및 이를 포함하는 반도체 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140087357A (ko) * 2012-12-28 2014-07-09 에스케이하이닉스 주식회사 반도체 장치의 캐패시터 및 그 제조방법
CN105304633A (zh) * 2014-07-23 2016-02-03 三星电子株式会社 半导体装置和制造半导体装置的方法
CN106057813A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 三维半导体器件

Also Published As

Publication number Publication date
KR20180065425A (ko) 2018-06-18
CN108172576A (zh) 2018-06-15
US10468415B2 (en) 2019-11-05
US20180158827A1 (en) 2018-06-07

Similar Documents

Publication Publication Date Title
CN108172576B (zh) 半导体器件和包括该半导体器件的半导体封装
US11626476B2 (en) Semiconductor device including a plurality of electrodes and supporters
KR102359266B1 (ko) 반도체 소자
US9570448B2 (en) Semiconductor device and method for manufacturing the same
US9287270B2 (en) Semiconductor device and fabricating method thereof
US9159729B2 (en) Capacitor of semiconductor device and method of fabricating the same
KR20170062098A (ko) 에어 스페이서를 포함하는 반도체 소자
US11784122B2 (en) Integrated circuit device and method of manufacturing the same
TWI809605B (zh) 半導體記憶體元件
CN114256240A (zh) 电容器及其制备方法
US9142610B2 (en) Semiconductor device including supporters on a lower electrode thereof and method of fabricating the same
KR20150038808A (ko) 반도체 장치 및 그 제조 방법
KR20170109874A (ko) 반도체 장치 및 그의 제조 방법
US20230262962A1 (en) Integrated circuit device
CN115955840B (zh) 半导体结构及其形成方法
US20240213302A1 (en) Integrated circuit device
US20210118473A1 (en) Semiconductor memory devices
US11950403B2 (en) Widened conductive line structures and staircase structures for semiconductor devices
US20230290810A1 (en) Semiconductor device
US20230247822A1 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant