KR102182569B1 - 서포터들을 갖는 반도체 소자 및 그의 형성 방법 - Google Patents

서포터들을 갖는 반도체 소자 및 그의 형성 방법 Download PDF

Info

Publication number
KR102182569B1
KR102182569B1 KR1020140104439A KR20140104439A KR102182569B1 KR 102182569 B1 KR102182569 B1 KR 102182569B1 KR 1020140104439 A KR1020140104439 A KR 1020140104439A KR 20140104439 A KR20140104439 A KR 20140104439A KR 102182569 B1 KR102182569 B1 KR 102182569B1
Authority
KR
South Korea
Prior art keywords
layer
capacitor dielectric
supporters
dielectric layer
storage
Prior art date
Application number
KR1020140104439A
Other languages
English (en)
Other versions
KR20160019738A (ko
Inventor
김경은
김대익
이승준
조영승
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140104439A priority Critical patent/KR102182569B1/ko
Priority to US14/636,397 priority patent/US9601494B2/en
Publication of KR20160019738A publication Critical patent/KR20160019738A/ko
Application granted granted Critical
Publication of KR102182569B1 publication Critical patent/KR102182569B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 기판 상의 층간 절연층; 상기 기판 상에 상기 층간 절연층을 관통하는 컨택 패드들; 상기 층간 절연막 상의 스토핑 절연층; 상기 컨택 패드들의 상의 스토리지 전극들; 상기 스토리지 전극들의 상부 부분들을 연결하는 상부 서포터들; 상기 스토리지 전극들과 상기 상부 서포터들 사이의 사이드 서포터들; 상기 스토리지 전극들과 상기 사이드 서포터들 및 상기 상부 서포터들 감싸는 캐패시터 유전층; 및 상기 캐패시터 유전층 상의 플레이트 전극을 포함하는 반도체 소자가 설명된다.

Description

서포터들을 갖는 반도체 소자 및 그의 형성 방법{Semiconductor Deviuces Having Supporters and Methods of Fabricating the Same}
본 발명은 서포터들을 갖는 반도체 소자 및 그것을 제조하는 방법에 관한 것이다.
반도체 소자의 집적도가 증가하면서, 홀들, 플러그들, 컨택들 및 캐패시터들이 점유하는 면적이 작아지고, 각 패턴들 간의 간격도 매우 좁아지고 있다. 캐패시터 하부 전극의 수직 높이가 매우 높아지면서 캐패시터 하부 전극을 지지하기 위한 서포터들을 형성하는 것이 제안되었다. 그런데, 서포터들을 형성하기 위하여 확보되어야 하는 간격 때문에 캐패시터 하부 전극들의 집적도가 제약을 받는다.
본 발명이 해결하고자 하는 과제는, 서포터들을 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 반도체 소자의 캐패시터 구조를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 스토리지 전극의 수평 폭을 줄여 스토리지 전극 간의 브릿지 발생을 제거하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 반도체 소자의 전기적 특성을 향상시킬 수 있는 캐패시터 구조를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 반도체 기판 상의 층간 절연층, 상기 기판 상에 상기 층간 절연층을 관통하는 컨택 패드들, 상기 층간 절연막 상의 스토핑 절연층, 상기 컨택 패드들의 상의 스토리지 전극들, 상기 스토리지 전극들의 상부 부분들을 연결하는 상부 서포터들, 상기 스토리지 전극들과 상기 상부 서포터들 사이의 사이드 서포터들, 상기 스토리지 전극들과 상기 사이드 서포터들 및 상기 상부 서포터들 감싸는 캐패시터 유전층 및 상기 캐패시터 유전층 상의 플레이트 전극을 포함할 수 있다.
상기 스토리지 전극들의 중간 영역들을 연결하며, 상기 상부 서포터와 상기 스토핑 절연층 사이에 형성되는 하부 서포터들을 더 포함할 수 있다.
상기 캐패시터 유전층은 상기 하부 서포터들의 하면과 상기 스토핑 절연층의 상면 및 상기 스토리지 전극들의 상면 상의 하부 캐패시터 유전층, 상기 하부 서포터들의 상면과 상기 상부 서포터들의 하면 및 상기 스토리지 전극들의 상면 상의 중간 캐패시터 유전층 및 상기 스토리지 전극들의 상면과 상기 사이드 서포터들의 상면 및 상기 상부 서포터들의 상면 상의 상부 캐패시터 유전층을 포함할 수 있다.
상기 플레이트 전극은 상기 하부 캐패시터 유전층 상의 하부 플레이트 전극, 상기 중간 캐패시터 유전층 상의 중간 플레이트 전극 및 상기 상부 캐패시터 유전층 상의 상부 플레이트 전극을 포함할 수 있다.
상기 스토리지 전극들은 상기 상부 서포터들 및 상기 사이드 서포터들과 동일한 상면을 갖을 수 있다.
상기 사이드 서포터들은 상기 스토리지 전극들의 상부 부분을 감쌀 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 반도체 기판 상의 층간 절연층, 상기 기판 상에 상기 층간 절연층을 관통하는 컨택 패드들, 상기 컨택 패드들의 상의 스토리지 전극들, 상기 스토리지 전극들의 측면들과 접촉하는 스토리지 배리어층, 상기 스토리지 전극들의 상부 부분들을 연결하는 상부 서포터들, 상기 스토리지 전극들의 중간 부분들을 연결하는 하부 서포터들, 상기 스토리지 전극들과 상기 상부 서포터들을 감싸는 캐패시터 유전층 및 상기 캐패시터 유전층 상의 플레이트 전극을 포함하며, 상기 상부 서포터들은 상기 스토리지 전극들의 상부 측면들과 접촉하고, 상기 하부 서포터들은 상기 스토리지 배리어층의 측면들과 접촉할 수 있다.
상기 층간 절연막의 스토핑 절연층을 더 포함할 수 있다.
상기 캐패시터 유전층은 상기 스토핑 절연층의 상면과 상기 스토리지 전극들의 상면 및 상기 하부 서포터들의 하면 상의 하부 캐패시터 유전층, 상기 하부 서포터들의 상면과 상기 스토리지 전극들의 상면 및 상기 상부 서포터들의 하면 상의 중간 캐패시터 유전층 및 상기 상부 서포터들의 상면 및 상기 스토리지 전극들의 상면 상의 상부 캐패시터 유전층을 포함할 수 있다.
상기 플레이트 전극은 상기 하부 캐패시터 유전층 상의 하부 플레이트 전극, 상기 중간 캐패시터 유전층 상의 중간 플레이트 전극 및 상기 상부 캐패시터 유전층 상의 상부 플레이트 전극을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 컨택 패드들을 형성하고, 상기 컨택 패드들 상에 스토핑 절연층, 하부 몰딩층, 하부 서포터, 상부 몰딩층, 및 상부 서포터를 형성하고, 상기 상부 서포터, 상기 상부 몰딩층, 상기 하부 서포터, 상기 하부 몰딩층, 및 상기 스토핑 절연층을 수직으로 관통하여 상기 컨택 패드들의 표면들을 노출하는 제1 홀들을 형성하고, 상기 제1 홀들 내에 스토리지 배리어 층들 및 스토리지 전극들을 형성하고, 상기 스토리지 배리어 층의 상부를 부분적으로 제거하여 상기 스토리지 전극들과 상기 상부 서포터 사이에 갭들을 형성하고, 상기 갭들 내에 사이드 서포터들을 형성하고, 상기 상부 몰딩층 및 상기 하부 몰딩층을 제거하여 상기 스토리지 배리어 층의 표면들을 노출시키는 스페이스들을 형성하고, 상기 스페이스들 내에 노출된 상기 스토리지 배리어 층의 표면들 상에 컨포멀하게 캐퍼시터 유전층을 형성하고, 및 상기 스페이스들을 채우도록 상기 캐퍼시터 유전층 상에 플레이트 전극을 형성하는 것을 포함할 수 있다.
상기 스토핑 절연층, 상기 하부 서포터, 상기 상부 서포터, 및 상기 사이드 서포터는 실리콘 질화물을 포함할 수 있다.
상기 하부 몰딩층 및 상기 상부 몰딩층은 실리콘 산화물을 포함할 수 있다.
상기 상부 몰딩층 및 상기 하부 몰딩층을 제거하는 것은, 상기 스토리지 전극 그룹들 사이의 상기 상부 서포터를 선택적으로 노출하는 오프닝을 가진 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 상부 서포터, 상기 상부 몰딩층, 상기 하부 서포터 및 상기 하부 몰딩층을 선택적으로 제거하여 상기 스토핑 절연층을 노출시키는 제2 홀을 형성하고, 및 상기 제2 홀을 통하여 상기 상부 몰딩층 및 상기 하부 몰딩층을 제거하는 것을 포함할 수 있다.
상기 스토리지 배리어 층은 티타늄 질화물을 포함하고, 및 상기 스토리지 전극은 텅스텐을 포함할 수 있다.
상기 플레이트 전극은 티타늄 질화물을 포함할 수 있다.
상기 방법은 상기 플레이트 전극 상에 SiGe를 포함하는 캐퍼시터 캡핑층을 형성하는 것을 더 포함할 수 있다.
상기 캐퍼시터 유전층은, 상기 상부 서포터 및 상기 사이드 서포터의 상면 상에 형성된 상부 캐패시터 유전층, 상기 상부 서포터의 하면, 상기 하부 서포터의 상면, 및 상기 스토리지 배리어 층의 상부의 측면 상에 형성된 중간 캐패시터 유전층, 및 상기 하부 서포터의 하면, 상기 스토핑 절연층의 상면, 및 상기 스토리지 배리어 층의 하부의 측면 상에 형성된 하부 캐패시터 유전층을 포함할 수 있다.
상기 플레이트 전극은, 상기 상부 캐패시터 유전층 상의 상부 플레이트 전극, 상기 중간 캐패시터 유전층 상의 중간 플레이트 전극, 및 상기 하부 캐패시터 유전층 상의 하부 플레이트 전극을 포함할 수 있다.
상기 스토리지 배리어 층들은 상기 제1 홀들의 내벽들 상에 컨포멀하게 형성되고, 및 상기 스토리지 전극들은 상기 스토리지 배리어 층들 상에 상기 제1 홀들을 채우도록 형성될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 컨택 패드들 상에 스토핑 절연층, 하부 몰딩층, 하부 서포터, 및 상부 몰딩층을 형성하고, 상기 상부 몰딩층, 상기 하부 서포터, 상기 하부 몰딩층, 상기 스토핑 절연층을 수직으로 관통하여 상기 컨택 패드들의 표면을 노출시키는 제1 홀들을 형성하고, 상기 제1 홀들의 내벽 상에 스토리지 배리어 층 및 스토리지 전극을 형성하고, 상기 상부 몰딩층을 부분적으로 제거하여 상기 스토리지 배리어 층의 상부의 측벽들을 노출시키고, 상기 노출된 상기 스토리지 배리어 층의 측벽들을 제거하여 상기 스토리지 전극들의 측면들을 노출시키고, 상기 노출된 상기 스토리지 전극들의 측면들 및 상기 부분적으로 제거된 상부 몰딩층 상에 상부 서포터를 형성하고, 상기 스토리지 전극들 및 상기 상부 서포터 상에 상기 상부 서포터의 일부를 노출하는 오프닝을 가진 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 상기 상부 서포터, 상기 부분적으로 제거된 상부 몰딩층, 상기 하부 서포터, 및 상기 하부 몰딩층을 식각하여 상기 스토핑 절연층을 노출하는 제2 홀을 형성하고, 상기 제2 홀 내에 캐패시터 유전층을 형성하고, 및 상기 캐패시터 유전층 상에 플레이트 전극을 형성하는 것을 포함할 수 있다.
상기 플레이트 전극은, 상기 상부 서포터의 상부에 형성된 상부 플레이트 전극, 상기 상부 서포터와 상기 하부 서포터 사이에 형성된 중간 플레이트 전극, 및 상기 하부 서포터와 상기 스토핑 절연층 사이에 형성된 하부 플레이트 전극을 포함할 수 있다.
상기 캐패시터 유전체는 상기 스토리지 전극들과 상기 상부 플레이트 전극 사이의 상부 캐패시터 유전체, 상기 중간 플레이트 전극과 상기 스토리지 배리어 층 사이의 중간 캐패시터 유전체, 및 상기 하부 플레이트 전극을 상기 스토리지 배리어 층 사이의 상부 캐패시터 유전체를 포함할 수 있다.
상기 중간 플레이트 전극은 상기 상부 서포터와 상기 하부 서포터 사이에 형성될 수 있다.
상기 스토리지 배리어 층은 상기 하부 서포터들의 측면들과 접촉하고, 상기 상부 서포터들의 상면들과 접촉하고, 및 상기 상부 서포터들은 상기 스토리지 전극들의 측면들과 접촉할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은 컨택 패드들 상에 몰딩층을 형성하고, 상기 몰딩층 상에 서포터를 형성하고, 상기 서포터 및 상기 몰딩층을 수직으로 관통하여 상기 컨택 패드들의 표면들을 노출하는 제1 홀들을 형성하고, 상기 제1 홀들 내부에 스토리지 배리어 층들 및 스토리지 전극들을 형성하고, 상기 스토리지 배리어 층들의 상부들을 부분적으로 제거하여 상기 스토리지 전극들과 상기 서포터 사이에 갭들을 형성하고, 상기 갭들 내에 사이드 서포터를 형성하고, 상기 몰딩층을 제거하여 상기 스토리지 배리어 층들의 측면들을 노출시키고, 상기 노출된 상기 스토리지 배리어 층들의 측면들 상에 캐패시터 유전층을 형성하고, 및 상기 캐패시터 유전층 상에 플레이트 전극을 형성하는 것을 포함할 수 있다.
상기 몰딩층을 제거하는 것은, 상기 서포터 및 상기 몰딩층을 선택적으로 제거하여 상기 스토리지 배리어 층의 측면을 노출하는 제2 홀을 형성하고, 및 상기 제2 홀을 통하여 상기 몰딩층을 제거하는 것을 포함할 수 있다.
상기 스토핑 절연층과 상기 몰딩층은 식각 선택비를 갖도록 서로 다른 물질들을 포함할 수 있다.
상기 몰딩층과 상기 서포터는 식각 선택비를 갖도록 서로 다른 물질들을 포함할 수 있다.
상기 서포터와 상기 사이드 서포터는 동일한 물질을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자는 스토리지 전극들 사이의 서포터들이 넓어진 폭을 가지므로 전극들 간의 단락 가능성이 줄어들고, 전극의 직립성이 개선될 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자의 제조 방법은 스토리지 전극을 형성하기 위한 홀들을 형성하는 공정에서, 스토리지 배리어 층의 측벽 일부를 식각하고, 식각된 스토리지 배리어 층의 측벽에 상부 서포터와 같은 물질로 채움으로써 상부 서포터의 홀 크기를 크게 형성할 수 있고, 스토리지 전극을 지지해 주는 상부 서포터를 보강할 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자의 제조 방법은 스토리지 전극 사이에 형성된 상부 서포터의 일정 선폭을 유지할 수 있고, 스토리지 전극의 크기를 줄여 스토리지 전극 간의 브릿지 발생을 제거할 수 있으므로, 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 1a 내지 1c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들의 종단면도들이다.
도 2a 내지 2j, 도 3a 내지 3j, 및 도 4a 내지 4k는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자의 제조 방법들을 설명하는 종단면도들이다.
도 5는 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 저항성 메모리 소자들 중 적어도 하나를 포함하는 메모리 모듈을 개념적으로 도시한 도면이다.
도 6 및 7은 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 내지 1c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들의 종단면도들이다.
도 1a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)는 기판(101) 내의 활성 영역(102), 상기 기판(101) 상의 비트 라인 구조(120), 층간 절연층(130), 컨택 패드(140), 스토핑 절연층(150), 스토리지 전극 그룹(310), 하부 서포터(210), 상부 서포터(220), 사이드 서포터(320), 캐패시터 유전층(330), 플레이트 전극(340) 및 캐패시터 캡핑층(350)을 포함할 수 있다. 상기 스토리지 전극 그룹(310)은 스토리지 배리어 층(310a) 및 스토리지 전극(310b)을 포함할 수 있다. 상기 캐패시터 유전층(330)은 상부 캐패시터 유전층(331), 중간 캐패시터 유전층(332), 및 하부 캐패시터 유전층(333)을 포함할 수 있다. 상기 플레이트 전극(340)은 상부 플레이트 전극(341), 중간 플레이트 전극(342), 및 하부 플레이트 전극(343)을 포함할 수 있다.
상기 기판(101)은 단결정 실리콘 웨이퍼, SOI (silicon on insulator) 웨이퍼, 실리콘-게르마늄 웨이퍼 등을 포함할 수 있다.
상기 기판(101)은 소자 분리 영역들 사이에 정의된 상기 활성 영역(102)을 가질 수 있다.
상기 비트 라인 구조(120)는 상기 활성 영역(102) 상에 형성될 수 있다. 상기 비트 라인 구조(120)는 비트 라인 컨택 플러그(120a), 비트 라인 전극(120b), 비트 라인 캡핑층(120c) 및 비트 라인 스페이서(120d)를 포함할 수 있다. 상기 비트 라인 컨택 플러그(120a)는 에피택셜 성장 공정을 이용한 단결정 실리콘, 실리사이드 층 및 금속 층 중 어느 하나를 포함할 수 있다. 상기 비트 라인 전극(120b)은 금속 같은 전도체를 포함할 수 있다. 상기 비트 라인 캡핑층(120c) 및 상기 비트 라인 스페이서(120d)는 실리콘 질화물을 포함할 수 있다.
상기 층간 절연층(130)은 상기 활성 영역(102)과 상기 비트 라인 구조(120)를 덮고, 상기 비트 라인 구조(120)를 감쌀 수 있다. 상기 층간 절연층(130)은 상기 비트 라인 구조(120)와 동일한 상면을 가질 수 있다. 상기 층간 절연층(130)은 실리콘 산화물을 포함할 수 있다.
상기 컨택 패드(140)는 상기 층간 절연층(130)을 관통하여 상기 비트 라인 스페이서(120d) 및 상기 활성 영역(102)과 접촉할 수 있다. 상기 컨택 패드(140)의 상면은 상기 스토리지 배리어 층(310a)과 접촉할 수 있다. 상기 컨택 패드(140)는 에피택셜 성장 공정을 이용한 단결정 실리콘, 실리사이드 층 및 금속 층 중 어느 하나를 포함할 수 있다.
상기 스토핑 절연층(150)은 상기 비트 라인 구조(120), 상기 층간 절연층(130) 및 상기 컨택 패드(140) 상에 형성될 수 있다. 상기 스토핑 절연층(150)은 상기 층간 절연층(130)과 식각 선택비를 갖는 물질을 포함할 수 있다.
상기 스토리지 배리어 층(310a)은 상기 컨택 패드(140)의 상면과 상기 중간 캐패시터 유전층(332), 상기 하부 서포터(210) 및 하부 캐패시터 유전층(333)의 측 표면에 형성될 수 있다. 상기 스토리지 배리어 층(310a)은 상기 중간 캐패시터 유전층(332)과 동일한 상면을 가질 수 있다.
상기 스토리지 전극(310b)은 상기 스토리지 배리어 층(310a) 및 상기 사이드 서포터(320)의 측 표면에 형성될 수 있다. 상기 스토리지 전극(310b)은 상기 상부 서포터(220) 및 상기 사이드 서포터(320)와 동일한 상면을 가질 수 있다. 상기 스토리지 배리어 층(310a) 및 상기 스토리지 전극(310b)은 실리콘, 실리사이드 금속 및 금속 화합물 중 어느 하나를 포함할 수 있다.
상기 하부 서포터(210)는 하부 캐패시터 유전층(333) 상에 형성될 수 있다. 상기 하부 서포터(210)는 실리콘 질화물 같은 절연성 물질을 포함할 수 있다.
상기 상부 서포터(220)는 중간 캐패시터 유전층(332) 상에 형성될 수 있다. 상기 상부 서포터(220)는 실리콘 질화물 같은 절연성 물질을 포함할 수 있다.
상기 사이드 서포터(320)는 상기 상부 서포터(220)의 측 표면에 형성될 수 있다. 상기 사이드 서포터(320)는 실리콘 질화물을 포함할 수 있다. 상기 사이드 서포터(320)는 상기 스토리지 전극(310b)을 지지해 주는 역할을 한다.
상기 상부 캐패시터 유전층(331)은 상기 상부 서포터(220), 상기 사이드 서포터(320), 상기 스토리지 전극(310b) 및 상기 제2 캐패시터 유전층의 노출된 표면들 상에 형성될 수 있다. 상기 중간 캐패시터 유전층(332)은 상기 상부 서포터(220)의 하면과 상기 하부 서포터(210)의 상면 및 상기 스토리지 배리어 층(310a)의 측 표면들 상에 형성될 수 있다. 상기 하부 캐패시터 유전층(333)은 상기 하부 서포터(210)의 하면과 상기 스토핑 절연층(150)의 상면 및 상기 상기 스토리지 배리어 층(310a)의 측 표면들 상에 형성될 수 있다. 상기 상부 캐패시터 유전층(331), 상기 중간 캐패시터 유전층(332) 및 상기 하부 캐패시터 유전층(333)은 유전 물질을 포함할 수 있다.
상기 상부 플레이트 전극(341)은 상기 상부 캐패시터 유전층(331) 상에 형성될 수 있고, 상기 중간 플레이트 전극(342)은 상기 중간 캐패시터 유전층(332) 상에 형성될 수 있으며, 상기 하부 플레이트 전극(343)은 상기 하부 캐패시터 유전층(333) 상에 형성될 수 있다. 상기 상부 플레이트 전극(341), 상기 중간 플레이트 전극(342) 및 상기 하부 플레이트 전극(343)은 티타늄 질화물(TiN) 같은 배리어용 금속층을 포함할 수 있다.
상기 캐패시터 캡핑층(350)은 상기 플레이트 전극(340) 상에 형성될 수 있다. 상기 캐패시터 캡핑층(350)은 실리콘 게르마늄(SiGe) 또는 실리콘 산화물을 포함할 수 있다.
도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)는 상기 기판(101) 내의 활성 영역(102), 비트 라인 구조(120), 층간 절연층(130), 컨택 패드(140), 스토핑 절연층(150), 스토리지 전극 그룹(310), 서포터(240), 사이드 서포터(320), 캐패시터 유전층(330), 플레이트 전극(340) 및 캐패시터 캡핑층(350)을 포함할 수 있다. 상기 캐패시터 유전층(330)은 상부 캐패시터 유전층(331) 및 하부 캐패시터 유전층(333)을 포함할 수 있다. 상기 플레이트 전극(340)은 상부 플레이트 전극(341) 및 하부 플레이트 전극(343)을 포함할 수 있다.
상기 서포터(240)는 하부 캐패시터 유전층(333) 상에 형성될 수 있다. 상기 서포터(240)는 실리콘 질화물 같은 절연성 물질을 포함할 수 있다.
상기 스토리지 배리어 층(310a)은 상기 컨택 패드(140)의 상면과 상기 하부 캐패시터 유전층(333)의 측 표면에 형성될 수 있다.
상기 스토리지 전극(310b)은 상기 스토리지 배리어 층(310a) 및 상기 사이드 서포터(320)의 측 표면에 형성될 수 있다. 상기 스토리지 전극(310b)은 상기 서포터(240) 및 상기 사이드 서포터(320)과 동일한 상면을 가질 수 있다.
상기 사이드 서포터(320)는 상기 상부 서포터(220)의 측 표면에 형성될 수 있다. 상기 사이드 서포터(320)는 실리콘 질화물을 포함할 수 있다.
상기 상부 캐패시터 유전층(331)은 상기 스토핑 절연층(150), 상기 상부 서포터(220), 상기 스토리지 배리어 층(310a), 상기 스토리지 전극(310b) 및 상기 사이드 서포터(320)의 노출된 표면들 상에 형성될 수 있다. 상기 하부 캐패시터 유전층(333)은 상기 서포터(240)의 하면과 상기 스토핑 절연층(150)의 상면 및 상기 스토리지 배리어 층(310a)의 측 표면들 상에 형성될 수 있다.
상기 플레이트 전극(340)은 상부 플레이트 전극(341) 및 하부 플레이트 전극(343)을 포함할 수 있다. 상기 상부 플레이트 전극(341)은 상기 상부 캐패시터 유전층(331) 상에 형성될 수 있고, 상기 하부 플레이트 전극(343)은 상기 하부 캐패시터 유전층(333) 상에 형성될 수 있다. 상기 상부 플레이트 전극(341) 및 상기 하부 플레이트 전극(343)은 티타늄 질화물(TiN) 같은 금속 또는 금속 화합물을 포함할 수 있다.
도 1c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100c)는 상기 기판(101) 내의 활성 영역(102), 비트 라인 구조(120), 층간 절연층(130), 컨택 패드(140), 스토핑 절연층(150), 스토리지 전극 그룹(310), 하부 서포터(210), 상부 서포터(220), 캐패시터 유전층(330), 플레이트 전극(340) 및 캐패시터 캡핑층(350)을 포함할 수 있다. 상기 스토리지 전극 그룹(310)은 스토리지 배리어 층(310a) 및 스토리지 전극(310b)을 포함할 수 있다. 상기 캐패시터 유전층(330)은 상부(330a), 중간부(330b), 및 하부(330c)를 가질 수 있다.
상기 스토리지 배리어 층(310a)은 상기 컨택 패드(140)의 상면과 상기 캐패시터 유전층의 중간부(330b), 상기 하부 서포터(210) 및 상기 캐패시터 유전층의 하부(330c)의 측면들 상에 형성될 수 있다.
상기 스토리지 전극(310b)은 상기 스토리지 배리어 층(310a) 및 상기 상부 서포터(220)의 측면 상에 형성될 수 있다.
상기 하부 서포터(210)는 상기 캐패시터 유전층의 하부(330c) 상에 형성될 수 있다.
상기 상부 서포터(220)는 상기 캐패시터 유전층의 중간부(330b)와 상기 스토리지 배리어 층(310a) 상에 형성될 수 있다.
상기 캐패시터 유전층의 상부(330a)은 상기 상부 서포터(220)와 상기 스토리지 전극(310b) 및 상기 캐패시터 유전층의 중간부(330b)의 노출된 표면들 상에 형성될 수 있다. 상기 캐패시터 유전층의 중간부(330b)는 상기 상부 서포터(220)의 하면과 상기 하부 서포터(210)의 상면 및 상기 스토리지 배리어 층(310a)의 측면들 상에 형성될 수 있다. 상기 캐패시터 유전층의 하부(330c)는 상기 하부 서포터(210)의 하면과 상기 스토핑 절연층(150)의 상면 및 상기 상기 스토리지 배리어 층(310a)의 측면들 상에 형성될 수 있다.
상기 상부 플레이트 전극(341)은 상기 캐패시터 유전층의 상부(330a) 상에 형성될 수 있고, 상기 중간 플레이트 전극(342)은 상기 캐패시터 유전층의 중간부(330b) 상에 형성될 수 있으며, 상기 하부 플레이트 전극(343)은 상기 캐패시터 유전층의 하부(330c) 상에 형성될 수 있다.
도 2a 내지 2j는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 2a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)를 제조하는 방법은, 기판(101)의 활성 영역(102) 상에 비트 라인 구조(120)들 및 컨택 패드(140)들을 형성하고, 상기 비트 라인 구조(120)들 및 상기 컨택 패드(140)들 상에 스토핑 절연층(150, stopping insulating layer), 하부 몰딩층(205, lower molding layer), 하부 서포터(210, lower supporter), 상부 몰딩층(215, upper molding layer), 상부 서포터(220, upper supporter), 및 제1 마스크 패턴(250)을 형성하는 것을 포함할 수 있다.
상기 기판(101)은 단결정 실리콘 웨이퍼, SOI (silicon on insulator) 웨이퍼, 실리콘-게르마늄 웨이퍼 등을 포함할 수 있다.
상기 비트 라인 구조(120)들을 형성하는 것은 상기 기판(101)의 상기 활성 영역(102)과 연결된 상기 비트 라인 컨택 플러그(120a)들을 형성하고, 상기 비트 라인 컨택 플러그(120a)들 상에 비트 라인 전극(120b)들을을 형성하고, 상기 비트 라인 전극(120b)들 상에 비트 라인 캡핑층(120c)들을 형성하고, 상기 비트 라인 캡핑층(120c)들 및 상기 비트 라인 전극(120b)들의 측면들 상에 비트 라인 스페이서(120d)들을 형성하는 것을 포함할 수 있다. 상기 비트 라인 스페이서(120d)들은 상기 비트 라인 컨택 플러그(120a)들의 측면들을 감쌀 수도 있다. 상기 비트 라인 컨택 플러그(120a)들을 형성하는 것은 상기 활성 영역(102)과 직접적으로 접촉하는 전도체들을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 비트 라인 컨택 플러그(120a)들을 형성하는 것은 상기 활성 영역(102)으로부터 에피택셜 성장 공정을 이용하여 단결정 실리콘 층을 형성하는 것을 포함할 수 있다. 또는, 상기 비트 라인 컨택 플러그(120a)들을 형성하는 것은 상기 활성 영역(102) 상에 실리사이드 층 또는 금속 층을 형성하는 것을 포함할 수 있다. 상기 비트 라인 전극(120b)들을 형성하는 것은 비트 라인 컨택 플러그(120a)들 상에 금속 같은 전도체를 형성하는 것을 포함할 수 있다. 예를 들어, 상기 비트 라인 컨택 플러그(120a)들과 상기 비트 라인 전극(120b)들 사이에 비트 라인 배리어 층이 개재될 수 있다. 상기 비트 라인 배리어 층을 형성하는 것은 증착 공정을 수행하여 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 텅스텐 실리사이드(WSi) 또는 기타 배리어용 금속을 형성하는 것을 포함할 수 있다. 상기 비트 라인 전극(120b)들을 형성하는 것은 텅스텐(W) 같은 금속을 형성하는 것을 포함할 수 있다. 상기 비트 라인 캡핑층(120c)들을 형성 하는 것은 증착 공정을 수행하여 실리콘 질화물을 형성하는 것을 포함할 수 있다. 상기 비트 라인 스페이서(120d)들을 형성하는 것은 증착 공정을 수행하여 실리콘 질화물을 형성하고 에치-백 공정을 수행하는 것을 포함할 수 있다.
상기 컨택 패드(140)들을 형성하는 것은 상기 비트 라인 구조(120)들을 감싸는 층간 절연층(130)을 형성하고, 상기 층간 절연층(130)을 관통하여 상기 비트 라인 스페이서(120d)들 및 상기 활성 영역(102)과 접촉하는 전도체를 형성하는 것을 포함할 수 있다. 예를 들어, 상기 컨택 패드(140)들을 형성하는 것은 활성 영역(102)으로부터 에피택셜 성장 공정을 이용하여 단결정 실리콘을 형성하는 것을 포함할 수 있다. 또는, 상기 컨택 패드(140)들을 형성하는 것은 상기 활성 영역(102) 상에 실리사이드 층 또는 금속 층을 형성하는 것을 포함할 수 있다. 상기 층간 절연층(130)을 형성하는 것은 실리콘 산화물을 증착하는 것을 포함할 수 있다.
상기 스토핑 절연층(150)을 형성하는 것은 증착 공정을 수행하여 상기 비트 라인 구조(120)들, 상기 층간 절연층(130) 및 상기 컨택 패드(140)들 상에 실리콘 질화물 층을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 스토핑 절연층(150)은 상기 층간 절연층(130)과 식각 선택비를 갖는 물질을 포함할 수 있다.
상기 하부 몰딩층(205)을 형성하는 것은 증착 공정 또는 코팅 공정을 수행하여 상기 스토핑 절연층(150) 상에 실리콘 산화물 층을 형성하는 것을 포함할 수 있다. 상기 하부 몰딩층(205)은 상기 스토핑 절연층(150)과 식각 선택비를 갖는 다른 물질을 포함할 수 있다.
상기 하부 서포터(210)를 형성하는 것은 증착 공정을 수행하여 상기 하부 몰딩층(205) 상에 실리콘 질화물 층을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 하부 서포터(210)는 상기 하부 몰딩층(205)과 식각 선택비를 갖는 절연성 물질을 포함할 수 있다. 부가하여, 상기 하부 서포터(210)는 상기 하부 몰딩층(205)보다 상대적으로 단단한 절연성 물질을 포함할 수 있다.
상기 상부 몰딩층(215)을 형성하는 것은 증착 공정을 수행하여 상기 하부 서포터(210) 상에 실리콘 산화물 층을 형성하는 것을 포함할 수 있다. 상기 상부 몰딩층(215)은 상기 상부 몰딩층(215)은 상기 하부 몰딩층(205) 및 상기 하부 서포터(210)와 식각 선택비를 갖는 다른 물질을 포함할 수 있다.
상기 상부 서포터(220)를 형성하는 것은 증착 공정을 수행하여 상기 상부 몰딩층(215) 상에 실리콘 질화물 층을 형성하는 것을 포함할 수 있다. 상기 상부 서포터(220)는 상기 상부 몰딩층(215)과 식각 선택비를 갖는 절연물을 포함할 수 있다. 예를 들어, 상기 상부 서포터(220)는 상기 하부 서포터(210)와 동일한 물질을 포함할 수 있다.
상기 제1 마스크 패턴(250)을 형성하는 것은 상기 상부 서포터(220) 상에 실리콘 질화물과 식각 선택비를 갖는 물질을 형성하고 포토리소그래피 공정을 수행하여 상기 상부 서포터(220)를 선택적으로 노출하는 것을 포함할 수 있다. 예를 들어, 상기 제1 마스크 패턴(250)은 포토레지스트, 다결정 실리콘 층, 비정질 실리콘 층, 실리콘 산화물 층, 실리콘 산질화물 층, 또는 고분자 유기물 층을 포함할 수 있다. 상기 제1 마스크 패턴(250)을 형성하는 것은 KrF, ArF, EUV, X-ray를 이용한 포토리소그래피 공정을 포함할 수 있다. 상기 하부 몰딩층(205)과 상기 상부 몰딩층(215)이 동일한 물질을 포함할 수 있고, 상기 하부 서포터(210)와 상기 상부 서포터(220)가 동일한 물질을 포함할 수 있다.
도 2b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은, 상기 제1 마스크 패턴(250)을 식각 마스크로 이용하여 상기 상부 서포터(220), 상기 상부 몰딩층(215), 상기 하부 서포터(210), 상기 하부 몰딩층(205) 및 상기 스토핑 절연층(150)을 선택적으로 제거하여 상기 컨택 패드(140)들의 상면을 노출하는 제1 홀(H1)들을 형성하는 것을 포함할 수 있다. 이후, 상기 제1 마스크 패턴(250)은 제거될 수 있다.
도 2c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은, 상기 제1 홀들(H1) 내에 스토리지 배리어 층(310a)과 스토리지 전극(310b)을 포함하는 스토리지 전극 그룹(310)을 형성하는 것을 포함할 수 있다. 상기 스토리지 전극 그룹(310)을 형성하는 것은 실리콘, 실리사이드, 금속 또는 금속 화합물 중 어느 하나를 포함할 수 있다. 예를 들어, 상기 스토리지 배리어 층(310a)은 티타늄 질화물(TiN)을 포함할 수 있고, 상기 스토리지 전극(310b)은 텅스텐(W)을 포함할 수 있다. 상기 스토리지 전극 그룹(310)은 캐패시터의 하부 전극으로 해석될 수 있다.
도 2d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은, CMP (chemical mechanical polishing) 또는 에치-백 같은 평탄화 공정을 수행하여 상기 스토리지 배리어 층(310a)과 상기 스토리지 전극(310b)을, 각각, 전기적 및 물질적으로 분리하는 것을 포함할 수 있다. 상기 스토리지 배리어 층(310a)과 상기 스토리지 전극(310b)은 상기 상부 서포터(220)와 동일한 상면을 가질 수 있다. (co-planar)
도 2e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은, 상기 스토리지 배리어 층(310a)의 상부들을 부분적으로 제거하여 상기 스토리지 전극(310)들과 상기 상부 서포터(220) 사이에 갭(g)들을 형성하는 것을 포함할 수 있다. 상기 스토리지 배리어 층(310a)을 제거하는 것은, 식각액을 이용한 습식 식각 공정을 수행하는 것을 포함할 수 있다.
도 2f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은, 상기 갭(g)들 내에 사이드 서포터(320, side supporter)를 형성하는 것을 포함할 수 있다. 상기 사이드 서포터(320)를 형성하는 것은 상기 스토리지 배리어 층(310a)이 제거된 상기 상부 서포터(220)의 측면 상에 증착 공정을 수행하여 실리콘 질화물 층을 형성하고 CMP 같은 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 2g을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은, 상기 스토리지 전극(310b), 상기 상부 서포터(220) 및 상기 사이드 서포터(320) 상에 제2 마스크 패턴(260)을 형성하는 것을 포함할 수 있다. 상기 제2 마스크 패턴(260)은 상기 상부 서포터(220)들 중 일부분의 상면을 선택적으로 노출시키는 오프닝(O)을 가질 수 있다. 예를 들어, 상기 제2 마스크 패턴(260)은 포토레지스트, 실리콘 산화물, 또는 실리콘 층을 포함할 수 있다.
도 2h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은, 상기 제2 마스크 패턴(260)을 식각 마스크로 이용하여 상기 상부 서포터(220), 상기 상부 몰딩층(215), 상기 하부 서포터(210) 및 상기 하부 몰딩층(205)를 선택적으로 제거하여 상기 스토핑 절연층(150)을 노출하는 제2 홀(H2)을 형성하는 것을 포함할 수 있다. 상기 제2 홀(H) 내에 상기 스토핑 절연층(150)의 상면과 상기 사이드 서포터(320) 및 상기 스토리지 전극(310b)의 측면이 노출될 수 있다. 이후, 상기 제2 마스크 패턴(260)은 완전히 제거될 수 있다.
도 2i를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은, 상기 상부 몰딩층(215) 및 상기 하부 몰딩층(205)을 제거하는 것을 포함할 수 있다. 이 공정은 불산(HF)을 사용하는 습식 식각 공정을 수행하여 상기 제2 홀(H2)을 통하여 상부 몰딩층(215)을 제거하는 것을 포함할 수 있다. 상기 상부 몰딩층(215)이 제거되어 상기 하부 서포터(210)의 상면 및 상기 스토리지 배리어 층(310a)의 측면을 노출시키는 상부 스페이스(S1)가 형성되고, 및 상기 하부 몰딩층(205)이 제거되어 상기 스토핑 절연층(150)의 상면 및 상기 스토리지 배리어 층(310a)의 측면을 노출시키는 하부 스페이스(S2)가 형성될 수 있다.
도 2j를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은, 상기 하부 배리어층(310a), 상기 스토핑 절연층(150), 상기 하부 서포터(210), 및 상기 상부 서포터(220)의 노출된 표면들 상에 컨포멀하게 캐퍼시터 유전층(330)을 형성하는 것을 포함할 수 있다. 상기 캐패시터 유전층(330)은 상부 캐패시터 유전층(331), 중간 캐패시터 유전층(332), 및 하부 캐패시터 유전층(333)을 포함할 수 있다. 상기 상부 캐패시터 유전층(331)은 상기 상부 서포터(220) 및 상기 사이드 서포터(320)의 상면 상에 형성될 수 있다. 상기 중간 캐패시터 유전층(332)은 상기 상부 서포터(220)의 하면, 상기 하부 서포터(210)의 상면, 및 상기 스토리지 배리어 층(310a)의 상부의 측면 상에 상기 상부 스페이스(S1)을 채우도록 형성될 수 있다. 상기 하부 캐패시터 유전층(333)은 상기 하부 서포터(210)의 하면, 상기 스토핑 절연층(150)의 상면, 및 상기 스토리지 배리어 층(310a)의 하부의 측면 상에 상기 하부 스페이스(S2)를 채우도록 형성될 수 있다. 상기 캐퍼시터 유전층(330)은 ALD 같은 증착 공정을 수행하여 하프늄 산화물(HfO) 같은 고유전율 유전층을 포함할 수 있다.
이후, 도 1a을 더 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은, 상기 캐패시터 유전층(330) 상에 플레이트 전극(340)을 형성하고, 및 캐패시터 캡핑층(350)을 더 형성하여 캐패시터 구조를 형성하는 것을 포함할 수 있다. 플레이트 전극(340)은 캐패시터의 상부 전극으로 해석될 수 있다. 플레이트 전극(340)은 상부 플레이트 전극(341), 중간 플레이트 전극(342) 및 하부 플레이트 전극(343)을 포함할 수 있다. 상기 상부 플레이트 전극(341)은 상기 상부 캐패시터 유전층(331)의 상면 상에 형성될 수 있다. 상기 중간 플레이트 전극(342)은 상기 중간 캐패시터 유전층(332) 상에 상기 상부 스페이스(S1)를 채우도록 형성될 수 있다. 상기 하부 플레이트 전극(343)은 상기 하부 캐패시터 유전층(333) 상에 상기 하부 스페이스(S2)를 채우도록 형성될 수 있다. 상기 플레이트 전극(340)은 티타늄 질화물(TiN) 같은 금속 또는 금속 화합물을 포함할 수 있다. 예를 들어, 상기 캐패시터 캡핑층(350)은 상기 플레이트 전극(340) 상에 실리콘 게르마늄(SiGe) 층을 형성하는 것을 포함할 수 있다.
도 3a 내지 3i는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하는 종단면도들이다.
도 3a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100b)를 제조 방법은, 기판(101)의 활성 영역(102) 상에 비트 라인 구조(120)들, 및 컨택 패드(140)들을 형성하고, 상기 비트 라인 구조(120)들 및 상기 컨택 패드(140)들 상에 스토핑 절연층(150, stopping insulating layer layer), 몰딩층(235, molding layer), 서포터(240, supporter), 및 제1 마스크 패턴(250)을 형성하는 것을 포함할 수 있다.
도 3b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100b)를 제조 방법은, 상기 제1 마스크 패턴(250)을 식각 마스크로 이용하여 상기 서포터(240)와 상기 몰딩층(235) 및 상기 스토핑 절연층(150)을 선택적으로 제거하여 상기 컨택 패드(140)들의 상면을 노출하는 제1 홀(H1)들을 형성하는 것을 포함할 수 있다. 이후, 제1 마스크 패턴(250)은 제거될 수 있다.
도 3c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은, 상기 제1 홀들(H1) 내에 스토리지 배리어 층(310a)과 스토리지 전극(310b)을 포함하는 스토리지 전극 그룹(310)을 형성하는 것을 포함할 수 있다. 상기 스토리지 전극 그룹(310)을 형성하는 것은 실리콘, 실리사이드 금속 및 금속 화합물 중 어느 하나를 포함할 수 있다. 상기 스토리지 전극 그룹(310)은 캐패시터의 하부 전극으로 해석될 수 있다.
도 3d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은, CMP (chemical mechanical polishing) 또는 에치-백 같은 평탄화 공정을 수행하여 상기 스토리지 배리어 층(310a)과 상기 스토리지 전극(310b)을, 각각, 전기적 및 물질적으로 분리하는 것을 포함할 수 있다.
도 3e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은, 상기 스토리지 배리어 층(310a)의 상부들을 부분적으로 제거하여 상기 스토리지 전극(310)들과 상기 서포터(240) 사이에 갭(g)들을 형성하는 것을 포함할 수 있다. 상기 스토리지 배리어 층(310a)을 제거하는 것은, 식각액을 이용한 습식 식각 공정을 수행하는 것을 포함할 수 있다.
도 3f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은, 상기 갭(g)들 내에 사이드 서포터(320, side supporter)를 형성하는 것을 포함할 수 있다. 상기 사이드 서포터(320)를 형성하는 것은 상기 스토리지 배리어 층(310a)이 제거된 상기 서포터(240)의 측면 상에 증착 공정을 수행하여 실리콘 질화물 층을 형성하는 것을 포함할 수 있다.
도 3g을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은, 상기 스토리지 전극(310b), 상기 서포터(240), 및 상기 사이드 서포터(320) 상에 제2 마스크 패턴(260)을 형성하는 것을 포함할 수 있다. 상기 제2 마스크 패턴(260)은 상기 서포터(240)들 중 일부분의 상면을 선택적으로 노출시키는 오프닝(O)을 가질 수 있다.
도 3h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은, 상기 제2 마스크 패턴(260)을 식각 마스크로 이용하여 상기 서포터(220) 및 상기 몰딩층(235)을 선택적으로 제거하여 상기 스토핑 절연층(150)을 노출하는 제2 홀(H2)을 형성하는 것을 포함할 수 있다. 상기 제2 홀(H) 내에 상기 스토핑 절연층(150)의 상면과 상기 사이드 서포터(320) 및 상기 스토리지 전극(310b)의 측면이 노출될 수 있다. 이후, 상기 제2 마스크 패턴(260)는 제거될 수 있다.
도 3i를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은, 상기 몰딩층(235)을 제거하는 것을 포함할 수 있다. 상기 몰딩층(235)이 제거되어 상기 스토핑 절연층(150)의 상면 및 상기 스토리지 배리어 층(310a)의 측면을 노출시키는 스페이스(S)가 형성될 수 있다.
도 3j를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 상기 하부 배리어층(310a), 상기 스토핑 절연층(150), 및 상기 서포터(240)의 노출된 표면들 상에 컨포멀하게 캐퍼시터 유전층(330)을 형성하는 것을 포함할 수 있다. 상기 캐패시터 유전층(330)은 상부 캐패시터 유전층(331) 및 하부 캐패시터 유전층(333)을 포함할 수 있다. 상기 상부 캐패시터 유전층(331)은 상기 서포터(240) 및 상기 사이드 서포터(320)의 상면 상에 형성될 수 있다. 상기 하부 캐패시터 유전층(333)은 상기 서포터(240)의 하면, 상기 스토핑 절연층(150)의 상면, 및 상기 스토리지 배리어층(310a)의 측면 상에 컨포멀하게 형성될 수 있다.
이후, 도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은, 상기 캐패시터 유전층(330) 상에 플레이트 전극(340)을 형성하고, 및 캐패시터 캡핑층(350)을 형성하는 것을 포함할 수 있다. 플레이트 전극(330)은 캐패시터의 상부 전극으로 해석될 수 있다. 플레이트 전극(340)은 상부 플레이트 전극(341) 및 하부 플레이트 전극(343)을 포함할 수 있다. 플레이트 전극(340)을 형성하는 것은 캐패시터 유전층(330) 상에 티타늄 질화물(TiN) 같은 배리어용 금속층을 컨포멀하게 형성하는 것을 포함할 수 있다. 플레이트 전극(340)을 형성하는 것은 스페이스(S)를 채우도록 티타늄 질화물(TiN) 같은 배리어용 금속층을 형성하는 것을 포함할 수 있다.
도 4a 내지 4k는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 형성 방법을 설명하는 종단면도들이다.
도 4a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100c)를 형성 방법은, 기판(101)의 활성 영역(102) 상에 비트 라인 구조(120)들 및 컨택 패드(140)들을 형성하고, 상기 비트 라인 구조(120)들 및 상기 컨택 패드(140)들 상에 스토핑 절연층(150, stopping insulating layer), 하부 몰딩층(205, lower molding layer), 하부 서포터(210, lower supporter), 상부 몰딩층(215, upper molding layer), 및 제1 마스크 패턴(250)을 형성하는 것을 포함할 수 있다.
도 4b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은, 제1 마스크 패턴(250)을 식각 마스크로 이용하여 상기 상부 몰딩층(215), 상기 하부 서포터(210), 상기 하부 몰딩층(205) 및 상기 스토핑 절연층(150)을 선택적으로 제거하여 상기 컨택 패드(140)들의 상면을 노출하는 제1 홀(H1)들을 형성하는 것을 포함할 수 있다. 이후, 제1 마스크 패턴(250)은 제거될 수 있다.
도 4c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은, 상기 제1 홀들(H) 내에 스토리지 배리어 층(310a)과 스토리지 전극(310b)을 포함하는 스토리지 전극 그룹(310)을 형성하는 것을 포함할 수 있다. 상기 스토리지 배리어 층(310a)과 상기 스토리지 전극(310b)을 형성하는 것은 실리콘, 실리사이드 금속 및 금속 화합물 중 어느 하나를 포함할 수 있다. 상기 스토리지 전극 그룹(310)은 캐패시터의 하부 전극으로 해석될 수 있다.
도 4d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은, CMP (chemical mechanical polishing) 또는 에치-백 같은 평탄화 공정을 수행하여 상기 스토리지 배리어 층(310a)과 상기 스토리지 전극(310b)을 전기적 및 물질적으로 분리하는 것을 포함할 수 있다.
도 4e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은, 상기 상부 몰딩층(215)의 상부를 부분적으로 제거하는 것을 포함할 수 있다. 상기 스토리지 배리어 층(310a)의 측면의 일부가 노출될 수 있다.
도 4f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은, 상기 스토리지 배리어 층(310a)의 노출된 일부를 제거하는 것을 포함할 수 있다. 상기 스토리지 전극(310b)의 측면의 일부가 노출될 수 있다.
도 4g를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은, 상기 상부 몰딩층(215) 및 상기 스토리지 배리어 층(310a) 상에 상부 서포터(220)를 형성하는 것을 포함할 수 있다. 상기 상부 서포터(220)는 상기 하부 서포터(210)와 동일한 물질을 포함할 수 있다. 상기 상부 서포터(220)는 상기 스토리지 전극(310b)과 동일한 상면을 갖도록 평탄화될 수 있다.
도 4h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은, 상기 상부 서포터(220) 및 상기 스토리지 전극(310b) 상에 제2 마스크 패턴(260)을 형성하는 것을 포함할 수 있다. 상기 제2 마스크 패턴(260)은 스토리지 전극(310)들의 사이의 상기 상부 서포터(220)의 일부를 노출시키는 오프닝(O)을 가질 수 있다.
도 4i를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은, 상기 제2 마스크 패턴(260)를 식각 마스크로 이용하여 상기 상부 서포터(220), 상기 상부 몰딩층(215), 상기 하부 서포터(210) 및 상기 하부 몰딩층(205)을 선택적으로 제거하여 상기 스토핑 절연층(150)의 상면, 및 상기 스토리지 배리어 층(310a) 및 상기 스토리지 전극(310b)의 측면을 노출하는 제2 홀(H)을 형성하는 것을 포함할 수 있다. 이후, 상기 제2 마스크 패턴(260)는 제거될 수 있다.
도 4j를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은, 상기 상부 몰딩층(215) 및 상기 하부 몰딩층(205)을 제거하여 상부 스페이스(S1) 및 하부 스페이스(S2)를 형성하는 것을 포함할 수 있다.
도 4k를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은, 상기 스토리지 배리어 층(310a), 상기 스토리지 전극(310b), 및 상기 상기 상부 서포터(220)의 표면 상에 캐패시터 유전층(330)을 형성하는 것을 포함할 수 있다. 상기 캐패시터 유전층(330)은 상부 캐패시터 유전층(330a), 중간 캐패시터 유전층(330b), 및 하부 캐패시터 유전층(330c)을 포함할 수 있다. 상기 상부 캐패시터 유전층(330a)은 상기 스토리지 전극(310b)의 상면들 및 일부의 측면들 상에 형성될 수 있다. 상기 중간 캐패시터 유전층(330b)은 상기 상부 서포터들(220)의 하면들, 상기 스토리지 배리어 층(310a)의 상부의 측면들, 및 상기 하부 서포터들(210)의 상면들 상에 형성될 수 있다. 상기 하부 캐패시터 유전층(330c)은 상기 스토리지 배리어 층(310a)의 하부의 측면들 및 상기 스토핑 절연층(150) 상에 형성될 수 있다.
이후, 도 1c를 더 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은 상기 캐패시터 유전층(330) 상에 플레이트 전극(340)을 형성하고, 및 캐패시터 캡핑층(350)을 더 형성하여 캐패시터 구조를 형성하는 것을 포함할 수 있다. 플레이트 전극(330)은 캐패시터의 상부 전극으로 해석될 수 있다. 플레이트 전극(340)은 상부 플레이트 전극(341), 중간 플레이트 전극(342) 및 하부 플레이트 전극(343)을 포함할 수 있다.
본 발명의 실시예들에 의한 반도체 소자들(100a, 100b, 100c)을 형성하는 방법들에 의하면, 스토리지 전극(310b)을 형성하기 위한 홀들(H)을 형성하는 공정에서, 스토리지 전극(310b)의 측벽 일부를 식각하고, 식각된 스토리지 전극(310b)의 측벽에 상부 서포터(220)와 같은 물질로 채움으로써 상부 서포터(220)의 홀 크기를 크게 형성할 수 있고, 스토리지 전극(310b)을 지지해 주는 상부 서포터(220)를 보강할 수 있다. 그러므로, 스토리지 전극(310b) 사이에 형성된 상부 서포터(220)의 일정 선폭(CD)을 유지할 수 있고, 스토리지 전극(310b)의 크기를 줄여 스토리지 전극(310b) 간의 브릿지 발생을 제거하여 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 5는 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 저항성 메모리 소자들 중 적어도 하나를 포함하는 메모리 모듈(1200)을 개념적으로 도시한 도면이다.
도 5를 참조하면, 본 발명의 일 실시예에 의한 메모리 모듈(1200)은 모듈 기판(1210), 모듈 기판(1210) 상에 배치된 다수 개의 메모리 소자들(1220), 및 모듈 기판(1210)의 한 변 상에 배열된 다수 개의 터미널들(1230)을 포함할 수 있다. 모듈 기판(1210)은 PCB를 포함할 수 있다. 메모리 소자들(1220)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 저항성 메모리 소자들 중 하나를 포함할 수 있다. 다수 개의 터미널들(1230)은 구리 같은 금속을 포함할 수 있다. 상기 각 터미널들은 상기 각 반도체 소자들(1220)과 전기적으로 연결될 수 있다.
도 6 및 7은 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들(1300, 1400)을 개념적으로 도시한 블록다이어그램이다.
도 6을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(1300)은 바디(1310), 디스플레이 유닛(1360), 및 외부 장치(1370)를 포함할 수 있다.
바디(1310)는 마이크로 프로세서 유닛(Micro Processor Unit; 1320), 파워 공급부(Power Supply; 1330), 기능 유닛(Function Unit; 1340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 1350)을 포함할 수 있다. 바디(1310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 마이크로 프로세서 유닛(1320), 파워 공급부(1330), 기능 유닛(1340), 및 디스플레이 컨트롤 유닛(1350)은 바디(1310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 바디(1310)의 상면 혹은 바디(1310)의 내/외부에 디스플레이 유닛(1360)이 배치될 수 있다.
디스플레이 유닛(1360)은 디스플레이 컨트롤 유닛(1350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 디스플레이 유닛(1360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 디스플레이 유닛(1360)은 터치 스크린을 포함할 수 있다. 따라서, 디스플레이 유닛(1360)은 입출력 기능을 가질 수 있다.
파워 공급부(1330)는 전류 또는 전압을 마이크로 프로세서 유닛(1320), 기능 유닛(1340), 디스플레이 컨트롤 유닛(1350) 등으로 공급할 수 있다. 파워 공급부(1330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다.
마이크로 프로세서 유닛(1320)은 파워 공급부(1330)로부터 전압을 공급받아 기능 유닛(1340)과 디스플레이 유닛(1360)을 제어할 수 있다. 예를 들어, 마이크로 프로세서 유닛(1320)은 CPU 또는 AP (application processor)를 포함할 수 있다.
기능 유닛(1340)은 다양한 전자 시스템(1300)의 기능을 수행할 수 있다. 예를 들어, 기능 유닛(1340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다.
마이크로 프로세서 유닛(1320) 또는 기능 유닛(1340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다.
도 7을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(1400)은 버스(1420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(1414), 메모리 시스템(1412) 및 유저 인터페이스(1418)를 포함할 수 있다. 마이크로프로세서(1414)는 CPU 또는 AP를 포함할 수 있다. 전자 시스템(1400)은 마이크로프로세서(1414)와 직접적으로 통신하는 램(1416)을 더 포함할 수 있다. 마이크로프로세서(1414) 및/또는 램(1416)은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(1418)는 전자 시스템(1400)으로 정보를 입력하거나 또는 전자 시스템(1400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 유저 인터페이스(1418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 메모리 시스템(1412)은 마이크로프로세서(1414) 동작용 코드들, 마이크로프로세서(1414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(1412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 마이크로프로세서(1414), 램(1416), 및/또는 메모리 시스템(1412)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100a-100c: 반도체 소자 101: 기판
102: 활성 영역 120: 비트 라인 구조
120a: 비트 라인 컨택 플러그 120b: 비트 라인 전극
120c: 비트 라인 캡핑층 120d: 비트 라인 스페이서
130: 층간 절연층 140: 컨택 패드
150: 스토핑 절연층 205: 하부 몰딩층
210: 하부 서포터 215: 상부 몰딩층
220: 상부 서포터 235: 몰딩층
240: 서포터 250: 제1 마스크 패턴
260: 제2 마스크 패턴 310: 스토리지 전극 그룹
310a: 스토리지 배리어 층 310b: 스토리지 전극
330: 캐패시터 유전층 331, 330a: 상부 캐패시터 유전층
332, 330b: 중간 캐패시터 유전층
333, 330c: 하부 캐패시터 유전층
340: 플레이트 전극 341: 상부 플레이트 전극
342: 중간 플레이트 전극 343: 하부 플레이트 전극
350: 캐패시터 캡핑층

Claims (10)

  1. 반도체 기판 상의 층간 절연층;
    상기 기판 상에 상기 층간 절연층을 관통하여 형성된 컨택 패드들;
    상기 층간 절연막 상의 스토핑 절연층;
    상기 컨택 패드들의 상의 스토리지 전극들;
    상기 스토리지 전극들의 측면들과 접촉하는 스토리지 배리어층;
    상기 스토리지 전극들의 상부 부분들을 연결하는 상부 서포터들;
    상기 스토리지 전극들과 상기 상부 서포터들 사이의 사이드 서포터들;
    상기 스토리지 전극들의 중간 부분들을 연결하는 하부 서포터들;
    상기 스토리지 전극들과 상기 사이드 서포터들 및 상기 상부 서포터들 감싸는 캐패시터 유전층; 및
    상기 캐패시터 유전층 상의 플레이트 전극을 포함하되,
    상기 캐패시터 유전층은, 상기 하부 서포터들의 상면과 상기 상부 서포터들의 하면 및 상기 스토리지 전극들의 상면 상의 중간 캐패시터 유전층을 포함하고,
    상기 스토리지 배리어층의 상면이 상기 중간 캐패시터 유전층의 상면과 공면을 이루는 반도체 소자.
  2. 제1항에 있어서,
    상기 하부 서포터들은 상기 스토리지 전극들의 중간 영역들을 연결하며, 상기 상부 서포터와 상기 스토핑 절연층 사이에 형성되는 반도체 소자.
  3. 제2항에 있어서,
    상기 캐패시터 유전층은
    상기 하부 서포터들의 하면과 상기 스토핑 절연층의 상면 및 상기 스토리지 배리어 층의 하부의 측면 상의 하부 캐패시터 유전층; 및
    상기 스토리지 전극들의 상면과 상기 사이드 서포터들의 상면 및 상기 상부 서포터들의 상면 상의 상부 캐패시터 유전층을 더 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 플레이트 전극은
    상기 하부 캐패시터 유전층 상의 하부 플레이트 전극;
    상기 중간 캐패시터 유전층 상의 중간 플레이트 전극; 및
    상기 상부 캐패시터 유전층 상의 상부 플레이트 전극을 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 스토리지 전극들은 상기 상부 서포터들 및 상기 사이드 서포터들과 동일한 상면을 갖는 반도체 소자.
  6. 제1항에 있어서,
    상기 사이드 서포터들은 상기 스토리지 전극들의 상부 부분을 감싸는 반도체 소자.
  7. 반도체 기판 상의 층간 절연층;
    상기 기판 상에 상기 층간 절연층을 관통하여 형성된 컨택 패드들;
    상기 컨택 패드들의 상의 스토리지 전극들;
    상기 스토리지 전극들의 측면들과 접촉하는 스토리지 배리어층;
    상기 스토리지 전극들의 상부 부분들을 연결하는 상부 서포터들;
    상기 스토리지 전극들의 중간 부분들을 연결하는 하부 서포터들;
    상기 스토리지 전극들과 상기 상부 서포터들을 감싸는 캐패시터 유전층; 및
    상기 캐패시터 유전층 상의 플레이트 전극을 포함하며,
    상기 상부 서포터들은 상기 스토리지 전극들의 상부 측면들과 접촉하고, 상기 하부 서포터들은 상기 스토리지 배리어층의 측면들과 접촉하고,
    상기 스토리지 배리어층의 상면이 상부 서포터의 하부면과 공면을 이루는 반도체 소자.
  8. 제7항에 있어서,
    상기 층간 절연막의 스토핑 절연층을 더 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 캐패시터 유전층은
    상기 스토핑 절연층의 상면과 상기 스토리지 배리어 층의 하부의 측면 및 상기 하부 서포터들의 하면 상의 하부 캐패시터 유전층;
    상기 하부 서포터들의 상면과 상기 스토리지 전극들의 상면 및 상기 상부 서포터들의 하면 상의 중간 캐패시터 유전층; 및
    상기 상부 서포터들의 상면 및 상기 스토리지 전극들의 상면 상의 상부 캐패시터 유전층을 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 플레이트 전극은
    상기 하부 캐패시터 유전층 상의 하부 플레이트 전극;
    상기 중간 캐패시터 유전층 상의 중간 플레이트 전극; 및
    상기 상부 캐패시터 유전층 상의 상부 플레이트 전극을 포함하는 반도체 소자.
KR1020140104439A 2014-08-12 2014-08-12 서포터들을 갖는 반도체 소자 및 그의 형성 방법 KR102182569B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140104439A KR102182569B1 (ko) 2014-08-12 2014-08-12 서포터들을 갖는 반도체 소자 및 그의 형성 방법
US14/636,397 US9601494B2 (en) 2014-08-12 2015-03-03 Semiconductor devices having a supporter and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140104439A KR102182569B1 (ko) 2014-08-12 2014-08-12 서포터들을 갖는 반도체 소자 및 그의 형성 방법

Publications (2)

Publication Number Publication Date
KR20160019738A KR20160019738A (ko) 2016-02-22
KR102182569B1 true KR102182569B1 (ko) 2020-11-24

Family

ID=55302745

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140104439A KR102182569B1 (ko) 2014-08-12 2014-08-12 서포터들을 갖는 반도체 소자 및 그의 형성 방법

Country Status (2)

Country Link
US (1) US9601494B2 (ko)
KR (1) KR102182569B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102656866B1 (ko) 2017-01-24 2024-04-11 삼성전자주식회사 반도체 장치
KR102403619B1 (ko) * 2017-09-18 2022-05-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102515421B1 (ko) * 2018-12-20 2023-03-28 삼성전자주식회사 반도체 장치의 제조 방법
KR20210032844A (ko) 2019-09-17 2021-03-25 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR20210063577A (ko) 2019-11-25 2021-06-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090121315A1 (en) * 2007-11-13 2009-05-14 Peter Baars Method for producing an integrated circuit and arrangement comprising a substrate
US20090294907A1 (en) * 2008-06-02 2009-12-03 Stefan Tegen Semiconductor component with mim capacitor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100703833B1 (ko) * 2003-06-30 2007-04-05 주식회사 하이닉스반도체 이중 유전막을 구비한 캐패시터의 제조 방법
KR100688499B1 (ko) * 2004-08-26 2007-03-02 삼성전자주식회사 결정화 방지막을 갖는 유전막을 포함하는 ｍｉｍ 캐패시터및 그 제조방법
KR100889321B1 (ko) 2007-08-13 2009-03-18 주식회사 하이닉스반도체 원통형 하부전극을 구비한 캐패시터 제조 방법
KR20090037257A (ko) 2007-10-11 2009-04-15 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR20110078133A (ko) 2009-12-30 2011-07-07 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
US8680600B2 (en) 2011-12-27 2014-03-25 Rexchip Electronics Corporation Vertical transistor structure and method of manufacturing same
KR101895460B1 (ko) 2012-03-23 2018-09-05 삼성전자주식회사 커패시터 구조물 및 이의 형성 방법
US8618591B2 (en) 2012-04-25 2013-12-31 Rexchip Electronics Corporation Semiconductor device comprising pillar array and contact array

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090121315A1 (en) * 2007-11-13 2009-05-14 Peter Baars Method for producing an integrated circuit and arrangement comprising a substrate
US20090294907A1 (en) * 2008-06-02 2009-12-03 Stefan Tegen Semiconductor component with mim capacitor

Also Published As

Publication number Publication date
US9601494B2 (en) 2017-03-21
US20160049460A1 (en) 2016-02-18
KR20160019738A (ko) 2016-02-22

Similar Documents

Publication Publication Date Title
KR102295966B1 (ko) 나노와이어를 이용한 반도체 소자 형성 방법
KR102008319B1 (ko) 반도체 소자의 형성 방법
US9673300B2 (en) Semiconductor devices including a gate core and a fin active core and methods of fabricating the same
US9865738B2 (en) Fin field effect transistor (FinFET) having air gap and method of fabricating the same
KR102188063B1 (ko) 반도체 소자
US20160315081A1 (en) Semiconductor device having fin active regions and method of fabricating the same
KR102182569B1 (ko) 서포터들을 갖는 반도체 소자 및 그의 형성 방법
US20150155297A1 (en) Methods of fabricating semiconductor devices having double-layered blocking insulating layers
US9276074B2 (en) Methods of fabricating semiconductor devices having buried channel array
US9390961B2 (en) Semiconductor devices having plug insulators
KR101843442B1 (ko) 반도체 소자 제조 방법
KR102204387B1 (ko) 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법
US9786784B1 (en) Vertical field effect transistor and method of fabricating the same
KR102352232B1 (ko) 콘택 구조체들을 갖는 반도체 소자의 제조 방법
KR20150093471A (ko) 비트 라인 구조체 및 스토리지 컨택 플러그를 포함하는 반도체 소자
KR20160010069A (ko) 커패시터를 포함하는 반도체 장치 및 그 제조 방법
US20150079757A1 (en) Method of fabricating semiconductor device
US9559103B2 (en) Memory device including selectively disposed landing pads expanded over signal line
KR102070094B1 (ko) 저항 전극을 갖는 반도체 소자
US9620364B2 (en) Methods of manufacturing semiconductor device

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant