KR20160010069A - 커패시터를 포함하는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 개시된다. 기판 상에 순차적으로 적층된 몰드 막과 비산화물로 이루어진 예비 지지대 막을 관통하는 복수의 하부 전극들을 형성하고, 예비 지지대 막의 일부와 몰드 막을 제거하여 보이드를 형성하고, 산화물과 식각 선택비를 가지는 희생막으로 보이드를 채우고, 예비 지지대 막을 제거하고 희생막과 식각 선택비가 있는 산화물 지지대 패턴을 형성하고, 희생막을 제거하고 각 하부 전극 상에 유전막과 상부 전극을 순차적으로 형성한다.

Description

커패시터를 포함하는 반도체 장치 및 그 제조 방법{Semiconductor device including a capacitor and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는, 커패시터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 디램(DRAM) 장치와 같은 반도체 장치의 경우, 집적도가 높아지면서 각 소자들이 차지하는 면적은 줄어드는 반면, 필요한 정전 용량은 유지 또는 증가되고 있다. 이에 커패시터의 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있으며, 그 중 널리 알려진 방법이 실린더 형상 또는 필라(pillar) 형상으로 하부 전극을 형성하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 일 기술적 과제는 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 상기 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들은 반도체 장치의 제조 방법을 제공한다. 상기 방법은 기판 상에 몰드 막 및 예비 지지대 막을 순차적으로 형성하는 것; 상기 예비 지지대 막 및 상기 몰드 막을 관통하는 복수의 하부 전극들을 형성하는 것; 상기 복수의 하부 전극들 사이의 상기 예비 지지대 막을 부분적으로제거하여 상기 몰드 막의 상면을 노출시키는 개방 영역을 갖는 예비 지지대 막 패턴을 형성하는 것; 상기 몰드 막을 제거하여 상기 기판과 상기 예비 지지대 막 패턴 사이에 보이드를 형성하는 것; 상기 개방 영역 및 상기 보이드를 희생막으로 채우는 것; 및 상기 예비 지지대 막 패턴을 지지대 패턴으로 치환하는 것을 포함한다.
일 예로, 상기 예비 지지대 막 패턴을 상기 지지대 패턴으로 치환하는 것은, 상기 예비 지지대 막 패턴을 제거하여 상기 희생막 상면을 노출시키는 것; 상기 노출된 희생막 상면에 지지대 막을 형성하는 것; 및 상기 하부 전극들의 상면이 노출되도록 상기 지지대 막을 평탄화하여 상기 개방 영역을 제외한 상기 희생막 상면에 상기 지지대 패턴을 형성하는 것을 포함할 수 있다.
일 예로, 상기 방법은 상기 희생막을 제거하여 상기 복수의 하부 전극들을 노출시키는 것; 및 상기 복수의 하부 전극들 상에 유전막 및 상부 전극을 형성하는 것을 더 포함할 수 있다.
일 예로, 상기 하부 전극들의 상면은 상기 지지대 패턴의 상면과 실질적으로 동일한 높이에 위치하도록 형성될 수 있다.
일 예로, 상기 지지대 패턴은 상기 예비 지지대 막 패턴과 다른 물질을 포함할 수 있으며, 산화물을 포함할 수 있다.
일 예로, 상기 몰드 막은 반도체 산화물, 폴리실리콘, 비정질 실리콘, 실리콘-게르마늄, 및 이들의 조합들 중 적어도 하나를 포함하고, 상기 희생막은 스핀-온 하드 마스크(SOH) 물질 및/또는 폴리실리콘을 포함할 수 있다.
일 예로, 상기 복수의 하부 전극들은 실린더 형상 및/또는 필라 형상으로 형성될 수 있다.
일 예로, 상기 예비 지지대 막 패턴을 상기 지지대 패턴으로 치환하는 것은, 상기 예비 지지대 막 패턴을 제거하여 상기 희생막을 부분적으로 노출시키는 것; 상기 노출된 희생막의 일부를 부분적으로 제거하여 리세스를 형성하는 것; 및 상기 리세스 내에 제1 지지대 패턴, 추가 희생막, 및 제2 지지대 패턴을 순차적으로 형성하는 것을 포함할 수 있다.
일 예로, 상기 제1 지지대 패턴은 산화물 및/또는 질화물을 포함하고, 상기 제2 지지대 패턴은 산화물을 포함할 수 있다.
일 예로, 상기 방법은 상기 지지대 패턴 및 상기 희생막 상에 추가 몰드 막과 추가 예비 지지대 막을 순차적으로 형성하는 것; 상기 추가 예비 지지대 막과 상기 추가 몰드 막을 관통하여 상기 복수의 하부 전극들 상에 접촉하는 복수의 추가 하부 전극들을 각각 형성하는 것; 상기 복수의 추가 하부 전극들 사이의 상기 추가 예비 지지대 막을 부분적으로 제거하여 상기 추가 몰드 막의 상면을 노출시키는 추가 개방 영역을 갖는 추가 예비 지지대 막 패턴을 형성하는 것; 상기 추가 몰드 막을 제거하여 상기 지지대 패턴과 상기 추가 예비 지지대 막 패턴 사이에 추가 보이드를 형성하는 것; 상기 추가 개방 영역 및 상기 추가 보이드를 추가 희생막으로 채우는 것; 상기 추가 예비 지지대 막 패턴을 추가 지지대 패턴으로 치환하는 것; 상기 희생막과 추가 희생막을 제거하여 상기 복수의 하부 전극들과 상기 복수의 추가 하부 전극들을 노출시키는 것; 및 상기 복수의 하부 전극들과 복수의 추가 하부 전극들 상에 유전막 및 상부 전극을 형성하는 것을 더 포함할 수 있다.
일 예로, 상기 각 하부 전극들은 실린더 형상 및/또는 필라 형상으로 형성되고, 상기 각 추가 하부 전극들은 실린더 형상 및/또는 필라 형상으로 형성될 수 있다.
일 예로, 상기 지지대 패턴은 산화물 및/또는 질화물을 포함하고, 상기 추가 지지대 패턴은 산화물을 포함하되, 상기 추가 예비 지지대 막 패턴과 다른 물질을 포함할 수 있다.
일 예로, 상기 추가 하부 전극들의 상면은 상기 추가 지지대 패턴의 상면과 실질적으로 동일한 높이에 위치하도록 형성될 수 있다.
일 예로, 상기 추가 몰드 막은 반도체 산화물, 폴리실리콘, 비정질 실리콘, 실리콘-게르마늄, 및 이들의 조합들 중 적어도 하나를 포함하고, 상기 추가 희생막은 스핀-온 하드 마스크(SOH) 물질 및/또는 폴리실리콘을 포함할 수 있다.
일 예로, 상기 방법은 상기 기판과 상기 지지대 패턴 사이에 추가 지지대 패턴을 형성하는 것을 더 포함하되, 상기 지지대 패턴은 산화물을 포함할 수 있고, 상기 추가 지지대 패턴은 산화물 또는 질화물을 포함할 수 있으며, 상기 하부 전극들의 상면은 상기 지지대 패턴의 상면과 실질적으로 동일한 높이에 위치하도록 형성될 수 있다.
상기 방법은 기판 상에 순차적으로 형성된 몰드 막과 지지대 막을 관통하는 복수의 하부 전극들을 형성하는 것; 상기 복수의 하부 전극들 사이의 지지대 막의 일부를 제거하여 상기 몰드 막의 상면의 적어도 일부를 노출시키는 개방 영역을 가지는 지지대 패턴을 형성하는 것; 상기 몰드 막을 제거하여 상기 복수의 하부 전극들을 노출시키는 것; 및 상기 복수의 하부 전극들 상에 유전막 및 상부 전극을 형성하되, 상기 몰드 막은 스핀-온 하드 마스크(SOH) 물질을 포함하고, 상기 지지대 패턴은 산화물을 포함하고, 상기 하부 전극들은 폴리 실리콘을 포함한다.
일 예로, 상기 방법은 상기 기판과 상기 지지대 패턴 사이에 추가 지지대 패턴을 형성하는 것을 더 포함할 수 있다.
일 예로, 상기 지지대 패턴은 산화물을 포함할 수 있고, 상기 추가 지지대 패턴은 산화물 및/또는 질화물을 포함할 수 있다.
일 예로, 상기 복수의 하부 전극들은 실린더 형상, 필라 형상 또는 이들의 조합 형상을 포함할 수 있다.
본 발명의 실시예들은 반도체 장치를 제공한다. 상기 장치는 기판 상에 각각이 수직방향으로 연장되는 복수의 전극 구조물들; 및 상기 복수의 전극 구조물들 사이에 위치하고, 상기 각 전극 구조물들의 적어도 일부와 접촉하는 적어도 1층 이상의 지지대 패턴들을 포함하되, 상기 지지대 패턴들 중 상기 기판으로부터 가장 먼 거리에 위치하는 지지대 패턴은 산화물을 포함하고, 그 상면은 상기 전극 구조물들의 상면과 실질적으로 동일한 높이에 위치할 수 있다.
일 예로, 상기 복수의 전극 구조물들은 실린더 형상, 필라 형상 또는 이들의 조합 형상을 포함할 수 있다.
일 예로, 상기 지지대 패턴들은 상기 기판으로부터 수직 방향으로 제1 거리에 위치하는 제1 지지대 패턴과, 상기 기판으로부터 수직 방향으로 상기 제1 지지대 패턴보다 더 먼 제2 거리에 위치하는 제2 지지대 패턴을 포함하되, 인접하는 상기 전극 구조물들 사이의 상기 제1 지지대 패턴의 폭은 인접하는 상기 전극 구조물들 사이의 상기 제2 지지대 패턴의 폭보다 크고, 상기 각 전극 구조물들의 상부 폭은 하부 폭보다 클 수 있다.
일 예로, 상기 각 전극 구조물들은 상기 기판으로부터 수직 방향으로 제1 거리에 위치하는 제1 전극 구조물과, 상기 기판으로부터 수직 방향으로 상기 제1 전극 구조물보다 더 먼 제2 거리에 위치하면서 상기 제1 전극 구조물 상에 적어도 부분적으로 접촉하는 제2 전극 구조물을 포함하며, 상기 제1 지지대 패턴의 상면은 상기 제1 전극 구조물의 상면과 실질적으로 동일한 높이에 위치하고, 상기 제2 지지대 패턴의 상면은 상기 제2 전극 구조물의 상면과 실질적으로 동일한 높이에 위치하되, 상기 제1 전극 구조물은 필라 형상이고, 제2 전극 구조물은 실린더 형상일 수 있다.
본 발명의 기술적 사상에 따른 실시예들에 의한 반도체 장치는 보다치밀한 특성을 가지는 산화물로 이루어지는 커패시터 지지대 패턴을 포함함으로써 커패시터의 누설 전류 특성이 개선될 수 있다. 이에 따라, 커패시터들 사이의 이격 거리를 좁힐 수 있으므로, 상기 커패시터들의 정전 용량을 증대시킬 수 있다
도 1a은 예시적인 실시예들에 따른 반도체 장치의 전극 구조물 및 지지대 패턴 구조물의 배치를 설명하기 위한 평면도이고, 도 1b는 도 1a의 I-I 선에 따른 단면을 포함하는 상기 반도체 장치의 개략적인 사시도이다.
도 2a 내지 도 2e는 예시적인 실시예들에 따른 반도체 장치들의 요부(essential parts)를 각각 도시한 단면도들이다.
도 3a 내지 도 3f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 4a 내지 도 4f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 5a 내지 도 5b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 6a 내지 도 6b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 7a 내지 도 7c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 8a 내지 도 8c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도이다.
도 10은 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1a은 예시적인 실시예들에 따른 반도체 장치의 전극 구조물 및 지지대 패턴 구조물의 배치를 설명하기 위한 평면도이고, 도 1b는 도 1a의 I-I 선에 따른 단면을 포함하는 상기 반도체 장치의 개략적인 사시도이다. 설명의 편의를 위해, 상기 사시도에서는 상기 반도체 장치에 포함되는 일부 구성 요소들이 생략되었다.
상기 반도체 장치는 예를 들면, 디램(Dynamic Random Access Memory: DRAM) 장치의 셀 어레이(cell array) 영역에 적용될 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 1a 및 도 1b를 참조하면, 상기 반도체 장치는 기판(100) 내에 형성된 게이트 구조물(104)과, 기판(100) 상에 형성된 비트 라인 구조물(111), 전극 구조물(122) 및 지지대 패턴 구조물(127)을 포함할 수 있다.
기판(100)은, 예를 들면, 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질을 포함할 수 있으며, 에피택시얼 층, 실리콘 온 인슐레이터(Silicon On Insulator: SOI)층, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI)층, 세미컨덕터 온 인슐레이터(Semiconductor On Insulator: SeOI)층 등을 더 포함할 수도 있다. 한편, 활성 영역(active region) 및 필드 영역(field region)을 정의하기 위한 소자 분리막(105)이 기판(100) 상부에 형성될 수 있다.
게이트 구조물(104)은 기판(100) 내에서 일 방향, 예를 들어, X 방향으로 연장될 수 있다. 이에 따라, 게이트 구조물(104)은 기판(100)의 상기 활성 영역과 소자 분리막(102)을 가로지를 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(104)은 X 방향에 대해 실질적으로 수직한 Y 방향을 따라 복수 개로 배치될 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(104)은 매립 채널 어레이 트랜지스터(Buried Channel Array Transistor: BCAT)을 구성하는 매립 워드 라인일 수 있다. 이에 따라, 게이트 구조물(104)은 게이트 전극(102), 게이트 전극(102)의 저면 및 측벽을 감싸는 게이트 절연막 패턴(101), 및 게이트 전극(102) 및 게이트 절연막 패턴(101)의 상면을 커버하는 캐핑막 패턴(103)을 포함할 수 있다. 이때, 캐핑막 패턴(103)의 상면은 기판(100) 상면과 동일한 높이로 형성될 수 있으며, 이에 따라 캐핑막 패턴(103) 아래에 형성되는 게이트 전극(102)의 상면은 기판(100)의 상면보다 낮을 수 있다. 하지만 본 발명은 반드시 이에 한정되지는 않으며, 예를 들어, 게이트 구조물(104)은 플래너 트랜지스터(planar transistor)를 구성하는 워드 라인일 수도 있으며, 이때 상기 워드 라인은 기판(100) 상에 배치될 수 있다.
기판(100) 및 소자 분리막(105) 상에는 셀 블로킹 막(106), 층간 절연막(108) 및 식각 정지막(114)이 순차적으로 적층될 수 있다.
비트 라인 구조물(111)은 층간 절연막(108) 내에서, 예를 들어, 게이트 구조물(104)이 연장되는 방향과 수직한 Y 방향으로 연장될 수 있다. 이에 따라, 비트 라인 구조물(111)은 기판(100)의 상기 활성 영역과 소자 분리막(102) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 비트 라인 구조물(111)은 X 방향을 따라 복수 개로 배치될 수 있다. 이와는 달리, 비트 라인 구조물(111)은 기판(100) 내에 매립되는 매립 비트 라인일 수도 있으며, 이 경우에 상기 매립 비트 라인은 기판(100)의 상기 활성 영역과 소자 분리막(102)을 가로질러 관통할 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(111)은 순차적으로적층된 비트 라인(109) 및 마스크(110)를 포함할 수 있으며, 비트 라인 구조물(111)의 측벽에는 스페이서(113)가 더 형성될 수 있다. 한편, 비트 라인 구조물(111)은 기판(100)의 상기 활성 영역과 전기적으로 연결될 수 있다. 이때, 비트 라인 구조물(111)과 전기적으로 연결되는 상기 활성 영역은 게이트 구조물(104)의 일측에 인접하는 제1 소스/드레인 영역(미도시)일 수 있다.
예시적인 실시예들에 있어서, 전극 구조물(122)은 각 X 방향 및 Y 방향을 따라 기판(100) 상에 복수 개로 형성될 수 있다. 또한, 전극 구조물(122)은 도 1a의 I-I 선의 연장 방향인 S 방향을 따라서도 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상면에서 보았을 때, Y 방향으로 서로 인접하는 전극 구조물들(122) 사이에는 게이트 구조물(104)이 배치될 수 있다.
전극 구조물(122)은 기판(100) 상에서, X 방향과 Y 방향 모두에 수직한 방향, 예를 들면, Z 방향으로 연장되는 가늘고 긴 형상을 가질 수 있다. 일 실시예에 있어서, 전극 구조물(122)은 폭(width)에 대한 높이(height)의 비인 종횡비(aspect ratio)가 약 10 내지 35 사이의 범위에 속할 수 있다.
도 1b에서는 전극 구조물(122)이 필라(pillar) 형상으로 도시되었으나, 이와는 달리, 실린더(cylinder) 형상을 가질 수도 있다. 혹은, 전극 구조물(122)은 실린더 형상과 필라 형상이 조합된 형상을 가질 수도 있다. 본 명세서에서 필라 형상이란, 도 1b에 도시된 바와 같이, 속이 채워진 원기둥 형상을 의미한다. 전극 구조물(122)은 예를 들어, 도핑된 폴리실리콘, 텅스텐, 티타늄, 루테늄 등과 같은 금속, 루테늄 산화물과 같은 금속 산화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물, 및 이들의 조합들 중 적어도 하나를 포함할 수 있다.
전극 구조물(122)은 콘택 패드(112)를 통하여 게이트 구조물(104)의 타측에 인접한 상기 활성 영역에 형성된 제2 소스/드레인 영역(미도시)과 전기적으로 연결될 수 있다. 이때, 콘택 패드(112)는 층간 절연막(108)을 관통할 수 있으며, 전극 구조물(122)은 식각 정지막(114)를 관통하여 콘택 패드(112)와 전기적으로 연결될 수 있다. 본 명세서에서 전극 구조물(122)은 콘택 패드(112)를 통해 바로 기판(100)과 연결되는 것으로 도시되었으나, 반드시 이에 한정되지는 않는다. 예를 들어, 전극 구조물(122)은 적어도 하나의 콘택 패드(미도시) 및/또는 적어도 하나의 콘택 플러그(미도시)를 통해 기판(100)과 연결될 수도 있다.
전극 구조물(122)은 도 1a에 도시된 개수보다 더 많거나 혹은 적은 개수로 배치될 수도 있다. 예시적인 실시예들에 있어서, 전극 구조물(122)은 커패시터의 하부 전극일 수 있다. 하지만, 전극 구조물(122)은 반드시 이에 한정되는 것은 아니며, 높은 종횡비를 가지면서 반복적으로 배치되는 어떠한 구조물들에도 적용될 수 있다.
지지대 패턴 구조물(127)은 복수의 전극 구조물들(122) 사이에 배치되어 종횡비가 큰 전극 구조물들(122)이 기울어지는 것을 방지할 수 있다. 즉, 지지대 패턴 구조물(127)은 전극 구조물들(122)의 측면과 부분적으로 접촉함으로써 이들을 지지할 수 있다. 예시적인 실시예들에 있어서, 지지대 패턴 구조물(127)은 전극 구조물들(122)의 소정의 높이에서 기판(100)의 상면에 평행한 평판 형상을 가질 수 있다.
지지대 패턴 구조물(127)은 내부에 개방 영역(128)을 포함할 수 있다. 이때, 개방 영역(128)은 지지대 패턴 구조물(127)에 반복적 및/또는 규칙적으로 형성될 수 있다. 일 실시예에 있어서, 개방 영역(128)은 상면에서 보았을 때 직사각형 형상을 가질 수 있으나, 반드시 이에 한정되는 것은 아니다. 개방 영역(128)을 통해, 지지대 패턴 구조물(127)보다 아래에 위치한 전극 구조물(122)에 대하여 후속 공정을 수행할 수 있다. 예를 들어, 전극 구조물(122)이 디램 장치에 포함된 커패시터의 하부 전극인 경우, 전극 구조물(122)의 표면상에는 유전막(134)(도 2a 내지 도 2e 참조) 및 상부 전극 구조물(136, 138, 140, 142)(도 2a 내지 도 2e 참조)이 형성될 수 있다.
일 실시예에 있어서, 도 1b에 도시된 바와 같이, 지지대 패턴 구조물(127)은 내부에 제1 및 제2 개방 영역들(128a, 128b)을 각각 포함하는 제1 및 제2 지지대 패턴들(124, 126)을 구비할 수 있으며, 이들은 그 위치에 따라 각각 하부 지지대 패턴(124) 및 상부 지지대 패턴(126)으로 불릴 수도 있다. 이때, 상부 지지대 패턴(126)은 전극 구조물(122)의 상부의 적어도 일부와 접촉할 수 있으며, 하부 지지대 패턴(124)은 전극 구조물(122) 하부의 적어도 일부와 접촉할 수 있다. 예시적인 실시예들에 있어서, 하부 지지대 패턴(124)은 전극 구조물(122) 전체 높이의 1/2보다 더 높은 전극 구조물(122) 부분의 적어도 일부와 접촉할 수 있다. 각 하부 및 상부 지지대 패턴들(124, 126)은 적어도 1개 층 이상의 막 구조물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 개방 영역들(128a, 128b)은 적어도 부분적으로 수직적으로 서로 오버랩 될 수 있다.
예시적인 실시예들에 있어서, 전극 구조물(122)의 하부의 제1 폭(W1)은 전극 구조물(122) 상부의 제2 폭(W2)보다 작을 수 있다. 다시 말해, 인접하는 전극 구조물들(122)의 하부 사이의 제1 이격 거리(D1)는 인접하는 전극 구조물들(122)의 상부 사이의 제2 이격 거리(D2)보다 클 수 있다. 따라서, 상부 지지대 패턴(126)의 아래에 배치된 하부 지지대 패턴(124)의 인접 전극 구조물들(122) 사이의 제1 길이(L1)는 상부 지지대 패턴(126)의 인접 전극 구조물들(122) 사이의 제2 길이(L2)보다 클 수 있다.
지지대 패턴 구조물(127)이 포함하는 지지대 패턴들 중 최상단 지지대 패턴, 예를 들어 상부 지지대 패턴(126)은 산화물을 포함할 수 있다. 산화물은 예를 들어, 질화물보다 막 구조가 치밀하기 때문에 인접하는 전극 구조물들(122) 사이의 누설 전류를 방지할 수 있다. 이에 따라, 인접하는 전극 구조물들(122) 사이의 이격 거리를 줄일 수 있으므로, 각 전극 구조물들(122)의 폭을 상대적으로 크게 형성할 수 있다. 예를 들어, 전극 구조물(122)의 제1 및 제2 폭들(W1, W2)을 모두 크게 형성할 수 있으며, 그 결과 상기 반도체 장치의 커패시터 용량을 증대시킬 수 있다.
도 2a 내지 도 2e는 예시적인 실시예들에 따른 반도체 장치들의 요부(essential parts)를 각각 도시한 단면도들이다. 이때, 상기 각 단면도들은 도 1a의 I-I 선을 따라 절단한 단면도들이다. 도 2a 내지 도 2e에 있어서, 도 1a 내지 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 이에 따라 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 2a를 참조하면, 상기 반도체 장치는 기판(100) 내에 형성된 게이트 구조물(104)과, 기판(100) 상에 형성된 비트 라인 구조물(111), 제1 전극 구조물 및 제1 지지대 패턴 구조물을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(104), 비트 라인 구조물(111) 및 상기 제1 전극 구조물은 각각 복수 개로 형성될 수 있다. 이때, 각 게이트 구조물들(104) 및 각 비트 라인 구조물들(111)은 기판(100) 상면에 평행하면서 서로 수직한 방향들을 따라 연장될 수 있으며, 상기 각 제1 전극 구조물들은 기판(100) 상면에 수직한 방향으로 연장될 수 있다. 한편, 상기 제1 지지대 패턴 구조물은 상기 제1 전극 구조물들 사이에 형성되어 이들의 적어도 일부와 접촉할 수 있다.
기판(100) 상에는 활성 영역 및 필드 영역을 정의하는 소자 분리막(105)이 형성될 수 있다.
기판(100) 및 소자 분리막(105) 상에는 셀 블로킹 막(106), 층간 절연막(108) 및 식각 정지막(114)이 순차적으로 적층될 수 있다.
층간 절연막(108)은 비트 라인 구조물(111)을 내부에 수용할 수 있으며, 층간 절연막(108)과 셀 블로킹 막(106)을 관통하는 콘택 패드(112)를 통하여 상기 제1 전극 구조물과 기판(100)의 상기 활성 영역이 전기적으로 연결될 수 있다. 이때, 상기 제1 전극 구조물은 식각 정지막(114)를 관통하여 콘택 패드(112)와 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극 구조물은 실린더형 하부 전극(122S)을 포함할 수 있다. 일 실시예에 있어서, 상기 제1 전극 구조물의 상부 폭은 하부 폭보다 클 수 있다. 이에 따라, 인접하는 상기 제1 전극 구조물들의 하부 사이의 이격 거리는 이들의 상부 사이의 이격 거리보다 클 수 있다. 상기 제1 전극 구조물은 예를 들어, 도핑된 폴리실리콘, 텅스텐, 티타늄, 루테늄 등과 같은 금속, 루테늄 산화물과 같은 금속 산화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물, 및 이들의 조합들 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 지지대 패턴 구조물은 제1 지지대 패턴(124)을 포함할 수 있다. 이때, 제1 지지대 패턴(124)의 상면은 상기 제1 전극 구조물의 상면과 실질적으로 동일한 높이에 위치할 수 있다. 예시적인 실시예들에 있어서, 제1 지지대 패턴(124)은 내부에 제1 개방 영역(128a)을 포함할 수 있으며, , 산소를 함유하는 절연물, 예를 들어, 실리콘 산화물 및/또는 실리콘 산질화물을 포함할 수 있다.
상기 제1 전극 구조물 상에는 유전막(134) 및 상부 전극 구조물이 형성될 수 있다. 유전막(134)은 예를 들어, ZrO2, Al2O3, 및/또는 Hf2O3과 같은 고유전 물질을 포함할 수 있다. 상기 상부 전극 구조물은 예를 들어, 도핑된 폴리실리콘, 실리콘, 게르마늄, 실리콘-게르마늄(SiGe) 등과 같은 반도체 물질, 텅스텐, 티타늄, 루테늄 등과 같은 금속, 루테늄 산화물과 같은 금속 산화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물, 및 이들의 조합들 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 상부 전극 구조물은 복수의 층들을 포함할 수 있다. 일 실시예에 있어서, 상기 상부 전극 구조물은 순차적으로 적층된 제1 상부 전극(136), 제2 상부 전극(138) 및 제3 상부 전극(140)을 포함할 수 있다. 이때, 제1 상부 전극(136)은 예를 들어, 티타늄 질화물을 포함할 수 있고, 제2 상부 전극(138)은 예를 들어, 실리콘-게르마늄을 포함할 수 있으며, 제3 상부 전극(140)은 예들 들어, 텅스텐을 포함할 수 있다.
한편, 상기 상부 전극 구조물 상에는 반사 방지막(142)이 더 형성될 수 있으며, 반사 방지막(142)은 예를 들어, 실리콘 산질화물(SiON)을 포함할 수 있다.
도 2b를 참조하면, 상기 반도체 장치는 전극 구조물을 제외하고는 도 2a에 도시된 반도체 장치와 실질적으로 동일하다. 즉, 상기 반도체 장치는 제2 전극 구조물을 포함할 수 있으며, 상기 제2 전극 구조물은, 도 2a에 도시된 제1 전극 구조물이 포함하는 실린더형 하부 전극(122S, 도 2a 참조) 대신에, 필라형 하부 전극(122P)을 포함할 수 있다.
도 2c를 참조하면, 상기 반도체 장치는 지지대 패턴 구조물을 제외하고는 도 2a에 도시된 반도체 장치와 실질적으로 동일하다. 즉, 상기 반도체 장치는 제2 지지대 패턴 구조물을 포함할 수 있으며, 상기 제2 지지대 패턴 구조물은, 도 2a에 도시된 제1 지지대 패턴 구조물이 포함하는 제1 지지대 패턴(124)에 더하여, 제1 지지대 패턴(124)보다 높은 위치에 형성된 제2 지지대 패턴(126)을 더 포함할 수 있다.
제2 지지대 패턴(126)은 제1 전극 구조물들 사이에 형성되어, 이들의 적어도 일부와 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 지지대 패턴(124)은 상기 제1 전극 구조물의 전체 높이의 1/2보다 더 높은 부분의 적어도 일부와 접촉할 수 있으며, 제2 지지대 패턴(126)은 상기 제1 전극 구조물의 상부의 적어도 일부와 접촉할 수 있다. 제2 지지대 패턴(126)의 상면은 상기 제1 전극 구조물의 상면과 실질적으로 동일한 높이에 위치할 수 있다. 한편, 제1 지지대 패턴(124)이 제1 개방 영역(128a)을 포함하는 것에 대응하여, 제2 지지대 패턴(126)은 제2 개방 영역(128b)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 개방 영역들(128a, 128b)은 적어도 부분적으로 수직적으로 오버랩될 수 있다.
제2 지지대 패턴(126)은 산소를 함유하는 절연물, 예를 들어, 실리콘 산화물 및/또는 실리콘 산질화물을 포함할 수 있고, 제1 지지대 패턴(124)은 예를 들어, 산화물 및/또는 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극 구조물의 상부의 폭은 하부의 폭보다 클 수 있다. 이에 따라, 인접하는 상기 제1 전극 구조물들의 하부 사이의 이격 거리는 이들의 상부 사이의 이격 거리보다 클 수 있다. 또한, 인접하는 상기 제1 전극 구조물들 사이의 제1 지지대 패턴(124)의 폭은 인접하는 상기 제1 전극 구조물들 사이의 제2 지지대 패턴(126)의 폭보다 클 수 있다.
도 2c에서는 상기 제2 지지대 패턴 구조물이 2개의 지지대 패턴들(124, 126)만을 포함하는 것을 도시하고 있으나, 본 발명의 기술적 사상은 반드시 이에 한정되지는 않는다. 즉, 상기 제2 지지대 패턴 구조물은 3개 이상의 지지대 패턴들을 포함할 수도 있다. 이 경우, 상기 제2 지지대 패턴 구조물에 포함된 지지대 패턴들 중에서, 적어도 최상단의 지지대 패턴은 산소를 함유하는 절연물, 예를 들어 실리콘 산화물 및/또는 실리콘 산질화물을 포함할 수 있고, 상기 최상단의 지지대 패턴의 상면은 상기 제1 전극 구조물의 상면과 실질적으로 동일한 높이에 위치할 수 있다.
도 2d를 참조하면, 상기 반도체 장치는 전극 구조물을 제외하고는 도 2c에 도시된 반도체 장치와 실질적으로 동일하다. 즉, 상기 반도체 장치는 제2 전극 구조물을 포함하며, 상기 제2 전극 구조물은 필라형 하부 전극(122P)을 포함할 수 있다.
도 2e를 참조하면, 상기 반도체 장치는 전극 구조물을 제외하고는 도 2c에 도시된 반도체 장치와 실질적으로 동일하다.
즉, 상기 반도체 장치는 제3 전극 구조물을 포함하며, 상기 제3 전극 구조물은 기판(100) 상에 순차적으로 적층된 제1 및 제2 전극들을 구비할 수 있다. 이때, 상기 제2 전극은 상기 제1 전극과 수직적으로 오버랩되도록 상기 제1 전극 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 전극은 필라형 하부 전극(122P)일 수 있고, 상기 제2 전극은 실린더형 하부 전극(122S)일 수 있다. 하지만 본 발명의 기술적 사상은 반드시 이에 한정되지는 않으며, 상기 제1 및 제2 전극들은 실린더 형상 및 필라 형상의 조합으로 구성될 수 있다. 즉, 실린더형 제1 전극 및 실린더형 제2 전극, 실린더형 제1 전극 및 필라형 제2 전극, 필라형 제1 전극 및 실린더형 제2 전극, 또는 필라형 제1 전극 및 필라형 제2 전극이 형성될 수 있다.
한편, 상기 제1 전극의 상면은 제1 지지대 패턴(124)의 상면과 실질적으로 동일한 높이에 위치할 수 있으며, 상기 제2 전극의 상면은 제2 지지대 패턴(126)의 상면과 실질적으로 동일한 높이에 위치할 수 있다.
도 3a 내지 도 3f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 2a 및/또는 도 2b에 도시된 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되지는 않는다. 도 3a 내지 도 3f에 있어서, 도 1a 내지 도 1b 및 도 2a 내지 도 2e에서와 동일한 참조 부호는 동일 부재를 나타내며, 이에 따라 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 3a를 참조하면, 기판(100) 상부에 활성 영역 및 필드 영역을 한정하는 소자 분리막(105)이 형성된다. 기판(100)의 상기 활성 영역과 소자 분리막(105)을 관통하는 게이트 구조물(104)이 형성된다. 예시적인 실시예들에 있어서, 게이트 구조물(104)은 게이트 절연막 패턴(101), 게이트 전극(102) 및 캐핑막 패턴(103)을 포함하도록 형성될 수 있다.
이후, 기판(100) 및 소자 분리막(105) 상에 셀 블로킹 막(106)이 형성된다. 셀 블로킹 막(106) 상에 기판(100)의 상기 활성 영역과 전기적으로 연결되는 비트 라인 구조물(111)이 형성된다. 이때, 기판(100)의 상기 활성 영역은 제1 소스/드레인 영역(미도시)일 수 있다. 예시적인 실시예들에 있어서, 비트 라인 구조물(111)은 순차적으로 적층된 비트 라인(109) 및 마스크(110)를 포함하도록 형성될 수 있다. 또한, 비트 라인 구조물(111)의 측벽에는 스페이서(113)가 더 형성될 수 있다. 셀 블로킹 막(106)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 이들의 조합들 중 적어도 하나를 포함하도록 형성될 수 있다.
비트 라인 구조물(111) 및 스페이서(113)을 덮는 층간 절연막(108)이 기판(100) 상에 형성될 수 있다. 층간 절연막(108)은 예를 들어, 실리콘 산화물을 포함하도록 형성될 수 있다. 비트 라인 구조물(111)의 상면이 노출될 때까지 층간 절연막(108) 상부를 평탄화한 후, 층간 절연막(108)과 셀 블로킹 막(106)을 관통하는 콘택 패드(112)가 형성될 수 있다. 콘택 패드(112)는 기판(100)의 상기 활성 영역과 전기적으로 연결될 수 있다. 이때, 상기 활성 영역은 제2 소스/드레인 영역(미도시)일 수 있다.
콘택 패드(112)가 형성된 층간 절연막(108) 상에 식각 정지막(114), 제1 몰드 막(116) 및 예비 지지대 막(118L)이 순차적으로 형성된다. 식각 정지막(114)은 예를 들어, 실리콘 질화물을 포함하도록 형성될 수 있다. 제1 몰드 막(116)은 예비 지지대 막(118L)에 대하여 식각 선택비를 갖는 물질을 포함하도록 형성될 수 있다. 예시적인 실시예에 있어서, 제1 몰드 막(116)은 반도체 산화물 층 및/또는 반도체 층을 포함하도록 형성될 수 있다. 이때, 상기 반도체 산화물 층은 예를 들어, 테오스(Tetra Ethyl Ortho Silicate: TEOS) 산화물, 고밀도 플라즈마(High Density Plasma: HDP) 산화물 등과 같은 산화물을 포함하도록 형성될 수 있다. 상기 고밀도 플라즈마 산화물은 상기 테오스 산화물보다 식각 속도가 낮을 수 있다. 일 실시예에 있어서, 제1 몰드 막(116)은 식각 정지막(114) 상에 순차적으로 형성된 테오스 산화물 층 및 고밀도 플라즈마 산화물 층을 포함하도록 형성될 수 있다. 한편, 상기 반도체 층은 예를 들어, 폴리실리콘, 비정질 실리콘, 및/또는 실리콘-게르마늄 등을 포함하도록 형성될 수 있다.
예비 지지대 막(118L)은 제1 몰드 막(116)에 대해 식각 선택비가 있는 물질을 포함하도록 형성될 수 있다. 예를 들어, 예비 지지대 막(118L)은 실리콘 질화물을 포함하도록 형성될 수 있다.
예비 지지대 막(118L), 제1 몰드 막(116) 및 식각 정지막(114)을 패터닝하여 이들을 관통하는 제1 콘택 홀(120)을 형성한다. 제1 콘택 홀(120)은 콘택 패드(112)의 상면의 적어도 일부를 노출시킬 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 홀(120)은 복수 개로 형성될 수 있다.
각 제1 콘택 홀들(120) 내에 콘택 패드(112)와 전기적으로 연결되는 제1 전극 구조물이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 전극 구조물은 실린더형 하부 전극(122S)을 포함할 수 있다. 하지만 본 발명의 기술적 사상은 반드시 이에 한정되지는 않으며, 도 2b에 도시된 것처럼, 제1 콘택 홀(120) 내에 필라형 하부 전극(122P)을 포함하는 제2 전극 구조물이 형성될 수도 있다. 이때, 상기 각 제1 및 제2 전극 구조물들, 즉 실린더형 하부 전극(122S) 및/또는 필라형 하부 전극(122P, 도 2b 참조)은, 예를 들어, 도핑된 폴리실리콘, 텅스텐, 티타늄, 루테늄 등과 같은 금속, 루테늄 산화물과 같은 금속 산화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물, 및 이들의 조합들 중 적어도 하나를 포함하도록 형성될 수 있다.
이하에서는 설명의 편의를 위해서, 실린더형 하부 전극(122S)을 포함하는 상기 제1 전극 구조물을 구비하는 반도체 장치에 대해서만 도시하여 설명하기로 한다.
도 3b를 참조하면, 제1 마스크 패턴(130)을 이용하여 실린더형 하부 전극들(122S) 사이의 예비 지지대 막(118L)의 일부를 제거함으로써, 제1 몰드 막(116)의 상면의 일부를 노출시키는 제1 개방 영역(128a)을 갖는 예비 지지대 막 패턴(118)을 형성할 수 있다.
도 3c를 참조하면, 제1 마스크 패턴(130)을 제거하기 전 또는 후에, 제1 몰드 막(116)을 제거하여 실린더형 하부 전극들(122S)의 표면을 노출시키는 보이드(VC)를 형성한다.
예시적인 실시예들에 있어서, 제1 몰드 막(116)은 제1 개방 영역(128a)을 통하여 식각 용액을 주입함으로써 제거될 수 있다. 이때, 제1 몰드 막(116)은 상기 식각 용액에 대하여 예비 지지대 막 패턴(118) 및 식각 정지막(114)보다 식각률이 높을 수 있다.
도 3d를 참조하면, 보이드(VC)를 희생막(132)으로 채울 수 있다.
희생막(132)은 예비 지지대 막 패턴(118)에 대해 식각 선택비를 갖는물질을 포함하도록 형성될 수 있다. 이에 따라, 희생막(132)은 예를 들어, 스핀-온 하드 마스크(SOH) 물질 및/또는 불순물이 도핑되지 않은 폴리실리콘을 포함하도록 형성될 수 있다. 다만, 실린더형 하부 전극(122S)이 도핑된 폴리실리콘을 포함하는 경우에는, 희생막(132)은 폴리실리콘 이외의 물질을 포함하도록 형성될 수 있다.
도 3e를 참조하면, 예비 지지대 막 패턴(118)을 제1 지지대 패턴(124)으로 치환할 수 있다.
예시적인 실시예들에 있어서, 제1 지지대 패턴(124)은 예비 지지대 막 패턴(118)을 제거하여 희생막(132) 상면을 노출시키고, 상기 노출된 희생막(132) 상면에 지지대 막을 형성한 후, 실린더형 하부 전극들(122S)의 상면이 노출되도록 상기 지지대 막을 평탄화함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있다. 이에 따라, 제1 지지대 패턴(124)은 제1 개방 영역(128a)을 제외한 희생 막(132) 상에 형성될 수 있으며, 제1 지지대 패턴(124)의 상면은 실린더형 하부 전극들(122S)의 상면과 실질적으로 동일한 높이에 위치하도록 형성될 수 있다.
제1 지지대 패턴(124)은 희생막(132)에 대해 식각 선택비를 갖는 물질을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 지지대 패턴(124)은 예비 지지대 막 패턴(118)과 다른 물질, 예를 들어, 산소를 함유하는 절연물, 예들 들어, 실리콘 산화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다.
도 3f를 참조하면, 희생막(132)을 제거함으로써 실린더형 하부 전극들(122S)의 표면을 노출시킬 수 있다. 다만, 제1 지지대 패턴(124)은 실린더형 하부 전극들(122S)의 상부에 접촉하면서 여전히 잔류할 수 있다.
예시적인 실시예들에 있어서, 희생막(132)은 제1 개방 영역(128a)을 통하여 식각 용액을 주입함으로써 제거될 수 있다. 이때, 희생막(132)은 상기 식각 용액에 대하여 제1 지지대 패턴(124) 및 식각 정지막(114)보다 식각률이 높을 수 있다.
이후, 실린더형 하부 전극들(122S) 상에 유전막(134), 제1 상부 전극(136), 제2 상부 전극(138), 제3 상부 전극(140) 및 반사 방지막(142)을 순차적으로 형성함으로써, 도 2a 및/또는 도 2b에 도시된 반도체 장치를 제조할 수 있다.
전술한 반도체 장치의 제조 방법에서, 제1 지지대 패턴(124)은 막질 구조가 치밀한 산화물을 포함하도록 형성되므로, 실린더형 하부 전극(122S) 또는 필라형 하부 전극(122P)의 폭을 크게 형성할 수가 있다. 따라서, 인접하는 하부 전극들(122S, 122P) 사이의 누설 전류를 방지하면서도 커패시터의 정전 용량을 증대시킬 수 있다. 또한, 커패시터의 정전 용량이 증대되므로, 실린더형 하부 전극(122S) 또는 필라형 하부 전극(122P)이 상대적으로 낮은 높이를 갖도록 형성될 수 있다.
도 4a 내지 도 4f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 2c, 도 2d, 및/또는 도 2e에 도시된 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 도 4a 내지 도 4f에 있어서, 도 3a 내지 도 3f에서와 동일한 참조 부호는 동일 부재를 나타내며, 이에 따라 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 4a를 참조하면, 도 3e에 도시된 결과물 상에 추가 식각 정지막(114-1), 추가 제1 몰드 막(116-1) 및 추가 예비 지지대 막(118L-1)을 순차적으로 형성한다. 추가 식각 정지막(114-1), 추가 제1 몰드 막(116-1) 및 추가 예비 지지대 막(118L-1)은 도 3a 내지 도 3f의 식각 정지막(114), 제1 몰드 막(116) 및 예비 지지대 막(118L)과 각각 실질적으로 동일하므로 이에 대한 상세한 설명은 생략한다. 한편, 추가 식각 정지막(114-1)은 형성하지 않을 수도 있다.
추가 예비 지지대 막(118L-1), 추가 제1 몰드 막(116-1) 및 추가 정지막(114-1)을 관통하면서 각 실린더형 하부 전극들(122S)의 적어도 일부를 노출하는 추가 제1 콘택 홀(120-1)을 형성한다.
이후, 각 추가 제1 콘택 홀들(120-1) 내에 노출된 각 실린더형 하부 전극들(122S)에 접촉하는 실린더형 추가 하부 전극(122S-1)을 형성한다. 하지만, 본 발명의 기술적 사상은 반드시 이에 한정되지는 않으며, 실린더형 하부 전극(122S) 상에 필라형 추가 하부 전극이 형성될 수도 있다.
즉, 하부 전극 및 상기 하부 전극 상에 형성되는 추가 하부 전극은 실린더 형상 및 필라 형상의 조합으로 구성될 수 있다. 이에 따라, 실린더형 하부 전극 및 실린더형 추가 하부 전극, 실린더형 하부 전극 및 필라형 추가 하부 전극, 필라형 하부 전극 및 실린더형 추가 하부 전극, 또는 필라형 하부 전극 및 필라형 추가 하부 전극이 형성될 수 있다. 다만 이하에서는 설명의 편의를 위해서, 실린더형 하부 전극 및 실린더형 추가 하부 전극이 형성된 반도체 장치에 대해서만 도시하고 설명하기로 한다.
실린더형 추가 하부 전극(122S-1)은 도 3a 내지 도 3f를 참조로 설명한 실린더형 하부 전극(122S)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다.
도 4b를 참조하면, 도 3b를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 추가 제1 마스크 패턴(130-1)을 이용하여 제2 개방 영역(128b)을 갖는 추가 예비 지지대 막 패턴(118-1)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 개방 영역(128b)은 제1 개방 영역(128a)과 적어도 부분적으로 수직적으로 오버랩되도록 형성될 수 있다.
도 4c를 참조하면, 도 3c를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 추가 제1 몰드 막(116-1)을 제거하여 실린더 형상의 추가 하부 전극들(122S-1)의 표면을 노출시키는 추가 보이드(VC1)를 형성할 수 있다.
도 4d를 참조하면, 도 3d를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 추가 보이드(VC1)를 추가 희생막(132-1)으로 채울 수 있다. 추가 희생막(132-1)은 예를 들어, 스핀-온 하드 마스크(SOH) 물질 및/또는 불순물이 도핑되지 않은 폴리실리콘을 포함하도록 형성될 수 있다.
도 4e를 참조하면, 도 3e를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 추가 예비 지지대 막 패턴(118-1)을 제2 지지대 패턴(126)으로 치환할 수 있다. 제2 지지대 패턴(126)은 추가 예비 지지대 막 패턴(118-1)을 제거하여 추가 희생막(132-1)의 상면을 노출시키고, 상기 노출된 추가 희생막(132-1) 상면에 추가 지지대 막을 형성한 후, 실린더형 추가 하부 전극(122S-1)의 상면이 노출되도록 상기 추가 지지대 막을 평탄화함으로써 형성될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있다. 이에 따라, 제2 지지대 패턴(126)은 제2 개방 영역(128b)을 제외한 추가 희생막(132-1) 상에 형성될 수 있으며, 제2 지지대 패턴(126)의 상면은 실린더형 추가 하부 전극(122S-1)의 상면과 실질적으로 동일한 높이에 위치하도록 형성될 수 있다.
제1 지지대 패턴(124)은 예를 들어, 산화물 및/또는 질화물을 포함하도록 형성될 수 있으며, 제2 지지대 패턴(126)은 추가 예비 지지대 막 패턴(118-1)과 다른 물질이며, 산소를 함유하는 절연물, 예를 들어, 실리콘 산화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다.
도 4f를 참조하면, 도 3f를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 희생막(132) 및 추가 희생막(132-1)을 제거하여 실린더형 하부 전극들(122S) 및 실린더 형상의 추가 하부 전극들(122S-1)의 표면을 노출시킬 수 있으며, 제1 지지대 패턴(124)과 제2 지지대 패턴(126)은 실린더형 하부 전극들(122S) 및 실린더형 추가 하부 전극들(122S-1)의 각 상부에 접촉하도록 잔류할 수 있다. 희생막(132)및 추가 희생막(132-1)은 각각 제1 개방 영역(128a) 및 제2 개방 영역(128b)을 통하여 식각 용액을 주입함으로써 제거될 수 있다. 이때, 희생막(132) 및 추가 희생막(132-1)은 상기 식각 용액에 대하여 제1 지지대 패턴(124), 제2 지지대 패턴(126) 및 식각 정지막(114)보다 식각률이 높을 수 있다.
상기 추가 식각 정지막(114-1)은 제거될 수 있으나, 본 발명의 기술적 사상은 반드시 이에 한정되지는 않으며, 추가 식각 정지막(114-1)이 제1 및 제2 개방 영역들(128a, 128b)을 제외한 제1 지지대 패턴(124) 상에 잔류할 수도 있다.
한편, 실린더형 하부 전극(122S)에 의해 정의되는 내부 공간을 채우는 희생막(132) 부분 및 실린더형 추가 하부 전극(122S-1)에 의해 정의되는 내부 공간을 채우는 추가 희생막(132-1) 부분과, 실린더형 추가 하부 전극(122S-1)의 바닥부를 제거함으로써, 실린더형 하부 전극(122S) 및 실린더형 추가 하부 전극(122S-1)이 병합된 일체형의 실린더형 하부 전극(122S, 122S-1)을 형성할 수 있다.
일 실시예에 있어서, 실린더형 추가 하부 전극(122S-1)을 형성하기 이전에, 실린더형 하부 전극(122S)의 상기 내부 공간에 채워진 희생막(132) 부분을 미리 제거할 수 있다.
일 실시예에 있어서, 실린더형 추가 하부 전극(122S-1)을 형성하기 이전에, 실린더형 하부 전극(122S)의 상기 내부 공간에 채워진 희생막(132) 부분 상에 산화막 또는 질화막을 형성한 후, 실린더형 추가 하부 전극(122S-1)의 상기 내부 공간에 채워진 추가 희생막(132-1) 부분, 실린더형 추가 하부 전극(122S-1)의 바닥부, 상기 산화막 또는 질화막, 및 실린더형 하부 전극(122S)의 상기 내부 공간에 채워진 희생막(132) 부분을 차례로 제거함으로써, 일체적으로 형성된 실린더형 하부 전극(122S, 122S-1)을 형성할 수 있다.
이후, 각 하부 전극들(122S, 122P) 상에 유전막(134), 제1 상부 전극(136), 제2 상부 전극(138), 제3 상부 전극(140) 및 반사 방지막(142)를 순차적으로 형성함으로써, 도 2c, 도 2d 및/또는 도 2e의 반도체 장치를 제조할 수 있다.
도 5a 내지 도 5b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 2c, 도 2d, 및/또는 도 2e에 도시된 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 도 5a 내지 도 5b에 있어서, 도 3a 내지 도 3f에서와 동일한 참조 부호는 동일 부재를 나타내며, 이에 따라 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 5a를 참조하면, 도 3d의 결과물 상에 예비 지지대 막 패턴(118)의 상면을 노출시키는 제2 마스크 패턴(144)을 희생막(132) 및 실린더형 하부 전극(122S) 상에 형성하고, 이를 식각 마스크로 사용하여 예비 지지대 막 패턴(118)을 제거할 수 있다. 다만, 도 5a에 도시된 실린더형 하부 전극(122S)은 도 3d에 도시된 실린더형 하부 전극(122S)보다 높은 높이를 갖도록 형성될 수 있다. 이에 따라, 개방 영역(128)이 형성된 희생막(132) 부분을 제외한 나머지 희생막(132) 부분의 상면이 노출될 수 있다. 이와는 달리, 예비 지지대 막 패턴(118)은 제2 마스크 패턴(144)을 사용하지 않고 제거될 수도 있다.
상기 노출된 희생막(132) 부분의 상부를 제거하여 리세스(146)를 형성할 수 있으며, 이에 따라 희생막(132)은 희생막 패턴(132-2)으로 전환될 수 있다. 리세스(146)는 개방 영역(128)이 형성된 부분을 제외한 인접하는 실린더형 하부 전극들(122S) 사이에 형성될 수 있다. 물론, 도 3a 내지 도 3f를 참조로 설명한 공정들에서와 마찬가지로, 상기 반도체 장치는 실린더형 하부 전극(122S) 대신에 필라형 하부 전극(122P, 도 2d 참조)을 포함할 수도 있다.
도 5b를 참조하면, 제2 마스크 패턴(144)을 제거한 후, 리세스(146) 내에 제1 지지대 패턴(124), 추가 희생막(132-3) 및 제2 지지대 패턴(126)을 순차적으로 형성할 수 있다. 이때, 제1 지지대 패턴(124) 및 제2 지지대 패턴(126)은 개방 영역(128)에 수직적으로 오버랩되는 제1 및 제2 개방 영역들(128a, 128b)을 각각 포함할 수 있다.
제1 지지대 패턴(124)은 예를 들어, 산화물 또는 질화물을 포함하도록 형성될 수 있으며, 제2 지지대 패턴(126)은 산소를 함유하는 절연물, 예를 들어, 실리콘 산화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다. 희생막 패턴(132-2) 및 추가 희생막(132-3)은 예를 들어, 스핀-온 하드 마스크(SOH) 물질 및/또는 불순물이 도핑되지 않은 폴리실리콘을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 지지대 패턴(126)은 추가 희생막(132-3) 상에 추가 지지대 막을 형성한 후, 실린더형 하부 전극(122S)의 상면이 노출될 때까지 상기 추가 지지대 막을 평탄화함으로써 형성될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있으며, 제2 지지대 패턴(126)의 상면은 하부 전극(122S)의 상면과 실질적으로 동일한 높이에 위치하도록 형성될 수 있다.
이후, 도 3f 또는 도 4f를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 추가 희생막(132-3) 및 희생막 패턴(132-2)을 제거한 후, 각 하부 전극들(122S) 상에 유전막(134), 제1 상부 전극(136), 제2 상부 전극(138), 제3 상부 전극(140) 및 반사 방지막(142)를 형성함으로써, 도 2c, 도 2d 및/또는 도 2e의 반도체 장치를 제조할 수 있다.
도 6a 내지 도 6b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 2c, 도 2d, 및/또는 도 2e에 도시된 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 상기 반도체 장치의 제조 방법은 하부 전극을 형성하기 이전에 지지대 패턴을 형성하는 점을 제외하고는, 도 3a 내지 도 3f를 참조로 설명한 반도체 장치의 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 도 6a 내지 도 6b에 있어서, 도 3a 내지 도 3f에서와 동일한 참조 부호는 동일 부재를 나타내며, 이에 따라 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 6a를 참조하면, 도 3a를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 기판(100) 및 소자 분리막(105)을 관통하는 게이트 구조물(104)을 형성하고, 기판(100) 및 소자 분리막(105) 상에 셀 블로킹 막(106), 비트 라인 구조물(111) 및 스페이서(113)를 형성하며, 비트 라인 구조물(111)을 덮는 층간 절연막(108) 및 이를 관통하는 콘택 패드(112)를 형성한 후, 층간 절연막(108) 및 콘택 패드(112) 상에 식각 정지막(114)을 형성한다.
이후, 식각 정지막(114) 상에 제1 몰드 막(116), 제1 지지대 패턴(124), 추가 제1 몰드 막(116-2) 및 추가 예비 지지대 막(118L-2)을 순차적으로 형성한다.
도 6b를 참조하면, 추가 예비 지지대 막(118L-2), 추가 제1 몰드 막(116-2), 및 제1 몰드 막(116)을 부분적으로 식각하여 복수의 제2 콘택 홀들(120-2)을 형성한다. 예시적인 실시예들에 있어서, 제2 콘택 홀들(120-2)은 제1 지지대 패턴(124) 사이의 추가 제1 몰드 막(116-2) 부분 및 그 아래의 제1 몰드 막(116) 부분을 관통하도록 형성될 수 있으며, 제1 지지대 패턴(124)은 내부에 제1 개방 영역(128a)을 가질 수 있다.
이후, 각 제2 콘택 홀들(120-2) 내에 실린더형 하부 전극(122S)이 형성될 수 있다. 이와는 달리, 각 제2 콘택 홀들(120-2) 내에는 필라형 하부 전극(122P, 도 2d 참조)이 형성될 수도 있다.
한편, 추가 예비 지지대 막(118L-2)을 제2 지지대 패턴(126)으로 치환하고, 유전막(134), 제1 상부 전극(136), 제2 상부 전극(138), 제3 상부 전극(140) 및 반사 방지막(142)을 형성함으로써, 도 2c, 도 2d 및/또는 도 2e의 반도체 장치를 제조할 수 있다.
제1 지지대 패턴(124)는 예를 들어, 산화물 및/또는 질화물을 포함하도록 형성될 수 있고, 제2 지지대 패턴(126)은 산소를 함유하는 절연물, 예를 들어, 실리콘 산화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다. 제1 지지대 패턴(124)이 산화물을 포함하는 경우, 제1 몰드 막(116) 및 추가 제1 몰드 막(116-2)은 폴리실리콘, 비정질 실리콘, 및/또는 실리콘-게르마늄 등과 같은 반도체 물질을 포함하도록 형성될 수 있다.
한편, 실린더형 하부 전극(122S)의 상면은 제2 지지대 패턴(126)의 상면과 실질적으로 동일한 높이에 위치하도록 형성될 수 있다.
도 7a 내지 도 7c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 2c, 도 2d, 및/또는 도 2e에 도시된 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 도 7a 내지 도 7c에 있어서, 도 3a 내지 도 3f에서와 동일한 참조 부호는 동일 부재를 나타내며, 이에 따라 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 7a를 참조하면, 도 6a를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 기판(100) 상에 식각 정지막(114) 및 그 하부의 구조물들을 형성한 후, 식각 정지막(114) 상에 제1 몰드 막(116), 지지대 막(124L), 추가 제1 몰드 막(116-3) 및 추가 예비 지지대 막(118L-3)을 순차적으로 형성한다.
추가 예비 지지대 막(118L-3), 추가 제1 몰드 막(116-3), 지지대 막(124L) 및 제1 몰드 막(116)을 부분적으로 식각하여 복수의 제3 콘택 홀들(120-3)을 형성한다.
각 제3 콘택 홀들(120-3) 내에 실린더형 하부 전극(122S)이 형성 될 수 있다. 이와는 달리, 각 제3 콘택 홀들(120-3) 내에는 필라형 하부 전극(122P, 도 2d 참조)이 형성될 수도 있다.
도 7b를 참조하면, 도 3b 내지 도 3c를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제3 마스크 패턴(148)을 이용하여 실린더형 하부 전극들(122S) 사이의 추가 예비 지지대 막(118L-3)의 일부를 제거할 수 있다. 이에 따라, 추가 제1 몰드 막(116-3)의 일부 상면을 노출시키는 제2 개방 영역(128b)을 갖는 추가 예비 지지대 막 패턴(118-3)을 형성할 수 있다.
이후, 추가 제1 몰드 막(116-3)을 제거함으로써, 실린더형 하부 전극들(122S)의 일부 표면과 지지대 막(124L)의 상면을 노출시키는 보이드(VC2)를 형성할 수 있다.
도 7c를 참조하면, 도 3b 내지 도 3c를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1 개방 영역(128a)을 갖는 제1 지지대 패턴(124)을 형성할 수 있다.
이후, 제1 몰드 막(116)을 제거함으로써, 실린더형 하부 전극들(122S)의 나머지 표면을 노출시키는 보이드(VC3)를 형성할 수 있다.
이후, 도 3d 내지 도 3f를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 도 2c, 도 2d 및/또는 도 2e의 반도체 장치를 제조할 수 있다.
일 실시예에 있어서, 추가 예비 지지대 막 패턴(118-3)은 도 2c 내지 도 2e의 제2 지지대 패턴(126)으로 치환될 수 있다.
제1 지지대 패턴(124)은 예를 들어, 산화물 및/또는 질화물을 포함할 수 있고, 제2 지지대 패턴(126)은 산소를 함유하는 절연물, 예를 들어, 실리콘 산화물 및/또는 실리콘 산질화물을 포함할 수 있다. 제1 지지대 패턴(124)이 산화물을 포함하는 경우, 제1 몰드 막(116) 및 추가 제1 몰드 막(116-3)은 폴리실리콘, 비정질 실리콘, 및/또는 실리콘-게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
일 실시예에 있어서, 실린더형 하부 전극(122S)의 상면은 제2 지지대 패턴(126)의 상면과 실질적으로 동일한 높이에 위치하도록 형성될 수 있다.
도 8a 내지 도 8c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 2a 및/또는 도 2b에 도시된 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 도 8a 내지 도 8c에 있어서, 도 3a 내지 도 3f에서와 동일한 참조 부호는 동일 부재를 나타내며, 이에 따라 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 8a를 참조하면, 도 6a를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 기판(100) 상에 식각 정지막(114) 및 그 하부의 구조물들을 형성한 후, 식각 정지막(114) 상에 제2 몰드 막(150)과 지지대 막(124L)을 순차적으로 형성한다. 예시적인 실시예들에 있어서, 제2 몰드 막(150)은 스핀-온 하드 마스크(SOH) 물질을 포함하도록 형성될 수 있으며, 지지대 막(124L)은 산소를 함유하는 절연막, 예를 들어, 실리콘 산화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다.
지지대 막(124L), 제2 몰드 막(150) 및 식각 정지막(114)을 관통하면서 콘택 패드(112)의 적어도 일부를 노출시키는 복수의 제4 콘택 홀들(120-4)을 형성한다.
이후, 각 제4 콘택 홀들(120-4) 내에 실린더형 하부 전극(122S)을 형성할 수 있다. 하지만, 본 발명의 기술적 사상은 반드시 이에 한정되지는 않으며, 필라형 하부 전극(122P, 도 2b 참조)이 형성될 수도 있다.
예시적인 실시예들에 있어서, 실린더형 하부 전극(122S)은 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 하지만 본 발명의 기술적 사상은 반드시 이에 한정되지는 않으며, 제2 몰드 막(150)이 불순물이 도핑되지 않은 폴리실리콘을 포함하는 경우, 실린더형 하부 전극(122S)은 금속을 포함하도록 형성될 수도 있다.
도 8b를 참조하면, 제4 마스크 패턴(152)을 이용하여 실린더형 하부 전극들(122S) 사이의 지지대 막(124L)의 일부를 제거하여, 제2 몰드 막(150)의 상면의 적어도 일부를 노출시킬 수 있다. 그 결과, 제1 개방 영역(128a)을 갖는 제1 지지대 패턴(124)을 형성할 수 있다.
도 8c를 참조하면, 제1 개방 영역(128a)을 통하여 제2 몰드 막(150)을 제거할 수 있으며, 이에 따라, 실린더형 하부 전극들(122S)의 표면이 노출될 수 있다.
이후, 실린더형 하부 전극들(122S) 상에 유전막(134), 제1 상부 전극(136), 제2 상부 전극(138), 제3 상부 전극(140) 및 반사 방지막(142)을 형성하여, 도 2a 및/또는 도 2b의 반도체 장치를 제조할 수 있다.
전술한 반도체 장치 제조 방법에서, 제1 지지대 패턴(124)은 예를 산소를 함유하는 절연물, 예를 들어, 실리콘 산화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있고, 제2 몰드 막(150)은 예를 들어 스핀-온 하드 마스크(SOH) 물질을 포함하도록 형성될 수 있으며, 실린더형 하부 전극들(122S)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도이다. 상기 반도체 장치의 제조 방법은 도 2c, 도 2d, 및/또는 도 2e에 도시된 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 도 9에 있어서, 도 3a 내지 도 3f 또는 도 8a 내지 8c에서와 동일한 참조 부호는 동일 부재를 나타내며, 이에 따라 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 9를 참조하면, 도 6a 또는 도 8a를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 기판(100) 상에 식각 정지막(114) 및 그 하부의 구조물들을 형성한 후, 식각 정지막(114) 상에 제2 몰드 막(150), 지지대 막(124L), 추가 제2 몰드 막(150-1), 및 추가 지지대 막(126L)을 순차적으로 형성한다. 예시적인 실시예들에 있어서, 제2 몰드 막(150) 및 추가 제2 몰드 막(150-1)은 스핀-온 하드 마스크(SOH) 물질을 포함하도록 형성할 수 있고, 지지대 막(124L)은 산화물 및/또는 질화물을 포함하도록 형성할 수 있으며, 추가 지지대 막(126L)은 산소를 함유하는 절연물, 예를 들어, 실리콘 산화물 및/또는 실리콘 산질화물을 포함하도록 형성할 수 있다.
추가 지지대 막(126L), 추가 제2 몰드 막(150-1), 지지대 막(124L), 제2 몰드 막(150) 및 식각 정지막(114)을 관통하고 콘택 패드(112)의 적어도 일부를 노출시키는 제5 콘택 홀들(120-5)을 형성한다.
이후, 각 제5 콘택 홀들(120-5) 내에 실린더형 하부 전극(122S)을 형성할 수 있다. 이와는 달리, 각 제5 콘택 홀들(120-5) 내에 필라형 하부 전극(122P, 도 2d 참조)을 형성할 수도 있다. 예시적인 실시예들에 있어서, 실린더형 하부 전극(122S)은 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 하지만 본 발명의 기술적 사상은 반드시 이에 한정되지는 않으며, 제2 몰드 막(150) 및 추가 제2 몰드 막(150-1)이 불순물이 도핑되지 않은 폴리실리콘인 경우, 실린더형 하부 전극(122S)은 금속을 포함하도록 형성할 수 있다.
이후, 도 8b 내지 도 8c를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 도 2c, 도 2d 및/또는 도 2e의 반도체 장치를 제조할 수 있다.
상술한 예시적인 실시예들에 따른 반도체 장치는 다양한 형태의 반도체 패키지에 실장될 수 있다. 또한 예시적인 실시예들에 따른 반도체 장치 또는 이를 포함하는 반도체 패키지는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
도 10은 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.
도 10을 참조하면, 컴퓨팅 시스템(300)은 시스템 버스에 전기적으로 연결된 마이크로프로세서(CPU)(420),램(RAM)(430),사용자인터페이스(USERINTERFACE)(440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(450) 및 메모리 시스템(410)을 포함할 수 있다. 메모리 시스템(410)은 메모리 소자(412)와 메모리 컨트롤러(411)를 포함할 수 있다. 메모리 소자(412)는 상술한 예시적인 실시예들에 따른 반도체 장치 또는 디램 소자를 포함할 수 있다. 메모리 컨트롤러(411)는 메모리 소자(412)를 제어할 수 있도록 구성된다. 메모리 소자(412)와 메모리 컨트롤러(411)의 결합에 의해 메모리 시스템(410)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다. 컴퓨팅 시스템(400)이 모바일 장치인 경우, 컴퓨팅 시스템(400)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다.
전술한 바와 같이, 본 발명의 기술적 사상에 따른 실시예들에 의한 반도체 장치에서 커패시터 누설 전류 특성이 개선될 수 있고 커패시터 정전 용량이 증대될 수 있다. 상기 반도체 장치는 다양한 메모리 장치에 사용될 수 있다.
100: 기판 101: 게이트 절연막 패턴
102: 게이트 전극 103: 캐핑막 패턴
104: 게이트 구조물 105: 소자 분리막
106: 셀 블로킹 막 108: 층간 절연막
109: 비트 라인 110: 마스크
111: 비트 라인 구조물 112: 콘택 패드
113: 스페이서 114: 식각 정지막
114-1: 추가 식각 정지막 116, 150: 제1, 제2 몰드 막
116-1, 116-2, 116-3: 추가 제1 몰드 막
118: 예비 지지대 막 패턴 118L: 예비 지지대 막
118L-1, 118L-2, 118L-3: 추가 예비 지지대 막
120, 120-2, 120-3, 120-4, 120-5: 제1, 제2, 제3, 제4, 제5 콘택 홀
120-1: 추가 제1 콘택 홀 122: 전극 구조물
122S: 실린더형 하부 전극 122P: 필라형 하부 전극
124, 126: 제1, 제2 지지대 패턴 124L: 지지대 막
126L: 추가 지지대 막 127: 지지대 패턴 구조물
128: 개방 영역 128a, 128b: 제1, 제2 개방 영역
130, 144, 148, 152: 제1, 제2, 제3, 제4 마스크 패턴
132: 희생막 132-1, 132-3: 추가 희생막
132-2: 희생막 패턴 134: 유전막
136, 138, 140: 제1, 제2, 제3 상부 전극
142: 반사 방지막 146: 리세스
150-1: 추가 제2 몰드 막
VC, VC1, VC2, VC3: 보이드

Claims (10)

  1. 기판 상에 몰드 막 및 예비 지지대 막을 순차적으로 형성하고;
    상기 예비 지지대 막 및 상기 몰드 막을 관통하는 복수의 하부 전극들을 형성하고;
    상기 복수의 하부 전극들 사이의 상기 예비 지지대 막을 부분적으로 제거하여 상기 몰드 막의 상면을 노출시키는 개방 영역을 갖는 예비 지지대 막 패턴을 형성하고;
    상기 몰드 막을 제거하여 상기 기판과 상기 예비 지지대 막 패턴 사이에 보이드를 형성하고;
    상기 개방 영역 및 상기 보이드를 희생막으로 채우고; 그리고
    상기 예비 지지대 막 패턴을 지지대 패턴으로 치환하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 예비 지지대 막 패턴을 상기 지지대 패턴으로 치환하는 것은:
    상기 예비 지지대 막 패턴을 제거하여 상기 희생막 상면을 노출시키고;
    상기 노출된 희생막 상면에 지지대 막을 형성하고; 그리고
    상기 하부 전극들의 상면이 노출되도록 상기 지지대 막을 평탄화하여 상기 개방 영역을 제외한 상기 희생막 상면에 상기 지지대 패턴을 형성하는 것을 포함하고,
    상기 희생막을 제거하여 상기 복수의 하부 전극들을 노출시키고; 그리고
    상기 복수의 하부 전극들 상에 유전막 및 상부 전극을 형성하는 것
    을 더 포함하는 반도체 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 지지대 패턴은 상기 예비 지지대 막 패턴과 다른 물질을 포함하며, 산화물을 포함하는 반도체 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 예비 지지대 막 패턴을 지지대 패턴으로 치환하는 것은,
    상기 예비 지지대 막 패턴을 제거하여 상기 희생막의 일부를 노출시키고;
    상기 노출된 희생막의 일부를 부분적으로 제거하여 리세스를 형성하고; 그리고
    상기 리세스 내에 제1 지지대 패턴, 추가 희생막, 및 제2 지지대 패턴을 순차적으로 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 지지대 패턴 및 상기 희생막 상에 추가 몰드 막과 추가 예비 지지대 막을 순차적으로 형성하고;
    상기 추가 예비 지지대 막과 상기 추가 몰드 막을 관통하여 상기 복수의 하부 전극들에 접촉하는 복수의 추가 하부 전극들을 각각 형성하고;
    상기 복수의 추가 하부 전극들 사이의 상기 추가 예비 지지대 막을 부분적으로 제거하여, 상기 추가 몰드 막의 상면을 노출시키는 추가 개방 영역을 갖는 추가 예비 지지대 막 패턴을 형성하고;
    상기 추가 몰드 막을 제거하여 상기 지지대 패턴과 상기 추가 예비 지지대 막 패턴 사이에 추가 보이드를 형성하고;
    상기 추가 개방 영역 및 상기 추가 보이드를 추가 희생막으로 채우고;
    상기 추가 예비 지지대 막 패턴을 추가 지지대 패턴으로 치환하고;
    상기 희생막과 상기 추가 희생막을 제거하여 상기 복수의 하부 전극들과 상기 복수의 추가 하부 전극들을 노출시키고; 그리고
    상기 복수의 하부 전극들과 복수의 추가 하부 전극들 상에 유전막 및 상부 전극을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  6. 제5 항에 있어서,
    상기 각 하부 전극들은 실린더 형상 및/또는 필라 형상으로 형성되고, 상기 각 추가 하부 전극들은 실린더 형상 및/또는 필라 형상으로 형성되는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 기판과 상기 지지대 패턴 사이에 추가 지지대 패턴을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  8. 기판 상에 각각이 수직 방향으로 연장되는 복수의 전극 구조물들; 및
    상기 복수의 전극 구조물들 사이에 위치하고, 상기 각 전극 구조물의 적어도 일부와 접촉하는 적어도 1층 이상의 지지대 패턴들을 포함하되,
    상기 지지대 패턴들 중 상기 기판으로부터 가장 먼 거리에 위치하는 지지대 패턴은 산화물을 포함하고, 그 상면은 상기 전극 구조물들의 상면과 실질적으로 동일한 높이에 위치하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 지지대 패턴들은 상기 기판으로부터 수직 방향으로 제1 거리에 위치하는 제1 지지대 패턴과, 상기 기판으로부터 수직 방향으로 상기 제1 지지대 패턴보다 더 먼 제2 거리에 위치하는 제2 지지대 패턴을 포함하되,
    인접하는 상기 전극 구조물들 사이의 상기 제1 지지대 패턴의 폭은 인접하는 상기 전극 구조물들 사이의 상기 제2 지지대 패턴의 폭보다 크고, 상기 각 전극 구조물들의 상부 폭은 하부 폭보다 큰 반도체 장치.
  10. 제9 항에 있어서,
    상기 각 전극 구조물은 상기 기판으로부터 수직 방향으로 제1 거리에 위치하는 제1 전극 구조물과, 상기 기판으로부터 수직 방향으로 상기 제1 전극 구조물보다 더 먼 제2 거리에 위치하면서 상기 제1 전극 구조물상에서 수직적으로 오버랩되면서 서로 연결되는 제2 전극 구조물을 포함하며,
    상기 제1 지지대 패턴의 상면은 상기 제1 전극 구조물의 상면과 실질적으로 동일한 높이에 위치하고, 상기 제2 지지대 패턴의 상면은 상기 제2 전극 구조물의 상면과 실질적으로 동일한 높이에 위치하되, 상기 제1 전극 구조물은 필라 형상이고, 제2 전극 구조물은 실린더 형상인 반도체 장치.
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