KR101883668B1 - 금속성 스토리지 노드를 구비한 반도체 소자 제조방법. - Google Patents

금속성 스토리지 노드를 구비한 반도체 소자 제조방법. Download PDF

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Abstract

금속성 스토리지 노드를 구비한 반도체 소자 제조 방법이 제공된다. 상기 방법은 기판 상에 금속 패턴을 형성하고, 적어도 알카리 용액 및 산화제를 함유하는 식각 용액으로 상기 금속 패턴을 습식 식각하여 요철 형태의 표면(uneven surface)을 갖는 금속 전극을 형성하는 것을 구비한다.

Description

금속성 스토리지 노드를 구비한 반도체 소자 제조방법.{METHOD OF FABRICATING A SEMICONDUCTOR DEVICE HAVING METALLIC STORAGE NODES.}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 금속성 스토리지 노드를 구비한 반도체 소자 제조방법에 관한 것이다.
디램 소자와 같은 반도체 소자는 정보 저장 요소들로서 셀 커패시터들을 사용한다. 상기 반도체 소자의 집적도가 증가하면, 상기 셀 커패시터들의 크기는 감소할 수 있다. 이 경우에, 상기 셀 커패시터들의 정전용량이 감소하여 알파 입자들(alpha particles)에 기인하는 소프트 에러율을 증가시킬 수 있다.
최근에, 상기 셀 커패시터들의 특성을 개선하기 위하여 스토리지 노드로서 금속 전극이 채택되고 있다. 그러나, 상기 셀 커패시터들의 정전용량을 증가시키기 위해서는 상기 금속 전극의 표면적을 증가시켜야 한다.
본 발명이 해결하려는 과제는 금속 전극의 표면적을 증가시킬 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시예(an example embodiment of the present inventive concepts)는 금속성 스토리지 노드를 구비한 반도체 소자의 제조방법을 제공한다. 상기 방법은 기판 상에 금속 패턴을 형성하고, 적어도 알카리 용액 및 산화제를 함유하는 식각 용액으로 상기 금속 패턴을 습식 식각하여, 요철 형태의 표면(uneven surface)을 갖는 금속 전극을 형성하는 것을 포함한다.
몇몇 실시예들에 있어서, 상기 금속 패턴은 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 텅스텐(W), 텅스텐 질화물(WN), 탄탈륨(Ta) 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함하도록 형성할 수 있다.
다른 실시예들에 있어서, 상기 식각 용액은 킬레이트제 및 불소 화합물 중 적어도 하나를 더 포함하도록 형성될 수 있다. 상기 킬레이트제는 지방족 아민(aliphatic amine) 계열 화합물, 티올(thiol) 계열 화합물, 크라운 에테르(crown ether) 계열 화합물, 헤테로(hetero) 방향족 계열 화합물 및 카르복시산(carboxylic acid) 계열의 화합물 중 적어도 하나를 포함하도록 형성할 수 있다. 그리고, 상기 불소 화합물은 불산(HF), 및 불화 암모늄(NH4F) 중 적어도 하나를 포함하도록 형성할 수 있다.
또 다른 실시예들에 있어서, 상기 알칼리 용액은 수산화 암모늄(NH4OH), TMAH(tetra-methyl ammonium hydroide), 수산화 나트륨(NaOH), 수산화 칼륨(KOH) 및 콜린(C5H15O2N) 중 적어도 하나를 포함하도록 형성할 수 있다.
또 다른 실시예들에 있어서, 상기 산화제는 과산화수소(H2O2), 오존(O3), 황산(H2SO4) 및 질산(HNO3) 중 적어도 하나를 포함하도록 형성할 수 있다.
본 발명의 다른 실시예(an example embodiment of the present inventive concepts)는 금속성 스토리지 노드를 구비한 DRAM 셀 제조방법을 제공한다. 상기 방법은 스위칭 소자를 구비하는 기판 상에 제1 몰드막, 지지대 및 제2 몰드막을 차례로 형성하는 것과, 상기 제1 몰드막, 상기 지지대 및 상기 제2 몰드막을 관통하는 금속성 패턴을 형성하는 것을 포함한다. 적어도 알칼리 용액 및 산화제를 함유하는 식각 용액으로 상기 금속성 패턴을 습식 식각하여, 요철 형태의 표면(uneven surface)을 구비하는 금속성 스토리지 노드를 형성하고, 상기 금속성 스토리지 노드를 덮는 유전막을 형성한다. 상기 유전막 상에 플레이트 전극을 형성한다.
몇몇 실시예들에 있어서, 상기 금속성 패턴은 상기 기판에 수직한 장축을 가지는 실린더 형태로 형성할 수 있다.
다른 실시예들에 있어서, 상기 금속성 패턴은 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 텅스텐(W), 텅스텐 질화물(WN), 탄탈륨(Ta) 및 탄탈륨 질화물(TaN) 중에 적어도 하나를 포함하도록 형성할 수 있다.
또 다른 실시예들에 있어서, 상기 식각 용액은 킬레이트제 및 불소화합물 중 적어도 하나를 더 포함할 수 있다. 상기 킬레이트제는 지방족 아민(aliphatic amine) 계열 화합물, 티올(thiol) 계열 화합물, 크라운 에테르(crown ether) 계열 화합물, 헤테로(hetero) 방향족 계열 화합물 및 카르복시산(carboxylic acid) 계열의 화합물 중 적어도 하나를 포함하도록 형성할 수 있다. 그리고, 상기 불소 화합물은 불산(HF), 및 불화 암모늄(NH4F) 중 적어도 하나를 포함하도록 형성할 수 있다.
또 다른 실시예들에 있어서, 상기 알칼리 용액은 수산화 암모늄(NH4OH), TMAH(tetra-methyl ammonium hydroide), 수산화 나트륨(NaOH), 수산화 칼륨(KOH) 및 콜린(C5H15O2N) 중 적어도 하나를 포함하도록 형성할 수 있다.
또 다른 실시예들에 있어서, 상기 산화제는 과산화수소(H2O2), 오존(O3), 황산(H2SO4) 및 질산(HNO3) 중 적어도 하나를 포함하도록 형성할 수 있다.
또 다른 실시예들에 있어서, 상기 금속성 패턴을 습식 식각하기 전에, 상기 제1 몰드막을 제거하는 것을 더 포함할 수 있다.
또 다른 실시예들에 있어서, 상기 금속성 패턴을 습식 식각하기 전에, 상기 제1 및 제2 몰드막을 제거하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 금속성 패턴을 구비한 기판에 적어도 알칼리 용액 및 산화제가 함유된 식각 용액으로 습식 식각하여, 요철 형태의 표면(uneven surface)을 갖는 금속성 스토리지 노드를 형성한다. 그 결과, 셀 커패시터의 정전 용량을 증가시킬 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 7 내지 도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 10 내지 도 12는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되는 것이 아니라 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '구비한다(include)', '구비하는(including)', '포함한다(comprises)' 및/또는 '포함하는(comprising)'이라는 용어는 언급된 구성요소에 더하여 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(1)의 소정영역에 소자분리막(13)을 형성하여 활성영역(10)을 한정한다. 상기 활성영역(10) 및 상기 소자분리막(13)의 상부를 가로지르도록 복수의 절연된 게이트 전극들(21), 예컨대 복수의 워드라인들을 형성한다. 상기 워드라인들(21)을 이온주입 마스크들로 사용하여 상기 활성영역(10) 내로 불순물 이온들을 주입하여 공통 드레인 영역(17) 및 한 쌍의 소스 영역들(15, 19)을 형성한다. 도 1에 도시된 바와 같이, 상기 복수의 워드라인들중 한 쌍의 워드라인들(21)이 상기 활성영역(10)의 상부를 가로지르도록 형성될 수 있다. 따라서, 상기 공통 드레인 영역(17)은 상기 한 쌍의 워드라인들(21) 사이의 상기 활성영역(10) 내에 형성될 수 있고, 상기 한 쌍의 소스 영역들(15, 19)은 각각 상기 활성영역(10)의 양 단들에 내에 형성될 수 있다.
상기 공통 드레인 영역(17) 및 상기 한 쌍의 소스 영역들(15, 19)을 갖는 기판 상에 복수의 콘택 패드들(23)을 형성한다. 상기 콘택 패드들(23)중 하나는 상기 공통 드레인 영역(17)에 전기적으로 접속되도록 형성될 수 있고, 상기 콘택 패드들(23)중 다른 2개는 각각 상기 한 쌍의 소스 영역들(15, 19)에 전기적으로 접속되도록 형성될 수 있다.
상기 콘택 패드들(23)을 갖는 기판 상에 절연막(25)을 형성하고, 상기 절연막(25) 내에 비트라인(27)을 형성한다. 상기 비트라인(27)은 상기 공통 드레인 영역(17)에 전기적으로 접속되도록 형성될 수 있다. 상기 비트라인(27)을 포함하는 기판 상에 식각 저지막(29)을 형성한다. 상기 식각 저지막(29) 및 상기 절연막(25)을 관통하는 한 쌍의 콘택 플러그들(31)을 형성한다. 상기 한 쌍의 콘택 플러그들(31)중 하나는 상기 소스 영역(15)에 전기적으로 접속되도록 형성될 수 있고, 상기 한 쌍의 콘택 플러그들(31)중 다른 하나는 상기 소스 영역(19)에 전기적으로 접속되도록 형성될 수 있다.
상기 콘택 플러그들(31)을 포함하는 기판(100) 상에 제1 몰드막(110) 및 제2 몰드막(150)을 차례로 형성할 수 있다. 상기 제1 및 제2 몰드막들(110,150)은 실리콘 산화막일 수 있다. 상기 제1 및 제2 몰드막들(110,150) 사이에 지지막(130)이 형성될 수 있다. 상기 지지막(130)은 상기 제1 및 제2 몰드막들(110,150)을 식각하는 동안 상기 제1 및 제2 몰드막들(110,150)의 식각률보다 낮은 식각률을 갖는 물질막으로 형성될 수 있다. 예를 들면, 상기 지지막은 실리콘 질화막일 수 있다.
도 2를 참조하면, 상기 제2 몰드막(150), 상기 지지막(130) 및 상기 제1 몰드막(110)을 관통하는 개구부(170)를 형성할 수 있다. 상기 개구부(170)는 평면도로부터 보여질 때, 홀 형태를 갖도록 형성할 수 있다.
상기 개구부(170)를 갖는 기판 상에 도전막(190)을 형성할 수 있다. 상기 도전막(190)은 상기 개구부(170)의 내측벽 사이의 공간을 잔존시키도록 형성될 수 있다. 상기 도전막(190)은 금속막으로 형성될 수 있다. 예를 들면, 상기 도전막(190)은 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 텅스텐(W), 텅스텐 질화물(WN), 탄탈륨(Ta) 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함하도록 형성될 수 있다. 상기 도전막(190)을 포함하는 기판 상에 희생막(210)을 형성할 수 있다. 상기 희생막(210)은 실리콘 산화막으로 형성할 수 있다. 상기 희생막(210)은 상기 제1 및 제2 몰드막에 대하여 식각 선택비를 가지는 물질막으로 형성될 수 있다.
도 3을 참조하면, 상기 희생막(210) 및 상기 도전막(190)을 연마하여 상기 제2 몰드막(150)의 상면을 노출시킨다. 그 결과, 상기 개구부들(170) 각각 내에 금속 패턴(191) 및 희생 패턴(211)이 형성될 수 있다. 상기 연마방법은 화학적 기계적 연마(CMP: chemical-mechanical polishing)방법을 사용할 수 있다. 상기 금속 패턴(191)은 상기 기판(100)에 수직한 장축을 갖는 실린더 형태로 형성될 수 있다.
도 4를 참조하면, 상기 희생 패턴(211)을 제거할 수 있다. 상기 희생 패턴(211)을 제거한 후, 상기 금속 패턴(191)을 식각 용액으로 식각하여, 요철 형태의 표면(uneven surface)을 갖는 금속 전극(193)을 형성할 수 있다. 상기 금속 전극(193)은 디램 셀들의 금속성 스토리지 노드에 상응할 수 있다.
상기 식각 용액은 적어도 알칼리 용액 및 산화제를 포함할 수 있다. 상기 알칼리 용액은 수산화 암모늄(NH4OH), TMAH(tetra-methyl ammonium hydroide), 수산화 나트륨(NaOH), 수산화 칼륨(KOH) 및 콜린(C5H15O2N) 중 적어도 하나를 포함할 수 있다. 그리고, 상기 산화제는 과산화수소(H2O2), 오존(O3), 황산(H2SO4) 및 질산(HNO3) 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 식각용액은 과산화수소(H2O2), 수산화 암모늄(NH4OH) 및 탈 이온수(deionized water)를 각각 4:1:20의 부피의 비율로 혼합하여 형성할 수 있다.
본 발명의 다른 실시예에서 상기 식각 용액은 킬레이트제 및 불소 화합물을 더 포함할 수 있다. 예를 들면, 상기 킬레이트제는 지방족 아민(alphatic amine)계열 화합물, 티올(thiol)계열 화합물, 크라운 에테르(crown ether) 계열 화합물, 헤테로(hetero) 방향족 계열 화합물 및 카르복시산(carboxylic acid) 계열의 화합물 중 적어도 하나를 포함할 수 있다. 그리고, 상기 불소 화합물은 불산(HF) 및 불화 암모늄(NH4F) 중 적어도 하나를 포함할 수 있다.
도 5를 참조하면, 상기 금속 전극(193)을 구비한 기판의 제2 몰드막(150)을 제거할 수 있다. 상기 제2 몰드막(150)을 제거한 후, 상기 지지막(130)을 패터닝 하여, 제1 몰드막(110)의 상면을 노출시키는 지지대(131)를 형성할 수 있다. 상기 지지대(131) 형성 후, 상기 제1 몰드막(110)을 제거할 수 있다. 상기 제1 몰드막(110)이 제거된 결과물의 전면 상에 콘포말한 유전막(230)을 형성할 수 있다. 상기 유전막(230)은 실리콘 산화물(SiO2)보다 높은 유전 상수(k:dielectric constant)를 갖는 고 유전막(high-k dielectric layer)일 수 있다. 예를 들면, 상기 유전막(230)은 란타늄 산화막(LaO) 및 하프늄 산화막(HfO) 중 어느 하나일 수 있다.
도 6을 참조하면, 상기 유전막(230)을 포함하는 기판을 덮는 상부 플레이트 전극(250)을 형성할 수 있다. 상기 플레이트 전극(250)은 금속성을 띄는 물질로 형성할 수 있다.
도 7 내지 도 9를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명한다.
도 7을 참조하면, 상기 금속 패턴(191)을 포함하는 기판을 도 1 내지 도 3을 참조하여 설명된 것과 동일한 방법을 사용하여 형성할 수 있다. 상기 금속 패턴(191)을 포함하는 기판의 희생막(211) 및 제2 몰드막(150)을 제거할 수 있다. 상기 희생막(211) 및 상기 제2 몰드막(150)을 제거한 후에, 상기 식각 용액으로 상기 금속 패턴(191)을 습식 식각하여, 요철형태의 표면(uneven surface)을 갖는 금속 전극(195)을 형성할 수 있다. 상기 금속 전극(195)의 요철형태의 표면은 상기 금속 전극(195)의 내측벽, 바닥면 및 외측벽의 일부 영역에 형성될 수 있다. 상기 금속 전극(195)의 외측벽의 일부 영역은 상기 지지막(130)의 상면보다 높은 레벨에 위치할 수 있다.
도 8을 참조하면, 상기 금속 전극(195)을 구비한 기판의 상기 지지막(130)을 패터닝 하여, 지지대(131)를 형성할 수 있다. 상기 지지대(131) 형성 후, 상기 제1 몰드막(110)을 제거할 수 있다. 상기 제1 몰드막(110)이 제거된 결과물의 전면 상에 콘포말한 유전막(230)을 형성할 수 있다. 상기 유전막(230)은 실리콘 산화물(SiO2)보다 높은 유전 상수(k:dielectric constant)를 갖는 고 유전막(high-k dielectric layer)일 수 있다. 예를 들면, 상기 유전막(230)은 란타늄 산화막(LaO) 및 하프늄 산화막(HfO) 중 어느 하나일 수 있다.
도 9을 참조하면, 상기 유전막(230)을 포함하는 기판을 덮는 상부 플레이트 전극(250)을 형성할 수 있다. 상기 플레이트 전극(250)은 금속성을 띄는 물질로 형성할 수 있다. 예를 들면, 상기 플레이트 전극은 티타늄(TiN) 질화물 일수 있다.
도 10 내지 도 12를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명한다.
도 10을 참조하면, 도 1 내지 도 3을 참조하여 설명된 것과 동일한 방법을 사용하여 상기 희생막 패턴(211) 및 금속 패턴(191)을 포함하는 기판을 형성할 수 있다. 상기 금속 패턴(191)을 포함하는 기판의 희생막(211) 및 제2 몰드막(150)을 제거하여 상기 지지막(130)을 노출시킬 수 있다. 노출된 지지막(130)을 패터닝하여 제1 몰드막이 노출되도록 지지대(131)를 형성할 수 있다. 상기 지지대(131) 형성 후, 상기 제1 몰드막(110)을 제거할 수 있다. 상기 제1 몰드막(110)이 제거된 기판의 상기 금속 패턴(191)을 상기 식각 용액으로 습식 식각하여, 요철형태의 표면(uneven surface)을 갖는 금속 전극(197)을 형성할 수 있다. 상기 금속 전극(197)의 요철형태의 표면은 상기 금속 전극(197)의 내측벽 및 바닥면은 물론 외측벽의 전체 영역에 형성될 수 있다.
도 11을 참조하면, 상기 요철 형태의 표면을 갖는 금속 전극(197)을 포함하는 결과물의 전면 상에 콘포말한 유전막(230)을 형성할 수 있다. 상기 유전막(230)은 실리콘 산화물(SiO2)보다 높은 유전 상수(k:dielectric constant)를 갖는 고 유전막(high-k dielectric layer)일 수 있다. 예를 들면, 상기 유전막(230)은 란타늄 산화막(LaO) 및 하프늄 산화막(HfO) 중 어느 하나일 수 있다.
도 12를 참조하면, 상기 유전막(230)을 포함하는 기판을 덮는 상부 플레이트 전극(250)을 형성할 수 있다. 상기 상부 플레이트 전극(250)은 금속성을 띄는 물질로 형성할 수 있다. 예를 들면, 상기 상부 플레이트 전극은 티타늄(TiN) 질화물 일수 있다.
상기한 바와 같이 본 발명의 실시예들에 따르면, 상기 식각 용액으로 요철 형태의 표면을 갖는 금속 전극을 형성함으로써 금속 전극의 표면적을 증가시킬 수 있다. 그 결과, 상기 금속 전극이 디램 소자의 스토리지 노드에 적용되면, 디램 소자의 셀 특성을 개선시킬 수 있다. 또한 지지대를 형성하여 금속 스토리지 노드의 구조적인 안정성을 증대시킬 경우, 상기 식각용액은 지지대로 사용되는 실리콘 질화막에 대하여 낮은 식각률을 보이므로 구조적인 안정성에 영향을 주지 않는다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야한다.
100: 기판
110: 제1 몰드막
150: 제2 몰드막
170: 개구부
190: 도전막
191: 금속 패턴
193,195,197: 금속 전극
230: 유전막
250: 플레이트 전극

Claims (10)

  1. 기판 상에 몰드막을 형성하고,
    상기 몰드막 상에 지지대를 형성하고,
    상기 몰드막 및 지지대를 관통하는 금속 패턴을 상기 기판 상에 형성하고, 상기 금속 패턴은 내측벽, 외측벽 및 바닥벽을 갖는 실린더 형태로 형성되고,
    적어도 알칼리 용액 및 산화제를 함유하는 식각 용액으로 상기 금속 패턴을 습식 식각하여, 요철 형태의 표면(uneven surface)을 갖는 금속 전극을 형성하고,
    상기 몰드막을 제거하는것을 포함하되,
    상기 몰드막에 의해 덮인 상기 금속 패턴의 상기 외측벽은 상기 습식 식각 동안 보호되고,
    상기 지지대는 상기 금속 패턴의 상기 외측벽을 지지하는 반도체 소자 제조방법.
  2. 제 1 항에 있어서,
    상기 금속 패턴은 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 텅스텐(W), 텅스텐 질화물(WN), 탄탈륨(Ta) 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함하도록 형성되는 반도체 소자 제조방법.
  3. 제 1 항에 있어서,
    상기 식각 용액은 킬레이트제 및 불소화합물 중 적어도 하나를 더 포함하는 반도체 소자 제조방법.
  4. 제 3 항에 있어서,
    상기 킬레이트제는 지방족 아민(aliphatic amine) 계열 화합물, 티올(thiol) 계열 화합물, 크라운 에테르(crown ether) 계열 화합물, 헤테로(hetero) 방향족 계열 화합물 및 카르복시산(carboxylic acid) 계열의 화합물 중 적어도 하나를 포함하도록 형성하는 반도체 소자 제조방법.
  5. 제 1 항에 있어서,
    상기 알칼리 용액은 수산화 암모늄(NH4OH), TMAH(tetra-methyl ammonium hydroide), 수산화 나트륨(NaOH), 수산화 칼륨(KOH) 및 콜린(C5H15O2N) 중 적어도 하나를 포함하는 반도체 소자 제조방법.
  6. 기판에 스위칭 소자를 형성하고,
    상기 스위칭 소자를 구비하는 기판 상에 제1 몰드막, 지지대 및 제2 몰드막을 차례로 형성하고,
    상기 제1 몰드막, 상기 지지대 및 상기 제2 몰드막을 관통하는 금속성 패턴을 형성하고,
    적어도 알칼리 용액 및 산화제를 함유하는 식각 용액으로 상기 금속성 패턴을 습식 식각하여, 요철 형태의 표면(uneven surface)을 구비하는 금속성 스토리지 노드를 형성하고,
    상기 금속성 스토리지 노드를 덮는 유전막을 형성하고,
    상기 유전막 상에 플레이트 전극을 형성하는 것을 포함하는 DRAM 셀 제조방법.
  7. 제 6 항에 있어서,
    상기 금속성 패턴은 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 텅스텐(W), 텅스텐 질화물(WN), 탄탈륨(Ta) 및 탄탈륨 질화물(TaN) 중에 적어도 하나를 포함하도록 형성하는 DRAM 셀 제조방법.
  8. 제 6 항에 있어서,
    상기 식각 용액은 킬레이트제 및 불소화합물 중 적어도 하나를 더 포함하는 DRAM 셀 제조방법.
  9. 제 8 항에 있어서,
    상기 킬레이트제는 지방족 아민(aliphatic amine) 계열 화합물, 티올(thiol) 계열 화합물, 크라운 에테르(crown ether) 계열 화합물, 헤테로(hetero) 방향족 계열 화합물 및 카르복시산(carboxylic acid) 계열의 화합물 중 적어도 하나를 포함하도록 형성하는 DRAM 셀 제조방법.
  10. 제 6 항에 있어서,
    상기 알칼리 용액은 수산화 암모늄(NH4OH), TMAH(tetra-methyl ammonium hydroide), 수산화 나트륨(NaOH), 수산화 칼륨(KOH) 및 콜린(C5H15O2N) 중 적어도 하나를 포함하는 DRAM 셀 제조방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9184167B2 (en) * 2012-08-21 2015-11-10 Micron Technology, Inc. Memory cell support lattice
KR102195147B1 (ko) 2014-07-18 2020-12-24 삼성전자주식회사 커패시터를 포함하는 반도체 장치 및 그 제조 방법
US9761580B1 (en) 2016-11-01 2017-09-12 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10062745B2 (en) 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
US9935114B1 (en) * 2017-01-10 2018-04-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US9837420B1 (en) 2017-01-10 2017-12-05 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor
US9842839B1 (en) 2017-01-12 2017-12-12 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above
CN109509836B (zh) * 2017-09-14 2022-11-01 联华电子股份有限公司 形成存储器电容的方法
US10388658B1 (en) 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
KR102661837B1 (ko) * 2018-07-23 2024-05-02 삼성전자주식회사 반도체 장치
US11610963B2 (en) 2020-12-29 2023-03-21 Nanya Technology Corporation Semiconductor device structure with bottom capacitor electrode having crown-shaped structure and interconnect portion and method for forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100230382A1 (en) * 2009-03-13 2010-09-16 Ajinomoto Co. Inc. Metal-clad laminate

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100223831B1 (ko) 1997-06-30 1999-10-15 구본준 커패시터의 제조 방법
KR19990039101A (ko) 1997-11-10 1999-06-05 윤종용 금속 실리사이드막을 구비한 반도체 장치 커패시터의 제조방법
US6703319B1 (en) * 1999-06-17 2004-03-09 Micron Technology, Inc. Compositions and methods for removing etch residue
KR20040008621A (ko) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 캐패시터의 제조 방법
KR20040061819A (ko) * 2002-12-31 2004-07-07 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
JP2005150228A (ja) * 2003-11-12 2005-06-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7259061B2 (en) 2004-07-15 2007-08-21 Infineon Technologies Ag Method for forming a capacitor for an integrated circuit and integrated circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100230382A1 (en) * 2009-03-13 2010-09-16 Ajinomoto Co. Inc. Metal-clad laminate

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