KR20040008621A - 캐패시터의 제조 방법 - Google Patents

Abstract

본 발명은 HSG기술과 고유전물질을 동시에 적용하는 3차원 캐패시터 제조시 후속 열처리 과정에 의해 캐패시턴스가 감소하고 누설전류가 증가하는 것을 억제하는데 적합한 캐패시터의 제조 방법을 제공하기 위한 것으로, 도우프드 비정질실리콘막을 에워싸는 언도우프드 비정질실리콘막으로 이루어진 실린더형 하부전극을 형성하는 단계, 상기 실린더형 하부전극을 이루는 상기 언도우프드 비정질실리콘막 표면에 HSG막을 형성하는 단계, 상기 요철이 형성된 실린더형 하부전극 표면을 질화처리하는 단계, 상기 질화처리된 실린더형 하부전극상에 유전막을 형성하는 단계, 상기 유전막상에 반응방지막을 형성하는 단계, 및 상기 반응방지막상에 상부전극을 형성하는 단계를 포함한다.

Description

캐패시터의 제조 방법{Method for fabricating capacitor}

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.

DRAM을 비롯한 반도체소자에서 집적도가 높아짐에 따라 캐패시턴스를 높이기 위하여 한정적인 2차원 면적에 대한 3차원으로의 구조 변화 또는 다결정폴리실리콘 박막의 미세 구조 특성을 이용한 HSG(Hemispherical Silicon Grain)로 전극 표면적을 증가시키는 방법, 고유전상수를 갖는 고유전물질로 대체하는 방법 등이 이용되고 있다.

여기서, HSG 기술은 다결정 폴리실리콘 박막의 미세 구조 특성을 이용하여 전극으로 사용되는 실리콘 박막만 선택적으로 표면을 울퉁불퉁하게 요철화시켜 제한된 셀영역내에서 캐패시터의 유효면적을 증가시킨다.

최근에는 3차원 구조, HSG 기술 및 고유전물질을 모두 적용하여 캐패시턴스를 최대한 증대시키는 효과를 얻고 있다.

도 1은 종래기술에 따른 캐패시터를 도시한 도면이다.

도 1을 참조하면, 트랜지스터의 소스/드레인영역(12)이 형성된 반도체기판(11)상에 층간절연막(13)이 형성되고, 층간절연막(13)을 관통하여 소스/드레인영역(12)에 연결되는 스토리지노드콘택(14)이 형성된다. 그리고, 스토리지노드콘택(14)에 연결되는 실린더형 하부전극이 형성된다. 여기서, 실린더형 하부전극은 도우프드 폴리실리콘막(15a)과 언도우프드 폴리실리콘막(15b)의 이중층으로 이루어지며, 언도우프드 폴리실리콘막(15b)의 표면에 HSG막(16)이 형성되어 있다. HSG막(16)은 언도우프드 폴리실리콘막(15b)을 열처리하여 형성한다.

그리고, HSG막(16)이 형성되어 표면이 울퉁불퉁해진 하부전극상에 유전막(17)과 상부전극(18)이 차례로 형성된다. 여기서, 유전막(17)으로는 Ta₂O₅와 같은 고유전물질을 이용하며, 상부전극(18)으로는 TiN이나 폴리실리콘막과 TiN막의 적층막을 이용한다.

종래기술에서는 상부전극(18)으로서 계단도포성(step coverage)이 우수한 화학기상증착법에 의한 TiN(이하 'CVD-TiN'이라 약칭함)막을 적용하는데, 상부전극 증착후에 리프레시 특성 개선, 퓨즈저항의 감소, 금속콘택저항 감소를 위한 배리어메탈의 열처리 등을 이유로 고온 열처리 과정을 진행한다.

그러나, 이러한 고온 열처리 과정 진행시 유전막인 Ta₂O₅와 상부전극인 CVD-TiN의 계면에서 반응이 일어나 Ta₂O₅내 탄탈륨(Ta)의 손실을 초래하게 되고, 이는 캐패시턴스를 감소시키고 누설전류를 증가시키는 원인이 된다.

또한, 캐패시터의 내벽에만 HSG가 형성되어 바닥의 CD가 충분히 확보되지 않으면 HSG가 붙어서 캐패시터의 높이를 줄이게 되는 문제가 있다.

결국, 고유전물질과 HSG 기술을 동시에 구현하는데 어려움이 있었다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, HSG기술과 고유전물질을 동시에 적용하는 3차원 캐패시터 제조시 후속 열처리 과정에 의해 캐패시턴스가 감소하고 누설전류가 증가하는 것을 억제하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 캐패시터를 도시한 도면,

도 2a 내지 도 2e는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.

*도면의 주요 부분에 대한 부호의 설명

21 : 반도체기판 22 : 소스/드레인영역

23 : 층간절연막 24 : 스토리지노드콘택

25 : 식각배리어막 26 : 캐패시터산화막

27 : 오목패턴 28a : 언도우프드 비정질실리콘막

29a : 도우프드 비정질실리콘막 31 : HSG막

32 : 질화층 33 : Ta₂O₅막

34 : 질화막 35 : 상부전극

상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 도우프드 비정질실리콘막을 에워싸는 언도우프드 비정질실리콘막으로 이루어진 실린더형 하부전극을 형성하는 단계, 상기 실린더형 하부전극을 이루는 상기 언도우프드 비정질실리콘막 표면에 HSG막을 형성하는 단계, 상기 요철이 형성된 실린더형 하부전극 표면을 질화처리하는 단계, 상기 질화처리된 실린더형 하부전극상에 유전막을 형성하는 단계, 상기 유전막상에 반응방지막을 형성하는 단계, 및 상기 반응방지막상에 상부전극을 형성하는 단계를 포함함을 특징으로 하고, 상기 실린더형 하부전극 표면을 질화처리하는 단계는 플라즈마질화처리 또는 급속열질화처리하는 것을 특징으로 하며, 상기 유전막상에 반응방지막을 형성하는 단계에서 상기 반응방지막은 플라즈마질화막 또는 열질화막인 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 소스/드레인영역(22)을 포함한 트랜지스터가 형성된 반도체기판(21)상에 층간절연막(23)을 형성한 후, 층간절연막(23)을 식각하여 반도체기판(21)에 이르는 스토리지노드콘택홀을 형성한다. 이때, 층간절연막(23)은 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass), SiON 및 SiO₂중에서 선택된 하나이거나 이들의 적층막이다.

다음에, 스토리지노드콘택홀에 캐패시터의 하부전극과 소스/드레인영역(22)을 전기적으로 연결하는 스토리지노드콘택(24)을 매립시킨다. 여기서, 스토리지노드콘택(24)은 잘 알려진 바와 같이, 폴리실리콘플러그, 티타늄실리사이드막 및 티타늄나이트라이드막의 순서로 적층된 구조이며, 이들의 자세한 설명은 생략하기로 한다.

다음에, 층간절연막(23)상에 후속 캐패시터산화막 식각시의 식각배리어막인 질화막(25)을 형성한 후, 질화막(25)상에 캐패시터 사이의 분리막이면서 캐패시터의 높이를 결정짓는 캐패시터산화막(26)을 형성한다.

여기서, 캐패시터산화막(26)은 USG, PSG, BPSG, PE-TEOS(Plasma Enhanced Tetra Ethly Ortho Silicate) 및 LP-TEOS(Plasma Pressure TEOS)로 이루어진 그룹중에서 선택된 하나를 이용한다.

다음으로, 캐패시터산화막(26)상에 캐패시터의 하부전극이 형성될 영역을 정의하는 감광막패턴(도시 생략)을 형성한 후, 감광막패턴을 식각마스크로질화막(25)에서 식각이 멈추도록 캐패시터산화막(26)을 식각하고 연속해서 질화막(25)을 식각하여 하부전극이 형성될 영역인 오목패턴(27)을 형성한다.

다음으로, 감광막패턴을 제거한 후 오목패턴(27)을 포함한 전면에 언도우프드 비정질실리콘막(28)과 도우프드 비정질실리콘막(29)을 차례로 증착한다. 이때, 언도우프드 비정질실리콘막(28)과 도우프드 비정질실리콘막(29)은 로(Furnace)내에서 한 번에 증착하며, 도우프드 비정질실리콘막(29)은 높은 농도로 도핑되어 있다.

다음으로, 오목패턴(27)을 채울때까지 도우프드 비정질실리콘막(29)상에 산화막(30)을 형성한다.

한편, 오목패턴(27)의 폭에 따라 그 형성 두께가 다르게 되는데, 예컨대 언도우프드 비정질실리콘막(28)은 50Å∼1000Å의 두께로 형성되고, 도우프드 비정질리콘막(29)은 50Å∼1000Å의 두께로 형성된다.

도 2b에 도시된 바와 같이, 캐패시터산화막(26)의 표면이 드러날때까지 도우프드 비정질실리콘막(29)과 언도우프드 비정질실리콘막(28)을 에치백(Etchback) 또는 화학적기계적연마(CMP)한다. 이로써 오목패턴(27)내에만 이웃한 하부전극과 서로 분리되는 하부전극이 형성되며, 하부전극은 도우프드 비정질실리콘막(29a)을 에워싸는 언도우프드 비정질실리콘막(28a)의 이중층으로 이루어진다.

상술한 화학적기계적연마시 연마정지막으로 사용된 산화막(30a)이 오목패턴(27)내에 잔류한다.

도 2c에 도시된 바와 같이, HF 또는 BOE(Buffered Oxide Etchant)를 이용한 습식식각 과정을 통해 캐패시터산화막(26)을 선택적으로 제거하여 하부전극을 드러낸다. 이때, 오목패턴내에 잔류하는 산화막(30a)까지 제거됨에 따라 하부전극의 외벽과 내벽이 모두 노출된다.

전술한 습식식각 과정시 질화막(25)에 의해 습식식각 용액이 하부의 층간절연막(23)으로 스며드는 것을 방지하고, 아울러 질화막(25)은 하부전극이 리프팅(lifting)되거나 쓰러지는 것을 방지하는 지지대 역할을 수행한다.

다음으로, 하부전극의 외벽을 이루는 언도우프드 비정질실리콘막(28a) 표면에 요철을 형성하는데, 예를 들면 공지된 HSG 기술을 이용하여 HSG막(31)을 형성한다. 결국, 언도우프드 비정질실리콘막(28a)의 표면에만 HSG(31)가 형성됨에 따라 하부전극의 외벽은 울퉁불퉁한 모폴로지(morphology)를 갖는다.

추가로, 언도우프드 비정질실리콘막(28a)에 PH₃가스를 이온주입하여 스토리지노드콘택(24)과의 콘택저항을 감소시킨다.

도 2d에 도시된 바와 같이, 플라즈마 질화 처리(plasma nitridation) 또는 급속 열질화 처리(Rapid thermal nitridation)를 실시하여 하부전극의 전표면에 질화층(nitridation layer, 32)을 형성한다.

도 2e에 도시된 바와 같이, 질화층(32)이 형성된 하부전극을 포함한 전면에 Ta₂O₅막(33)을 30Å∼100Å의 두께로 형성한 후, N₂O 분위기에서 열처리하여 Ta₂O₅막(33)내 결핍된 산소를 보충해준다. 여기서, Ta₂O₅막(33)은 고유전물질로서, Ta₂O₅막(33)외에도 Al₂O₃, TiO₂, STO, BST, PZT, SBT 및 BLT로 이루어진 그룹중에서선택된 유전막을 이용할 수 있다. 그리고, N₂O 분위기의 열처리는 로열처리 또는 급속열처리가 가능하다.

다음으로, Ta₂O₅막(33)상에 플라즈마질화막이나 열질화막과 같은 질화막(34)을 10Å∼40Å의 두께로 증착한다. 이때, 질화막(34) 두께로 인해 캐패시터의 캐패시턴스 감소를 초래할 수 있으나, Ta₂O₅막(33)의 증착두께를 줄이면 캐패시턴스 감소를 해결할 수 있다.

다음에, 질화막(34)상에 상부전극(35)을 차례로 증착한다. 이때, 하부전극의 내벽 및 외벽을 따라 Ta₂O₅막(33)과 상부전극(35)이 증착되므로 계단도포성 확보가 용이하며, 하부전극의 외벽에 형성된 HSG(31)의 굴곡을 따라 Ta₂O₅막(33)과 상부전극(35)이 형성되므로 상부전극(35)의 표면적또한 증대된다.

한편, 상부전극(35)은 TiN, 폴리실리콘막과 TiN의 적층막 또는 Ru, Pt, Ir 등의 노블계 금속막을 이용한다.

전술한 실시에에 의하면, 외벽에만 HSG막(31)을 형성하므로써 내벽에만 HSG가 형성됨에 따른 캐패시터의 높이를 줄이는 현상을 억제하며, 내벽에만 HSG막을 형성하는 경우보다 캐패시턴스 증대 효과가 크다. 이때, 하부전극 영역을 정의하는 오목패턴 형성시 최대 입구(maximum top)/바닥(bottom)의 CD(Critical Dimension; CD) 확보를 위한 공정 관리업무가 용이해진다.

그리고, Ta₂O₅막(33) 증착 및 N₂O분위기의 열처리후에 질화막(34)을 형성하므로써, 상부전극(35) 형성후의 후속 열처리 과정시 Ta₂O₅막(33)내 탄탈륨이 소실되는 것을 방지함과 동시에 Ta₂O₅막(33)과 상부전극(35)간의 반응을 억제하는 반응방지막으로 작용하도록 하여 캐패시턴스 저하를 방지한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 HSG기술과 고유전물질을 동시에 적용하는 3차원 캐패시터를 구현할 수 있는 효과가 있다.

또한, 후속 열처리 과정시 유전막과 상부전극이 반응하는 것을 억제하여 캐패시턴스를 증대시킴과 동시에 누설전류를 감소시킬 수 있는 효과가 있다.

Claims (4)

1. 도우프드 비정질실리콘막을 에워싸는 언도우프드 비정질실리콘막으로 이루어진 실린더형 하부전극을 형성하는 단계;

   상기 실린더형 하부전극을 이루는 상기 언도우프드 비정질실리콘막 표면에 HSG막을 형성하는 단계;

   상기 요철이 형성된 실린더형 하부전극 표면을 질화처리하는 단계;

   상기 질화처리된 실린더형 하부전극상에 유전막을 형성하는 단계;

   상기 유전막상에 반응방지막을 형성하는 단계; 및

   상기 반응방지막상에 상부전극을 형성하는 단계

   를 포함함을 특징으로 하는 캐패시터의 제조 방법.
2. 제1항에 있어서,

   상기 실린더형 하부전극 표면을 질화처리하는 단계는,

   플라즈마질화처리 또는 급속열질화처리하는 것을 특징으로 하는 캐패시터의 제조 방법.
3. 제1항에 있어서,

   상기 유전막상에 반응방지막을 형성하는 단계에서,

   상기 반응방지막은 플라즈마질화막 또는 열질화막인 것을 특징으로 하는 캐패시터의 제조 방법.
4. 제1항에 있어서,

   상기 반응방지막은 10Å∼40Å의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.