KR20040077041A - 커패시터 형성 방법 - Google Patents
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Abstract
반도체 장치의 커패시터 형성 공정이 개시되어 있다. 콘택 플러그를 포함하는 기판 상에 식각 방지막을 형성한다. 식각 방지막은 상기 기판 상에 형성되는 제1질화막과, 제1질화막 상에 형성되는 산화막과, 질화막 상에 형성되는 제2질화막을 포함한다. 식각 방지막 상에 절연막을 형성하고, 콘택 플러그를 노출시키는 개구부를 형성한다. 이때, 식각 방지막과 대응하는 개구부의 내측면은 습식 세정에 의해 요철 형상을 갖는다. 상기 개구부의 내측면 및 저면에 폴리 실리콘 막과 희생층을 형성하고, 희생층 및 폴리 실리콘 막을 부분적으로 제거하여 폴리 실리콘 노드를 형성한다. 폴리 실리콘 노드 내부의 희생층과 절연막을 습식 식각하여 스토리지 노드 전극을 형성한다. 이때, 스토리지 노드 전극과 식각 방지막 사이에는 요철 형상의 계면이 형성되므로, 습식 식각에 사용되는 식각액이 상기 계면을 통해 침범하는 것이 억제된다. 따라서, 커패시터 내부의 골뱅이 디펙의 발생이 억제된다.
Description
본 발명은 반도체 장치의 커패시터 형성 방법에 관한 것이다. 보다 상세하게는, 반도체 장치의 커패시터 형성 방법 중에서 실린더형 커패시터의 형성 방법에 관한 것이다.
최근, 반도체 메모리 장치가 고집적화되어 감에 따라 반도체 메모리 장치의 단위 셀 면적이 감소하고, 셀 축적 용량도 감소하고 있는 추세이다. 특히, 커패시터와 스위칭 트랜지스터를 갖는 디램(DRAM)은 셀의 면적 감소에 따른 커패시터의 축적 용량 감소로 인하여 독출(read out) 능력이 저하되고, 소프트 에러(soft error)가 증가되는 문제점들이 발생하고 있다.
따라서, 상기 커패시터의 축적 용량을 증가시키기 위한 방법으로서, 커패시터의 하부 전극인 스토리지 전극의 표면적을 확장시키거나, 유전막의 두께를 감소시키거나, 높은 유전율을 갖는 고유전막을 사용하는 방법들이 제안되고 있다.
최근에는 유전막으로는 Ta2O5, TiO2, Al2O3, Y2O3, ZrO2, HfO2, BaTiO3, SrTiO3등과 같이 큰 유전 상수를 갖는 금속 산화물이 채택되고 있다. 상기 금속 산화물을 유전체로 사용하는 커패시터에 대한 일 예는 미합중국 특허 5,316,982호(issued to Taniguchi)에 개시되어 있다.
유전막의 두께를 감소시키는 방법은 현재와 같이 고집적된 메모리 장치에 적용되기에는 한계가 있다. 또한, 비록 높은 유전율을 갖는 유전체 물질과 이러한 물질을 이용하여 유전막을 형성하는 공정들이 널리 알려져 있지만, 반도체 장치의 양산에 적합한 유전체의 선택에 있어서 질화물을 제외한 나머지 유전체를 현재의 공정에 채택하기에는 어려움이 많다.
따라서, 현재의 반도체 장치의 제조공정의 제반상황을 고려할 때, 커패시터의 유효면적의 증가를 통하여 축적용량을 향상시키는 방법이 가장 적합한 것으로 평가될 수 있다.
상기 커패시터의 유효면적을 증가시키기 위해, 커패시터 구조는 초기의 평면 커패시터 구조에서 스택(stack)형 또는 트렌치(trench)형 커패시터 구조로, 다시 실린더형 커패시터 또는 핀(fin)형 커패시터 등 스토리지 전극의 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다. 예를 들면, 미합중국 특허 제5,656,536호에는 왕관 형상의 적층형 커패시터가 제시되어 있고, 미합중국 특허 제5,716,884호 및 제5,807,782호에는 핀 형상의 적층형 커패시터가 제시되어 있다.
이와는 달리 미합중국 특허 제5,877,052호에는 스토리지 전극의 상부에 반구형 실리콘 그레인(Hemispherical Grain; HSG을 형성하여 커패시터의 축적용량을 증가시키는 방법이 개시되어 있다. 미합중국 특허 제5,956,587호에는 상술한 방법들을 결합하여 실린더형 스토리지 전극의 상부에 HSG층을 형성하는 방법이 개시되어 있다.
또한, 상기 실린더형 커패시터를 형성하는 방법에 대한 예들은 대한민국 공개 특허 2001-83402호, 대한민국 공개 특허 2001-73561호, 대한민국 공개 특허 2001-4189호 및 미합중국 특허 2001-4189호에 개시되어 있다.
도 1a 내지 도 1f는 종래의 실린더형 커패시터의 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 형성된 트랜지스터의 소스(source) 영역(미도시)과 연결되는 베리드 콘택 플러그(102, buried contact plug)를 포함하는 제1절연막(104) 상에 질화막으로 이루어지는 식각 방지막(106)을 형성하고, 식각 방지막(106) 상에 불순물 농도가 서로 다른 제2절연막(108) 및 제3절연막(110)을 순차적으로 형성한다.
도 1b를 참조하면, 통상의 사진 식각 공정을 통해 제2절연막(108) 및 제3절연막(110)을 이방성 식각하여 스토리지 노드 홀(112, storage node hole)을 형성한다.
도 1c를 참조하면, 스토리지 노드 홀(112)의 저면을 이루는 식각 방지막(106)을 식각하여 베리드 콘택 플러그(102)를 노출시키고, SC1(Standard Clean 1) 세정액으로 습식 세정하여 스토리지 노드 홀(112)의 바닥 선폭(bottom Critical Dimension)을 확장한다.
도 1d를 참조하면, 스토리지 노드 홀(112)의 내측면 및 저면을 포함하여 제3절연막 전면에 걸쳐 폴리 실리콘 막을 형성하고, 폴리 실리콘 막의 전면에 스토리지 노드 홀이 매립되도록 희생층(114)을 형성한다. 이어서, 희생층(114)과 제3절연막(110) 상에 형성된 폴리 실리콘 막을 에치백하여 폴리 실리콘 막을 각각의 폴리 실리콘 노드(116)로 분리시킨다.
도 1e 및 1f를 참조하면, 제2절연막(108)과 제3절연막(110) 및 폴리 실리콘노드(116) 내부의 희생층(114)을 습식 식각하여 스토리지 노드 전극(116a)을 형성하고, 스토리지 노드 전극(116a)의 표면에 유전막(118) 및 플레이트 전극(120)을 순차적으로 형성하여 커패시터를 완성한다.
상기 폴리 실리콘 막을 폴리 실리콘 노드(116)로 형성한 후 LAL 용액을 이용하여 제2절연막(108), 제3절연막(110) 및 희생층(114)을 습식 식각하는 도중에 식각 방지막(106)과 폴리 실리콘 노드(116) 사이의 계면을 통해 베리드 콘택 플러그(102)와 제1절연막(104) 사이로 LAL 용액이 침범하여 제1절연막(104)의 내부에서 도 2에 도시된 바와 같은 골뱅이 디펙(10, deffect)을 발생시키는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 습식 식각에 의한 골뱅이 디펙 형성을 억제하기 위한 식각 방지막을 갖는 반도체 장치의 커패시터 형성 방법을 제공하는데 있다.
도 1a 내지 도 1f는 종래의 실린더형 커패시터의 형성 방법을 설명하기 위한 단면도들이다.
도 2는 반도체 장치의 커패시터에서 발생되는 골뱅이 디펙을 보여주기 위한 단면도이다.
도 3a 내지 도 3n은 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형성 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 트랜지스터
206 : 제1절연막 212 : 제2절연막
214 : 베리드 콘택 홀 216 : 베리드 콘택 플러그
218 : 식각 방지막 220 : 제3절연막
222 : 제4절연막 224 : 스토리지 노드 홀
226 : 폴리 실리콘 막 228 : 희생층
230a : 스토리지 노드 전극 232 : 유전막
234 : 플레이트 전극
상기 목적을 달성하기 위한 본 발명은, 도전성 패턴이 노출된 기판 상에 제1질화막, 산화막 및 제2질화막을 포함하는 식각 방지막을 형성하는 단계와, 상기 식각 방지막 상에 절연막을 형성하는 단계와, 상기 절연막과 식각 방지막을 순차적으로 식각하여 상기 도전성 패턴을 노출시키는 개구부를 형성하는 단계와, 상기 개구부를 한정하는 식각 방지막의 내측면이 요철 형상을 갖도록 상기 기판을 습식 세정하는 단계와, 상기 개구부의 내측면 및 저면에 실린더형 스토리지 노드 전극을 형성하는 단계와, 상기 스토리지 노드 전극의 표면에 유전막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법을 제공한다.
본 발명에 일 실시예에 따르면, 상기 도전성 패턴은 기판 상에 형성된 트랜지스터의 소스 영역과 연결된 베리드 콘택 플러그를 포함하며, 상기 절연막은 불순물 농도가 서로 다른 제1산화막 및 제2산화막을 포함한다. 상기 절연막으로는 BPSG(boro-phospho-silicate glass, 이하 BPSG) 및 TEOS(tetra ethyl ortho silicate, 이하 TEOS) 등이 있다.
상기 개구부를 형성하는 단계는, 상기 식각 방지막이 노출되도록 상기 절연막을 부분적으로 식각하여 상기 도전성 패턴과 대응하는 제1개구부를 형성하는 단계 및 상기 도전성 패턴을 노출되도록 상기 제1개구부의 저면을 식각하여 제2개구부를 형성하는 단계를 포함한다.
상기 식각 방지막의 산화막 부위에 대응하는 상기 개구부의 제1단면적이 상기 제1질화막 및 제2질화막 부위에 대응하는 상기 개구부의 제2단면적보다 크게 형성된다.
상기 스토리지 노드 전극을 형성하는 단계는, 상기 개구부의 내측면 및 저면을 포함하는 절연막 상에 도전성 막을 형성하는 단계와, 상기 개구부를 매립하기 위한 희생층을 상기 도전성 막 상에 형성하는 단계와, 상기 희생층 및 상기 절연막 상에 형성된 도전성 막을 에치백하여 제거하여 상기 도전성 막을 도전성 노드로 형성하는 단계와, 상기 절연막 및 상기 개구부를 매립한 희생층을 습식 식각하여 스토리지 노드 전극을 형성하는 단계를 포함한다. 상기 도전성 막은 폴리 실리콘 막을 포함한다.
따라서, 상기 도전성 막과 식각 방지막 사이의 계면의 면적이 증가하므로 상기 계면을 통해 습식 식각에 사용되는 식각액이 침범하는 현상이 억제된다. 이에 따라 베리드 콘택 플러그의 주변 부위에서의 골뱅이 디펙의 발생이 억제된다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 3a 및 도 3n은 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형성 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(200)을 통상의 STI(shllow trench isolation; 이하, STI라고 한다.) 공정에 의해 액티브 영역과 필드 영역으로 구분하기 위해 트렌치(200a)를 형성한다.
도 3b를 참조하면, 상기 기판(200)의 액티브 영역 상에 폴리실리콘으로 이루어진 게이트 전극(202a)을 형성한다. 상기 게이트 전극(202a) 및 기판(200) 상에 소정 두께의 질화막을 증착하고 이방성 식각하여 상기 게이트 전극의 측벽 상에 게이트 스페이서(202b)를 형성한다. 이온주입 공정을 통해 상기 게이트 전극 양측의 기판 표면에 소스/드레인 영역(204a, 204b)을 형성하여 게이트 전극(202a) 및 소스/드레인 영역(204a, 204b)으로 이루어진 트랜지스터(202)가 완성된다.
도 3c를 참조하면, 상기 트랜지스터(202)가 형성된 기판(200)상에 제1절연막(206)을 형성하고 통상의 사진 식각 공정을 통해 다이렉트 콘택 홀(206a,direct contact hole)을 형성한다. 상기 다이렉트 콘택 홀(206a)에 도전성 물질을 매립하여 다이렉트 콘택 플러그(contact plug)(208)를 형성한다. 상기 다이렉트 콘택 플러그(208)가 형성된 기판(200) 상에 폴리실리콘과 텅스텐 실리사이드를 증착하여 비트라인(210)을 형성한다.
도 3d를 참조하면, 상기 비트라인(210)이 형성된 기판(200) 상에 제2절연막(212)을 증착하고, 통상의 사진 식각 공정을 통해 반도체 기판의 소스 영역(204a)이 드러날 때까지 소정 영역의 상기 제2절연막(212) 및 제1절연막(206)을 차례로 식각하여 베리드 콘택 홀(214)을 형성한다.
도 3e를 참조하면, 상기 베리드 콘택 홀(214)을 도전성 물질로 매립하여 상기 제2절연막(212) 및 제1절연막(206)에 베리드 콘택 플러그(216)를 형성하고, 상기 베리드 콘택 플러그(216)를 포함하는 기판(200) 전면에 식각 방지막(218)을 형성한다. 상기 식각 방지막(218)은 실리콘 나이트라이드(silicon nitride; SiN)로 이루어진 제1질화막(218a)과, 실리콘 옥사이드(silicon oxide; SiO2)로 이루어지는 산화막(218b) 및 실리콘 나이트라이드로 이루어지는 제2질화막(218c)을 포함한다.
도 3f를 참조하면, 식각 방지막(218) 상에 제3절연막(220) 및 제4절연막(222)을 순차적으로 증착한다. 제3절연막(220) 및 제4절연막(222)은 불순물 농도가 다른 산화막으로 형성하는 것이 바람직하다. 예를 들면, BPSG막 또는 TEOS막이 사용될 수 있다. 상기 BPSG막을 증착하는 경우, 제1BPSG막과 제2BPSG막은 각각 포함하는 보론(B)의 농도에 따라 구별될 수 있다.
도 3g를 참조하면, 통상의 사진 식각 공정을 통해 상기 베리드 콘택 플러그(216)가 형성된 위치에 대응하도록 제1개구부(224a)를 형성하고, SC1 세정액과 같은 세정액을 사용하여 습식 세정한다. 이때, 제4절연막(222)은 제3절연막(220)보다 SC1 세정액에 대한 식각율이 높도록 형성되는 것이 바람직하다. 즉, 제1개구부(224a)의 바닥 선폭을 확보하기 위하여 제3절연막(220) 및 제4절연막(222)의 불순물 농도가 조절된다. 따라서, 도시된 바와 같이 제3절연막(220)과 제4절연막(222) 사이에 단차가 형성된다. SC1 세정액은 수산화암모늄과 과산화수소 및 탈이온수의 혼합액으로, 반도체 기판 상에 형성된 산화막 또는 반도체 기판 상에 부착된 유기물을 제거하며, 혼합 비율은 1:4:20 내지 1:4:100 정도이며, 세정 공정에 따라 적절하게 변경될 수 있다. 참고로, 도 3g 이후에서는 도면의 간략화를 위해 반도체 기판의 하부 구조를 생략하기로 한다.
도 3h를 참조하면, 통상의 사진 식각 공정을 통해 베리드 콘택 플러그(216)가 노출되도록 식각 방지막(218)을 식각하여 제2개구부(224b)를 형성한다. 제1개구부(224a)와 제2개구부(224b)는 커패시터를 형성하기 위한 스토리지 노드 홀(224)을 형성한다.
도 3i를 참조하면, 불산(HF) 수용액과 SC1 세정액을 순차적으로 사용하여 반도체 기판(200)을 세정하여 제2개구부(224b)의 내측면에 요철(A)을 형성한다. 불산 수용액과 SC1 세정액을 사용하여 반도체 기판(200)을 세정하는 동안 식각 방지막(218)의 산화막(218b)은 제1질화막(218a) 및 제2질화막(218c)보다 빠른 속도로 제거되므로 제2개구부(224b)의 내측면에는 도시된 바와 같은 요철(A)이 형성된다. 즉, 식각 방지막(218)의 산화막(218b) 부위에 대응하는 제2개구부(224b)의 제1단면적이 상기 제1질화막(218a) 및 제2질화막(218c) 부위에 대응하는 제2개구부(224b)의 제2단면적보다 크게 형성된다.
도 3j를 참조하면, 상기 스토리지 노드 홀(224)을 포함하여 제4절연막(222) 전면에 걸쳐 실리콘 소스 및 도핑 소스를 결정화시키며 증착시켜 폴리 실리콘 막(226)을 형성한다. 상기 폴리 실리콘 막(226)은 상기 제4절연막(222)의 상부면, 상기 스토리지 노드 홀(224)의 측면 및 저면에 연속적으로 형성된다.
도 3k 및 도 3l을 참조하면, 상기 폴리 실리콘 막(226)이 증착된 반도체 기판 상에 USG(undoped silicate glass)와 같은 산화막으로 이루어진 희생층(228)을 증착하여 상기 스토리지 노드 홀(224)을 매립하고, 상기 스토리지 노드 홀(224)을 매립한 희생층(228)을 제거하면서 동시에 상기 제4절연막(222)의 상부면에 증착된 폴리 실리콘 막(226)을 부분적으로 제거하여 폴리 실리콘 노드(230)를 형성한다. 이때, 상기 희생층(228) 및 폴리 실리콘 막(226)의 제거 공정은 에치백 공정 또는 화학적 기계적 연마(chemical and mechanical polishing) 공정에 의해 수행될 수 있다.
도 3m을 참조하면, 상기 제4절연막(222) 및 스토리지 노드 홀(224)에 존재하는 희생층(228)을 습식 식각하여 모두 제거함으로써 폴리 실리콘 노드(230)를 스토리지 노드 전극(230a)으로 형성한다. 상기 습식 식각에 사용되는 식각액은 LAL 용액으로, LAL 용액은 불화암모늄과 불산 및 탈이온수의 혼합액이다. 이때, 스토리지 노드 전극(230a)과 식각 방지막(218) 사이에는 요철(A) 형상의 계면이 존재하므로,스토리지 노드 전극(230a)과 식각 방지막(218) 사이로 LAL 용액의 침범이 억제된다. 따라서, 제2절연막(212)의 내부에서 골뱅이 디펙이 형성되는 것이 억제된다.
도 3n을 참조하면, 베리드 콘택 플러그(216)와 연결된 스토리지 노드 전극(230a)의 표면에 유전막(232) 및 플레이트 전극(234)을 형성하여 반도체 장치의 커패시터 형성을 완료한다.
상기와 같은 본 발명에 따르면, 스토리지 노드 전극과 식각 방지막 사이의 요철은 희생층의 습식 식각에 사용되는 LAL 용액의 침범을 억제한다. 따라서, 반도체 장치의 커패시터의 하부에 형성되는 골뱅이 디펙을 억제할 수 있으며, 반도체 장치의 수율 및 신뢰도가 향상된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (7)
- 도전성 패턴이 노출된 기판 상에 제1질화막, 산화막 및 제2질화막을 포함하는 식각 방지막을 형성하는 단계;상기 식각 방지막 상에 절연막을 형성하는 단계;상기 절연막과 식각 방지막을 순차적으로 식각하여 상기 도전성 패턴을 노출시키는 개구부를 형성하는 단계;상기 개구부를 한정하는 식각 방지막의 내측면이 요철 형상을 갖도록 상기 기판을 습식 세정하는 단계;상기 개구부의 내측면 및 저면에 실린더형 스토리지 노드 전극을 형성하는 단계; 및상기 스토리지 노드 전극의 표면에 유전막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
- 제1항에 있어서, 상기 절연막은 불순물 농도가 서로 다른 제1산화막 및 제2산화막을 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
- 제1항에 있어서, 상기 개구부를 형성하는 단계는,상기 식각 방지막이 노출되도록 상기 절연막을 부분적으로 식각하여 상기 도전성 패턴과 대응하는 제1개구부를 형성하는 단계; 및상기 도전성 패턴을 노출되도록 상기 제1개구부의 저면을 식각하여 제2개구부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
- 제1항에 있어서, 상기 습식 세정 단계에서, 상기 식각 방지막의 산화막 부위에 대응하는 상기 개구부의 제1단면적이 상기 제1질화막 및 제2질화막 부위에 대응하는 상기 개구부의 제2단면적보다 크게 형성되는 것을 특징으로 하는 반도체 장치의 커패시터의 형성 방법.
- 제1항에 있어서, 불산 수용액 및 SC1 세정액을 사용하여 습식 세정하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
- 제1항에 있어서, 상기 스토리지 노드 전극을 형성하는 단계는,상기 개구부의 내측면 및 저면을 포함하는 절연막 상에 도전성 막을 형성하는 단계;상기 개구부를 매립하기 위한 희생층을 상기 도전성 막 상에 형성하는 단계;상기 희생층 및 상기 절연막 상에 형성된 도전성 막을 에치백하여 제거하여 상기 도전성 막을 도전성 노드로 형성하는 단계; 및상기 절연막 및 상기 개구부를 매립한 희생층을 습식 식각하여 스토리지 노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터형성 방법.
- 제6항에 있어서, 상기 습식 식각에 사용되는 식각액은 LAL 용액을 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
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Cited By (2)
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|---|---|---|---|---|
| US8039344B2 (en) | 2009-11-26 | 2011-10-18 | Samsung Electronics Co., Ltd. | Methods of forming a capacitor structure and methods of manufacturing a semiconductor device using the same |
| CN113707655A (zh) * | 2021-08-25 | 2021-11-26 | 长鑫存储技术有限公司 | 支撑叠层、电容、及电容的制备方法 |
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2003
- 2003-02-27 KR KR1020030012426A patent/KR20040077041A/ko not_active Application Discontinuation
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