KR20190068176A - 나노로드 구조물 형성 방법 및 이를 이용하는 반도체 소자 형성 방법 - Google Patents

나노로드 구조물 형성 방법 및 이를 이용하는 반도체 소자 형성 방법 Download PDF

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Abstract

나노로드 구조물 형성 방법 및 이를 이용하는 반도체 소자 형성 방법을 제공한다. 이 방법은 기판 상에 씨드 패턴들을 형성하고, 상기 기판 상에 상기 씨드 패턴들과 중첩하는 나노로드 구조물들 및 상기 나노로드 구조물들의 측면들을 둘러싸는 몰드 구조물을 형성하고, 상기 몰드 구조물의 적어도 일부를 제거하여 하나 또는 복수의 공간을 형성하는 것을 포함한다. 각각의 상기 나노로드 구조물들은 차례로 적층되는 복수의 나노로드들을 포함하고, 상기 몰드 구조물은 상기 복수의 나노로드들과 대응하며 차례로 적층되는 복수의 몰드 층들을 포함하고, 상기 복수의 몰드 층들은 서로 다른 물질로 형성되는 몰드 층들을 포함한다.

Description

나노로드 구조물 형성 방법 및 이를 이용하는 반도체 소자 형성 방법{METHOD OF FORMING NANOROD STRUCTURE AND METHOD OF FORMING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명의 기술적 사상은 반도체 소자 형성 방법에 관한 것으로, 특히 나노로드 구조물 형성 방법, 이를 이용하여 반도체 소자를 형성하는 방법, 및 이러한 방법들에 의해서 형성된 반도체 소자에 관한 것이다.
반도체 소자의 고집적화 경향에 따라, 홀 또는 플러그 등과 같은 구성요소는 폭의 증가 없이 수직 높이가 점점 증가하고 있다. 이와 같은 홀 또는 플러그는 포토리소그래피 공정을 진행하여 마스크를 형성하고, 상기 마스크를 이용하는 식각 공정을 진행하여 형성할 수 있다. 이와 같은 일반적인 식각 공정으로 수직 높이가 점점 증가하는 홀 또는 플러그를 형성하는 것은 한계가 있다.
본 발명의 기술적 사상이 해결하려는 과제는 복수의 몰드 층들에 의해 측면들이 둘러싸이는 복수의 나노로드들을 포함하는 나노로드 구조물의 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 상기 나노로드 구조물의 형성 방법을 이용하여 반도체 소자를 형성하는 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 기판 상에 제1 씨드 패턴을 형성하고, 상기 제1 씨드 패턴 상에 형성되는 제1 나노로드 구조물 및 상기 제1 나노로드 구조물의 측면을 둘러싸며 상기 제1 나노로드 구조물의 상부면을 노출시키는 몰드 구조물을 형성하는 것을 포함한다. 상기 제1 나노로드 구조물은 상기 제1 씨드 패턴 상에 차례로 적층되는 복수의 나노로드들을 포함하고, 상기 복수의 나노로드들은 상기 제1 씨드 패턴으로부터 성장되어 형성되는 최하위 나노로드 및 상기 최하위 나노로드 상에 형성되며 상대적으로 하부에 위치하는 나노로드로부터 성장되어 형성되는 상부 나노로드들을 포함하고, 상기 몰드 구조물은 상기 최하위 나노로드의 측면을 둘러싸며 상기 최하위 나노로드의 상부면을 노출시키는 최하위 몰드 층 및 상기 최하위 몰드 층 상에 차례로 적층되며 상기 상부 나노로드들과 일대일 대응하며 상기 상부 나노로드들의 측면들을 둘러싸는 상부 몰드 층들을 포함하고, 상기 상부 몰드 층들은 서로 다른 물질로 형성되는 몰드 층들을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 기판 상에 씨드 패턴들을 형성하고, 상기 기판 상에 상기 씨드 패턴들과 중첩하는 나노로드 구조물들 및 상기 나노로드 구조물들의 측면들을 둘러싸는 몰드 구조물을 형성하고, 상기 몰드 구조물의 적어도 일부를 제거하여 하나 또는 복수의 공간을 형성하는 것을 포함한다. 각각의 상기 나노로드 구조물들은 차례로 적층되는 복수의 나노로드들을 포함하고, 상기 몰드 구조물은 상기 복수의 나노로드들과 대응하며 차례로 적층되는 복수의 몰드 층들을 포함하고, 상기 복수의 몰드 층들은 서로 다른 물질로 형성되는 몰드 층들을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 제1 씨드 패턴을 형성하고, 상기 제1 씨드 패턴 상의 제1 나노로드 구조물 및 상기 제1 나노로드 구조물의 측면을 둘러싸는 몰드 구조물을 형성하는 것을 포함한다. 상기 제1 나노로드 구조물 및 상기 몰드 구조물을 형성하는 것은 상기 제1 씨드 패턴으로부터 성장되는 최하위 나노로드을 형성하고, 상기 최하위 나노로드의 측면을 둘러싸며 상기 최하위 나노로드의 상부면을 노출시키는 최하위 몰드 층을 형성하고, 상기 최하위 나노로드로부터 성장되는 상부 나노로드를 형성하고, 상기 상부 나노로드의 측면을 둘러싸며 상기 상부 나노로드의 상부면을 노출시키는 상부 몰드 층을 형성하고, 상기 상부 나노로드 및 상기 상부 몰드 층 상에 상기 상부 나노로드 및 상기 상부 몰드 층을 형성하는 공정을 반복 진행하여, 복수의 상부 나노로드들 및 복수의 상부 몰드 층들을 형성하는 것을 포함한다. 상기 복수의 상부 몰드 층들 중 어느 하나의 몰드 층은 다른 하나의 몰드 층과 다른 물질로 형성된다.
본 발명의 기술적 사상의 실시예 들에 따르면, 복수의 몰드 층들에 의해 측면들이 둘러싸이는 복수의 나노로드들을 포함하는 나노로드 구조물의 형성 방법 및 이를 이용하여 반도체 소자를 형성하는 방법을 제공할 수 있다. 상기 복수의 나노로드들은 상기 복수의 몰드 층들과 일대일로 대응할 수 있다. 상기 복수의 나노로드들을 상기 복수의 몰드 층들과 함께 형성함으로써, 상기 복수의 나노로드들을 보다 높게 형성할 수 있다. 또한, 상기 복수의 나노로드들을 제거하여 상기 복수의 몰드 층들 내에 홀을 형성할 수 있다. 이와 같이 형성될 수 있는 홀은 높은 종횡비를 갖도록 형성될 수 있다. 따라서, 상기 복수의 나노로드들을 형성하는 방법을 이용하여 형성되는 반도체 소자의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 나노로드 구조물의 형성 방법을 나타내는 플로우 챠트이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기 위한 단면도들이다.
도 4a 내지 도 4d, 도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 나타내는 단면도들이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 나타내는 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 8a, 도 8b, 및 도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 나타내는 단면도들이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 나타낸 단면도들이다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 나타낸 단면도들이다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 나타낸 단면도들이다.
도 13, 도 14a 내지 도 14c는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 나타낸 단면도들이다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 나타낸 단면도들이다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기 위한 평면도이다.
도 17, 및 도 18a 내지 도 18c는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 나타낸 단면도들이다.
도 19a 및 도 19b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 나타낸 단면도들이다.
도 20a 및 도 20b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 나타낸 단면도들이다.
도 21은 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 나타낸 단면도이다.
도 22, 도 23, 도 24a, 도 25, 도 26 및 도 27은 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 나타낸 단면도들이다.
도 24b는 도 24a의 'A'로 표시된 부분을 확대한 부분 확대도이다.
이하에서, 도면들을 참조하여 본 발명의 일 실시예에 따른 나노로드 구조물 형성 방법, 및 이를 이용하여 반도체 소자를 형성하는 방법에 대하여 설명하기로 한다.
우선, 도 1을 참조하여 본 발명의 일 실시예에 따른 나노로드 구조물의 형성 방법의 예시적인 예를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 나노로드 구조물의 형성 방법을 나타내는 플로우 챠트이다.
도 1을 참조하면, 씨드 패턴을 형성할 수 있다 (S10). 이어서, 나노로드를 형성할 수 있다 (S20). 상기 나노로드는 상기 씨드 패턴으로부터 성장되어 형성될 수 있다. 일 예에서, 상기 나노로드는 탄소 나노로드 또는 탄소 나노 와이어일 수 있고, 상기 씨드 패턴은 니켈 등과 같이 탄소 나노로드 등의 씨드 역할을 할 수 있는 물질로 형성될 수 있다.
상기 나노로드의 측면을 둘러싸며 상기 나노로드의 상부면을 노출시키는 몰드 층을 형성할 수 있다 (S30). 이어서, 상기 나노로드가 설정된 높이를 갖는지를 판별할 수 있다 (S40).
상기 나노로드가 설정된 높이가 아니라면, 상술한 나노로드를 형성하는 단계(S20) 및 상술한 몰드 층을 형성하는 단계(S30)를 설정 높이에 도달할 때까지 반복 진행할 수 있다. 상기 나노로드가 설정된 높이에 도달하면, 후속 공정을 진행할 수 있다 (S50). 이와 같은 후속 공정은 상기 나노로드을 제거하여 홀을 형성하는 공정, 상기 나노로드를 커패시터 전극으로 이용하는 반도체 소자 형성 공정, 및/또는 상기 나노로드를 콘택 플러그로 이용하는 반도체 소자 형성 공정, 및/또는 상기 나노로드를 채널 층을 포함하는 수직 구조체로 대체하는 반도체 소자 형성 공정일 수 있다.
도 1에서 상술한 상기 씨드 패턴을 형성하는 단계(S10)의 예시적인 예에 대하여 도 2a 및 도 2b를 참조하여 설명하기로 한다. 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(10) 상에 개구부(15a)를 갖는 포토레지스트 패턴(15)을 형성할 수 있다. 일 예에서, 상기 기판(10)은 반도체 기판일 수 있다. 이어서, 씨드 층(20)을 증착할 수 있다. 상기 씨드 층(20)은 상기 포토레지스트 패턴(15)의 상부면 및 상기 개구부(15a)의 바닥면을 덮을 수 있다. 여기서, 상기 개구부(15a)의 측벽은 노출될 수 있다.
도 2b를 참조하면, 상기 포토레지스트 패턴(도 2a의 15)을 제거할 수 있다. 상기 포토레지스트 패턴(도 2a의 15)을 제거하면서 상기 포토레지스트 패턴(도 2a의 15)의 상부에 위치하는 씨드 층(도 2a의 20)도 같이 제거될 수 있다. 따라서, 상기 개구부(도 2a의 15a) 내에 위치하는 씨드 층은 잔존할 수 있다. 상기 개구부(도 2a의 15a) 내에 위치하는 씨드 층은 씨드 패턴(21)으로 지칭될 수 있다.
다음으로, 도 1에서 상술한 상기 씨드 패턴을 형성하는 단계(S10)의 변형 예에 대하여 도 3a 및 도 3b를 참조하여 설명하기로 한다. 도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기 위한 단면도들이다.
도 3a를 참조하면, 기판(10) 상에 씨드 층(19)을 형성할 수 있다. 이어서, 상기 씨드 층(19) 상에 마스크 패턴(25)을 형성할 수 있다. 일 예에서, 상기 마스크 패턴(25)은 포토레지스트 패턴 또는 포토레지스터 패턴을 이용하여 형성될 수 있는 하드 마스크일 수 있다.
도 3b를 참조하면, 상기 마스크 패턴(25)을 식각마스크로 이용하여 식각 공정으로 상기 씨드 층(도 3a의 19)을 식각하여 씨드 패턴(21)을 형성할 수 있다. 이어서, 상기 마스크 패턴(25)을 제거하여 도 2b에서 설명한 것과 같은 씨드 패턴(21)을 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자 형성 방법 중에서 나노 로드를 형성하는 방법의 예시적인 예를 도 4a 내지 도 4d를 참조하여 설명하기로 한다. 도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 나타내는 단면도들이다.
도 4a를 참조하면, 도 2a 및 도 2b에서 설명한 방법 또는 도 3a 및 도 3b에서 설명한 방법을 이용하여 형성된 씨드 패턴(21)을 갖는 기판(10) 상에 최하위 나노로드(50)를 형성할 수 있다.
상기 최하위 나노로드(50)는 상기 씨드 패턴(21) 상에 형성될 수 있다. 상기 최하위 나노로드(50)는 상기 씨드 패턴(21)의 상부면으로부터 수직 방향(Dz)으로 성장되어 형성될 수 있다. 상기 수직 방향(Dz)은 상기 기판(10)의 표면(10s)과 수직한 방향 또는 상기 씨드 패턴(21)의 상부면과 수직한 방향일 수 있다.
일 예에서, 상기 씨드 패턴(21)은 니켈 등과 같은 씨드 물질로 형성될 수 있고, 상기 최하위 나노로드(50)는 탄소 나노로드 또는 탄소 나노와이어로 형성될 수 있다.
도 4b를 참조하면, 상기 기판(10) 상에 상기 최하위 나노로드(50)의 측면 및 상부면을 덮는 예비 몰드 층(52)을 형성할 수 있다. 상기 예비 몰드 층(52)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
도 4c를 참조하면, 상기 예비 몰드 층(도 4b의 52)의 일부를 제거하여 상기 최하위 나노로드(50)의 상부면을 노출시키는 최하위 몰드 층(53)을 형성할 수 있다.
상기 예비 몰드 층(도 4b의 52)의 일부를 제거하는 것은 상기 최하위 나노로드(50)의 상부면이 노출될때까지 평탄화 공정 또는 에치-백 공정을 진행하는 것을 포함할 수 있다. 상기 최하위 몰드 층(53)은 상기 최하위 나노로드(50)의 측면을 둘러싸며 상기 최하위 나노로드(50)의 상부면을 노출시킬 수 있다.
도 4d를 참조하면, 상기 최하위 나노로드(50) 및 상기 최하위 몰드 층(53) 상에 상부 나노로드 구조물(71) 및 상부 몰드 구조물(74)을 형성할 수 있다. 상기 상부 나노로드 구조물(71)은 상기 최하위 나노로드(50)의 상부면과 중첩할 수 있다. 상기 상부 몰드 구조물(74)은 상기 상부 나노로드 구조물(71)의 측면을 둘러싸며 상기 상부 나노로드 구조물(71)의 상부면을 노출시킬 수 있다.
상기 상부 나노로드 구조물(71)은 상기 수직 방향(Dz)으로 차례로 적층되는 복수의 상부 나노로드들(60, 70)을 포함할 수 있다. 상기 상부 몰드 구조물(74)은 상기 수직 방향(Dz)으로 차례로 적층되는 복수의 상부 몰드 층들(63, 73)을 포함할 수 있다.
일 예에서, 상기 복수의 상부 몰드 층들(63, 73)은 상기 복수의 상부 나노로드들(60, 70)과 일대일로 대응하며 상기 복수의 상부 나노로드들(60, 70)의 측면들을 둘러쌀 수 있다.
상기 복수의 상부 나노로드들(60, 70)은 제1 상부 나노로드(60) 및 상기 제1 상부 나노로드(60) 상의 제2 상부 나로로드(70)를 포함할 수 있다. 상기 제1 상부 나노로드(60)는 상기 최하위 나노로드(50)의 상부면으로부터 상기 수직 방향(Dz)으로 성장되어 형성될 수 있고, 상기 제2 상부 나노로드(70)는 상기 제1 상부 나노로드(60)의 상부면으로부터 상기 수직 방향(Dz)으로 성장되어 형성될 수 있다.
상기 복수의 상부 몰드 층들(63, 73)은 상기 제1 상부 나노로드(60)의 측면을 둘러싸는 제1 상부 몰드 층(63) 및 상기 제2 상부 나노로드(70)의 측면을 둘러싸는 제2 상부 몰드 층(73)을 포함할 수 있다.
일 예에서, 상기 제1 상부 나노로드(60) 및 상기 제1 상부 몰드 층(63)을 형성하는 것은 상기 최하위 나노로드(50)의 상부면으로부터 상기 수직 방향(Dz)으로 성장되는 상기 제1 상부 나노로드(60)를 형성하고, 상기 제1 상부 나노로드(60)를 덮는 예비 몰드 층을 형성하고, 상기 예비 몰드 층의 일부를 제거하여 상기 제1 상부 나노로드(60)의 상부면을 노출시키는 상기 제1 상부 몰드 층(63)을 형성하는 것을 포함할 수 있다. 상기 예비 몰드 층의 일부를 제거하여 상기 제1 상부 몰드 층(63)을 형성하는 것은 도 4b 및 도 4c에서 설명한 상기 예비 몰드 층(도 4b의 52)의 일부를 제거하여 상기 최하위 몰드 층(53)을 형성하는 것과 실질적으로 동일할 수 있다.
상기 제2 상부 나노로드(70) 및 상기 제2 상부 몰드 층(73)을 형성하는 것은 상기 제1 상부 나노로드(60)의 상부면으로부터 상기 수직 방향(Dz)으로 성장되는 상기 제2 상부 나노로드(70)를 형성하고, 상기 제2 상부 나노로드(70)를 덮는 예비 몰드 층을 형성하고, 상기 예비 몰드 층의 일부를 제거하여 상기 제2 상부 나노로드(70)의 상부면을 노출시키는 상기 제2 상부 몰드 층(73)을 형성하는 것을 포함할 수 있다.
따라서, 상기 최하위 나노로드(50)와 상기 상부 나노로드 구조물(71)을 포함하는 나노로드 구조물(86), 및 상기 최하위 몰드 층(53)과 상기 상부 몰드 구조물(74)을 포함하는 몰드 구조물(88)을 형성할 수 있다. 상기 몰드 구조물(88)은 상기 나노로드 구조물(86)의 상부면을 노출시키면서 상기 나노로드 구조물(86)의 측면을 둘러싸도록 형성될 수 있다.
다음으로, 도 4a 내지 도 4d를 참조하여 설명한 상기 나노로드 구조물(86) 및 상기 몰드 구조물(88)을 포함하는 기판에 대하여 후속 공정을 진행하는 예시적인 예를 도 5a 및 도 5b를 참조하여 설명하기로 한다. 도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 나타내는 단면도들이다.
도 5a를 참조하면, 도 4a 내지 도 4d에서 설명한 것과 동일한 상기 몰드 구조물(88) 및 상기 나노로드 구조물(86)까지 형성된 기판(10)을 준비할 수 있다. 상기 나노로드 구조물(86)을 제거하여 상기 몰드 구조물(88) 내에 홀(90)을 형성할 수 있다.
일 예에서, 상기 나노로드 구조물(도 4d의 86)을 제거한 후, 상기 씨드 패턴(도 4d의 21)을 제거할 수 있다. 따라서, 상기 홀(90)은 상기 나노로드 구조물(도 4d의 86) 및 상기 씨드 패턴(도 4d의 21)가 제거되어 형성될 수 있다.
도 5b를 참조하면, 상기 홀(90) 내에 수직 구조체(95)를 형성할 수 있다. 일 예에서, 상기 수직 구조체(95)는 상기 수직 방향(Dz)으로 연장되는 도전 층 또는 반도체 층을 포함할 수 있다.
다음으로, 도 6a 내지 도 6c를 참조하며 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기로 한다. 도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 나타내는 단면도들이다.
도 6a를 참조하면, 기판(10) 상에 서로 이격되는 제1 및 제2 씨드 패턴들(21a, 21b)을 형성할 수 있다. 각각의 상기 제1 및 제2 씨드 패턴들(21a, 21b)은 도 2a 및 도 2b에서 설명한 씨드 패턴 형성 방법 방법 또는 도 3a 및 도 3b에서 설명한 씨드 패턴 형성 방법을 이용하여 형성할 수 있다.
상기 제1 및 제2 씨드 패턴들(21a, 21b)을 갖는 기판 상에 제1 및 제2 나노로드 구조물들(86a, 86b) 및 상기 제1 및 제2 나노로드 구조물들(86a, 86b)의 측면들을 둘러싸면서 상기 제1 및 제2 나노로드 구조물들(86a, 86b)의 상부면들을 노출시키는 몰드 구조물(88)을 형성할 수 있다.
상기 제1 나노로드 구조물(86a)은 상기 제1 씨드 패턴(21a)의 상부면으로부터 상기 기판(10)의 표면(10s)과 수직한 수직 방향(Dz)으로 연장될 수 있고, 상기 제2 나노로드 구조물(86b)은 상기 제2 씨드 패턴(21b)의 상부면으로부터 상기 수직 방향(Dz)으로 연장될 수 있다.
상기 제1 및 제2 나노로드 구조물들(86a, 86b), 및 상기 몰드 구조물(88)을 형성하는 것은 도 4a 내지 도 4d를 참조하여 설명한 상기 나노로드 구조물(86) 및 상기 몰드 구조물(88)을 형성하는 방법과 실질적으로 동일할 수 있다. 따라서, 각각의 상기 제1 및 제2 나노로드 구조물들(86a, 86b)을 형성하는 방법은 상기 나노로드 구조물(도 4d의 86)을 형성하는 방법과 실질적으로 동일할 수 있다.
도 6b를 참조하면, 상기 제1 나노로드 구조물(도 6a의 86a)을 선택적으로 제거하여 홀(90)을 형성할 수 있다. 변형 예에서, 상기 제1 나노로드 구조물(도 6a의 86a)를 제거한 후에 상기 제1 씨드 패턴(도 6a의 21a)을 추가로 제거할 수도 있다.
상기 제1 나노로드 구조물(도 6a의 86a)을 선택적으로 제거하여 상기 홀(90)을 형성하는 것은 상기 제2 나노로드 구조물(86b)을 덮으면서 상기 제1 나노로드 구조물(도 6a의 86a)을 노출시키는 마스크 패턴(89)을 형성하고, 상기 마스크 패턴(89)을 식각 마스크로 이용하여 상기 제1 나노로드 구조물(도 6a의 86a)을 식각하여 제거하는 것을 포함할 수 있다. 변형 예에서, 상기 제1 나노로드 구조물(도 6a의 86a)을 식각한 후, 연속해서 상기 제1 씨드 패턴(도 6a의 21a)을 식각하여 제거할 수 있다. 상기 마스크 패턴(89)은 포토레지스트 패턴 또는 포토레지스트 패턴을 이용하여 형성할 수 있는 하드 마스크일 수 있다.
도 6c를 참조하면, 상기 마스크 패턴(도 6b의 89)을 제거한 후에, 상기 홀(90)을 채우는 수직 구조체(95)를 형성할 수 있다. 변형 예에서, 상기 마스크 패턴(도 6b의 89)은 상기 수직 구조체(95)를 형성하는 동안에 제거될 수 있다. 변형 예에서, 상기 마스크 패턴(도 6b의 89)은 상기 수직 구조체(95)를 형성한 후에 잔존할 수도 있다.
일 예에서, 상기 수직 구조체(95)는 상기 수직 방향(Dz)으로 연장되는 도전 층 또는 반도체 층을 포함할 수 있다.
일 예에서, 상기 수직 구조체(95)는 메모리 소자의 정보를 저장하는 요소(element)로 이용될 수 있고, 상기 제2 나노로드 구조물(86b)은 메모리 소자의 콘택 플러그로 이용될 수 있다.
이하에서, 도 7, 도 8a, 도 8b, 및 도 9a 내지 도 9d를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예에 대하여 설명하기로 한다. 도 7은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 8a 및 도 8b는 나노로드 구조물을 형성하는 방법의 예시적인 예를 설명하기 위하여 도 7의 I-I'선을 따라 취해진 영역을 나타내는 단면도들이고, 도 9a 내지 도 9d는 도 8a 및 도 8b에서의 나노구조물을 이용하여 반도체 소자를 형성하는 방법의 예시적인 예를 설명하기 위하여 도 7의 I-I'선을 따라 취해진 영역을 나타내는 단면도들이다.
도 7 및 도 8a를 참조하면, 기판(100) 상에 제1 씨드 패턴들(126a)을 포함하는 하부 구조물(128)을 형성할 수 있다. 상기 기판(100)은 반도체 기판일 수 있다.
상기 하부 구조물(128)은 상기 제1 씨드 패턴들(126a) 하부에 형성되며 상기 제1 씨드 패턴들(126a)과 접촉하는 셀 하부 콘택 플러그들(124a)을 포함할 수 있다. 상기 하부 구조물(128)은 상기 기판(100) 상에 형성되며 셀 활성 영역들(106a)을 한정하는 소자분리 영역(109), 상기 셀 활성 영역들(106a) 내에 형성되는 셀 불순물 영역들(121a), 비트라인 절연성 구조물(115a)에 의해 둘러싸이는 비트라인들(112a)을 포함할 수 있다. 상기 셀 하부 콘택 플러그들(124a)은 상기 셀 불순물 영역들(121a) 상에 형성되며 상기 비트라인들(112a) 사이에 배치될 수 있다. 일 예에서, 상기 셀 불순물 영역들(121a)은 디램 등과 같은 메모리 소자의 셀 스위칭 소자의 소스(source)일 수 있다.
일 예에서, 상기 제1 씨드 패턴들(126a)은 도 2a 및 도 2b에서 설명한 씨드 패턴 형성 방법 방법 또는 도 3a 및 도 3b에서 설명한 씨드 패턴 형성 방법을 이용하여 형성할 수 있다.
도 7 및 도 8b를 참조하면, 상기 제1 씨드 패턴들(126a)을 포함하는 기판(100) 상에 나노로드 구조물들(186) 및 몰드 구조물(188)을 형성할 수 있다. 상기 나노로드 구조물들(186)은 상기 제1 씨드 패턴들(126a) 상에 형성될 수 있고, 상기 몰드 구조물(188)은 상기 나노로드 구조물들(186)의 측면을 둘러싸며 상기 나노로드 구조물들(186)의 상부면들을 노출시킬 수 있다.
상기 나노로드 구조물들(186) 및 상기 몰드 구조물(188)은 도 4a 내지 도 4d에서 설명한 상기 나노로드 구조물(도 4d의 86) 및 상기 몰드 구조물(도 4d의 88)을 형성하는 방법을 이용하여 형성할 수 있다.
일 예에서, 각각의 상기 나노로드 구조물들(186)은 각각의 상기 제1 씨드 패턴들(126a) 상에 수직 방향(Dz)으로 차례로 적층되는 복수의 나노로드들(132, 142, 162, 172, 182)을 포함할 수 있다. 상기 수직 방향(Dz)은 상기 기판(100)의 표면과 수직한 방향 또는 상기 제1 씨드 패턴들(126a)의 상부면과 수직한 방향일 수 있다.
상기 복수의 나노로드들(132, 142, 162, 172, 182)은 상기 제1 씨드 패턴들(126a)로부터 성장되어 형성되는 최하위 나노로드들(132) 및 상기 최하위 나노로드들(132) 상에 배치되며 상대적으로 하부에 위치하는 나노로드로부터 성장되어 형성되는 상부 나노로드들(142, 162, 172, 182)을 포함할 수 있다.
상기 상부 나노로드들(142, 162, 172, 182)은 상기 수직 방향(Dz)의 제1 길이를 갖는 어느 하나의 상부 나노로드와 상기 제1 길이와 다른 상기 수직 방향(Dz)의 제2 길이를 갖는 다른 하나의 상부 나노 로드를 포함할 수 있다. 예를 들어, 상기 상부 나노로드들(142, 162, 172, 182) 중에서, 최상위의 나노로드(182)의 상기 수직 방향(Dz)의 길이(L2)는 차상위의 나노로드(172)의 상기 수직 방향(Dz)의 길이(L1) 보다 짧을 수 있다.
상기 몰드 구조물(188)은 차례로 적층되는 복수의 몰드 층들(134, 144, 164, 174, 184)을 포함할 수 있다. 일 예에서, 상기 복수의 몰드 층들(134, 144, 164, 174, 184)은 상기 복수의 나노로드들(132, 142, 162, 172, 182)과 일대일로 대응할 수 있다. 상기 몰드 구조물(188)의 상기 복수의 몰드 층들(134, 144, 164, 174, 184)은 상기 최하위 나노로드들(132)의 측면을 둘러싸는 최하위 몰드 층(134) 및 상기 상부 나노로드들(142, 162, 172, 182)의 측면들을 둘러싸는 상부 몰드 층들(144, 164, 174, 184)을 포함할 수 있다.
일 예에서, 상기 상부 나노로드들(142, 162, 172, 182) 및 상기 상부 몰드 층들(144, 164, 174, 184)은 일대일 대응할 수 있고, 상기 상부 나노로드들(142, 162, 172, 182) 및 상기 상부 몰드 층들(144, 164, 174, 184) 중에서, 서로 대응하는 나노로드와 몰드 층은 서로 동일한 상기 수직 방향(Dy)의 길이를 가질 수 있다. 여기서, 상기 수직 방향(Dy)의 길이는 '높이'로 설명될 수도 있다.
상기 최하위 나노로드들(132) 및 상기 최하위 몰드 층(134)을 형성하는 것은 상기 제1 씨드 패턴들(126a)로부터 성장되는 상기 최하위 나노로드들(132)을 형성하고, 상기 최하위 나노로드들(132)의 측면들 및 상부면들을 덮는 예비 몰드 층을 형성하고, 상기 예비 몰드 층의 일부를 제거하여 상기 최하위 나노로드들(132)의 상부면을 노출시키는 상기 최하위 몰드 층(134)을 형성하는 것을 포함할 수 있다. 여기서, 상기 예비 몰드 층은 도 4b에서 설명한 예비 몰드 층(도 4b의 52)으로 이해될 수 있다.
상기 상부 나노로드들(142, 162, 172, 182) 및 상기 상부 몰드 층들(144, 164, 174, 184)을 형성하는 것은 상대적으로 하부에 위치하는 나노로드로부터 성장되는 나노로드를 형성하고, 나노로드의 측면을 둘러싸며 나노로드의 상부면을 노출시키는 몰드 층을 형성하고, 이와 같은 나노로드 및 몰드 층을 형성하는 공정을 반복 진행하는 것을 포함할 수 있다. 따라서, 상기 나노로드 및 상기 몰드 층을 형성하는 공정을 반복진행함으로써, 상기 상부 나노로드들(142, 162, 172, 182) 및 상기 상부 몰드 층들(144, 164, 174, 184)을 형성할 수 있다.
일 예에서, 상기 몰드 구조물(188)은 서로 다른 물질로 형성되는 몰드 층들을 포함할 수 있다. 예를 들어, 상기 몰드 구조물(188)의 상기 복수의 몰드 층들(134, 144, 164, 174, 184) 중 어느 하나의 몰드 층(184)은 다른 하나의 몰드 층과 다른 물질로 형성될 수 있다. 예를 들어, 상기 복수의 몰드 층들(134, 144, 164, 174, 184) 중에서 최상위 몰드 층(184)은 다른 몰드 층들(134, 144, 164, 174)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 복수의 몰드 층들(134, 144, 164, 174, 184) 중에서 상기 최상위 몰드 층(184)은 실리콘 질화물로 형성될 수 있고, 다른 몰드 층들(134, 144, 164, 174)은 실리콘 산화물로 형성될 수 있다. 상기 복수의 몰드 층들(134, 144, 164, 174, 184) 중에서, 상기 최상위 몰드 층(184)은 상부 서포터일 수 있다. 따라서, 상기 최상위 몰드 층(184)은 상부 서포터로 지칭하기로 한다.
도 7 및 도 9a를 참조하면, 상기 나노로드 구조물들(도 8b의 186)을 제거하여 상기 몰드 구조물(188) 내에 홀들(190)을 형성할 수 있다. 일 예에서, 상기 홀들(190)은 상기 제1 씨드 패턴들(126a)을 노출시킬 수 있다.
도 7 및 도 9b를 참조하면, 상기 홀들(190) 내에 수직 구조체들(210)을 형성할 수 있다. 상기 수직 구조체들(210)은 도전성 물질로 형성될 수 있으며, 커패시터 하부 전극일 수 있다.
도 7 및 도 9c를 참조하면, 상기 최상위 몰드 층, 즉 상부 서포터(184)를 패터닝하여 개구부(184a)를 형성할 수 있다. 이어서, 상기 몰드 층들(134, 144, 164, 174)을 식각하여 상기 수직 구조체들(210)을 노출시키는 공간(220)을 형성할 수 있다.
상기 상부 서포터(184)는 상기 수직 구조체들(210)의 상부 측면들과 접촉하면서 상기 수직 구조체들(210)을 지지할 수 있다. 따라서, 상기 상부 서포터(184)는 상기 수직 구조체들(210)의 변형 또는 쓰러짐 등과 같은 불량을 방지할 수 있다.
도 7 및 도 9d를 참조하면, 상기 공간(220)의 내벽을 덮으며 상기 상부 서포터(184) 및 상기 수직 구조체들(210)의 상부면을 덮는 유전체(225)를 형성할 수 있다. 따라서, 상기 유전체(225)는 상기 공간(220) 내에서 상기 수직 구조체들(210)의 노출된 측면들을 덮을 수 있다. 상기 공간(220)을 채우며 상기 유전체(225)를 덮는 도전 층(228)을 형성할 수 있다. 상기 도전 층(228), 상기 유전체(225) 및 상기 수직 구조체들(210)은 정보 저장 요소들을 구성할 수 있다. 예를 들어, 상기 도전 층(228), 상기 유전체(225) 및 상기 수직 구조체들(210)은 디램 등과 같은 메모리 소자에서, 정보를 저장할 수 있는 메모리 셀 커패시터들을 구성할 수 있다.
일 실시예에서, 도 9a에서 설명한 바와 같이, 상기 나노로드 구조물들(도 8b의 186)을 제거하여 상기 제1 씨드 패턴들(126a)을 노출시키는 홀들(190)을 형성할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고 변형될 수 있다. 이와 같이 변형될 수 있는 홀들의 예시적인 예에 대하여 도 10a 및 도 10b를 참조하여 설명하기로 한다. 도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기 위하여 도 7의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 7 및 도 10a를 참조하면, 상기 나노로드 구조물들(도 8b의 186)을 제거한 후에, 상기 제1 씨드 패턴들(도 9a의 126a)을 제거하여 상기 몰드 구조물(188) 내에 상기 하부 콘택 플러그들(124a)을 노출시키는 홀들(190)을 형성할 수 있다.
도 7 및 도 10b를 참조하면, 도 9b 내지 도 9d에서 설명한 것과 같은 공정을 진행하여, 디램 등과 같은 메모리 소자에서 정보를 저장하는 메모리 셀 커패시터들을 구성할 수 있는 수직 구조체들(210), 유전체(225) 및 도전 층(228)을 차례로 형성할 수 있다. 상기 수직 구조체들(210)은 상기 셀 하부 콘택 플러그들(115a)과 접촉할 수 있다.
일 예에서, 상기 수직 구조체들(210)은 도 9d 및 도 10b에서와 같이 필라 모양일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 수직 구조체들(210)의 모양의 변형 예에 대하여, 도 11a 및 도 11b를 참조하여 설명하기로 한다. 도 11a 및 도 11b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기 위하여 도 7의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 7 및 도 11a를 참조하면, 도 9a에서 설명한 홀들(190) 또는 도 10a에서 설명한 홀들(190) 내에 수직 구조체들(210')을 형성할 수 있다. 각각의 상기 수직 구조체들(210')은 실린더 모양일 수 있다. 예를 들어, 상기 수직 구조체들(210')을 형성하는 것은 상기 홀들(190)의 내벽 및 상기 몰드 구조물(188)의 상부면을 콘포멀하게 덮는 도전 층을 형성하고, 상기 몰드 구조물(188)의 상부면 상에 위치하는 도전 층을 식각 공정으로 제거하여 상기 도전 층을 상기 홀들(190)의 내벽 상에 잔존시키는 것을 포함할 수 있다.
도 7 및 도 11b를 참조하면, 도 9d에서 설명한 것과 같은 공정을 진행하여, 유전체(225) 및 도전 층(228)을 차례로 형성할 수 있다. 상기 유전체(225)는 실린더 모양의 상기 수직 구조체들(210')의 노출된 면을 덮을 수 있기 때문에, 상기 유전체(225)는 상기 수직 구조체들(210')의 외측면 및 내측면을 덮을 수 있다.
다음으로, 도 12a 및 도 12b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기로 한다. 도 12a 및 도 12b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기 위하여 도 7의 I-I'선을 따라 취해진 영역을 나타내는 단면도들이다.
도 7 및 도 12a를 참조하면, 도 8a 및 도 8b를 참조하여 설명한 것과 같은 방법에 의해 형성된 상기 나노로드 구조물들(186) 및 상기 몰드 구조물(188)을 갖는 기판을 준비할 수 있다. 상기 몰드 구조물(188)의 상기 최상위 몰드 층, 즉 상부 서포터(184)를 패터닝하여 상부 개구부(184a)를 형성하고, 상기 상부 서포터(184) 하부의 몰드 층들(도 8b의 134, 144, 164, 174)을 제거하여 상기 나노로드 구조물들(186)의 측면들을 노출시키는 공간(220)을 형성할 수 있다. 상기 나노로드 구조물들(186)은 상기 상부 서포터(184)와 접촉하며 상기 상부 서포터(184)에 의해 지지될 수 있다. 따라서, 상기 상부 서포터(184)는 상기 공간(220)에 의해 상기 나노로드 구조물들(186)이 쓰러지거나, 변형되는 것을 방지할 수 있다.
도 7 및 도 12b를 참조하면, 도 9d에서 설명한 것과 같은 공정을 진행하여, 유전체(225) 및 도전 층(228)을 차례로 형성할 수 있다. 따라서, 상기 나노로드 구조물들(186)은 커패시터들의 하부 전극들일 수 있고, 상기 도전 층(228)은 커패시터들의 상부 전극일 수 있고, 상기 유전체(225)는 커패시터 유전체일 수 있다.
다음으로, 도 13, 및 도 14a 내지 도 14c를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기로 한다. 도 13은 나노로드 구조물을 형성하는 방법의 변형 예를 설명하기 위하여 도 7의 I-I'선을 따라 취해진 영역을 나타내는 단면도이고, 도 14a 내지 도 14c는 도 13a 및 도 13b에서의 나노구조물을 이용하여 반도체 소자를 형성하는 방법의 예시적인 예를 설명하기 위하여 도 7의 I-I'선을 따라 취해진 영역을 나타내는 단면도들이다.
도 7 및 도 13을 참조하면, 도 8a에서 설명한 것과 같은 상기 제1 씨드 패턴들(126a)을 갖는 상기 하부 구조물(128)을 포함하는 기판(100)을 준비할 수 있다. 상기 하부 구조물(128)을 포함하는 기판(100) 상에 나노로드 구조물들(186') 및 몰드 구조물(188')을 형성할 수 있다.
각각의 상기 나노로드 구조물들(186')은 도 8b에서 설명한 상기 나노로드 구조물(186) 보다 추가 나노로드(152)를 더 포함할 수 있고, 상기 몰드 구조물(188')은 도 8b에서 설명한 상기 몰드 구조물(188) 보다 추가 몰드 층(154)을 더 포함할 수 있다. 따라서, 상기 나노로드 구조물들(186') 및 상기 몰드 구조물(188')을 형성하는 것은 도 8b에서 설명한 상기 나노로드 구조물(도 8b의 186) 및 상기 몰드 구조물(도 8b의 188)을 형성하는 방법에서 상기 추가 나노로드(152) 및 상기 추가 몰드 층(154)을 형성하는 것을 더 포함할 수 있다.
상기 추가 나노로드(152) 및 상기 추가 몰드 층(154)을 형성하는 것은 상대적으로 하부에 위치하는 나노로드로부터 상기 추가 나노로드(152)를 성장시키고, 상기 추가 나노로드(152)의 측면을 둘러싸면서 상기 추가 나노로드(152)의 상부면을 노출시키는 상기 추가 몰드 층(154)을 형성하는 것을 포함할 수 있다. 상기 추가 나노로드(152)는 최상위 나노로드(182)를 제외한 상부 나노로드들(132, 142, 162, 172, 174) 중에서 상기 수직 방향(Dz)으로 적층된 어느 두 개의 상부 나노로드들 사이에 형성될 수 있고, 상기 추가 몰드 층(154)은 최상위 몰드 층(174)을 제외한 상부 몰드 층들(134, 144, 164, 174) 중에서 어느 두 개의 상부 몰드 층들 사이에 형성될 수 있다.
상기 추가 나노로드(152)는 아래위로 인접 또는 접촉하는 상부 나노로드들(142, 162) 보다 작은 길이로 형성될 수 있고, 상기 추가 몰드 층(154)은 아래위로 인접 또는 접촉하는 상부 몰드 층들(144, 164) 보다 작은 두께로 형성될 수 있다.
상기 추가 몰드 층(154)은 중간 서포터일 수 있다. 이하에서, 상기 추가 몰드 층(154)은 '중간 서포터'로 지칭하기로 한다.
상기 중간 서포터(154)는 상기 최상위 몰드 층(184)과 동일한 물질로 형성될 수 있고, 나머지 몰드 층들(132, 142, 162, 172)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 중간 서포터(154) 및 상기 최상위 몰드 층(184)은 실리콘 질화물로 형성될 수 있고, 나머지 몰드 층들(132, 142, 162, 172)은 실리콘 산화물로 형성될 수 있다.
도 7 및 도 14a를 참조하면, 상기 나노로드 구조물들(도 13의 186')을 제거하여 홀들(190')을 형성할 수 있다. 변형 예에서, 상기 나노로드 구조물들(도 13의 186')을 제거한 후에, 상기 제1 씨드 패턴들(126a)을 추가로 제거하여 상기 홀들(190')을 형성할 수 있다.
도 7 및 도 14b를 참조하면, 상기 홀들(도 14a의 190') 내에 수직 구조체들(210)을 형성할 수 있다. 이어서, 상기 몰드 층들(134, 144, 154, 164, 174, 184) 중에서, 최상위 몰드 층, 즉 상부 서포터(184)를 패터닝하여 상부 개구부(184a)를 형성하고, 이어서 상기 상부 서포터(184)와 상기 추가 몰드 층, 즉 중간 서포터(154) 사이의 몰드 층들(도 14a의 174, 164)을 식각한 후, 상기 추가 몰드 층(154)을 식각하여 상기 상부 개구부(184a)에 대응하는 위치에 추가 개구부(154a)를 형성하고, 나머지 몰드 층들(134, 144, 164, 174)을 식각하여 상기 수직 구조체들(210)의 측면들을 노출시키는 공간(220)을 형성할 수 있다. 여기서, 추가 개구부(154a)는 상기 중간 서포터(154)에 형성되는 개구부일 수 있다.
상기 상부 서포터(184) 및 상기 중간 서포터(154)는 상기 수직 구조체들(210)과 접촉하면서 지지할 수 있다. 따라서, 상기 상부 서포터(184) 및 상기 중간 서포터(154)는 상기 공간(220)에 의해 상기 수직 구조체들(210)이 쓰러지거나, 또는 변형되는 것을 방지할 수 있다.
도 14c를 참조하면, 도 9d에서 설명한 것과 같은 공정을 진행하여, 디램 등과 같은 메모리 소자에서 정보를 저장하는 메모리 셀 커패시터들을 구성할 수 있는 유전체(225) 및 도전 층(228)을 차례로 형성할 수 있다. 따라서, 상기 수직 구조체들(210)은 커패시터들의 하부 전극들일 수 있고, 상기 도전 층(228)은 커패시터들의 상부 전극일 수 있고, 상기 유전체(225)는 커패시터 유전체일 수 있다.
다음으로, 도 15a 및 도 15b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기로 한다. 도 15a 및 도 15b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기 위하여 도 7의 I-I'선을 따라 취해진 영역을 나타내는 단면도들이다.
도 7 및 도 15a를 참조하면, 도 13을 참조하여 설명한 것과 같은 방법에 의해 형성된 상기 나노로드 구조물들(186') 및 상기 몰드 구조물(188')을 갖는 기판을 준비할 수 있다. 이어서, 도 14b에서 설명한 것과 마찬가지로, 상기 몰드 층들(134, 144, 154, 164, 174, 184) 중에서, 최상위 몰드 층, 즉 상부 서포터(184)를 패터닝하여 상부 개구부(184a)를 형성하고, 이어서 상기 상부 서포터(184)와 상기 추가 몰드 층, 즉 중간 서포터(154) 사이의 몰드 층들(도 14a의 174, 164)을 식각한 후, 상기 추가 몰드 층(154)을 식각하여 상기 상부 개구부(184a)에 대응하는 위치에 추가 개구부(154a)를 형성하고, 나머지 몰드 층들(134, 144, 164, 174)을 식각하여 상기 나노로드 구조물들(186')의 측면들을 노출시키는 공간(220)을 형성할 수 있다. 여기서, 추가 개구부(154a)는 상기 중간 서포터(154)에 형성되는 개구부일 수 있다.
상기 상부 서포터(184) 및 상기 중간 서포터(154)는 상기 나노로드 구조물들(186')과 접촉하면서 지지할 수 있다. 따라서, 상기 상부 서포터(184) 및 상기 중간 서포터(154)는 상기 공간(220)에 의해 상기 나노로드 구조물들(186')이 쓰러지거나, 또는 변형되는 것을 방지할 수 있다.
도 7 및 도 15b를 참조하면, 도 9d에서 설명한 것과 같은 공정을 진행하여, 디램 등과 같은 메모리 소자에서 정보를 저장하는 메모리 셀 커패시터들을 구성할 수 있는 유전체(225) 및 도전 층(228)을 차례로 형성할 수 있다. 따라서, 상기 나노로드 구조물들(186')은 커패시터들의 하부 전극들일 수 있고, 상기 도전 층(228)은 커패시터들의 상부 전극일 수 있고, 상기 유전체(225)는 커패시터 유전체일 수 있다.
다음으로, 도 16, 도 17, 및 도 18a 내지 도 18c를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기로 한다. 도 16은 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기 위한 평면도이고, 도 17은 나노로드 구조물을 형성하는 방법의 변형 예를 설명하기 위하여 도 16의 II-II'선 및 III-III'선을 따라 취해진 영역들을 나타내는 단면도이고, 도 18a 내지 도 18c는 도 17에서의 나노구조물을 이용하여 반도체 소자를 형성하는 방법의 예시적인 예를 설명하기 위하여 도 16의 II-II'선 및 III-III선을 따라 취해진 영역들을 나타내는 단면도들이다.
도 16 및 도 17을 참조하면, 하부 구조물(128')을 포함하는 기판(100)을 준비할 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 상기 하부 구조물(128')은 메모리 셀 어레이 영역(CA) 내에 형성되는 제1 씨드 패턴들(126a) 및 주변 회로 영역(PA) 내에 형성되는 제2 씨드 패턴들(126b)을 포함할 수 있다.
상기 메모리 셀 어레이 영역(CA) 내의 상기 하부 구조물(128')은 도 8a에서 설명한 것과 같은 상기 제1 씨드 패턴들(126a) 하부에 형성되며 상기 제1 씨드 패턴들(126a)과 접촉하는 셀 하부 콘택 플러그들(124a), 상기 기판(100) 상에 형성되며 셀 활성 영역들(106a)을 한정하는 소자분리 영역(109), 상기 셀 활성 영역들(106a) 내에 형성되는 셀 불순물 영역들(121a), 비트라인 절연성 구조물(115a)에 의해 둘러싸이는 비트라인들(112a)을 포함할 수 있다. 상기 셀 하부 콘택 플러그들(124a)은 상기 셀 불순물 영역들(121a) 상에 형성되며 상기 비트라인들(112a) 사이에 배치될 수 있고, 상기 셀 불순물 영역들(121a)은 디램 등과 같은 메모리 소자의 셀 스위칭 소자의 소스(source)일 수 있다.
상기 주변 회로 영역(PA) 내의 상기 하부 구조물(128')은 상기 소자분리 영역(109)에 의해 형성되는 주변 활성 영역(106p), 상기 주변 활성 영역(106p) 상의 주변 게이트 전극(112b), 상기 주변 게이트 전극(112b)을 감싸는 게이트 절연성 구조물(115b), 상기 주변 게이트(112b) 양옆의 상기 주변 활성 영역(106p) 내의 주변 불순물 영역들(121b), 상기 주변 불순물 영역들(121b) 상의 주변 하부 콘택 플러그들(124b), 및 상기 주변 하부 콘택 플러그들(124b) 상의 상기 제2 씨드 패턴들(126b)을 포함할 수 있다.
상기 하부 구조물(128')은 상기 비트라인(112a) 및 상기 비트라인 절연성 구조물(115a)과 중첩하지 않는 소자분리 영역(109) 상에 형성되는 층간 절연 층(118)을 포함할 수 있다.
상기 하부 구조물(128') 상에 나노로드 구조물들 및 상기 나노로드 구조물들의 측면들을 둘러싸며 상기 나노로드 구조물들의 상부면들을 노출시키는 몰드 구조물을 포함할 수 있다. 상기 몰드 구조물은 도 8b에서 설명한 상기 몰드 구조물(도 8b의 188)과 동일할 수 있다. 따라서, 상기 몰드 구조물은 도 8b에서 설명한 것과 같은 상기 몰드 층들(134, 144, 164, 174, 184)을 포함할 수 있다. 상기 나노로드 구조물들은 상기 메모리 셀 어레이 영역(CA) 내에 형성되는 제1 나노로드 구조물들(186a) 및 상기 주변 회로 영역(PA) 내에 형성되는 제2 나노로드 구조물들(186b)을 포함할 수 있다. 상기 제1 나노로드 구조물들(186a)은 셀 나노로드 구조물들로 지칭될 수 있고, 상기 제2 나노로드 구조물들(186b)은 주변 나노로드 구조물들로 지칭될 수도 있다. 일 예에서, 각각의 상기 제2 나노로드 구조물들(186b)은 각각의 상기 제1 나노로드 구조물들(186a)과 다른 폭으로 형성될 수 있다. 예를 들어, 각각의 상기 제2 나노로드 구조물들(186b)은 각각의 상기 제1 나노로드 구조물들(186a) 보다 큰 폭으로 형성될 수 있다.
상기 제1 및 제2 나노로드 구조물들(186a, 186b)의 각각은 도 8b에서 설명한 상기 나노로드 구조물(도 8b의 186)과 실질적으로 동일한 방법에 의해 형성될 수 있다. 따라서, 상기 제1 및 제2 나노로드 구조물들(186a, 186b) 및 상기 몰드 구조물의 상기 몰드 층들(134, 144, 164, 174, 184)을 형성하는 방법은 도 8b에서 설명한 상기 나노로드 구조물(도 8b의 186) 및 상기 몰드 구조물(도 8b의 188)을 형성하는 방법과 실질적으로 동일하므로, 여기서 자세한 설명은 생략하기로 한다.
도 16 및 도 18a를 참조하면, 상기 메모리 셀 어레이 영역(CA) 내의 상기 제1 나노로드 구조물들(도 17의 186a)을 선택적으로 식각하여 제거하여 홀들(190)을 형성하고, 상기 주변 회로 영역(PA) 내의 상기 제2 나노로드 구조물들(186b)은 잔존시킬 수 있다. 변형 예에서, 상기 제1 나노로드 구조물들(도 17의 186a)을 제거한 후에, 상기 제1 씨드 패턴들(126a)을 추가로 제거하여 상기 홀들(190)을 형성할 수도 있다.
도 16 및 도 18b를 참조하면, 상기 홀들(도 18a의 190) 내에 수직 구조체들(210)을 형성하고, 상기 몰드 구조물의 상기 몰드 층들(134, 144, 164, 174, 184) 중에서 최상위 몰드 층, 즉 상부 서포터(184)를 패터닝하여 상기 메모리 셀 어레이 영역(CA) 내에서 상부 개구부(184a)를 형성하고, 상기 상부 개구부(184a)에 의해 노출되는 몰드 층들(134, 144, 164, 174)을 식각하여 상기 수직 구조체들(210)의 측면들을 노출시키는 공간(220)을 형성할 수 있다. 상기 몰드 구조물의 상기 몰드 층들(134, 144, 164, 174, 184)은 상기 주변 회로 영역(PA) 내에서 상기 제2 나노로드 구조물들(186b)의 측면들을 둘러싸도록 잔존할 수 있다.
도 16 및 도 18c를 참조하면, 도 9d에서 설명한 것과 같은 공정을 진행하여, 디램 등과 같은 메모리 소자에서 정보를 저장하는 메모리 셀 커패시터들을 구성할 수 있는 유전체(225) 및 도전 층(228)을 차례로 형성할 수 있다. 상기 도전 층(228)은 상기 메모리 셀 어레이 영역(CA) 내에 형성될 수 있으며, 상기 주변 회로 영역(PA) 내의 상기 제2 나노로드 구조물들(186b)과 중첩하지 않을 수 있다.
상기 수직 구조체들(210)은 커패시터들의 하부 전극들일 수 있고, 상기 도전 층(228)은 커패시터들의 상부 전극일 수 있고, 상기 유전체(225)는 커패시터 유전체일 수 있다. 상기 주변 회로 영역(PA) 내의 상기 제2 나노로드 구조물들(186b)은 주변 상부 콘택 플러그들일 수 있다.
다음으로, 도 19a 및 도 19b를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기로 한다. 도 19a 및 도 19b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기 위하여 도 16의 II-II'선 및 III-III선을 따라 취해진 영역들을 나타내는 단면도들이다.
도 16 및 도 19a를 참조하면, 도 17에서 설명한 것과 같은 상기 몰드 층들(134, 144, 164, 174, 184)을 포함하는 상기 몰드 구조물, 및 상기 제1 및 제2 나노로드 구조물들(186a, 186b)까지 형성된 기판을 준비할 수 있다.
상기 메모리 셀 어레이 영역(CA) 상에서, 상기 몰드 구조물의 일부를 제거하여 상기 제1 나노로드 구조물들(186a)의 측면들을 노출시키는 공간(220)을 형성할 수 있다. 상기 몰드 구조물의 일부를 제거하여 상기 공간(220)을 형성하는 것은 상기 몰드 구조물의 상기 몰드 층들(134, 144, 164, 174, 184) 중에서 최상위 몰드 층, 즉 상부 서포터(184)를 패터닝하여 상기 메모리 셀 어레이 영역(CA) 내에서 상부 개구부(184a)를 형성하고, 상기 상부 개구부(184a)에 의해 노출되는 몰드 층들(134, 144, 164, 174)을 식각하여 상기 제1 나노로드 구조물들(186a)의 측면들을 노출시키는 것을 포함할 수 있다. 상기 몰드 구조물의 상기 몰드 층들(134, 144, 164, 174, 184)은 상기 주변 회로 영역(PA) 내에서 상기 제2 나노로드 구조물들(186b)의 측면들을 둘러싸도록 잔존할 수 있다.
도 16 및 도 19b를 참조하면, 도 9d에서 설명한 것과 같은 공정을 진행하여, 유전체(225) 및 도전 층(228)을 차례로 형성할 수 있다. 상기 도전 층(228)은 상기 메모리 셀 어레이 영역(CA) 내에 형성될 수 있으며, 상기 주변 회로 영역(PA) 내의 상기 제2 나노로드 구조물들(186b)과 중첩하지 않을 수 있다.
상기 제1 나노로드 구조물들(186a)은 커패시터들의 하부 전극들일 수 있고, 상기 도전 층(228)은 커패시터들의 상부 전극일 수 있고, 상기 유전체(225)는 커패시터 유전체일 수 있다. 상기 주변 회로 영역(PA) 내의 상기 제2 나노로드 구조물들(186b)은 주변 상부 콘택 플러그들일 수 있다.
다음으로, 도 20a 및 도 20b를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기로 한다. 도 20a 및 도 20b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기 위하여 도 16의 II-II'선 및 III-III선을 따라 취해진 영역들을 나타내는 단면도들이다.
도 16 및 도 20a를 참조하면, 도 17에서 설명한 것과 같은 상기 하부 구조물(128')을 포함하는 기판(100)을 준비할 수 있다. 도 17에서 설명한 바와 ?아, 상기 하부 구조물(128')은 메모리 셀 어레이 영역(CA) 내에 형성되는 제1 씨드 패턴들(126a) 및 주변 회로 영역(PA) 내에 형성되는 제2 씨드 패턴들(126b)을 포함할 수 있다.
상기 하부 구조물(128') 상에 나노로드 구조물들 및 상기 나노로드 구조물들의 측면들을 둘러싸며 상기 나노로드 구조물들의 상부면들을 노출시키는 몰드 구조물을 포함할 수 있다. 상기 몰드 구조물은 도 13에서 설명한 상기 몰드 구조물(도 13의 188')과 동일할 수 있다. 따라서, 상기 몰드 구조물은 도 13에서 설명한 것과 같은 상기 추가 몰드 층(154)을 포함하는 상기 몰드 층들(134, 144, 164, 154, 174, 184)을 포함할 수 있다.
상기 나노로드 구조물들은 상기 제1 씨드 패턴들(126a) 상에 형성되는 제1 나노로드 구조물들(186a') 및 상기 제2 씨드 패턴들(126b) 상에 형성되는 제2 나노로드 구조물들(186b')을 포함할 수 있다.
상기 제1 및 제2 나노로드 구조물들(186a', 186b')의 각각은 도 13에서 설명한 상기 나노로드 구조물들(186')과 실질적으로 동일할 수 있다. 따라서, 상기 제1 및 제2 나노로드 구조물들(186a', 186b'), 및 상기 몰드 층들(134, 144, 164, 154, 174, 184)을 포함하는 상기 몰드 구조물을 형성하는 방법은 도 13에서 설명한 상기 나노로드 구조물들(도 13의 186') 및 상기 몰드 구조물(188')을 형성하는 방법과 실질적으로 동일할 수 있으므로, 여기서 자세한 설명은 생략하기로 한다.
도 16 및 도 20b를 참조하면, 상기 메모리 셀 어레이 영역(CA) 내에서, 도 14b에서 설명한 것과 같은 상기 공간(도 14b의 220)을 형성하는 공정, 및 도 14c에서와 같은 상기 유전체(225) 및 상기 도전 층(228)을 형성하는 공정을 차례로 진행할 수 있다. 따라서, 상기 메모리 셀 어레이 영역(CA) 내에 상기 제1 나노로드 구조물들(186a), 상기 유전체(225) 및 상기 도전 층(228)으로 구성될 수 있는 커패시터들을 형성함과 아울러, 상기 주변 회로 영역(PA) 내에 상기 제2 나노로드 구조물들(186b)로 이루어진 주변 상부 콘택 플러그들을 형성할 수 있다.
다음으로, 도 21을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기로 한다. 도 21은 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기 위하여 도 16의 II-II'선 및 III-III선을 따라 취해진 영역들을 나타내는 단면도들이다.
도 16 및 도 21을 참조하면, 도 20a에서 설명한 것과 동일한 상기 제1 및 제2 나노로드 구조물들(186a', 186b'), 및 상기 몰드 층들(134, 144, 164, 154, 174, 184)을 포함하는 상기 몰드 구조물까지 형성된 기판을 준비할 수 있다.
이어서, 상기 메모리 셀 어레이 영역(CA) 내의 상기 제1 나노로드 구조물들(186a')을 제거하여 도 14a에서 설명한 것과 실질적으로 동일한 홀들(도 14a의 190')을 형성하고, 상기 홀들 내에 수직 구조체들(210)을 형성할 수 있다. 이어서, 도 20b에서 설명한 것과 같이 상기 유전체(225) 및 상기 도전 층(228)을 형성하는 공정을 차례로 진행할 수 있다. 따라서, 상기 메모리 셀 어레이 영역(CA) 내에 상기 수직 구조체들(210), 상기 유전체(225) 및 상기 도전 층(228)으로 구성될 수 있는 커패시터들을 형성함과 아울러, 상기 주변 회로 영역(PA) 내에 상기 제2 나노로드 구조물들(186b)로 이루어진 주변 상부 콘택 플러그들을 형성할 수 있다.
다음으로, 도 22 내지 도 27을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기로 한다. 도 22, 도 23, 도 24a, 도 25, 도 26 및 도 27은 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기 위한 단면도들이고, 도 24b는 도 24a의 'A'로 표시된 부분을 확대한 부분 확대도이다.
도 22를 참조하면, 기판(300)을 준비할 수 있다. 상기 기판(300) 상에 씨드 패턴(321)을 형성할 수 있다. 상기 기판(300)은 반도체 기판일 수 있다. 상기 씨드 패턴(321)은 도 2a 및 도 2b에서 설명한 씨드 패턴 형성 방법 방법 또는 도 3a 및 도 3b에서 설명한 씨드 패턴 형성 방법을 이용하여 형성할 수 있다. 상기 씨드 패턴(321)은 복수개가 형성될 수 있다.
상기 기판(300) 상에 나노로드 구조물(352) 및 몰드 구조물(354)을 형성할 수 있다. 상기 나노로드 구조물(352)은 복수개가 형성될 수 있다.
일 예에서, 상기 나노로드 구조물(352)은 복수의 나노로드들(332)로 형성될 수 있고, 상기 몰드 구조물(354)은 복수의 몰드 층들(334, 344)로 형성될 수 있다.
일 예에서, 상기 복수의 몰드 층들(334, 344)은 교대로 반복적으로 적층되는 층간 몰드 층들(334) 및 희생 몰드 층들(344)을 포함할 수 있다. 상기 희생 몰드 층들(344)은 상기 층간 몰드 층들(334)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 희생 몰드 층들(344)은 실리콘 질화물로 형성될 수 있고, 상기 층간 몰드 층들(334)은 실리콘 산화물로 형성될 수 있다.
상기 층간 몰드 층들(334)은 최하위 층간 몰드 층(334L), 상기 최하위 몰드 층(334L) 상에 형성되는 복수의 중간 층간 몰드 층들(334M), 및 상기 복수의 중간 층간 몰드 층들(334M) 상에 형성되는 최상위 층간 몰드 층(334U)을 포함할 수 있다.
일 예에서, 교대로 반복적으로 적층되는 상기 층간 몰드 층들(334) 및 상기 희생 몰드 층들(344) 중에서, 최하위에 위치하는 층은 상기 최하위 층간 몰드 층(334L)일 수 있고, 최상위에 위치하는 층은 상기 최상위 층간 몰드 층(334U)일 수 있다.
상기 복수의 나노로드들(332)은 상기 복수의 몰드 층들(334, 344)과 일대일로 대응할 수 있다. 상기 복수의 나노로드들(332) 중에서, 최하위 나노로드(332L)는 상기 씨드 패턴(321)의 상부면으로부터 성장하여 형성될 수 있고, 나머지 나노로드들(332)은 상대적으로 하부에 위치하는 나노로드의 상부면으로부터 성장되어 형성될 수 있다.
일 예에서, 상기 최상위 층간 몰드 층(334U)은 각각의 다른 몰드 층들(334:, 334M, 344)의 길이 보다 큰 길이를 가질 수 있고, 상기 복수의 나노로드들(332) 중에서, 최상위 나노로드(332U)는 각각의 나머지 나노로드들의 길이 보다 큰 길이를 가질 수 있다. 여기서, '길이'는 상기 기판(300)의 표면(300s)과 수직한 방향(Dz)으로의 길이일 수 있다. 상기 '길이'는 '높이'로 대체되어 설명될 수 있다.
상기 나노로드 구조물(352) 및 상기 몰드 구조물(354)을 형성하는 것은 상기 씨드 패턴(321)의 상부면으로터 성장시키는 상기 최하위 나노로드(332L)를 형성하고, 상기 최하위 나노로드(332L)의 측면을 둘러싸면서 상기 최하위 나노로드(332L)의 상부면을 덮는 상기 최하위 층간 몰드 층(334L)을 형성하고, 이어서 나머지 나노로드들(332, 332U) 및 나머지 몰드 층들(334M, 344, 334U)을 형성하는 것을 포함할 수 있다. 여기서, 나머지 나노로드들(332, 332U) 및 나머지 몰드 층들(334M, 344, 334U)을 형성하는 것은 상대적으로 하부에 위치하는 나노로드로부터 성장시키어 나노로드를 형성하고, 나노로드의 측면을 둘러싸며 나노로드의 상부면을 노출시키는 몰드 층을 형성하고, 이어서 나노로드 및 몰드 층을 형성하는 공정을 반복 진행하는 것을 포함할 수 있다.
도 23을 참조하면, 상기 나노로드 구조물(도 22의 352) 및 상기 씨드 패턴(321)을 제거하여 홀(358)을 형성할 수 있다. 상기 홀(358)은 상기 기판(300)을 노출시킬 수 있다.
도 24a 및 도 24b를 참조하면, 상기 홀(358) 내에 수직 구조체(360)를 형성할 수 있다. 상기 수직 구조체(360)는 상기 홀(358)을 채우며 상기 몰드 구조물(654)을 관통할 수 있다. 상기 수직 구조체(360)를 형성하는 것은 상기 홀(358)의 측벽 상에 제1 유전체(365)를 형성하고, 상기 제1 유전체(365)가 형성된 상기 홀(358)의 내벽을 덮는 채널 반도체 층(367)을 형성하고, 상기 채널 반도체 층(367) 상에 상기 홀(358)을 부분적으로 채우는 절연성 코어 패턴(369)을 형성하고, 상기 절연성 코어 패턴(369) 상에 상기 홀(358)의 나머지를 채우는 패드 패턴(371)을 형성하는 것을 포함할 수 있다. 상기 패드 패턴(371)은 상기 희생 몰드 층들(344) 보다 높은 레벨에 형성될 수 있다. 일 예에서, 상기 패드 패턴(371)은 N형의 폴리 실리콘으로 형성될 수 있다.
일 예에서, 상기 제1 유전체(365)는 차례로 형성되는 터널 유전체(362), 정보 저장 층(363) 및 블로킹 유전체(364)를 포함할 수 있다. 따라서, 상기 정보 저장 층(363)은 상기 터널 유전체(362)와 상기 블로킹 유전체(364) 사이에 형성될 수 있고, 상기 블로킹 유전체(364)는 상기 정보 저장 층(363)과 상기 몰드 구조물(354) 사이에 형성될 수 있고, 상기 터널 유전체(362)는 상기 정보 저장 층(363)과 상기 채널 반도체 층(367) 사이에 형성될 수 있다.
상기 터널 유전체(364)는 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹 유전체(362)는 실리콘 산화물 및/또는 고유전체를 포함할 수 있다. 상기 정보 저장 층(363)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자에서 정보를 저장하기 위한 층일 수 있다. 예를 들어, 상기 정보 저장 층(363)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 반도체 층(367)로부터 상기 터널 유전체(364)를 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(363) 내의 트랩된 전자를 소거할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
도 25를 참조하면, 상기 몰드 구조물(354) 및 상기 수직 구조체(360)를 갖는 기판 상에 캐핑 절연 층(375)을 형성할 수 있다. 상기 캐핑 절연 층(375) 및 상기 몰드 구조물(354)을 관통하는 트렌치들(377)을 형성할 수 있다. 상기 트렌치들(377)은 상기 몰드 층들(334, 344)의 측면들을 노출시킬 수 있다. 상기 캐핑 절연 층(375)은 상기 층간 몰드 층들(334)과 동일한 물질로 형성될 수 있다.
도 26을 참조하면, 상기 몰드 구조물(354)의 일부를 제거하여 상기 수직 구조체(360)의 측면의 일부를 노출시키는 공간들(380)을 형성할 수 있다. 예를 들어, 상기 몰드 구조물(354)의 상기 몰드 층들(334, 344) 중에서, 상기 희생 몰드 층들(도 25의 344)을 선택적으로 제거하여 상기 수직 구조체(360)의 측면을 노출시키는 공간들(380)을 형성할 수 있다.
도 27을 참조하면, 상기 공간들(도 26의 380)을 채우는 제2 유전체(382) 및 도전 층(384)을 차례로 형성할 수 있다. 상기 제2 유전체(382)는 고유전체(e.g., AlO 등)로 형성될 수 있다. 상기 도전 층(384)은 도우프트 폴리 실리콘, 타이타늄 질화물 등과 같은 금속 질화물, 또는 텅스텐 등과 같은 금속 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 이어서, 상기 트렌치들(377)의 측면 상에 절연성 스페이서들(392)을 형성하고, 상기 트렌치들(377) 하부의 상기 기판(300) 내에 불순물 영역들(390)을 형성하고, 상기 트렌치들(377)을 채우는 소스 도전체들(394)을 형성할 수 있다. 상기 불순물 영역들(390)은 N형의 도전형을 가질 수 있고, 상기 불순물 영역들(390)에 인접하는 상기 기판(300)의 부분은 P형의 도전형을 가질 수 있다. 상기 소스 도전체들(394)은 도우프트 폴리 실리콘, 타이타늄 질화물 등과 같은 금속 질화물, 또는 텅스텐 등과 같은 금속 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다.
실시예 들에 따르면, 복수의 몰드 층들에 의해 측면들이 둘러싸이는 복수의 나노로드들을 포함하는 나노로드 구조물의 형성 방법 및 이를 이용하여 반도체 소자를 형성하는 방법을 제공할 수 있다. 상기 복수의 나노로드들은 상기 복수의 몰드 층들과 일대일로 대응할 수 있다. 상기 복수의 나노로드들을 상기 복수의 몰드 층들과 함께 형성함으로써, 상기 복수의 나노로드들을 보다 높게 형성할 수 있다. 또한, 상기 복수의 나노로드들을 제거하여 상기 복수의 몰드 층들 내에 홀을 형성할 수 있다. 이와 같이 형성될 수 있는 홀은 높은 종횡비를 갖도록 형성될 수 있다. 따라서, 상술한 방법들을 이용하여 형성되는 반도체 소자의 집적도를 향상시킬 수 있다. 따라서, 집적도가 향상된 반도체 소자를 제공할 수 있다.
실시 예들에서, 복수의 나노로드들을 이용하여 높은 종횡비의 홀을 형성할 수 있는 방법 및 복수의 나노로드들을 콘택 플러그들 또는 전극들로 이용할 수 있는 방법을 제공할 수 있기 때문에, 이와 같은 방법들에 의해 형성될 수 있는 반도체 소자는 집적도가 향상될 수 있고, 전기적 특성이 개선될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 100, 300 : 기판 112a : 비트라인
112b : 주변 게이트 전극 128 : 하부 구조물
21, 126a, 126b : 씨드 패턴
50, 60, 70, 132, 142, 152, 172, 182, 184, 332 : 나노로드
53, 63, 73, 134, 144, 164, 174, 184, 334, 344 : 몰드 층
86, 86a, 86b, 186, 186', 186a, 186b, 186a', 186b', 352 : 나노로드 구조물
88, 188, 188', 354 : 몰드 구조물 90, 190, 190', 358 : 홀
95, 210, 210', 360 : 수직 구조체 220 : 공간
225 : 유전체 228 : 도전체
362 : 터널 유전체 363 : 정보 저장 층
364 : 블로킹 유전체 365 : 제1 유전체
367 : 채널 반도체 층 369 : 절연성 코어 패턴
371 : 패드 패턴

Claims (20)

  1. 기판 상에 제1 씨드 패턴을 형성하고,
    상기 제1 씨드 패턴 상에 형성되는 제1 나노로드 구조물 및 상기 제1 나노로드 구조물의 측면을 둘러싸며 상기 제1 나노로드 구조물의 상부면을 노출시키는 몰드 구조물을 형성하는 것을 포함하되,
    상기 제1 나노로드 구조물은 상기 제1 씨드 패턴 상에 차례로 적층되는 복수의 나노로드들을 포함하고,
    상기 복수의 나노로드들은 상기 제1 씨드 패턴으로부터 성장되어 형성되는 최하위 나노로드 및 상기 최하위 나노로드 상에 형성되며 상대적으로 하부에 위치하는 나노로드로부터 성장되어 형성되는 상부 나노로드들을 포함하고,
    상기 몰드 구조물은 상기 최하위 나노로드의 측면을 둘러싸며 상기 최하위 나노로드의 상부면을 노출시키는 최하위 몰드 층 및 상기 최하위 몰드 층 상에 차례로 적층되며 상기 상부 나노로드들과 일대일 대응하며 상기 상부 나노로드들의 측면들을 둘러싸는 상부 몰드 층들을 포함하고,
    상기 상부 몰드 층들은 서로 다른 물질로 형성되는 몰드 층들을 포함하는 반도체 소자 형성 방법.
  2. 제 1 항에 있어서,
    상기 최하위 나노로드 및 상기 최하위 몰드 층을 형성하는 것은
    상기 제1 씨드 패턴으로부터 성장되는 상기 최하위 나노로드를 형성하고,
    상기 최하위 나노로드의 측면 및 상부면을 덮는 예비 몰드 층을 형성하고,
    상기 예비 몰드 층의 일부를 제거하여 상기 최하위 나노로드의 상부면을 노출시키는 상기 최하위 몰드 층을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  3. 제 2 항에 있어서,
    상기 상부 나노로드들 및 상기 상부 몰드 층들을 형성하는 것은
    상기 최하위 나노로드로부터 성장되는 나노로드를 형성하고,
    상기 나노로드의 측면을 둘러싸며 상기 나노로드의 상부면을 노출시키는 몰드 층을 형성하고,
    상기 나노로드 및 상기 몰드 층 상에 상기 나노로드 및 상기 몰드 층을 형성하는 공정을 반복 진행하는 포함하는 반도체 소자 형성 방법.
  4. 제 1 항에 있어서,
    상기 제1 나노로드 구조물을 제거하여 상기 몰드 구조물 내에 홀을 형성하고,
    상기 홀 내에 수직 구조체를 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  5. 제 4 항에 있어서,
    상기 홀을 형성하는 것은 상기 제1 나노로드 구조물을 제거한 후에, 상기 제1 씨드 패턴을 제거하는 것을 더 포함하는 반도체 소자 형성 방법.
  6. 제 4 항에 있어서,
    상기 몰드 구조물의 적어도 일부를 제거하여 상기 수직 구조체 측면의 적어도 일부를 노출시키는 공간을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  7. 제 6 항에 있어서,
    적어도 상기 수직 구조체의 노출된 측면을 덮는 유전체를 형성하고,
    상기 유전체를 덮는 도전 층을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  8. 제 7 항에 있어서,
    상기 수직 구조체는 채널 반도체 층을 포함하는 반도체 소자 형성 방법.
  9. 제 1 항에 있어서,
    상기 상부 나노로드들은 제1 길이를 갖는 어느 하나의 상부 나노로드와 상기 제1 길이와 다른 제2 길이를 갖는 다른 하나의 상부 나노 로드를 포함하는 반도체 소자 형성 방법.
  10. 제 1 항에 있어서,
    상기 기판 상에 상기 제1 씨드 패턴과 이격되는 제2 씨드 패턴을 형성하고,
    상기 제2 씨드 패턴 상에 제2 나노로드 구조물을 형성하는 것을 더 포함하되,
    상기 제2 나노로드 구조물은 상기 제1 나노로드 구조물과 동시에 형성되며 상기 몰드 구조물에 의해 측면이 둘러싸이는 반도체 소자 형성 방법.
  11. 제 10 항에 있어서,
    상기 제2 나노로드 구조물을 잔존시키면서 상기 제1 나노로드 구조물을 제거하여 상기 몰드 구조물 내에 홀을 형성하고,
    상기 홀 내에 수직 구조체를 형성하고,
    상기 몰드 구조물의 적어도 일부를 제거하여 상기 수직 구조체 측면의 적어도 일부를 노출시키는 공간을 형성하고,
    상기 수직 구조체의 노출된 측면을 덮는 유전체를 형성하고,
    상기 유전체를 덮는 도전 층을 형성하는 것을 더 포함하되,
    상기 공간 및 상기 도전 층은 상기 제2 나노로드 구조물과 이격되는 반도체 소자 형성 방법.
  12. 제 10 항에 있어서,
    상기 제2 나노로드 구조물은 상기 제1 나노로드 구조물과 다른 폭으로 형성되는 반도체 소자 형성 방법.
  13. 기판 상에 씨드 패턴들을 형성하고,
    상기 기판 상에 상기 씨드 패턴들과 중첩하는 나노로드 구조물들 및 상기 나노로드 구조물들의 측면들을 둘러싸는 몰드 구조물을 형성하고,
    상기 몰드 구조물의 적어도 일부를 제거하여 하나 또는 복수의 공간을 형성하는 것을 포함하되,
    각각의 상기 나노로드 구조물들은 차례로 적층되는 복수의 나노로드들을 포함하고,
    상기 몰드 구조물은 상기 복수의 나노로드들과 대응하며 차례로 적층되는 복수의 몰드 층들을 포함하고,
    상기 복수의 몰드 층들은 서로 다른 물질로 형성되는 몰드 층들을 포함하는 반도체 소자 형성 방법.
  14. 제 13 항에 있어서,
    상기 복수의 몰드 층들은 최하위 몰드 층, 및 상기 최하위 몰드 층 상에 차례로 적층되는 상부 몰드 층들을 포함하고,
    상기 하나 또는 복수의 공간을 형성하는 것은 상기 상부 몰드 층들 중 최상위 몰드 층의 일부를 식각하여 상부 개구부를 형성하고, 상기 최상위 몰드 층 하부에 위치하는 몰드 층들을 식각하여 상기 하나 또는 복수의 공간을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  15. 제 13 항에 있어서,
    상기 하나 또는 복수의 공간을 형성한 후에, 상기 공간 내에 유전체 및 도전 층을 차례로 형성하는 것을 더 포함하되,
    상기 하나 또는 복수의 공간은 상기 나노로드 구조물들의 측면들을 노출시키는 반도체 소자 형성 방법.
  16. 제 13 항에 있어서,
    상기 하나 또는 복수의 공간을 형성하기 전에, 상기 나노로드 구조물들을 제거하여 홀들을 형성하고, 상기 홀들 내에 수직 구조체들을 형성하고,
    상기 하나 또는 복수의 공간을 형성한 후에, 상기 공간 내에 유전체 및 도전 층을 차례로 형성하는 것을 더 포함하되,
    상기 하나 또는 복수의 공간은 상기 수직 구조체들의 측면들을 노출시키는 반도체 소자 형성 방법.
  17. 제 13 항에 있어서,
    각각의 상기 나노로드 구조물들은 상기 복수의 나노로드들 사이에 배치되는 추가 나노로드를 더 포함하고,
    상기 몰드 구조물은 상기 상부 몰드 층들 사이에 배치되는 추가 몰드 층을 더 포함하되,
    상기 상부 몰드 층들 중 상기 최상위 몰드 층은 나머지 상부 몰드 층들과 다른 물질로 형성되고,
    상기 추가 몰드 층은 상기 최상위 몰드 층과 동일한 물질로 형성되고,
    상기 추가 몰드 층은 상기 추가 나노로드의 측면을 둘러싸고,
    상기 추가 나노로드는 접촉하는 다른 나노로드들 보다 작은 길이로 형성되는 반도체 소자 형성 방법.
  18. 제 13 항에 있어서,
    상기 하나 또는 복수의 공간을 형성하기 전에, 상기 나노로드 구조물들 및 상기 씨드 패턴들을 제거하여 홀들을 형성하고, 상기 홀들 내에 수직 구조체들을 형성하고, 상기 몰드 구조물을 관통하며 상기 몰드 구조물의 측면을 노출시키는 트렌치를 형성하고,
    상기 하나 또는 복수의 공간을 형성한 후에, 상기 복수의 공간 내에 유전체들 및 게이트 전극들을 차례로 형성하는 것을 더 포함하되,
    상기 몰드 구조물은 교대로 반복적으로 적층되는 층간 몰드 층들 및 희생 몰드 층들을 포함하고,
    상기 희생 몰드 층들은 상기 층간 몰드 층들과 식각 선택성을 갖는 물질로 형성되고,
    상기 공간은 상기 희생 몰드 층들을 제거하여 복수개로 형성되고,
    각각의 상기 수직 구조체들은 상기 기판의 표면과 수직한 방향으로 연장되는 채널 반도체 층을 포함하는 반도체 소자 형성 방법.
  19. 제1 씨드 패턴을 형성하고,
    상기 제1 씨드 패턴 상의 제1 나노로드 구조물 및 상기 제1 나노로드 구조물의 측면을 둘러싸는 몰드 구조물을 형성하는 것을 포함하되,
    상기 제1 나노로드 구조물 및 상기 몰드 구조물을 형성하는 것은
    상기 제1 씨드 패턴으로부터 성장되는 최하위 나노로드을 형성하고,
    상기 최하위 나노로드의 측면을 둘러싸며 상기 최하위 나노로드의 상부면을 노출시키는 최하위 몰드 층을 형성하고,
    상기 최하위 나노로드로부터 성장되는 상부 나노로드를 형성하고,
    상기 상부 나노로드의 측면을 둘러싸며 상기 상부 나노로드의 상부면을 노출시키는 상부 몰드 층을 형성하고,
    상기 상부 나노로드 및 상기 상부 몰드 층 상에 상기 상부 나노로드 및 상기 상부 몰드 층을 형성하는 공정을 반복 진행하여, 복수의 상부 나노로드들 및 복수의 상부 몰드 층들을 형성하는 것을 포함하고,
    상기 복수의 상부 몰드 층들 중 어느 하나의 몰드 층은 다른 하나의 몰드 층과 다른 물질로 형성되는 반도체 소자 형성 방법.
  20. 제 19 항에 있어서,
    상기 제1 씨드 패턴과 이격되는 제2 씨드 패턴을 상기 제1 씨드 패턴과 동시에 형성하고,
    상기 제2 씨드 패턴 상에 제2 나노로드 구조물을 형성하되, 상기 제2 나노로드 구조물은 상기 제1 나노로드 구조물과 동시에 형성되며 상기 몰드 구조물에 의해 측면이 둘러싸이고,
    상기 제1 나노로드 구조물을 식각하여 상기 몰드 구조물 내에 홀을 형성하되, 상기 홀을 형성하면서 상기 제2 나노로드 구조물은 잔존하고,
    상기 홀 내에 수직 구조체를 형성하는 것을 더 포함하는 반도체 소자 형성 방법.

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