EP1556908A2 - Feldeffekttransistor-anordnung und schaltkreis-array - Google Patents

Feldeffekttransistor-anordnung und schaltkreis-array

Info

Publication number
EP1556908A2
EP1556908A2 EP03776825A EP03776825A EP1556908A2 EP 1556908 A2 EP1556908 A2 EP 1556908A2 EP 03776825 A EP03776825 A EP 03776825A EP 03776825 A EP03776825 A EP 03776825A EP 1556908 A2 EP1556908 A2 EP 1556908A2
Authority
EP
European Patent Office
Prior art keywords
effect transistor
field effect
transistor arrangement
arrangement according
nano
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP03776825A
Other languages
English (en)
French (fr)
Inventor
Andrew Graham
Franz Hofmann
Wolfgang HÖNLEIN
Johannes Kretz
Franz Kreupl
Erhard Landgraf
Richard Johannes Luyken
Wolfgang RÖSNER
Thomas Schulz
Michael Specht
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1556908A2 publication Critical patent/EP1556908A2/de
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/10—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00 comprising field-effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/17—Memory cell being a nanowire transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/221—Carbon nanotubes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/60—Organic compounds having low molecular weight
    • H10K85/615—Polycyclic condensed aromatic hydrocarbons, e.g. anthracene

Definitions

  • the invention relates to a field effect transistor arrangement and a circuit array.
  • MOS transistor cannot be downsized indefinitely, since, with continued miniaturization, disruptive short-channel effects in particular occur to an increasing extent.
  • the conventional silicon microelectronics for three-dimensional integration of integrated components i.e. vividly, a stacking of layers of components (e.g. levels of memory elements) is not well suited.
  • the invention is based on the problem of providing a field effect transistor arrangement and a circuit array which are even suitable for more complex circuitry applications.
  • the field effect transistor arrangement according to the invention contains a substrate, a first wiring level with a first source / drain region on the substrate and a second wiring level with a second source / drain region above the first wiring level. At least one vertical nano-element is arranged as a channel region between the wiring levels and coupled to both. Furthermore, the nano-element at least partially surrounding electrically conductive material is provided as the gate region and electrically insulating material as the gate-insulating layer between the nano-element and the electrically conductive material.
  • the circuit array according to the invention has a plurality of field-effect transistor arrangements which are formed next to one another and / or one above the other and have the features described above.
  • a field effect transistor is formed between two wiring levels, that is to say between two metallization levels structured in a suitable manner in relation to a specific application.
  • the structure of the field effect transistor arrangement has a high degree of planarity, that is to say a modular arrangement of preferably planar planes arranged one above the other (substrate, first wiring plane, active component or coupling plane, second wiring plane). This ensures a simple, modular manufacturing process. This enables the construction of complex circuits with different, interconnected components such as memory cells, transistors and logic components.
  • the field effect transistor arrangement according to the invention is not provided with bare electrodes as the first and second source / drain regions, instead the source / drain regions are set up as partial regions of complex metallization or wiring levels, so that with coupling to other integrated components is possible with little effort.
  • a complex integrated circuit can thus be formed from different components ._ (e.g. memory cells and logic components).
  • an active component level with the vertical nano-element ie a level attributable to the front end of the processing
  • two suitably structured and in each case not necessarily connected wiring levels ie two levels attributable to the back end of the processing Levels
  • Such an interleaving of front-end and back-end components results from the idea of interconnecting vertical and thus space-saving field-effect transistors, for which contacts above and below the field-effect transistors are clearly formed as partial areas of the wiring levels.
  • the source / drain regions must be implemented as components of the wiring levels a better solution than the isolated provision of separate source / drain regions for each individual field effect transistor.
  • a strong miniaturization is achieved by using a vertical nano-element as a component of the field effect transistor arrangement, and simultaneously disruptive short-channel effects are avoided.
  • the length of the channel region of the field effect transistor arrangement is clearly predetermined by means of the length of the nano-element, so that the nano-element can be made sufficiently long to avoid disruptive short-channel effects, and an increase in the lateral space requirement due to the vertical arrangement is simultaneously avoided.
  • the field effect transistor arrangement of the invention is well suited for 3D integration, that is to say for a system composed of a plurality of component layers formed on one another. This further increases the integration density.
  • the field effect transistor arrangement according to the invention clearly has at least two interconnect levels, between which nano-element transistors are arranged.
  • the gate region is formed from a region of the electrically conductive material, which preferably has vertical pores in which the at least one nano-element of a respective transistor channel is arranged.
  • the electrically conductive material is preferably an electrically conductive layer, into which at least one vertical through hole is made, through which the nano-element is passed.
  • the realization of the electrically conductive material as an electrically conductive layer with a vertical through hole made therein supports the planar character of the field effect transistor arrangement according to the invention. Using a less complex lithography and etching process, one or more through holes can be made at specific locations of the electrically conductive layer, thereby creating a simple nano-electronic circuit architecture.
  • At least one electrically insulating layer with at least one vertical through hole, through which the nano-element is guided, can be arranged between the first and the second wiring level.
  • the use of electrically insulating layers as components of the preferably completely planar field effect transistor arrangement also underlines the modular or layer-like structure of the field effect transistor arrangement.
  • the electrically insulating layer can be provided for electrically decoupling the wiring levels from one another.
  • a common lithography and etching method can preferably be used for structuring the electrically conductive layer and the electrically insulating layer, as a result of which the manufacturing outlay is further reduced.
  • the substrate can be an amorphous o ' the polycrystalline substrate.
  • An advantage of the invention can be seen in the fact that the field effect transistor arrangement according to the invention can be implemented with any substrate, so that an expensive, single-crystal substrate (such as a silicon wafer) is unnecessary, as a result of which the production costs are reduced.
  • An inexpensive amorphous or polycrystalline substrate is completely sufficient for the needs of the field effect transistor arrangement. 3D integration is made possible in a simple manner by applying the different components to the substrate in a layer-like manner. This means that several levels of active components can be arranged one above the other.
  • the field effect transistor arrangement according to the invention can consist of dielectric material, metallic conductive material and the material of the nanostructure.
  • An essential idea of the invention is therefore to be seen in producing an electronic circuit with a vertical field effect transistor only from electrical conductor material, dielectric material and nanoelectrons. This creates a particularly inexpensive technology in which the use of expensive semiconductor material is avoided.
  • the substrate can be, for example, a glass substrate, a quartz substrate, a sapphire substrate, a silicon oxide substrate, a plastic substrate, a ceramic substrate or a polycrystalline semiconductor substrate.
  • a crystalline semiconductor substrate for example a silicon wafer.
  • a mechanically flexible substrate for example made of an organic material can also be used as the substrate.
  • the nano-element can have a nanotube, a bundle of nanotubes or a nanorod.
  • the nanorod can be formed, for example, from silicon, germanium, indium phosphide, gallium nitride, gallium arsenide, zirconium oxide and / or a metal.
  • a nano-element designed as a nanotube can be a carbon nanotube, a carbon-boron nanotube, a carbon-nitrogen nanotube, a tungsten sulfide nanotube or a chalcogenide nanotube.
  • the field effect transistor arrangement according to the invention can also be set up as a non-volatile memory cell, the electrically insulating material serving as a storage layer for electrical charge carriers and being set up in such a way that electrical charge carriers can be selectively introduced therein or are removable therefrom.
  • the electrical conductivity of the nano-element can be influenced characteristically by means of electrical charge carriers introduced into the electrically insulating material.
  • the gate insulating layer can be formed from such a material that by applying suitable electrical potentials to the source / drain regions or the gate region of the field effect transistor, electrical charge carriers are permanently introduced into the gate insulating layer, for example by means of Fowler Nordhei tunnels or injectable by tunneling hot electrons / holes.
  • the permanently introduced electrical charge carriers cause a shift in the threshold voltage of the field effect transistor, in which storage information can be coded.
  • the field effect transistor arrangement can be used as or Per anent memory cell arrangement can be used.
  • the field effect transistor arrangement can be set up as a DRAM memory cell ("Dynamic Random Access Memory”), the field effect transistor can be set up as a switching transistor, and a stack capacitor (“stacked capacitor”) can be provided as a storage capacitor can, wherein the nano-element has grown on at least part of the storage capacitor.
  • DRAM memory cell Dynamic Random Access Memory
  • stacked capacitor a stack capacitor
  • the implementation of the field effect transistor arrangement as a DRAM memory cell is favored by means of the layered structure, since the formation of a stack capacitor can be easily integrated into the layered architecture.
  • the field effect transistor arrangement according to the invention can also be set up as a CMOS component, with two field effect transistors in the manner described above are formed, one of which has a pano-type nano-element and the other has an n-type nano-element.
  • the field effect transistor arrangement according to the invention can thus be tailored to the requirements of CMOS technology, the space requirement of a CMOS component being significantly reduced due to the use of vertical nanotubes in comparison with conventional CMOS technology.
  • the field effect transistor arrangement according to the invention enables the integration of all necessary components of a CMOS circuit with little effort.
  • the field effect transistors of the CMOS component can preferably be connected to form an inverter circuit which, when a logic signal is applied to an input, converts it into a logic signal ... at an output which has a logically complementary value compared to the signal at an input.
  • At least one of the at least one through hole can be filled with electrically conductive coupling material for coupling the first and second wiring levels.
  • the electrically conductive coupling material can be a bundle of nano-elements that has a sufficiently good electrical conductivity.
  • the field effect transistor arrangement is preferably set up as a layer sequence of a plurality of planarized layers.
  • the field effect transistor arrangement is preferably of a completely planar structure, that is to say that the conductor level as well as the gate electrodes are each arranged on a substantially flat substrate without a pronounced topology, and the gaps within these levels are filled with dielectric material, so that the surface of this layer is in turn planar.
  • a dielectric layer can be arranged between the conductor track levels and a gate level, which is penetrated by the nano-elements and by the contact holes.
  • the realization of a completely planar structure can be supported by carrying out a planarization process step after forming a respective level in order to realize a planar surface.
  • the electrically insulating material surrounding the nano-element can be realized as a ring structure which forms the gate-insulating layer of the vertical transistor, and at least part of the electrically insulating ring structure can be surrounded by the electrically conductive material which forms the gate electrode of the vertical transistor forms.
  • a gate insulating layer is provided, which is surrounded by the electrically conductive material acting as a gate electrode.
  • the conductivity of the nano-element functioning as a channel region, can be influenced characteristically, so that the nano-element, together with the electrically insulating ring structure and the electrically conductive material, fulfills the functionality of a field-effect transistor with particularly high sensitivity .
  • an annular gate electrode By using an annular gate electrode, the amplitude of an electrical field generated by applying an electrical voltage to the gate electrode near the nano-element can be made particularly large due to an electrostatic peak effect, so that particularly precise control of the electrical conductivity of the channel region can be made is possible.
  • circuit architecture It is an important aspect of the circuit architecture according to the invention to provide a circuit with a number of different components which are connected to one another.
  • FIG. 4 shows a field effect transistor arrangement according to a first exemplary embodiment of the invention
  • FIG. 5 shows an equivalent circuit diagram of a partial area of the field effect transistor arrangement shown in FIG. 5, set up as an inverter circuit
  • FIG. 6 shows a plan view of a field effect transistor arrangement according to a second exemplary embodiment of the invention
  • Figure 7 is a cross-sectional view of that shown in Figure 6
  • Figure 8 is a cross-sectional view of that shown in Figure 6
  • Figure 9 shows a field effect transistor arrangement according to a third embodiment of the invention.
  • a nickel layer is deposited on a glass substrate 101 and structured using a lithography and an etching method, as a result of which a first nickel level 102 is obtained.
  • aluminum oxide Al 2 0 3
  • CMP process Chemical Mechanical Polishing
  • the remaining aluminum oxide material between the components of the first nickel wiring level 102 forms a first aluminum oxide structure 103.
  • the components 102, 103 together form a completely planar layer.
  • a first aluminum oxide layer 104 is deposited on the layer sequence thus obtained.
  • aluminum material is deposited on the layer sequence 100 and structured using a lithography and an etching method in such a way that gate regions 201 remain for field effect transistors to be formed further. Furthermore, aluminum oxide material is deposited sufficiently thick on the layer sequence thus obtained and is planarized using a CMP method with the aluminum material of the gate regions 201 as a stop layer. This creates a second aluminum oxide structure 202, which together with the gate regions 201 form a further planar layer. Subsequently, aluminum oxide material is deposited on the layer sequence thus obtained, whereby a second aluminum oxide layer 203 is generated.
  • the gate regions 201 and the second aluminum oxide structure 202 together form a further completely planar plane, which plane is separated from the plane formed by the components 102, 103 by means of the first aluminum oxide layer 104.
  • the second aluminum oxide layer 203 arranged on the surface of the layer sequence 200 is likewise planar.
  • a pore mask is generated on the surface of the layer sequence 200 using an electron beam lithography method, with which pore mask the locations of a later growth of carbon nanotubes are defined.
  • aluminum oxide material is first used using a suitable etching process corresponding to the pore mask formed the second aluminum oxide layer 203, subsequently aluminum material of the gate regions 201 and finally aluminum oxide material of the first aluminum oxide layer 104 is removed.
  • through holes are etched in the layers 104, 202 and 203 arranged on one another at defined locations.
  • the aluminum material of the gate regions 201 exposed on the surfaces of the through holes is oxidized on the surface by means of thermal oxidation with a thickness in the nanometer range, as a result of which a gate-insulating layer 302 made of aluminum oxide material is formed for the later field-effect transistors.
  • semiconducting carbon nanotubes 301 are grown on the nickel material, which catalytically supports the growth of carbon nanotubes, using a CVD process ("Chemical Vapor Deposition"), the through holes through the layers 104, 202, 203 being clearly shown as templates Grow the carbon nanotubes 301 serve.
  • iron or cobalt can be used as an alternative to the nickel material as catalyst material.
  • the carbon nanotubes 301 are given a defined growth direction by means of the through holes, so that structurally well-defined vertical carbon nanotubes 301 are obtained.
  • the field effect transistor arrangement 400 clearly represents a planar layer arrangement formed from layer layers applied one on top of the other, formed from a first plane 102, 103, a second plane 201, 202 and a third plane 402.
  • the coupling between different planes is by means of vertical coupling elements 301, 401 realized.
  • a novel circuit architecture is created on the basis of nano-elements is a disturbing for SD integration surface topography avoided '.
  • the carbon nanotube 301 forms the channel region
  • a boundary region between the carbon nanotube 301 and the first nickel wiring level 102 forms a first source / drain region of the first field effect transistor 403
  • a boundary region between the carbon nanotube 301 and the second nickel wiring level 402 forms a second source / drain region
  • the aluminum material surrounding the carbon nanotube 301 forms the gate region 201 of the first field effect transistor 401
  • the thermally oxidized aluminum oxide material on the wall of the in the Gate region 201 introduced through hole forms the gate insulating layer 302 of the first field effect transistor 403.
  • the second and third field effect transistors 404, 405 are formed in a similar manner to the first field effect transistor 403.
  • the field-effect transistor arrangement 400 is set up, connected or operated as a CMOS inverter. It should be noted that for using the field effect transistors 403, 404 as an inverter, the first field effect transistor 403 is of the n-line type, whereas the second field effect transistor 404 is of the p-line type. In order to achieve this, the first field effect transistor 403 can, for example, be designed in a different method step than the second field effect transistor 404, the reaction parameters in the CVD method for separating the carbon nanotubes 301 of the n-MOS field effect transistor 403 or the p- MOS field-effect transistor 404 of the conduction type (n- or p-line) of the respective carbon nanotube 301 is set.
  • the n-MOS field-effect transistor 403 can be formed by providing the material surrounding the gate region 201 with potassium material and thermally expelling this potassium material from the gate region 201 , whereby this potassium material is injected as a dopant into the carbon nanotube 301 of the n-MOS field-effect transistor 403. If the p-type carbon nanotube 301- of the p- MOS field-effect transistor 404 is formed only afterwards, an n-MOS field-effect transistor 403 and a p-MOS field-effect transistor 404 are realized as the basis for a CMOS-like component.
  • An input signal to be processed in accordance with the inverter logic can be applied to an inverter input 406, which is implemented as a component of the second nickel wiring level 402.
  • an inverter output 407 as a connection to another component of the second nickel wiring level 402
  • an output signal is provided which , owing to the functionality of the field effect transistors 403, 404 connected in the manner shown in FIG Inverter input 406 provided input signal is generated.
  • a supply voltage connection 408 of the second nickel wiring level 402 a supply voltage V DD is applied.
  • the supply voltage connection 408 is clearly coupled to the second source / drain connection of the second field effect transistor 404.
  • the electrical ground potential can be applied to a ground potential connection 409 as another component of the second nickel wiring level 402.
  • the second source / drain connection of the first field effect transistor 403 is thus at electrical ground potential.
  • the first source / drain connections of the field effect transistors 403, 404 are coupled to one another by means of a component of the first nickel wiring level 102.
  • each contains both the first nickel wiring layer and the second nickel wiring layer comprises a plurality non-contiguous, some of mutually electrically entkoppelte- components whereby the desired functionality of the inventive field-effect transistor arrangement 'is only achieved.
  • FIG. 5 shows an equivalent circuit diagram 500 of the field effect transistors 403, 404 connected in the manner shown in FIG. 4.
  • a signal with a logic value "0" is provided at the inverter output 407 exactly when the input signal 406 is at a logic value "1".
  • a signal with a logic value "1” is provided at the inverter output 407 if and only if the input signal 406 is at a logic value "0".
  • the two field effect transistors 403, 404 form an inverter with an n-channel transistor 403 and a p-channel transistor 404.
  • the respective second source / drain regions are at the ground potential 409 or the potential of the supply voltage V DD 408, the gate area 201 is for the two transistors 403, 404 are provided together and is coupled to the inverter input 406.
  • the second source / drain regions of the transistors 403, 404 are coupled to one another and form the inverter output 407.
  • the gate region 201 of the third is by means of the electrical potential present at the inverter output 407
  • Field effect transistor 405 controllable.
  • the simple inverter functionality of the transistors 403, 404 is thus expanded by means of the third field effect transistor 405, so that a more complex CMOS circuit is realized.
  • a field effect transistor arrangement 600 according to a second exemplary embodiment of the invention is described below with reference to FIGS. 6 to 8.
  • FIG. 6 shows a top view of the field effect transistor arrangement 600, which field effect transistor arrangement 600 is implemented as a non-aligned memory cell arrangement.
  • FIG. 6 shows a plurality of first bit lines 601 running along a first direction, which are arranged above a plurality of word lines 602 ′ running along a second direction orthogonal to the first direction.
  • one of the word lines 602 is formed with one of the first bit lines 601, a memory cell, in each crossing region.
  • FIG. 6 shows that the distance between two mutually adjacent first bit lines 601 or two mutually adjacent word lines 602 is in each case 2F, F being the minimum structural dimension that can be achieved in one technology generation.
  • the space requirement of a memory cell 4F 2 is thus such that a particularly high integration density is achieved.
  • a first cross-sectional view 700 of the field-effect transistor arrangement 600 is described, taken along a section line I-I 'shown in FIG.
  • Second bit lines 701 made of nickel material and running parallel to one another are formed on a glass substrate 101, of which only one is shown in FIG. 7 due to the sectional view.
  • the second bit lines 701 are formed by first depositing a continuous nickel layer on the glass substrate 101 and subsequently structuring this to form second bit lines 701 running parallel to one another using a lithography and an etching method.
  • the second bit lines 701 run essentially parallel to the first bit lines 601.
  • the structuring method the spaces between the second bit lines 701 are filled with electrically insulating material, and the layer sequence thus obtained is planarized using a CMP method.
  • the second bit lines 701 can be formed using a damascene method.
  • a first aluminum oxide layer 104 is deposited on the layer sequence thus obtained.
  • An aluminum layer is deposited on the layer sequence thus obtained and structured using a lithography and an etching method in such a way that gate regions 702 remain. These are arranged in such a way that a separate gate region is provided for each field effect transistor formed in the further
  • the spaces between adjacent gate regions 702 are made with an alumina structure
  • the layer sequence obtained in this way is planarized using a CMP method.
  • a second aluminum oxide layer 203 is deposited. Similar to FIG. 3, a pore mask is generated using an electron beam lithography method, by means of which the later growth sites of carbon nanotubes are defined.
  • the second aluminum oxide layer 203, the gate regions 702 and the first aluminum oxide layer 104 are then etched using an etching method in order to generate through holes, whereby surface regions of the first nickel bit line 701 are exposed.
  • An exposed surface area of the aluminum material of the gate regions 702 in the through holes is thermally oxidized, thereby creating a hollow cylindrical aluminum oxide layer as the gate insulating layer 704 and as the charge storage layer in each of the through holes.
  • Carbon nanotubes 301 are grown vertically on the exposed surface areas of the second nickel bit line 701, which also serves as catalyst material for growing carbon nanotubes, with the through holes in layers 104, 702 and 203 serving as a mechanical guide for vertical growth of carbon nanotubes 301 are used. Further nickel material is deposited and structured on the layer sequence thus obtained, as a result of which the first bit lines 601 are generated in the manner shown in FIG.
  • first and second source / drain regions being formed by means of the coupling regions between the respective first and second bit lines 601, 701 and a respective carbon nanotube 301.
  • a respective carbon nanotube 301 itself forms the channel region of the respective field effect transistor.
  • the gate-insulating charge storage layer 704 surrounding a respective carbon nanotube 301 fulfills the functionality of a Gate insulating layer of each
  • Field effect transistor and also fulfills the functionality of a charge storage layer. Due to the functionality as a charge storage layer, it is set up in such a way that electrical charge carriers can be selectively introduced therein or removed therefrom, the electrical conductivity of the carbon nanotubes 301 being characteristically influenced by the electrical charge carriers introduced into the electrically insulating material.
  • the gate regions 702 form a partial region of the word lines 602.
  • a second cross-sectional view 800 of the field effect transistor arrangement 600 set up as a permanent memory cell arrangement is described below with reference to FIG.
  • the second cross-sectional view 800 is taken along a section line II-II 'shown in FIG.
  • the first and second bit lines 601, 701 run parallel to one another, whereas the word lines 602 run orthogonally to the bit lines 601, 701.
  • the four memory cells shown in FIG. 8 share a common word line 602.
  • the four memory cells shown in FIG. 7 share common first and second bit lines 601, 701.
  • the field effect transistor arrangement 600 represents a non-volatile memory cell arrangement in a non-OR architecture.
  • the layout of the arrangement is shown in FIG. 6, FIG. 7 shows a first cross-sectional view 700 along a bit line pair 601, 701 and FIG. 8 shows one second cross-sectional view 800 along a word line 602.
  • a respective memory cell is located in an intersection area between a pair of bit lines 601, 701 on the one hand and a word line 602 on the other.
  • a gate dielectric made of aluminum oxide is provided in each of the memory cells, in which electrical charge carriers can be introduced and permanently stored, for example by means of Fowler-Nordheim tunnels.
  • the very simple planar structure of the field effect transistor arrangement 600 results in an area requirement of 4F 2 for each memory cell.
  • the field effect transistor arrangement 600 is suitable for SD integration. In other words, the layer sequences shown in FIG. 7, FIG. 8 can be layered on top of one another several times in order to increase the integration density.
  • a field effect transistor arrangement 900 according to a third exemplary embodiment of the invention is described below with reference to FIG.
  • the field effect transistor arrangement 900 shown in FIG. 9 is very similar in structure and functionality to the field effect transistor arrangement 400 shown in FIG.
  • the one surrounding the carbon nanotubes 301 electrically insulating material is clearly implemented as a ring structure, which forms the gate insulating layer 302 of the respective vertical transistor 403 to 405. Furthermore, the electrically insulating ring structure of electrically conductive material is surrounded by gate regions 901, which form the gate electrode of the vertical transistors 403 to 405.
  • the difference between the field effect transistor arrangements 400 and 900 can be seen in the fact that the second aluminum oxide structure 902 is a layer of a substantially smaller thickness than the second aluminum oxide structure 202, and that the gate regions 901 as a layer of an essential Thicker thicknesses are realized than the gate regions 201.
  • the thicknesses of the layers 104 and 203 in FIG. 9 are chosen to be greater than in accordance with FIG.
  • a gate insulating layer is provided, which is surrounded by the electrically conductive material 901 functioning as a gate electrode.
  • the conductivity of the carbon nanotubes 301, functioning as a channel region can be influenced particularly sensitively due to an electrostatic peak effect (as a result of the small thickness of the layer 901).

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

Die Erfindung betrifft eine Feldeffekttransistor-Anordnung und ein Schaltkreis-Array. Die Feldeffekttransistor-Anordnung enthält ein Substrat, eine erste Verdrahtungsebene mit einem ersten Source-/Drain-Bereich auf dem Substrat und eine zweite Verdrahtungsebene mit einem zweiten Source-/Drain-Bereich über der ersten Verdrahtungsebene. Ferner enthält die Feldeffekttransistor-Anordnung mindestens ein vertikales Nanoelement als Kanal-Bereich, das zwischen den Verdrahtungsebenen angeordnet und mit beiden gekoppelt ist. Das Nanoelement ist zumindest teilweise von elektrisch leitfähigem Material als Gate-Bereich umgeben, wobei elektrisch isolierendes Material als Gate-isolierende Schicht zwischen dem Nanoelement und dem elektrisch leitfähigen Material vorgesehen ist.

Description

Beschreibung
Feldeffekttransistor-Anordnung und Schaltkreis-Array
Die Erfindung betrifft eine Feldeffekttransistor-Anordnung und ein Schaltkreis-Array.
Die herkömmliche Silizium-Mikroelektronik wird bei weiter voranschreitender Verkleinerung an ihre Grenzen stoßen. Ein Problem besteht darin, dass sich ein MOS-Transistor nicht beliebig verkleinern lässt, da bei einer fortgesetzten Miniaturisierung insbesondere störende urzkanal-Effekte in immer stärkerem Maße auftreten.
Ferner ist die herkömmliche Silizium-Mikroelektronik für eine dreidimensionale Integration von integrierten Bauelementen, d.h. anschaulich ein Stapeln von Schichten von Bauelementen (z.B. Ebenen von Speieherele enten) nicht gut geeignet.
Aus [1] ist bekannt, in eine Gate-Elektroden-Schicht einer als Feldeffekttransistor eingerichteten Schichtenfolge ein Durchgangsloch einzubringen und in diesem ein vertikales Nanoelement aufzuwachsen. Dadurch wird ein vertikaler Feldeffekttransistor mit dem Nanoelement als Kanal-Bereich erhalten, wobei die elektrische Leitfähigkeit des Kanal- Bereichs mittels des das Nanoelement entlang annähernd seiner gesamten Längserstreckung umgebenden Gate-Elektroden-Bereichs steuerbar ist. Bei dem aus [1] bekannten Feldeffekttransistor ist die Nanoröhre zwischen zwei einfache Elektroden als Source-/Drain-Bereiche angeordnet, wobei die Anordnung eine starke Oberflächen-Topologie aufweist, d.h. nicht eben ist, was eine 3D-Integration und den Aufbau komplexerer Schaltungen erschweren kann.
In [2] ist offenbart, dass halbleitende
Kohlenstoffnanoröhren, die nach dem Aufwachsen auf einem
Substrat eine Leitfähigkeit des p-Leitungstyps aufweisen, in den n-Leitungstyp übergeführt werden können, indem in die Kohlenstoffnanoröhren Kalium-Material eingebracht wird.
Der Erfindung liegt das Problem zugrunde, eine Feldeffekttransistor-Anordnung und ein Schaltkreis-Array bereitzustellen, welche sogar für komplexere schaltungstechnische Anwendungen geeignet sind.
Das Problem wird gelöst durch eine Feldeffekttransistor- Anordnung und durch ein Schaltkreis-Array mit den Merkmalen gemäß den unabhängigen Patentansprüchen.
Die erfindungsgemäße Feldeffekttransistor-Anordnung enthält ein Substrat, eine erste Verdrahtungsebene mit einem ersten Source-/Drain-Bereich auf dem Substrat und eine zweite Verdrahtungsebene mit einem zweiten Source-/Drain-Bereich über der ersten Verdrahtungsebene . Zwischen den Verdrahtungsebenen angeordnet und mit beiden gekoppelt ist mindestens ein vertikales Nanoelement als Kanal-Bereich. Ferner ist das Nanoelement zumindest teilweise umgebendes elektrisch leitfähiges Material als Gate-Bereich und elektrisch isolierendes Material als Gate-isolierende Schicht zwischen dem Nanoelement und dem elektrisch leitfähigen Material vorgesehen.
Das erfindungsgemäße Schaltkreis-Array weist eine Mehrzahl von nebeneinander und/oder übereinander ausgebildeten Feldeffekttransistor-Anordnungen mit den oben beschriebenen Merkmalen auf .
Bei der erfindungsgemäßen Feldeffekttransistor-Anordnung ist ein Feldeffekttransistor zwischen zwei Verdrahtungsebenen, das heißt zwischen zwei in geeigneter Weise bezogen auf eine spezifische Applikation strukturierten Metallisierungsebenen ausgebildet. Mittels der Verdrahtungsebenen ist es möglich, den Feldeffekttransistor flexibel bezogen auf die Anwendung des Einzelfalls mit anderen schaltungstechnischen Komponenten zu koppeln bzw. zu verschalten. Die Struktur der Feldeffekttransistor-Anordnung weist einen hohen Grad an Planarität auf, das heißt eine modulare Anordnung übereinander angeordneter vorzugsweise planarer Ebenen (Substrat, erste Verdrahtungsebene, aktive Bauelement- bzw. Kopplungsebene, zweite Verdrahtungsebene) . Dadurch ist ein einfaches, baukastenartiges Herstellungsverfahren sichergestellt. Dies ermöglicht den Aufbau komplexer Schaltkreise mit unterschiedlichen, miteinander verschalteten Komponenten wie zum Beispiel Speicherzellen, Transistoren und Logik-Bauelementen. Die erfindungsgemäße Feldeffekttransistor-Anordnung ist im Unterschied zu [1] nicht mit bloßen Elektroden als ersten und zweiten Source-/Drain-Bereich vorgesehen, stattdessen sind die Source-/Drain-Bereiche als Teilbereiche von komplexen Metallisierungs- oder Verdrahtungsebenen eingerichtet, so dass mit geringem Aufwand eine Ankopplung an andere integrierte Bauelemente ermöglicht ist. Somit ist ein komplexer integrierter Schaltkreis aus unterschiedlichen Bauelementen._(z .B. Speicherzellen und Logik-Bauelementen) ausbildbar .
Ein Aspekt der Erfindung kann anschaulich darin gesehen werden, dass eine aktive Bauelementebene mit dem vertikalen Nanoelement (d.h. eine dem Front-End der Prozessierung zurechenbare Ebene) zwischen zwei geeignet strukturierte und jeweils nicht notwendig zusammenhängende Verdrahtungsebenen (d.h. zwei dem Back-End der Prozessierung zurechenbare Ebenen) ausgebildet wird. Eine solche Verschachtelung von Front-End- und Back-End-Komponenten resultiert aus der Idee, vertikale und somit platzsparende Feldeffekttransistoren zu verschalten, wofür anschaulich oberhalb und unterhalb der Feldeffekttransistoren Kontaktierungen als Teil-Bereiche der Verdrahtungsebenen ausgebildet sind. Soll ein Feldeffekttransistor in eine komplexere schaltungstechnische Umgebung eingebettet werden, ist eine Realisierung der Source-/Drain-Bereiche als Komponenten der Verdrahtungsebenen eine bessere Lösung als das isolierte Vorsehen separater Source-/Drain-Bereiche für jeden einzelnen Feldeffekttransistor.
Mittels Verwendens eines vertikalen Nanoelements als Komponente der Feldeffekttransistor-Anordnung ist eine starke Miniaturisierung erreicht, simultan sind störende Kurzkanaleffekte vermieden. Anschaulich ist die Länge des Kanal-Bereichs der Feldeffekttransistor-Anordnung mittels der Länge des Nanoelements vorgegeben, so dass das Nanoelement zum Vermeiden störender Kurzkanaleffekte ausreichend lang ausgebildet werden kann und simultan eine Erhöhung des lateralen Platzbedarfs aufgrund der vertikalen Anordnung vermieden ist.
Aufgrund der planaren bzw. ebenenhaften Anordnung ist die Feldeffekttransistor-Anordnung der Erfindung gut für eine 3D- Integration geeignet, das heißt für ein System aus mehreren aufeinander ausgebildeten Bauelement-Schichten. Dadurch ist die Integrationsdichte weiter erhöht.-
Anschaulich weist die erfindungsgemäße Feldeffekttransistor- Anordnung mindestens zwei Leiterbahnebenen auf, zwischen denen Nanoelement-Transistoren angeordnet sind. Der Gate- Bereich ist bei diesem aktiven Bauelement aus einem Bereich des elektrisch leitfähigen Materials gebildet, das vorzugsweise vertikale Poren aufweist, in denen das mindestens eine Nanoelement eines jeweiligen Transistorkanals angeordnet ist.
Es ist anzumerken, dass unterschiedliche Nanoelemente der Feldeffekttransistor-Anordnung unterschiedlichen Feldeffekttransistoren zugeordnet sein können, mit anderen Worten ist die erfindungsgemäße Feldeffekttransistor- Anordnung nicht auf einen einzelnen Felde fekttransistor beschränkt, • sondern kann unter Verwendung gemeinsamer erster und zweiter Verdrahtungsebenen mehrere Feldeffekttransistoren enthalten.
Ein wichtiger Aspekt der Erfindung kann darin gesehen werden, dass ein vertikaler Feldeffekttransistor in eine einfach herzustellende Gesamtanordnung eingebettet wird.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Das elektrisch leitfähige Material ist vorzugsweise eine elektrisch leitfähige Schicht, in die mindestens ein vertikales Durchgangsloch eingebracht ist, durch welches des Nanoelement hindurchgeführt ist. Die Realisierung des elektrisch leitfähigen Materials als elektrisch leitfähige Schicht mit einem darin eingebrachten vertikalen Durchgangsloch unterstützt den planaren Charakter der erfindungsgemäßen Feldeffekttransistor-Anordnung. Mittels eines wenig aufwändigen Lithographie- und Ätz-Verfahrens sind an gezielten Orten der elektrisch leitfähigen Schicht eines oder mehrere Durchgangslöcher einbringbar, wodurch eine einfache Nanoelerαent-Schaltungs-Architektur geschaffen ist.
Zwischen der ersten und der zweiten Verdrahtungsebene kann mindestens eine elektrisch isolierende Schicht mit mindestens einem vertikalen Durchgangsloch angeordnet sein, durch welches das Nanoelement hindurchgeführt ist. Auch die Verwendung elektrisch isolierender Schichten als Komponenten der vorzugsweise vollständig planaren Feldeffekttransistor- Anordnung unterstreicht den modularen bzw. schichtenartigen Aufbau der Feldeffekttransistor-Anordnung. Die elektrisch isolierende Schicht kann zum elektrischen- Entkoppeln der Verdrahtungsebenen voneinander vorgesehen sein. Vorzugsweise kann zum Strukturieren der elektrisch leitfähigen Schicht und der elektrisch isolierenden Schicht ein gemeinsames Lithographie- und Ätz-Verfahren verwendet werden, wodurch der Hersteilungsaufwand weiter verringert ist. Das Substrat kann ein amorphes o'der polykristallines Substrat sein. Ein Vorteil der Erfindung ist darin zu sehen, dass die erfindungsgemäße Feldeffekttransistor-Anordnung mit einem beliebigen Substrat realisiert werden kann, so dass ein teures, einkristallines Substrat (wie beispielsweise ein Siliziumwafer) entbehrlich ist, wodurch die Herstellungskosten reduziert sind. Ein kostengünstiges amorphes oder polykristallines Substrat ist für die Bedürfnisse der Feldeffekttransistor-Anordnung völlig ausreichend. Mittels Aufbringens der unterschiedlichen Komponenten auf dem Substrat in schichtenartiger Weise ist eine 3D-Integration auf einfache Weise ermöglicht. Somit können mehrere Ebenen von aktiven Bauelementen übereinander angeordnet werden.
Die erfindungsgemäße Feldeffekttransistor-Anordnung kann aus dielektrischem Material, metallisch leitfähigem Material und dem Material der Nanostruktur bestehen. Eine wesentliche Idee der Erfindung ist somit darin zu sehen, eine elektronische Schaltung mit einem Vertikal-Feldeffekttransistor nur aus elektrischem Leiter-Material, dielektrischem Material und Nanoelernenten' herzustellen. Dadurch ist eine besonders kostengünstige Technologie geschaffen, bei der die Verwendung teuren Halbleiter-Materials vermieden ist.
Das Substrat kann beispielsweise ein Glas-Substrat, ein Quarz-Substrat, ein Saphir-Substrat, ein Siliziumoxid- Substrat, ein Kunststoff-Substrat, ein Keramik-Substrat oder ein polykristallines Halbleiter-Substrat sein. Es kann annähernd jedes kostengünstige Substrat zum Ausbilden der Feldeffekttransistor-Anordnung verwendet werden. Zum Integrieren von- Bauelementen der Silizium-Mikrotechnologie in ein Substrat kann es vorteilhaft sein, ein kristallines • Halbleiter-Substrat, beispielsweise einen Siliziumwafer, zu verwenden. • Ferner ist anzumerken, dass als Substrat insbesondere auch ein mechanisch biegsames Substrat (beispielsweise aus einem organischem Material) verwendet werden kann.
Das Nanoelement kann eine Nanoröhre, ein Bündel von Nanoröhren oder ein Nanostäbchen aufweisen. Das Nanostäbchen kann zum Beispiel aus Silizium, Germanium, Indiumphosphid, Galliumnitrid, Galliumarsenid, Zirkoniumoxid und/oder einem Metall gebildet sein. Ein als Nanoröhre ausgestaltetes Nanoelement kann eine Kohlenstoffnanoröhre, eine Kohlenstoff- Bor-Nanoröhre, eine Kohlenstoff-Stickstoff-Nanoröhre, eine Wolframsulfid-Nanoröhre oder eine Chalkogenid-Nanoröhre sein.
Insbesondere kann mindestens eines des mindestens einen Nanoelements des n-Leitungstyps sein. Beim Ausbilden einer Kohlenstoffnanoröhre als wichtiges Beispiel für ein Nanoelement wird herstellungsbedingt häufig eine Kohlenstoffnanoröhre des p-Leitungstyps erhalten. Für viele Anwendungen, beispielsweise einen p-MOSFET oder eine Diode mit einem pn-Übergang, kann es wünschenswert -sein, dass zumindest ein Teil einer Nanoröhre des n-Leitungstyps ist. Mittels Einbringens von Kalium-Material in eine p-leitende Kohlenstoffnanoröhre ist es möglich, eine nach dem Wachstum p-leitend erhaltene Kohlenstoffnanoröhre in einen n-leitenden Zustand zu überführen. Beispielsweise kann eine p-leitende Nanoröhre in einem Durchgangsloch aufgewachsen werden, dessen umgebendes Material Kalium enthält. Mittels thermischen Austreibens von Kalium-Material aus dem umgebenden Festkörper kann Kalium-Material in die Nanostruktur eingebracht werden, wodurch eine p-dotierte Kohlenstoffnanoröhre in eine n- dotierte übergeführt werden kann.
Die erfindungsgemäße Feldeffekttransistor-Anordnung kann auch als nichtflüchtige Speicherzelle eingerichtet sein, wobei das elektrisch isolierende Material als Speicherschicht für elektrische Ladungsträger dient und derart eingerichtet ist, dass elektrische Ladungsträger selektiv darin einbringbar oder daraus entfernbar sind. Ferner ist die elektrische Leitfähigkeit des Nanoelements charakteristisch mittels in dem elektrisch isolierenden Material eingebrachten elektrischen Ladungsträgern beeinflussbar. Anschaulich kann die Gate-isolierende Schicht aus einem solchen Material ausgebildet sein, dass mittels Anlegens geeigneter elektrischer Potentiale an die Source-/Drain-Bereiche bzw. den Gate-Bereich des Feldeffekttransistors elektrische Ladungsträger dauerhaft in die Gate-isolierende Schicht zum Beispiel mittels Fowler-Nordhei -Tunnelns oder mittels Tunnelns heißer Elektronen/Löcher injizierbar-sind. Die dauerhaft eingebrachten elektrischen Ladungsträger bewirken aufgrund des Feldeffekts eine Verschiebung der Einsatzspannung des Feldeffekttransistors, in -welcher eine Speicherinformation codierbar ist. Als Material für das' elektrisch isolierende. Material als" Ladungsspeieher eignen sich beispielsweise eine Siliziumoxid-Siliziumnitrid-- Siliziumoxid-Schichtenfolge (ONO-Schichtenfolge) oder eine Aluminiumoxid-Schicht. In einem solchen Fall kann die Feldeffekttransistor-Anordnung als oder Per anent-Speicherzellen-Anordnung verwendet werden.
Alternativ kann die Feldeffekttransistor-Anordnung als DRAM- Speicherzelle ("Dynamic Random Access -Memory" ) eingerichtet sein, wobei der Feldeffekttransistor als Schalt-Transistor eingerichtet sein kann, und ein Stapel-Kondensator ("stacked capacitor") als Speicher-Kondensator vorgesehen sein kann, wobei das Nanoelement auf zumindest einem Teil des Speicher- Kondensators aufgewachsen ist. Die Realisierung der Feldeffekttransistor-Anordnung als DRAM-Speicherzelle ist mittels des schichtartigen Aufbaus begünstigt, da das Ausbilden eines Stapel-Kondensators bequem in die schichtartige Architektur integriert werden kann.
Die erfindungsgemäße Feldeffekttransistor-Anordnung kann ferner als CMOS-Bauelement eingerichtet sein, -wobei zwei Feldeffekttransistoren in der oben beschriebenen Weise ausgebildet sind, von denen einer ein Nanoelement des p- Leitungstyps und der andere ein Nanoelement des n- Leitungstyps aufweist. Die erfindungsgemäße Feldeffekttransistor-Anordnung kann somit auf die Anforderungen der CMOS-Technologie zugeschnitten werden, wobei im Vergleich zu der herkömmlichen CMOS-Technologie der Platzbedarf eines CMOS-Bauele ents aufgrund der Verwendung vertikaler Nanoröhren erheblich verringert ist . Die erfindungsgemäße Feldeffekttransistor-Anordnung ermöglicht das Integrieren aller erforderlichen Bestandteile einer CMOS- Schaltung mit geringem Aufwand.
Vorzugsweise können die Feldeffekttransistoren des CMOS- Bauelements zu einem Inverter-Schaltkreis verschaltet sein, der bei Anlegen eines logischen Signals an einem Eingang dieses in ein logisches Signal..an einem Ausgang umwandelt, welches gegenüber dem Signal an einem .Eingang einen logischkomplementären Wert aufweist.
.-Zumindest eines des mindestens einen Durchgangslochs kann mit- elektrisch leitfähigem Koppel-Material zum Koppeln der ersten und zweiten Verdrahtungsebenen gefüllt sein.
Bei einer komplexeren Feldeffekttransistor-Anordnung, welche zusätzlich zu dem Feldeffekttransistor weitere Komponenten aufweist oder bei welcher unterschiedliche Anschlüsse des Feldeffekttransistors miteinander gekoppelt sind, können Durchgangslöcher (Vias) durch eine oder mehrere Schichten der Anordnung vorteilhaft sein, welche mittels in die Durchgangslöcher zwischen den Verdrahtungsebenen eingebrachtem elektrisch leitfähigem Material realisiert sein können. Insbesondere kann das elektrisch leitfähige Koppel- Material ein Bündel von Nanoelementen sein, das eine ausreichend gute elektrische Leitfähigkeit aufweist. Mittels Verwendens eines Bündels von Nanoelementen als Kopplungsmittel zum Füllen eines Durchgangs1ochs kann ein Koppel-Element extrem geringer Dimension (nämlich im Bereich weniger Nanometer und weniger) erhalten werden.
Die Feldeffekttransistor-Anordnung ist vorzugsweise als Schichtenfolge aus einer Mehrzahl planarisierter Schichten eingerichtet. Mit anderen Worten ist die Feldeffekttransistor-Anordnung vorzugsweise vollständig planar aufgebaut, das heißt die Leiterbah ebenen ebenso wie die Gate-Elektroden sind auf einem jeweils im Wesentlichen ebenen Untergrund ohne ausgeprägte Topologie angeordnet und die Zwischenräume innerhalb dieser Ebenen sind mit dielektrischem Material aufgefüllt, so dass die Oberfläche dieser Schicht wiederum planar ist. Zwischen den Leiterbahnebenen und einer Gate-Ebene kann jeweils eine dielektrische Schicht angeordnet sein, die von den Nanoelementen und von den Kontaktlöchern durchstoßen wird. Das Realisieren eines vollständig planaren Aufbaus kann dadurch unterstützt werden, dass nach Ausbilden einer jeweiligen Ebene ein Planarisierungs-Verfahrensschritt durchgeführt wird, um eine planare Oberfläche zu realisieren. Dies kann besonders vorteilhaft unter Verwendung des CMP- Verfahrens ("Chemical Mechanical Polishing") realisiert werden. Das Erweitern der planaren Anordnung auf eine dreidimensionale Integration ergibt sich beispielsweise durch mehrfaches Wiederholen des Prozessablaufs, d.h. wiederholtes Abscheiden von Schichtenfolgen aufeinander.
Darüber hinaus kann das das Nanoelement umgebende elektrisch isolierende Material als Ringstruktur realisiert sein, welche die Gate-isolierende Schicht des Vertikal-Transistors bildet, und es kann zumindest ein Teil der elektrisch isolierenden Ringstruktur von dem elektrisch leitfähigen Material umgeben sein, welches die Gate-Elektrode des Vertikal-Transistors bildet.
Indem das Nanoelement von einer elektrisch isolierenden Ringstruktur (anstatt von einer zylindermantelartigen Struktur) umgeben ist, ist eine Gate-isolierende Schicht bereitgestellt, welche von dem als Gate-Elektrode fungierenden elektrisch leitfähigem.Material umgeben ist. Mittels Anlegens einer geeigneten Spannung an das elektrisch leitfähige Material kann die Leitfähigkeit des Nanoelements, fungierend als Kanal-Bereich, charakteristisch beeinflusst werden, so dass das Nanoelement gemeinsam mit der elektrisch isolierenden Ringstruktur und dem elektrisch leitfähigen Material die Funktionalität eines Feldeffekttransistors mit besonders hoher Sensitivität erfüllt. Mittels Verwendens einer ringförmigen Gate-Elektrode kann aufgrund eines elektrostatischen Spitzeneffekts die Amplitude eines mittels Anlegens einer elektrischen Spannung an die Gate-Elektrode generierten -elektrischen Felds nahe des Nanoelements besonders groß gemacht werden, so dass eine besonders exakte Steuerung der elektrischen Leitfähigkeit des Kanal-Bereichs ermöglicht ist.
Es ist ein wichtiger Aspekt der erfindungsgemäßen Schaltkreis-Archit-ektur, einen Schaltkreis mit mehreren unterschiedlichen Komponenten, die miteinander verschaltet sind, bereitzustellen.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
Es zeigen:
Figuren 1 bis 3 Schichtenfolgen zu unterschiedlichen
Zeitpunkten während eines Verfahrens zum Herstellen einer Feldeffekttransistor-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung, '
Figur 4 eine Feldeffekttransistor-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung, Figur 5 ein Ersatzschaltbild eines Teilbereichs der in Figur 5.gezeigten Feldeffekttransistor-Anordnung, eingerichtet als Inverter-Schaltkreis,
Figur 6 eine Draufsicht einer Feldeffekttransistor-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung,
Figur 7 eine Querschnittsansicht der in Figur 6 gezeigten
Feldeffekttransistor-Anordnung, aufgenommen entlang einer Schnittlinie I-I ' ,
Figur 8 eine Querschnittsansicht der in Figur 6 gezeigten
Feldeffekttransistor-Anordnung, aufgenommen entlang einer Schnittlinie II-II',
Figur 9 eine Felde fekttransistor-Anordnung gemäß einem dritten Ausführungsbeispiel der Erfindung.
Gleiche oder ähnliche Komponenten in unterschiedlichen - Figuren sind mit gleichen Bezugsziffern versehen.
Im Weiteren wird bezugnehmend auf Fig.l bis Fig.4 ein Verfahren zum Herstellen einer Feldeffekttransistor-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben.
Um die in Fig.l gezeigte Schichtenfolge 100 zu erhalten, wird auf einem Glas-Substrat 101 eine Nickel-Schicht abgeschieden und unter Verwendung eines Lithographie- und eines Ätz- Verfahrens strukturiert, wodurch eine erste Nickel- Verdra tungsebene 102 erhalten wird. In einem weiteren Verfahrensschritt wird Aluminiumoxid (Al203) ausreichend dick auf der so erhaltenen Schichtenfolge abgeschieden und unter Verwendung eines CMP-Verfahrens ("Chemical Mechanical Polishing") mit dem Nickel-Material der ersten Nickel- Verdrahtungsebene 102 als Stoppschicht planarisiert . Das zurückbleibende Aluminiumoxid-Material zwischen den Komponenten der ersten Nickel-Verdrahtungsebene 102 bildet eine erste Aluminiumoxid-Struktur 103. Die Komponenten 102, 103 bilden gemeinsam eine völlig planare Schicht. Auf der so erhaltenen Schichtenfolge wird eine erste Aluminiumoxid- Schicht 104 abgeschieden.
Um die in Fig.2 gezeigte Schichtenfolge 200 zu erhalten, wird auf der Schichtenfolge 100 Aluminium-Material abgeschieden und unter Verwendung eines Lithographie- und eines Ätz- Verfahrens derart strukturiert, dass Gate-Bereiche 201 für im Weiteren auszubildende Feldeffekttransistoren zurückbleiben. Ferner wird Aluminiumoxid-Material ausreichend dick auf der so erhaltenen Schichtenfolge abgeschieden und unter Verwendung eines CMP-Verfahrens mit dem Aluminium-Material der Gate-Bereiche 201 als Stoppschicht planarisiert . Dadurch entsteht eine zweite Aluminiumoxid-Struktur 202, die gemeinsam mit den Gate-Bereichen 201 eine weitere planare Schicht bilden. Nachfolgend wird Aluminiumoxid-Material auf der so erhaltenen Schichtenfolge abgeschieden, wodurch eine zweite Aluminiumoxid-Schicht 203 erzeugt wird. Es ist anzumerken, dass die Gate-Bereiche 201 und die zweite Aluminiumoxid-Struktur 202 gemeinsam eine weitere völlig planare Ebene bilden, welche Ebene von der aus den Komponenten 102, 103 gebildeten Ebene mittels der ersten Aluminiumoxid-Schicht 104 getrennt ist. Die auf der Oberfläche der Schichtenfolge 200 angeordnete zweite Aluminiumoxid-Schicht 203 ist ebenfalls planar.
Um die in Fig.3 gezeigte Schichtenfolge 300 zu erhalten, wird unter Verwendung eines Elektronenstrahllithographie- Verfahrens eine Porenmaske auf der Oberfläche der Schichtenfolge 200 erzeugt, mit welcher Porenmaske die Stellen eines späteren Aufwachsens von Kohlenstoffnanoröhren definiert werden. In einem weitern Verfahrensschritt wird unter Verwendung eines geeigneten Ätz-Verfahrens entsprechend der ausgebildeten Porenmaske zunächst Aluminiumoxid-Material der zweiten Aluminiumoxid-Schicht 203, nachfolgend Aluminium- Material der Gate-Bereiche 201 und schließlich Aluminiumoxid- Material der ersten Aluminiumoxid-Schicht 104 entfernt. Dadurch werden in den aufeinander angeordneten Schichten 104, 202 und 203 an definierten Orten Durchgangslöcher geätzt. Das an den Oberflächen der Durchgangslöcher freigelegte Aluminium-Material der Gate-Bereiche 201 wird an der Oberfläche mittels thermischen Oxidierens mit einer Dicke im Nanometer-Bereich oxidiert, wodurch eine Gate-isolierende Schicht 302 aus Aluminiumoxid-Material für die späteren Feldeffekttransistoren gebildet wird. In einem weiteren Verfahrensschritt werden unter Verwendung eines CVD- Verfahrens ("Chemical Vapour Deposition") halbleitende Kohlenstoffnanoröhren 301 auf dem das Aufwachsen von Kohlenstoffnanoröhren 301 katalytisch unterstützenden Nickel- Material aufgewachsen, wobei die Durchgangslöcher durch die Schichten 104, 202, 203 anschaulich als Schablonen zum Aufwachsen der Kohlenstoffnanoröhren 301 dienen. Als Alternative zu dem Nickel-Material als Katalysator-Material ist zum Beispiel Eisen oder Kobalt verwendbar.- Mittels der-.. Durchgangslöcher ist den Kohlenstoffnanoröhren 301 eine definierte Aufwachsrichtung vorgegeben, so dass strukturell gut definierte vertikale Kohlenstoffnanoröhren 301 erhalten werden.
Um die in Fig.4 gezeigte Feldeffekttransistor-Anordnung 400 gemäß einem ersten Ausführungsbeispiel der Erfindung zu erhalten, werden mittels eines Lithographie- und eines Ätz- Verfahrens unter Verwendung' von Nickel-Material der ersten , Nickel-Verdrahtungsebene 102 bzw. von Aluminium-Material der Aluminium-Gate-Bereiche 201 als Stoppmaterial Kontaktlöcher in die Schichtenfolge 300 geätzt. Diese Kontaktlöcher werden mittels Abscheidens von Nickel-Material' gefüllt, wodurch vertikale Nickel-Kopplungselemente 401 ausgebildet werden. Mittels Abscheidens zusätzlichen Nickel-Materials wird auf der Oberfläche der so erhaltenen Schichtenfolge eine Nickel- Schicht ausgebildet, die unter Verwendung eines Lithographie- und eines Ätz-Verfahrens derart strukturiert wird, dass eine zweite Nickel-Verdrahtungsebene 402 generiert wird.
Die Feldeffekttransistor-Anordnung 400 stellt anschaulich eine planare, aus aufeinander aufgebrachten Schichtenebenen ausgebildete Schicht-Anordnung dar, gebildet aus einer ersten Ebene 102, 103, einer zweiten Ebene 201, 202 und einer dritten Ebene 402. Die Kopplung zwischen unterschiedlichen Ebenen ist mittels vertikaler Kopplungselemente 301, 401 realisiert. Dadurch ist eine neuartige Schaltungs-Architektur auf Basis von Nanoelementen geschaffen, bei 'der eine für SD- Integration störende Oberflächen-Topographie vermieden ist.
Anschaulich enthält die Feldeffekttransistor-Anordnung 400 einen ersten Feldeffekttransistor 403, einen zweiten Feldeffekttransistor 404 und einen dritten
Feldeffekttransistor 405. Bei dem ersten Feldeffekttransistor 403 bildet die Kohlenstoffnanoröhre 301 den Kanal-Bereich, ein Grenzbereich zwischen der Kohlenstoffnanoröhre 301 und der ersten Nickel-Verdrahtungsebene 102 bildet einen- ersten Source-/Drain-Bereich des ersten Feldeffekttransistors 403, ein Grenzbereich zwischen der Kohlenstoffnanoröhre 301 und der zweiten Nickel-Verdrahtungsebene 402 bildet einen zweiten Source-/Drain-Bereich, das die Kohlenstoffnanoröhre 301 umgebende Aluminium-Material bildet den Gate-Bereich 201 des ersten Feldeffekttransistors 401, und das thermisch oxidierte Aluminiumoxid-Material an der Wand des in den Gate-Bereich 201 eingebrachten Durchgangslochs bildet die Gate-isolierende Schicht 302 des ersten Feldeffekttransistors 403. Die zweiten und dritten Feldeffekttransistoren 404, 405 sind in ähnlicher Weise gebildet wie der erste Feldeffekttransistor 403.
Im Weiteren wird beschrieben, wie die Feldeffekttransistor- Anordnung 400 als CMOS-Inverter eingerichtet, verschaltet bzw. betrieben wird. Es ist anzumerken, dass für eine Verwendung der Feldeffekttransistoren 403, 404 als Inverter der erste Feldeffekttransistor 403 des n-Leitungstyps ist, wohingegen der zweite Feldeffekttransistor 404 des p-Leitungstyps ist. Um dies zu realisieren, kann beispielsweise der erste Feldeffekttransistor 403 in einem anderen Verfahrensschritt ausgebildet sein als der zweite Feldeffekttransistor 404, wobei mittels Einsteilens der Reaktionsparameter bei dem CVD- Verfahren zum Abscheiden der Kohlenstoffnanoröhren 301 des n- MOS-Feldeffekttransistors 403 bzw. des p-MOS- Feldeffekttransistors 404 der Leitungstyp (n- oder p--Leitung) der jeweiligen Kohlenstoffnanoröhre 301 eingestellt wird. Alternativ kann, ähnlich wie in [2] beschrieben, der n-MOS- Feldeffekttransistor 403 ausgebildet werden, indem das ihn umgebende Material des Gate-Bereichs 201 mit Kaliummaterial versehen wird, und dieses Kalium-Material thermisch aus dem Gate-Bereich 201 ausgetrieben wird, wodurch dieses Kalium- Material als Dotierstoff in die Kohlenstoffnanoröhre 301 des n-MOS-Feldeffekttransistors 403 injiziert wird. Wird erst anschließend die p-leitende Kohlenstoffnanoröhre 301- des p- - MOS-Feldeffekttransistors 404 ausgebildet, so sind ein n-MOS- Feldeffekttransistor 403 und ein p-MOS-Feldeffekttransistor 404 als Basis für ein CMOS-artiges Bauelement realisiert.
Im Weiteren wird beschrieben, wie die Feldeffekttransistor- Anordnung 400 als Inverter-Schaltkreis betreibbar ist. An einen Inverter-Eingang 406, der als Komponente der zweiten Nickel-Verdrahtungsebene 402 realisiert ist, ist ein gemäß der Inverter-Logik zu verarbeitendes Eingabesignal anlegbar . An einem Inverter-Ausgang 407 als Anschluss einer anderen Komponente der zweiten Nickel-Verdrahtungsebene 402 ist ein Ausgabesignal bereitgestellt, das' aufgrund der Funktionalität der in der in Fig.4 gezeigten Weise verschalteten Feldeffekttransistoren 403, 404 entsprechend der Inverter- Logik aus dem an dem Inverter-Eingang 406 bereitgestellten Eingabesignal generiert ist. An einem Versorgungsspannungs- Anschluss 408 der zweiten Nickel-Verdrahtungsebene 402 ist eine VersorgungsSpannung VDD angelegt. Anschaulich ist der Versorgungsspannungs-Anschluss 408 mit dem zweiten Source-/ Drain-Anschluss des zweiten Feldeffekttransistors 404 gekoppelt. Ferner ist an einem Massepotential-Anschluss 409 als andere Komponente der zweiten Nickel-Verdrahtungsebene 402 das elektrische Massepotential -anlegbar. Der zweite Source-/Drain-Anschluss des ersten Feldeffekttransistors 403 ist somit auf elektrischem Massepotential . Die ersten Source-/Drain-Anschlüsse der Feldeffekttransistoren 403, 404 sind miteinander mittels einer Komponente der ersten Nickel- Verdrahtungsebene 102 gekoppelt.
Es ist anzumerken, dass sowohl die erste Nickel- Verdrahtungsebene 102 als auch die zweite Nickel- Verdrahtungsebene 402 jeweils eine Mehrzahl nicht- zusammenhängende, zum Teil voneinander elektrisch entkoppelte- Komponenten enthält, wodurch die angestrebte Funktionalität der erfindungsgemäßen Feldeffekttransistor-Anordnung' erst erreicht ist.
In Fig.5 ist ein Ersatzschaltbild 500 der in der in Fig .4 gezeigten Weise verschalteten Feldeffekttransistoren 403, 404 gezeigt. Entsprechend der Inverter-Logik der als Inverter- Schaltkreis verschalteten Feldeffekttransistor-Anordnung 400 ist an dem Inverter-Ausgang 407 genau dann ein Signal mit einem logischen Wert "0" bereitgestellt, wenn das Eingabesignal 406 auf einem logischen Wert "1" ist. An dem Inverter-Ausgang 407 ist genau dann ein Signal mit einem logischen Wert "1" bereitgestellt, wenn das Eingabesignal 406 auf einem logischen Wert "0" ist.
Die beiden Feldeffekttransistoren 403, 404 bilden einen Inverter mit einem n-Kanal-Transistor 403 und einem p-Kanal- Transistor 404. Die jeweiligen zweiten Source-/Drain-Bereiche sind auf dem Massepotential 409 bzw. dem Potential der VersorgungsSpannung VDD 408, der Gate-Bereich 201 ist für die beiden Transistoren 403, 404 gemeinsam vorgesehen und ist mit dem Inverter-Eingang 406 gekoppelt. Die zweiten Source-/ Drain-Bereiche der Transistoren 403, 404 sind miteinander gekoppelt und bilden den Inverter-Ausgang 407.
Mittels des an dem Inverter-Ausgang 407 anliegenden elektrischen Potentials ist aufgrund der in Fig.4 gezeigten Verkopplung der Gate-Bereich 201 des dritten
Feldeffekttransistors 405 ansteuerbar. Somit ist die einfache Inverter-Funktionalität der Transistoren 403, 404 mittels des dritten Feldeffekttransistors 405 erweitert, so dass eine komplexere CMOS-Schaltung realisiert ist.
Im- Weiteren wird bezugnehmend auf Fig.6 bis Fig.8 eine Feldeffekttransistor-Anordnung 600 gemäß einem zweiten Ausführungsbeispiel der Erfindung beschrieben.
In Fig.6 ist eine Draufsicht der Feldeffekttransistor- Anordnung 600 gezeigt, welche Feldeffekttransistor-Anordnung 600 als niohtfluchtige Speicherzellen-Anordnung realisiert ist. In Fig.6 ist eine Vielzahl von entlang einer ersten Richtung verlaufenden ersten Bitleitungen 601 gezeigt, die oberhalb einer Vielzahl von entlang einer zweiten, zu der ersten Richtung orthogonalen Richtung verlaufenden Wortleitungen 602 ' verlaufend angeordnet sind. Anschaulich ist in jedem Kreuzungsbereich eine der Wortleitungen 602 mit einer der ersten Bitleitungen 601 eine Speicherzelle ausgebildet.
Fig.6 ist zu entnehmen, dass der Abstand zweier zueinander benachbarter erster Bitleitungen 601 bzw. zweier voneinander benachbarter Wortleitungen 602 jeweils 2F ist, wobei F die in einer Technologiegeneration minimal erreichbare Strukturdimension ist. Somit ist der Platzbedarf einer Speicherzelle 4F2, so dass eine besonders hohe Integrationsdichte erreicht ist. Im Weiteren wird bezugnehmend auf Fig.7 eine erste Querschnittsansicht 700 der Feldeffekttransistor-Anordnung 600 beschrieben, aufgenommen entlang einer in Fig.6 gezeigten Schnittlinie I-I'.
Aus der ersten Querschnittsansicht 700 ist der vertikale. Schichtaufbau der als nichtflüchtige Speicherzellen-Anordnung in Nicht-ODER-Architektur ausgebildeten Feldeffekttransistor- Anordnung 600 gezeigt. Auf einem Glas-Substrat 101 sind zueinander parallel verlaufende zweite Bitleitungen 701 aus Nickel-Material ausgebildet, von denen in Fig.7 aufgrund der Schnittansicht nur eine gezeigt ist. Die zweiten Bitleitungen 701 werden ausgebildet, indem auf dem Glas-Substrat 101 zunächst eine durchgehende Nickel-Schicht abgeschieden wird, und diese nachfolgend unter Verwendung eines Lithographie- und eines Ätz-Verfahrens zu zueinander parallel verlaufenden zweiten Bitleitungen 701 strukturiert wird. Mit anderen Worten verlaufen die zweiten Bitleitungen 701 im Wesentlichen parallel zu den ersten Bitleitungen 601. Nach dem Strukturierungs-Verfahren -werden die Zwischenräume zwischen den zweiten Bitleitungen 701 mit elektrisch isolierendem Material aufgefüllt, und die so erhaltene Schichtenfolge unter Verwendung eines CMP-Verfahrens planarisiert . Alternativ können die zweiten Bitleitungen 701 unter Verwendung eines Damascene-Verfahrens ausgebildet werden.
Auf der so erhaltenen Schichtenfolge wird eine erste Aluminiumoxid-Schicht 104 abgeschieden. Auf der so erhaltenen Schichtenfolge wird eine Aluminium-Schicht abgeschieden und unter Verwendung eines Lithographie- und eines Ätz-Verfahrens derart strukturiert, dass Gate-Bereiche 702 zurückbleiben. Diese sind derart angeordnet, dass für jeden im Weiteren ausgebildeten Feldeffekttransistor ein separater Gate-Bereich
702 geschaffen ist. Die Zwischenräume zwischen benachbarten Gate-Bereichen 702 werden mit einer Aluminiumoxid-Struktur
703 aufgefüllt. Die so erhaltene Schichtenfolge wird unter Verwendung eines CMP-Verfahrens planarisiert. Nachfolgend wird eine zweite Aluminiumoxid-Schicht 203 abgeschieden. Ähnlich wie in Fig.3 gezeigt, wird unter Verwendung eines Elektronenstrahllithographie-Verfahrens eine Porenmaske erzeugt, mittels welcher die späteren Aufwachsstellen von Kohlenstoffnanoröhren definiert werden. Unter Verwendung eines Ätz-Verfahrens werden dann die zweite Aluminiumoxid- Schicht 203, die Gate-Bereiche 702 und die erste Aluminiumoxid-Schicht 104 zum Generieren von Durchgangslöchern geätzt, wodurch Oberflächenbereiche der ersten Nickel-Bitleitung 701 freigelegt werden. Ein freiliegender Oberflächenbereich des Aluminium-Materials der Gate-Bereiche 702 in den Durchgangslöchern wird thermisch oxidiert, wodurch eine hohlzylinderförmige Aluminiumoxid- Schicht als Gate-isolierende Schicht 704 und als Ladungsspeicher-Schicht in jedem der Durchgangslöcher erzeugt wird. Auf den freigelegten Oberflächenbereichen der zweiten Nickel-Bitleitung 701, welche auch als Katalysatormaterial zum Aufwachsen von Kohlenstoffnanoröhren dient, werden mittels eines CVD-Verfahrens Kohlenstoffnanoröhren 301 vertikal aufgewachsen, wobei -die Durchgangslöcher in den Schichten 104, 702 und 203 als mechanische Führung zum vertikalen Aufwachsen der Kohlenstoffnanoröhren 301 dienen. Auf der so erhaltenen Schichtenfolge wird weiteres Nickel- Material abgeschieden und strukturiert, wodurch die ersten Bitleitungen 601 in der in Fig.6 gezeigten Weise generiert werden.
Wie in Fig.7 gezeigt, werden eine Vielzahl von Feldeffekttransistoren erzeugt, wobei mittels der Kopplungsbereiche zwischen den jeweiligen ersten bzw. zweiten Bitleitungen 601, 701 und einer jeweiligen Kohlenstoffnanoröhre 301 erste bzw. zweite Source-/Drain- Bereiche gebildet sind. Eine jeweilige Kohlenstoffnanoröhre 301 selbst bildet den Kanal-Bereich des jeweiligen Feldeffekttransistors. Die eine jeweilige Kohlenstoffnanoröhre 301 umgebende Gate-isolierende Ladungsspeicher-Schicht 704 erfüllt die Funktionalität einer Gate-isolierenden Schicht des jeweiligen
Feldeffekttransistors und erfüllt ferner die Funktionalität einer Ladungsspeicher-Schicht. Aufgrund der Funktionalität als Ladungsspeicher-Schicht ist sie derart eingerichtet, dass elektrische Ladungsträger selektiv darin einbringbar oder daraus entfernbar sind, wobei die elektrische Leitfähigkeit der Kohlenstoffnanoröhren 301 charakteristisch von dem in dem elektrisch isolierenden Material eingebrachten elektrischen Ladungsträgern beeinflussbar ist. Die Gate-Bereiche 702 bilden einen Teilbereich der Wortleitungen 602.
Im Weiteren wird bezugnehmend auf Fig.8 eine zweite Querschnittsansicht 800 der als Permanent-Speicherzellen- Anordnung eingerichteten Feldeffekttransistor-Anordnung 600 beschrieben. Die zweite Querschnittsansicht 800 ist aufgenommen entlang einer in Fig.6 gezeigten Schnittlinie II- II' .
Wie in Fig.8 gezeigt, verlaufen die ersten und zweiten Bitleitungen 601, 701 zueinander parallel, wohingegen die Wortleitungen 602 orthogonal zu den Bitleitungen 601, 701 verlaufen. Wie ferner in Fig.8 gezeigt, teilen sich die in Fig.8 gezeigten vier Speicherzellen eine gemeinsame Wortleitung 602. Dagegen teilen sich die vier in Fig.7 gezeigten Speicherzellen gemeinsame erste und zweite Bitleitungen 601, 701.
Die Feldeffekttransistor-Anordnung 600 stellt eine nichtflüchtige Speicherzellen-Anordnung in Nicht-ODER- Architektur dar. In Fig.6 ist das Layout der Anordnung gezeigt, Fig.7 zeigt eine erste Querschnittsansicht 700 entlang eines Bitleitungspaares 601, 701 und Fig.8 zeigt eine zweite Querschnittsansicht 800 entlang einer Wortleitung 602. Eine jeweilige Speicherzelle befindet sich in einem Kreuzungsbereich zwischen einem Bitleitungspaar 601, 701 einerseits und einer Wortleitung 602 andererseits. In jeder der Speicherzellen ist ein Gate-Dielektrikum aus Aluminiumoxid vorgesehen, in dem elektrische Ladungsträger einbringbar und dauerhaft speicherbar sind, beispielsweise mittels Fowler-Nordheim-Tunnelns. Aufgrund des sehr einfachen planaren Aufbaus der Feldeffekttransistor-Anordnung 600 ergibt sich ein Flächenbedarf von 4F2 für- ede Speicherzelle. Die Feldeffekttransistor-Anordnung 600 ist für eine SD- Integration geeignet. Mit anderen Worten können die in Fig.7, Fig.8 gezeigten Schichtenfolgen mehrfach aufeinander geschichtet werden, um die Integrationsdichte zu erhöhen.
Sind in die Gate-isolierende Schicht einer jeweiligen Speicherzelle elektrische Ladungsträger injiziert, so verschiebt sich dadurch die Einsatzspannung des jeweiligen Feldeffekttransistors, worin eine beispielsweise binäre Information dauerhaft speicherbar. ist . Wird an eine Wortleitung 602 eine Spannung angelegt, so kann dadurch eine Zeile von Speicherzellen ausgewählt werden. Legt man eine Spannung zwischen die einer Speicherzelle zugehörigen Bitleitungen 601, 701 an, ist der Wert des elektrischen Stroms ein Maß dafür, welche Speicherinformation in der jeweiligen Speicherzelle gespeichert ist, das heißt, wie viele Ladungsträger und Ladungsträger welchen Ladungstyps in der Gate-isolierenden Schicht des jeweiligen Speicher- Feldeffekttransistors enthalten sind.
Im Weiteren wird bezugnehmend auf Fig.9 eine Feldeffekttransistor-Anordnung 900 gemäß einem dritten Ausführungsbeispiel der Erfindung beschrieben.
Die in Fig.9 gezeugte Feldeffekttransistor-Anordnung 900 ähnelt hinsichtlich Aufbau und Funktionalität stark der in Fig.4 gezeigten Feldeffekttransistor-Anordnung 400.
Der wesentliche Unterschied zu der Feldeffekttransistor- Anordnung 400 ist, dass bei der Feldeffekttransistor- Anordnung 900 das die Kohlenstoffnanoröhren 301 umgebende elektrisch isolierende Material anschaulich als Ringstruktur realisiert ist, welche die Gate-isolierende Schicht 302 des jeweiligen Vertikal-Transistors 403 bis 405 bildet. Ferner ist die elektrisch isolierende Ringstruktur von elektrisch leitfähigem Material von Gate-Bereichen 901 umgeben, welche die' Gate-Elektrode der Vertikal-Transistoren 403 bis 405 bildet.
Anschaulich ist der Unterschied zwischen den Feldeffekttransistor-Anordnungen 400 und 900 darin zu sehen, dass die zweite Aluminiumoxid-Struktur 902 eine Schicht einer wesentlich geringeren Dicke ist als die zweite Aluminiumoxid- Struktur 202, und dass die Gate-Bereiche 901 als eine Schicht einer wesentlich geringeren Dicke realisiert sind als die Gate-Bereiche 201. Dagegen sind in Fig.9 die Dicken der Schichten 104 und 203 größer gewählt als gemäß Fig.4.
Indem die Kohlenstoffnanoröhren 301 von einer elektrisch isolierenden Ringstruktur umgeben sind,, ist eine Gateisolierende Schicht bereitgestellt,, welche von dem als Gate- Elektrode fungierenden elektrisch leitfähigem Material 901 umgeben ist. Mittels Anlegens einer geeigneten Spannung an das elektrisch leitfähige Material 901 kann die Leitfähigkeit der Kohlenstoffnanoröhren 301, fungierend als Kanal-Bereich, aufgrund eines elektrostatischen Spitzeneffekts (als Folge der geringen Dicke der Schicht 901) besonders sensitiv beeinflusst werden.
In diesem Dokument sind folgende Veröffentlichungen zitiert:
[1] DE 100 36 897 Cl
[2] Zhou, C, Kong, J, Yenilmez, E, Dai, H (2000) "Modulated Chemical Doping of Individual Carbon Nanotubes." , ■ Science 290:1552
Bezugszeichenliste
100 Schichtenfolge
101 Glas-Substrat
102 erste Nickel-Verdrahtungsebene
103 erste Aluminiumoxid-Struktur
104 erste Aluminiumoxid-Schicht
200 Schichtenfolge
201 Gate-Bereiche
202 zweite Aluminiumoxid-Struktur
203 zweite Aluminiumoxid-Schicht
300 Schichtenfolge
301 Kohlenstoffnanoröhren
302 Gate-isolierende Schicht
400 Feldeffekttransistor-Anordnung
401 Nickel-Kopplungselemente
402 zweite Nickel-Verdrahtungsebene
403 erster Feldeffekttransistor
404 zweiter Feldeffekttransistor
405 dritter Felde fekttransistor
406 Inverter-Eingang
407 Inverter-Ausgang
408 Versorgungsspannungs-Anschluss
409 Massepotential-Anschluss 500 Ersatzschaltbild
600 Feldeffekttransistor-Anordnung
601 erste Bitleitungen
602 Wortleitungen
700 erste Querschnittsansicht
701 zweite Bitleitung
702 Gate-Bereich
703 Aluminiumoxid-Struktur
704 Gate-isolierende Schicht 800 zweite Querschnittsansicht 900 Feldeffekttransistor-Anordnung
901 Gate-Bereiche
902 zweite. Aluminiumoxid-Struktur

Claims

Patentansprüche :
1. Feldeffekttransistor-Anordnung
• mit einem Substrat;
• mit einer ersten Verdrahtungsebene mit einem ersten Source-/Drain-Bereich auf dem Substrat;
• mit einer zweiten Verdrahtungsebene mit einem zweiten Source-/Drain-Bereich über der ersten Verdrahtungsebene;
• mit mindestens einem vertikalen Nanoelement als Kanal- Bereich, das zwischen den Verdrahtungsebenen angeordnet und mit beiden gekoppelt ist;
• mit das Nanoelement zumindest teilweise umgebendem elektrisch leitfähigem Material als Gate-Bereich;
• mit elektrisch isolierendem Material als Gateisolierende Schicht zwischen dem Nanoelement und dem elektrisch leitfähigen Material.
2. Feldeffekttransistor-Anordnung nach Anspruch 1, bei der das elektrisch leitfähige Material eine elektrisch leitfähige Schicht ist, in die mindestens ein vertikales Durchgangsloch eingebracht ist, durch welches das Nanoelement hindurchgeführt ist.
3. Feldeffekttransistor-Anordnung nach Anspruch 1 oder 2, bei der zwischen der ersten und der zweiten Verdrahtungsebene mindestens eine elektrisch isolierende Schicht mit mindestens einem vertikalen Durchgangsloch angeordnet ist, durch welches das Nanoelement hindurchgeführt ist.
4. Feldeffekttransistor-Anordnung nach einem der Ansprüche 1 bis 3, bei der das Substrat ein amorphes oder polykristallines Substrat ist.
5. Feldeffekttransistor-Anordnung nach einem der Ansprüche 1 bis 4, bestehend aus dielektrischem Material, metallisch leitfähigem Material und dem Material der Nanostruktur.
6. Feldeffekttransistor-Anordnung nach einem der Ansprüche 1 bis 5, bei der das Substrat
• ein Glas-Substrat;
• ein Quarz-Substrat;
• ein Saphir-Substrat;
• ein Siliziumoxid-Substrat;
• ein Kunststoff-Substrat;
• ein Keramik-Substrat; oder
• ein polykristallines Halbleiter-Substrat; ist.
7. Feldeffekttransistor-Anordnung nach einem der Ansprüche 1 bis 6, bei der das Nanoelement
• eine Nanoröhre
• . ■ ein Bündel von Nanoröhren oder
• ein Nanostäbchen aufweist .
8. Feldeffekttransistor-Anordnung nach Anspruch 7, bei der das Nanostäbchen
Silizium
Germanium
Indiumphosphid
Galliumnitrid
Galliumarsenid
Zirkoniumoxid und/oder ein Metall aufweist .
9. Feldeffekttransistor-Anordnung nach Anspruch 7 , bei der die Nanoröhre
• eine Kohlenstoffnanoröhre
• eine Kohlenstoff-Bor-Nanoröhre • eine Kohlenstoff-Stickstoff-Nanoröhre
• eine Wolframsulfid-Nanoröhre oder eine Chalkogenid-Nanoröhre ist.
10. Feldeffekttransistor-Anordnung nach einem der Ansprüche 1 bis 9, bei der mindestens eines des mindestens einen Nanoelements des n-Leitungstyps ist.
11. Feldeffekttransistor-Anordnung nach Anspruch 10, bei der das mindestens eine Nanoelement des n-Leitungstyps Kalium aufweist.
12. Feldeffekttransistor-Anordnung nach einem der Ansprüche 1 bis 11, eingerichtet als nichtflüchtige Speicherzelle, wobei das elektrisch isolierende Material als Ladungsspeicherschicht dient und derart eingerichtet ist, dass
• elektrische Ladungsträger selektiv darin einbringbar oder daraus entfernbar sind;
• die elektrische Leitfähigkeit des Nanoelements charakteristisch von in dem elektrisch isolierenden Material eingebrachten elektrischen Ladungsträgern beinflussbar ist.
13. Feldeffekttransistor-Anordnung nach Anspruch 12, bei dem das elektrisch isolierende Material
• eine Siliziumoxid-Siliziumnitrid-Siliziumoxid- Schichtenfolge; oder
• eine Aluminiumoxid-Schicht ist.
14. Feldeffekttransistor-Anordnung nach einem der Ansprüche 1 bis 11, eingerichtet als DRAM-Speicherzelle,
• wobei der Felde fekttransistor als Schalt-Transistor eingerichtet ist; • mit einem Stapel-Kondensator als Speicher-Kondensator, wobei das Nanoelement auf zumindest einem Teil des Speicher-Kondensators aufgewachsen ist.
15. Feldeffekttransistor-Anordnung nach einem der Ansprüche 1 bis 14, eingerichtet als CMOS-Bauelement, wobei ~zwei
Feldeffekttransistoren ausgebildet sind, von denen einer ein Nanoelement des p-Leitungstyps und der andere ein Nanoelement des n-Leitungstyps aufweist. •■
16. Feldeffekttransistor-Anordnung nach Anspruch 15, bei der die Feldeffekttransistoren zu einem Inverter- Schaltkreis verschaltet sind.
17. Feldeffekttransistor-Anordnung nach einem der Ansprüche 2 bis 16, bei der zumindest eines des mindestens einen Durchgangslochs mit elektrisch leitfähigem Koppel-Material zum elektrischen Koppeln der ersten und der zweiten Verdrahtungsebene gefüllt ist.
18. Feldeffekttransistor-Anordnung nach Anspruch 17, bei der das elektrisch leitfähige Koppel-Material ein Bündel von elektrisch leitfähigen Nanoelementen ist.
19. Feldeffekttransistor-Anordnung nach einem der Ansprüche 1 bis 18, eingerichtet als Schichtenfolge aus einer Mehrzahl planarisierter Schichten.
20. Feldeffekttransistor-Anordnung nach einem der Ansprüche 1 bis 19, bei dem das das Nanoelement umgebende elektrisch isolierende Material als Ringstruktur realisiert ist, und bei dem zumindest ein Teil der elektrisch isolierenden Ringstruktur von dem elektrisch leitfähigen Material umgeben ist.
21. Schaltkreis-Array mit einer Mehrzahl von nebeneinander und/oder übereinander ausgebildeten Felde fekttransistor-Anordnungen nach einem der Ansprüche 1 bis 20.
EP03776825A 2002-10-31 2003-10-30 Feldeffekttransistor-anordnung und schaltkreis-array Withdrawn EP1556908A2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10250830 2002-10-31
DE10250830.5A DE10250830B4 (de) 2002-10-31 2002-10-31 Verfahren zum Herstellung eines Schaltkreis-Arrays
PCT/DE2003/003612 WO2004040668A2 (de) 2002-10-31 2003-10-30 Feldeffekttransistor-anordnung und schaltkreis-array

Publications (1)

Publication Number Publication Date
EP1556908A2 true EP1556908A2 (de) 2005-07-27

Family

ID=32115041

Family Applications (1)

Application Number Title Priority Date Filing Date
EP03776825A Withdrawn EP1556908A2 (de) 2002-10-31 2003-10-30 Feldeffekttransistor-anordnung und schaltkreis-array

Country Status (4)

Country Link
US (1) US20050224888A1 (de)
EP (1) EP1556908A2 (de)
DE (1) DE10250830B4 (de)
WO (1) WO2004040668A2 (de)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7038299B2 (en) 2003-12-11 2006-05-02 International Business Machines Corporation Selective synthesis of semiconducting carbon nanotubes
US7374793B2 (en) 2003-12-11 2008-05-20 International Business Machines Corporation Methods and structures for promoting stable synthesis of carbon nanotubes
KR20060109956A (ko) * 2003-12-23 2006-10-23 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 이종접합을 포함하는 반도체 장치
US7211844B2 (en) 2004-01-29 2007-05-01 International Business Machines Corporation Vertical field effect transistors incorporating semiconducting nanotubes grown in a spacer-defined passage
US20050167655A1 (en) 2004-01-29 2005-08-04 International Business Machines Corporation Vertical nanotube semiconductor device structures and methods of forming the same
US7829883B2 (en) 2004-02-12 2010-11-09 International Business Machines Corporation Vertical carbon nanotube field effect transistors and arrays
US7109546B2 (en) 2004-06-29 2006-09-19 International Business Machines Corporation Horizontal memory gain cells
KR20070026826A (ko) * 2004-07-20 2007-03-08 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 반도체 디바이스 및 그 제조 방법
DE102004040238A1 (de) * 2004-08-13 2006-02-23 Hahn-Meitner-Institut Berlin Gmbh Flexibler Nanotransistor und Verfahren zur Herstellung
US7233071B2 (en) * 2004-10-04 2007-06-19 International Business Machines Corporation Low-k dielectric layer based upon carbon nanostructures
DE102005016244A1 (de) * 2005-04-08 2006-10-19 Infineon Technologies Ag Speicherzelle, Speichereinrichtung und Verfahren zu deren Herstellung
WO2006135337A1 (en) * 2005-06-16 2006-12-21 Qunano Ab Semiconductor nanowire vertical device architecture
US7492015B2 (en) * 2005-11-10 2009-02-17 International Business Machines Corporation Complementary carbon nanotube triple gate technology
EP1804286A1 (de) * 2005-12-27 2007-07-04 Interuniversitair Microelektronica Centrum Halbleitervorrichtung mit einer verlängerten Nanostruktur
FR2897204B1 (fr) * 2006-02-07 2008-05-30 Ecole Polytechnique Etablissem Structure de transistor vertical et procede de fabrication
US8679630B2 (en) * 2006-05-17 2014-03-25 Purdue Research Foundation Vertical carbon nanotube device in nanoporous templates
CN101595565B (zh) 2006-09-18 2013-03-27 昆南诺股份有限公司 在垂直半导体结构上制造精密垂直和水平层的方法
US8063450B2 (en) * 2006-09-19 2011-11-22 Qunano Ab Assembly of nanoscaled field effect transistors
US8643087B2 (en) * 2006-09-20 2014-02-04 Micron Technology, Inc. Reduced leakage memory cells
US8410578B2 (en) * 2006-12-29 2013-04-02 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor component and structure
US8890117B2 (en) * 2007-03-28 2014-11-18 Qunano Ab Nanowire circuit architecture
US7736979B2 (en) * 2007-06-20 2010-06-15 New Jersey Institute Of Technology Method of forming nanotube vertical field effect transistor
US8043978B2 (en) * 2007-10-11 2011-10-25 Riken Electronic device and method for producing electronic device
JP5145866B2 (ja) * 2007-10-26 2013-02-20 株式会社ニコン 固体撮像素子
WO2009088882A2 (en) * 2007-12-31 2009-07-16 Atomate Corporation Edge-contacted vertical carbon nanotube transistor
US8624224B2 (en) * 2008-01-24 2014-01-07 Nano-Electronic And Photonic Devices And Circuits, Llc Nanotube array bipolar transistors
US8492249B2 (en) * 2008-01-24 2013-07-23 Nano-Electronic And Photonic Devices And Circuits, Llc Methods of forming catalytic nanopads
US8610104B2 (en) * 2008-01-24 2013-12-17 Nano-Electronic And Photonic Devices And Circuits, Llc Nanotube array injection lasers
US8440994B2 (en) * 2008-01-24 2013-05-14 Nano-Electronic And Photonic Devices And Circuits, Llc Nanotube array electronic and opto-electronic devices
US8610125B2 (en) * 2008-01-24 2013-12-17 Nano-Electronic And Photonic Devices And Circuits, Llc Nanotube array light emitting diodes
US7858506B2 (en) * 2008-06-18 2010-12-28 Micron Technology, Inc. Diodes, and methods of forming diodes
US8198706B2 (en) * 2008-07-25 2012-06-12 Hewlett-Packard Development Company, L.P. Multi-level nanowire structure and method of making the same
US8715981B2 (en) * 2009-01-27 2014-05-06 Purdue Research Foundation Electrochemical biosensor
US8872154B2 (en) * 2009-04-06 2014-10-28 Purdue Research Foundation Field effect transistor fabrication from carbon nanotubes
US8890119B2 (en) * 2012-12-18 2014-11-18 Intel Corporation Vertical nanowire transistor with axially engineered semiconductor and gate metallization
US10665799B2 (en) 2016-07-14 2020-05-26 International Business Machines Corporation N-type end-bonded metal contacts for carbon nanotube transistors
US10665798B2 (en) 2016-07-14 2020-05-26 International Business Machines Corporation Carbon nanotube transistor and logic with end-bonded metal contacts
US11189622B1 (en) * 2020-07-21 2021-11-30 Nanya Technology Corporation Semiconductor device with graphene layer and method for forming the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5256588A (en) * 1992-03-23 1993-10-26 Motorola, Inc. Method for forming a transistor and a capacitor for use in a vertically stacked dynamic random access memory cell
US5691230A (en) * 1996-09-04 1997-11-25 Micron Technology, Inc. Technique for producing small islands of silicon on insulator
KR100277881B1 (ko) * 1998-06-16 2001-02-01 김영환 트랜지스터
WO2001057917A2 (en) * 2000-02-07 2001-08-09 Xidex Corporation System and method for fabricating logic devices comprising carbon nanotube transistors
KR100360476B1 (ko) * 2000-06-27 2002-11-08 삼성전자 주식회사 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그제조방법
DE10032414C1 (de) * 2000-07-04 2001-11-22 Infineon Technologies Ag Feldeffekttransistor
EP1299914B1 (de) * 2000-07-04 2008-04-02 Qimonda AG Feldeffekttransistor
GB2382718B (en) * 2000-07-18 2004-03-24 Lg Electronics Inc Field effect transistor using horizontally grown carbon nanotubes
DE10036897C1 (de) * 2000-07-28 2002-01-03 Infineon Technologies Ag Feldeffekttransistor, Schaltungsanordnung und Verfahren zum Herstellen eines Feldeffekttransistors
US6515325B1 (en) * 2002-03-06 2003-02-04 Micron Technology, Inc. Nanotube semiconductor devices and methods for making the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2004040668A2 *

Also Published As

Publication number Publication date
DE10250830B4 (de) 2015-02-26
US20050224888A1 (en) 2005-10-13
WO2004040668A3 (de) 2004-07-08
WO2004040668A2 (de) 2004-05-13
DE10250830A1 (de) 2004-05-19

Similar Documents

Publication Publication Date Title
DE10250830B4 (de) Verfahren zum Herstellung eines Schaltkreis-Arrays
DE10036897C1 (de) Feldeffekttransistor, Schaltungsanordnung und Verfahren zum Herstellen eines Feldeffekttransistors
EP1299914B1 (de) Feldeffekttransistor
DE10250829B4 (de) Nichtflüchtige Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer nichtflüchtigen Speicherzelle
DE10344814B3 (de) Speichervorrichtung zur Speicherung elektrischer Ladung und Verfahren zu deren Herstellung
EP1170799A2 (de) Elektronisches Bauelement und Verfahren zum Herstellen eines elektronischen Bauelements
DE10130766A1 (de) Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
DE4332074A1 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
EP1556893A2 (de) Speicherzelle, speicherzellen-anordnung, strukturier-anordnung und verfahren zum herstellen einer speicherzelle
WO2001006570A1 (de) Nichtflüchtige halbleiterspeicherzelle und verfahren zur herstellung derselben
WO2021052531A1 (de) Bauteil mit bandanordnung für einzelelektronenbewegung über eine längere distanz
DE10324081B4 (de) Speichervorrichtung zur Speicherung elektrischer Ladung und Verfahren zur Herstellung derselben
DE19832095C1 (de) Stapelkondensator-Herstellungsverfahren
DE3802065C2 (de)
DE4341667C1 (de) Integrierte Schaltungsanordnung mit mindestens einem CMOS-NAND-Gatter und Verfahren zu deren Herstellung
DE19950362C1 (de) DRAM-Zellenanordnung, Verfahren zu deren Betrieb und Verfahren zu deren Herstellung
DE3134233A1 (de) Dynamische cmos-speicherzelle und verfahren zu deren herstellung
EP0000180B1 (de) Halbleiter-Zellenstruktur für eine Eimerkettenschaltung sowie Verfahren zur Herstellung derselben
EP1142019B1 (de) Schaltungsanordnung mit mindestens einem nanoelektronischen bauelement und verfahren zu deren herstellung
DE102006009721B4 (de) Nanodraht (Nanowire)-Speicherzelle und Verfahren zu deren Herstellung
DE10147120B4 (de) Grabenkondensator und Verfahren zur Herstellung desselben
DE10032414C1 (de) Feldeffekttransistor
DE2837255A1 (de) Von ladungskopplungsbauelementen gebildete speicheranordnung und verfahren zur herstellung solcher bauelemente
DE10032370C1 (de) Feldeffekttransistor

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20050218

AK Designated contracting states

Kind code of ref document: A2

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LI LU MC NL PT RO SE SI SK TR

RBV Designated contracting states (corrected)

Designated state(s): DE

RAP1 Party data changed (applicant data changed or rights of an application transferred)

Owner name: INFINEON TECHNOLOGIES AG

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20100501