CN113491014A - 具有通过鳍状桥接区耦合的垂直堆叠的纳米片的晶体管沟道 - Google Patents

具有通过鳍状桥接区耦合的垂直堆叠的纳米片的晶体管沟道 Download PDF

Info

Publication number
CN113491014A
CN113491014A CN202080016969.1A CN202080016969A CN113491014A CN 113491014 A CN113491014 A CN 113491014A CN 202080016969 A CN202080016969 A CN 202080016969A CN 113491014 A CN113491014 A CN 113491014A
Authority
CN
China
Prior art keywords
semiconductor layer
layer
semiconductor
present
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202080016969.1A
Other languages
English (en)
Other versions
CN113491014B (zh
Inventor
谢瑞龙
J.弗鲁吉尔
C.朴
E.诺瓦克
亓屹
程慷果
N.罗贝特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN113491014A publication Critical patent/CN113491014A/zh
Application granted granted Critical
Publication of CN113491014B publication Critical patent/CN113491014B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明的实施例涉及用于提供新颖的场效应晶体管(FET)架构的技术，该FET架构包括中心鳍状物区域和一个或多个垂直堆叠的纳米片。在本发明的非限制性实施例中，非平面沟道区被形成为具有第一半导体层(208)、第二半导体层(206)以及位于第一半导体层(208)与第二半导体层(206)之间的鳍状桥接层。形成所述非平面沟道区可以包括：在衬底(204)之上形成纳米片堆叠体；通过去除所述纳米片堆叠体的一部分来形成沟槽(502)；以及在所述沟槽(502)中形成第三半导体层(602)。所述第一半导体层(208)、所述第二半导体层(206)和所述鳍状桥区的外表面限定所述非平面沟道区的有效沟道宽度。

Description

具有通过鳍状桥接区耦合的垂直堆叠的纳米片的晶体管沟道
背景技术
本发明总体上涉及用于半导体器件的制造方法和所得到的结构，并且更具体地涉及用于新颖的场效应晶体管(FET)架构的制造方法和所得到的结构，该场效应晶体管(FET)架构被配置为包括具有通过鳍状桥接区彼此耦合的垂直堆叠的纳米片的非平面沟道。这种新颖的FET和非平面沟道架构在本文中被标识为X-FET器件/架构。
传统的金属氧化物半导体场效应晶体管(MOSFET)制造技术包括用于构造平面场效应晶体管(FET)的工艺流程。平面FET包括衬底(也称为硅片)、在衬底之上形成的栅极、在栅极的相对端上形成的源极区和漏极区以及在栅极之下的衬底的表面附近的沟道区。沟道区将源极区电连接到漏极区，同时栅极控制沟道中的电流。栅极电压控制从漏极到源极的路径是开路(“断开”)还是电阻路径(“接通”)。
近年来，已经将研究致力于开发非平面晶体管架构以实现相对于横向器件的增加的器件密度、更大的功率效率和一些增加的性能。例如，在被称为纳米片型场效应晶体管(NSFET)的非平面晶体管架构中，栅极堆叠环绕每个纳米片的整个周边。当与一些平面器件相比时，这些非平面架构可以在沟道区中提供更完全的耗尽，并且可以减小由于更陡峭的亚阈值摆幅(SS)和更小的漏极感应势垒降低(DIBL)而引起的短沟道效应。NSFET(有时称为全环栅(GAA)晶体管)中使用的环绕式栅极结构和源极/漏极触点即使驱动电流增加，也可以使得能够对有源区中的泄漏电流和寄生电容进行更大的管理。
发明内容
本发明的实施例涉及一种形成半导体器件的方法。该方法的非限制性示例包括形成非平面沟道区，该非平面沟道区具有第一半导体层、第二半导体层以及位于第一半导体层与第二半导体层之间的鳍状桥接层。形成所述非平面沟道区可以包括：在衬底之上形成纳米片堆叠；通过去除所述纳米片堆叠的一部分来形成沟槽；以及在所述沟槽中形成第三半导体层。所述第一半导体层、所述第二半导体层和所述鳍状桥接区的外表面限定所述非平面沟道区的有效沟道宽度。
本发明的实施例涉及一种形成半导体器件的方法。所述方法的非限制性实例包括在衬底上形成半导体层。与半导体层相邻地形成交替的氧化物层和氮化物层的堆叠，并且移除氧化物层以暴露半导体层的侧壁。该方法还包括使半导体层的暴露的侧壁凹陷以限定半导体层的垂直部分和一个或多个水平部分。
本发明的实施例涉及一种形成半导体器件的方法。该方法的非限制性实例包括在衬底上形成纳米片堆叠。纳米片堆叠包括第一半导体层和第二半导体层。第二半导体层包括第一材料。所述方法进一步包含使所述第二半导体层的侧壁凹陷且在可操作以使所述第一材料均匀地扩散穿过所述第一半导体层和所述第二半导体层的温度下退火。
本发明的实施例涉及一种形成半导体器件的方法。该方法的非限制性示例包括在衬底之上形成交替的半导体层和掺杂的半导体层的堆叠。掺杂半导体层包括掺杂剂。该方法还包括使掺杂半导体层的侧壁凹陷，并在可用于使掺杂剂均匀地扩散通过半导体层和掺杂半导体层的温度下退火。
本发明的实施例涉及半导体结构。该结构的非限制性示例包括衬底上方的沟道区域。沟道区包括垂直鳍状物和一个或多个垂直堆叠的纳米片。所述一个或多个垂直堆叠纳米片中的每一个从所述垂直鳍状物片的侧壁延伸。在沟道区之上形成栅极。栅极与垂直鳍状物的侧壁以及一个或多个垂直堆叠纳米片中的每一个的顶表面和底表面接触。
本发明的实施例涉及一种形成半导体器件的方法。该方法的非限制性实例包括在衬底上形成纳米片堆叠。纳米片堆叠包括一个或多个第一半导体层和一个或多个第一牺牲层。通过去除一个或多个第一半导体层和一个或多个第一牺牲层的一部分来形成沟槽。所述沟槽暴露所述一个或多个第一牺牲层中的最底部牺牲层的表面。所述方法进一步包含用一个或多个第二半导体层和一个或多个第二牺牲层填充所述沟槽，使得所述一个或多个第二半导体层中的每一个与所述一个或多个第一半导体层中的一个的侧壁接触。
本发明的实施例涉及一种形成半导体器件的方法。该方法的非限制性示例包括在衬底之上形成第一沟道区。第一沟道区包括第一垂直鳍状物和从第一垂直鳍状物的侧壁延伸的第一纳米片。在第一沟道区之上形成第二沟道区。第二沟道区包括第二垂直鳍状物和从第二垂直鳍状物的侧壁延伸的第二纳米片。在第一沟道区和第二沟道区之上形成栅极。栅极与第一沟道区的最上表面和第二沟道区的最下表面接触。
本发明的实施例涉及一种半导体结构。该结构的非限制性示例包括衬底上方的第一沟道区域。第一沟道区包括第一垂直鳍状物和从第一垂直鳍状物的侧壁延伸的第一纳米片。该结构还包括在第一沟道区之上的第二沟道区。第二沟道区包括第二垂直鳍状物和从第二垂直鳍状物的侧壁延伸的第二纳米片。栅极环绕第一沟道区和第二沟道区。栅极与第一沟道区的最上表面和第二沟道区的最下表面接触。
通过本发明的技术实现了附加的技术特征和益处。本文详细描述了本发明的实施例和各个方面，并且这些实施例和各个方面被认为是所要求保护的主题的一部分。为了更好地理解，参考具体实施方式和附图。
附图说明
在本说明书结论的权利要求书中特别指出并清楚地要求保护本文描述的独占权利的细节。从以下结合附图的详细描述中，本发明的实施例的前述和其他特征和优点是显而易见的，其中：
图1A示出了根据本发明的一个或多个实施例的X-FET架构的有效沟道宽度；
图1B示出了根据本发明的一个或多个实施例的全包围栅极(GAA)X-FET架构的有效沟道宽度；
图2A-15B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图2A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的俯视图；
图2B示出了根据本发明的一个或多个实施例处理操作之后的X-FET半导体结构的横截面视图；
图2C示出了根据本发明的一个或多个实施例的处理操作之后的图2A的X-FET半导体结构的横截面视图；
图3A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图3B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图4A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图4B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图5A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图5B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图6A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图6B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图7A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图7B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图8A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图8B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图9A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图9B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图10A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图10B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图11A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图11B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图12A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图12B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图13A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图13B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图14A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图14B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图15A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图15B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图16A-19C示出了根据本发明的一个或多个实施例的处理操作之后的GAA X-FET半导体结构的横截面视图；
图16A示出了根据本发明的一个或多个实施例的处理操作之后的GAA X-FET半导体结构的横截面视图；
图16B示出了根据本发明的一个或多个实施例的在处理操作之后的GAA X-FET半导体结构的横截面视图；
图17A示出了在根据本发明的一个或多个实施例的处理操作之后的GAA X-FET半导体结构的横截面视图；
图17B示出了根据本发明的一个或多个实施例的在处理操作之后的GAA X-FET半导体结构的横截面视图；
图18A示出了在根据本发明的一个或多个实施例的处理操作之后的GAA X-FET半导体结构的横截面视图；
图18B示出了在根据本发明的一个或多个实施例的处理操作之后的GAA X-FET半导体结构的横截面视图；
图19A示出了在根据本发明的一个或多个实施例的处理操作之后的GAA X-FET半导体结构的横截面视图；
图19B示出了在根据本发明的一个或多个实施例的处理操作之后的GAA X-FET半导体结构的横截面视图；
图19C示出了根据本发明的一个或多个实施例的在处理操作之后的GAA X-FET半导体结构的横截面视图；
图20至图28示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图20示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图21示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图22示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图23示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图24示出了根据本发明的一个或多个实施例处理操作之后的X-FET半导体结构的横截面视图；
图25示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图26示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图27示出了根据本发明的一个或多个实施例处理操作之后的X-FET半导体结构的横截面视图；
图28示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图29A-31B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图29A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图29B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图30A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图30B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图31A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图31B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图32A-35B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图32A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图32B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图33A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图33B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图34A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图34B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图35A示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图35B示出了根据本发明的一个或多个实施例的处理操作之后的X-FET半导体结构的横截面视图；
图36示出了说明根据本发明的一个或多个实施例的方法的流程图；
图37示出了说明根据本发明的一个或多个实施例的方法的流程图；
图38示出了说明根据本发明的一个或多个实施例的方法的流程图；
图39示出了说明根据本发明的一个或多个实施例的方法的流程图；
图40示出了说明根据本发明的一个或多个实施例的方法的流程图；以及
图41示出了说明根据本发明的一个或多个实施例的方法的流程图。
本文所描绘的这些图是说明性的。在不脱离本发明的精神的情况下，这里描述的图或操作可以有许多变化。例如，这些动作可按不同次序执行，或动作可被添加、删除或修改。
在附图和以下描述的本发明的实施例的详细说明中，附图中展示的不同元件配备有两个或三个数字的参考标号。在次要例外的情况下，每个参考号的最左边的数字对应于首先展示其元件的图。
具体实施方式
提前理解的是，尽管结合特定晶体管架构描述了本发明的示例性实施例，但是本发明的实施例不限于在本说明书中描述的特定晶体管架构或材料。相反，本发明的实施例能够结合现在已知或以后开发的任何其他类型的晶体管架构或材料来实现。
为了简洁起见，与半导体器件和集成电路(IC)制造有关的常规技术可在本文中详细描述或可不在本文中详细描述。此外，本文所述的各种任务和工艺步骤可并入到具有本文未详细描述的附加步骤或功能的更全面的程序或工艺中。具体地，半导体器件和基于半导体的IC的制造中的各个步骤是公知的，因此，为了简洁起见，许多常规步骤在此将仅被简要地提及，或者将被完全省略，而不提供公知的工艺细节。
现在转向与本发明的各个方面更具体地相关的技术概述，金属氧化物半导体场效应晶体管(MOSFET)用于放大或切换电子信号。MOSFET具有源极、漏极和金属氧化物栅极电极。金属氧化物栅电极的金属栅部分通过金属氧化物栅电极的氧化物部分与主半导体n沟道或p沟道电绝缘。栅电极的氧化物部分可被实现为绝缘材料(例如，二氧化硅或玻璃)的薄层，这使得MOSFET的输入电阻相对较高。栅极电压控制从源极到漏极的电流路径是开路(“断开”)还是电阻路径(“接通”)。N型场效应晶体管(NFET)和p型场效应晶体管(PFET)是两种类型的互补MOSFET。NFET包括n掺杂的源极结和漏极结并且使用电子作为电流载流子。PFET包括P掺杂的源极结和漏极结，并且使用空穴作为电流载流子。互补金属氧化物半导体(CMOS)是使用P型和n型MOSFET的互补和对称对来实现逻辑功能的技术。
如本文中先前所指出的，传统的MOSFET制造技术包括用于构造平面晶体管架构和非平面晶体管架构的工艺流程。设计非平面晶体管架构的一个目标是在当前处理节点的约束(例如，设备处理窗口的宽度，有时表示为RX)内增加给定设备占用面积的有效沟道宽度(Weff)。晶体管的有效沟道宽度可以被定义为与晶体管的栅极接触的晶体管的沟道的总宽度。因此，有效沟道宽度越大，晶体管将能够传递的驱动电流就越大。为了比较，50nm宽的平面晶体管的有效沟道宽度仅仅是栅极的宽度(例如，50nm)。NSFET被开发用于增加给定占用面积的有效沟道宽度，同时还改善沟道的静电控制。继续上面的示例，具有15nm的纳米片宽度和5nm的纳米片厚度的50nm高三纳米片堆叠提供120nm的有效沟道宽度。通过增加有效沟道宽度，实现了沟道中较大的有效耗尽区，从而使得器件能够在给定栅极电压下提供更高的驱动电流。这进而可以增加设备性能并且可以实现进一步的设备缩放。因此，对于进一步改善给定器件占用面积的有效沟道宽度存在显著兴趣。
然而，存在与将晶体管的有效沟道宽度增大超过20nm节点相关联的挑战。例如，基于纳米片的SRAM器件由于单元缩放要求而需要窄片器件(在10-15nm范围内)。在这些尺寸处，NSFET的有效沟道宽度显著减小，并且器件架构在驱动电流能力方面损失了一些性能益处。
理论上，NSFET器件的有效沟道宽度可以通过增加片宽度或增加片的数量来增加。这些方法中的每一种都有其缺点。例如，工艺限制对纳米片器件可以多宽施加实际限制，从而防止片宽度的任意大的增加。传统工艺目前受到薄片宽度约100nm的上限的限制。此外，增加片材宽度直接意味着增加器件的占用面积。换言之，每个晶体管在晶片上占用更多的空间，这对于缩放是不理想的。
对于给定器件占用面，增加片的数量显著增加了有效通道宽度。然而，基于模拟，NSFET的片的最佳数量是3(这从驱动电流和寄生电容的共同优化中得出)。在堆叠件的顶部上添加第四片材是可能的，但是集成方案使制造过程复杂化，部分由于纵横比考虑。此外，由于寄生电容的相应增加，器件可能实际上比3片器件表现更差。
现在转向本发明的各个方面的概述，本发明的实施例通过提供用于本文被描述为X型场效应晶体管(X-FET)的制造方法以及所产生的的新晶体管架构的结构来解决现有技术的上述缺点。广义地描述，本文中的X-FET架构包括具有通过鳍状桥接区彼此耦合的一组垂直堆叠的纳米片的非平面沟道。在本发明的一些实施例中，将X-FET与栅极全包围(GAA)工艺组合以进一步增加有效沟道宽度并且改善器件静电。所得到的混合架构示出了针对任何给定RX宽度(在相同的器件占用面积处并且不需要向堆叠添加附加纳米片)的3片NSFET上的显著有效的沟道宽度(Weff)升压。当RX分别小于15nm和25nm时，X-FET和GAA X-FET架构还优于4片NSFET，同时避免与具有四个或更多个纳米片的纳米片堆叠相关联的增加的制造复杂性。有利地，栅极长度保持类似于NSFET。因此，X-FET和GAA X-FET提供与NSFET相同的静电益处，从而允许非常短的栅极长度，而增大的有效沟道宽度提供更高的驱动电流(接通电流)。图1A和1B示出了当使用本文描述的X-FET(图1A)和GAAX-FET(图1B)架构时可用的Weff的增加。
现在转到本发明的方面的更详细描述，图2A-15B示出了由于根据本发明的一个或多个实施例执行制造操作而产生的“X-FET”半导体结构200的各个视图。
为了便于说明，图2A示出了“X-FET”半导体结构200的自顶向下视图，该自顶向下视图示出了在以下讨论中所使用的三个横截面视图。“X-FET”型半导体结构200包括具有鳍状物中心和鳍状物边缘的鳍状物。“X-FET”半导体结构200还包括在鳍状物的沟道区之上形成的栅极。如图2A中所描绘的，交叉鳍状物视图“X”是沿着栅极的中心线截取的。交叉栅极视图“Y”是沿着鳍状物中心截取的。交叉栅极视图“Z”是沿着鳍状物边缘截取的。
如图2B和2C中所描绘，部分制造的半导体器件可包含在衬底204上方形成的第一牺牲层202。第一牺牲层202可由例如硅锗等任何合适的牺牲材料制成。在本发明的一些实施例中，选择第一牺牲层202中的锗浓度以确保对随后形成的栅极堆叠中的任何硅、硅锗或锗层的蚀刻选择性。换言之，可以相对于随后形成的栅极堆叠中的任何硅、硅锗或锗选择性地蚀刻第一牺牲层202。在本发明的一些实施例中，第一牺牲层202中的锗浓度比堆叠中的任何其他硅锗层的锗浓度高至少30％。在本发明的一些实施例中，第一牺牲层202可包含45％到70％(例如，50％)的锗浓度，但其他锗浓度在本发明的预期范围内。
第一牺牲层202可具有宽范围的厚度，例如，从5nm到25nm或更大。在本发明的一些实施例中，第一牺牲层202形成为约10nm的高度，但其他厚度在本发明的预期范围内。第一牺牲层202可通过多种方法形成，例如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、有限反应处理CVD(LRPCVD)和分子束外延(MBE)。在本发明的一些实施例中，第一牺牲层202可从气态或液态前体外延生长。可以使用气相外延(VPE)、MBE、液相外延(LPE)或其他合适的工艺来生长外延半导体材料。
术语“外延生长和/或沉积”和“外延形成和/或生长”是指在另一种半导体材料(晶体材料)的沉积表面上生长半导体材料(晶体材料)，其中，生长的半导体材料(晶体覆盖层)具有与沉积表面的半导体材料(晶种材料)基本上相同的晶体特性。在外延沉积工艺中，控制由源气体提供的化学反应物，并且设置系统参数，使得沉积原子以足够的能量到达半导体衬底的沉积表面，以在表面上四处移动，使得沉积原子将其自身定向到沉积表面的原子的晶体布置。因此，外延生长的半导体材料具有与其上形成外延生长的材料的沉积表面基本相同的晶体特性。例如，沉积在{100}方向的晶体表面上的外延生长的半导体材料将采取{100}方向。在本发明的一些实施例中，外延生长和/或沉积工艺对于在半导体表面上形成是选择性的，并且通常不在其他暴露表面(诸如二氧化硅或氮化硅表面)上沉积材料。
衬底204可以由任何合适的衬底材料制成，诸如例如单晶Si、硅锗(硅锗)、III-V化合物半导体、II-VI化合物半导体、或绝缘体上半导体(SOI)。在本发明的一些实施例中，衬底204可以是硅衬底。在本发明的一些实施例中，衬底204包括掩埋氧化物层(未示出)。掩埋氧化物层可由任何合适的电介质材料(例如，氧化硅)制成。在本发明的一些实施例中，掩埋氧化物层形成为大约145nm的厚度，但其他厚度在本发明的预期范围内。半导体结构200可以通过浅沟槽隔离区(参见图7A)与衬底204的其他区电隔离。
在本发明的一些实施例中，在第一牺牲层202上方形成与一个或多个牺牲层208交替的一个或多个半导体层206的堆叠。可形成堆叠，使得堆叠的最顶层和最底层为牺牲层208。虽然为了便于说明而描绘为具有与四个牺牲层208交替的三个半导体层206的堆叠，但应理解，堆叠可包含与对应数目的牺牲层208交替的任何数目的半导体层206。例如，堆叠可包含与三个牺牲层208交替的两个半导体层206。在最终的晶体管结构中，半导体层206将用作沟道区，并且牺牲层208将用围绕半导体/沟道层206的晶体管栅极结构的一部分代替。
半导体层206中的每个半导体层可以具有范围从4nm至20nm(例如，从7nm至10nm)的高度。在本发明的一些实施例中，半导体层206具有约9nm的高度。半导体层206可由任何合适的半导体沟道材料制成，诸如例如单晶Si、III-V化合物半导体或II-VI化合物半导体。在本发明的一些实施例中，半导体层206由硅制成。
牺牲层208中的每一层可具有范围从4nm到20nm(例如，从8nm到15nm)的高度。在本发明的一些实施例中，牺牲层208具有约8nm的高度。在本发明的一些实施例中，牺牲层208由硅锗制成。在本发明的一些实施例中，牺牲层208包括15％至35％(例如25％)的锗浓度，但其他锗浓度在本发明的预期范围内。
半导体层206和牺牲层208可通过多种方法形成，例如UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD和MBE。在本发明的一些实施例中，半导体层206和牺牲层208由气态或液态前体外延生长。可以使用VPE、MBE、LPE或其他合适的工艺来生长外延半导体材料。可以在沉积期间通过添加n型掺杂剂(例如，P或As)或p型掺杂剂(例如，Ga、B、BF2或Al)来掺杂外延硅和硅锗(原位掺杂)。掺杂区中的掺杂剂浓度的范围可以从1x1019cm-3至2x1021cm-3，或者在1x1020cm-3与1x1021cm-3之间。
在本发明的一些实施例中，用于沉积外延半导体材料的气体源包括含硅气体源、含锗气体源或其组合。例如，外延Si层可从硅气体源沉积，该硅气体源选自由硅烷、二硅烷、三硅烷、四硅烷、六氯乙硅烷、四氯硅烷、二氯硅烷、三氯硅烷、甲基硅烷、二甲基硅烷、乙基硅烷、甲基二硅烷、二甲基二硅烷、六甲基二硅烷以及它们的组合所组成的群组。外延锗层可从锗气体源沉积，所述锗气体源选自由锗烷、二锗烷、卤代锗烷、二氯锗烷、三氯锗烷、四氯锗烷及其组合所组成的群组。可利用此类气体源的组合来形成外延硅锗合金层。可以使用载气如氢气、氮气、氦气和氩气。在本发明的一些实施例中，掺杂区包括硅。在本发明的一些实施例中，掺杂区包括碳掺杂硅(Si:C)。此Si:C层可在用于其他外延步骤的相同腔室中或在专用Si:C外延腔室中生长。Si:C可包括约0.2％至约3.0％范围内的碳。
图3A和3B示出了根据本发明的一个或多个实施例的制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构200的横截面视图。如图3A和3B所示，可在牺牲层208的最顶层上形成硬掩模302。在本发明的一些实施例中，硬掩模302包括氮化物，例如氮化硅。在本发明的一些实施例中，硬掩模302形成为40nm的厚度，但其他厚度在本发明的预期范围内。在本发明的一些实施例中，可以在硬掩模302上形成第二硬掩模(未示出)，以形成双层硬掩模。在本发明的一些实施例中，第二硬掩模包括氧化物，例如二氧化硅。
在本发明的一些实施例中，硬掩模302的部分被去除(例如，图案化)，并且半导体层206和牺牲层208的堆叠相对于硬掩模302被选择性地图案化。如图3A所示，半导体层206和牺牲层208的未被图案化硬掩模302覆盖的部分可使用湿法蚀刻、干法蚀刻或顺序湿法蚀刻和/或干法蚀刻的组合来去除。以此方式，可图案化半导体层206及牺牲层208以暴露衬底204的一或多个表面。在本发明的一些实施例中，图案化工艺可导致衬底104凹陷。在本发明的一些实施例中，堆叠被图案化成具有范围从10nm到50nm的宽度的一个或多个鳍状物，但是其他宽度也在本发明的预期范围内。为了便于说明，堆叠被描绘为被图案化以形成两个鳍状物。然而，应当理解，堆叠被图案化成任何数量的平行鳍状物。
在本发明的一些实施例中，在衬底204之上形成浅沟槽隔离(STI)304以电隔离一个或多个半导体鳍状物。STI 304可以是任何合适的电介质材料，例如氧化硅，并且可以使用任何合适的工艺形成。可使用例如CVD、可流动CVD(FCVD)等离子体增强CVD(PECVD)、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、物理气相沉积(PVD)、高密度等离子体(HDP)、化学溶液沉积、旋涂电介质或其他类似工艺来形成STI 304。在本发明的一些实施例中，STI304被过度填充，然后使用例如化学机械平坦化(CMP)工艺来凹陷。
图4A和4B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构200的横截面视图。如图4A和4B所示，可使用例如湿法蚀刻、干法蚀刻或顺序湿法和/或干法蚀刻的组合来剥离硬掩模302。以这种方式，STI304的侧壁可以被暴露。
在本发明的一些实施例中，在牺牲层208的最顶部牺牲层之上和在STI304的暴露的侧壁之间形成鳍状物间隔件402。在本发明的一些实施例中，使用共形沉积工艺(例如，CVD、PECVD、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、PVD、化学溶液沉积或其他类似的工艺)结合湿法或干法蚀刻工艺来形成鳍状物间隔件402。例如，间隔件材料可以共形沉积在半导体结构200之上并且使用RIE选择性地去除以形成鳍状物间隔件402。鳍状物间隔件402可以由任何适当的材料制成，例如，低k电介质、氮化物、氮化硅、氧化硅、SiON、SiC、SiOCN或SiBCN。在本发明的一些实施例中，鳍状物间隔件402包括氮化硅。鳍状物间隔件402可形成为约5至10nm的厚度，例如5nm，但其他厚度在本发明的预期范围内。
图5A和5B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构200的横截面视图。如图5A和5B所示，可以使用湿法蚀刻、干法蚀刻或顺序的湿法蚀刻和/或干法蚀刻的组合来去除半导体层206和牺牲层208的未被鳍状物间隔件402覆盖的部分。
在本发明的一些实施例中，使用反应离子蚀刻(RIE)去除这些部分。以此方式，可以对半导体层206和牺牲层208进行图案化以形成暴露第一牺牲层202的一个或多个表面的沟槽502。在本发明的一些实施例中，图案化工艺可导致第一牺牲层202的凹陷。在本发明的一些实施例中，半导体层206和牺牲层208被图案化成具有5nm宽度的纳米片，但其他宽度在本发明的预期范围内。
图6A和6B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构200的横截面视图。如图6A和6B所示，在沟槽502内形成半导体层602。在本发明的一些实施例中，半导体层602为自下而上的沟槽外延。
半导体层602可以通过各种方法形成。在本发明的一些实施例中，可以使用VPE、MBE、LPE或其他合适的工艺在沟槽502中生长外延半导体材料。半导体层602可由任何合适的半导体沟道材料制成，诸如例如单晶Si、III-V化合物半导体或II-VI化合物半导体。在本发明的一些实施例中，半导体层602由与半导体层206相同的材料制成，例如硅。
图7A和7B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构200的横截面视图。如图7A和7B所示，鳍状物间隔件402可以用附加材料填充以形成硬掩模702或由硬掩模702代替。
硬掩模702可使用CVD、PECVD、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、PVD、化学溶液沉积或其他类似工艺来形成。例如，电介质材料可以共形地沉积在半导体结构200之上。硬掩模702可由任何合适的材料制成，诸如例如低k电介质、氮化物、氮化硅、氧化硅、SiON、SiC、SiOCN或SiBCN。在本发明的一些实施例中，硬掩模702包括氮化硅。硬掩模702可形成为约5至50nm的厚度，例如10nm，但其他厚度在本发明的预期范围内。
在本发明的一些实施例中，STI 304凹陷到第一牺牲层202的表面下方。以此方式，STI 304电隔离一个或多个纳米片堆叠。可以使用例如化学氧化物去除(COR)或氢氟酸(HF)湿法蚀刻来使STI 304凹陷。在本发明的一些实施例中，STI 304相对于硬掩模702选择性地凹陷。
图8A和8B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构200的横截面视图。如图8A和8B所示，硬掩模702可使用例如湿法蚀刻、干法蚀刻或顺序湿法和/或干法蚀刻的组合来去除。
在本发明的一些实施例中，在半导体结构200之上形成电介质衬垫802。在本发明的一些实施例中，使用共形沉积工艺(诸如CVD、PECVD、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、PVD、化学溶液沉积或其他类似工艺)来形成电介质衬垫802。例如，电介质材料可以共形地沉积在半导体结构200之上。电介质衬垫802可由任何合适的材料制成，诸如例如低k电介质、氮化物、氮化硅、氧化硅、SiON、SiC、SiOCN或SiBCN。在本发明的一些实施例中，电介质衬垫802是氧化硅。电介质衬垫802可形成为约0.2至10nm的厚度，例如3nm，但其他厚度在本发明的预期范围内。
在本发明的一些实施例中，牺牲栅极804形成于电介质衬垫802上方。牺牲栅极804可以由任何适当的材料制成，例如非晶硅或多晶硅。可以使用用于对牺牲栅极进行图案化的任何已知方法(例如，多晶硅填充和湿法蚀刻、干法蚀刻或顺序湿法和/或干法蚀刻的组合)来形成牺牲栅极804。
在本发明的一些实施例中，在牺牲栅极804上形成硬掩模806(也称为栅极硬掩模)。硬掩模806可由任何合适的材料制成，例如氮化硅。在本发明的一些实施例中，在硬掩模806上形成第二硬掩模808，以形成双层硬掩模。第二硬掩模808可以包括氧化物，例如氧化硅。在本发明的一些实施例中，牺牲栅极804是通过图案化硬掩模806和808并用RIE去除牺牲栅极808的未覆盖部分来形成的。
图9A和图9B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构200的横截面视图。如图9B所示，可以去除电介质衬垫802的部分以暴露纳米片堆叠(例如，半导体层602)的表面。可以使用湿法或干法蚀刻来去除电介质衬垫802。在本发明的一些实施例中，使用氧化物剥离工艺去除电介质衬垫802。
如图9A和9B中所示，可相对于牺牲层208选择性地移除第一牺牲层202。可使用能够针对较低浓度锗层选择性地移除锗层的任何适当工艺来移除第一牺牲层202。已知提供此蚀刻选择性的实例工艺包括HCl气相化学与三氟化氯(ClF3)蚀刻。
在本发明的一些实施例中，在半导体结构200之上形成间隔件材料902。在本发明的一些实施例中，例如，具有随后被去除的第一牺牲层202的那些间隔件材料中，还在通过去除第一牺牲层202而留下的空腔内形成间隔件材料902。以此方式，间隔件材料902可以替换第一牺牲层202(如果存在的话)。以这种方式替换第一牺牲层202提供了纳米片堆叠与衬底204之间的底部隔离。
在本发明的一些实施例中，使用共形沉积工艺(诸如CVD、PECVD、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、PVD、化学溶液沉积或其他类似工艺)来形成间隔件材料902。例如，可以在半导体结构200之上共形地沉积间隔件材料902。间隔件材料902可由任何合适的材料制成，诸如例如低k电介质、氮化物、氮化硅、氧化硅、SiON、SiC、SiOCN或SiBCN。在本发明的一些实施例中，间隔件材料902包括SiBCN。间隔件材料902可形成或沉积至约5至15nm的厚度，但其他厚度在本发明的预期范围内。
图10A和10B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构200的横截面视图。如图10A和10B所示，间隔件材料902的部分可被蚀刻或以其他方式图案化以在牺牲栅极804的侧壁上形成间隔件1002(也被称为侧壁间隔件或栅极间隔件)。可以使用例如湿法蚀刻或干法蚀刻来图案化间隔件材料902。在本发明的一些实施例中，使用RIE选择性地去除间隔件材料以形成侧壁间隔件1002。以此方式，暴露纳米片堆叠的表面。在本发明的一些实施例中，相对于间隔件材料902和/或第一牺牲层202选择性地去除纳米片堆叠的暴露部分(例如，半导体层602和牺牲层208)。
图11A和11B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构200的横截面视图。如图11A和11B中所示，牺牲层208为凹陷的且用内部间隔件1102代替。可以使用湿法蚀刻或干法蚀刻来使牺牲层208凹陷。在本发明的一些实施例中，牺牲层208相对于半导体层206选择性地凹陷。例如，可使用湿氢磷酸基蚀刻剂或干HCl或ClF3气体蚀刻剂相对于由硅制成的半导体层206选择性地蚀刻由硅锗制成的牺牲层208。在本发明的一些实施例中，牺牲层208凹陷至选定的深度，使得内部间隔件1102的厚度与间隔件1002的厚度相同。
在本发明的一些实施例中，通过共形沉积(例如，CVD或ALD)形成内部间隔件1102以插塞形成在牺牲层208中的凹陷，随后进行回蚀工艺以去除任何过量的材料。内部间隔件1102可由任何合适的材料制成，诸如例如低k电介质、氮化物、氮化硅、氧化硅、SiON、SiC、SiOCN或SiBCN。
图12A和12B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构200的横截面视图。如图12A和12B所示，可以在底部隔离层902的表面上和每个纳米片堆叠的相对端上形成源极/漏极(S/D)区域1202。在本发明的一些实施例中，从鳍状物/纳米片堆叠(即，半导体层206)的暴露端外延生长S/D区域1202。
S/D区域1202可以通过各种方法外延地形成，例如，原位掺杂外延、在外延之后掺杂、或者通过注入和等离子体掺杂。在本发明的一些实施例中，在衬底204的表面上外延生长外延区域。S/D区域1202可以是从气态或液态前体生长的外延半导体材料，如本文中先前所描述的。S/D区域1202可以掺杂有n型掺杂剂(例如，磷或砷)或p型掺杂剂(例如，硼或镓)。S/D区域1202中的掺杂剂浓度的范围可以从1x1019cm-3到2x1021cm-3，或者在1x1020cm-3和1x1021cm-3之间。
图13A和13B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构200的横截面视图。如图13A和13B所示，在S/D区域1202之上和间隔件1002之间形成电介质层1302。可使用例如CVD、FCVD、PECVD、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、PVD、化学溶液沉积或其他类似工艺来形成电介质层1302。电介质层1302可由任何合适的材料制成，诸如例如低k电介质、氮化物、氮化硅、氧化硅、SiON、SiC、SiOCN或SiBCN。在本发明的一些实施例中，电介质层1302是氧化物，例如氧化硅。
在本发明的一些实施例中，过度填充电介质层1302，然后使用例如CMP工艺将电介质层1302平坦化到牺牲栅极804的顶表面。在本发明的一些实施例中，在CMP工艺期间去除硬掩模806和第二硬掩模808。
图14A和图14B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构200的横截面视图。如图14A和14B所示，在替换金属栅极(RMG)工艺期间，牺牲栅极804、电介质衬垫802和牺牲层208可被去除并被导电栅极1402替换。可以使用已知的RMG工艺去除牺牲栅极804、电介质衬垫802和牺牲层208。在本发明的一些实施例中，使用非晶硅或多晶硅拉动来去除牺牲栅极804。在本发明的一些实施例中，使用氧化物蚀刻去除电介质衬垫802。
在本发明的一些实施例中，相对于半导体层206和/或半导体层602选择性地去除牺牲层208。可以使用湿法蚀刻或干法蚀刻来去除牺牲层208。在本发明的一些实施例中，可以使用湿氢磷酸基蚀刻剂或干HCl或ClF3气体蚀刻剂对由硅制成的半导体层206和602选择性地去除由硅锗制成的牺牲层208。在本发明的一些实施例中，在形成导电栅极1402之前去除牺牲层208。
导电栅极1402可以是使用例如已知的RMG工艺形成的高k金属栅极(HKMG)。在本发明的一些实施例中，导电栅极1402是在间隔件1002之间形成的替换金属栅极堆叠。替换金属栅极堆叠可以包括高k电介质材料、功函数金属堆叠和体栅极材料。
在本发明的一些实施例中，高k电介质膜(未示出)形成在纳米片堆叠的暴露表面上。高k电介质膜可由例如氧化硅、氮化硅、氮氧化硅、氮化硼、高k材料或这些材料的任何组合制成。高k材料的示例包括但不限于诸如以下之类的金属氧化物：氧化铪、铪硅氧化物、铪硅氧氮化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物，锆氮氧化硅、氧化钽、氧化钛、钡锶氧化钛、钡氧化钛、锶氧化钛，氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌。高k材料可以还包括诸如镧和铝的掺杂剂。在本发明的一些实施例中，高k电介质膜可以具有约0.5nm至约4nm的厚度。在本发明的一些实施例中，高k电介质膜包括氧化铪并具有约1nm的厚度，但其他厚度在本发明的预期范围内。
在本发明的一些实施例中，在高k电介质膜和体栅极材料之间形成一个或多个功函数层(未示出，有时称为功函数金属堆叠)。功函数层可由例如铝、氧化镧、氧化镁、钛酸锶、氧化锶、氮化钛、氮化钽、氮化铪、氮化钨、氮化钼、氮化铌、氮化铪硅、氮化钛铝、氮化钽硅、碳化钛铝、碳化钽及其组合制成。功函数层可用于进一步修改导电栅极1402的功函数，且实现器件阈值电压的调谐。功函数层可形成为约0.5至6nm的厚度，但其他厚度在本发明的预期范围内。在本发明的一些实施例中，每个功函数层可以形成为不同的厚度。在本发明的一些实施例中，功函数层包括TiN/TiC/TiCAl堆叠。
在本发明的一些实施例中，体栅极材料沉积在功函数层上。体栅极材料可以包括任何适当的导电材料，诸如例如金属(例如，钨、钛、钽、钌、锆、钴、铜、铝、铅、铂、锡、银、金)，导电金属化合物材料(例如，氮化钽、氮化钛、碳化钽、碳化钛、碳化钛铝、硅化钨、氮化钨、氧化钌、硅化钴、硅化镍)，导电碳、石墨烯或这些材料的任何合适的组合。导电材料可进一步包含在沉积期间或之后并入的掺杂剂。
在本发明的一些实施例中，栅极硬掩模1404(有时称为自对准接触盖或SAC盖)形成在导电栅极1402的表面上。栅极SAC盖1404可以由任何适当的材料制成，诸如例如氮化物、氮化硅、氧化硅、SiON、SiC、SiOCN或SiBCN。在本发明的一些实施例中，栅极SAC盖1404包括氮化硅。在本发明的一些实施例中，栅极SAC盖1404形成为30nm的厚度，但是其他厚度在本发明的预期范围内。
如图14A所示，导电栅极1402可接触半导体层206和半导体层602的暴露表面。以此方式，半导体层206和半导体层602一起限定S/D区域1202之间的“X-FET”型沟道区。沟道区包括垂直鳍状物(例如，半导体层602)和一个或多个垂直堆叠的纳米片(例如，半导体层206)。在本发明的一些实施例中，导电栅极1402与垂直鳍状物的侧壁和一个或多个纳米片中的每个纳米片的顶表面和底表面直接接触(尽管存在任何中间的高k或功函数层)。
图15A和15B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构200的横截面视图。如图15A和15B所示，可在去除电介质层1302之后形成沟槽触点1502。可使用已知的金属化技术在S/D区域1202上方形成沟槽触点1502。在本发明的一些实施例中，使用自对准各向异性RIE蚀刻来形成沟槽触点1502，由此相对于栅极SAC盖1404和间隔件1002选择性地蚀刻电介质层1302。应当理解，可以在源极区或漏极区的每一个(有时称为S/D触点)之上和在导电栅极1402的表面(有时称为栅极触点)之上形成触点。
沟槽触点1502可为任何合适的导电材料，例如，金属(例如，钨、钛、钽、钌、锆、钴、铜、铝、铂)、导电金属化合物材料(例如，氮化钽、氮化钛、碳化钽、碳化钛、碳化钛铝、硅化钨、氮化钨、硅化钴、硅化镍)，导电碳或这些材料的任何合适的组合。导电材料可进一步包含在沉积期间或之后并入的掺杂剂。在本发明的一些实施例中，触点可以是铜并且可以包括阻挡金属衬垫。阻挡金属衬垫防止铜扩散到周围材料中或掺杂周围材料，这会降低其性质。实例包括氮化钽和钽(TaN/Ta)、钛、氮化钛、钴、钌和锰。
图16A-19B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“GAA X-FET”型半导体结构1600的横截面视图。如图16A和16B中所描绘，部分制造的半导体器件可包含在衬底1604上方形成的第一牺牲层1602。
第一牺牲层1602和衬底1604可分别由与第一牺牲层202和衬底204相同的材料和以类似的方式制成，如图2B中所描绘。在本发明的一些实施例中，选择第一牺牲层1602中的锗浓度以确保对随后形成的栅极堆叠中的任何硅、硅锗或锗层的蚀刻选择性。在本发明的一些实施例中，第一牺牲层1602中的锗浓度比堆叠中的任何其他硅锗层高至少30％。在本发明的一些实施例中，第一牺牲层1602可包含45％到70％(例如，50％)的锗浓度，但其他锗浓度在本发明的预期范围内。
在本发明的一些实施例中，在第一牺牲层1602上方形成与一个或多个牺牲层1608交替的一个或多个半导体层1606的堆叠。可以形成堆叠，使得堆叠的最顶层和最底层是牺牲层。虽然为了便于说明而描绘为具有与四个牺牲层交替的三个半导体层的堆叠，但应理解，堆叠可包含与对应数目的牺牲层交替的任何数目的半导体层。例如，堆叠可包含与三个牺牲层交替的两个半导体层。半导体层1606和牺牲层1608可分别由与半导体层206和牺牲层208相同的材料和类似的方式制成，如图2B中所描绘。
半导体层1606中的每一个可具有从4nm到20nm(例如，从7nm到10nm)范围的高度。在本发明的一些实施例中，半导体层1606具有约9nm的高度。半导体层1606可由任何合适的半导体沟道材料制成，诸如例如单晶Si、III-V化合物半导体或II-VI化合物半导体。在本发明的一些实施例中，半导体层1606由硅制成。
牺牲层1608中的每一者可具有范围从6nm到40nm(例如，从8nm到20nm)的高度。在本发明的一些实施例中，牺牲层1608中的每一者具有相同的高度。在本发明的一些实施例中，牺牲层1608中的一些具有不同的高度。例如，在本发明的一些实施例中，最底部牺牲层具有约10nm的高度，最顶部牺牲层具有约10nm的高度，且剩余(例如，中心)牺牲层具有约20nm的高度。在本发明的一些实施例中，牺牲层1608由硅锗制成。在本发明的一些实施例中，牺牲层1608包括15％至35％(例如25％)的锗浓度，但其他锗浓度在本发明的预期范围内。
图17A和17B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“GAA X-FET”型半导体结构1600的横截面视图。如图17A和17B中所描绘的，在衬底1604上方形成STI 1702，以电隔离一个或多个半导体鳍状物。STI 1702可由与图3A所示的STI 304类似的材料制成并使用与图3A所示的STI 304类似的工艺形成。
在本发明的一些实施例中，在牺牲层1608的最顶部牺牲层之上和在STI 1702的暴露侧壁之间形成鳍状物间隔件1704。鳍状物间隔件1704可以由与图4A中描绘的鳍状物间隔件402类似的材料制成并且使用与图4A中描绘的鳍状物间隔件402类似的工艺形成。鳍状物间隔件1704可形成为约5nm至10nm的厚度，例如5nm，但其他厚度在本发明的预期范围内。
在本发明的一些实施例中，去除未被鳍状物间隔件1704覆盖的半导体层1606和牺牲层1606的部分以形成沟槽1706。在本发明的一些实施例中，沟槽1706暴露牺牲层1608中的最底部牺牲层的一个或多个表面。在本发明的一些实施例中，图案化工艺可导致牺牲层1608中的最底部牺牲层的凹陷。在本发明的一些实施例中，半导体层1606和牺牲层1608被图案化成具有5nm宽度的纳米片，但其他宽度在本发明的预期范围内。
图18A和18B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“GAA X-FET”型半导体结构1600的横截面视图。如图18A和18B所示，在沟槽1706内形成交替的半导体层1802和牺牲层1804。在本发明的一些实施例中，半导体层1802和牺牲层1804使用自底向上沟槽外延工艺形成，由此每一层相继外延生长在沟槽内的前一层上。
半导体层1802和牺牲层1804可通过多种方法形成。在本发明的一些实施例中，可以使用VPE、MBE、LPE或其他合适的工艺在沟槽1706中生长外延半导体材料。半导体层1802可由与半导体层1606类似的材料制成。牺牲层1804可由与牺牲层1608类似的材料制成。
在本发明的一些实施例中，每个半导体层1802的高度与每个对应半导体层1606的宽度相同。换句话说，如果半导体层1606外延生长到15nm的宽度，则半导体层1802可外延生长到15nm的高度，但其他宽度和对应厚度在本发明的预期范围内。
图19A-19C示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“GAA X-FET”型半导体结构1600的横截面视图。“GAA X-FET”型半导体结构1600可以基本上以与图2A-15B中所描绘的“X-FET”型半导体结构200类似的方式完成。
如图19A-19C中所描绘的，“GAA X-FET”型半导体结构1600包括导电栅极1902、SAC盖1904、S/D区域1906、内部间隔件1908、栅极间隔件1910、电介质层1912和触点1914。这些特征中的每个特征可以由与图2A-15B中所描绘的“X-FET”型半导体结构200中的相应特征类似的材料和通过基本上类似的方法来制成。
如图19A所描绘的，导电栅极1902沉积在半导体层1606和半导体层1802的暴露表面上。以此方式，半导体层1606和半导体层1802一起限定了S/D区域1906之间的“GAA X-FET”型沟道区。沟道区包括一个或多个垂直鳍状物(例如，半导体层1802)和一个或多个垂直堆叠纳米片(例如，半导体层1606)。在本发明的一些实施例中，导电栅极1902的高k电介质(未示出)与垂直鳍状物的侧壁以及一个或多个纳米片中的每一个的顶表面和底表面直接接触。
图20-28示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构2000的横截面视图。如图20所示，部分制造的半导体器件可包括在衬底2004上方形成的第一牺牲层2002。
第一牺牲层2002和衬底2004可分别由与如图2B中所示的第一牺牲层202和衬底204相同的材料和类似的方式制成。在本发明的一些实施例中，半导体层2006形成于第一牺牲层2002上。半导体层2006可由与图2B所示的半导体层206相同的材料和类似的方式制成。在本发明的一些实施例中，半导体层2006的厚度大于半导体层206的厚度，因为半导体层2006限定沟道区的最终厚度(垂直高度)(如图29A和29B所示)。在本发明的一些实施例中，半导体层2006的厚度为约60nm，但其他厚度在本发明的预期范围内。
在本发明的一些实施例中，可以在半导体层2006上形成硬掩模2008。在本发明的一些实施例中，硬掩模2008包括氮化物，例如氮化硅。在本发明的一些实施例中，硬掩模2008被形成为40nm的厚度，但其他厚度在本发明的预期范围内。在本发明的一些实施例中，可以在硬掩模302上形成第二硬掩模(未示出)，以形成双层硬掩模。在本发明的一些实施例中，第二硬掩模包括氧化物，例如二氧化硅。
在本发明的一些实施例中，硬掩模2008的部分被去除(例如，图案化)，并且半导体层2006和第一牺牲层2002相对于硬掩模2008被选择性地图案化。如图20所示，半导体层2006和第一牺牲层2002的未被图案化硬掩模2008覆盖的部分可使用湿法蚀刻、干法蚀刻或顺序湿法蚀刻和/或干法蚀刻的组合来去除。
在本发明的一些实施例中，半导体层2006和第一牺牲层2002被图案化成具有范围从10nm至50nm的宽度的一个或多个鳍状物，但是其他宽度在本发明的预期范围内。为了便于说明，堆叠被描绘为被图案化以形成两个鳍状物。然而，应当理解，堆叠被图案化成任何数量的平行鳍状物。在本发明的一些实施例中，鳍状物之间的间距或边缘到边缘间隔为约40nm，但其他间隔在本发明的预期范围内。
图21示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构2000的横截面视图。如图21所示，可以在衬底2004的表面上形成硬掩模2102。硬掩模2102可由任何合适的材料制成，诸如例如低k电介质、氮化物、氮化硅、氧化硅、SiON、SiC、SiOCN或SiBCN。在本发明的一些实施例中，硬掩模2102包括氮化硅。硬掩模2102可以形成为大约20至100nm的厚度，例如70nm，但是其他厚度在本发明的预期范围内。在本发明的一些实施例中，硬掩模2102被形成为足以覆盖第一牺牲层2002的侧壁的厚度。
在本发明的一些实施例中，在硬掩模2102上方形成与一个或多个氮化物层2106交替的一个或多个氧化物层2104的堆叠。可以形成堆叠，使得堆叠的最顶层和最底层是氧化物层。虽然为了易于说明而描绘为具有与三个氮化物层交替的四个氧化物层的堆叠，但应理解，堆叠可包含与对应数目的氮化物层交替的任何数目的氧化物层。例如，堆叠可以包括与单个氮化物层交替的两个氧化物层。氮化物层2106的数量限定了沟道区中的鳍状物的数量(如图25中所描绘的)。
每个氧化物层2104可以具有范围从6nm至20nm(例如，从8nm至15nm)的高度。在本发明的一些实施例中，氧化物层2104具有约8nm的高度。氧化物层2104可以由任何适当的材料制成，例如氧化硅。
氮化物层2106中的每一个可以具有范围从4nm至12nm(例如，从7nm至10nm)的高度。在本发明的一些实施例中，氮化物层2106具有约9nm的高度。氮化物层2106可以由任何适当的材料制成，例如氮化硅。
氧化物层2104和氮化物层2106可以通过各向异性沉积形成。例如，可以使用循环(即，重复)“n”次的HDP沉积加上各向同性回蚀工艺在硬掩模2102上沉积交替的氧化物和氮化物电介质材料中的每一种电介质材料。
图22示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构2000的横截面视图。如图22所示，在氧化物层2104的最上面的氧化物层之上和硬掩模2008的暴露的侧壁上形成间隔件2202。在本发明的一些实施例中，使用共形沉积工艺(诸如CVD、PECVD、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、PVD、化学溶液沉积或其他类似工艺)结合湿法或干法蚀刻工艺来形成间隔件2202。例如，间隔件材料可以共形地沉积在半导体结构2000之上并且使用RIE选择性地去除以形成侧壁间隔件2202。间隔件2202可以由任何适当的材料制成，诸如例如低k电介质、氮化物、氮化硅、氧化硅、SiON、SiC、SiOCN或SiBCN。在本发明的一些实施例中，间隔件2202包括SiC。间隔件2202可形成为约5至10nm的厚度，例如5nm，但其他厚度在本发明的预期范围内。
图23根据本发明的一个或多个实施例示出了在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构2000的横截面视图。如图23所示，可以去除氧化物层2104、氮化物层2106和硬掩模2102的部分。氧化物层2104、氮化物层2106和硬掩模2102可以使用湿法蚀刻、干法蚀刻或连续的湿法和/或干法蚀刻的组合来去除。在本发明的一些实施例中，可以使用在硬掩模2102中停止的RIE来去除氧化物层2104、氮化物层2106和硬掩模2102。换言之，硬掩模2102可以是凹陷的。以此方式，硬掩模2102的剩余部分在下游处理期间保护衬底2004。
图24示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构2000的横截面视图。如图24所示，可去除氧化物层2104以暴露半导体层2006的侧壁。可以使用湿法蚀刻或干法蚀刻来去除氧化物层2104。在本发明的一些实施例中，可以相对于氮化物层2106、半导体层2006、和/或间隔件2202选择性地去除氧化物层2104。
图25示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构2000的横截面视图。如图25中所描绘，半导体层2006可横向凹陷以形成暴露第一牺牲层2002的表面和硬掩模2008的表面的凹部2502。以此方式，可以使半导体层2006凹陷以限定垂直部分(例如，垂直鳍状物)和一个或多个水平部分(例如，纳米片)。可以使用湿法蚀刻或干法蚀刻来使半导体层2006凹陷。在本发明的一些实施例中，半导体层2006可以相对于氮化物层2106和/或间隔件2202选择性地凹陷。在本发明的一些实施例中，硬掩模2102的剩余部分保护衬底2004在该工艺期间免受回蚀。
图26示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构2000的横截面视图。如图26所示，牺牲区域2602可以形成在凹部2502中。在本发明的一些实施例中，牺牲区域2602部分地填充凹部2502。在本发明的一些实施例中，牺牲区域2602的侧壁与硬掩模2008的侧壁共面。
在本发明的一些实施例中，牺牲区域2602由硅锗制成。在本发明的一些实施例中，牺牲区域2602包括15％至45％(例如25％)的锗浓度，但其他锗浓度在本发明的预期范围内。在本发明的一些实施例中，在半导体层2006的暴露表面上外延生长牺牲区域2602。在本发明的一些实施例中，硬掩模2102的剩余部分在此工艺期间保护衬底2004寄生外延生长。
图27示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构2000的横截面视图。如图27所示，可以去除间隔件2202、氮化物层2106和硬掩模2102。间隔件2202、氮化物层2106和硬掩模2102可以使用湿法蚀刻、干法蚀刻或顺序的湿法和/或干法蚀刻的组合来去除。在本发明的一些实施例中，可以使用RIE或氮化物剥离工艺去除间隔件2202、氮化物层2106和硬掩模2102。
在本发明的一些实施例中，在衬底2004上方形成STI 2702以电隔离一个或多个半导体鳍状物。STI 2702可以是任何合适的电介质材料，例如氧化硅，并且可以使用任何合适的工艺来形成。可使用例如CVD、FVCD、PECVD、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、PVD、HDP、化学溶液沉积、旋涂电介质或其他类似工艺来形成STI 2702。在本发明的一些实施例中，STI 2702被过度填充，然后使用例如化学机械平坦化(CMP)工艺凹陷。
在本发明的一些实施例中，STI 2702凹陷到第一牺牲层2002的表面下方。以此方式，STI 2702电隔离一个或多个纳米片堆叠。可以使用例如化学氧化物去除(COR)或氢氟酸(HF)湿法蚀刻来使STI 2702凹陷。在本发明的一些实施例中，STI 2702相对于硬掩模2008选择性地凹陷。
图28示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构2000的横截面视图。“X-FET”型半导体结构2000可以基本上以与图2A-15B中所描绘的“X-FET”型半导体结构200类似的方式完成。
如图28中所描绘的，“X-FET”型半导体结构2000包括导电栅极2802和栅极硬掩模2804。在本发明的一些实施例中，半导体结构2000还包括S/D区域、内部间隔件、栅极间隔件、电介质层和触点(未示出)。这些特征中的每个特征可以由与图2A-15B中所描绘的“X-FET”型半导体结构200中的相应特征类似的材料和通过基本上类似的方法来制成。
如图28所示，导电栅极2802可沉积在半导体层2006的暴露表面上。以此方式，半导体层2006的垂直部分(例如，垂直鳍状物)和水平部分(例如，纳米片)限定了S/D区域之间的“X-FET”型沟道区。在本发明的一些实施例中，导电栅极2802的高k电介质层与垂直鳍状物的侧壁以及一个或多个纳米片中的每个纳米片的顶表面和底表面直接接触。
图29A-31B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构2900的横截面视图。如图29A和29B中所描绘，部分制造的半导体器件可包括形成于衬底2904上方的掩埋氧化物(BOX)层2902。BOX层2902可以使用已知的绝缘体上硅(SOI)工艺来形成，并且可以包括例如二氧化硅或蓝宝石。衬底1604可以由与如图2B中所描绘的衬底204相同的材料和以类似的方式制成。
在本发明的一些实施例中，在BOX层2902上形成与一个或多个第二半导体层2908交替的一个或多个第一半导体层2906的堆叠。虽然为了易于说明而描绘为具有与四个第二半导体层2908交替的三个第一半导体层2906的堆叠，但应理解，堆叠可包含与对应数目的第二半导体层交替的任何数目的第一半导体层。第一半导体层2906和第二半导体层2908可分别以与如图2B中所示的半导体层206和牺牲层208类似的方式形成。在本发明的一些实施例中，第一半导体层2906由硅制成，而第二半导体层2908由硅锗制成。
第一半导体层2906中的每个可具有从4nm至12nm(例如，从7nm至10nm)范围的高度。在本发明的一些实施例中，第一半导体层2906具有大约8nm的高度。第二半导体层2908中的每个可具有6nm至40nm(例如，8nm至20nm)范围的高度。在本发明的一些实施例中，第二半导体层2908中的每一个具有与第一半导体层2906相同的高度。在本发明的一些实施例中，第二半导体层2908包括15％至35％(例如25％)的锗浓度，但其他锗浓度在本发明的预期范围内。
在本发明的一些实施例中，可以在第二半导体层2908的最顶层上形成硬掩模2910。在本发明的一些实施例中，硬掩模2910包括氮化物，例如氮化硅。在本发明的一些实施例中，硬掩模2910形成为40nm的厚度，但其他厚度在本发明的预期范围内。在本发明的一些实施例中，可以在硬掩模2910上形成第二硬掩模(未示出)，以形成双层硬掩模。在本发明的一些实施例中，第二硬掩模包括氧化物，例如二氧化硅。
在本发明的一些实施例中，去除(例如，图案化)硬掩模2910的部分，并且相对于硬掩模2910选择性地图案化第一半导体层2906和第二半导体层2908的堆叠。可以使用湿法蚀刻、干法蚀刻或顺序湿法和/或干法蚀刻的组合来去除第一半导体层2906和第二半导体层2908的未被图案化的硬掩模2910覆盖的部分。
图30A和30B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构2900的横截面视图。如图30A和30B所示，第二半导体层2908凹陷以形成一个或多个凹部3002。
在本发明的一些实施例中，第二半导体层2908相对于第一半导体层2906选择性地凹陷。可以使用能够针对具有较低锗浓度的硅层或硅锗层选择性地去除硅锗层的任何适当的工艺来使第二半导体层2908凹陷。已知提供此蚀刻选择性的实例工艺包括氢磷酸、HCl气相化学及三氟化氯(ClF3)蚀刻。
图31A和图31B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“X-FET”型半导体结构2900的横截面视图。如图31A和31B所示，半导体结构2900经受退火处理，由此第二半导体层2908中的锗均匀地扩散遍及第一半导体层2906和第二半导体层2908。
所得到的半导体层3102包括具有在0与第二半导体层2908的预退火锗浓度之间的锗浓度的硅锗。例如，如果第二半导体层2908是SiGe20％(例如，20％Ge)，则半导体层3102中的最终锗浓度将小于20％。在本发明的一些实施例中，半导体结构2900可以在约950至1150摄氏度的温度下退火。
在本发明的一些实施例中，“X-FET”型半导体结构2900可以基本上以与图2A-15B中所描绘的“X-FET”型半导体结构200类似的方式完成。“X-FET”型半导体结构2900可以包括导电栅极、栅极SAC盖、S/D区域、内部间隔件、栅极间隔件、电介质层和接触(未描绘)。这些特征中的每个特征可以由与图2A-15B中所描绘的“X-FET”型半导体结构200中的相应特征类似的材料和通过基本上类似的方法来制成。
图32A-35B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“无结X-FET”型半导体结构3200的横截面视图。如图32A和32B中所示，部分制造的半导体器件可包括在衬底3204上形成的BOX层3202。BOX层3202和衬底3204可以分别由与如图29A所描绘的BOX层2902和衬底2904相同的材料和类似的方式制成。
在本发明的一些实施例中，在BOX层3202上方形成与一个或多个第二半导体层3208交替的一个或多个第一半导体层3206的堆叠。虽然为了易于说明而描绘为具有与四个第二半导体层3208交替的三个第一半导体层3206的堆叠，但应理解，堆叠可包含与对应数目的第二半导体层交替的任何数目的第一半导体层。在本发明的一些实施例中，第一半导体层3206由硅制成，而第二半导体层3208由掺杂硅(例如硼掺杂硅)制成。
可以使用原位掺杂外延、在外延之后掺杂、或通过注入和等离子体掺杂来掺杂第二半导体层3208。在本发明的一些实施例中，使用外延工艺形成第一半导体层3206和第二半导体层3208，由此在先前层上相继外延生长每一层。
第一半导体层3206中的每个可具有从4nm至12nm(例如，从7nm至10nm)范围的高度。在本发明的一些实施例中，第一半导体层3206具有约8nm的高度。每个第二半导体层3208可具有范围从6nm到40nm的高度，例如从8nm到20nm。在本发明的一些实施例中，每个第二半导体层3208具有与第一半导体层3206相同的高度。在本发明的一些实施例中，第二半导体层3208包括范围从1013cm-3至1018cm-3内的硼掺杂剂浓度，但其他硼掺杂剂浓度在本发明的预期范围内。
在本发明的一些实施例中，硬掩模3210可以形成在第二半导体层3208的最顶层上。在本发明的一些实施例中，硬掩模3210包括氮化物，例如氮化硅。在本发明的一些实施例中，硬掩模3210形成为40nm的厚度，但其他厚度在本发明的预期范围内。在本发明的一些实施例中，可以在硬掩模3210上形成第二硬掩模(未示出)，以形成双层硬掩模。在本发明的一些实施例中，第二硬掩模包括氧化物，例如二氧化硅。
在本发明的一些实施例中，硬掩模3210的部分被移除(例如，图案化)并且第一半导体层3206和第二半导体层3208的堆叠相对于硬掩模3210被选择性地图案化。可以使用湿法蚀刻、干法蚀刻或顺序湿法和/或干法蚀刻的组合来去除第一半导体层3206和第二半导体层3208的未被图案化硬掩模3210覆盖的部分。
图33A和33B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“无结X-FET”型半导体结构3200的横截面视图。如图33A和33B所示，第二半导体层3208凹陷以形成一个或多个凹部3302。
在本发明的一些实施例中，第二半导体层3208相对于第一半导体层3206选择性地凹陷。可使用能够对硅层选择性地移除掺杂硅层(例如，硼掺杂硅)的任何适当工艺来使第二半导体层3208凹陷。已知提供此蚀刻选择性的实例工艺包含基于氨的化学物质及四甲基氢氧化铵(TMAH或TMAOH)蚀刻。
图34A和34B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“无结X-FET”型半导体结构3200的横截面视图。如图34A和34B中所示，半导体结构3200经受退火工艺，从而第二半导体层3208中的掺杂剂(例如，硼)均匀地扩散遍及第一半导体层3206及第二半导体层3208。
所得半导体层3402包含具有掺杂剂浓度介于0与第二半导体层3208的预退火掺杂剂浓度之间的掺杂硅。例如，如果第二半导体层2908是硼浓度为1015cm-3的硼掺杂硅，则半导体层3402中的最终硼掺杂剂浓度将小于1015cm-3。在本发明的一些实施例中，半导体结构3200可以在大约950至1150摄氏度的温度下退火。此时，半导体结构3200是无结器件(有时称为无结器件)。
图35A和35B示出了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间的“无结X-FET”型半导体结构3200的横截面视图。如图35A和35B所示，如果不期望无结器件，则可以恢复半导体结构3200中的本征硅沟道。在本发明的一些实施例中，半导体结构3200经受氢处理以泵出半导体层3402内的掺杂剂(例如，硼)。
在本发明的一些实施例中，形成若干“无结X-FET”型半导体结构，并且仅这些结构的子集经受氢处理(使用例如掩模或其他隔离技术)。以此方式，一些“无结X-FET”型半导体结构可以沿着具有有源结的侧面常规半导体结构形成。
在本发明的一些实施例中，“无结X-FET”型半导体结构3200(或氢处理之后的常规结构)可以基本上以与图2A-15B中所描绘的“X-FET”型半导体结构200类似的方式完成。“无结X-FET”型半导体结构3200可以包括导电栅极、SAC盖、S/D区域、内部间隔件、栅极间隔件、电介质层和触点(未描绘)。这些特征中的每个特征可以由与图2A-15B中所描绘的“X-FET”型半导体结构200中的相应特征类似的材料和通过基本上类似的方法来制成。
图36示出流程图3600，其示出根据本发明的一个或多个实施例的用于形成半导体器件的方法。半导体器件可以包括非平面沟道区，该非平面沟道区具有第一半导体层、第二半导体层以及位于第一半导体层与第二半导体层之间的鳍状桥接层(例如，如图15A和15B所示)。所述第一半导体层、所述第二半导体层和所述鳍状桥接区的外表面限定所述非平面沟道区的有效沟道宽度。在本发明的一些实施例中，第一半导体层的宽度大于鳍状桥接区的宽度。在本发明的一些实施例中，第二半导体层的宽度大于鳍状桥接区的宽度。在本发明的一些实施例中，第一半导体层的宽度与第二半导体层的宽度相同。
如框3602处所示，在衬底上形成第一牺牲层。如框3604所示，在第一牺牲层上形成纳米片堆叠。纳米片堆叠包括第一半导体层和第二牺牲层。
在框3606处，在纳米片堆叠的第一部分上形成第一鳍状物间隔件。在框3608处，在纳米片堆叠的第二部分上形成第二鳍状物间隔件。如框3610所示，通过去除纳米片堆叠的第三部分形成沟槽。沟槽暴露第一牺牲层的表面。在框3612处，在第一牺牲层的表面上的沟槽中形成第二半导体层。
图37示出了示出根据本发明的一个或多个实施例的用于形成半导体器件的方法的流程图3700。如框3702所示，在衬底上形成半导体层。在框3704处，邻近半导体层形成交替的氧化物层和氮化物层的堆叠。
如框3706所示，移除氧化物层以暴露半导体层的侧壁。在框3708处，使半导体层的暴露侧壁凹陷以界定半导体层的垂直部分及一或多个水平部分。
图38示出根据本发明一个或多个实施例的用于形成半导体器件的方法的流程图3800。如框3802所示，在衬底上形成纳米片堆叠。。第二半导体层包括第一材料。
在框3804处，使第二半导体层的侧壁凹陷。在框3806处，在可操作用于使第一材料均匀地扩散通过第一半导体层和第二半导体层的温度下对该结构进行退火。
图39示出了示出根据本发明的一个或多个实施例的用于形成半导体器件的方法的流程图3900。如框3902所示，在衬底之上形成交替的半导体层和掺杂的半导体层的堆叠。掺杂半导体层包括掺杂剂。
如框3904中所示，使掺杂半导体层的侧壁凹陷。在框3906处，在可操作用于使掺杂剂均匀地扩散通过半导体层和掺杂半导体层的温度下对该结构进行退火。
图40示出了根据本发明的一个或多个实施例的用于说明形成半导体器件的方法的流程图4000。如方框4002所示，在衬底上形成纳米片堆叠。纳米片堆叠包括一个或多个第一半导体层和一个或多个第一牺牲层。
如框4004所示，通过去除一个或多个第一半导体层和一个或多个第一牺牲层的一部分来形成沟槽。所述沟槽暴露所述一个或多个第一牺牲层中的最底部牺牲层的表面。在框4006处，用一个或多个第二半导体层和一个或多个第二牺牲层填充沟槽，使得所述一个或多个第二半导体层中的每一个与所述一个或多个第一半导体层中的一个的侧壁接触。
图41示出根据本发明一个或多个实施例的用于形成半导体器件的方法的流程图4100。如框4102所示，在衬底之上形成第一沟道区。第一沟道区包括第一垂直鳍状物和从第一垂直鳍状物的侧壁延伸的第一纳米片。
如框4104所示，在第一沟道区之上形成第二沟道区。第二沟道区包括第二垂直鳍状物和从第二垂直鳍状物的侧壁延伸的第二纳米片。在框4106处，在第一沟道区和第二沟道区之上形成栅极。所述栅极与所述第一沟道区的最顶面和所述第二沟道区的最底面接触。
本文所述的方法和所得结构可用于制造IC芯片。所得到的IC芯片可以由制造商以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)、作为裸片或以封装形式分布。在后一种情况下，芯片安装在单个芯片封装(诸如塑料载体，具有固定到母板或其他更高级载体的引线)中或多芯片封装(诸如具有表面互连或掩埋互连之一或两者的陶瓷载体)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理器件集成，作为(a)中间产品(诸如母板)或(b)最终产品的一部分。最终产品可以是包括IC芯片的任何产品，范围从玩具和其他低端应用至具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
本文中参考相关附图描述本发明的各种实施例。在不脱离本发明的范围的情况下，可以设计替代实施例。尽管在以下描述和附图中在元件之间阐述了不同连接和位置关系(例如，之上、之下、相邻等)，但是本领域技术人员将认识到，当即使方向改变也保持所述功能时，本文描述的许多位置关系是方向无关的。除非另有说明，这些连接和/或位置关系可以是直接的或间接的，并且本发明在这方面并示意图进行限制。类似地，术语“耦合”及其变体描述了在两个元件之间具有通信路径并且不暗示这些元件之间的直接连接，而在它们之间没有中间元件/连接。所有这些变化被视为说明书的一部分。因而，实体的耦合可以指直接或间接耦合，并且实体之间的位置关系可以是直接或间接位置关系。作为间接位置关系的实例，本说明书中对在层“B”上形成层“A”的引用包括其中一个或多个中间层(例如，层“C”)在层“A”与层“B”之间的情况，只要层“A”和层“B”的相关特征和功能基本上不被这个或这些中间层改变。
以下定义和缩写用于解释权利要求书和说明书。如在此使用的，术语“包含(现在时)”、“包含(进行时)”、“包括(现在时)”、“包括(进行时)”、“具有(现在时)”、“具有(进行时)”、“含有(现在时)”或“含有(进行时)”或其任何其他变体旨在覆盖非排他性的包含。例如，包含一系列元素的组合物、混合物、工艺、方法、制品或设备不一定仅限于那些元素，而是可包括对此类组合物、混合物、工艺、方法、制品或设备未明确列出的或固有的其他元素。
此外，术语“示例性”本文用于指“充当示例、实例或说明。”本文描述为“示例性”的任何实施例或设计不一定被解释为比其他实施例或设计优选或有利。术语“至少一个”和“一个或多个”应理解为包括大于或等于一的任何整数，即.一个、两个、三个、四个等。术语“多个”应理解为包括大于或等于2的任何整数，即两个、三个、四个、五个等。术语“连接”可以包括间接“连接”和直接“连接”。
说明书中对“一个实施例”、“实施例”、“示例性实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可以包括或可以不包括该特定特征、结构或特性。此外，这样的短语不一定指代相同的实施例。进一步，当结合实施例描述特定特征、结构或特性时，认为结合无论是否明确描述的其他实施例来影响这样的特征、结构或特性在本领域技术人员的知识范围内。
出于下文描述的目的，术语“上”、“下”、“右”、“左”、“竖直”、“水平”、“顶部”、“底部”及其派生词应涉及如附图中定向的所描述的结构和方法。术语“上覆”、“顶上”、“在顶上”、“定位在……上”或“定位在……顶上”意指第一元件(如第一结构)存在于第二元件(如第二结构)上，其中介于中间的元件(如界面结构)可以存在于第一元件与第二元件之间。术语“直接接触”是指第一元件(如第一结构)和第二元件(如第二结构)被连接，而在这两个元件的界面处没有任何中间的导电、绝缘或半导体层。
为了便于描述，本文中使用空间相对术语(例如，“在...之下”、“在...下”、“下部”、“在...之上”、“上部”等)来描述如图中所展示的一个元件或特征与另一个元件或特征的关系。将理解的是，空间相对术语旨在涵盖除了附图中所描绘的方向之外的在使用或操作中的设备的不同方向。例如，如果将图中的器件翻转，则被描述为在其他元件或特征“之下”或“下方”的元件将被定向为在其他元件或特征“上方”。因此，术语“下方”可以涵盖上方和下方的方向两者。设备可以以其他方式定向(例如，旋转90度或在其他定向)，并且应当相应地解释本文使用的空间相对描述符。
术语“约”、“基本上”、“大致”及其变体旨在包括与基于在提交本申请时可用的设备的具体量的测量相关联的误差程度。例如，“约”可以包括给定值的±8％或5％、或2％的范围。
短语“选择性至”，例如像“选择性至第二元件的第一元件”意味着可以蚀刻第一元件并且第二元件可以充当蚀刻停止件。
术语“保形”(例如，保形层)意指层的厚度在所有表面上基本上相同，或厚度变化小于层的标称厚度的15％。
术语“外延生长和/或沉积”和“外延形成和/或生长”表示在另一种半导体材料(晶体材料)的沉积表面上生长半导体材料(晶体材料)，其中，生长的半导体材料(晶体覆盖层)具有与沉积表面的半导体材料(晶种材料)基本上相同的晶体特性。在外延沉积工艺中，可以控制由源气体提供的化学反应物，并且可以设置系统参数，使得沉积原子以足够的能量到达半导体衬底的沉积表面，以在表面上四处移动，使得沉积原子将其自身定向为沉积表面的原子的晶体布置。外延生长的半导体材料可以具有与其上形成外延生长的材料的沉积表面基本相同的晶体特性。例如，沉积在{100}方向的晶体表面上的外延生长的半导体材料可以采取{100}方向。在本发明的一些实施例中，外延生长和/或沉积工艺可以对在半导体表面上形成是选择性的，并且可以或可以不在暴露表面(例如二氧化硅或氮化硅表面)上沉积材料。
如本文先前所述，为了简洁起见，本文可或可不详细描述与半导体器件和集成电路(IC)制造有关的常规技术。然而，作为背景，已提供可用于实施本发明的一个或多个实施例的半导体器件制造工艺的更一般描述。尽管可以单独知道用于实现本发明的一个或多个实施例的特定制造操作，但是本发明的操作和/或所得结构的所描述的组合是唯一的。由此，与根据本发明的半导体器件的制造结合描述的操作的独特组合利用对半导体(例如，硅)衬底执行的各种单独已知的物理和化学工艺，其中一些在紧接着下面的段落中描述。
通常，用于形成将被封装到IC中的微芯片的各种工艺落入四个一般类别，即，膜沉积、去除/蚀刻、半导体掺杂和图案化/光刻。沉积是将材料生长、涂覆或以其他方式转移到晶片上的任何工艺。可用的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)以及最近原子层沉积(ALD)等等。去除/蚀刻是从晶片去除材料的任何工艺。实例包括蚀刻工艺(湿式或干式)、化学机械平坦化(CMP)等。反应离子蚀刻(RIE)例如是一种干法蚀刻，其使用化学反应等离子体通过将材料暴露于离子轰击来去除材料(例如半导体材料的掩模图案)，所述离子轰击将材料的部分从暴露的表面移开。等离子体典型地在低压(真空)下由电磁场产生。半导体掺杂是通过掺杂，例如，晶体管源极和漏极(通常通过扩散和/或通过离子注入)来改变电特性。这些掺杂工艺之后是炉退火或快速热退火(RTA)。退火用于活化注入的掺杂剂。使用导体(例如，多晶硅、铝、铜等)和绝缘体(例如，不同形式的二氧化硅、氮化硅等)两者的膜来连接和隔离晶体管及其部件。半导体衬底的各个区域的选择性掺杂允许衬底的导电性随着电压的施加而改变。通过创建这些不同部件的结构，数以百万计的晶体管可以被构建并布线在一起以形成现代微电子器件的复杂电路。半导体光刻法是在半导体衬底上形成三维浮雕图像或图案用于后续将图案转移到衬底。在半导体光刻中，图案由称为光致抗蚀剂的光敏聚合物形成。为了构建构成晶体管的复杂结构以及连接电路的数百万个晶体管的许多线，光刻和蚀刻图案转移步骤被重复多次。将印刷在晶片上的每个图案与先前形成的图案对准，并且缓慢地建立导体、绝缘体和选择性掺杂区域以形成最终器件。
附图中的流程图和框图示出了根据本发明的不同实施例的制造和/或操作方法的可能实现方式。该方法的不同功能/操作在流程图中由方框表示。在一些替代实现方式中，框中所标注的功能可以不以图中所标注的顺序发生。例如，取决于所涉及的功能，连续示出的两个框实际上可以基本上同时执行，或者这些框有时可以以相反的顺序执行。
已出于说明的目的而呈现本发明的不同实施例的描述，但并不旨在穷尽或限于所描述的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对本领域的普通技术人员而言将是显而易见的。选择本文中所使用的术语以最佳地解释实施例的原理、实际应用或在市场中发现的技术上的技术改进，或使得所属领域的其他普通技术人员能够理解本文中所描述的实施例。

Claims (25)

1.一种用于形成半导体器件的方法，所述方法包括：
形成非平面沟道区，所述非平面沟道区包括第一半导体层、第二半导体层以及位于所述第一半导体层与所述第二半导体层之间的鳍状桥接层；
其中，形成所述非平面沟道区包括：
在衬底上形成纳米片堆叠；
通过去除所述纳米片堆叠的一部分来形成沟槽；以及
在所述沟槽中形成第三半导体层；
其中，所述第一半导体层、所述第二半导体层和所述鳍状桥接区的外表面限定所述非平面沟道区的有效沟道宽度。
2.如权利要求1所述的方法，还包括：
在所述纳米片堆叠的第一部分上形成第一鳍状物间隔件；
在所述纳米片堆叠的第二部分上形成第二鳍状物间隔件；以及
在所述纳米片堆叠的侧壁上形成浅沟槽隔离；
其中，所述第一鳍状物间隔件在所述浅沟槽隔离的侧壁上。
3.如权利要求1所述的方法，还包括：
在所述纳米片堆叠与所述衬底之间形成底部牺牲层；
去除所述底部牺牲层以限定空腔；以及
用间隔件材料填充所述空腔以形成底部间隔件。
4.权利要求1的方法，其中所述纳米片堆叠包括第一牺牲层。
5.如权利要求4所述的方法，还包括：
使所述第一牺牲层的侧壁凹进；
在所述第一牺牲层的所述凹陷侧壁上形成内部间隔件；
去除所述第一牺牲层；以及
在所述纳米片堆叠上方形成栅极。
6.一种用于形成半导体器件的方法，所述方法包括：
在衬底上形成半导体层；
在所述半导体层相邻处形成交替的氧化物层和氮化物层的堆叠；
去除所述氧化物层以暴露所述半导体层的侧壁；以及
使所述半导体层的所述暴露的侧壁凹陷以限定所述半导体层的垂直部分和一个或多个水平部分。
7.如权利要求6所述的方法，其中，所述堆叠的最顶层和最底层是氧化物层。
8.如权利要求6所述的方法，其中，所述垂直部分包括垂直鳍状物，并且所述一个或多个水平部分各自包括从所述垂直鳍状物的侧壁延伸的纳米片。
9.如权利要求8所述的方法，还包括在所述垂直鳍状物与所述衬底之间形成电介质层。
10.如权利要求8所述的方法，还包括在所述垂直鳍状物和所述纳米片之上形成栅极。
11.一种用于形成半导体器件的方法，所述方法包括：
在衬底之上形成纳米片堆叠，所述纳米片堆叠包括第一半导体层和第二半导体层，所述第二半导体层包括第一材料；
使所述第二半导体层的侧壁凹陷；以及
在可操作用于使所述第一材料均匀地扩散通过所述第一半导体层和所述第二半导体层的温度下退火。
12.如权利要求11所述的方法，其中，在退火之前，所述第一半导体层包括硅并且所述第二半导体层包括硅锗，并且其中，所述第一材料是锗。
13.如权利要求11所述的方法，其中，所述第二半导体层的所述凹陷部分限定竖直鳍状物。
14.如权利要求13所述的方法，其中，所述第一半导体层包括从所述垂直鳍状物的侧壁延伸的纳米片。
15.如权利要求14所述的方法，还包括在所述垂直鳍状物和所述纳米片上方形成栅极。
16.一种用于形成半导体器件的方法，所述方法包括：
在衬底之上形成交替的半导体层和掺杂的半导体层的堆叠，所述掺杂的半导体层包括掺杂剂；
使所述掺杂半导体层的侧壁凹陷；以及
在可操作用于使所述掺杂剂均匀地扩散通过所述半导体层和所述掺杂半导体层的温度下退火。
17.如权利要求16所述的方法，还包括从所述半导体层和所述掺杂的半导体层中去除所述掺杂剂。
18.如权利要求17所述的方法，其中，去除所述掺杂剂包括氢处理。
19.如权利要求16所述的方法，其中，所述掺杂剂包括硼。
20.如权利要求16所述的方法，还包括在所述半导体层和所述掺杂半导体层之上形成栅极。
21.一种半导体器件，包括：
衬底上方的沟道区，所述沟道区包括垂直鳍状物和一个或多个垂直堆叠的纳米片，所述一个或多个垂直堆叠的纳米片中的每一个从所述垂直鳍状物的侧壁延伸；以及
形成在所述沟道区上方的栅极，所述栅极与所述垂直鳍状物的侧壁以及所述一个或多个垂直堆叠纳米片中的每个的顶表面和底表面接触。
22.如权利要求21所述的半导体器件，还包括在所述垂直鳍状物与所述衬底之间的底部间隔件。
23.如权利要求21所述的半导体器件，还包括：
与所述一个或多个垂直堆叠纳米片的第一侧壁相邻的源极；以及
与所述一个或多个垂直堆叠纳米片的第二侧壁相邻的漏极。
24.如权利要求23所述的半导体器件，还包括：
在所述垂直鳍状物与所述源极之间的第一内部间隔件；以及
位于所述垂直鳍状物与所述漏极之间的第二内部间隔件。
25.如权利要求24所述的半导体器件，其中所述第一内部间隔件位于所述一个或多个垂直堆叠的纳米片的对之间。
CN202080016969.1A 2019-02-27 2020-02-24 具有通过鳍状桥接区耦合的垂直堆叠的纳米片的晶体管沟道 Active CN113491014B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/286,733 2019-02-27
US16/286,733 US10903369B2 (en) 2019-02-27 2019-02-27 Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions
PCT/IB2020/051528 WO2020174354A1 (en) 2019-02-27 2020-02-24 Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions

Publications (2)

Publication Number Publication Date
CN113491014A true CN113491014A (zh) 2021-10-08
CN113491014B CN113491014B (zh) 2024-04-19

Family

ID=72142083

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080016969.1A Active CN113491014B (zh) 2019-02-27 2020-02-24 具有通过鳍状桥接区耦合的垂直堆叠的纳米片的晶体管沟道

Country Status (6)

Country Link
US (1) US10903369B2 (zh)
JP (2) JP7427012B2 (zh)
CN (1) CN113491014B (zh)
DE (1) DE112020000199B4 (zh)
GB (1) GB2595160B (zh)
WO (1) WO2020174354A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023133704A1 (en) * 2022-01-11 2023-07-20 Huawei Technologies Co., Ltd. Field-effect transistor device comprising n-doped fet component and p-doped fet component
WO2024002009A1 (en) * 2022-06-29 2024-01-04 Huawei Technologies Co., Ltd. A multi-gate hybrid-channel field effect transistor

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620590B1 (en) * 2016-09-20 2017-04-11 International Business Machines Corporation Nanosheet channel-to-source and drain isolation
US10957799B2 (en) 2019-02-27 2021-03-23 International Business Machines Corporation Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions
US11257681B2 (en) * 2019-07-17 2022-02-22 International Business Machines Corporation Using a same mask for direct print and self-aligned double patterning of nanosheets
US20210202696A1 (en) * 2019-12-26 2021-07-01 Intel Corporation Gate-all-around integrated circuit structures having removed substrate
CN114765217A (zh) * 2021-01-11 2022-07-19 联华电子股份有限公司 半导体装置
US20230012819A1 (en) * 2021-07-14 2023-01-19 Applied Materials, Inc. REDUCED STRAIN Si/SiGe HETEROEPITAXY STACKS FOR 3D DRAM
US20230163196A1 (en) * 2021-11-24 2023-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with flexible sheet structure
US20230178623A1 (en) * 2021-12-08 2023-06-08 International Business Machines Corporation Gate all-around device with through-stack nanosheet 2d channel

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170076990A1 (en) * 2015-09-10 2017-03-16 International Business Machines Corporation Method and structure to fabricate closely packed hybrid nanowires at scaled pitch
US20180083118A1 (en) * 2016-09-20 2018-03-22 International Business Machines Corporation Nanosheet channel-to-source and drain isolation
US20180261670A1 (en) * 2017-03-07 2018-09-13 International Business Machines Corporation Forming bottom isolation layer for nanosheet technology
CN108695230A (zh) * 2017-04-05 2018-10-23 格芯公司 具有二极管隔离的堆栈式纳米片场效应晶体管
US20180331232A1 (en) * 2017-05-09 2018-11-15 Globalfoundries Inc. Stacked nanosheet field-effect transistor with airgap spacers
US20190058052A1 (en) * 2017-08-18 2019-02-21 Globalfoundries Inc. Inner spacer formation in a nanosheet field-effect transistor

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2046554A1 (en) 1990-07-10 1992-01-11 Masahiro Kugishima Basic cell and arrangement structure thereof
KR100200485B1 (ko) 1996-08-08 1999-06-15 윤종용 모스 트랜지스터 및 그 제조방법
US6846565B2 (en) 2001-07-02 2005-01-25 Board Of Regents, The University Of Texas System Light-emitting nanoparticles and method of making same
US6918946B2 (en) 2001-07-02 2005-07-19 Board Of Regents, The University Of Texas System Applications of light-emitting nanoparticles
US7407847B2 (en) * 2006-03-31 2008-08-05 Intel Corporation Stacked multi-gate transistor design and method of fabrication
US8106381B2 (en) 2006-10-18 2012-01-31 Translucent, Inc. Semiconductor structures with rare-earths
JP2009188223A (ja) 2008-02-07 2009-08-20 Seiko Instruments Inc 半導体装置
KR20090113606A (ko) * 2008-04-28 2009-11-02 삼성전자주식회사 반도체 구조물 및 이의 형성 방법, 이를 포함하는 반도체소자 및 그 제조 방법.
US8212336B2 (en) 2008-09-15 2012-07-03 Acorn Technologies, Inc. Field effect transistor source or drain with a multi-facet surface
US8722472B2 (en) 2011-12-16 2014-05-13 International Business Machines Corporation Hybrid CMOS nanowire mesh device and FINFET device
WO2013154574A1 (en) 2012-04-13 2013-10-17 Intel Corporation Conversion of strain-inducing buffer to electrical insulator
KR101932229B1 (ko) * 2012-08-28 2019-03-21 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체 장치 및 그 제조방법
JP6251604B2 (ja) * 2013-03-11 2017-12-20 ルネサスエレクトロニクス株式会社 フィンｆｅｔ構造を有する半導体装置及びその製造方法
US8778768B1 (en) 2013-03-12 2014-07-15 International Business Machines Corporation Non-replacement gate nanomesh field effect transistor with epitixially grown source and drain
CN104282559A (zh) * 2013-07-02 2015-01-14 中国科学院微电子研究所 堆叠纳米线mos晶体管及其制作方法
KR20200124333A (ko) * 2013-12-19 2020-11-02 인텔 코포레이션 하이브리드 기하 구조 기반의 활성 영역을 갖는 비평면 반도체 디바이스
US9287357B2 (en) 2014-06-16 2016-03-15 Samsung Electronics Co., Ltd. Integrated circuits with Si and non-Si nanosheet FET co-integration with low band-to-band tunneling and methods of fabricating the same
US9502518B2 (en) 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
US9647098B2 (en) * 2014-07-21 2017-05-09 Samsung Electronics Co., Ltd. Thermionically-overdriven tunnel FETs and methods of fabricating the same
US9391176B2 (en) * 2014-10-23 2016-07-12 Globalfoundries Inc. Multi-gate FETs having corrugated semiconductor stacks and method of forming the same
DE112015007226T5 (de) 2015-12-23 2018-09-13 Intel Corporation Fertigung von nicht-planaren IGZO-Vorrichtungen für eine verbesserte Elektrostatik
US20170207313A1 (en) 2016-01-15 2017-07-20 Qualcomm Incorporated NANOWIRE METAL-OXIDE SEMICONDUCTOR (MOS) FIELD-EFFECT TRANSISTORS (FETs) (MOSFETs) EMPLOYING A NANOWIRE CHANNEL STRUCTURE EMPLOYING RECESSED CONDUCTIVE STRUCTURES FOR CONDUCTIVELY COUPLING NANOWIRE STRUCTURES
US10217817B2 (en) * 2016-01-27 2019-02-26 International Business Machines Corporation Sacrificial layer for channel surface retention and inner spacer formation in stacked-channel FETs
US9685539B1 (en) * 2016-03-14 2017-06-20 International Business Machines Corporation Nanowire isolation scheme to reduce parasitic capacitance
US9735269B1 (en) 2016-05-06 2017-08-15 International Business Machines Corporation Integrated strained stacked nanosheet FET
US10388729B2 (en) * 2016-05-16 2019-08-20 Globalfoundries Inc. Devices and methods of forming self-aligned, uniform nano sheet spacers
US9947743B2 (en) 2016-06-16 2018-04-17 International Business Machines Corporation Structures and methods for long-channel devices in nanosheet technology
US10069015B2 (en) 2016-09-26 2018-09-04 International Business Machines Corporation Width adjustment of stacked nanowires
US10049944B2 (en) 2016-10-05 2018-08-14 Globalfoundries Inc. Method of manufacturing selective nanostructures into finFET process flow
US10002939B1 (en) 2017-02-16 2018-06-19 International Business Machines Corporation Nanosheet transistors having thin and thick gate dielectric material
US10249739B2 (en) 2017-03-01 2019-04-02 International Business Machines Corporation Nanosheet MOSFET with partial release and source/drain epitaxy
KR102400558B1 (ko) * 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
EP3389095A1 (en) * 2017-04-12 2018-10-17 ASML Netherlands B.V. Manufacturing method for a finfet, finfet and device comprising a finfet
US10074575B1 (en) 2017-06-21 2018-09-11 International Business Machines Corporation Integrating and isolating nFET and pFET nanosheet transistors on a substrate
US10546942B2 (en) * 2017-07-25 2020-01-28 International Business Machines Corporation Nanosheet transistor with optimized junction and cladding defectivity control
US10177227B1 (en) 2017-08-28 2019-01-08 Applied Materials, Inc. Method for fabricating junctions and spacers for horizontal gate all around devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170076990A1 (en) * 2015-09-10 2017-03-16 International Business Machines Corporation Method and structure to fabricate closely packed hybrid nanowires at scaled pitch
US20180083118A1 (en) * 2016-09-20 2018-03-22 International Business Machines Corporation Nanosheet channel-to-source and drain isolation
US20180261670A1 (en) * 2017-03-07 2018-09-13 International Business Machines Corporation Forming bottom isolation layer for nanosheet technology
CN108695230A (zh) * 2017-04-05 2018-10-23 格芯公司 具有二极管隔离的堆栈式纳米片场效应晶体管
US20180331232A1 (en) * 2017-05-09 2018-11-15 Globalfoundries Inc. Stacked nanosheet field-effect transistor with airgap spacers
US20190058052A1 (en) * 2017-08-18 2019-02-21 Globalfoundries Inc. Inner spacer formation in a nanosheet field-effect transistor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023133704A1 (en) * 2022-01-11 2023-07-20 Huawei Technologies Co., Ltd. Field-effect transistor device comprising n-doped fet component and p-doped fet component
WO2024002009A1 (en) * 2022-06-29 2024-01-04 Huawei Technologies Co., Ltd. A multi-gate hybrid-channel field effect transistor

Also Published As

Publication number Publication date
DE112020000199B4 (de) 2022-02-24
WO2020174354A1 (en) 2020-09-03
GB2595160A (en) 2021-11-17
DE112020000199T5 (de) 2021-08-19
GB202111646D0 (en) 2021-09-29
GB2595160B (en) 2024-05-22
JP2022523347A (ja) 2022-04-22
JP7427012B2 (ja) 2024-02-02
US20200274000A1 (en) 2020-08-27
US10903369B2 (en) 2021-01-26
CN113491014B (zh) 2024-04-19
JP2023179665A (ja) 2023-12-19

Similar Documents

Publication Publication Date Title
US11121044B2 (en) Vertically stacked nanosheet CMOS transistor
CN113491014B (zh) 具有通过鳍状桥接区耦合的垂直堆叠的纳米片的晶体管沟道
US9653480B1 (en) Nanosheet capacitor
US20180277656A1 (en) Uniform low-k inner spacer module in gate-all-around (gaa) transistors
US10957799B2 (en) Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions
US10741677B2 (en) Stacked silicon nanotubes
AU2020423612B2 (en) Nanosheet transistor with self-aligned dielectric pillar
CN115398648A (zh) 具有不对称栅极叠置体的纳米片晶体管
US11031295B2 (en) Gate cap last for self-aligned contact
US10903331B2 (en) Positioning air-gap spacers in a transistor for improved control of parasitic capacitance
US11575003B2 (en) Creation of stress in the channel of a nanosheet transistor
US10950506B2 (en) Forming single and double diffusion breaks
US10978572B2 (en) Self-aligned contact with metal-insulator transition materials
US20230187514A1 (en) Co-integrating gate-all-around nanosheet transistors and comb nanosheet transistors
WO2023098600A1 (en) Stacked nanosheet transistor with defect free channel

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant