KR100793336B1 - 발광 트랜지스터 - Google Patents
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Abstract
본 발명은 발광 트랜지스터에 관한 것으로서, 기판 상에 형성된 제1 도전형의 컬렉터층과, 상기 컬렉터층 상에 형성된 제2 도전형의 베이스층과, 상기 베이스층 상에 형성된 제1 도전형의 이미터층을 포함하고, 상기 컬렉터층, 베이스층 및 이미터층 중 적어도 한 층은 복수의 나노 막대 구조로 이루어진 것을 특징으로 하는 발광 트랜지스터를 제공한다.
발광 트랜지스터, 나노(nano) 막대, 이미터, 컬렉터, 베이스
Description
도 1은 본 발명의 일 실시예에 따른 발광 트랜지스터의 구조를 나타낸 사시도.
도 2의 (a) 및 (b)는 본 발명의 일 실시예에 따른 발광 트랜지스터의 등가회로 및 I-V 곡선을 나타낸 도면.
도 3은 본 발명의 일 실시예에 따른 발광 트랜지스터의 구조의 제1 변형예를 나타낸 사시도.
도 4는 본 발명의 일 실시예에 따른 발광 트랜지스터의 구조의 제2 변형예를 나타낸 사시도.
도 5는 본 발명의 일 실시예에 따른 발광 트랜지스터의 구조의 제3 변형예를 나타낸 사시도.
도 6은 본 발명의 일 실시예에 따른 발광 트랜지스터의 구조의 제4 변형예를 나타낸 사시도.
도 7은 본 발명의 일 실시예에 따른 발광 트랜지스터의 구조의 제5 변형예를 나타낸 사시도.
도 8은 본 발명의 일 실시예에 따른 발광 트랜지스터의 구조의 제6 변형예를 나타낸 사시도.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 기판 110: 컬렉터층
120: 베이스층 130: 이미터층
본 발명은 반도체 발광 트랜지스터에 관한 것으로, 보다 상세하게는, 광학적 특성 및 전기적 특성의 증폭 및 스위칭 기능이 가능한 나노 구조의 발광 트랜지스터에 관한 것이다.
일반적으로, 발광 다이오드(Light Emitting Diode : LED)는 반도체의 p-n 접합구조를 이용하여 주입된 소수캐리어(전자 또는 정공)를 만들어내고, 이들의 재결합에 의하여 발광시키는 전자부품이다. 즉, 특정 원소의 반도체에 순방향 전압을 가하면 양극과 음극의 접합 부분을 통해 전자와 정공이 이동하면서 서로 재결합하는데 전자와 정공이 떨어져 있을 때 보다 작은 에너지가 되므로 이때 발생하는 에너지의 차이로 인해 빛을 방출한다.
이러한 LED는 저전압으로 고효율의 광을 조사할 수 있으므로 가전제품, 리모콘, 전광판, 표시기, 각종 자동화기기 등에 널리 이용되고 있다.
한편, 현재 대부분의 반도체 전자 소자는 트랜지스터를 중심으로 이루어지고 있으며, 질화물 반도체를 포함한 Ⅲ-Ⅴ족 계열 및 Ⅱ-Ⅵ족 계열로 이루어진 트랜지스터도 제작되어 다양한 분야에 쓰이고 있다.
그러나, 발광을 목적으로 하는 트랜지스터의 경우 연구가 전무하며, 당 기술분야에서는 광학적(발광) 특성 및 전기적 특성의 증폭 및 스위칭 기능이 가능한 새로운 방안이 요구되고 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로서, 본 발명의 목적은, 광학적 특성 및 전기적 특성의 증폭 및 스위칭 기능이 가능한 나노 구조의 발광 트랜지스터를 제공하는 데 있다.
상기 목적을 달성하기 위해 본 발명은, 기판 상에 형성된 제1 도전형의 컬렉터층과, 상기 컬렉터층 상에 형성된 제2 도전형의 베이스층과, 상기 베이스층 상에 형성된 제1 도전형의 이미터층을 포함하고, 상기 컬렉터층, 베이스층 및 이미터층 중 적어도 한 층은 복수의 나노 막대 구조로 이루어진 것을 특징으로 하는 발광 트랜지스터를 제공한다.
또한, 상기 본 발명의 발광 트랜지스터에서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형이거나, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것이 바람직하다.
또한, 상기 본 발명의 발광 트랜지스터에서, 상기 컬렉터층, 베이스층 및 이미터층은, Ⅱ-Ⅵ족 또는 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 것이 바람직하다.
또한, 상기 본 발명의 발광 트랜지스터에서, 상기 컬렉터층과 베이스층 사이 계면 또는 상기 베이스층과 이미터층 사이 계면에 발광층을 더 포함하는 것이 바람직하다.
또한, 상기 본 발명의 발광 트랜지스터에서, 상기 발광층은 복수의 나노 막대 구조로 이루어지며, Ⅱ-Ⅵ족 또는 Ⅲ-Ⅴ족 화합물 반도체로 형성된 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.
이제 본 발명의 일 실시예에 따른 발광 트랜지스터에 대하여 도 1 및 도 2를 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 발광 트랜지스터의 구조를 나타낸 사시 도이고, 도 2의 (a) 및 (b)는 본 발명의 일 실시예에 따른 발광 트랜지스터의 등가회로 및 I-V 곡선을 나타낸 도면이다.
우선, 도 1에 도시한 바와 같이, 본 발명에 따른 발광 트랜지스터는, 기본적으로 쌍극성 접합(bipolar junction)구조를 갖는다.
즉, 본 발명에 따른 반도체 발광 트랜지스터는, 기판(100)과, 상기 기판 상에 형성된 제1 도전형의 컬렉터(collector)층(110)과, 상기 컬렉터층(110) 상에 형성된 제2 도전형의 베이스(base)층(120) 및 상기 베이스층(120) 상에 형성되며 상기 컬렉터층(110)과 동일한 제1 도전형의 이미터(emitter)층(130)을 포함한다.
여기서, 상기 컬렉터층(110)과, 베이스층(120) 및 이미터층(130)은 Ⅱ-Ⅵ족 또는 Ⅲ-Ⅴ족 화합물 반도체로 이루어질 수 있으며, 상기 Ⅱ-Ⅵ족 화합물 반도체로는 ZnSe, ZnTe, ZnSeTe, ZnS, ZnO, CdSe, CdS, CdTe, ZnCdS, ZnCdSe, ZnCdSeTe 및 ZnCdSTe 등이 이용될 수 있고, 상기 Ⅲ-Ⅴ족 화합물 반도체로는 GaAs, GaAlAs, GaInAs, InAs, InP, InSb, GaSb, GaInSb, GaN 및 GaInN 등이 이용될 수 있다.
또한, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것으로서, 상기 컬렉터층(110) 및 이미터층(130)은 n형 반도체로 이루어지고, 상기 베이스층(120)은 p형 반도체로 이루어질 수 있다. 상기 n형 반도체인 경우는 Si, Ge, Sn 등으로 도핑되고, p형 반도체인 경우는 Mg, Zn, Be 등으로 도핑될 수 있다.
한편, 이와 반대로, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것으로서, 상기 컬렉터층(110) 및 이미터층(130)은 p형 반도체로 이루어지고, 상기 베이스층(120)은 n형 반도체로 이루어질 수도 있다.
상기 이미터층(130)은 정공 또는 전자를 주입시키는 영역이고, 상기 컬렉터층(110)은 주입된 정공 또는 전자를 집속하는 영역이며, 상기 베이스층(120)은 상기 이미터층(130)과 컬렉터층(110)의 중간 영역이다.
특히, 본 발명에 따른 상기 컬렉터층(110), 베이스층(120) 및 이미터층(130) 중 적어도 한 층은 복수의 나노 막대 구조로 이루어져 있다.
이와 같이, 상기 컬렉터층(110), 베이스층(120) 및 이미터층(130) 중 적어도 한 층이 양자점(quantum point) 및 양자우물(quantum well)과 같은 저차원 나노 구조인 나노 막대 구조로 형성되면, 나노 막대 구조 내에 전자들을 효과적으로 포획할 수 있고, 재결합(recombination)에 의한 발광효율을 향상시킬 수 있다.
본 발명의 일 실시예에 따른 도 1에서는, 상기 컬렉터층(110), 베이스층(120) 및 이미터층(130) 중 이미터층(130)이 복수의 나노 막대 구조로 이루어진 상태를 도시하고 있다.
또한, 도 3 내지 도 8은 본 발명의 일 실시예에 따른 발광 트랜지스터의 구조의 변형예들을 나타낸 사시도로, 도 3은, 상기 컬렉터층(110), 베이스층(120) 및 이미터층(130) 중 베이스층(120)이 복수의 나노 막대 구조로 이루어진 상태, 도 4는 상기 컬렉터층(110), 베이스층(120) 및 이미터층(130) 중 컬렉층(110)이 복수의 나노 막대 구조로 이루어진 상태, 도 5는 상기 컬렉터층(110), 베이스층(120) 및 이미터층(130) 중 컬렉터층(110) 및 이미터층(130)이 복수의 나노 막대 구조로 이루어진 상태, 도 6은 상기 컬렉터층(110), 베이스층(120) 및 이미터층(130) 중 베이스층(120) 및 이미터층(130)이 복수의 나노 막대 구조로 이루어진 상태, 도 7은 상기 컬렉터층(110), 베이스층(120) 및 이미터층(130) 중 컬렉터층(110) 및 베이스층(120)이 복수의 나노 막대 구조로 이루어진 상태 및 도 8은 상기 컬렉터층(110), 베이스층(120) 및 이미터층(130) 모두가 복수의 나노 막대 구조로 이루어진 상태를 도시하고 있다.
한편, 도시하지는 않았으나, 본 발명에 따른 발광 트랜지스터는, 상기 컬렉터층(110)과 베이스층(120)의 사이 계면, 또는 상기 베이스층(120)과 이미터층(130) 사이 계면에 형성된 발광층(activation layer)을 더 포함한다. 즉, 본 발명은 상기 컬렉터층(110)과 베이스층(120)의 사이 계면 및 베이스층(120)과 이미터층(130) 사이 계면 모두에 발광층을 더 포함하거나, 상기 컬렉터층(110)과 베이스층(120)의 사이 계면 또는 상기 베이스층(120)과 이미터층(130)의 사이 계면에만 발광층 만을 더 포함할 수도 있다. 이때, 상기 발광층 또한, 상기 컬렉터층(110)과, 베이스층(120) 및 이미터층(130)과 마찬가지로 Ⅱ-Ⅵ족 또는 Ⅲ-Ⅴ족 화합물 반도체로 이루어질 수 있다.
도 2의 (a) 및 (b)는 본 발명의 실시예에 따른 반도체 발광 트랜지스터의 등가회로 및 I-V 곡선을 나타낸 도면이다.
도 2의 (a) 및 (b)를 참조하면, 컬렉터(C), 베이스(B) 및 이미터(E)의 3 단자를 구비하는 본 발명에 따른 발광 트랜지스터는, 상기 베이스(B) 단자의 조절을 통해 발광층에서 발생되는 빛의 세기를 조절할 수 있으며, 컬렉터(C) 전류의 크기는 베이스(B) 전압으로 조절된다.
즉, 이미터(E)와 컬렉터(C)에 흐르는 캐리어는 전자와 정공이며 베이스(B)에 전압을 걸어주면, 베이스(B)의 장벽의 높이가 낮아져 이미터(E)에서 컬렉터(C)로 흐르는 캐리어의 이동이 용이하게 되어 컬렉터(C)에 흐르는 전류가 증폭되는 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 발광 트랜지스터는, 컬렉터층(110), 베이스층(120) 및 이미터층(130)을 구비하는 쌍극성 접합구조를 가지며, 상기 컬렉터층(110)과 베이스층(130) 및 이미터층(130) 중 적어도 한 층을 복수의 나노 막대 구조로 형성함으로써, 각 단자의 바이어스 방향에 따라 광학적, 전기적 출력을 증폭하거나 온(on)에서 오프(off) 상태로, 그리고 다시 원상태로 스위칭시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 개시된 실시예에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 발광 트랜지스터에 의하면, 컬렉터층, 베이스층 및 이미터층을 구비하는 쌍극성 접합구조의 상기 컬렉터층과 베이 스층 및 이미터층 중 적어도 한 층을 복수의 나노 막대 구조로 형성함으로써, 광학적 특성 및 전기적 특성을 동시에 얻을 수 있다.
또한, 본 발명은 베이스 단자의 조절로 빛의 세기를 조절할 수 있으며, 각 단자의 바이어스 방향에 따라 광학 및 전기적 출력을 증폭하거나 온(on)에서 오프(off) 상태로, 그리고 다시 원상태로 스위칭시킬 수가 있다.
Claims (8)
- 기판 상에 형성된 제1 도전형의 컬렉터층;상기 컬렉터층 상에 형성된 제2 도전형의 베이스층;상기 베이스층 상에 형성된 제1 도전형의 이미터층;을 포함하고,상기 컬렉터층, 베이스층 및 이미터층 중 적어도 한 층은 복수의 나노 막대 구조로 이루어진 것을 특징으로 하는 발광 트랜지스터.
- 제1항에 있어서,상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 발광 트랜지스터.
- 제1항에 있어서,상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 발광 트랜지스터.
- 제1항에 있어서,상기 컬렉터층, 베이스층 및 이미터층은, Ⅱ-Ⅵ족 또는 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 것을 특징으로 하는 발광 트랜지스터.
- 제1항에 있어서,상기 컬렉터층과 베이스층 사이 계면에 형성된 발광층을 더 포함하는 것을 특징으로 하는 발광 트랜지스터.
- 제1항에 있어서,상기 베이스층과 이미터층 사이 계면에 형성된 발광층을 더 포함하는 것을 특징으로 하는 발광 트랜지스터.
- 제5항 또는 제6항에 있어서,상기 발광층은, 복수의 나노 막대 구조로 이루어진 것을 특징으로 하는 발광 트랜지스터.
- 제7항에 있어서,상기 발광층, Ⅱ-Ⅵ족 또는 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 것을 특징으로 하는 발광 트랜지스터.
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