JP2007158116A - 線状構造体の配向制御方法、電気素子及び電界効果型トランジスタ - Google Patents

Abstract

【課題】半導体ナノワイヤ等の線状構造体を配置するときに、その位置やや数量をコントロールする。
【解決手段】基板上にゲート電極と絶縁層が形成された基体を用意し、その上にソース電極１１とドレイン電極１２を形成する。ソース電極の端部付近に凹凸形成部分２４−１とドレイン電極の端部付近に凹凸形成部分２４−２を形成し、次にＳｉナノワイヤ２５を分散させた分散液２３を、チャネルの中心部分に滴下させる。そして、凹凸形成部分の凹部に分散液中のＳｉナノワイヤ２５を挿入させる。そして、凹部に整列配向したＳｉナノワイヤ２５を、両電極に接合させる。
【選択図】図９

Description

本発明は、線状構造体の配列制御方法、電気素子及び電界効果型トランジスタに関する。本発明の線状構造体の配列制御方法は、例えば、シリコンナノワイヤ等の量子細線を用いたトランジスタの製法に適用して好適なものである。

今や産業の基幹となっているエレクトロニクスの進歩を支えてきた大規模集積回路（ＬＳＩ）は、素子の微細化によって大容量、高速、低消費電力の性能を飛躍的に向上させてきた。しかしながら、素子のサイズが０．１μｍ以下になると、従来の素子の動作原理の限界に到達すると考えられることから、新しい動作原理に基づいた素子の研究が活発に行われている。具体的には、半導体結晶中に電子のド・ブロイ波の波長と同程度の幅の電子を閉じ込めることで、電子の運動の自由度を制限し、これによって生じる量子効果を利用した量子細線デバイスを形成することが、近年検討されている。量子細線は、そのナノメートルサイズによる効果によって、バルクとは異なった新しい物性を得ることができる。例えば、半導体結晶内での電子波の波長は約１０ｎｍであるから、断面の径が約１０ｎｍ程度の量子細線内に電子を生じさせると、電子はほとんど散乱されずに量子細線内を閉じ込められたままで進行するので、電子波の位相を維持することができる。基板上にこの量子細線を多数配列させてなるゲート電極と、その下部にキャリアを伝える伝導層とを作り、伝導層のキャリア数をゲート電極に印加する電圧により増減させることで、高速動作性で低雑音性に優れた特性の良いトランジスタを作製することができる。

シリコン（Ｓｉ）の量子細線（以下、Ｓｉナノワイヤと称す）の製造方法としては、例えば、ＶＬＳ（Vapor-Liquid-Solid）法（非特許文献１参照）を用いて、Ｓｉ基板上に直接成長させる方法が提案されている。これは、Ｓｉ基板上に金（Ａｕ）を蒸着して、Ｓｉ基板の表面にＳｉとＡｕとの溶融合金滴を形成した後、Ｓｉの原料ガスを供給しつつ加熱して、Ｓｉナノワイヤを成長させる方法である。過去においては、Ｓｉの原料ガスとして、四塩化ケイ素（SiC₄）を用いたものが報告されている（非特許文献２および非特許文献３）。この場合、Ｓｉナノワイヤの直径および形成位置は、溶融合金滴の大きさおよび位置によって決定される。最近の製法としては、基板上に単分散させたＡｕナノ粒子を触媒として、高温ＣＶＤ法を用いてＳｉＨ₄ガス中で単結晶Ｓｉナノワイヤを成長させ、表面をプラズマ酸化処理することで、Ｓｉナノワイヤを形成している（非特許文献４参照）。

このほかにもＳｉナノワイヤの製造方法は数多く知られており、Ｓｉと溶融合金滴を形成する金属には、金（Ａｕ）のほかに銀（Ａｇ）やインジウム（Ｉｎ）などがある。また原料ガスとしては、四塩化ケイ素（ ＳｉＣ₄）以外に、シラン（ ＳｉＨ₄ ）や、ジシラン（ Ｓｉ₂ Ｈ₆ ）やトリシラン（ Ｓｉ₃ Ｈ₈ ）などでもナノワイヤの成長が起こることが良く知られている。

しかしながら、Ｓｉナノワイヤを用いたトランジスタで他の素子を駆動する場合、Ｓｉナノワイヤ１本当たりに流すことができる電流量に制限があるため、複数のＳｉナノワイヤを使って１つの素子のスイッチングを行なう場合が出てくる。従来は、上述したように、溶融合金滴の大きさおよび形成位置を制御することができなかったので、太さの揃ったSiナノワイヤを周期的に形成することができないという問題があった。そのため、Ｓｉナノワイヤを用いたトランジスタは実用的な素子として活用することができなかった。

こうした中、複数のＳｉナノワイヤを大面積基板上にアッセンブリする方法として、作製したＳｉナノワイヤを含有した溶液を大面積基板上に滴下し、Ｓｉナノワイヤを所望の方向に配列させる方法が、Lieberらにより提案されている（非特許文献５、６、７参照）。

ラングミュアー・ブロジェット（Langmuir-Blodget）法を利用したこれらの方法で、LieberらはＳｉナノワイヤを一方向に配列（パターニング）させて、あらかじめ形成した電極位置に複数同時にアッセンブリすることを提案している。
E.I.Givargizov, J.Vac.Sci.Techno, B11(2), 449 Wagner et.al, Appl.Phys.Lett.4, 89(1964) E.I.Givargizov, J.Cryst.Growth, 31, 20(1975) Charles Lieber, Appl. Phys. Lett., 78, 2214-2216(2001) Charles Lieber, Nano Letters, Vol.3, 951, No.7(2003) Charles Lieber, Science, 291, 630-633(2001) Duan,X. et.al, Nature, 425, 274-278(2003)

しかしながら、非特許文献５、６、７で提案された方法では、Ｓｉナノワイヤを長手方向に平行に揃えることはできるが、Ｓｉナノワイヤ同士の間隔や数量をコントロールすることができなかった。

本発明は、上記問題点に鑑みて鋭意検討した結果得られたものであり、Siナノワイヤ等の線状構造体を、あらかじめ形成された電極間上に所望の間隔と所望の数量配置させることのできる素子構造体及び製造方法を提供するものである。

本発明の線状構造体の配向制御方法は、線状構造体を分散させた分散液を、該線状構造体の少なくとも一部が挿入可能な凹部が形成された基体の、該凹部を含む領域に滴下する第１工程と、
前記基体の前記凹部に前記線状構造体の少なくとも一部を配置する第２工程と、
を有することを特徴とする。

本発明の電気素子は、線状構造体が一対の第１電極及び第２電極に接続されてなる電気素子において、
基体上に前記第１電極及び第２電極が対向して設けられており、
前記第１電極又は／及び前記第２電極の電極対向側の少なくとも端部の一部に、前記線状構造体の端部が挿入される凹部が設けられていることを特徴とする。

また本発明の電気素子は、線状構造体が一対の第１電極及び第２電極に接続されてなる電気素子において、
基体上に前記第１電極及び第２電極が対向して設けられており、
前記第１電極と前記第２電極との間の基体面の少なくとも一部に、前記線状構造体の両端部が前記第１電極と前記第２電極とにそれぞれ接するように、前記線状構造体の一部が挿入される凹部が設けられていることを特徴とする。

本発明の電界効果型トランジスタは、半導体ナノワイヤをチャネル領域として用いる電界効果型トランジスタにおいて、
基体上にソース電極及びドレイン電極が対向して設けられており、前記ソース電極又は／及び前記ドレイン電極の少なくとも電極対向側の端部に、前記半導体ナノワイヤの端部が挿入される凹部が設けられていることを特徴とする。

また本発明の電界効果型トランジスタは、半導体ナノワイヤをチャネル領域として用いる電界効果型トランジスタにおいて、
基体上にソース電極及びドレイン電極が対向して設けられており、
前記ソース電極とドレイン電極との間の基体面の少なくとも一部に、前記半導体ナノワイヤの両端部が前記ソース電極と前記ドレイン電極とにそれぞれ接するように、前記半導体ナノワイヤの一部が挿入される凹部が設けられていることを特徴とする。

本発明は、半導体ナノワイヤ等の線状構造体を配置させたい基体に、あらかじめ所望の大きさの凹凸形状を形成し、その凹部に線状構造体を落とし込み、位置決めとその位置安定化を図ったものである。

本発明によれば、半導体ナノワイヤ等の線状構造体を、基体の所定の方位でかつ所定の間隔、すなわち、所定の位置に整列させ、固定することが可能となる。予め形成する基体の凹凸形状は、フォトリソグラフィーやドライエッチング等の汎用の装置と手法で形成することが可能であることから、本素子の形成には特別な工程を必要とせず、安価に提供することが可能である。また、この線状構造体をトランジスタのチャネル領域として用いることにより、高性能の量子装置や電子応用装置を実現することが可能となる。

以下に実施形態を挙げて本発明を具体的に説明するが、本発明はこれら実施形態に限定されるものではない。

本発明の実施形態として主として、電界効果型トランジスタである半導体ナノワイヤトランジスタの場合を例にとって説明する。本発明の第１の実施形態は、主として、電界効果型トランジスタである半導体ナノワイヤトランジスタの製造方法及び構成に関するものであるが、線状構造体の形態や材料、その配向制御方法等は半導体ナノワイヤトランジスタ以外にも適用される。例えば後述するナノワイヤキャパシタを電極に接続したものを電気素子として本発明を適用することができる。

図２に示した通り、ソース電極１１上の端部の一部（図２の凹凸形成部分１４）に、凹凸形状を形成し（例えば図３の（ａ）の断面形状）、Siナノワイヤ等の量子細線を分散させた分散液１３をノズル等を用いて滴下する（図１）。その後、外部から超音波振動等の振動を該基板に与えることで（必ずしも振動を与えなくともよい）、半導体（Si等）ナノワイヤ１５の全体数量の一部が基板の凹凸部分の凹部に滑り落ちる（図５）。その後、凹部以外の基板上に残存する半導体ナノワイヤを溶剤等で除去することで、図４に示した様な所望の位置に半導体ナノワイヤを整列させた素子を提供することが可能となる。

本実施形態の場合は半導体ナノワイヤトランジスタの例を取り上げたので半導体ナノワイヤが線状構造体となる。しかし、本発明において、線状構造体の材料は、特に限定されず、その用途によって適宜決められる。そして、半導体（元素半導体、化合物半導体）、金属、絶縁体などのいずれであってもよく、これら２種類以上用いたものであっても良い。例えば、半導体ナノワイヤトランジスタに用いる半導体ナノワイヤ、あるいはさらにゲート絶縁層やゲート電極が形成されたものが線状構造体となる。また、導電性ナノワイヤに誘電体層、電極層が形成され、導電性ナノワイヤの一部と電極層とを２つの電極とするナノワイヤキャパシタが線状構造体となる。

また、この線状構造体は、あらかじめ素子構造の全部または一部が作り込まれたものであっても、素子構造が全く作り込まれていないものであってもよい。例えば、トランジスタでは軸方向に順次設けられたソース領域、チャネル領域およびドレイン領域が作り込まれたり、太陽電池では軸方向に交互に設けられたｐ型層とｎ型層とからなるｐｎ接合が作りこまれたりしてもよい。

線状構造体の直径は必要に応じて選ぶことができるものであるが、典型的には、最大径が１μｍ以下、より好適には５００ｎｍ以下、さらに好適には100ｎｍ以下である。一方、取り扱いの容易さや製造の容易などの観点からは、小さすぎないことが望ましく、そのため好適には１ｎｍ以上である。

線状構造体は、柱状半導体や針状半導体が好適に用いられ、最も典型的には量子細線やナノワイヤである。この線状構造体の長さは必要に応じて選ぶことができるものであるが、例えば数ｍｍ程度以下、典型的には１０μｍ程度以下である。なお、TFTに利用する場合の、ソース電極、ドレイン電極の厚さは、流す電流にも依存するが、数nm以上1μm以下、好ましくは500nm以下であるのがよい。

Siナノワイヤ等の線状構造体を分散させた分散液１３（図１）は、ノズル等を用いて基体上にインクジェット法やノズル印刷法等の手法でパルス的にあるいは連続的に滴下（あるいは塗布）される。滴下された分散液の大きさ（液量と粘度）は、図１に示したように、滴下後の直径が、線状構造体を配置させたい部分の幅と同等以上であれば良い。半導体ナノワイヤトランジスタの場合、ソース電極、ドレイン電極の幅と同等以上であればよく、例えば、10μm〜500μm、好ましくは、20μm〜100μm程度である。

基体上に形成する凹凸形状は、Siナノワイヤ等の線状構造体が外部振動等で滑り落ちた後、動かなくなる程度の大きさや形状であることが望ましい。

凹部の形状としては、図３に示したようなＶ型（(ａ)、(ａ)’）、U型（(ｂ)、(ｂ)’）矩形型（(ｃ)、(ｃ)’）等、いずれでも良く、特に限定されない。図５に示したように、凹凸部分の幅Ｗ1はナノワイヤ等の線状構造体の直径Ｒ1以上であり（W1＞R1）、溝深さＨ1は、ナノワイヤの半径以上であることが好ましい（H1×1/2＜R1）。なお、線状構造体は必ずしも断面が円状でなくてもよく、断面が角型形状である場合もある。

凹部に落下してとどまるSiナノワイヤ等の線状構造体の本数は、凹部1本に対して何本であっても良い。半導体ナノワイヤトランジスタの場合、凹部1本に対して同数量（例えば1本）のSiナノワイヤを配置することができれば、トランジスタとしての電流量を揃えることができて好ましい。

これらの凹凸形状は、通常のフォトリソグラフィーやエッチング等で形成することが可能であり、その形状コントロールは、エッチング条件（ガス種、圧力、レート等）を選ぶことで可能である。フォトリソグラフィーの場合、図１７に示したように、レジストを塗布して、所望の凹凸形状をフォトマスクを利用して露光し、現像する。その凹部にSiナノワイヤを振動落下させた後、レジストを溶剤除去することで、所望の位置にSiナノワイヤを配置させることが出来る。一方、エッチングで直接トランジスタの構造体等の基体上に凹凸を形成する場合は、図６に示したように、所望の形状のマスクを用意し、ガス等を導入してドライエッチング（プラズマエッチングあるいはイオンエッチング等）を行なう。上記レジストを利用した場合は、Siナノワイヤ等の線状構造体の下に凹凸形状は残らないが、エッチングの場合は、Siナノワイヤ等の線状構造体の下に凹凸形状が残る。

ここで、形成した凹部に落下配列しなかった余分なSiナノワイヤ等の線状構造体は、溶剤で除去する。この時、凹部に配列したSiナノワイヤ等の線状構造体までも合わせて取り去らないように、洗浄は、静かに時間をかけて行なう。あるいは、半導体ナノワイヤトランジスタの場合、該洗浄前に、凹部に配列したSiナノワイヤ等の半導体ナノワイヤの少なくとも一方の電極側の端部を、電極に接続させて、固定させても良い。

Siナノワイヤ等の線状構造体を凹凸形状面の凹部に移動させる手法としては、特に限定されないが、超音波振動等が好ましく、数nm〜数百nmサイズのナノワイヤを動かすには、２０kHz以上１０００kHz程度以下であることが好ましい。

線状構造体がＳｉナノワイヤの場合、Siナノワイヤの一端には、典型的には金（Au）または銀（Ag）からなる微粒子が結合している。基板表面の所定の結合部位は、例えば‐ＳＨ基である。場合によっては、Siナノワイヤの一端に抗原または抗体を結合させておき、基板表面の所定の結合部位にはこれらの抗原または抗体と抗原抗体反応により特異的に結合する抗体または抗原を結合させておくようにしても良い。

基板は、特に限定されないが、例えば、各種のガラス（ケイ酸塩ガラスや石英ガラス等）あるいは、プラスチック（ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリカーボネート等）からなる。

以下に説明する第２から第５の実施形態も主として、電界効果型トランジスタである半導体（Ｓｉ）ナノワイヤトランジスタの製造方法及び構成に関するものである。しかし、線状構造体の形態や材料、その配向制御方法等は半導体ナノワイヤトランジスタ以外にも適用される。すなわち、ソース電極やドレイン電極は基体上に設けた電極や堆積膜と考えることができ、ナノワイヤキャパシタを電極間に配列させる場合や導電性のナノワイヤを基板上に配列させる場合にも適用される。

本発明の第２の実施形態は、図７に示した通り、ソース電極２１上の端部の一部（図７）とドレイン電極２２上の端部の一部（図７）に、凹凸周期が同期した凹凸形成部分２４−１、２４−２を形成する（図７のｃ方向及びｄ方向の断面形状は図８に示される）。そして、Siナノワイヤ等の量子細線を分散させた分散液２３をノズル等を用いて滴下する（図９）。その後、外部から超音波振動等の振動を基板に与えることで、Siナノワイヤが基板の凹凸部分の凹部に滑り落ちる（図１１）。凹部以外の部分に残っているSiナノワイヤを除去することで、図１０に示した様な所望の位置にナノワイヤを並べた素子が提供される。

本発明の第３の実施形態は、図１３に示した通り、ソース電極３１とチャネル部とドレイン電極３２上の一部（図１３）に、凹凸形成部分３４（チャネル部はレジストで凹凸を形成する）を形成する（図１３のｆ−ｆ’方向の断面形状は図１４に示す）。そして、Siナノワイヤ等の量子細線を分散させた分散液３３をノズル等を用いて滴下する（図１５）。その後、外部から超音波振動等の振動を基板に与えることで、Siナノワイヤが基板の凹凸部分の凹部に滑り落ちる（図１７）。凹部以外の部分に残っているSiナノワイヤを除去することで、図１６に示した様な所望の位置にナノワイヤを並べた素子が提供される。

本発明の第４の実施形態は、図１９に示した通り、チャネル部上の一部に、凹凸形成部分４４（凹部のみ１本）を形成する（図１９のｈ−ｈ’方向断面形状は図２０に示す）。そして、Siナノワイヤ等の量子細線を分散させた分散液４３をノズル等を用いて滴下する（図２１）。その後、外部から超音波振動等の振動を基板に与えることで、Siナノワイヤが基板の凹凸部分の凹部に滑り落ちる（図２３）。凹部以外の部分に残っているSiナノワイヤを除去することで、図２２に示した様なナノワイヤ素子が提供される。

本発明の第５の実施形態は、図２５に示した通り、チャネル部上の一部に、凹凸形状を形成し（図２５のｊ−ｊ’方向断面形状は図２６に示す）、Siナノワイヤ等の量子細線を分散させた分散液をノズル等を用いて滴下する（図２７）。その後、外部から超音波振動等の振動を基板に与えることで、Siナノワイヤが基板の凹凸部分の凹部に滑り落ちる（図２９）。凹部以外の部分に残っているSiナノワイヤを除去することで、図２８に示した様な所望の位置にナノワイヤを並べた素子が提供される。

以上説明した各実施形態において、凹部はソース電極とドレインの並び方向に略平行（平行の他に実質的に平行と見なせる程度に傾く場合も含む）に設けられていることが望ましいが、特性に影響しなければＳｉナノワイヤがソース、ドレイン電極に接続可能な範囲で非平行に設けられてもよい。これは本発明の電気素子についても同様である。

以下に実施例も基づいて本発明を具体的に説明するが、本発明はこれら実施例に限定されるものではない。

以下に説明する実施例において、図６、図１２、図１８、図２４、図３０はＳｉナノワイヤは湾曲して凹部に沿うに描かれているが、これらの図は模式図である。すなわち、ナノワイヤが屈曲しているように記載されているが、実際には多少撓む程度である。ソース電極、ドレイン電極の端部に凹部を設け、当該凹部にナノワイヤを配置する場合、図３３、図３４に示すようにＳｉナノワイヤ７０は絶縁層７３に接触していてもよいし、離れていても良い。ソース電極とドレイン電極間の距離、電極の厚さにもよるが、図２３や図２９に示すようにナノワイヤが撓むことで絶縁層のみに凹凸を設けても、ソース・ドレイン電極と接触を保ちつつ配向制御することは可能である。図３３や図３４では、ソース電極、ドレイン電極に設けられている凹部は図面上は省略されている。図３４はトップゲート構造の半導体ナノワイヤトランジスタを示し、かかるトップゲート構造であっても本発明は適用可能である。

なお、図３３、図３４において、半導体ナノワイヤトランジスタは、半導体ナノワイヤ７０、ソース電極７１、ドレイン電極７２、ゲート絶縁層７３、ゲート電極７４、基板７５から成る。

（第１の実施例）
図１〜図６は、本発明の第１の実施例によるＴＦＴ素子を示したものであり、図１、図２、図４は平面図、図３、図５、図６は断面図である。

図２に示したように、本実施例では、ソース電極１１の端部付近に凹凸形成部分を形成した。ここでは、ソース電極の幅Ｗ７は30μｍ、チャネル間距離W8は2μmであり、凹凸形成部分１４は、15μm×0.5μmとした。凹凸形成部分１４は、所定のマスクを使用し（図省略）、直接ドライエッチングすることで形成した。

その断面形状は、図３（ａ）’に示したように、溝幅Ｗ21が３００nm、溝ピッチW22が６００nm、深さＨ1が２００nmのＶ型の溝であり、凹凸形状部分１４の幅全域に形成した。断面形状をＶ型（くさび型）にするには、ドライエッチングの条件（ガス種、圧力、レート等）を調整することで実現可能である。

次に、図１に示したように、直径約１００nm、長さ４μmのＳｉナノワイヤ１５を分散させた分散液１３を、チャネルの中心部分に滴下させた。滴下方法は、ノズルからパルス的に滴下させた（直径約５０μm）。このとき、分散液中のＳｉナノワイヤ１５は、図１に示した様に、ランダムな方向を向いていた。

次に、本素子に、１００kHzの超音波振動を約３分間加えた。次に、分散液中の溶剤を乾燥させた後、素子上に乗っている余分なＳｉナノワイヤを、溶媒でゆっくり時間をかけて洗浄除去した。

次に、溝部に整列配向したＳｉナノワイヤを、両電極に接合させた。すなわち、Ｓｉナノワイヤの両端をエッチングして、表面酸化膜を除去し、下部電極と同じ電極材料を、Ｓｉナノワイヤの上から部分蒸着（マスク使用）することで接合させた。

このようにして、図４（平面図）および図５（ａ−a’方向の断面図）に示したように、凹凸形成部分１４上の凹部１本にＳｉナノワイヤを１本配置させることができ、幅方向には２５本のＳｉナノワイヤが整列した素子が完成した。この素子の図４のｂ−ｂ’方向断面は、図６に示した通りである。図６に示すように、基板１６上に、ゲート電極１７、絶縁層１８、端部に凹凸形成部分１４が設けられたソース電極１１、ドレイン電極１２が設けられる。凹凸形成部分１４の凹部にＳｉナノワイヤ１５が挿入される。

本実施例によって、図４に示したような所望複数本のＳｉナノワイヤ１５を、所望の間隔で整列させた並列接続のトランジスタの形成を可能とした。また、これらのトランジスタ素子は、ガラス基板上に多数個同時に作製することが可能であることから、例えば各種ディスプレイの各画素のスイッチングトランジスタとして用いることが出来る。また、本実施例では、溝1本にSiナノワイヤを1本配置させることを可能とした。すなわち、全トランジスタ素子に、Siナノワイヤを設計された数量/間隔/位置に配列させることが可能となり、トランジスタ間の駆動電流を揃えることができることから、トランジスタとしての制御がしやすくなる。

(第２の実施例)
図７〜図１２は、本発明の第２の実施例によるＴＦＴ素子を示したものであり、図７、図９、図１０は平面図、図８、図１１、図１２は断面図である。

図７に示したように、本実施例では、ソース電極の端部付近に凹凸形成部分２４−１とドレイン電極の端部付近に凹凸形成部分２４−２を形成した。ソース電極２１の幅Ｗ７は３０μｍであり、チャネル間距離W８は２μmであり、凹凸形成部分２４−１、２４−２はそれぞれ１５μm×０．５μmであった。凹凸形成部分２４−１、２４−２はいずれも、所定のマスクを使用し、直接ドライエッチングすることで形成した。その断面形状（図７のｃ−ｃ’方向とｄ−ｄ’方向）は、図８に示したように、溝幅Ｗ41が１５０nm、溝ピッチＷ42が３００nm、深さＨ4が７５nmのＵ型の溝であり、凹凸形成部分２４−１、２４−２の幅全域に形成した。断面形状をＵ型にするには、ドライエッチングの条件（ガス種、圧力、レート等）を調整することで実現可能である。

次に、図９に示したように、直径約５０nm、長さ４μmのＳｉナノワイヤ２５を分散させた分散液２３を、チャネルの中心部分に滴下させた。滴下方法は、ノズルからパルス的に滴下させた（直径約50μm）。このとき、分散液中のＳｉナノワイヤ２５は、図９に示した様に、ランダムな方向を向いていた。

次に、本素子に、４０kHzの超音波振動を約５分間加えた。次に、分散液中の溶剤を乾燥させた後、素子上に乗っている余分なＳｉナノワイヤを、溶媒でゆっくり時間をかけて洗浄除去した。

次に、溝部に整列配向したＳｉナノワイヤ２５を、両電極に接合させた。すなわち、Ｓｉナノワイヤの両端をエッチングして、表面酸化膜を除去し、下部電極と同じ電極材料を、Ｓｉナノワイヤの上から部分蒸着（マスク使用）することで接合させた。

このようにして、図１０（平面図）および図１１（ｃ−ｃ’及びｄ−ｄ’方向の断面図）に示したように、凹凸形成部分２４−１および２４−２上の凹部１本にＳｉナノワイヤ２５を数本（図１１では3本あるいは2本）配置させることができる。そして、幅方向には５０個束のＳｉナノワイヤ２５が整列した素子が完成した。この素子の図１０のｅ−ｅ’方向の断面構造は、図１２に示した通りである。図１２に示すように、基板２６上に、ゲート電極２７、絶縁層２８、端部に凹凸形成部分２４−１，２４−２がそれぞれ設けられたソース電極２１とドレイン電極２２が設けられる。凹凸形成部分２４−１，２４−２の凹部にＳｉナノワイヤ２５が挿入される。

図１０に示したような複数本が束になったＳｉナノワイヤ束を、所望の間隔で整列させた並列接続のトランジスタの形成を可能とした。また、これらのトランジスタ素子は、ガラス基板上に多数個同時に作製することが可能であることから、例えば各種ディスプレイの各画素のスイッチングトランジスタとして用いることが出来る。

(第３の実施例)
図１３〜図１８は、本発明の第３の実施例によるＴＦＴ素子を示したものであり、図１３、図１５、図１６は平面図、図１４、図１７、図１８は断面図である。

図１３に示したように、本実施例では、ソース電極３１の端部とドレイン電極３２の端部とその間のチャネル部分にレジストの連続的な凹凸形成部分３４を形成した。ソース電極３１の幅Ｗ７は３０μｍであり、チャネル間距離W８は2μmであり、凹凸形成部分３４の面Ｄは、３０μm×３μmであった。

凹凸形成部分３４の形状は、汎用のフォトリソグラフィー技術で形成した。すなわち、凹凸形成部分の面にレジストを塗布し、所定のマスクを使用して露光して、現像する。その時の断面（図１３のｆ−ｆ’方向）形状は、図１４（ａ）に示した通りである。

次に、図１５に示したように、直径約１００nm、長さ５μmのＳｉナノワイヤ３５を分散させた分散液３３を、チャネルの中心部分に滴下させた。滴下方法は、ノズルからパルス的に滴下させた（直径約５０μm）。このとき、分散液中のＳｉナノワイヤ３５は、図１５に示した様に、ランダムな方向を向いていた。

次に、本素子に、１００kHzの超音波振動を約４分間加えた。図１４（ｂ）に示すようにレジスト間にＳｉナノワイヤ３５が挿入された。次に、分散液中の溶剤を乾燥させた後、溝部に整列配向したＳｉナノワイヤを、両電極に接合させた。すなわち、Ｓｉナノワイヤの両端をエッチングして、表面酸化膜を除去し、下部電極と同じ電極材料を、Ｓｉナノワイヤの上から部分蒸着（マスク使用）することで接合させた。

次に、素子上に乗っている余分なＳｉナノワイヤを、溶媒でゆっくり時間をかけて洗浄除去した。

次に、レジスト部を溶剤除去した（図１４（ｃ））。本実施例のように、レジストを用いて凹凸を形成した場合には、後工程でレジストを除去することから、得られたトランジスタ素子上の電極あるいはチャネル（絶縁層）上に、実施例１、２のような凹凸形状は残存しない。

このようにして、本実施例によると、図１６（平面図）および図１４（ｃ）（ｆ−ｆ’方向の断面図）および図１７に示したように、レジストの凹凸形成部分３４上の凹部１本にＳｉナノワイヤを１本配置させることができる。そして、幅方向には１００本のＳｉナノワイヤが整列した素子が完成した。この素子の図１６のｇ−ｇ’方向の断面構造は、図１８に示した通りである。図１８に示すように、基板３６上に、ゲート電極３７、絶縁層３８、ソース電極２１とドレイン電極２２が設けられる。ソース電極２１の端部とドレイン電極２２の端部との間にＳｉナノワイヤ３５が配置される。

本実施例によると、図１６に示したような所望複数本のＳｉナノワイヤを、所望の間隔で整列させた並列接続のトランジスタの形成を可能とした。また、これらのトランジスタ素子は、ガラス基板上に多数個同時に作製することが可能であることから、例えば各種ディスプレイの各画素のスイッチングトランジスタとして用いることが出来る。また、本実施例では、レジストの溝1本にSiナノワイヤを1本配置させることを可能とした。すなわち、全トランジスタ素子に、Siナノワイヤを設計された数量/間隔/位置に配列させることが可能となり、トランジスタ間の駆動電流を揃えることができることから、トランジスタとしての制御がしやすくなる。

(第４の実施例)
図１９〜図２４は、本発明の第４の実施例によるＴＦＴ素子を示したものであり、図１９、２１、２２は平面図、図２０、２３、２４は断面図である。

図１９に示したように、本実施例では、ソース電極４１とドレイン電極４２との間のチャネル部分の一部にのみ凹凸形成部分４４を形成した。ソース電極４１の幅Ｗ７は３０μｍであり、チャネル間距離W８は2μmであり、凹凸形状部分４４は、２μm×２μmであった。凹凸形状部分４４の形状は、所定のマスクを使用し、直接ドライエッチングすることで形成した。その断面形状（図１９のh−ｈ’方向）は、図２０に示したように、溝幅Ｗ７が５００nm、深さＨ７が１５０nmとし、１本のＶ型の溝のみとした。断面形状をＶ型にするには、ドライエッチングの条件（ガス種、圧力、レート等）を調整することで実現可能である。

次に、図２１に示したように、直径約５０nm、長さ３μmのＳｉナノワイヤ４５を分散させた分散液４３を、チャネルの中心部分に滴下させた。滴下方法は、ノズルからパルス的に滴下させた（直径約５０μm）。このとき、分散液中のＳｉナノワイヤ４５は、図２１に示した様に、ランダムな方向を向いていた。

次に、本素子に、４０kHzの超音波振動を約４分間加えた。次に、分散液中の溶剤を乾燥させた後、素子上に乗っている余分なＳｉナノワイヤ４５を、溶媒でゆっくり時間をかけて洗浄除去した。

次に、溝部に整列配向したＳｉナノワイヤ４５を、両電極に接合させた。すなわち、Ｓｉナノワイヤ４５の両端をエッチングして、表面酸化膜を除去し、下部電極と同じ電極材料を、Ｓｉナノワイヤの上から部分蒸着（マスク使用）することで接合させた。

このようにして、図２２（平面図）および図２３（ｈ−ｈ’方向の断面図）に示したように、凹凸形成部分４４上の凹部１本にＳｉナノワイヤを数本（図２３では８本）整列配置させることができた。この素子の図２２のi−i’方向の断面構造は、図２４に示した通りである。図２４に示すように、基板４６上に、ゲート電極４７、絶縁層４８、ソース電極４１、ドレイン電極４２が設けられる。凹凸形成部分４４が設けられた絶縁層４５の凹部に複数のＳｉナノワイヤ４５が挿入される。

本実施例によると、図２２に示したような複数本が整列して束になったＳｉナノワイヤから成るトランジスタの形成を可能とした。また、これらのトランジスタ素子は、ガラス基板上に多数個同時に作製することが可能であることから、例えば各種ディスプレイの各画素のスイッチングトランジスタとして用いることが出来る。

(第５の実施例)
図２５〜図３０は、本発明の第５の実施例によるＴＦＴ素子を示したものであり、図２５、図２７、図２８は平面図、図２６、図２９、図３０は断面図である。

図２５に示したように、本実施例では、チャネル部分の一部のみに表面凹凸形状を形成した。ソース電極５１の幅Ｗ７は３０μｍであり、チャネル間距離W８は2μmであり、凹凸形成部分５４の面は、１５μm×１μmであった。凹凸形成部分５４の形状は、所定のマスクを使用し、直接ドライエッチングすることで形成した。その断面形状（図２５のj−ｊ’方向）は、図２６に示したように、溝幅Ｗ４１が５００nm、溝ピッチＷ４２が１０００nm、深さＨ４が２００nmのＵ型の溝とした。断面形状をＵ型にするには、ドライエッチングの条件（ガス種、圧力、レート等）を調整することで実現可能である。

次に、図２７に示したように、直径約１００nm、長さ３μmのＳｉナノワイヤ５５を分散させた分散液５３を、チャネルの中心部分に滴下させた。滴下方法は、ノズルからパルス的に滴下させた（直径約５０μm）。このとき、分散液中のＳｉナノワイヤ５５は、図２７に示した様に、ランダムな方向を向いていた。

次に、本素子に、１００kHzの超音波振動を約３分間加えた。次に、分散液中の溶剤を乾燥させた後、素子上に乗っている余分なＳｉナノワイヤ５５を、溶媒でゆっくり時間をかけて洗浄除去した。

次に、溝部に整列配向したＳｉナノワイヤ５５を、両電極に接合させた。すなわち、Ｓｉナノワイヤ５５の両端をエッチングして、表面酸化膜を除去し、下部電極と同じ電極材料を、Ｓｉナノワイヤ５５の上から部分蒸着（マスク使用）することで接合させた。

このようにして、図２８（平面図）および図２９（ｊ−ｊ’方向の断面図）に示したように、凹凸形成部分５４上の凹部１本にＳｉナノワイヤを数本（図２９では２本〜６本）配置させることができる。そして、幅方向には１５個束のＳｉナノワイヤが整列した素子が完成した。この素子の図２８のk−k’方向の断面構造は、図３０に示した通りである。図３０に示すように、基板５６上に、ゲート電極５７、絶縁層５８、ソース電極５１、ドレイン電極５２が設けられる。凹凸形成部分５４が設けられた絶縁層５５の凹部に複数のＳｉナノワイヤ５５が挿入される。

本実施例によると、図２８に示したような複数本が整列して束になったＳｉナノワイヤから成るトランジスタの形成を可能とした。また、これらのトランジスタ素子は、ガラス基板上に多数個同時に作製することが可能であることから、例えば各種ディスプレイの各画素のスイッチングトランジスタとして用いることが出来る。

(比較例１)
実施例１において、Ｓｉナノワイヤを整列させたいガイドとなる凹凸形状を事前にソース電極上に形成しない他は、実施例１と同じとした。この基板上に、図３１に示したように、直径約１００nm、長さ４μmのＳｉナノワイヤ６５を分散させた分散液６３を滴下した。図３１において、６１はソース電極、６２はドレイン電極である。このとき、分散液中のＳｉナノワイヤ６５は、図３１に示した様に、ランダムな方向を向いていた。

次に、実施例１と同様に、本素子に、１００kHzの超音波振動を約３分間加えた。その後、分散液中の溶剤を乾燥させたところ、図３２に示したような位置に、Ｓｉナノワイヤ６５がランダムに配置していた。すなわち、本比較例では、Ｓｉナノワイヤ６５を整列させることができなかった。

本発明は基体に配向制御された線状構造体を形成する場合に広く用いられ、例えばナノワイヤを基板上に配向する場合に適用される。本発明は液晶表示装置やＥＬ表示装置の画素回路やＤＲＡＭ等の記憶素子において半導体ナノワイヤトランジスタを用いる場合に適用される。

本発明によるＴＦＴ素子構造体の第１実施形態及び第１実施例を説明する図である。 本発明によるＴＦＴ素子構造体の第１実施形態及び第１実施例を説明する平面図である。 本発明によるＴＦＴ素子構造体の第１実施形態及び第１実施例の凹凸形状を説明する平面図である。 本発明によるＴＦＴ素子構造体の第１実施形態及び第１実施例を説明する平面図である。 本発明によるＴＦＴ素子構造体の第１実施形態及び第１実施例の凹凸部を説明する図である。 本発明によるＴＦＴ素子構造体の第１実施形態及び第１実施例を説明する断面図である。 本発明によるＴＦＴ素子構造体の第２実施形態及び第２実施例を説明する平面図である。 本発明によるＴＦＴ素子構造体の第２実施形態及び第２実施例の凹凸形状を説明する図である。 本発明によるＴＦＴ素子構造体の第２実施形態及び第２実施例を説明する平面図である。 本発明によるＴＦＴ素子構造体の第２実施形態及び第２実施例を説明する平面図である。 本発明によるＴＦＴ素子構造体の第２実施形態及び第２実施例の凹凸部を説明する図である。 本発明によるＴＦＴ素子構造体の第２実施形態及び第２実施例を説明する断面図である。 本発明によるＴＦＴ素子構造体の第３実施形態及び第３実施例を説明する平面図である。 本発明によるＴＦＴ素子構造体の第３実施形態及び第３実施例の工程を説明する図である。 本発明によるＴＦＴ素子構造体の第３実施形態及び第３実施例を説明する平面図である。 本発明によるＴＦＴ素子構造体の第３実施形態及び第３実施例を説明する平面図である。 本発明によるＴＦＴ素子構造体の第３実施形態及び第３実施例のＳｉナノワイヤの配置状態を説明する図である。 本発明によるＴＦＴ素子構造体の第３実施形態及び第３実施例を説明する断面図である。 本発明によるＴＦＴ素子構造体の第４実施形態及び第４実施例を説明する平面図である。 本発明によるＴＦＴ素子構造体の第４実施形態及び第４実施例の凹凸形状を説明する図である。 本発明によるＴＦＴ素子構造体の第４実施形態及び第４実施例を説明する平面図である。 本発明によるＴＦＴ素子構造体の第４実施形態及び第４実施例を説明する平面図である。 本発明によるＴＦＴ素子構造体の第４実施形態及び第４実施例の凹凸部を説明する図である。 本発明によるＴＦＴ素子構造体の第４実施形態及び第４実施例を説明する断面図である。 本発明によるＴＦＴ素子構造体の第５実施形態及び第５実施例を説明する平面図である。 本発明によるＴＦＴ素子構造体の第５実施形態及び第５実施例の凹凸形状を説明する平面図である。 本発明によるＴＦＴ素子構造体の第５実施形態及び第５実施例を説明する平面図である。 本発明によるＴＦＴ素子構造体の第５実施形態及び第５実施例を説明する平面図である。 本発明によるＴＦＴ素子構造体の第５実施形態及び第５実施例の凹凸形状を説明する図である。 本発明によるＴＦＴ素子構造体の第５実施形態及び第５実施例を説明する断面図である。 比較例１を説明する平面図である。 比較例１を説明する平面図である。 半導体ナノワイヤトランジスタの構成例を示す断面図である。 半導体ナノワイヤトランジスタの他の構成例を示す断面図である。

符号の説明

１３、２３、３３、４３、５３、６３ ナノワイヤを含む塗布液
１１、２１、３１、４１、５１、６１ ソース電極
１２、２２、３２、４２、５２、６２ ドレイン電極
１４、２４、３４、４４、５４ 凹凸形成部分
１５、２５、３５、４５、５５ 半導体（Ｓｉ）ナノワイヤ
１６、２６、３６、４６、５６ 基板
１７、２７、３７、４７、５７ ゲート電極
１８、２８、３８、４８、５８ 絶縁層
Ｈ１〜Ｈ７ 溝深さ
Ｗ１、Ｗ２１、Ｗ３、Ｗ４１、Ｗ５１、Ｗ６１、Ｗ７ 溝幅
Ｗ１、Ｗ２２、Ｗ３、Ｗ４２、Ｗ５２、Ｗ６２ 溝周期
Ｗ７ ソース電極幅及びドレイン電極幅
Ｗ８ チャネル幅

Claims (13)

1. 線状構造体を分散させた分散液を、該線状構造体の少なくとも一部が挿入可能な凹部が形成された基体の、該凹部を含む領域に滴下する第１工程と、
   前記基体の前記凹部に前記線状構造体の少なくとも一部を配置する第２工程と、
   を有することを特徴とする線状構造体の配向制御方法。
2. 請求項１に記載の線状構造体の配向制御方法において、前記第２工程は超音波振動を与えて行われることを特徴とする線状構造体の配向制御方法。
3. 請求項１又は２に記載の線状構造体の配向制御方法において、前記基体上には第１電極及び第２電極が対向して設けられており、前記第１電極又は／及び前記第２電極の電極対向側の少なくとも端部の一部に、前記線状構造体の端部が挿入可能な前記凹部が設けられていることを特徴とする線状構造体の配向制御方法。
4. 請求項項１又は２に記載の線状構造体の配向制御方法において、前記基体上には第１電極及び第２電極が対向して設けられており、前記第１電極と第２電極との間の前記基体面の少なくとも一部に、前記線状構造体の両端部が前記第１電極と前記第２電極とにそれぞれ接するように前記凹部が設けられていることを特徴とする線状構造体の配向制御方法。
5. 請求項項１又は２に記載の線状構造体の配向制御方法において、前記基体上には第１電極及び第２電極が対向して設けられており、
   前記第１工程及び第２工程において、前記第１電極と第２電極との間の前記基体上に、前記線状構造体の両端部が前記第１電極と前記第２電極とに接するように前記凹部が設けられているレジストが配置されており、
   前記第２工程後に前記レジストが除去されることを特徴とする線状構造体の配向制御方法。
6. 請求項４又は５に記載の線状構造体の配向制御方法において、前記凹部は前記第１電極と前記第２電極の並び方向に略平行に設けられていることを特徴とする線状構造体の配向制御方法。
7. 請求項３から６のいずれか１項に記載の線状構造体の配向制御方法において、前記第１電極はソース電極、前記第２電極はドレイン電極であり、前記線状構造体は半導体ナノワイヤである線状構造体の配向制御方法。
8. 請求項７に記載の線状構造体の配向制御方法において、前記基体は基板上にゲート電極、絶縁層を積層して構成されていることを特徴とする線状構造体の配向制御方法。
9. 線状構造体が一対の第１電極及び第２電極に接続されてなる電気素子において、
   基体上に前記第１電極及び第２電極が対向して設けられており、
   前記第１電極又は／及び前記第２電極の電極対向側の少なくとも端部の一部に、前記線状構造体の端部が挿入される凹部が設けられていることを特徴とする電気素子。
10. 線状構造体が一対の第１電極及び第２電極に接続されてなる電気素子において、
    基体上に前記第１電極及び第２電極が対向して設けられており、
    前記第１電極と前記第２電極との間の基体面の少なくとも一部に、前記線状構造体の両端部が前記第１電極と前記第２電極とにそれぞれ接するように、前記線状構造体の一部が挿入される凹部が設けられていることを特徴とする電気素子。
11. 半導体ナノワイヤをチャネル領域として用いる電界効果型トランジスタにおいて、
    基体上にソース電極及びドレイン電極が対向して設けられており、前記ソース電極又は／及び前記ドレイン電極の少なくとも電極対向側の端部に、前記半導体ナノワイヤの端部が挿入される凹部が設けられていることを特徴とする電界効果型トランジスタ。
12. 半導体ナノワイヤをチャネル領域として用いる電界効果型トランジスタにおいて、
    基体上にソース電極及びドレイン電極が対向して設けられており、
    前記ソース電極とドレイン電極との間の基体面の少なくとも一部に、前記半導体ナノワイヤの両端部が前記ソース電極と前記ドレイン電極とにそれぞれ接するように、前記半導体ナノワイヤの一部が挿入される凹部が設けられていることを特徴とする電界効果型トランジスタ。
13. 請求項１２に記載の電界効果型トランジスタにおいて、前記基体は基板上にゲート電極、絶縁層を積層して構成され、前記凹部は前記絶縁層に設けられていることを特徴とする電界効果型トランジスタ。