JPWO2016067590A1 - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法 Download PDF

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Abstract

印刷法などのウェット成膜法により半導体層を形成する有機半導体薄膜トランジスタにおいて、良好な特性を示す薄膜トランジスタおよびその製造方法を提供する。薄膜トランジスタは、第１の基板上に少なくともゲート電極と、ゲート絶縁層と、ソース電極と、ドレイン電極と、ソース電極およびドレイン電極に接続された半導体層と、保護層とを有し、ソース電極およびドレイン電極表面が凹凸構造を有している。

Description

本発明は、薄膜トランジスタとその製造方法に関するものである。
薄膜トランジスタは液晶表示装置（ＬＣＤ）、有機エレクトロルミネッセンス（ＥＬ）表示装置、電子ペーパー表示装置などの、表示装置や各種センサーなどに広く使用されている。
薄膜トランジスタの半導体材料としては、非晶質シリコンや多結晶シリコンあるいは酸化物半導体などを用いたものが主流となっている。一般的に、これらの半導体材料を用いた薄膜トランジスタでは、真空成膜法を用いて成膜した後にフォトリソグラフィ法などによりパターニングを行うことで作製される。
近年、半導体層として有機材料を用いた有機薄膜トランジスタが注目を集めている。有機半導体材料はこれまでシリコン系材料や酸化物系材料と比較すると移動度が小さく、高性能な薄膜トランジスタを作製することが困難であった。しかし、有機材料は材料分子の設計の自由度が高く、近年の技術の進歩により、非晶質シリコンを超えるような移動度を有する有機薄膜トランジスタも多く報告されている。
有機薄膜トランジスタにおいては、半導体材料、導電性材料および絶縁性材料などの溶液を塗布・印刷技術などのウェット成膜法を用いることにより、低温でのプラスチック基板上へのデバイス形成、および低コストでのデバイス製造の可能性がある点、印刷法は成膜とパターニングの工程を同時に行うことから、従来のフォトリソグラフィプロセスを用いる真空成膜プロセスと比較して材料利用効率が高く、レジストパターン形成工程、エッチング工程、剥離工程を必要としないことから、環境負荷が少ないという点で期待されている。
印刷法によって形成される有機薄膜トランジスタの素子構造としては、ソース電極およびドレイン電極上に有機半導体層を形成するボトムコンタクト構造が採用されることが多い。また、半導体材料とソース電極およびドレイン電極との接触抵抗を低減させてより高い性能の有機薄膜トランジスタを得るために、ソース電極およびドレイン電極上に自己組織化膜などによる表面処理を施すなどの方法が用いられることもある（特許文献１）。
特に、ｐ型の有機半導体材料を用いる場合においては、フッ素化合物のような電子吸引性を有する材料による表面処理が行われる。
有機半導体材料としては、縮合多環系の芳香族化合物やπ電子系の高分子材料が多く用いられるが、トランジスタ特性が高い（キャリア移動度が高い）特性を示す有機半導体材料は、一般的に溶剤に対する溶解度が低く、有機半導体インクをインクジェット印刷や凸版印刷法など各種印刷法やフォトリソグラフィ法で形成する場合には、有機半導体インクは低濃度かつ低粘度のインクとして用いられることが多い。
特開２０１２−２３４９２３号公報
したがって、上記のようなボトムコンタクト構造を有する有機薄膜トランジスタでは、ゲート絶縁層に半導体層が形成されるチャネル領域でのゲート絶縁層表面と、ソース電極およびドレイン電極上表面の表面性（表面エネルギー）が異なる。そのため、ゲート絶縁層表面とソース電極およびドレイン電極表面の有機半導体インクに対する濡れ性の違いが生じ、低粘度（０．５ｃＰ〜１００ｃＰ）の半導体インクの塗布時にインクの弾きが生じて、半導体層のパターンが良好に形成できないという問題がある。
特に、フッ素系化合物によるソース電極およびドレイン電極の表面処理を行った場合、ソース電極およびドレイン電極表面はフッ素系化合物により、非常に撥液性の高い状態となるため、ソース電極およびドレイン電極表面の溶剤に対する濡れ性は著しく低下し、表面処理を施したソース電極およびドレイン電極上に、印刷法などにより半導体インクを塗布する方式であるウェット成膜法で半導体層を形成することが非常に困難となる。
本発明は、以上の点を鑑み、印刷法などのウェット成膜法により半導体層を形成する有機半導体薄膜トランジスタにおいて、良好な特性（キャリア移動度が高い）を示す薄膜トランジスタおよびその製造方法を提供することである。
上記課題を解決するための本発明の一局面は、基板上に少なくともゲート電極と、ゲート絶縁層と、ソース電極と、ドレイン電極と、ソース電極およびドレイン電極に接続された半導体層と、保護層とを有する薄膜トランジスタであって、ソース電極およびドレイン電極表面が凹凸構造を有している、薄膜トランジスタである。
また、半導体層が、半導体材料または半導体材料の前駆体を溶解させた溶液を用いて、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法のいずれかの方法によって形成されてもよい。
また、ソース電極およびドレイン電極表面の少なくとも半導体層と接触する箇所の表面粗さＲａが３ｎｍ以上５０ｎｍ以下であってもよい。
また、ソース電極およびドレイン電極が、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法のいずれかの方法によって形成されてもよい。
また、ソース電極およびドレイン電極の少なくとも半導体層と接触する箇所が、金属材料からなってもよい。
また、ソース電極およびドレイン電極表面の少なくとも半導体層と接触する箇所に表面処理が施されていてもよい。
また、保護層が、保護層材料またはその前駆体を溶解または分散させた溶液を用いて、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法のいずれかの方法によって形成されてもよい。
また、本発明の他の局面は、基板上にゲート電極と、ゲート絶縁層と、ソース電極およびドレイン電極とを順次形成する工程と、ソース電極とドレイン電極表面に凹凸を形成する工程と、ソース電極、ドレイン電極およびその間に、半導体材料を塗布して、ソース電極およびドレイン電極に接続された半導体層を形成する工程と、保護層を形成する工程とを有する、薄膜トランジスタの製造方法である。
また、本発明の他の局面は、基板上にソース電極およびドレイン電極を形成する工程と、ソース電極およびドレイン電極に凹凸を形成する工程と、ソース電極、ドレイン電極およびその間に、半導体材料を塗布して、ソース電極およびドレイン電極に接続された半導体層を形成する工程と、ゲート絶縁層と、ゲート電極とを順次形成する工程とを有する、薄膜トランジスタの製造方法である。
本発明によれば、ソース電極およびドレイン電極表面に撥液性の高い材料による表面処理を施した状態であっても、半導体インクを弾きが生じることなく塗布可能であり、印刷法などのウェット成膜法により半導体層を形成する有機半導体薄膜トランジスタにおいて、良好な特性を示す薄膜トランジスタを提供できる。
図１は、本発明の第１の実施形態に係る薄膜トランジスタの概略断面図である。 図２は、本発明の第２の実施形態に係る薄膜トランジスタの概略断面図である。
以下、本発明の実施形態を、図面を参照しつつ、説明する。なお各実施形態において、対応する構成要素については同一の符号を付け、各実施形態間において重複する説明は省略する。
図１は本発明の第１の実施形態に係る薄膜トランジスタ（ボトムゲート型）を示す概略断面図である。
本実施形態に係る薄膜トランジスタは、基板１の上に形成されたゲート電極２と、ゲート電極上に形成されたゲート絶縁層３と、ゲート絶縁層３上に離間して形成されたソース電極４およびドレイン電極５と、ソース電極４およびドレイン電極５に接続された半導体層６と、半導体層６を保護するための保護層７とを少なくとも備えている。
以下、本実施形態の各構成要素について、薄膜トランジスタの製造工程に沿って説明する。
はじめに、基板１上にゲート電極２を形成する。基板１の材料としては、ポリカーボネート、ポリエチレンサルファイド、ポリエーテルスルホン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン−テトラフルオロエチレン共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、ポリイミド、フッ素系樹脂、環状ポリオレフィン系樹脂、ガラス、石英ガラスなどを使用することができるが、これらに限定されるものではない。これらは単独で使用してもよいが、２種以上を積層して基板１として使用することもできる。
基板１が有機物フィルムである場合は、薄膜トランジスタの耐久性を向上させるために透明のガスバリア層（図示せず）を形成することもできる。ガスバリア層としては酸化アルミニウム（Ａｌ２Ｏ３）、酸化珪素（ＳｉＯ）、窒化珪素（ＳｉＮ）、酸化窒化珪素（ＳｉＯＮ）、炭化珪素（ＳｉＣ）およびダイヤモンドライクカーボン（ＤＬＣ）などが挙げられるがこれらに限定されるものではない。またこれらのガスバリア層は２層以上積層して使用することもできる。ガスバリア層は有機物フィルムを用いた基板１の片面だけに形成してもよいし、両面に形成しても構わない。ガスバリア層は真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ホットワイヤーＣＶＤ法およびゾル−ゲル法などを用いて形成することができるがこれらに限定されるものではない。
また、基板１上に形成されるゲート電極２の基板１との密着性を向上させるために密着層を設けることもできる。
ゲート電極２、ソース電極４およびドレイン電極５は、電極部分と配線部分とが明確に分かれている必要はなく、本明細書では特に各薄膜トランジスタの構成要素としては電極と呼称している。また電極と配線とを区別する必要のない場合には、合わせてゲート、ソース、ドレイン等と記載する。
ゲート電極２の材料には、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、銀（Ａｇ）、クロム（Ｃｒ）、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、タングステン（Ｗ）、マンガン（Ｍｎ）などの金属材料や、酸化インジウム（ＩｎＯ）、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）などの導電性金属酸化物材料、ポリ（エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ／ＰＳＳ）やポリアニリンなどの導電性高分子を用いることができるが、これらに限定されるものではない。これらの材料は単層で用いても構わないし、積層および合金として用いても構わない。
ゲート電極２は、真空蒸着法、スパッタ法などの真空成膜法や、導電性材料の前駆体やナノ粒子などを使用するウェット成膜法、例えば、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法などの方法により形成できるが、これらに限定されるものではない。パターニングは、例えばフォトリソグラフィ法を用いてパターン形成部分をレジストなどにより保護し、エッチングによって不要部分を除去して行うこともできるし、印刷法などを用いて直接パターニングすることもできるが、これについてもこれらの方法に限定されず、公知一般のパターニング方法を用いることができる。
次に、基板１およびゲート電極２の上にゲート絶縁層３を形成する。ゲート絶縁層３は、ゲート電極２の他電極との接続部および外部との接続部を除き、薄膜トランジスタ部分の少なくともゲート電極２を被覆するように形成される。
本実施の形態に係るゲート絶縁層３は酸化珪素（ＳｉＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化タンタル（ＴａＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ハフニウム（ＨｆＯｘ）などの酸化物系絶縁材料や窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯＮ）や、ポリメチルメタクリレート（ＰＭＭＡ）等のポリアクリレート、ポリビニルアルコール（ＰＶＡ）、ポリビニルフェノール（ＰＶＰ）等の樹脂材料、ポリシルセスキオキサン（ＰＳＱ）のような有機／無機ハイブリッド樹脂を使用することができるが、これらに限定されるものではない。これらは単層または２層以上積層してもよいし、成長方向に向けて組成を傾斜したものでも構わない。
ゲート絶縁層３は、薄膜トランジスタのゲートリーク電流を抑えるために、その抵抗率が１０１１Ωｃｍ以上、より好ましくは１０１４Ωｃｍ以上であることが望ましい。
ゲート絶縁層３の形成方法については、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、ホットワイヤーＣＶＤ法等の真空成膜法や、スピンコート法、ダイコート法、スクリーン印刷法等のウェット成膜法が適宜材料に応じて用いることが出来る。
次に、ゲート絶縁層３の上にソース電極４およびドレイン電極５を形成する。ソース電極４およびドレイン電極５の材料には、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、などの金属材料や、酸化インジウム（ＩｎＯ）、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）などの導電性金属酸化物材料を用いることができる。これらの材料は単層で用いても構わないし、積層および合金として用いても構わない。
ソース電極４およびドレイン電極５の形成は、導電性材料の前駆体やナノ粒子などを使用するウェット成膜法が好適に用いられる。例えば、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法などの方法を用いることができる。パターニングは、例えばフォトリソグラフィ法を用いてパターン形成部分をレジストなどにより保護し、エッチングによって不要部分を除去して行うこともできるし、印刷法により直接パターニングすることもできるが、これらに限定されるものではない。
ソース電極４およびドレイン電極５上に半導体層６を形成する場合、半導体材料を溶解および分散させた溶液およびペーストなどを用いるウェット成膜法を用いて形成することができる。ウェット成膜法を用いる場合、ソース電極４およびドレイン電極５の表面が微細な表面凹凸を有することにより、ソース電極４およびドレイン電極５上での半導体材料の弾きを抑えることが可能となる。表面凹凸のサイズ、形状等は、用いる半導体材料の弾きを抑制できる程度に濡れ性が得られれば何ら限定されず、半導体材料の粘度等に応じて表面粗さ等を適宜設定すればよいが、以下に目安としてその一例を示す。
ソース電極４およびドレイン電極５は、少なくとも半導体層６と接触する箇所の表面の算術平均粗さＲａ（以下、表面粗さという）を好ましくは３ｎｍ以上５０ｎｍ以下、さらに好ましくは１２ｎｍ以上４０ｎｍ以下、最も好ましくは１５ｎｍ以上３０ｎｍとすることで、半導体層６はソース電極４及びドレイン電極５と良好な密着性を得ることができる。５０ｎｍを超える場合、膜厚ムラの影響で配線抵抗が低下する可能性があり、３ｎｍより小さい場合、ソース電極４およびドレイン電極５の表面で半導体材料が均質な半導体層６が形成できなくなる可能性がある。
また、ソース電極４およびドレイン電極５の表面に形成する微細な表面凹凸は、表面凹凸の凸部と凹部の周期（ピッチ）の平均周期が２０ｎｍ以上５００ｎｍ以下の範囲内であり、表面凹凸の高さ（凸部の高さと凹部の深さ）の平均が２０ｎｍ以上２００ｎｍ以下の範囲内で不定期な周期で表面凹凸の形状を作製することにより、良好な皮膜と密着性を得ることができる。さらには、保護層７についても同様にソース電極４およびドレイン電極５が表面凹凸を有していることにより、密着性を高めることが可能となる。
なお、表面凹凸の平均周期は、任意の測定領域において、任意の隣り合う凸部同士または凹部同士の間隔を５０点以上測定し、その平均を表面凹凸の平均周期（ピッチ）とする。また、表面凹凸の平均高さは、任意の測定領域において、任意の凸部の高さが最も高い測定点とその凸部と隣り合う凹部の最も低い測定点との距離を５０点以上測定し、その平均を表面凹凸の平均高さとする。
表面粗さの制御方法については、平滑に形成した膜を形成後にウェットエッチングなどの方法でエッチングし、所望の表面粗さになるよう制御しても良いし、プラズマエッチングまたはスパッタエッチングなどのドライエッチング法などを用いても良いし、コロナ処理や大気圧プラズマ処理などの方法を用いても良い。また、ソース電極４およびドレイン電極５を形成する際に所望の表面粗さの電極が形成されるように、電極材料の印刷版の表面形状や電極パターンを制御しても良いし、ソース電極４およびドレイン電極５が導電性材料の前駆体やナノ粒子などを使用する場合は、ソース電極４およびドレイン電極５の形成時の熱処理などにより表面粗さを制御できるよう、ソース電極４およびドレイン電極５の前駆体やナノ粒子のサイズを調整する方法もあるが、こられに限定されるものではない。表面粗さの測定方法については、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）などの測定機を用いて測定できる。
また、ソース電極４およびドレイン電極５上に半導体層を形成する場合、ソース電極４およびドレイン電極５の表面の表面積率が１．０５以上１．３以下であることが好ましい。なお、表面積率ＳＲａｔｉｏとは、測定面が理想的にフラットであると仮定したときの面積Ｓ０に対する、実際に測定した表面積Ｓの比率（Ｓ／Ｓ０）である。ソース電極４およびドレイン電極５の表面の表面積率が１．０５以上１．３以下であれば、半導体材料を用いて半導体層６を形成する際に、ソース電極４およびドレイン電極５上での半導体材料の弾きや濡れ広がりを抑えることができる。表面積率の測定方法については、原子間力顕微鏡などの測定機を用いて測定できる。
ソース電極４およびドレイン電極５については、半導体層６の半導体材料との接触抵抗を下げるため、電極表面の表面処理を行うことが出来る。表面処理は、電極表面の少なくとも半導体層と接触する箇所に行うことが好ましい。表面処理方法としては、表面処理材料がソース電極４およびドレイン電極５と化学的に反応することで、表面処理を行う自己集積化膜（ＳＡＭ）などの方法が好適に用いられる。
次に、ゲート絶縁層３、ソース電極４およびドレイン電極５上に接続するように半導体層６を形成する。半導体層６の材料としては、ペンタセン、テトラセン、フタロシアニン、ペリレン、チオフェン、ベンゾジチオフェン、アントラジチオフェン、およびそれらの誘導体のような低分子系有機半導体材料およびフラーレン、カーボンナノチューブのような炭素化合物、ポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子系有機半導体材料を用いることができるが、これらに限定されるものではない。
半導体層６は、半導体材料または半導体材料の前駆体を溶解および分散させた溶液またはペーストなどを用いるウェット成膜法を好適に用いることができる。たとえば、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法などの方法を用いることが出来るが、これらに限定されるものではなく、公知一般の方法を用いることが出来る。
次に、半導体層６上に保護層７を形成する。保護層７は半導体層６を保護するために形成される。保護層７は少なくとも半導体層６のチャネル部分と重なる領域を覆うように形成される必要がある。
保護層７の材料としては、酸化珪素、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニウム、酸化チタン等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＶＰ（ポリビニルフェノール）、フッ素系樹脂等の絶縁材料が挙げられるがこれらに限定されるものではない。
保護層７の材料については、薄膜トランジスタのリーク電流を低く抑えるためにその抵抗率が１０１１Ωｃｍ以上、より好ましくは１０１４Ωｃｍ以上であることが望ましい。
保護層７は、保護層材料またはその前駆体を溶解または分散させた溶液を用いて、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法のいずれかの方法によって形成される。これらの保護層７は単層として用いても構わないし、２層以上積層して用いることもできる。また成長方向に向けて組成を傾斜したものでも構わない。
以上説明したように、第１の実施形態に係る薄膜トランジスタの製造方法は、基板上にゲート電極と、ゲート絶縁層と、ソース電極およびドレイン電極とを順次形成する工程と、ソース電極とドレイン電極表面に凹凸を形成する工程と、半導体層と、保護層とを順次形成する工程とを有する。
図２に、本発明の第２の実施形態に係る薄膜トランジスタ（トップゲート型）の概略断面図を示す。第１の実施形態に係る薄膜トランジスタに対応する構成要素については、同一の参照符号を付して、説明は適宜省略する。
本実施形態に係る薄膜トランジスタの製造方法は、基板上にソース電極およびドレイン電極を形成する工程と、ソース電極およびドレイン電極に凹凸を形成する工程と、半導体層と、ゲート絶縁層と、ゲート電極とを順次形成する工程とを有する。
本発明の実施例として、図１に示す薄膜トランジスタを作製した。
基板１として厚さ０．７ｍｍの無アルカリガラスを使用した。ガラス基板上に、ＤＣマグネトロンスパッタ法を用いてＭｏ合金を２００ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングを行った。具体的には、感光性ポジ型フォトレジストを塗布後、マスク露光、アルカリ現像液による現像を行い、所望の形状のレジストパターンを形成した。さらにエッチング液によりエッチングを行い、不要なＭｏ合金を溶解させた。その後、レジスト剥離液によりフォトレジストを除去し、所望の形状のＭｏ合金の電極を形成し、ゲート電極２を形成した。
次に、ゲート電極２上に、ダイコート法を用いてアクリル樹脂を塗布し、２３０℃で焼成して膜厚１μｍのゲート絶縁層３を形成した。
その後、銀ナノ粒子を分散させたインキをインクジェット法用いてソース電極４およびドレイン電極５のパターン形状となるよう塗布し、２００℃で１時間焼成した。ソース電極４およびドレイン電極５の膜厚は１００ｎｍとした。その後、ソース電極４およびドレイン電極５の表面粗さをＡＦＭを用いて測定したところ、その表面粗さはＲａが４．５ｎｍであった。用いた銀ナノ粒子は、ソース電極４およびドレイン電極５の表面粗さが所望の値を満たすよう、ナノ粒子のサイズおよび濃度を調整したものを使用した。
ソース電極４およびドレイン電極５の表面処理として、ペンタフルオロベンゼンチオールを１０ｍＭの濃度で溶解させたイソプロピルアルコールに基板を３０分浸漬した。余分なペンタフルオロチオフェノールを取り除くため、イソプロピルアルコールで洗浄してから乾燥した。
続いて、６，１３−ビス（トリイソプロピルシリルエチニル）ペンタセンをテトラリンに２ｗｔ％の濃度で溶解した半導体インクをフレキソ印刷法によって塗布した。半導体インクは、ソース電極４およびドレイン電極５に弾かれることなく、塗布することが出来た。その後、１００℃で乾燥して半導体層６を形成した。
半導体層６上にフッ素樹脂をフレキソ印刷法によって塗布し、１００℃で乾燥して、保護層７とした。
（比較例）
比較例として、以下に説明する薄膜トランジスタを作成した。
基板１として厚さ０．７ｍｍの無アルカリガラスを使用した。ガラス基板上に、ＤＣマグネトロンスパッタ法を用いてＭｏ合金を２００ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングを行った。具体的には、感光性ポジ型フォトレジストを塗布後、マスク露光、アルカリ現像液による現像を行い、所望の形状のレジストパターンを形成した。さらにエッチング液によりエッチングを行い、不要なＭｏ合金を溶解させた。その後、レジスト剥離液によりフォトレジストを除去し、所望の形状のＭｏ合金の電極を形成し、ゲート電極２を形成した。
次に、ゲート電極２上に、ダイコート法を用いてアクリル樹脂を塗布し、２３０℃で焼成して膜厚１μｍのゲート絶縁層３を形成した。
その後、メタルマスクを用いて銀を電子ビームを用いた真空蒸着法により成膜し、ソース電極４およびドレイン電極５を形成した。ソース電極４およびドレイン電極５の膜厚は実施例と同様に１００ｎｍとした。本比較例におけるソース電極４およびドレイン電極５の表面粗さは、ほぼ平滑といえる程度の１．５ｎｍであった。
ソース電極４およびドレイン電極５の表面処理として、ペンタフルオロベンゼンチオールを１０ｍＭの濃度で溶解させたイソプロピルアルコールに基板を３０分浸漬した。余分なペンタフルオロチオフェノールを取り除くため、イソプロピルアルコールで洗浄してから乾燥した。
続いて、６，１３−ビス（トリイソプロピルシリルエチニル）ペンタセンをテトラリンに２ｗｔ％の濃度で溶解した溶液をインクジェット法によって塗布し、１００℃で乾燥して半導体層６を形成した。
半導体層６上にフッ素樹脂をインクジェット法によって塗布し、１００℃で乾燥して、保護層７とした。
比較例に記載の薄膜トランジスタにおいては、半導体層６の印刷時にソース電極４およびドレイン電極５に撥液性の高い表面処理が施されているため、ソース電極４およびドレイン電極５上における半導体インクの濡れ性が悪いために、半導体インクの弾きが生じてしまい、均一に塗布することが出来ず、半導体層６は、ソース電極４およびドレイン電極５に接続出来ないか、あるいは、十分な接続をすることが出来ず、薄膜トランジスタとしての機能が得られなかった。また、比較例に記載の薄膜トランジスタを基板上に１００素子形成したサンプルの各々のトランジスタ特性を測定した結果、半導体層６と、ソース電極４およびドレイン電極５との接続が十分でない素子があるため、各々の素子のトランジスタ特性にばらつきが見られた。
本発明における実施例においては、ソース電極４およびドレイン電極５表面が微細な凹凸を有することにより、ソース電極４およびドレイン電極５表面に撥液性の高い材料による表面処理を施した状態であっても、半導体インクが弾かれることなく塗布可能であり、半導体層６がソース電極４およびドレイン電極５に良好に接続することができ、良好な特性を示す薄膜トランジスタを形成することが確認できた。また、実施例に記載の薄膜トランジスタを基板上に１００素子形成したサンプルの各々のトランジスタ特性を測定した結果、全ての素子において半導体層６と、ソース電極４およびドレイン電極５との接続が十分にされており、各々の素子のトランジスタ特性にばらつきは見られなかった。
本発明は、薄膜トランジスタに有用であり、液晶表示装置（ＬＣＤ）、有機エレクトロルミネッセンス（ＥＬ）表示装置、電子ペーパー表示装置などの、表示装置や各種センサーなどに有用である。
１ 基板
２ ゲート電極
３ ゲート絶縁層
４ ソース電極
５ ドレイン電極
６ 半導体層
７ 保護層

Claims (9)

  1. 基板上に少なくともゲート電極と、ゲート絶縁層と、ソース電極と、ドレイン電極と、前記ソース電極および前記ドレイン電極に接続された半導体層と、保護層とを有する薄膜トランジスタであって、前記ソース電極および前記ドレイン電極表面が凹凸構造を有している、薄膜トランジスタ。
  2. 前記半導体層が、半導体材料または半導体材料の前駆体を溶解させた溶液を用いて、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法のいずれかの方法によって形成される、請求項１に記載の薄膜トランジスタ。
  3. 前記ソース電極および前記ドレイン電極表面の少なくとも前記半導体層と接触する箇所の表面粗さＲａが３ｎｍ以上５０ｎｍ以下である、請求項１または２に記載の薄膜トランジスタ。
  4. 前記ソース電極および前記ドレイン電極が、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法のいずれかの方法によって形成される、請求項１ないし３のいずれかに記載の薄膜トランジスタ。
  5. 前記ソース電極および前記ドレイン電極の少なくとも半導体層と接触する箇所が、金属材料からなる、請求項１ないし４のいずれかに記載の薄膜トランジスタ。
  6. 前記ソース電極および前記ドレイン電極表面の少なくとも半導体層と接触する箇所に表面処理が施されている、請求項１ないし５のいずれかに記載の薄膜トランジスタ。
  7. 前記保護層が、保護層材料またはその前駆体を溶解または分散させた溶液を用いて、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法のいずれかの方法によって形成される、請求項１ないし６のいずれかに記載の薄膜トランジスタ。
  8. 基板上にゲート電極と、ゲート絶縁層と、ソース電極およびドレイン電極とを順次形成する工程と、前記ソース電極と前記ドレイン電極表面に凹凸を形成する工程と、前記ソース電極、前記ドレイン電極およびその間に、半導体材料を塗布して、前記ソース電極および前記ドレイン電極に接続された半導体層を形成する工程と、保護層を形成する工程とを有する、薄膜トランジスタの製造方法。
  9. 基板上にソース電極およびドレイン電極を形成する工程と、前記ソース電極および前記ドレイン電極に凹凸を形成する工程と、前記ソース電極、前記ドレイン電極およびその間に、半導体材料を塗布して、前記ソース電極および前記ドレイン電極に接続された半導体層を形成する工程と、ゲート絶縁層と、ゲート電極とを順次形成する工程とを有する、薄膜トランジスタの製造方法。
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