KR101213946B1 - 박막트랜지스터 및 그제조방법 및 이를 구비한액정표시장치 및 그제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 title claims description 52
- 239000002070 nanowire Substances 0.000 claims abstract description 86
- 239000010408 film Substances 0.000 claims abstract description 42
- 239000000463 material Substances 0.000 claims abstract description 21
- 238000004070 electrodeposition Methods 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 104
- 229910052751 metal Inorganic materials 0.000 claims description 63
- 239000002184 metal Substances 0.000 claims description 63
- 239000000758 substrate Substances 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 31
- 239000003054 catalyst Substances 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- 239000008151 electrolyte solution Substances 0.000 claims description 4
- 239000011229 interlayer Substances 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 3
- -1 Transistors Substances 0.000 abstract 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000002073 nanorod Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- 230000001476 alcoholic effect Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000002041 carbon nanotube Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910021393 carbon nanotube Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000002086 nanomaterial Substances 0.000 description 1
- 239000002105 nanoparticle Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000011941 photocatalyst Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000012779 reinforcing material Substances 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
- H01L29/0669—Nanowires or nanotubes
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Crystallography & Structural Chemistry (AREA)
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Abstract
본 발명은 박막트랜지스터 제조공정에 관한 것으로, 특히 생산수율 향상과 콘택 신뢰성을 높인 박막트랜지스터, 그 제조방법 및 이를 구비한 액정표시장치 및 그 제조방법을 개시한다. 개시된 본 발명의 박막 트랜지스터는 게이트 전극; 상기 게이트 전극 하부에 다수개의 터널들이 형성된 다공층블럭; 및 상기 다공층블럭 양측에 각각 형성된 소스전극과 드레인 전극을 포함한다.
여기서, 상기 게이트 전극과 다공층블럭 사이에는 절연막을 더 포함하고, 상기 다수개의 터널들에는 나노와이어가 형성되며, 상기 나노와이어는 ZnO 계열의 물질이고, 상기 나노와이어와 콘택되는 소스전극과 드레인 전극 영역에는 오믹콘택층이 형성된 것을 특징으로 한다.
본 발명은 트랜지스터의 전극과 나노와이어의 콘택 특성을 개선하고 생산수율을 높인 효과가 있다.
나노와이어, 트랜지스터, 액정표시장치, 전착, ZnO
Description
도 1은 종래 기술에 따른 나노와이어 박막 트랜지스터의 구조를 도시한 도면.
도 2a 내지 도 2d는 본 발명에 따른 나노와이어 박막 트랜지스터의 제조공정을 도시한 도면.
도 3은 본 발명에 따라 나노와이어 박막 트랜지스터를 구비한 액정표시장치의 화소 구조를 도시한 평면도.
도 4는 상기 도 3의 Ⅰ-Ⅰ' 선을 절단한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
50: 절연기판 51: 드레인 전극
53: 다공층블럭 52: 절연막
61: 소스전극 63: 게이트 전극
65: 나노와이어 66: 오믹콘택층
본 발명은 박막트랜지스터 제조공정에 관한 것으로, 특히 생산수율 향상과 콘택 신뢰성을 높인 박막트랜지스터, 그 제조방법 및 이를 구비한 액정표시장치 및 그 제조방법에 관한 것이다.
일반적으로 나노(nm 10 -9 m)크기의 물질은 거대 크기의 물질과 동일 물질이라도 물리적, 화학적 성질이 다르다. 즉 표면/질량의 비가 크기 때문에, 이러한 나노크기의 물질은 표면에서 일어나는 화학 반응을 이용하는 광촉매, 표면에서의 결함에 기인하는 광학적 성질을 이용하는 광전자 장치 등에 적용될 수 있다.
대표적인 탄화규소 나노로드와 나노와이어는 그 직경이 보통 수 내지 수십 nm 정도로 극히 작고, 아스펙트비(aspect ratio)가 10~ 10,000 정도인 원통형 물질로서 주된 성분은 탄소와 규소가 결합되어 있는 탄화규소이며, 제조방법에 따라 비정질을 가지는 산화규소가 수 내지 수십 nm의 두께로 덮여 있다. 탄화규소 나노로드와 나노와이어는 높은 강도와 우수한 화학 안정성을 가지고 있고 우수한 전기적 특성을 겸비함으로써 고온과 고전압 환경에서 사용될 수 있는 물질이다. 최근에 연구개발되고 있는 나노구조체를 사용한 전계방출소자 FET (field emission tip)에 있어서는 전계방출소자의 작동과정시 저진공, 고온 상태에서 안정된 전계방출특성을 유지하는 것이 전계방출 팁이 가져야 할 중요한 특징이며, 이런 면에서 탄화규소 나노로드 및 나노와이어는 탄소나노튜브보다 작동 환경에서 안정된 구조적 특성을 보임으로써 차세대 전계방출소자 재료로서 주목받고 있다. 또한 기계적 강도를 증가시키기 위하여 사용되는 인성강화재로서도 그 사용범위를 넓히고 있다.
도 1은 종래 기술에 따른 나노와이어 박막 트랜지스터의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 기판(10) 상에 게이트 금속을 증착한 다음, 이를 포토리소그라피 공정에 따라 노광 및 현상하고 식각하여 게이트 전극(1)을 형성한다. 그런 다음, 상기 게이트 전극(1)이 형성된 기판(10) 상에 SiO2/Si 절연막(3)을 증착하고, 계속해서 소스/드레인 금속막을 증착한 다음, 이를 식각하여 소스전극(5a)과 드레인 전극(5b)을 형성한다.
상기와 같이 소스/드레인 전극(5a, 5b)이 형성되면, 실리콘 나노와이어 또는 탄소나노와이어를 에탄올 또는 IPA와 같은 알콜성 용매에 분산시켜 상기 기판(10) 상에 코팅한 다음, 나노와이어(7)가 상기 소스/드레인 전극(5a, 5b) 사이에 위치하도록 하여 트랜지스터를 제작한다.
그러나, 상기와 같이 현재 진행중인 나노와이어를 구비한 트랜지수터 제조방법은 다음과 같은 문제가 있다.
첫째, 알콜성 용매에 나노와이어(7)를 분산시킨 다음, 이를 기판(10) 상에 코팅하여 나노와이어(7)가 소스전극(5a)과 드레인 전극(5b)에 위치하도록 제조하는 공정은 상기 나노와이어(7)가 상기 소스전극(5a)과 드레인 전극(5b) 사이에 위치하지 않는 경우가 많아 생산수율이 낮은 문제가 있다.
상기 나노와이어(7)가 탄소나노튜브(Carbon Nanotube; CNT)인 경우에는 나오와이어를 균일하게 합성하는 것이 어렵고, 소스/드레인 전극(5a, 5b)과의 쇼트키 저항이 커서 소자 성능을 저하시키는 문제가 있다.
상기 나노와이어(7)가 실리콘 나노와이어인 경우에는 마찬가지로 균일한 소재합성이 어렵고, 생산수율이 낮아 제조공정에 적용하기 어려운 문제가 있다.
본 발명은, 소스전극과 드레인 전극을 전착(電着:electrodeposition) 전극을 사용하여 나노와이어를 전극 사이에 형성함으로써, 생산수율을 향상시키면서 콘택저항 문제를 해소한 박막 트랜지스터 및 그 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은, 나노와이어를 구비한 박막 트랜지스터를 액정표시장치의 스위칭 소자로 사용하여 고속응답 및 소자 성능 개선을 한 액정표시장치 및 그 제조방법을 제공함에 또 다른 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 박막 트랜지스터는,
게이트 전극;
상기 게이트 전극 하부에 다수개의 터널들이 형성된 다공층블럭; 및
상기 다공층블럭 양측에 각각 형성된 소스전극과 드레인 전극을 포함한다.
여기서, 상기 게이트 전극과 다공층블럭 사이에는 절연막을 더 포함하고, 상기 다수개의 터널들에는 나노와이어가 형성되며, 상기 나노와이어는 ZnO 계열의 물질이고, 상기 나노와이어와 콘택되는 소스전극과 드레인 전극 영역에는 오믹콘택층이 형성된 것을 특징으로 한다.
또한, 상기 다공층블럭층에는 나노와이어가 형성될 다수개의 터널이 형성되 는 것을 특징으로 한다.
본 발명의 다른 실시예에 의한 박막 트랜지스터 제조방법은,
기판 을 제공하는 단계;
상기 기판 상에 금속막을 증착하고 식각하여 금속블럭층을 형성하는 단계;
상기 금속블럭층 상에 절연막을 형성하는 단계;
상기 절연막이 형성된 기판 상에 식각 공정을 진행하여 상기 금속블럭층을 다공층블럭과 드레인 전극으로 형성하는 단계;
상기 다공층블럭과 드레인 전극이 형성된 기판 상에 금속막을 증착하고 식각하여 소스전극과 게이트 전극을 형성하는 단계; 및
상기 소스전극과 드레인 전극을 전착 전극으로 하여 상기 다공층블럭 내측에 다수개의 나노와이어를 형성하는 단계를 포함한다.
여기서, 상기 나노와이어 형성후, 상기 나노와이어와 소스/드레인 전극이 콘택되는 영역에 오믹콘택층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 오믹콘택층을 형성하는 공정은 열처리 공정이고, 상기 다공층블럭을 형성하는 단계에서는 두번의 식각 공정을 차례로 진행하며, 상기 다공층블럭에는 다수개의 터널들을 형성하는 것을 특징으로 한다.
또한, 상기 다공층블럭의 터널 내측에는 Al2O3 를 형성하고, 상기 다공층블럭의 터널 내측에는 금속촉매를 형성하며, 상기 금속촉매는 Au, Al, Ni 중 어느 하나이고, 상기 나노와이어는 ZnO 물질이며, 상기 나노와이어는 상기 다공층블럭의 다수개 터널 내측에 형성하는 것을 특징으로 한다.
본 발명의 또다른 실시예에 의한 액정표시장치는,
기판;
상기 기판 상에 화소영역을 정의하도록 교차 배열된 게이트 배선과 데이터 배선;
상기 게이트 배선과 데이터 배선의 교차 영역에 나노와이어 채널층을 구비한 박막 트랜지스터; 및
상기 화소영역에 상기 데이터 배선과 평행하게 형성된 화소전극을 포함하는 것을 특징으로 한다.
여기서, 상기 나노와이어는 ZnO 물질이고, 상기 박막 트랜지스터의 나노와이어는 전해질 용액으로 부터 금속을 전착하는 방식으로 형성되며, 상기 나노와이어는 박막 트랜지스터의 소스전극과 드레인 전극 사이에 형성된 다공층블럭에 형성되고, 상기 나노와이어 박막 트랜지스터의 드레인 전극과 상기 화소전극은 전기적으로 콘택되어 있는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의한 액정표시장치 제조방법은,
기판 상에 금속막을 증착하고 식각하여 금속블럭층을 형성하는 단계;
상기 금속블럭층 상에 절연막을 형성하는 단계;
상기 절연막이 형성된 기판 상에 식각 공정을 진행하여 상기 금속블럭층을 다공층블럭과 드레인 전극으로 형성하는 단계;
상기 다공층블럭과 드레인 전극이 형성된 기판 상에 금속막을 증착하고 식각 하여 소스전극을 형성하는 단계;
상기 소스전극이 형성된 기판 상에 층간절연막을 형성한 다음, 상기 절연막 상부에 게이트 전극을 형성하는 단계;
상기 게이트 전극이 형성된 기판을 상기 소스전극과 드레인 전극을 전착 전극으로 하여 상기 다공층블럭 내측에 다수개의 나노와이어를 형성하는 단계;
상기 나노와이어가 형성된 기판 상에 보호막을 형성하고, 상기 드레인 전극의 일부를 노출하는 콘택홀을 형성하는 단계; 및
상기 콘택홀이 형성된 기판 상에 투명금속막을 형성한 다음, 식각하여 화소전극을 형성하는 단계를 포함한다.
여기서, 상기 나노와이어 형성후, 상기 나노와이어와 소스/드레인 전극이 콘택되는 영역에 오믹콘택층을 형성하는 단계를 더 포함하고, 상기 오믹콘택층을 형성하는 공정은 열처리 공정이며, 상기 다공층블럭을 형성하는 단계에서는 두번의 식각 공정을 차례로 진행하고, 상기 다공층블럭에는 다수개의 터널들을 형성하는 것을 특징으로 한다.
또한, 상기 다공층블럭의 터널 내측에는 Al2O3 를 형성하고, 상기 다공층블럭의 터널 내측에는 금속촉매를 형성하며, 상기 금속촉매는 Au, Al, Ni 중 어느 하나이고, 상기 나노와이어는 ZnO 물질이며, 상기 나노와이어는 상기 다공층블럭의 다수개 터널 내측에 형성하는 것을 특징으로 한다.
본 발명에 의하면, 소스전극과 드레인 전극을 전착(電着:electrodeposition) 전극을 사용하여 나노와이어를 전극 사이에 형성함으로써, 생산수율을 향상시키면서 콘택저항 문제를 해소하였다.
또한, 본 발명은, 나노와이어를 구비한 박막 트랜지스터를 액정표시장치의 스위칭 소자로 사용하여 고속응답 및 소자 성능 개선하였다.
이하, 첨부한 도면에 의거하여 본 발명의 실시 예를 자세히 설명하도록 한다.
도 2a 내지 도 2d는 본 발명에 따른 나노와이어 박막 트랜지스터의 제조공정을 도시한 도면이다.
도 2a에 도시한 바와 같이, 투명성 절연기판(50) 상에 금속막을 형성한 다음, 이를 포토리소그라피 공정에 따라 노광 및 현상, 식각하여 금속블럭층(51)을 형성한다. 상기 금속블럭층(51)은 Al을 사용한다.
상기와 같이 절연기판(50) 금속블럭층(51)이 형성되면, 계속해서, 절연막(52: SiO2)을 상기 금속블럭층(51) 상에 형성한 다음 한다.
상기와 같이 절연막(52)이 금속블럭층(51) 상에 형성되면, 도 2b에 도시한 바와 같이, 두번의 에칭공정으로 상기 금속블럭층에 다수개의 터널(54)이 형성된 다공층블럭(porous block: 53)과 드레인 전극(62)을 형성한다.
상기 다공층블럭(53)은 상기 금속블럭층의 일부가 식각공정으로 형성되고, 내측에 형성된 터널(54)들은 이후 공정에서 나노와이어가 채워진다.
상기 다공층블럭(53)에 다수개의 터널(54)을 형성하는 방법은 상기 금속블럭층 일측면에 1차 에칭 공정을 진행하면, 상기 금속블럭층의 측면에는 다수개의 홈들이 형성된다. 구체적으로, 상기 1차 에칭 공정은 금속블럭층이 에칭액을 사용한 디핑(dipping)공정을 통해 산화공정을 거치면서 불규칙적으로 다공성 형태의 홈들이 형성되는 것이다. 상기 금속블럭층 상에 형성된 절연막은 상기 1차 에칭 공정에 영향을 받지 않는다.
그런 다음, 상기 금속블럭층의 측면에 2차 에칭 공정을 진행하면, 1차 에칭에 의해 형성된 홈에서는 다른 영역보다 훨씬 빠른 속도로 홈이 파이게 된다. 구체적으로, 상기 2차 에칭 공정은 상기 다수개의 홈들이 형성된 금속블럭층이 에칭액을 사용한 식각 공정을 거치면서 표면적이 넓은 홈이 형성된 영역이 다른 영역보다 더 빠른 속도로 에칭되는 원리를 이용한 것이다. 상기 금속블럭층 상에 형성된 절연막은 상기 2차 에칭 공정에 영향을 받지 않는다.
이와 같이 파인 홈들에는 산화처리에 의해 Al203 성분이 터널(54) 내측 영역에 형성되고, 남아 있는 금속블럭층은 드레이 전극(62)이 된다.
상기와 같이 다공층블럭(53)에 터널(54)들이 형성되면, 상기 터널(54) 내측, 남아 있는 드레이 전극(62) 상에 나노와이어 성장을 위한 금속촉매(60)를 CVD(chemical vapor deposition) 방식으로 증착하여 형성한다.
상기 금속촉매(60)는 Au, Al, Ni를 사용한다.
상기에서와 같이, 터널(54) 내측에 금속촉매(60)가 형성되면, 도 2c에 도시한 바와 같이, 절연기판(50) 상에 금속막을 증착한 다음, 이를 식각하여 상기 드레인 전극(62)과 대향하는 상기 다공층블럭(53) 입구에 소스전극(61)을 형성하고, 상기 절연막(52) 상에는 게이트 전극(63)을 형성한다. 상기 1차 에칭 공정 및 2차 에칭 공정을 통해 다공층블럭(53) 입구 영역이 어느 정도 식각되는 바 다공층블럭(53)의 입구는 상기 소스전극(61)으로 완전히 밀폐되지 않는다.
상기에서와 같이, 게이트 전극(63)과 소스전극(61)이 형성되면, 도 2d에 도시한 바와 같이, 전착 공정을 진행하기 위해 Zn2+ 가 용해된 전해질 용액에 절연기판(50)을 담그고, 상기 소스/드레인 전극(61, 62)을 전극으로 사용하여 상기 전해질 용액이 다공층블럭(53) 내측에 형성된 터널들에 ZnO로된 나노와이어(65)가 성장되도록 한다.
상기 ZnO로된 나노와이어(65)는 금속촉매(도 2c의 60)에 의해 빠른 속도로 터널 내부에서 성장되어 채워지는데, 이때, 상기 소스/드레인 전극(61, 62)과 양측 가장자리 영역에서 전기적으로 도통 된다. 4eV 이내의 밴드갭을 가진 재료는 전압인가에 의해 반도체 소자로 사용할 수 있는 특성을 이용하면, 에너지 밴드갭이 3.2eV정도인 ZnO는 반도체 소자로 사용할 수 있다.
이와 같은 물질에는 TiO2(에너지밴드갭: 3eV), WO3(에너지밴드갭: 2.5eV), SnO2(에너지밴드갭: 3.5eV) 물질이 있는데, 본 발명에서는 ZnO 뿐아니라 상기 물질들로 나오와이어로 형성할 수 있다.
상기와 같이 나노와이어(65)가 형성되면, 열처리 공정을 진행하여 드레인 전극(62)과 소스전극(61)의 알루미늄(Al) 성분이 확산되어 상기 나노와이어(65)와 소스/드레인 전극(61, 62) 사이에 오믹콘택층(66)을 형성한다.
이와 같이, 본 발명에서는 나노와이어 박막 트랜지스터를 전착법으로 형성하기 때문에 종래 기술에서와 달리 나노와이어를 정확히 소스/드레인 전극 사이에 형성할 수 있는 이점이 있다.
또한, 본 발명에서는 성장된 나노와이어와 전극들 사이에 오믹콘택층이 형성되기 때문에 종래 문제가 되었던 나노와이어와 전극간의 콘택 불량을 제거하였다.
도 3은 본 발명에 따라 나노와이어 박막 트랜지스터를 구비한 액정표시장치의 화소 구조를 도시한 평면도이다.
도 3에 도시된 바와 같이, 구동신호를 인가하는 게이트 배선(101)과 데이터 신호를 인가하는 데이터 배선(103)이 교차하여 단위 화소영역을 한정하고, 게이트 배선(101)과 데이터 배선(103)이 교차되는 영역 상에는 나노와이어로된 채널층을 갖는 박막 트랜지스터(Thin Film Transistor:TFT)가 배치되어 있다.
상기 화소 영역 상에는 상기 박막 트랜지스터의 드레인 전극과 전기적으로 콘택되면서 상기 데이터 배선(103)과 평행한 방향으로 화소전극(109)이 형성되어 있다.
상기 박막 트랜지스터는 ZnO 계열의 나노와이어가 소스 전극과 드레인 전극에 연결되어 있어, 일반적으로 사용되는 비정질실리콘, 폴리실리콘 트랜지스터보다 응답속도가 빠른 특성을 갖는다.
도 4는 상기 도 3의 Ⅰ-Ⅰ' 선을 절단한 단면도이다.
도 4에 도시한 바와 같이, 액정표시장치는 절연기판(100) 상에 금속막을 형성한 다음, 이를 포토리소그라피 공정에 따라 노광 및 현상, 식각하여 금속블럭층을 형성하고, 상기 금속블럭층 상에 절연막(112)을 형성한다. 상기 금속막은 Al을 사용하고, 절연막(112)은 SiO2 계열의 물질을 사용한다.
그런 다음 도 2b에서 설명한 공정에 따라 다공층블럭(114)과 드레인 전극(106b)을 동시에 형성한다.
이때, 상기 다공층블럭(114)에는 나노와이어가 형성될 다수개의 터널들이 형성된다.
상기와 같이 다공층블럭(114)과 드레인 전극(106b)이 형성되면, 절연기판 (100) 상에 금속막을 증착하고 식각하여 상기 다공층블럭(114) 입구에 소스전극(106a)과 데이터 배선(103)을 형성한다.
상기와 같이 데이터 배선(103)과 소스전극(106a)이 형성되면, 절연기판(100) 상에 층간절연막(117)을 형성한 다음, 금속막을 증착하고 식각하여 상기 다공층블럭(114)이 형성된 절연막(112) 상에 게이트 전극(111)과 게이트 배선을 형성한다.
상기와 같이 게이트 전극(111)이 형성되면, 도 2c와 도 2d에서 설명한 바와 같이 소스전극(106a)과 드레인 전극(106b)을 전극으로 하여 Zn2+ 가 용해된 전해질 용액에 절연기판(100)을 담그어 다공층블럭(114) 내측에 형성된 터널들에 ZnO로된 나노와이어(115)를 형성한다.
상기 ZnO 나노와이어(115)는 금속촉매에 의해 빠른 속도로 터널 내부를 채우게 되어 상기 소스/드레인 전극(106a, 106b)과 전기적으로 도통 된다.
상기와 같이 나노와이어(115)가 형성되면, 열처리 공정을 진행하여 드레인 전극(106b)과 소스전극(106a)의 알루미늄(Al) 성분이 확산되어 상기 나노와이어(115)와 소스/드레인 전극(106a, 106b) 사이에 오믹콘택층(116)을 형성한다.
상기와 같이 나노와이어(115)가 형성되면, 절연기판(100) 상에 보호막(118)을 형성한 다음, 상기 드레인 전극(106b)의 일부를 노출시키는 콘택홀(120) 공정을 진행한다.
상기와 같이 콘택홀(120)이 절연기판(100) 상에 형성되면, 투명금속막을 증착한 다음, 이를 식각하여 일측이 드레인 전극(106b)과 전기적으로 콘택되는 화소 전극(109)을 형성한다.
이와 같이 본 발명에서는 액정표시장치의 스위칭소자인 박막 트랜지스터를 나노와이어 채널층을 갖는 박막 트랜지스터로 형성함으로써, 고속응답 및 생산수율을 향상시켰다.
이상에서 자세히 설명된 바와 같이, 본 발명은 소스전극과 드레인 전극을 전극으로 하여 나노와이어를 전착(電着:electrodeposition) 시킴으로써, 트랜지스터의 콘택저항 문제를 해결한 효과가 있다.
또한, 본 발명은 나노와이어를 구비한 박막 트랜지스터를 액정표시장치의 스위칭 소자로 사용하여 고속응답 및 소자 성능 개선한 효과가 있다.
본 발명은 상기한 실시 예에 한정되지 않고, 이하 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (32)
- 게이트 전극;상기 게이트 전극 하부에 다수개의 터널들이 형성된 다공층블럭; 및상기 다공층블럭 양측에 각각 형성된 소스전극과 드레인 전극을 포함하고,상기 다수개의 터널들에는 나노와이어가 형성되고, 상기 나노와이어는 ZnO 계열의 물질인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 전극과 다공층블럭 사이에는 절연막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 삭제
- 삭제
- 제 1 항에 있어서, 상기 나노와이어와 콘택되는 소스전극과 드레인 전극 영역에는 오믹콘택층이 형성된 것을 특징으로 하는 박막트랜지스터.
- 삭제
- 기판 을 제공하는 단계;상기 기판 상에 금속막을 증착하고 식각하여 금속블럭층을 형성하는 단계;상기 금속블럭층 상에 절연막을 형성하는 단계;상기 절연막이 형성된 기판 상에 식각 공정을 진행하여 상기 금속블럭층을 다수개의 터널들이 형성된 다공층블럭과 드레인 전극으로 형성하는 단계;상기 다공층블럭과 드레인 전극이 형성된 기판 상에 금속막을 증착하고 식각하여 소스전극과 게이트 전극을 형성하는 단계; 및상기 소스전극과 드레인 전극을 전착 전극으로 하여 상기 다공층블럭의 터널들 내측에 다수개의 나노와이어를 형성하는 단계를 포함하고,상기 나노와이어는 ZnO 계열의 물질인 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 7 항에 있어서, 상기 나노와이어 형성후, 상기 나노와이어와 소스/드레인 전극이 콘택되는 영역에 오믹콘택층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 8 항에 있어서, 상기 오믹콘택층을 형성하는 공정은 열처리 공정인 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 7 항에 있어서, 상기 다공층블럭을 형성하는 단계에서는 두번의 식각 공 정을 차례로 진행하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 삭제
- 제 7 항에 있어서, 상기 다공층블럭의 터널 내측에는 Al2O3 를 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 7 항에 있어서, 상기 다공층블럭의 터널 내측에는 금속촉매를 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 13 항에 있어서, 상기 금속촉매는 Au, Al, Ni 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 삭제
- 삭제
- 기판;상기 기판 상에 화소영역을 정의하도록 교차 배열된 게이트 배선과 데이터 배선;상기 게이트 배선과 데이터 배선의 교차 영역에 나노와이어 채널층을 구비한 박막 트랜지스터; 및상기 화소영역에 상기 데이터 배선과 평행하게 형성된 화소전극을 포함하고,상기 나노와이어 채널층은 박막 트랜지스터의 소스전극과 드레인 전극 사이에 형성된 다수개의 터널들을 포함하는 다공층블럭에 ZnO 물질의 나노와이어가 형성되는 것을 특징으로 하는 액정표시장치.
- 삭제
- 제 17 항에 있어서, 상기 박막 트랜지스터의 나노와이어는 전해질 용액으로 부터 금속을 전착하는 방식으로 형성된 것을 특징으로 하는 액정표시장치.
- 삭제
- 제 17 항에 있어서, 상기 나노와이어 박막 트랜지스터의 드레인 전극과 상기 화소전극은 전기적으로 콘택되어 있는 것을 특징으로 하는 액정표시장치.
- 제 17 항에 있어서, 상기 나노와이어와 콘택되는 상기 박막 트랜지스터의 소스 전극과 드레인 전극 영역에는 오믹콘택층이 형성된 것을 특징으로 하는 액정표시장치.
- 기판 상에 금속막을 증착하고 식각하여 금속블럭층을 형성하는 단계;상기 금속블럭층 상에 절연막을 형성하는 단계;상기 절연막이 형성된 기판 상에 식각 공정을 진행하여 상기 금속블럭층을 다수개의 터널들이 형성된 다공층블럭과 드레인 전극으로 형성하는 단계;상기 다공층블럭과 드레인 전극이 형성된 기판 상에 금속막을 증착하고 식각하여 소스전극을 형성하는 단계;상기 소스전극이 형성된 기판 상에 층간절연막을 형성한 다음, 상기 절연막 상부에 게이트 전극을 형성하는 단계;상기 게이트 전극이 형성된 기판을 상기 소스전극과 드레인 전극을 전착 전극으로 하여 상기 다공층블럭의 다수개의 터널들 내측에 다수개의 나노와이어를 형성하는 단계;상기 나노와이어가 형성된 기판 상에 보호막을 형성하고, 상기 드레인 전극의 일부를 노출하는 콘택홀을 형성하는 단계; 및상기 콘택홀이 형성된 기판 상에 투명금속막을 형성한 다음, 식각하여 화소전극을 형성하는 단계를 포함하고,상기 나노와이어는 ZnO 계열의 물질인 것을 특징으로 하는 액정표시장치 제조방법.
- 제 23 항에 있어서, 상기 나노와이어 형성후, 상기 나노와이어와 소스/드레인 전극이 콘택되는 영역에 오믹콘택층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 24 항에 있어서, 상기 오믹콘택층을 형성하는 공정은 열처리 공정인 것을 특징으로 하는 액정표시장치 제조방법.
- 제 23 항에 있어서, 상기 다공층블럭을 형성하는 단계에서는 두번의 식각 공정을 차례로 진행하는 것을 특징으로 하는 액정표시장치 제조방법.
- 삭제
- 제 23 항에 있어서, 상기 다공층블럭의 터널 내측에는 Al2O3 를 형성하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 23 항에 있어서, 상기 다공층블럭의 터널 내측에는 금속촉매를 형성하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 29 항에 있어서, 상기 금속촉매는 Au, Al, Ni 중 어느 하나인 것을 특징으로 하는 액정표시장치 제조방법.
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Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050131215A KR101213946B1 (ko) | 2005-12-28 | 2005-12-28 | 박막트랜지스터 및 그제조방법 및 이를 구비한액정표시장치 및 그제조방법 |
| US11/435,522 US7462864B2 (en) | 2005-12-28 | 2006-05-17 | Thin film transistor and manufacturing method thereof, and liquid crystal display device having thin film transistor and manufacturing method thereof |
| TW095118116A TWI323038B (en) | 2005-12-28 | 2006-05-22 | Thin film transistor and manufacturing method thereof, and liquid crystal display device having thin film transistor and manufacturing method thereof |
| CNA2006100872744A CN1992349A (zh) | 2005-12-28 | 2006-06-14 | 薄膜晶体管及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050131215A KR101213946B1 (ko) | 2005-12-28 | 2005-12-28 | 박막트랜지스터 및 그제조방법 및 이를 구비한액정표시장치 및 그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070069284A KR20070069284A (ko) | 2007-07-03 |
| KR101213946B1 true KR101213946B1 (ko) | 2012-12-18 |
Family
ID=38192607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050131215A KR101213946B1 (ko) | 2005-12-28 | 2005-12-28 | 박막트랜지스터 및 그제조방법 및 이를 구비한액정표시장치 및 그제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7462864B2 (ko) |
| KR (1) | KR101213946B1 (ko) |
| CN (1) | CN1992349A (ko) |
| TW (1) | TWI323038B (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101375833B1 (ko) * | 2007-05-03 | 2014-03-18 | 삼성전자주식회사 | 게르마늄 나노로드를 구비한 전계효과 트랜지스터 및 그제조방법 |
| US20090184311A1 (en) * | 2007-08-23 | 2009-07-23 | Dan Steinberg | Nanowire placement by electrodeposition |
| CN102655146B (zh) * | 2012-02-27 | 2013-06-12 | 京东方科技集团股份有限公司 | 阵列基板、阵列基板的制备方法及显示装置 |
| US10014373B2 (en) | 2015-10-08 | 2018-07-03 | International Business Machines Corporation | Fabrication of semiconductor junctions |
| CN105977286B (zh) * | 2016-05-23 | 2020-08-21 | 华南师范大学 | 纳米锡化物多有源层结构高性能晶体管 |
| US10692778B2 (en) * | 2018-08-01 | 2020-06-23 | International Business Machines Corporation | Gate-all-around FETs having uniform threshold voltage |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720240B2 (en) * | 2000-03-29 | 2004-04-13 | Georgia Tech Research Corporation | Silicon based nanospheres and nanowires |
| US6670629B1 (en) * | 2002-09-06 | 2003-12-30 | Ge Medical Systems Global Technology Company, Llc | Insulated gate field emitter array |
| JP4865999B2 (ja) * | 2004-11-19 | 2012-02-01 | 株式会社日立製作所 | 電界効果トランジスタの作製方法 |
-
2005
- 2005-12-28 KR KR1020050131215A patent/KR101213946B1/ko active IP Right Grant
-
2006
- 2006-05-17 US US11/435,522 patent/US7462864B2/en active Active
- 2006-05-22 TW TW095118116A patent/TWI323038B/zh not_active IP Right Cessation
- 2006-06-14 CN CNA2006100872744A patent/CN1992349A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070069284A (ko) | 2007-07-03 |
| US7462864B2 (en) | 2008-12-09 |
| TW200725902A (en) | 2007-07-01 |
| CN1992349A (zh) | 2007-07-04 |
| TWI323038B (en) | 2010-04-01 |
| US20070145482A1 (en) | 2007-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20171116 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20181114 Year of fee payment: 7 |