WO2019127796A1 - 薄膜晶体管及其制造方法 - Google Patents

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WO2019127796A1
WO2019127796A1 PCT/CN2018/074063 CN2018074063W WO2019127796A1 WO 2019127796 A1 WO2019127796 A1 WO 2019127796A1 CN 2018074063 W CN2018074063 W CN 2018074063W WO 2019127796 A1 WO2019127796 A1 WO 2019127796A1
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谢华飞
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深圳市华星光电半导体显示技术有限公司
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Definitions

  • the present invention relates to the field of thin film transistor technology, and in particular to a thin film transistor and a method of fabricating the same.
  • Thin Film Transistors are widely used in flat panel displays, flexible electronics and sensing applications.
  • the most common thin film transistor uses amorphous silicon or polysilicon as the conductive channel of the transistor.
  • Amorphous silicon thin film transistors can meet the requirements of large area and low to medium display speed with good consistency.
  • One advantage of polysilicon thin film transistors is their high mobility.
  • both transistors have their own limitations.
  • Amorphous silicon is particularly sensitive to light, and amorphous silicon devices have low carrier mobility, so it cannot meet the requirements of high-speed displays with frame rates up to 120 Hz or higher.
  • the mobility of the polysilicon thin film transistor is sufficiently high, it is costly, has large area uniformity, and lacks elasticity and transparency, which is fatal to the transparent flexible device.
  • the metal oxide thin film transistor can simultaneously satisfy the mobility and transparency required for the display.
  • current metal oxide thin film transistors are not stable because they are sensitive to light, temperature, and water vapor, and they are unstable under the action of negative bias illumination stress, causing the threshold voltage to drift toward the negative bias voltage.
  • Carbon nanotubes have been widely concerned and studied by academia and industry since they were discovered in 1991. Carbon nanotubes have been widely used in display, sensors, RF (Radio Freqency, RF) circuits, flexible circuits, etc. due to their excellent electrical properties, good thermal conductivity, and good mechanical strength, demonstrating enormous application potential. Among carbon nanotube thin film transistors, carbon nanotubes are generally used as an active layer material.
  • the core of TFT manufacturing is lithography.
  • the most important thing in lithography is the reticle, which is the master of transfer micro-patterns. It is mainly used for mass reproduction of array substrate technology. It is not available in the TFT-LCD industry chain. In the important part of the shortage, the reduction in the number of reticle used can effectively reduce equipment investment and shorten the process cycle.
  • an object of the present invention is to provide a thin film transistor and a method of fabricating the same to optimize the process of the thin film transistor and reduce the production cost.
  • a method of manufacturing a thin film transistor comprising:
  • a first photolithography process forming a first metal layer on the substrate, and etching the first photomask and the first photoresist layer to form a gate;
  • a second photolithography process forming a gate insulating layer and a second metal layer on the substrate and the gate, etching the second photomask and the second photoresist layer to form an active layer channel and being located in the active layer channel a source and a drain on both sides, an active layer is deposited in the active layer channel and the surface of the second photoresist layer, and the second photoresist layer is stripped, and the active layer is retained in the active layer channel;
  • a third photolithography process forming a passivation layer over the active layer, the source and the drain, and etching the passivation layer to form a via hole by using the third photomask and the third photoresist layer;
  • a third metal layer is formed on the passivation layer and in the via hole, and the third metal layer is etched by the fourth photomask and the fourth photoresist layer to form an electrical connection with the source or the drain. Electrode.
  • the first lithography process is specifically:
  • a gate is formed on the substrate after the first photoresist layer is stripped.
  • the second lithography process is specifically:
  • the second photoresist layer and the active layer thereabove are stripped, leaving the active layer in the active layer channel.
  • the third lithography process is specifically:
  • the third photoresist layer is stripped and a via is formed on the passivation layer.
  • the fourth lithography process is specifically:
  • the fourth photoresist layer is stripped to form an electrode that is electrically connected to the source or drain.
  • the active layer is a carbon nanotube active layer.
  • the manufacturing method further includes:
  • the cleaning process is performed prior to each photolithography process.
  • a thin film transistor wherein the thin film transistor comprises:
  • An active layer located in the channel of the active layer
  • a passivation layer located above the source, the drain, and the active layer, wherein the passivation layer is provided with a through via;
  • the active layer is a carbon nanotube active layer.
  • the thin film transistor is a bottom gate type thin film transistor.
  • the invention can complete the fabrication of the thin film transistor by using only four photomasks to perform the corresponding photolithography process, and the second photolithography process adopts a lift off process to directly prepare the active layer channel when stripping the photoresist. Optimized process technology, reducing the number of masks and reducing production costs.
  • FIG. 1 is a flow chart of a method of fabricating a thin film transistor of the present invention.
  • FIG. 20 are diagrams showing a manufacturing process of a thin film transistor according to an embodiment of the present invention, wherein FIG. 20 is a schematic structural view of a thin film transistor.
  • TFT structure changes and the processing process is improved the number of reticle used in the TFT manufacturing process is also simultaneously reduced.
  • Early TFT devices mostly used back-channel protection structures.
  • TFT array substrates were generally implemented in 7-mask or 6-mask lithography processes.
  • the implementation of the 5 reticle technology using back-channel etched TFT device structures 10 years ago The successful development and mature application of the subsequent 4 reticle technology in the 5th generation production line greatly reduced the processing time and processing cost of the TFT LCD.
  • the core process is to remove the SiN x protective layer on the a-Si:H active layer, the gate insulating layer, the a-Si:H layer, n+, a
  • the -Si ohmic contact layer is continuously grown, and only one reticle is used to form the active layer Si island, thereby reducing the number of reticle and completing the transition of the back channel protection device to the back channel etch type device, which is also the current industry.
  • the 5 reticle process (refer to Table 1) is based on the 6 reticle, the interconnection via between the TFT drain and the ITO pixel electrode and the lead pad (PAD) of the peripheral gate lead region and the external
  • the interconnect via pattern of the driver circuit leads is synchronized, reducing the reticle process.
  • 4 reticle process (see Table 2) is based on the 5 reticle process, using active layer lithography (active reticle) and source and drain lithography (S/D reticle) using grayscale or half-step lithography Combine into a reticle, that is, to control the lithography of different regions by controlling the ratio of the exposure of the channel region to other regions, thereby completing the functions of the original Active reticle and S/D reticle, that is, by one reticle process The effect of the two reticle processes is achieved.
  • active reticle active reticle
  • S/D reticle source and drain lithography
  • the invention discloses a thin film transistor, comprising:
  • An active layer located in the channel of the active layer
  • the present invention also discloses a method of manufacturing a thin film transistor, comprising the following steps:
  • a first photolithography process forming a first metal layer on the substrate, and etching the first photomask and the first photoresist layer to form a gate;
  • a second photolithography process forming a gate insulating layer and a second metal layer on the substrate and the gate, etching the second photomask and the second photoresist layer to form an active layer channel and being located in the active layer channel a source and a drain on both sides, an active layer is deposited in the active layer channel and the surface of the second photoresist layer, and the second photoresist layer is stripped, and the active layer is retained in the active layer channel;
  • a third photolithography process forming a passivation layer over the active layer, the source and the drain, and etching the passivation layer to form a via hole by using the third photomask and the third photoresist layer;
  • a third metal layer is formed on the passivation layer and in the via hole, and the third metal layer is etched by the fourth photomask and the fourth photoresist layer to form an electrical connection with the source or the drain. Electrode.
  • the photoresist layer on the second metal layer is used as the active layer photoresist, and the active layer is prepared by a lift off process, and the photoresist eluent removes the photoresist while The active layer is also patterned to directly prepare the active layer channel.
  • a thin film transistor according to an embodiment of the present invention includes:
  • An active layer 50 located in the active layer channel 51;
  • the electrode 72 is located on the passivation layer 60 and penetrates the via hole.
  • the electrode 72 is electrically connected to the source 41.
  • the electrode 72 can also be disposed above the drain 42 and can also be electrically connected to the drain 42 through the via.
  • the thin film transistor is a bottom gate thin film transistor
  • the active layer 50 is a carbon nanotube (CNT) active layer.
  • the active layer may also be graphene, black phosphorus, or the like.
  • a first metal layer 20 is formed on the substrate 10;
  • the first photoresist layer 91 and the first metal layer 20 are etched by using the first mask
  • the gate electrode 21 is formed on the substrate 10.
  • a gate insulating layer 30 is formed on the substrate 10 and the gate 21;
  • a second metal layer 40 is formed on the gate insulating layer 30;
  • the upper region of the gate is etched to the gate insulating layer 30 by using a second mask to form the active layer channel 51 and the source 41 and the drain on both sides of the active layer channel. 42;
  • the active layer 50 is deposited in the active layer channel 51 and the surface of the second photoresist layer 92;
  • the second photoresist layer 92 and the active layer above it are peeled off, and the active layer 50 remaining in the active layer trench 51 is left.
  • a passivation layer 60 is formed over the active layer 50, the source 41 and the drain 42;
  • the third mask is used to etch the upper region of the source 41 to the source;
  • the third photoresist layer 93 is peeled off, and a via hole 71 is formed on the passivation layer 60.
  • a third metal layer 70 is formed over the passivation layer 60 and in the via;
  • a fourth photoresist layer 94 is formed on the third metal layer 70;
  • the fourth metal layer 70 on the side of the via 71 is etched by the fourth mask to retain at least the third metal layer 70 in the via;
  • the fourth photoresist layer 94 is peeled off to form an electrode 72 electrically connected to the source 41.
  • each film layer in the drawings do not reflect the true proportions of the thin film transistor and the components of the array substrate, and the purpose is only to illustrate the contents of the present invention.
  • the substrate 10 may be a flexible substrate such as a PET (Polyethylene terephthalate) substrate, a PI (Polyimide) substrate, or the like. Of course, it may be a hard substrate such as a glass substrate, a silicon oxide substrate, a silicon nitride substrate or the like.
  • the metal layer may be deposited by a sputtering method, and the gate electrode 21, the source electrode 41 and the drain electrode 42 of the thin film transistor are formed by a patterning process, and metal materials, alloy materials or other composites such as Mo, Al, and Cr may be used. Conductive material.
  • a passivation layer (passivation layer) 60 may be deposited by PECVD, the material may be silicon oxide, silicon nitride (SiN x) of an insulating material.
  • the electrode 72 may be an ITO electrode (Indium tin oxide, ITO, indium tin oxide), but the present disclosure is not limited thereto.
  • the gate insulating layer 30 may be deposited by PECVD, the material may be silicon oxide (SiO x) or silicon nitride (SiN x) of an insulating material.
  • the active layer 50 may be fabricated using a carbon nanotube material.
  • the present disclosure is not limited thereto.
  • the active layer 50 may also be a one-dimensional material such as a silicon nanowire or a III-V nanowire, and other structures having an overlapping structure, that is, an X, Y-type structure. semiconductors.
  • the carbon nanotubes can be produced by the method for producing carbon nanotubes in the prior art, and will not be described in detail herein.
  • a single-walled carbon nanotube powder prepared by an arc method (or a thermal plasma method, a laser ablation method) may be mixed with a polymer-containing toluene solution, dispersed, centrifuged, filtered, and redispersed to obtain a semiconductor property.
  • the present invention can complete the fabrication of the thin film transistor by using only four photomasks for the corresponding photolithography process, and the second photolithography process adopts a lift off process to directly prepare the photoresist when stripping the photoresist.
  • the active layer channel is out, the process technology is optimized, the number of masks is reduced, and the production cost is reduced.

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Abstract

本发明公开了一种薄膜晶体管及其制造方法，制造方法包括：第一道光刻工艺，在衬底上形成第一金属层，采用第一光罩及第一光阻层刻蚀形成栅极；第二道光刻工艺，在衬底及栅极上形成栅绝缘层及第二金属层，采用第二光罩及第二光阻层刻蚀形成有源层沟道及位于有源层沟道两侧的源极和漏极，在有源层沟道内及第二光阻层表面沉积形成有源层，剥离第二光阻层，保留在有源层沟道内的有源层；第三道光刻工艺，在有源层、源极和漏极上方形成钝化层，采用第三光罩及第三光阻层在钝化层上刻蚀形成过孔；第四道光刻工艺，在钝化层上方及过孔内形成第三金属层，采用第四光罩及第四光阻层刻蚀第三金属层，形成与源极或漏极电性连接的电极。

Description

薄膜晶体管及其制造方法 技术领域
本发明涉及薄膜晶体管技术领域，特别是涉及一种薄膜晶体管及其制造方法。
背景技术
薄膜晶体管(Thin Film Transistor，TFT)被广泛地用于平板显示，柔性电子和传感应用方面。最常见的薄膜晶体管是用非晶硅或者多晶硅作为晶体管的导电沟道。非晶硅薄膜晶体管能满足大面积和由低到中等显示速度的要求，一致性好。多晶硅薄膜晶体管一个优点是迁移率很高。然而这两种晶体管都有自己的局限。非晶硅对光特别敏感，并且非晶硅器件的载流子迁移率低，所以它不能满足帧速率高达120Hz甚至更高的高速显示器的要求。尽管多晶硅薄膜晶体管的迁移率足够高，但是它成本高，大面积均一性不佳，并且缺乏弹性和透明度，这对透明柔性器件来说是致命的。金属氧化物薄膜晶体管能够同时满足显示器所要求的迁移率与透明度。然而，现在的金属氧化物薄膜晶体管并不稳定，因为它对光照、温度和水蒸气敏感，并且它在负偏置照明应力的作用下不稳定，导致阈值电压向负偏置电压方向漂移。
碳纳米管(CarbonNanotube，CNT)自1991年被发现以来，一直得到学术界和工业界的广泛关注和研究。碳纳米管由于其优异的电学性能，良好的导热性，机械强度好，被广泛应用在显示、传感器、RF(Radio Freqency，射频)电路、柔性电路等领域，展示出了巨大的应用潜能。在碳纳米管薄膜晶体管中，碳纳米 管通常被用作有源层材料。
TFT制造的核心是光刻技术，而光刻技术工艺中最为关注的是掩模版，其是转移微细图形的母版，主要用于阵列基板工艺的批量复制生产，是TFT-LCD产业链中不可或缺的重要环节，掩模版使用数目的减少可有效削减设备投资、缩短制程周期。
因此，针对上述技术问题，有必要提供一种薄膜晶体管及其制造方法。
发明内容
为克服现有技术的不足，本发明的目的在于提供一种薄膜晶体管及其制造方法，以优化薄膜晶体管的制程工艺，降低生产成本。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种薄膜晶体管的制造方法，所述制造方法包括：
第一道光刻工艺，在衬底上形成第一金属层，采用第一光罩及第一光阻层刻蚀形成栅极；
第二道光刻工艺，在衬底及栅极上形成栅绝缘层及第二金属层，采用第二光罩及第二光阻层刻蚀形成有源层沟道及位于有源层沟道两侧的源极和漏极，在有源层沟道内及第二光阻层表面沉积形成有源层，剥离第二光阻层，保留在有源层沟道内的有源层；
第三道光刻工艺，在有源层、源极和漏极上方形成钝化层，采用第三光罩及第三光阻层在钝化层上刻蚀形成过孔；
第四道光刻工艺，在钝化层上方及过孔内形成第三金属层，采用第四光罩及第四光阻层刻蚀第三金属层，形成与源极或漏极电性连接的电极。
作为本发明的进一步改进，所述第一道光刻工艺具体为：
在衬底上形成第一金属层；
在第一金属层上形成第一光阻层；
采用第一光罩刻蚀第一光阻层及第一金属层；
剥离第一光阻层后在衬底上形成栅极。
作为本发明的进一步改进，所述第二道光刻工艺具体为：
在衬底及栅极上形成栅绝缘层；
在栅极绝缘层上形成第二金属层；
在第二金属层上形成第二光阻层；
采用第二光罩刻蚀栅极上方区域至栅极绝缘层，形成有源层沟道及位于有源层沟道两侧的源极和漏极；
在有源层沟道内及第二光阻层表面沉积形成有源层；
剥离第二光阻层及其上方的有源层，保留在有源层沟道内的有源层。
作为本发明的进一步改进，所述第三道光刻工艺具体为：
在有源层、源极和漏极上方形成钝化层；
在钝化层上形成第三光阻层；
采用第三光罩刻蚀源极或漏极上方区域至源极或漏极；
剥离第三光阻层，在钝化层上刻蚀形成过孔。
作为本发明的进一步改进，所述第四道光刻工艺具体为：
在钝化层上方及过孔内形成第三金属层；
在第三金属层上形成第四光阻层；
采用第四光罩刻蚀过孔旁侧的第三金属层，至少保留过孔内的第三金属层；
剥离第四光阻层，形成与源极或漏极电性连接的电极。
作为本发明的进一步改进，所述有源层为碳纳米管有源层。
作为本发明的进一步改进，所述制造方法还包括：
在每一道光刻工艺之前进行清洗工艺。
本发明另一实施例提供的技术方案如下：
一种薄膜晶体管，其中，所述薄膜晶体管包括：
衬底；
位于衬底上的栅极；
位于衬底及栅极上的栅极绝缘层；
位于栅极绝缘层上的源极和漏极、以及位于源极和漏极之间的有源层沟道；
位于有源层沟道内的有源层；
位于源极、漏极、及有源层上方的钝化层，所述钝化层上设有贯穿的过孔；
位于钝化层上且贯穿所述过孔的电极，所述电极与源极或漏极电性连接。
作为本发明的进一步改进，所述有源层为碳纳米管有源层。
作为本发明的进一步改进，所述薄膜晶体管为底栅型薄膜晶体管。
本发明仅使用四道光罩进行相应的光刻工艺即可完成薄膜晶体管的制造，第二道光刻工艺中采用剥离(lift off)工艺在剥离光阻时直接制备出了有源层沟道，优化了制程工艺，减少了光罩数量，降低了生产成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明中薄膜晶体管制造方法的流程图。
图2～图20为本发明一具体实施例中薄膜晶体管的制造工艺图，其中，图20为薄膜晶体管的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
本文使用的例如“上”、“上方”、“下”、“下方”等表示空间相对位置的术语是出于便于说明的目的来描述如附图中所示的一个单元或特征相对于另一个单元或特征的关系。空间相对位置的术语可以旨在包括设备在使用或工作中除了图中所示方位以外的不同方位。例如，如果将图中的设备翻转，则被描述为位于其他单元或特征“下方”或“之下”的单元将位于其他单元或特征“上方”。因此，示例性术语“下方”可以囊括上方和下方这两种方位。设备可以以其他方式被定向(旋转90度或其他朝向)，并相应地解释本文使用的与空间相关的描述语。
随着TFT结构的变化和加工工艺的改进，TFT制造工艺中使用掩模版的数量也同步减少。早期的TFT器件多采用背沟道保护型结构，一般用7掩模版或6掩模版光刻工艺实现TFT阵列基板，10年前采用背沟道刻蚀型TFT器件结构的5掩模版技术实现量产，随后4掩模版技术在5代生产线中的成功开发和成熟应用，大大减小了TFT LCD的加工时间和加工成本。在7掩模版工艺向6掩模版工艺转变中，最核心的工艺是去掉了a-Si∶H有源层上的SiN x保护层，将 栅绝缘层、a-Si∶H层、n+、a-Si欧姆接触层进行连续生长，只用一个掩模版形成有源层Si岛，从而减少了掩模版数目，完成了背沟道保护型器件向背沟道刻蚀型器件的转变,其也是当前产业界普遍采用的结构方式。
而5掩模版工艺(参表1)是在6掩模版的基础上，将TFT漏极与ITO像素电极之间的互连过孔以及周边栅极引线区的引线焊接衬垫(PAD)与外部驱动电路引线的互连过孔图形同步完成，减少了一次掩模版工艺。4掩模版工艺(参表2)是以5掩模版工艺为基准，利用灰阶或半阶光刻工艺，将有源层光刻(Active掩模版)与源漏极光刻(S/D掩模版)合并成一个掩模版，即通过控制沟道区与其他区域曝光量的比例，实现对不同区域的光刻，从而完成原来Active掩模版和S/D掩模版的功能，即通过一次掩模版工艺达到两次掩模版工艺的效果。
表1：5掩膜版工艺
Figure PCTCN2018074063-appb-000001
表2：常规4掩膜版工艺
Figure PCTCN2018074063-appb-000002
Figure PCTCN2018074063-appb-000003
本发明公开了一种薄膜晶体管，包括：
衬底；
位于衬底上的栅极；
位于衬底及栅极上的栅极绝缘层；
位于栅极绝缘层上的源极和漏极、以及位于源极和漏极之间的有源层沟道；
位于有源层沟道内的有源层；
位于源极、漏极、及有源层上方的钝化层，所述钝化层上设有贯穿的过孔；
位于钝化层上且贯穿所述过孔的电极，所述电极与源极或漏极电性连接。
参图1并结合表3所示，本发明还公开了一种薄膜晶体管的制造方法，包括以下步骤：
第一道光刻工艺，在衬底上形成第一金属层，采用第一光罩及第一光阻层刻蚀形成栅极；
第二道光刻工艺，在衬底及栅极上形成栅绝缘层及第二金属层，采用第二光罩及第二光阻层刻蚀形成有源层沟道及位于有源层沟道两侧的源极和漏极，在有源层沟道内及第二光阻层表面沉积形成有源层，剥离第二光阻层，保留在有源层沟道内的有源层；
第三道光刻工艺，在有源层、源极和漏极上方形成钝化层，采用第三光罩及第三光阻层在钝化层上刻蚀形成过孔；
第四道光刻工艺，在钝化层上方及过孔内形成第三金属层，采用第四光罩及第四光阻层刻蚀第三金属层，形成与源极或漏极电性连接的电极。
表3：本发明4掩膜版工艺
Figure PCTCN2018074063-appb-000004
本发明的第二道光刻工艺中，以第二金属层上的光阻层为有源层光阻，采用剥离(lift off)工艺制备有源层，光阻洗脱液去除光阻的同时也使有源层图形化，直接制备出了有源层沟道。
以下结合具体实施例对本发明作进一步说明。
参图19所示为本发明一具体实施例中的薄膜晶体管，包括：
衬底10；
位于衬底上的栅极21；
位于衬底及栅极上的栅极绝缘层30；
位于栅极绝缘层上的源极41和漏极42、以及位于源极和漏极之间的有源层沟道51；
位于有源层沟道51内的有源层50；
位于源极41、漏极42、及有源层上方的钝化层60，钝化层60上设有贯穿 的过孔71；
位于钝化层60上且贯穿过孔的电极72，电极72与源极41电性连接。
当然，在其他实施例中电极72也可以设置于漏极42上方，通过过孔同样可以与漏极42电性连接。
本实施例中薄膜晶体管为底栅型薄膜晶体管，有源层50为碳纳米管(carbon nanotube，简称为CNT)有源层。在其他实施例中，有源层也可以为石墨烯、黑磷等。
具体地，以下结合图2～图19对本实施例中的薄膜晶体管制造方法进行详细说明。
第一道光刻工艺：
参图2所示，在衬底10上形成第一金属层20；
然后在第一金属层20上形成第一光阻层91；
参图3、图4所示，采用第一光罩刻蚀第一光阻层91及第一金属层20；
参图5所示，剥离第一光阻层91后在衬底10上形成栅极21。
第二道光刻工艺：
参图6所示，在衬底10及栅极21上形成栅绝缘层30；
参图7所示，在栅极绝缘层30上形成第二金属层40；
参图8所示，在第二金属层40上形成第二光阻层92；
参图9、图10所示，采用第二光罩刻蚀栅极上方区域至栅极绝缘层30，形成有源层沟道51及位于有源层沟道两侧的源极41和漏极42；
参图11所示，在有源层沟道51内及第二光阻层92表面沉积形成有源层50；
参图12所示，剥离第二光阻层92及其上方的有源层，保留在有源层沟道51内的有源层50。
第三道光刻工艺：
参图13所示，在有源层50、源极41和漏极42上方形成钝化层60；
参图14所示，在钝化层60上形成第三光阻层93；
参图15、16所示，采用第三光罩刻蚀源极41上方区域至源极；
然后剥离第三光阻层93，在钝化层60上刻蚀形成过孔71。
第四道光刻工艺：
参图17所示，在钝化层60上方及过孔内形成第三金属层70；
参图18所示，在第三金属层70上形成第四光阻层94；
参图19所示，采用第四光罩刻蚀过孔71旁侧的第三金属层70，至少保留过孔内的第三金属层70；
参图20所示，剥离第四光阻层94，形成与源极41电性连接的电极72。
附图中各膜层的厚度和区域的大小形状不反映薄膜晶体管和阵列基板各部件的真实比例，目的只是示意说明本发明内容。
其中，衬底10可以是柔性衬底，例如PET(Polyethylene terephthalate，聚对苯二甲酸乙二酯)衬底、PI(Polyimide，聚酰亚胺)衬底等。当然也可以是硬质衬底，例如，玻璃衬底、氧化硅衬底、氮化硅衬底等。
本发明实施例中，可以采用溅射方法沉积金属层，通过构图工艺形成薄膜晶体管的栅极21、源极41和漏极42，可以采用Mo、Al、Cr等金属材料、合金材料或其他复合导电材料。
钝化层(passivation layer)60可以采用PECVD沉积，材料可以为氧化硅、氮化硅(SiN x)等绝缘材料。
电极72可以为ITO电极(Indium tin oxide，ITO，氧化铟锡)，但本公开不限定于此。
栅绝缘层30可以采用PECVD沉积，材料可以为氧化硅(SiO x)或氮化硅(SiN x)等绝缘材料。
在氧化硅(SiO x)或氮化硅(SiN x)表面通过溶液制程(例如spin-coating，dip-coating等)涂布一层半导体型碳纳米管薄膜；
在示例性实施例中，由于碳纳米管(carbon nanotube，简称为CNT)材料具有较高的迁移率，因此，可以利用碳纳米管材料来制作有源层50。但本公开并不限定于此，有源层50除可以采用CNT材料外，还可以采用硅纳米线、III-V族纳米线等一维材料以及其他含有交叠结构即X，Y型结构的半导体材料。
其中，上述碳纳米管可以通过现有技术中碳纳米管的制作方法进行制作，在此不再详述。例如，可以采用电弧法(或热等离子体法，激光烧蚀法)制备的单壁碳纳米管粉末，与含聚合物的甲苯溶液进行混合，经过分散，离心，过滤后，重新分散得到半导体性单壁碳纳米管的溶液，再进一步使用该碳纳米管的溶液制作本发明实施例中的薄膜晶体管的有源层50。
由以上技术方案可以看出，本发明仅使用四道光罩进行相应的光刻工艺即可完成薄膜晶体管的制造，第二道光刻工艺中采用剥离(lift off)工艺在剥离光阻时直接制备出了有源层沟道，优化了制程工艺，减少了光罩数量，降低了生产成本。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (19)

  1. 一种薄膜晶体管的制造方法，其中，所述制造方法包括：
    第一道光刻工艺，在衬底上形成第一金属层，采用第一光罩及第一光阻层刻蚀形成栅极；
    第二道光刻工艺，在衬底及栅极上形成栅绝缘层及第二金属层，采用第二光罩及第二光阻层刻蚀形成有源层沟道及位于有源层沟道两侧的源极和漏极，在有源层沟道内及第二光阻层表面沉积形成有源层，剥离第二光阻层，保留在有源层沟道内的有源层；
    第三道光刻工艺，在有源层、源极和漏极上方形成钝化层，采用第三光罩及第三光阻层在钝化层上刻蚀形成过孔；
    第四道光刻工艺，在钝化层上方及过孔内形成第三金属层，采用第四光罩及第四光阻层刻蚀第三金属层，形成与源极或漏极电性连接的电极。
  2. 根据权利要求1所述的制造方法，其中，所述第一道光刻工艺具体为：
    在衬底上形成第一金属层；
    在第一金属层上形成第一光阻层；
    采用第一光罩刻蚀第一光阻层及第一金属层；
    剥离第一光阻层后在衬底上形成栅极。
  3. 根据权利要求1所述的制造方法，其中，所述第二道光刻工艺具体为：
    在衬底及栅极上形成栅绝缘层；
    在栅极绝缘层上形成第二金属层；
    在第二金属层上形成第二光阻层；
    采用第二光罩刻蚀栅极上方区域至栅极绝缘层，形成有源层沟道及位于有源层沟道两侧的源极和漏极；
    在有源层沟道内及第二光阻层表面沉积形成有源层；
    剥离第二光阻层及其上方的有源层，保留在有源层沟道内的有源层。
  4. 根据权利要求1所述的制造方法，其中，所述第三道光刻工艺具体为：
    在有源层、源极和漏极上方形成钝化层；
    在钝化层上形成第三光阻层；
    采用第三光罩刻蚀源极或漏极上方区域至源极或漏极；
    剥离第三光阻层，在钝化层上刻蚀形成过孔。
  5. 根据权利要求1所述的制造方法，其中，所述第四道光刻工艺具体为：
    在钝化层上方及过孔内形成第三金属层；
    在第三金属层上形成第四光阻层；
    采用第四光罩刻蚀过孔旁侧的第三金属层，至少保留过孔内的第三金属层；
    剥离第四光阻层，形成与源极或漏极电性连接的电极。
  6. 根据权利要求2所述的制造方法，其中，所述第二道光刻工艺具体为：
    在衬底及栅极上形成栅绝缘层；
    在栅极绝缘层上形成第二金属层；
    在第二金属层上形成第二光阻层；
    采用第二光罩刻蚀栅极上方区域至栅极绝缘层，形成有源层沟道及位于有源层沟道两侧的源极和漏极；
    在有源层沟道内及第二光阻层表面沉积形成有源层；
    剥离第二光阻层及其上方的有源层，保留在有源层沟道内的有源层。
  7. 根据权利要求2所述的制造方法，其中，所述第三道光刻工艺具体为：
    在有源层、源极和漏极上方形成钝化层；
    在钝化层上形成第三光阻层；
    采用第三光罩刻蚀源极或漏极上方区域至源极或漏极；
    剥离第三光阻层，在钝化层上刻蚀形成过孔。
  8. 根据权利要求2所述的制造方法，其中，所述第四道光刻工艺具体为：
    在钝化层上方及过孔内形成第三金属层；
    在第三金属层上形成第四光阻层；
    采用第四光罩刻蚀过孔旁侧的第三金属层，至少保留过孔内的第三金属层；
    剥离第四光阻层，形成与源极或漏极电性连接的电极。
  9. 根据权利要求6所述的制造方法，其中，所述第三道光刻工艺具体为：
    在有源层、源极和漏极上方形成钝化层；
    在钝化层上形成第三光阻层；
    采用第三光罩刻蚀源极或漏极上方区域至源极或漏极；
    剥离第三光阻层，在钝化层上刻蚀形成过孔。
  10. 根据权利要求9所述的制造方法，其中，所述第四道光刻工艺具体为：
    在钝化层上方及过孔内形成第三金属层；
    在第三金属层上形成第四光阻层；
    采用第四光罩刻蚀过孔旁侧的第三金属层，至少保留过孔内的第三金属层；
    剥离第四光阻层，形成与源极或漏极电性连接的电极。
  11. 根据权利要求1所述的制造方法，其中，所述有源层为碳纳米管有源层。
  12. 根据权利要求1所述的制造方法，其中，所述制造方法还包括：
    在每一道光刻工艺之前进行清洗工艺。
  13. 一种根据薄膜晶体管的制造方法制备得到的薄膜晶体管，其中，所述制造方法包括：
    第一道光刻工艺，在衬底上形成第一金属层，采用第一光罩及第一光阻层刻蚀形成栅极；
    第二道光刻工艺，在衬底及栅极上形成栅绝缘层及第二金属层，采用第二光罩及第二光阻层刻蚀形成有源层沟道及位于有源层沟道两侧的源极和漏极，在有源层沟道内及第二光阻层表面沉积形成有源层，剥离第二光阻层，保留在有源层沟道内的有源层；
    第三道光刻工艺，在有源层、源极和漏极上方形成钝化层，采用第三光罩及第三光阻层在钝化层上刻蚀形成过孔；
    第四道光刻工艺，在钝化层上方及过孔内形成第三金属层，采用第四光罩及第四光阻层刻蚀第三金属层，形成与源极或漏极电性连接的电极；
    所述薄膜晶体管包括：
    衬底；
    位于衬底上的栅极；
    位于衬底及栅极上的栅极绝缘层；
    位于栅极绝缘层上的源极和漏极、以及位于源极和漏极之间的有源层沟道；
    位于有源层沟道内的有源层；
    位于源极、漏极、及有源层上方的钝化层，所述钝化层上设有贯穿的过孔；
    位于钝化层上且贯穿所述过孔的电极，所述电极与源极或漏极电性连接。
  14. 根据权利要求13所述的薄膜晶体管，其中，所述有源层为碳纳米管有源层。
  15. 根据权利要求13所述的薄膜晶体管，其中，所述薄膜晶体管为底栅型薄膜晶体管。
  16. 根据权利要求13所述的薄膜晶体管，其中，所述第一道光刻工艺具体 为：
    在衬底上形成第一金属层；
    在第一金属层上形成第一光阻层；
    采用第一光罩刻蚀第一光阻层及第一金属层；
    剥离第一光阻层后在衬底上形成栅极。
  17. 根据权利要求16所述的薄膜晶体管，其中，所述第二道光刻工艺具体为：
    在衬底及栅极上形成栅绝缘层；
    在栅极绝缘层上形成第二金属层；
    在第二金属层上形成第二光阻层；
    采用第二光罩刻蚀栅极上方区域至栅极绝缘层，形成有源层沟道及位于有源层沟道两侧的源极和漏极；
    在有源层沟道内及第二光阻层表面沉积形成有源层；
    剥离第二光阻层及其上方的有源层，保留在有源层沟道内的有源层。
  18. 根据权利要求17所述的薄膜晶体管，其中，所述第三道光刻工艺具体为：
    在有源层、源极和漏极上方形成钝化层；
    在钝化层上形成第三光阻层；
    采用第三光罩刻蚀源极或漏极上方区域至源极或漏极；
    剥离第三光阻层，在钝化层上刻蚀形成过孔。
  19. 根据权利要求18所述的薄膜晶体管，其中，所述第四道光刻工艺具体为：
    在钝化层上方及过孔内形成第三金属层；
    在第三金属层上形成第四光阻层；
    采用第四光罩刻蚀过孔旁侧的第三金属层，至少保留过孔内的第三金属层；
    剥离第四光阻层，形成与源极或漏极电性连接的电极。
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