JP2006269763A

JP2006269763A - 集積回路装置の製造方法

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Publication number: JP2006269763A
Application number: JP2005085982A
Authority: JP
Inventors: Katsuyuki Naito; 勝之内藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-03-24
Filing date: 2005-03-24
Publication date: 2006-10-05

Abstract

【課題】リソグラフィー技術の限界以上に微細化した配線構造を持つ集積回路装置製造方法の提供。
【解決手段】線幅３０ｎｍ以下の配線を作成する方法であって、下地表面上に、配線用材料と親和性を有する最短部の長さが配線の幅の１．５倍以下の複数の領域と、配線用材料と親和性を有しない複数の領域とが交互に表れるパターンを形成し、直径３０ｎｍ以下の配線用材料をパターンが形成された下地表面に接触させて、配線用材料と親和性を有する複数の領域の間をつなぐ配線を形成することを特徴とする集積回路装置の製造方法。
【選択図】なし

Description

本発明は集積回路装置の製造方法に係り、導電性を有する細線を用いた配線の形成方法に関する。

半導体集積回路の高性能化等はスケーリング則にのっとってなされてきた。しかし、リソグラフィー技術の限界等の要因により半導体集積回路の高性能化等にも限界が来る。リソグラフィー技術の限界を打破する方法として、カーボンナノチューブやシリコンナノワイヤーを利用した微細素子技術が提案されている。このような微細素子技術の効用を活かすためには、微細な配線技術も並行して開発されなければならない。

これまでに、TFTの半導体チャネルとして、SiナノワイヤをCVD法により形成する方法が提案されている（非特許文献１参照）。またＡｕ細線を交流電場により配向させる方法が提案されている（非特許文献２参照）。また、カーボンナノチューブ等を分散させた分散液をインクジェット法により基板に噴出し、基板に形成した親液領域（約３ｃｍ幅）と撥液領域（約１ｃｍ幅）とのパターン及び分散液中の対流等とを利用して、カーボンナノチューブ等の配線パターンを形成する方法が知られている（特許文献１参照）。

しかしながら、これらの方法では導電性を有するナノメートルオーダーの細線を半導体記憶装置のような集積回路内の所望の位置に高精度かつ簡便に形成することは困難である。
X. Duan, et al., NATURE Vol. 425, pp.274-278, 18 SEPTEMBER 2003. P. A. Smith, et al, Applied. Physics Letters, VOL.77, pp. 1399-1401, 28 August 2000. 特開２００３−２４３３２８公報

シリコン細線を分散させた溶媒を用いて細線を一方向に配列させる方法、カーボンナノチューブ等を分散させた分散液をインクジェット法により基板に噴出して配線を形成する方法等が知られている。しかし、これらの方法では導電性を有するナノメートルオーダーの細線を所望の位置に高精度かつ簡便に形成することは困難である。

本発明は、このような事情に鑑みて、導電性を有するナノメートルオーダーの細線を集積回路の所望位置に高精度かつ簡便に形成する方法を提供することを課題とする。

本発明は、下地表面上に、配線用材料との親和性を有する、最短部の長さが配線幅の１．５倍以下である複数の領域と、配線用材料との親和性を有しない領域とを含むパターンを形成し、直径３０ｎｍ以下の配線用材料をパターンが形成された下地表面に接触させて、配線用材料との親和性を有する複数の領域間をつなぐ、線幅３０ｎｍ以下の配線を形成することを特徴とする集積回路装置の製造方法を提供する。

本発明によれば、リソグラフィー技術の限界を破って、ナノ構造を持つ細線を組み立てブロックとして用い、集積回路の配線形成領域に配線を形成する集積回路装置製造方法を提供することができる。

以下、図面を参照しながら本発明を実施するための形態について説明する。尚、実施の形態や実施例を通して共通する構成には同一の符号を付すものとし、重複する説明は省略する。また、参照する各図は発明の説明とその理解を促すための模式図であり、図面表示の便宜上、形状や寸法、寸法比等は実際の方法と異なる個所がある。以下の説明及び図面表示の内容は、適宜行われる変更を排除するものではない。

（第１の実施の形態）
図１は、本発明の第１の実施形態に係る集積回路装置の製造方法を説明するための上面模式図である。この上面模式図は、基板に形成した下地配線１４と、この上に形成した、絶縁体膜１２及び側面が絶縁体膜１２に囲まれた複数の素子１１を示している。この実施の形態では、素子１１の例として相変化記憶素子（相変化メモリセル）を用いて説明する。

図１に示すように、基板上には、複数の相変化メモリセル１１を規則的に配列形成した。複数の相変化メモリセル１１の間には複数の相変化メモリセル１１間を電気的に絶縁する絶縁体膜１２を形成した。基板上には図１に示すようなメモリセルブロックを複数形成してもよく、複数のメモリセルブロック間にはブロック間分離領域１３を設けることが望ましい。相変化メモリセル１１は、相変化メモリセル１１の下層（基板側）に形成した配線１４と電気接続させる。

このようなメモリセル１１の上面に接続する配線の形成方法について、図２（ａ）乃至図２（ｈ）の断面模式図を用いて説明する。図２（ａ）乃至図２（ｈ）は、図１に示すＡ−Ｂ断面のうち、２つの相変化メモリセル１１を含む断面を示している。

図２（ａ）に示すように、基板２１の表面に、CVD法や基板の熱酸化等により絶縁体膜２２を形成する。基板２１の表面に対して事前に研磨加工等をしてもよい。

図２（ｂ）に示すように、ナノインプリント法等により絶縁体膜２２上に互いに平行な複数の溝からなる凹パターンを形成する。各溝は、図1の配線１４の形成予定領域である。この凹パターンを形成した絶縁体膜２２表面にCu膜を成膜した後、表面をケミカルメカニカルポリッシング（CMP）により研磨して、溝内にCu配線１４を残置させる（図２（ｂ））。
図２（ｃ）に示すように、配線１４と絶縁体膜２２の表面にCVD法等により絶縁体膜１２を形成する。

図２（ｄ）に示すように、絶縁体膜１２の表面にレジスト膜２５を形成する。このレジスト膜２５には、ナノインプリント法等により、複数の溝２３を形成する。ひとつの溝２３は、図１において分離領域１３で挟まれたメモリセルの形成領域である。溝２３は配線１４の形成面に略平行な面内に形成し、配線１４に対して所定角度を備えるように傾斜をもたせる。Ａｒミリングでレジスト２５をエッチングし、レジストの溝の下にある絶縁体膜１２の表面を露出させる。

形成された溝内を含むレジスト膜２５表面に、ジブロックコポリマーを溶かした溶媒をスピンコート法により塗布する。ジブロックコポリマーには、例えば、ポリスチレン・ポリメチルメタクリレートを含有する相分離材料を用いる。溶媒には、例えば、トルエンを用いる。この際に、ポリスチレン２７中に、ポリメチルメタクリレート粒子２６が所定ピッチで規則配列するようにポリスチレン分子量とポリメチルメタクリレート分子量を調整する。所定ピッチとは、ブロックコポリマーの相分離によるポリメチルメタクリレートのドットの六方格子が図１で示すように配置するようなドットピッチである。相変化メモリセル１１はジブロックコポリマーの相分離ドットの六方格子の点で作成される。このドットの所定間隔は、Ｃｕ配線１４のピッチの略（２／√３）倍に等しい
次に、基板２１を、例えば、真空中において約１５０℃で約３０時間アニールして粒子を規則配列化させる。これによりポリメチルメタクリレート粒子２６をポリスチレン２７中に相分離させる（図２（ｅ））。絶縁体膜１２表面の形状効果により、ポリメチルメタクリレート粒子２６は配線１４の上に形成され、図２の紙面左右方向に伸びる溝中でドット２６の列が得られる。

図２（ｆ）に示すように、酸素プラズマ等で処理してポリメチルメタクリレート粒子２６をポリスチレン２７中から取り除き、ホール２８を形成する。ＣＦ_４等を用いたリアクティブイオンエッチング（ＲＩＥ）等の異方性エッチングにより、メモリセル形成領域の絶縁体膜１２を選択的に除去する。これにより、図２（ｇ）に示すように、Ｃｕ配線１４に達する孔を形成する。

図２（ｈ）に示すように、相変化材料（例えば、Ge-Sb-Te）を基板加熱しながらスパッタ成膜することにより配線１４上に相変化材料１１を充填する。相変化材料１１は表面張力のため、周囲の絶縁体膜１２よりも若干盛り上がっている。

絶縁体膜１２と相変化材料１１の表面を、表面処理剤で処理し、絶縁体膜１２の表面のみに低表面自由エネルギーの表面修飾層３０を作製する。表面処理剤は、例えば、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリメトキシシランで示されるフッ素原子を有するものを使う。絶縁体膜１２に酸化シリコンSiO₂を用いる。すると、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリメトキシシランのトリメトキシシリル基はＳｉＯ_２膜１２表面のＳｉＯＨ基と選択的に反応して結合する。

この実施の形態では、表面修飾層３０は、絶縁体膜１２表面のみに形成され、メモリ素子の相変化材料１１上に形成されない。Ａ−Ｂ断面では、メモリ素子上の表面修飾層３０を有しない領域と絶縁体膜１２上の表面修飾層３０を有する領域とが交互に表れることとなる。

次に、上記基板２１を図１のＡＢ方向が遠心方向になるようにスピンコーターに配置して、細線用の多層カーボンナノチューブを含む溶液を相変化材料１１と表面修飾層３０が露出した表面に遠心塗布する。次に乾燥過程において下地電極１４を用いて１４に垂直な方向に交流電界を加える。これにより、カーボンナノチューブの集合体からなる細線３１は、表面修飾層３０上を超え、相変化メモリセル１１を繋ぐ。この後、窒素気流下で基板表面を乾燥させる。溶液には、ブタノール中に多層カーボンナノチューブを分散させたものを用いる。

この後、水溶液中で、配線１４を電極とした電解メッキによって、金属ドットを相変化メモリ素子１１上に選択的に析出させる。この金属ドットにより、カーボンナノチューブ細線３１と相変化メモリ素子１１の接続を強固にすることができる。

このようにして得られる集積回路装置は、例えば、図３の上面模式図に示すようになる。この実施の形態では、ポリメチルメタクリレート粒子２６を基板上に最密充填させ、各Ｃｕ配線１４と各カーボンナノチューブ集合体３１との間に約６０度（約１２０度）の角度を設けている。カーボンナノチューブの集合体３１は相変化メモリ素子１１上に配列している。

本実施の形態の細線材料には、金属細線材料と半導体細線材料を用いることができる。金属細線材料としては、金属のカーボンナノチューブ、銅、タングステン、白金、金等を用いることができる。半導体の細線材料としては、カーボンナノチューブ、シリコン、ゲルマニウム等がある。金属のカーボンナノチューブは、金属的な性質を示すバンド構造を有する。半導体のカーボンナノチューブは、半導体的（半金属的）性質を示すバンド構造を有する。これらの中では、特に、金属のカーボンナノチューブ、および半導体のシリコンが好ましい。

カーボンナノチューブは、炭素原子がｓｐ２という最も強い結合で６員環状に組み上げられたグラファイトシートを筒状に丸めた構造をしている。カーボンナノチューブの先端は５員環を含むいくつかの６員環で閉じられている。チューブの直径はサブナノメートルのオーダーまで微細化でき、最小で０．４ナノメートルである。ダイヤモンド以上の熱伝導率を持ち、大きな電流密度が可能であり、ヤング率が高いカーボンナノチューブは、本実施の形態のような細線材料に適している。

細線として１本のカーボンナノチューブを用いてもよく、複数のナノチューブの集合体を用いてもよい。また、カーボンナノチューブは単層構造と多層構造のいずれのものでもよく、配線部材が複数のナノチューブから形成される場合には単層構造のものと多層構造のものが混在してもよいし、おのおの単独のものであってもよい。

カーボンナノチューブには、金属を内包したフラーレン等の、全体として金属的性質を示すナノチューブとは別のナノ構造体がカーボンナノチューブ内に詰まっている、いわゆるピーポッド構造を用いてもよい。このような別のナノ構造体を含むピーポッド構造を用いることで、配線自体や多層膜間をつなげるビア配線の電気伝導特性あるいは機械的強度を増強することが可能になる。例えば、金属内包フラーレンを含むカーボンナノチューブの場合、内包された金属の電荷がフラーレンの外側に現れ、更にナノチューブ外側に現れることが、第一原理計算から知られており、それによってビア配線の電気伝導特性を向上させることができる。

金属内包フラーレンのように全体として金属的性質を示す、ナノチューブとは別の構造体もしくは分子あるいは原子は、ナノチューブ内ではなく、一つのビアを構成している隣接ナノチューブ間に存在してもよい。また、内部に金属フラーレンを含む隣接ナノチューブ間に、上記のナノチューブとは別の構造体もしくは分子あるいは原子を配置することも可能である。

カーボンナノチューブの大量形成には、アーク放電やレーザーアブレーションが用いられてきた。基板に直接成長させるにはＣＶＤ法がある。プラズマＣＶＤと熱ＣＶＤでは成長メカニズムが異なることが知られている。カーボンナノチューブの成長後、プラズマＣＶＤによる成長の場合は触媒がナノチューブの先端に残り、熱ＣＶＤによる場合は触媒がナノチューブの根本に残る。

ＣＶＤ法によるカーボンナノチューブの成長において、カーボンナノチューブを基板面に水平方向に成長させるためには、同方向の電界の存在が重要である。プラズマＣＶＤは電界印加及び減圧下に６５０℃程度でメタン（ＣＨ₄）ガスと水素（Ｈ₂）ガスを流しながら行うことができる。熱ＣＶＤはやはり電界印加及び減圧下に６５０℃程度でアセチレン（Ｃ₂Ｈ₂）ガスと水素（Ｈ₂）ガスを流しながら行うことができる。どちらの場合にも、触媒としてコバルト、鉄、ニッケル等の金属を使用する。

細線材料にシリコンナノワイヤーを用いることもできる。シリコンナノワイヤーは、溶融法等や、電気炉による加熱で製造することができる。また、特開2004-296750公報には結晶方位が揃い、一定サイズの、直線部分が数ｍｍのシリコンナノワイヤーまたはシリコン・ゲルマニウム合金ナノワイヤーの製造方法が報告されている。シリコンナノワイヤーは、製造時にドーピングガスを切り替えることで多数のｐｎ接合などを一つのワイヤー内で自由に作成することができる。

以上説明した細線用材料は溶媒に分散したり、自己組織化に有利にしたり、また下地と化学結合させたりするため、化学修飾されていてもよい。

本実施の形態のように細線を配線に用いる場合には、細線の直径を３０ｎｍ以下かつ１ｎｍ以上とすることが好ましい。細線の長さは約２００ｎｍ以上とすることが望ましい。細線の熱運動を抑えて基板の表面エネルギーの効果を促進することができるからである。より好ましくは約１μｍ以上である。また、細線の長さの分散はできるだけ小さい方が好ましいが、約５％以下とすることが好ましい。ナノ粒子においては粒径が約３０ｎｍ以下になると熱運動により規則的な配列が困難であるが、細線では上述のディメンジョンを用いることで熱運動を考慮した上でも、高精度での配列化が可能である。

細線用材料の溶媒は、凝集を起こさないものであれば特に限定されない。このような溶媒として、水や、メタノール、エタノール、プロパノール、ブタノールなどのアルコール類、ｎ−ヘプタン、ｎ−オクタン、デカン、トルエン、キシレン、シメン、デュレン、インデン、ジペンテン、テトラヒドロナフタレン、デカヒドロナフタレン、シクロへキシルベンゼンなどの炭化水素系溶媒、またエチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールメチルエチルエーテル、ジエチレングリコールジメチルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールメチルエチルエーテル、１，２−ジメトキシエタン、ビス（２−メトキシエチル）エーテル、ｐ−ジオキサンなどのエーテル系溶媒、さらにプロピレンカーボネート、γ−ブチロラクトン、Ｎ−メチル−２−ピロリドン、ジメチルホルムアミド、ジメチルスルホキシド、シクロヘキサノンなどの極性溶媒を挙げることができる。また、溶媒は界面活性剤などの分散剤を含有していてもよい。

これらの溶媒のうち、細線用材料の分散性と分散液の安定性、またインクジェット法などへの適用のしやすさの点で、アルコール類、炭化水素系溶媒、エーテル系溶媒が好ましい。さらに好ましい溶媒としては、炭化水素系溶媒を挙げることができる。これらの溶媒は、単独でも、あるいは２種以上の混合物としても使用できる。

また、分散質としての細線を分散媒に分散する際の溶質濃度は２重量％以下であることが好ましく、インクジェット用の分散質が分散された分散媒の粘度は６ｍＰａ・ｓ程度であることが好ましい。

本実施の形態では、細線を形成する下地表面に配線に対して親和性の大きい領域（親和性を有する領域）と小さい領域（親和性を有する領域に相対して親和性を有しない領域）とのパターンを形成することにより、このパターンを利用して選択的に細線を形成することができる。

親和性のパターンは、交互に形成された表面自由エネルギーの大きい領域と小さい領域とにより構成することができる。細線の表面エネルギーが大きい場合にはパターンの表面自由エネルギーの大きい領域に細線を形成し、パターンの表面自由エネルギーの小さい領域（表面修飾層３０）には細線を形成しない。ある断面をみたときに、前者の領域と後者の領域とが交互に現れるようにする。

細線の表面自由エネルギーが小さい場合には、表面自由エネルギーが小さいパターンの方が細線に対する親和性が高い。表面自由エネルギーの小さい細線の形成予定領域では、下地の表面自由エネルギーを小さくし、形成しない領域では下地の表面自由エネルギーを高くする。

また、基板表面に凹凸がある場合、表面自由エネルギーの効果はより促される。すなわち、表面自由エネルギーが大きいと凹凸表面は超親水性になりやすく、また逆に表面自由エネルギーが小さいと凹凸表面は超撥水性となりやすい。凹凸のサイズとしては、幅は配線の幅よりも大きい方がよく、１．1倍から１．５倍程度が好ましい。下地に溝を設ける場合の溝の深さは、細線の直径と同程度から２倍程度が好ましい。

親和性のパターンサイズは、細線と親和性を有するパターンの最も短い部分の幅が配線の１．５倍以下である必要がある。配線用材料と親和性を有しない複数の領域とが交互に表れるパターンでは、パターンを形成する位置のバラつき等からパターンのサイズは配線の幅と同程度かそれよりも大きい方が好ましい。しかし１．５倍よりも大きいと、得られる配線の幅が所望より太くなってしまう可能性がある。したがってパターンのサイズとしては１．０倍から１．５倍が好ましいが、１．０倍より小さくても凹凸パターンとの組み合わせによっては有効である。

図１及び図３に示す状態では、細線に対して親和性を有する領域を円形にし、この円形を2次元的に囲む細線に対して親和性を有さない領域を形成した。親和性を有する領域の形状は、矩形、楕円、ライン等に適宜変更することができる。

細線材料にカーボンナノチューブを用いる場合には、表面修飾層３０としては、例えばフルオロアルキルシランを用いることができる。フルオロアルキルシランを表面にフルオロアルキル基が位置するように形成することで、各化合物が配向されて自己組織化膜が形成できる。これにより、表面修飾層３０の表面自由エネルギーを小さくすることができる。このように表面自由エネルギーを小さくすることで、この領域上に表面エネルギーの大きい細線が形成されにくくなる。

このような自己組織化膜を形成する化合物としては、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリメトキシシラン、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリクロロシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリエトキシシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリメトキシシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等のフルオロアルキルシラン（以下「ＦＡＳ」という）を挙げることができる。

これらの化合物の使用に際しては、一つの化合物を単独で用いるのも好ましいが、２種以上の化合物を組み合わせて使用してもよい。また、自己組織化膜を形成する化合物として、ＦＡＳを用いるのが、下地との密着性等を得る上で好ましい。ＦＡＳ（その表面自由エネルギーは低い）のパターニングによって、表面自由エネルギーの高い領域と低い領域のパターンを作ることができる。

ＦＡＳは、一般的に構造式Ｒ_nＳｉＸ_(4-n)で表される。ここで、ｎは１以上３以下の整数を表し、Ｘはメトキシ基、エトキシ基、ハロゲン原子などの加水分解基である。また、Ｒはフルオロアルキル基であり、（ＣＦ₃）（ＣＦ₂）_x（ＣＨ₂）_y構造（ここでｘは０以上１０以下の整数を、ｙは０以上４以下の整数を表す）を持つ。複数個のＲまたはＸがＳｉに結合している場合には、ＲまたはＸはそれぞれすべて同じでもよいし、異なっていてもよい。

Ｘで表される加水分解基は、加水分解によりシラノールを形成して、基板（ガラス、シリコン）等の下地のヒドロキシル基と反応し、シロキサン結合で基板と結合することができる。また、Ｒは表面に（ＣＦ₃）等のフルオロ基を有するため、基板等の下地表面を濡れない（表面自由エネルギーの低い）表面に改質することができる。

一方、表面自由エネルギーの高い表面に改質する表面処理剤としては、12-ヒドロキシドデシルトリエトキシシラン、18−ヒドロキシオクタデシルトリメトキシシランなどがある。

親和性と非親和性のパターンは、ブロックコポリマーの相分離を用いて作製することもできる。ブロックコポリマーを利用する場合には、形成する２種類以上のブロックにおけるエッチング耐性が互いに異なる材料を用いるか、もしくはいずれか一方のブロックが選択的に除去可能である材料を用いる。

例えば、ポリスチレンとポリメチルメタクリレートからなるブロックコポリマーを用いた場合には、ＣＦ_４をエッチャントとして用いるＲＩＥ耐性がポリスチレンの方がポリメチルメタクリレートより大きいため、ＲＩＥによってポリメチルメタクリレートの下地にある部分のみを選択的に削ることを可能である。

このようなジブロックコポリマーとしては、例えばポリブタジエン−ポリジメチルシロキサン、ポリブタジエン−４−ビニルピリジン、ポリブタジエン−メチルメタクリレート、ポリブタジエン−ポリ−ｔ−ブチルメタクリレート、ポリブタジエン−ｔ−ブチルアクリレート、ポリーｔ−ブチルメタクリレート−ポリ−４−ビニルピリジン、ポリエチレン−ポリメチルメタクリレート、ポリ−ｔ−ブチルメタクリレート−ポリ−２−ビニルピリジン、ポリエチレン−ポリ−２−ビニルピリジン、ポリエチレン−ポリ−４−ビニルピリジン、ポリイソプレンーポリー２−ビニルピリジン、ポリメチルメタクリレート−ポリスチレン、ポリ−ｔ−ブチルメタクリレート−ポリスチレン、ポリメチルアクリレート−ポリスチレン、ポリブタジエンーポリスチレン、ポリイソプレン−ポリスチレン、ポリスチレン−ポリ−２−ビニルピリジン、ポリスチレン−ポリ−４−ビニルピリジン、ポリスチレン−ポリジメチルシロキサン、ポリスチレン−ポリ−Ｎ，Ｎ−ジメチルアクリルアミド、ポリブタジエン−ポリアクリル酸ナトリウム、ポリブタジエン−ポリエチレンオキシド、ポリ−ｔ−ブチルメタクリレート−ポリエチレンオキシド、ポリスチレン−ポリアクリル酸、ポリスチレン−ポリメタクリル酸等がある。これらはAB型ジブロックポリマーの例であるが、さらにＡＢＡ型のトリブロックコポリマーであってもよい。

パターン形成用に、ブロックコポリマーを用いる場合、基板表面においてミセル構造もしくはシリンダ構造を形成するような成分比の分子を用いることが好ましい。これにより円形の互いに分離され規則配列した記録/記憶セル構造を形成することが可能となる。

ここでは、ミセルもしくはシリンダを構成するブロックがエッチング耐性が高いかもしくは現像処理によりミセルもしくはシリンダを構成するブロックのみが残るようなポリマーの組み合わせが必要である。ブロックコポリマーはトルエンなどの適当な溶媒に溶解したものをスピンコートなどにより製膜することが可能である。ブロックコポリマーの自己組織的な配列への相分離は、一般的には材料のガラス転移点温度以上の温度でアニール処理することにより得られる。

以上のような方法によりジブロックコポリマーの規則配列を形成した後には、自己組織化粒子をマスクとして、あらかじめ作製しておいた下地層をイオンミリングなどにより削り、所望の規則配列した凹凸パターンを形成することができる。下地層と自己組織化粒子膜との間にＳｉＯ_２やＳｉなどの膜を形成し、ＲＩＥなどにより自己組織化粒子の規則配列パターンをＳｉＯ_２やＳｉに転写した後、下地層を加工することも有効である。ＳｉＯ_２やＳｉはＲＩＥによりアスペクト比高く削ることができるため、これをマスクにして加工することにより、下地層をよりアスペクト比高くエッチングすることができる。得られた凹部に異なる材料を埋め込むことにより平坦な表面エネルギーの異なるパターンを形成することが可能となる。

細線に対して親和性の大きい領域と小さい領域とのパターンをナノインプリントにより形成することも可能である。ナノインプリントは、狭義には、原盤をレジストに押し付けことにより、原盤表面の凹凸を基板上のレジストに転写する方法であり、大面積で簡便にナノパターンを転写することができる。転写後、エッチングによりレジスト表面の凹凸を反映する表面段差を転写することができる。また、ソフトプリントとしてシリコーン樹脂のような柔らかい凹凸原盤の凸部に基板表面を修飾するための物質を乗せ、ＦＡＳなどの修飾物質を原盤の凹凸パターンに応じて基板表面に転写してもよい。この方法もナノインプリントに含まれる。

本実施形態において、細線材料を配列化する際には、配列化方向にシェア（せんだん応力）をかけることによりより良好に配列化させることができる。また、シェアにより細線等のパターンの間隔をさらに詰めることもでき、さらなる高密度化が可能となる。

シェアをかける方法としては、電界や磁場を印加する方法がある。導電性を持つ細線には外部電場や磁場を印加すると、細線内部の電荷の動きによって細線の向きと電荷や磁場の印加方向によってエネルギーの違いが生じる。これがせんだん応力の原因となる。このような外部電場や磁場は交流印加が好ましい。また、細線材料を含む溶媒を細線の長手方向に流動させることにより、シェアをかけることができる。このような方法としてはスピンコート法、ラングミュア・ブロジェット法などがある。

本実施の形態において、その接続を強固にし、細線の長さを制御しやすくするために、細線の一方の端と下地とを化学的に結合することが好ましい。このような方法の例として、金属ドット触媒を配線の下地上に形成し、カーボンナノチューブ等の細線をＣＶＤ法により成長させる方法がある。

本実施の形態では、相変化メモリセル１１とその周囲の表面修飾層３０により表面自由エネルギーのパターンを形成した。メモリセルの電極部の細線に対する親和性を周囲よりも大きくすることで良好なパターン形成が可能である。

親和性の大きい領域は、表面自由エネルギーの大きい領域であり、その下地としてメモリ素子を形成しておくことで、低価格と高密度化が要求されるファイルメモリを製造することが可能となる。このようなファイルメモリとしては、相変化メモリ(PRAM)の他に、ＮＡＮＤフラッシュメモリ、抵抗変化メモリ(RRAM)等がある。またカーボンナノチューブ配線自体が物理的なスイッティングを行なうＮＲＡＭ等もある。相変化材料としては、例えば、Sb-Se、Sb-Te、Ga-Se、Te-Se-Sb、Te-Ga-Se、Te-Ge-Sn、Te-As-Ge、Cs-Te、Ge-Sb-Te、Ag-In、In-Sb-Teなどが挙げられる。

また、磁性体材料を用いたメモリもあり、特にスピン注入書き込みで磁化反転させるような微小な磁性体を用いたＭＲＡＭ等では、本実施の形態のような細線を配線とすることは有効である。

有機色素を含有する記録材料としては、電荷記録用色素、相変化記録色素、ライトワンス型の記録用色素、フォトクロミック色素、蛍光色素、フォトリフラクティッブ色素などがある。有機色素媒体で、電荷の有無を記録する場合は、ドナー性もしくはアクセプタ性の色素分子が用いられる。一方、結晶−非晶質の相変化を記録とする場合は、結晶化速度が大きい色素分子が用いられる。

また、配線の途中に金属−半導体接合構造を配線の途中に組み込むことで、アクティブな配線となり、それにより機能性を持った３次元的集積回路装置を実現することが可能になる。このような用途に、本実施の形態の配線を利用することもできる。

以上説明したような第１の実施形態による製造方法によれば、３０ｎｍ以下の細線を備える集積回路装置を、安価に製造することが可能である。また、配線用の細線に対して親和性に違いを持つ規則配列したパターンを用いることで、細線の基板に対する吸着時の表面自由エネルギーを高め、配向性を高めることができる。

（第２の実施の形態）
本発明の第２の実施形態に係る集積回路装置の製造方法について、図面を用いて説明する。

図４は、本実施の形態を説明するための上面模式図である。本実施の形態では、基板上に互いに直交関係にある下地Ｃｕ配線１４’、１４”を形成し、相変化メモリセル１１は、Ｃｕ配線１４’上に所定間隔をもって形成する。相変化メモリセル１１はジブロックコポリマーの相分離ドットの点で作成される。そのためこの所定間隔は、Ｃｕ配線１４’の間隔の略（２／√３）倍に等しい。Ｃｕ配線１４”のメモリセル領域よりの端部には、コンタクト電極４５を形成する。

図５（ａ）乃至図５（ｆ）は、第２の実施の形態に係る集積回路装置の製造方法を説明するための断面模式図である。図５（ａ）乃至（ｆ）の断面は、配線１４’を含む断面における２つのメモリセル形成領域とその周辺を示す。この実施形態の製造方法では、ナノインプリントにより、メモリセル材料を絶縁膜の孔に埋め込むことで記録（記憶）セル列を形成する。

図５（ａ）に示すように、基板２１の表面に絶縁体膜５２を形成した後、絶縁体膜５２の表面の配線１４’の予定領域に互いに略平行な複数の溝を形成する。同時に、この溝に垂直な複数の溝を配線１４”の形成領域に形成する。この溝の形成は、ナノインプリントにより行う。この溝中に、第１の実施の形態と同様にしてＣｕ膜１４’、１４”を形成する。

図５（ｃ）、（ｄ）に示すように、絶縁体膜１２、レジスト膜５５を順次形成する。

そして、ナノインプリントにより、図５（ｄ）の紙面垂直方向に伸びる互いに平行な複数の溝をレジスト膜５５に形成する。この溝は、溝とCu配線１４’がクロスするように、形成する。

次に、溝の底に下地の絶縁体膜１２の表面が表れるまでレジスト５５をエッチングする。これにより形成されたレジストパターン５５をマスクとして、ＲＩＥ等の異方性エッチングにより絶縁体膜１２の表面に互いに平行な複数の溝を形成する。レジスト５５を除去する。トルエンにポリスチレン・ポリメチルメタクリレートのジブロックコポリマーを溶かした溶液をスピンコートにより形成する。

次に、これを真空中で約１５０℃約３０時間アニールし規則配列化させる。これによりポリメチルメタクリレート粒子がポリスチレン中に相分離し、溝中で１列のドット列が得られる。このとき、ポリメチルメタクリレート粒子を、Ｃｕ配線１４’とレジスト５５に形成した溝とが交差するクロスポイントに形成する。次に、これを酸素プラズマで処理してポリメチルメタクリレート粒子を除き、ホールを形成する。

次に、ホールを囲むポリスチレンをマスクとして用い、異方性エッチングにより絶縁体膜１２にＣｕ配線１４”に達する孔を形成し、次に電解メッキで選択的にＣｕ配線１４”上に形成した孔を金属で埋め、ビアコンタクト４５を形成する。水平方向の下地Ｃｕ電極１４”にのみ電流を流すことにより選択的にビアコンタクトを作成できる。

その後、相変化材料Ge-Sb-Teを基板加熱しながらスパッタ成膜することによりＣｕ配線１４’の上の孔に相変化メモリセル材料１１を選択的に形成する。絶縁体膜１２と相変化材料１１の表面を、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリメトキシシランで示されるフッ素原子を有する表面処理剤で処理し、絶縁体膜１２の表面に低表面自由エネルギーの表面修飾層３０を作製する。ここで、カーボンナノチューブに親和性のある絶縁体膜１２の溝を利用し、かつ、絶縁体膜１２の上表面に表面修飾層３０を形成しておくことにより、溝の中に選択的にカーボンナノチューブを配列することができる。

次に、上記基板２１を上記溝方向（図５の紙面垂直方向）が基板引き上げ方向になるようにディップコーターに配置して、細線用の多層カーボンナノチューブを含む溶液を相変化材料１１と表面修飾層３０が露出した表面に塗布する。これにより、カーボンナノチューブの集合体からなる細線３１により、表面修飾層３０上を超え、相変化メモリセル１１を繋ぐ。この後、窒素気流下で基板表面を乾燥させる。溶液は、ブタノール中に多層カーボンナノチューブを分散させたものである。

この後、水溶液中で、配線１４を電極とした電解メッキによって、金属ドットを相変化メモリ素子１１上に選択的に析出させることができる。この金属ドットにより、カーボンナノチューブ細線３１と相変化メモリ素子１１の接続を強固にすることができる。

図６は、以上の工程により得られる集積回路装置の上面模式図である。カーボンナノチューブ３１は、ビアコンタクト４５を介してＣu配線１４”に接続している。Ｃｕ配線１４”は外部回路に配線等を介して結合されている。下地Cu配線１４’には、その端部にＭＥＭＳプローブによりアクセスすることができる。このようにすることにより、図６の集積回路装置はクロスバーメモリとして機能する。すなわち、選択されたCu配線１４’とカーボンナノチューブ配線３１の交点の相変化メモリセル１１に電流が流れ、ジュール熱により結晶―アモルファス転移（書き込みー消去）可能がとなる。読み出しは転移が起こらない程度の電流で結晶とアモルファスの電気抵抗の違いを検出して行う。

このような第２の実施形態による集積回路装置の製造方法によれば、コストが増大する線幅が30nm以下の細線を備える装置を、安価に製造することが可能である。また、配線用の細線に対して親和性に違いを持つ化学修飾パターンと溝（凹凸）パターンを規則配列することで、直径３０ｎｍ以下の微細細線を下地の所望位置に形成することが可能となる。

（実施例１）
第１の実施の形態に係る実施例１について説明する。

実施例１では、直径約３０ｎｍの相変化メモリセル１１を規則配列し、図１のＡＢ断面方向に並ぶ複数の相変化メモリセル１１上に選択的にカーボンナノチューブを形成した。

１．５ｃｍ角のＳｉ基板２１上に、凹凸の溝構造によって規則配列化したブロックコポリマーマスクを形成する。このブロックコポリマーマスクを用いてＳｉＯ₂膜からなる分離領域１３を形成した。その後、Ｓｉ基板２１上にＳｉＯ₂膜２２を形成し、ナノインプリントにより幅約３０ｎｍでピッチ約５２ｎｍの平行な溝を形成した。

溝が形成されたSiO₂膜２２の表面にＣｕ膜をスパッタ法により成膜した後、ＣＭＰで処理して溝中のみにCu配線１４を残置させた。Ｃｕ配線１４の少なくとも一方の端部は、外部との電気的接続のため露出させた。Ｃｕ配線表面のＳｉＯ_２膜２２表面からの深さは約１０ｎｍであった。

次に、Ｃｕ配線１４とＳｉＯ₂膜２２の上に約３０ｎｍ厚のＳｉＯ₂膜１２を形成した。Ｃｕ配線１４の上部のＳｉＯ₂膜１２表面は周囲のＳｉＯ₂膜１２表面から約８ｎｍの深さであった。

次に、厚さ約５０ｎｍのレジスト膜２５をSiO₂膜１２上に形成した。このレジスト膜２５の表面に、ナノインプリントより、幅約１０４０ｎｍでピッチ約１４４０ｎｍの平行な溝をＣｕ配線に対して６０度の角度で形成した。

次に、Ａｒミリングでレジストをエッチングし、レジストの溝の下地のSiO₂膜１２の表面を露出させる。このＳｉＯ₂膜１２表面を底面とするレジストで形成された溝に、ジブロックコポリマーを溶媒に溶かした液体をスピンコートにより形成した。ジブロックコポリマーは、六方格子の相分離ドットのピッチが６０ｎｍになるポリスチレン・ポリメチルメタクリレートを含む。溶媒は、ジブロックコポリマーをトルエンに１％ｗ／ｗで溶かしたものである。

真空中において約１５０℃で約３０時間アニールし、ポリメチルメタクリレート粒子２６をポリスチレン２７中で相分離させた。ポリメチルメタクリレート粒子２６はレジストに形成された溝とＳｉＯ₂膜２４に形成された溝が交差する部分に規則配列した。

ポリメチルメタクリレート粒子を酸素プラズマにより取り除き、ホール２８を作製した。ＣＦ_４のＲＩＥによりＳｉＯ_２膜１２中に、ホール２８下のＣｕ配線１４に達する複数の孔を形成した。

その後、相変化材料Ｉｎ−Ｓｂ−Ｔｅを基板加熱しながらスパッタ成膜することにより各孔に相変化メモリセル１１を選択的に充填した。相変化材料は表面張力のため、周囲のＳｉＯ_２膜１２よりも若干盛り上がっている。

次に、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリメトキシシランで示されるフッ素原子を有する表面処理剤で処理し、ＳｉＯ_２膜１２の表面に選択的に低表面自由エネルギーの表面修飾層３０を形成した。

次に、上記Ｓｉ基板２１をＣｕ配線１４と６０度の方向が遠心方向になるようにスピンコーターに配置して、金属導電性を示す多層カーボンナノチューブを分散させた溶液を遠心塗布した。この溶媒は、平均直径約２５ｎｍで、平均長さ約１３００ｎｍの金属導電性を示す多層カーボンナノチューブをヘキサンに分散させたものである。窒素気流下、約５０℃で乾燥させた。乾燥の過程で下地１４の電極を用いてメモリセル１１に図３の３１が伸びる方向に電場勾配をつけるように1KHzで１．５Ｘ１０^５V/cmの交流電界を印加した。

次に、水溶液中でのＣｕ配線１４を電極とした電解メッキによって相変化メモリセル１１上にＣｕドットを選択的に析出させ、カーボンナノチューブ細線３１とのコンタクトを強固なものとした。

線幅２５ｎｍのカーボンナノチューブ配線３１は相変化メモリ素子１１上に配列し、分離領域13をまたぐようなものも存在しなかった。

本実施例１では、ＭＥＭＳプローブにより下地Ｃu配線１４およびカーボンナノチューブ配線３１に電気接続することにより、クロスオーバーメモリとして機能することを確認した。すなわち、選択したＣｕ配線１４とカーボンナノチューブ配線３１の交点の相変化メモリ素子１１に電流が流れ、ジュール熱により結晶―アモルファス転移（書き込みー消去）が制御できる。読み出しは転移が起こらない程度の電流で結晶とアモルファスの電気抵抗の違いを検出して行うことができる。

（実施例２）
第２の実施形態に係る実施例２について、図４及び図５を参照しつつ説明する。

５ｃｍ角のＳｉ基板２１上に、ＳｉＯ_２膜５２を形成した。ＳｉＯ_２膜５２の表面にナノインプリントにより複数の溝を形成した。溝の幅は約２０ｎｍ、溝間のピッチは約４０ｎｍとした。溝を形成した表面にＣｕ膜をスパッタ法により形成し、その表面をＣＭＰ処理した。ＳｉＯ_２膜５２表面の溝内にＣｕ配線１４’が形成できた（図５（ｂ））。

厚さ約４０ｎｍのＳｉＯ_２膜１２をＣＶＤ法により形成し（図５（ｃ））、厚さ約５０ｎｍのレジスト膜５５を形成した。Ｃｕ配線１４’上およびＣｕ配線１４”上のレジスト膜５５の表面に、ナノインプリントにより、約２５ｎｍ幅、６０ｎｍピッチの溝を一部に形成した。溝の端はＣｕ配線１４”上であり、ジブロックコポリマーの相分離ドットがＣｕ配線１４’上に配列するように端の位置を制御した。次に、Ａｒミリングで溝底を下地のＳｉＯ_２膜１２に達するまでエッチングした。

次に、ＣＦ_４ガスを用いたＲＩＥにより、ＳｉＯ_２膜１２に深さ約２０ｎｍの溝を形成した。相分離ドットのピッチが約４０ｎｍになるポリスチレン・ポリメチルメタクリレートのジブロックコポリマーをトルエンに１％ｗ／ｗで溶かした溶液を準備した。この溶液を、溝が形成されたレジスト１２上にスピンコートにより成膜した。これを真空中において約１５０℃、約３０時間アニールして、規則配列化させた。これによりポリメチルメタクリレート粒子がポリスチレン中に相分離し、溝中に１列のドット列が得られた。この基板を酸素プラズマで処理してポリメチルメタクリレート粒子を除き、ホールを作製した。

ＣＦ_４ガスのＲＩＥによりホールの下部のＳｉＯ_２膜１２にＣｕ配線に達する直径約２０ｎｍの孔５６を形成した。電解メッキで選択的にＣｕ配線１４”上にＣｕビア４５を形成した。

その後、相変化材料Ｇｅ−Ｓｂ―Ｔｅを基板加熱しながらスパッタ成膜することによりＣｕ配線１４’上の孔５６に相変化材料１１を選択的に形成した。相変化メモリセルの直径は２２ｎｍであった。ＳｉＯ_２膜１２と相変化材料１１の表面を、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリメトキシシランで示されるフッ素原子を有する表面処理剤で処理し、ＳｉＯ_２膜１２の表面に低表面自由エネルギーの表面修飾層３０を作製した。

次に、上記基板２１を上記溝方向（図５の紙面垂直方向）が基板引き上げ方向になるようにディップコーターに配置して、細線用の多層カーボンナノチューブを含む溶液を相変化材料１１と表面修飾層３０が露出した表面に塗布した。溶液は、平均直径約５ｎｍで、平均長さ約５０００ｎｍの金属導電性を示す多層カーボンナノチューブをブタノールに分散させたものである。窒素気流下、約５０℃で乾燥させた。これにより、カーボンナノチューブの集合体からなる線幅２５ｎｍの配線３１により、表面修飾層３０上を超え、相変化メモリセル１１を繋ぐ。この後、窒素気流下で基板表面を乾燥させた。

この後、水溶液中で、配線１４を電極とした電解メッキによって、金属ドットを相変化メモリ素子１１上に選択的に析出させた。この金属ドットにより、カーボンナノチューブ配線３１と相変化メモリ素子１１の接続を強固にすることができる。

本素子ではカーボンナノチューブ５８はＣu配線１４”にＣｕビア４５で接続され、Ｃｕ配線１４”は外部回路に電気接続することができる。Ｃｕ配線１４’にはＭＥＭＳプローブによりアクセスすることで、クロスバーメモリとして機能することを確認した。

すなわち、選択されたＣｕ配線１４’とカーボンナノチューブ配線３１の交点の相変化メモリ素子１１に電流が流れ、ジュール熱により結晶―アモルファス転移（書き込みー消去）を制御できた。

（実施例３）
実施例３は、実施例２における記録セルの形成方法、および配線材料を変えたものである。

５ｃｍ角のＳｉ基板２１上にＳｉＯ_２膜５２を形成した。ＳｉＯ_２膜５２の表面に、ナノインプリントにより幅約１０ｎｍでピッチ約２５ｎｍの平行な溝を作製した。ＳｉＯ_２膜５２の表面にＣｕをスパッタ法等により形成した後、Ｃｕ表面をＣＭＰ処理した。これにより、Ｃｕ配線１４’とＳｉＯ_２膜５２の表面を同一表面にした（図７（ｂ））。

ＳｉＯ_２膜５２とＣｕ配線１４’の表面に、約４０ｎｍの厚さを備えるＳｉＯ_２膜１２をＣＶＤにより形成した（図７（ｃ））。さらに、ＳｉＯ_２膜１２の表面に、厚さ約４０ｎｍのレジスト膜５４を形成した（図７（ｄ））。

ナノインプリントにより、約１５ｎｍ幅、約２５ｎｍピッチの溝をレジスト５５表面（Ｃｕ配線１４’上）に形成した。Ａｒミリングでレジスト５５表面全体を溝下のＳｉＯ_２膜１２が露出するまでエッチングした。これにより、溝を反映するレジストパターンを形成した。

レジストパターンをマスクとして、ＣＦ_４ガスを用いたＲＩＥによりＳｉＯ_２膜１２に深さ約１５ｎｍの溝を形成した。ポリスチレン・ポリメチルメタクリレートのジブロックコポリマーをトルエンに１％ｗ／ｗで溶かした溶液を準備した。このジブロックコポリマーは、相分離ドットのピッチが約２５ｎｍになるように調整した。この溶液をＳｉＯ_２膜１２表面にスピンコートにより成膜した。真空中で約１５０℃で約３０時間アニールし、相分離ドットを規則配列化させた。これによりポリメチルメタクリレート粒子がポリスチレン中に相分離し、溝中で１列のドット列が得られた。酸素プラズマによりポリメチルメタクリレート粒子を除去しポリスチレンのみ残置させた。

ポリスチレンをマスクとしてＣＦ_４ガスを用いたＲＩＥによりＳｉＯ_２膜１２にＣｕ配線に達する孔８６を形成した。電解メッキにより選択的にＣｕ配線１４”に形成し孔をＮｉで埋め、ビアコンタクト４５を形成した。

直径約１２ｎｍ、長さの約３０ｎｍのｎ型Ｓｉナノロッドをプロパノールに分散した溶液を準備した。Ｓｉナノロッドは表面がSiO₂で覆われ、かつ表面をオクタントリクロロシランで処理して低表面エネルギー状態にした。この溶液に基板２１を挿入し、超音波で処理した。基板２１を取り出して、室温、窒素下で乾燥させることによりＳｉナノロッド８７を親和性のある孔に充填した。乾燥の途中で基板２１の上に対向電極を置き、対向電極と基板２１の下地電極１４‘の間で交流電界を印加してSiナノロッド８７が孔８６に充填されやすくした。

次に、上記基板２１を上記溝方向（図７の紙面垂直方向）が基板引き上げ方向になるようにディップコーターに配置して、細線用のAu細線を含む溶液を相変化材料１１と表面修飾層３０が露出した表面に塗布した。これにより、Au細線３１により、表面修飾層３０上を超え、相変化メモリセル１１を繋ぐ。この後、窒素気流下で基板表面を乾燥させた。溶液は、平均直径約１２ｎｍで、平均長さ約４０００ｎｍのAu細線をイソプロパノールに分散させたものである。Au細線３１は前もってドデシルチオールで表面修飾して低表面エネルギー状態にした。これによりAu配線はSiナノワイヤー部と親和性が高くなる。窒素気流下、約５０℃で乾燥させた。乾燥の過程で下地１４‘の電極を用いてメモリセル１１に図６の紙面左右方向に電場勾配をつけるように1KHzで１．０Ｘ１０^５V/cmの交流電界を印加した。この後、水溶液中で、配線１４’を電極とした電解メッキによって、金属ドットを相変化メモリ素子１１上に選択的に析出させた。この金属ドットにより、Ａｕ細線３１とＳｉメモリ素子１１の接続を強固にすることができる。

実施例２のように、Ｃｕ配線１４”とＣｕ配線１４’にアクセスすることにより、ライトワンスクロスバーメモリとして機能することを確認した。

本発明の第１の実施形態に係る集積回路装置の製造方法を説明するための上面模式図。第１の実施の形態に係る集積回路装置の製造方法を説明するための断面模式図。第１の実施の形態に係る集積回路装置の製造方法を説明するための上面模式図。本発明の第２の実施形態に係る集積回路装置の製造方法を説明するための上面模式図。第２の実施の形態に係る集積回路装置の製造方法を説明するための断面模式図。第２の実施の形態に係る集積回路装置の製造方法を説明するための上面模式図。第２の実施の形態の変形例にあたる集積回路装置の製造方法を説明するための断面模式図。

符号の説明

１１・・・相変化メモリセル
１２、２２、５２・・・絶縁体膜
１３・・・分離領域
１４・・・配線
２１・・・Si等の基板
２５、５５・・・レジスト膜
２６・・・ポリメチルメタクリレート粒子
２７・・・ポリスチレン
２８・・・ホール
３０・・・表面修飾層
３１・・・細線、カーボンナノチューブの集合体
４５・・・ビアコンタクト
８６・・・ホール
８７・・・シリコンナノロッド

Claims

下地表面上に、配線用材料との親和性を有する、最短部の長さが配線幅の１．５倍以下である複数の領域と、前記配線用材料との親和性を有しない領域とを含むパターンを形成し、
直径３０ｎｍ以下の前記配線用材料を前記パターンが形成された前記下地表面に接触させて、前記配線用材料との親和性を有する複数の領域間をつなぐ、線幅３０ｎｍ以下の配線を形成することを特徴とする集積回路装置の製造方法。
前記細線の形成と同時にあるいは形成後に、配線の形成方向と平行な向きのせん断応力を前記配線に付与することを特徴とする請求項１記載の集積回路装置の製造方法。
メモリ素子を形成し、前記メモリ素子表面を前記配線用材料との親和性を有する領域とすることを特徴とする請求項１または２に記載の集積回路装置の製造方法。
前記パターンをナノインプリントにより形成することを特徴とする請求項１乃至３のいずれかに記載の集積回路装置の製造方法。
前記パターンをブロックコポリマーの相分離を用いて形成することを特徴とする請求項１乃至４のいずれかに記載の集積回路装置の製造方法。
前記配線用材料はカーボンナノチューブであることを特徴とする請求項１乃至５のいずれかに記載の集積回路装置の製造方法。
前記配線用材料との親和性を有する領域と前記配線との間をメッキもしくはＣＶＤにより金属で接合することを特徴とする請求項１乃至６のいずれかに記載の集積回路装置の製造方法。