WO2021118131A1 - 표시 장치 - Google Patents

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electrode
disposed
light emitting
layer
transistor
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양은아
김한수
강종혁
조현민
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삼성디스플레이 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device.
  • the light emitting devices When the light emitting devices are arranged to be biased in a specific direction, light emitted from the light emitting devices may be concentrated in a specific direction, and the output light distribution of the display device may be uneven.
  • an object of the present invention is to provide a display device having a uniform outgoing light distribution.
  • Another object of the present invention is to provide a display device having an increased arrangement area of light emitting elements.
  • a display device for solving the above problems includes a substrate and a plurality of unit pixels disposed on the substrate, wherein each of the unit pixels includes a first electrode and a first electrode.
  • a second electrode spaced apart to surround the periphery of the first electrode, the light emitting elements disposed between the first electrode and the second electrode, and including a first end and a second end, the first electrode and the light emitting device a third electrode overlapping the first end of the elements, the third electrode in contact with the first end of the first electrode and the light emitting elements, the second electrode overlapping the second end of the light emitting elements, the second an electrode and a fourth electrode in contact with the second end of the light emitting elements, wherein the light emitting elements are radially disposed with respect to the first electrode.
  • the first electrode may include a first center electrode formed in a circular shape in plan view, a first peripheral electrode surrounding at least a portion of the first center electrode, and a first electrode connecting the first center electrode and the first peripheral electrode to each other.
  • 1 may include a connection electrode.
  • the second electrode includes a second center electrode surrounding at least a portion of the first center electrode, a second peripheral electrode surrounding at least a portion of the second center electrode, and the second center electrode and the second peripheral electrode. It may include a second connection electrode for connecting to each other.
  • the second center electrode may be formed in a ring shape in which at least one side is open in plan view.
  • the first peripheral electrode may surround at least a portion of the second center electrode and may be formed in a ring shape with at least one side open in plan view.
  • the second peripheral electrode may be disposed outside the first peripheral electrode.
  • the light emitting devices are disposed in at least one of between the first central electrode and the second central electrode, between the second central electrode and the first peripheral electrode, and between the first peripheral electrode and the second peripheral electrode.
  • the display device may further include an insulating layer disposed on the first electrode and the second electrode, wherein the insulating layer comprises a first opening exposing at least a portion of the first electrode and at least a portion of the second electrode. It may include a second opening to be exposed, the third electrode may contact the first electrode through the first opening, and the fourth electrode may contact the second electrode through the second opening.
  • the display device may further include a fixing layer disposed on the insulating layer and the light emitting devices, wherein the fixing layer is in contact with at least a portion of an outer circumferential surface of each of the light emitting devices and exposing the first end and the second end can do.
  • the pinned layer may include an organic material, and at least a portion of the pinned layer may be disposed between the light emitting devices and the insulating layer.
  • the fixing layer may include an inorganic material, and at least some voids may be formed between the light emitting devices and the insulating layer.
  • Each of the unit pixels may further include a first bank disposed between the substrate and the first electrode, and a second bank disposed between the substrate and the second electrode, wherein the light emitting devices include the first bank and between the second banks.
  • the display device may further include a barrier rib disposed on the insulating layer and surrounding at least a portion of the unit pixels, wherein at least a portion of the second bank overlaps the barrier rib.
  • the fourth electrode may be spaced apart from the third electrode and may be disposed to surround the periphery of the third electrode.
  • the display device may further include an insulating pattern disposed between the third electrode and the fourth electrode, wherein the insulating pattern is disposed on one of the third and fourth electrodes, and the third and fourth electrodes Another one of them may be disposed on the insulating pattern.
  • a driving transistor disposed between the substrate and the unit pixels and electrically connected to the light emitting devices, wherein the driving transistor comprises: a semiconductor pattern disposed on the substrate; a gate electrode disposed on the semiconductor pattern; and a first transistor electrode and a second transistor electrode disposed on the gate electrode, wherein the semiconductor pattern includes a first region in contact with the first transistor electrode, a first region spaced apart from the first region, and the second transistor electrode; a second region in contact with the second region, and a channel region positioned between the first region and the second region, wherein the first transistor electrode is electrically connected to a first bridge wiring disposed on a different layer from the first transistor electrode connected, and the first bridge wiring may be electrically connected to one of the first electrode and the second electrode.
  • the first bridge wiring may contact the first electrode through a contact hole overlapping the first electrode.
  • the first transistor electrode is electrically connected to a second bridge line disposed on the same layer as the first transistor electrode, the second bridge line is electrically connected to the first electrode, and the first bridge line is the It may be electrically connected to the second electrode.
  • a display device includes a substrate and a plurality of unit pixels disposed on the substrate, wherein each of the unit pixels moves in a clockwise or counterclockwise direction while moving away from a center point on a plane.
  • a first electrode having a spiral shape that rotates in a plane view
  • a second electrode having a spiral shape rotating in the same direction as the first electrode while moving away from the central point in plan view, and spaced apart from the first electrode, and the first electrode and and light emitting devices disposed between the second electrodes.
  • the unit pixels include a first unit pixel and a second unit pixel adjacent to the first unit pixel, and a rotation direction of the first electrode and the second electrode of the first unit pixel is determined by the second unit pixel may be different from the rotation directions of the first electrode and the second electrode.
  • the light emitting devices may be radially disposed with respect to the central point.
  • the light emitting devices include a first end and a second end, wherein each of the unit pixels overlaps the first end and the first electrode of the light emitting devices, and the first electrode and the first end of the light emitting devices
  • a third electrode in contact with a first end overlaps the second end and the second electrode of the light emitting devices, and contacts the second electrode and the second end of the light emitting devices, and is spaced apart from the third electrode
  • a fourth electrode may be further included.
  • the third and fourth electrodes may have a spiral shape that rotates in the same direction as the first and second electrodes while moving away from the central point on a plane.
  • Each of the unit pixels may further include a first bank disposed between the substrate and the first electrode, and a second bank disposed between the substrate and the second electrode, wherein the light emitting devices include the first bank and between the second banks.
  • the first and second banks may have a spiral shape that rotates in the same direction as the first and second electrodes while moving away from the central point in plan view.
  • the light emitting devices may be disposed between the first electrode and the second electrode surrounding the first electrode, radially with the first electrode as the center. Accordingly, the light emitted from the light emitting devices is not concentrated in a specific direction, and a display device having a uniform output light distribution may be provided.
  • the first electrode and the second electrode may include a center electrode, a peripheral electrode, and a connection electrode, respectively, so that light emitting devices can be effectively disposed between the first electrode and the second electrode. It is possible to enlarge the space in which there is and to provide a display device with improved display luminance.
  • the first electrode and the second electrode include a spiral shape that rotates in the same direction while moving away from the center point on a plane, so that the light emitting elements between the first electrode and the second electrode are effective It is possible to enlarge a space that can be conveniently arranged and provide a display device with improved display luminance.
  • FIG. 1A and 1B are perspective views of a light emitting device according to an exemplary embodiment.
  • FIG. 2 is a plan view illustrating a display device according to an exemplary embodiment.
  • 3A to 3C are circuit diagrams each illustrating a pixel according to an exemplary embodiment.
  • FIG. 4 is a circuit diagram illustrating a pixel according to another exemplary embodiment.
  • FIG. 5 is a plan view of a pixel according to an exemplary embodiment.
  • FIG. 6 is a plan view of a unit pixel according to an exemplary embodiment, and is an enlarged plan view of a region Q1 of FIG. 5 .
  • FIG. 7 and 8 are cross-sectional views of a unit pixel according to an exemplary embodiment, and are cross-sectional views taken along line A1-A1' of FIG. 6 .
  • FIG. 9 is a plan view of a unit pixel according to another exemplary embodiment.
  • 10 to 13 are cross-sectional views of unit pixels according to various embodiments of the present disclosure, and are cross-sectional views taken along line A2-A2′ of FIG. 9 .
  • FIG. 14 is a plan view of a unit pixel according to another exemplary embodiment.
  • 15 is a cross-sectional view of a unit pixel according to another exemplary embodiment, and is a cross-sectional view taken along line A3-A3' of FIG. 14 .
  • 16 is a plan view of a pixel according to another exemplary embodiment.
  • 17 is a plan view of a unit pixel according to another exemplary embodiment, and is an enlarged plan view of a region Q2 of FIG. 16 .
  • FIG. 18 is a cross-sectional view taken along line B1-B1' of FIG. 17 .
  • 19 is a cross-sectional view taken along line B2-B2' of FIG. 17 .
  • 20 is a cross-sectional view of a unit pixel according to another exemplary embodiment, and is a cross-sectional view corresponding to line B1-B1' of FIG. 17 .
  • 21 is a plan view of a pixel according to another exemplary embodiment.
  • FIG. 22 is a plan view of a unit pixel according to another exemplary embodiment, and is an enlarged plan view of a region Q3 of FIG. 21 .
  • FIG. 23 is a cross-sectional view taken along line C1-C1' of FIG. 22 .
  • 24 is a cross-sectional view taken along line C2-C2' of FIG. 22 .
  • 25 is a cross-sectional view of a unit pixel according to another exemplary embodiment, and is a cross-sectional view corresponding to line C1-C1' of FIG. 22 .
  • each feature of the various embodiments of the present invention may be partially or wholly combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments may be implemented independently of each other or may be implemented together in a related relationship. may be
  • FIG. 1A and 1B are perspective views of a light emitting device according to an exemplary embodiment.
  • a light emitting device LD includes a first semiconductor layer 11 , a second semiconductor layer 13 , and first and second semiconductor layers 11 . , 13) may include an active layer 12 interposed therebetween.
  • the light emitting device LD may be implemented as a stack in which the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 are sequentially stacked.
  • the light emitting device LD may be provided in the shape of a rod extending in one direction. If the extending direction of the light emitting device LD is referred to as a longitudinal direction, the light emitting device LD may have one end and the other end along the longitudinal direction.
  • one of the first and second semiconductor layers 11 and 13 may be disposed at one end, and the other one of the first and second semiconductor layers 11 and 13 may be disposed at the other end. .
  • the light emitting device LD may be provided in a rod shape.
  • the term “rod-like” may include a rod-like shape elongated in the longitudinal direction (ie, an aspect ratio greater than 1), or a bar-like shape, such as a cylinder or polygonal pillar. have.
  • the length of the light emitting device LD may be greater than its diameter.
  • the present invention is not limited thereto.
  • the light emitting device LD may be a light emitting device having a core-shell structure.
  • the light emitting device LD may be manufactured to have, for example, a diameter and/or a length of about a micro scale or a nano scale.
  • the diameter of the light emitting device LD may be 600 nm or less and the length of the light emitting device LD may be 4 ⁇ m or less, but the size of the light emitting device LD is not limited thereto, and the light emitting device LD may be applied.
  • the size of the light emitting element LD may be changed to meet the requirements of a display device.
  • the first semiconductor layer 11 may include, for example, at least one n-type semiconductor layer.
  • the first semiconductor layer 11 may include any one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may include a semiconductor layer doped with a first dopant such as Si, Ge, Sn, etc. have.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and in addition to this, the first semiconductor layer 11 may be formed of various materials.
  • the active layer 12 is formed on the first semiconductor layer 11 and may have a single or multiple quantum well structure.
  • the active layer 12 may have a structure in which a plurality of quantum layers and a well layer are alternately stacked.
  • the light emitting device LD When an electric field greater than a predetermined voltage is applied to both ends of the light emitting device LD, the light emitting device LD emits light while electron-hole pairs are combined in the active layer 12 .
  • the light emitting device LD can be used as a light source of various light emitting devices including pixels of a display device.
  • the active layer 12 may emit light having a wavelength of 400 nm to 900 nm.
  • the active layer 12 may include a material such as AlGaN or AlGaInN.
  • the quantum layer may include a material such as AlGaN or AlGaInN
  • the well layer may include a material such as GaN or AlInN.
  • the active layer 12 may include AlGaInN as the quantum layer and AlInN as the well layer, and as described above, the active layer 12 emits blue light having a central wavelength band in the range of 450 nm to 495 nm. can be released
  • the active layer 12 may have a structure in which a type of semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, and the wavelength band of the emitted light It may include other group 3 to group 5 semiconductor materials according to the present invention.
  • the light emitted by the active layer 12 is not limited to the light of the blue wavelength band, and in some cases, light of the red and green wavelength bands may be emitted.
  • light emitted from the active layer 12 may be emitted not only from the outer surface in the longitudinal direction of the light emitting device LD, but also from both sides.
  • the light emitted from the active layer 12 is not limited in directionality in one direction.
  • the second semiconductor layer 13 is provided on the active layer 12 , and may include a semiconductor layer of a different type from that of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is a semiconductor layer doped with a second dopant such as Mg, Zn, Ca, Se, Ba, or the like. may include.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and various other materials may be used to form the second semiconductor layer 13 .
  • the drawing shows that the first semiconductor layer 11 and the second semiconductor layer 13 are configured as one layer, the present invention is not limited thereto.
  • the first semiconductor layer 11 and the second semiconductor layer 13 may include a larger number of layers depending on the material of the active layer 12 .
  • the first semiconductor layer 11 and the second semiconductor layer 13 may further include a clad layer or a TSBR (tensile strain barrier reducing) layer.
  • TSBR tensile strain barrier reducing
  • the light emitting device LD includes other phosphors on the upper and/or lower portions of each layer in addition to the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 described above. It may further include a layer, an active layer, a semiconductor layer and/or an electrode layer.
  • the light emitting device LD may include one end (eg, the upper surface of the light emitting device LD) side of the second semiconductor layer 13 or one end (eg, the light emitting device) of the first semiconductor layer 11 . At least one electrode layer disposed on the (lower surface of the LD) side may be further included.
  • the light emitting device LD may further include an electrode layer 15 disposed on one end side of the second semiconductor layer 13 .
  • the electrode layer 15 may be an ohmic electrode, but is not limited thereto.
  • the electrode layer 15 may be a Schottky contact electrode.
  • the electrode layer 15 may include a metal or a metal oxide, for example, chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), ITO (Indium Tin Oxide), Indium Zinc Oxide (IZO) and Indium Tin-Zinc Oxide (ITZO) and oxides or alloys thereof may be used alone or in combination, but is not limited thereto.
  • the electrode layer 15 may be substantially transparent or translucent. Accordingly, light generated from the light emitting device LD may pass through the electrode layer 15 to be emitted to the outside of the light emitting device LD.
  • the light emitting device LD may further include an insulating film 14 .
  • the insulating film 14 may be omitted, and may be provided to cover only a portion of the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 . have.
  • the insulating film 14 may be provided on portions other than both ends of the light emitting device LD, so that both ends of the light emitting device LD may be exposed.
  • FIGS. 1A and 1B illustrate a state in which a portion of the insulating film 14 is removed, and all of the side surfaces of the actual light emitting device LD may be surrounded by the insulating film 14 .
  • the insulating film 14 may include a transparent insulating material.
  • the insulating film 14 may include at least one insulating material selected from SiO2, Si3N4, Al2O3, and TiO2, but is not limited thereto, and various materials having insulating properties may be used.
  • the insulating film 14 may prevent an electrical short circuit that may occur when the active layer 12 comes into contact with a conductive material other than the first semiconductor layer 11 and the second semiconductor layer 13 .
  • surface defects of the light emitting device LD may be minimized, thereby improving lifespan and efficiency.
  • the insulating film 14 may prevent an undesirable short circuit that may occur between each of the light emitting devices LD.
  • the type, structure, and shape of the light emitting device LD according to the embodiment of the present invention may be variously changed.
  • FIG. 2 is a plan view illustrating a display device according to an exemplary embodiment.
  • the display device 1000 may include a substrate SUB and a plurality of pixels PXL provided on the substrate SUB.
  • the display device 1000 (or the substrate SUB) may include a display area DA in which an image is displayed and a non-display area NDA excluding the display area DA.
  • the display area DA may be an area in which the pixels PXL are provided.
  • the non-display area NDA may be an area in which drivers SDV and DDV for driving the pixels PXL and various wirings connecting the pixels PXL and the drivers are provided.
  • the display area DA may have various shapes.
  • the display area DA may have various shapes, such as a closed polygon including a straight line side, a circle including a curved side, an ellipse, a semicircle including a straight line and a curved side, and a semi-ellipse can be provided as
  • each area may also be provided in various shapes, such as a closed polygon including a straight side, a semicircle including a curved side, or a semi-ellipse.
  • the areas of the plurality of regions may be the same or different from each other.
  • a case in which the display area DA is provided as one area having a quadrangular shape including the side of a straight line will be described as an example.
  • the non-display area NDA may be provided on at least one side of the display area DA. In an exemplary embodiment, the non-display area NDA may surround the display area DA.
  • the pixels PXL may be provided in the display area DA on the substrate SUB.
  • Each of the pixels PXL may include at least one light emitting device LD connected to a scan line and a data line and driven by a corresponding scan signal and a data signal.
  • Each of the pixels PXL may emit any one color among red, green, and blue, but is not limited thereto.
  • each of the pixels PXL may emit one color among cyan, magenta, yellow, and white.
  • the pixels PXL include a first pixel PXL1 emitting light of a first color, a second pixel PXL2 emitting light of a second color different from the first color, and the first color and the second color.
  • a third pixel PXL3 emitting light of a third color different from the color may be included.
  • At least one first pixel PXL1 , second pixel PXL2 , and third pixel PXL3 disposed adjacent to each other may constitute one pixel unit PXU capable of emitting light of various colors. have.
  • the first pixel PXL1 may be a red pixel emitting red light
  • the second pixel PXL2 may be a green pixel emitting green light
  • the third pixel PXL3 may be It may be a blue pixel emitting blue light.
  • each of the pixels PXL includes a light emitting device that emits light of the same color, but includes light conversion layers of different colors disposed on each of the light emitting devices to emit light of different colors can do.
  • each of the pixels PXL may include a light emitting device that emits light of different colors.
  • the color, type, and/or number of each pixel PXL is not particularly limited.
  • a plurality of pixels PXL may be provided and arranged in the first direction DR1 and the second direction DR2 crossing the first direction DR1 .
  • the arrangement form of the pixels PXL is not particularly limited and may be arranged in various forms.
  • the drivers may provide a signal to each pixel PXL through each wiring unit (not shown), and thus may control driving of each pixel PXL.
  • a wiring part is omitted for convenience of description.
  • the driver includes a scan driver SDV providing a scan signal to the pixels PXL through a scan line, an emission driver EDV providing an emission control signal to the pixels PXL through an emission control line, and a data line. It may include a data driver DDV that provides a data signal to the pixels PXL via a timing controller (not shown).
  • the timing controller may control the scan driver SDV, the light emission driver EDV, and the data driver DDV.
  • the display device 1000 may not include the light emission driver EDV.
  • the scan driver SDV and the light emission driver EDV may be disposed on one side of the substrate SUB, and may be disposed along one direction (eg, the second direction DR2 ).
  • the scan driver SDV and the light emission driver EDV may be mounted on the substrate SUB as separate components, but are not limited thereto.
  • the scan driver SDV and the light emission driver EDV may be directly formed on the substrate SUB.
  • the scan driver SDV and the light emission driver EDV may be positioned outside the substrate SUB and connected to each pixel PXL through a separate connection member.
  • the scan driver SDV and the light emission driver EDV may be disposed on the same side of the substrate SUB, but are not limited thereto, and may be disposed on different sides of the substrate SUB.
  • the data driver DDV may be disposed on one side of the substrate SUB, and may be disposed along a direction (eg, the first direction DR1 ) crossing the scan driver SDV and the light emission driver EDV. can
  • the data driver DDV may be mounted on the substrate SUB as a separate component, may be located outside the substrate SUB, and may be connected to each of the pixels PXL through a separate connection member.
  • each of the pixels PXL may be configured as an active pixel.
  • the types, structures, and/or driving methods of the pixels PXL applicable to the present invention are not particularly limited.
  • FIGS. 3A to 3C are circuit diagrams each illustrating a pixel according to an exemplary embodiment.
  • FIGS. 3A to 3C illustrate an example of a pixel constituting an active light emitting display panel.
  • the pixel PXL may include at least one light emitting device LD and a pixel driving circuit DC connected thereto to drive the light emitting device LD.
  • the first electrode (eg, anode electrode) of the light emitting device LD may be connected to the first driving power source VDD via the pixel driving circuit DC, and the second electrode (eg, the cathode) of the light emitting device LD may be connected to the first electrode (eg, a cathode) of the light emitting device LD. electrode) may be connected to the second driving power VSS.
  • the light emitting device LD may emit light with a luminance corresponding to the amount of driving current controlled by the pixel driving circuit DC.
  • the actual pixel PXL may include a plurality of light emitting devices LD.
  • the plurality of light emitting devices LD may be connected to each other in parallel and/or in series.
  • the first driving power VDD and the second driving power VSS may have different potentials.
  • the second driving power VSS may have a potential lower than the potential of the first driving power VDD by at least the threshold voltage of the light emitting device LD. That is, the voltage applied to the first driving power VDD may be greater than the voltage applied to the second driving power VSS.
  • the pixel driving circuit DC may include a first transistor M1 , a second transistor M2 , and a storage capacitor Cst.
  • a first electrode of the first transistor M1 may be connected to a first driving power source VDD, and a second electrode may be electrically connected to a first electrode (eg, an anode electrode) of the light emitting device LD. have.
  • the gate electrode of the first transistor M1 may be connected to the first node N1 .
  • the first transistor M1 may control the amount of driving current supplied to the light emitting devices LD in response to the voltage of the first node N1 .
  • a first electrode of the second transistor M2 (switching transistor) may be connected to the data line DL, and a second electrode of the second transistor M2 may be connected to the first node N1 .
  • the first electrode and the second electrode of the second transistor M2 are different from each other.
  • the first electrode is a source electrode
  • the second electrode may be a drain electrode.
  • the gate electrode of the second transistor M2 may be connected to the scan line SL.
  • the second transistor M2 is turned on when a scan signal of a voltage at which the first transistor M1 can be turned on (eg, a gate-on voltage) is supplied from the scan line SL, and the data line DL is turned on. ) and the first node N1 may be electrically connected.
  • the data signal of the corresponding frame may be supplied to the data line DL, and accordingly, the data signal may be transmitted to the first node N1.
  • the data signal transferred to the first node N1 may be stored in the storage capacitor Cst.
  • One electrode of the storage capacitor Cst may be connected to the first driving power VDD, and the other electrode may be connected to the first node N1 .
  • the storage capacitor Cst may be charged with a voltage corresponding to the data signal supplied to the first node N1 , and the charged voltage may be maintained until the data signal of the next frame is supplied.
  • FIG. 3A the second transistor M2 for transferring the data signal to the inside of each pixel PXL, the storage capacitor Cst for storing the data signal, and the driving current corresponding to the data signal are shown in FIG.
  • the driving circuit DC having a relatively simple structure including the first transistor M1 for supplying the light emitting device LD is illustrated.
  • the present invention is not limited thereto, and the structure of the driving circuit DC may be variously changed.
  • the driving circuit DC adjusts the light emission time of the compensation transistor for compensating the threshold voltage of the first transistor M1 , the initialization transistor for initializing the first node N1 , and/or the light emitting device LD.
  • Other circuit elements such as various transistors such as a light emission control transistor for controlling the voltage and a boosting capacitor for boosting the voltage of the first node N1 may be additionally included.
  • transistors included in the driving circuit DC for example, the first and second transistors M1 and M2 are all P-type transistors in FIG. 3A , the present invention is not limited thereto. That is, at least one of the first and second transistors M1 and M2 included in the driving circuit DC may be changed to an N-type transistor.
  • the first and second transistors M1 and M2 of the driving circuit DC may be implemented as N-type transistors.
  • the configuration or operation of the driving circuit DC shown in FIG. 3B may be similar to that of the driving circuit DC of FIG. 3A , except for a change in connection positions of some components due to a change in transistor type. Therefore, a detailed description thereof will be omitted.
  • the pixel PXL may further include a third transistor M3 (a sensing transistor).
  • the gate electrode of the third transistor M3 may be connected to the sensing signal line SSL.
  • One electrode of the third transistor M3 may be connected to the sensing line SENL, and the other electrode may be connected to the anode electrode of the light emitting device LD.
  • the third transistor M3 may transmit a voltage value at the anode electrode of the light emitting device LD to the sensing line SENL according to a sensing signal supplied to the sensing signal line SSL during the sensing period.
  • the voltage value transferred through the sensing line SENL may be provided to an external circuit (eg, a timing controller), which provides characteristic information (eg, the first transistor M1 ) of the pixel PXL based on the provided voltage value. ) threshold voltage, etc.) can be extracted.
  • the extracted characteristic information may be used to convert the image data so that the characteristic deviation of the pixel PXL is compensated.
  • FIG. 4 is a circuit diagram illustrating a pixel according to another exemplary embodiment.
  • a pixel PXL includes a light emitting device LD, first to seventh transistors T1 , T2 , T3 , T4 , T5 , T6 , T7 , and storage.
  • a capacitor Cst may be included.
  • a first electrode (eg, anode electrode) of the light emitting element LD is connected to the first transistor T1 via a sixth transistor T6 and a second electrode (eg, a cathode electrode) of the light emitting element LD may be connected to the second driving power VSS.
  • the light emitting device LD may emit light with a predetermined luminance corresponding to the amount of driving current supplied from the first transistor T1 .
  • One electrode of the first transistor T1 may be connected to the first driving power source VDD via the fifth transistor T5 , and the other electrode of the first transistor T1 may be connected to the light emitting device LD via the sixth transistor T6 . ) may be connected to the first electrode.
  • the first transistor T1 controls the amount of current flowing from the first driving power source VDD to the second driving power source VSS via the light emitting device LD in response to the voltage of the first node N1 serving as the gate electrode. can be controlled
  • the second transistor T2 (switching transistor) may be connected between the data line DL and one electrode of the first transistor T1 .
  • the gate electrode of the second transistor T2 may be connected to the first scan line SL.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage is supplied to the first scan line SL to electrically connect the data line DL and one electrode of the first transistor T1. can do it
  • the third transistor T3 may be connected between the other electrode of the first transistor T1 and the first node N1 .
  • the gate electrode of the third transistor T3 may be connected to the first scan line SL.
  • the third transistor T3 is turned on when the scan signal of the gate-on voltage is supplied to the first scan line SL to electrically connect the other electrode of the first transistor T1 and the first node N1. can be connected
  • the fourth transistor T4 may be connected between the first node N1 and the initialization power source Vint.
  • the gate electrode of the fourth transistor T4 may be connected to the second scan line SL-1.
  • the fourth transistor T4 is turned on when the scan signal of the gate-on voltage is supplied to the second scan line SL-1 to supply the voltage of the initialization power Vint to the first node N1. have.
  • the initialization power Vint may be set to a voltage lower than that of the data signal.
  • the scan signal supplied to the second scan line SL-1 may have the same waveform as the scan signal supplied to the first scan line of the previous stage pixel.
  • the fifth transistor T5 may be connected between the first driving power source VDD and one electrode of the first transistor T1 .
  • the gate electrode of the fifth transistor T5 may be connected to the emission control line EL.
  • the fifth transistor T5 may be turned on when the emission control signal of the gate-on voltage is supplied to the emission control line EL, and may be turned off in other cases.
  • the sixth transistor T6 may be connected between the other electrode of the first transistor T1 and the first electrode of the light emitting device LD.
  • the gate electrode of the sixth transistor T6 may be connected to the emission control line EL.
  • the sixth transistor T6 may be turned on when the emission control signal of the gate-on voltage is supplied to the emission control line EL, and may be turned off in other cases.
  • the seventh transistor T7 may be connected between the initialization power source Vint and the first electrode (eg, an anode electrode) of the light emitting device LD.
  • the gate electrode of the seventh transistor T7 may be connected to the third scan line SL+1.
  • the seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the third scan line SL+1 to apply the voltage of the initialization power Vint to the first electrode of the light emitting device LD. can be supplied with
  • the scan signal supplied to the third scan line SL+1 may have the same waveform as the scan signal supplied to the first scan line of the pixel in the subsequent stage.
  • the gate electrode of the seventh transistor T7 may be connected to the first scan line SL or the second scan line SL-1.
  • the voltage of the initialization power Vint passes through the seventh transistor T7. It may be supplied to the anode electrode of the light emitting device LD.
  • the storage capacitor Cst may be connected between the first driving power VDD and the first node N1 .
  • a data signal and a voltage corresponding to the threshold voltage of the first transistor T1 may be stored in the storage capacitor Cst.
  • transistors included in the driving circuit DC for example, first to seventh transistors T1, T2, T3, T4, T5, T6, and T7 are all P-type transistors.
  • the present invention is not limited thereto.
  • at least one of the first to seventh transistors T1 , T2 , T3 , T4 , T5 , T6 , and T7 may be changed to an N-type transistor.
  • FIG. 5 is a plan view of a pixel according to an exemplary embodiment.
  • 6 is a plan view of a unit pixel according to an exemplary embodiment, and is an enlarged plan view of a region Q1 of FIG. 5 .
  • 7 and 8 are cross-sectional views of a unit pixel according to an exemplary embodiment, and are cross-sectional views taken along line A1-A1' of FIG. 6 .
  • each of the electrodes is illustrated in a simplified form as a single electrode layer, but the present invention is not limited thereto, and each electrode may be composed of a plurality of electrode layers.
  • “formed and/or disposed on the same layer” may mean formed in the same process and made of the same material.
  • a transistor connected to the light emitting devices and signal lines connected to the transistor are omitted for convenience of description.
  • a display device may include a substrate SUB and a pixel PXLa provided on the substrate SUB.
  • the substrate SUB may be a rigid substrate or a flexible substrate, and the material or properties thereof are not particularly limited.
  • the substrate SUB may be a rigid substrate made of glass or tempered glass, or a flexible substrate made of a thin film made of plastic or metal.
  • the substrate SUB may be a transparent substrate, but is not limited thereto.
  • the substrate SUB may be a translucent substrate, an opaque substrate, or a reflective substrate.
  • the pixel PXLa may include a plurality of unit pixels UPX1 , UPX2 , and UPX3 .
  • the plurality of unit pixels UPX1 , UPX2 , and UPX3 may include a first unit pixel UPX1 , a second unit pixel UPX2 , and a third unit pixel UPX3 .
  • the first to third unit pixels UPX1 , UPX2 , and UPX3 may be arranged adjacent to each other and constitute one pixel PXLa.
  • Each of the unit pixels UPX1 , UPX2 , and UPX3 may be a set including minimum elements for emitting light, and may emit light of the same color as each other.
  • one pixel PXLa may be a minimum unit emitting light of a predetermined color.
  • the structures of the unit pixels UPX1, UPX2, and UPX3 included in the pixel PXLa may be the same or similar to each other, the structure of the first unit pixel UPX1 will be described in detail below, but the second and second The description may be equally applied to the three unit pixels UPX2 and UPX3.
  • the first unit pixel UPX1 may include a pixel circuit layer PCL disposed on the substrate SUB and a display device layer DPL disposed on the pixel circuit layer PCL.
  • the pixel circuit layer PCL may include a plurality of circuit elements constituting a pixel driving circuit of the unit pixels UPX1 , UPX2 , and UPX3 .
  • 7 exemplarily illustrates a structure in which the pixel circuit layer PCL includes the first transistor M1 of FIGS. 3A to 3C .
  • the structure of the pixel circuit layer PCL is not limited thereto, and other circuit elements of FIGS. 3A to 3B and 4 may be further included.
  • Transistors included in the pixel circuit layer PCL may have substantially the same or similar cross-sectional structure.
  • the structure of each transistor is not limited to the structure illustrated in FIG. 7 .
  • the pixel circuit layer PCL may include a plurality of layers.
  • the pixel circuit layer PCL may include a buffer layer BUF, a gate insulating layer GI, an interlayer insulating layer IL, a first via layer VIA1, and a second via sequentially stacked on the substrate SUB. layer VIA2.
  • Each of the above-mentioned layers may be insulating layers including an organic insulating material or an inorganic insulating material.
  • the pixel circuit layer PCL may include a transistor M1 .
  • the buffer layer BUF may prevent impurities from diffusing into each circuit element.
  • the buffer layer BUF may be provided as a single layer, or may be provided as a multilayer of at least double layers. When the buffer layer BUF is provided as a multilayer, each layer may be formed of the same material or may be formed of different materials.
  • the buffer layer BUF may be omitted depending on the material and process conditions of the substrate SUB.
  • a first transistor M1 may be disposed on the buffer layer BUF.
  • the first transistor M1 may include an active layer ACT, a gate electrode GE, a first transistor electrode TET1, and a second transistor electrode TET2.
  • the active layer ACT may be disposed between the buffer layer BUF and the gate insulating layer GI.
  • the active layer ACT may be disposed between the substrate SUB and the gate insulating layer GI.
  • the active layer ACT includes a first region contacting the first transistor electrode TET1 , a second region connected to the second transistor electrode TET2 , and a channel region positioned between the first and second regions. may include One of the first and second regions may be a source region, and the other may be a drain region.
  • the active layer ACT may be a semiconductor pattern made of polysilicon, amorphous silicon, oxide semiconductor, or the like.
  • the channel region of the active layer ACT may be an intrinsic semiconductor pattern as a semiconductor pattern not doped with impurities, and the first and second regions of the active layer ACT may be semiconductor patterns doped with a predetermined impurity, respectively. .
  • the gate electrode GE may be disposed between the gate insulating layer GI and the interlayer insulating layer IL, and may overlap at least a portion of the active layer ACT.
  • the gate electrode GE may be insulated from the active layer ACT by the gate insulating layer GI.
  • the first and second transistor electrodes TET1 and TET2 may be disposed on the interlayer insulating layer IL.
  • the first and second transistor electrodes TET1 and TET2 may be electrically connected to the active layer ACT.
  • the first and second transistor electrodes TET1 and TET2 may be connected to the first region and the first region of the active layer ACT through a contact hole penetrating the gate insulating layer GI and the interlayer insulating layer IL, respectively. 2 areas can be touched.
  • the first bridge wiring BRE1 may be disposed on the same layer as the first transistor electrode TET1 and the second transistor electrode TET2 .
  • the first bridge interconnection BRE1 may extend along the second direction DR2 in plan view.
  • the first bridge wiring BRE1 may be electrically connected to a second electrode RFE2 to be described later through a contact hole or a separate connection member.
  • the first bridge wiring BRE1 may be connected to a second driving power source (VSS of FIG. 3A ) to provide a voltage of the second driving power source VSS to the second electrode RFE2 .
  • the first transistor electrode TET1 of the first transistor M1 is formed on the first via layer VIA1 through a contact hole penetrating the first via layer VIA1 disposed on the first transistor electrode TET1 . may be electrically connected to the second bridge wiring BRE2 disposed on the .
  • the second bridge wiring BRE2 may be connected to the first electrode RFE1 through the second via layer VIA2 and a contact hole CTH passing through at least a portion of the first via layer VIA1 , and the first transistor The driving current provided through M1 may be transmitted to the first electrode RFE1 . Meanwhile, the second bridge wiring BRE2 may be widely disposed on the first via layer VIA1 to at least partially overlap the light emitting devices LD of the display device layer DPL. In this case, the display quality of the display device may be improved by preventing a voltage drop of the driving voltage provided to the light emitting devices LD.
  • a connection structure of the first bridge line BRE1 and the second bridge line BRE2 is not limited thereto.
  • the first bridge wiring BRE1 ′ is electrically connected to the first electrode RFE1 ′ through the contact hole CTH, and thus the voltage of the second driving power VSS. may be provided to the first electrode RFE1 ′.
  • the second bridge wiring BRE2 ′ may be electrically connected to the second electrode RFE2 ′ through a contact hole to provide a driving current provided from the first transistor M1 to the second electrode RFE2 ′. have.
  • the pixel circuit layer PCL included in the pixel PXLa (or the first unit pixel UPX1 ) is disposed under the display element layer DPL when viewed from a cross-section to form the display element layer.
  • the present invention is not limited thereto.
  • the pixel circuit layer PCL may be disposed under the display device layer DPL but may be provided in a region that does not overlap the display device layer DPL.
  • the display device layer DPL may be disposed on the pixel circuit layer PCL (or the second via layer VIA2 ) and may include a plurality of light emitting devices LDs.
  • the display device layer DPL includes first and second electrodes RFE1 and RFE2 , a light emitting device LD, a pinned layer INSA, and a third and fourth electrode disposed on the pixel circuit layer PCL. and CTE1 and CTE2, and a passivation layer PSV.
  • the pixel PXLa may further include a partition wall PW surrounding each of the unit pixels UPX1 , UPX2 , and UPX3 .
  • the first and second electrodes RFE1 and RFE2 may be disposed to be spaced apart from each other, and the second electrode RFE2 may be disposed to surround at least a portion of the first electrode RFE1 .
  • the first electrode RFE1 (or the first reflective electrode) is positioned at the center of the first unit pixel UPX1 in plan view, and may be formed in a circular shape.
  • the shape of the first electrode RFE1 is not limited to a circular shape, and may be formed to have various shapes having a closed curve structure.
  • the first electrode RFE1 may be electrically connected to the second bridge line BRE2 of the pixel circuit layer PCL through the contact hole CTH, and is driven through the second bridge line BRE2 . current can be provided.
  • the second electrode RFE2 (or the second reflective electrode) may be disposed to surround the first electrode RFE1 in a plan view.
  • the second electrode RFE2 may have various shapes such as a square, a circle, an ellipse, etc. in plan view, and may include an opening in which the first electrode RFE1 may be disposed.
  • the shape of the opening included in the second electrode RFE2 may be the same as or similar to that of the first electrode RFE1, but the first electrode RFE1 and the second electrode RFE2 may be disposed to be spaced apart from each other.
  • the shape is not limited. For example, in FIG.
  • the first electrode RFE1 of the first unit pixel UPX1 is formed in a circular shape
  • the second electrode RFE2 is formed in a rectangular shape, and corresponds to the shape of the first electrode RFE1
  • a structure formed including an opening larger than that of the first electrode RFE1 is exemplified.
  • the second electrodes RFE2 of each of the unit pixels UPX1 , UPX2 , and UPX3 may be connected to each other through the connection pattern CNE, but is not limited thereto.
  • the second electrode RFE2 may be individually formed for each of the unit pixels UPX1 , UPX2 , and UPX3 to be connected to lines of the pixel circuit layer PCL.
  • the second electrode RFE2 may be electrically connected to the first bridge line BRE1 to receive the voltage of the second driving power (VSS of FIG. 3A ).
  • first and second electrodes RFE1 and RFE2 may be an anode electrode, and the other electrode may be a cathode electrode.
  • first electrode RFE1 may be an anode electrode and the second electrode RFE2 may be a cathode electrode, but is not limited thereto.
  • the first electrode RFE1 and the second electrode RFE2 may be formed of a conductive material.
  • the conductive material may include, but is not limited to, metals such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, and alloys thereof.
  • first electrode RFE1 and the second electrode RFE2 may be formed of a single layer, but are not limited thereto, and may be formed of a multilayer.
  • first electrode RFE1 and the second electrode RFE2 may further include a capping layer (not shown) made of a transparent conductive material. The capping layer is disposed to cover the first electrode RFE1 and the second electrode RFE2 to prevent damage to the first and second electrodes RFE1 and RFE2 that may occur during a manufacturing process of the display device. .
  • the materials of the first electrode RFE1 and the second electrode RFE2 are not limited to the above-described materials.
  • the first electrode RFE1 and the second electrode RFE2 may include a conductive material having a constant reflectance.
  • the first electrode RFE1 and the second electrode RFE2 are made of a conductive material having a constant reflectivity, light emitted from the light emitting devices LD is transmitted by the first electrode RFE1 and the second electrode RFE2. It may be reflected and proceed in the display direction (eg, the third direction DR3 ).
  • the separation distance between the first electrode RFE1 and the second electrode RFE2 may be substantially uniform. Accordingly, the light emitting devices LD aligned between the first and second electrodes RFE1 and RFE2 may be more uniformly aligned.
  • Light emitting devices LD may be disposed on the first electrode RFE1 and the second electrode RFE2 .
  • the light emitting devices LD may be radially disposed with respect to the first electrode RFE1 .
  • the distances between the light emitting devices LD may be different from each other, but are not limited thereto, and may be disposed to have the same distance from each other.
  • the light emitting devices LD disposed on the first electrode RFE1 and the second electrode RFE2 may form a parallel connection structure, but is not limited thereto.
  • Each of the light emitting devices LD may include a first end EP1 and a second end EP2 .
  • the first end EP1 may overlap the first electrode RFE1
  • the second end EP2 may overlap the second electrode RFE2 .
  • the second semiconductor layer 13 may be disposed on the first end EP1
  • the first semiconductor layer 11 may be disposed on the second end EP2 .
  • the light emitting device LD may receive a driving current (or a driving signal) from the first electrode RFE1 and the second electrode RFE2 , and may emit light of a predetermined luminance in response to the provided driving current.
  • a fixing layer INSA for stably supporting and fixing the light emitting devices LD may be disposed on the light emitting devices LD.
  • the pinned layer INSA may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the pinned layer INSA may be disposed to fill a space between the light emitting device LD and the second via layer VIA2 .
  • the pinned layer INSA may cover at least a portion of an outer peripheral surface of each of the light emitting devices LD and may be formed to expose the first end EP1 and the second end EP2 of the light emitting devices LD.
  • the pinned layer INSA may stably support and fix the light emitting devices LD, thereby preventing the light emitting devices LD from being separated from the display device layer DPL.
  • the pinned layer INSA may be omitted depending on process conditions of the display device layer DPL.
  • Third and fourth electrodes CTE1 and CTE2 may be disposed on the first electrode RFE1 , the second electrode RFE2 , and the light emitting devices LDs.
  • the third electrode CTE1 (or the first contact electrode) may be formed in a circular shape in plan view, cover the first electrode RFE1 , and overlap the first electrode RFE1 , and may be disposed to overlap with the first electrode RFE1 . ) and the third electrode CTE1 , the first end EP1 of the light emitting device LD may be positioned.
  • the third electrode CTE1 may contact the first electrode RFE1 and the first end EP1 of the light emitting device LD. That is, the first electrode RFE1 may be electrically connected to the first end EP1 of the light emitting device LD through the third electrode CTE1 .
  • the fourth electrode CTE2 (or the second contact electrode) is formed in a planar ring shape to overlap the second electrode RFE2 , and the second electrode RFE2 and the fourth electrode
  • the second end EP2 of the light emitting device LD may be positioned between the CTE2 .
  • the fourth electrode CTE2 may contact the second electrode RFE2 and the second end EP2 of the light emitting device LD. That is, the second electrode RFE2 may be electrically connected to the second end EP2 of the light emitting device LD through the fourth electrode CTE2 .
  • the shapes of the third electrode CTE1 and the fourth electrode CTE2 are not limited to the illustrated ones, and may have more various shapes. Also, the third electrode CTE1 and the fourth electrode CTE2 may be formed on the same layer, but are not limited thereto, and may be formed on different layers.
  • Each of the third and fourth electrodes CTE1 and CTE2 may be formed of a transparent conductive material.
  • the transparent conductive material may include Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), Indium Tin-Zinc Oxide (ITZO), and the like.
  • ITO Indium Tin Oxide
  • IZO Indium Zinc Oxide
  • ITZO Indium Tin-Zinc Oxide
  • the third and fourth electrodes CTE1 and CTE2 are formed of a transparent conductive material, loss may be reduced when light emitted from the light emitting device LD travels in the third direction DR3 .
  • Materials of the third and fourth electrodes CTE1 and CTE2 are not limited to the above-described materials.
  • a passivation layer PSV may be disposed on the third and fourth electrodes CTE1 and CTE2 .
  • the passivation layer PSV may be formed at the outermost portion of the display element layer DPL to cover other components of the display element layer DPL.
  • the passivation layer PSV prevents the first to fourth electrodes RFE1 , RFE2 , CTE1 , and CTE2 and the light emitting element LD from being damaged during the manufacturing process of the display device, and enters the display element layer DPL. It may also serve as an encapsulation layer that prevents penetration of oxygen and/or moisture.
  • the passivation layer PSV may be formed of an inorganic insulating layer including an inorganic material.
  • the passivation layer PSV may be formed as a single layer, but is not limited thereto and may include a multilayer structure.
  • the passivation layer PSV may further include an organic insulating layer including an organic material, and may include a structure in which an organic insulating layer and an inorganic insulating layer are alternately disposed.
  • a planarization layer (not shown) may be further provided on the passivation layer PSV.
  • the planarization layer may alleviate a step difference caused by various components disposed thereunder.
  • the planarization layer may include an organic insulating layer, but is not limited thereto, and may include an inorganic insulating layer.
  • the pixel PXLa may further include a barrier rib PW disposed around the unit pixels UPX1 , UPX2 , and UPX3 .
  • the partition wall PW may be disposed to surround the unit pixels UPX1 , UPX2 , and UPX3 .
  • the barrier rib PW may be disposed on the pixel circuit layer PCL, but is not limited thereto.
  • the barrier rib PW may be a pixel defining layer defining a light emitting area of the pixel PXLa.
  • the barrier rib PW is configured to include at least one light blocking material and/or a reflective material, thereby preventing light leakage defects occurring between adjacent pixels.
  • the barrier rib PW may prevent a solution including the light emitting device LD from leaking to adjacent pixels in the process of aligning the light emitting devices LD.
  • the barrier rib PW may be omitted depending on process conditions of the display device.
  • the pixel PXLa of the display device includes a plurality of unit pixels UPX1, UPX2, and UPX3, and each of the unit pixels UPX1, UPX2, UPX3 includes a first electrode RFE1 and A second electrode RFE2 disposed to surround the first electrode RFE1 may be included.
  • the light emitting devices LD disposed between the first electrode RFE1 and the second electrode RFE2 may be radially disposed (or aligned) with the first electrode RFE1 as a center. In this case, the light emitting devices LD of each of the unit pixels UPX1 , UPX2 , and UPX3 may not be arranged (or aligned) to be biased in a specific direction.
  • the amount (or intensity) of light emitted from the pixel PXLa may be similar to or substantially equal to the amount (or intensity) of light emitted from an adjacent pixel. Accordingly, the display device according to the exemplary embodiment may have a uniform light output distribution over the entire area.
  • FIG. 9 is a plan view of a unit pixel according to another exemplary embodiment.
  • 10 to 13 are cross-sectional views of unit pixels according to various embodiments of the present disclosure, and are cross-sectional views taken along line A2-A2′ of FIG. 9 .
  • the display element layer DPL further includes a first bank BNK1 and a second bank BNK2.
  • the display element layer DPL further includes a first bank BNK1 and a second bank BNK2.
  • the display element layer DPL of the first unit pixel UPX1a includes a first bank BNK1 and a second bank BNK2, a first electrode RFE1 and a second electrode RFE2. ), an insulating layer INSL, light emitting devices LD, a pinned layer INSA, a third electrode CTE1 and a fourth electrode CTE2 , and a passivation layer PSV. Also, the partition wall PW may be formed around the first unit pixel UPX1a.
  • the first bank BNK1 and the second bank BNK2 may be provided on the pixel circuit layer PCL.
  • a space in which the light emitting device LD is disposed may be provided between the first bank BNK1 and the second bank BNK2 .
  • the first bank BNK1 and the second bank BNK2 may be spaced apart from each other on the substrate SUB by more than the length of the light emitting device LD.
  • the first bank BNK1 and the second bank BNK2 may be disposed on the same layer and may have the same height, but is not limited thereto.
  • the first bank BNK1 may be disposed to overlap the first electrode RFE1 and may have a planar ring shape.
  • the first bank BNK1 may not overlap the contact hole CTH, but is not limited thereto.
  • the second bank BNK2 may be disposed to surround the first bank BNK1 .
  • the second bank BNK2 may be formed to have substantially the same shape as the second electrode RFE2 .
  • the second bank BNK2 may be formed in a rectangular shape in plan view, and may have a shape in which an opening is formed.
  • the shape of the second bank BNK2 is not limited thereto, and may be formed in a ring shape surrounding the first bank BNK1 .
  • the first bank BNK1 and the second bank BNK2 may include an organic insulating layer made of an organic material or an inorganic insulating layer made of an inorganic material, but the material of the first bank BNK1 and the second bank BNK2 is limited thereto. doesn't happen
  • the first bank BNK1 and the second bank BNK2 may be formed in a single layer, but the present invention is not limited thereto, and may be formed in multiple layers.
  • the first bank BNK1 and the second bank BNK2 may have a structure in which at least one organic insulating layer and at least one inorganic insulating layer are stacked.
  • Each of the first bank BNK1 and the second bank BNK2 may have a trapezoidal shape with sides inclined at a predetermined angle, but the shapes of the first bank BNK1 and the second bank BNK2 are not limited thereto. , may have various shapes such as semi-elliptical, circular, and square.
  • the first electrode RFE1 and the second electrode RFE2 may be provided on the first bank BNK1 and the second bank BNK2 .
  • the first electrode RFE1 may be provided on the first bank BNK1
  • the second electrode RFE2 may be provided on the second bank BNK2 . That is, the first electrode RFE1 and the second electrode RFE2 may be disposed on the same plane and may have the same height.
  • the light emitting device LD may be more stably connected to the first electrode RFE1 and the second electrode RFE2, respectively.
  • the first electrode RFE1 and the second electrode RFE2 may be disposed to have substantially uniform thicknesses along the surfaces of the first bank BNK1 and the second bank BNK2 , and the first electrode RFE1 and the second electrode RFE2 may be disposed.
  • the second electrode RFE2 may be provided to correspond to the shapes of the first bank BNK1 and the second bank BNK2 .
  • the first electrode RFE1 may have a shape corresponding to the slope of the first bank BNK1
  • the second electrode RFE2 may have a shape corresponding to the slope of the second bank BNK2 . have.
  • the first electrode RFE1 and the second electrode RFE2 may include a conductive material having a constant reflectance.
  • the first electrode RFE1 and the second electrode RFE2 have shapes corresponding to the shapes of the first bank BNK1 and the second bank BNK2
  • the first electrode RFE1 and the second electrode RFE2 It may have a predetermined angle like the first bank BNK1 and the second bank BNK2 of FIG.
  • Light emitted from both ends EP1 and EP2 of each of the light emitting devices LD may be reflected by the first electrode RFE1 and the second electrode RFE2 to further travel in the third direction DR3 . Accordingly, the light output efficiency of the display device may be improved.
  • An insulating layer INSL may be provided on the first electrode RFE1 and the second electrode RFE2 .
  • the insulating layer INSL may be entirely provided on the pixel circuit layer PCL to cover the first and second banks BNK1 and BNK2 and the first and second electrodes RFE1 and RFE2 described above. have.
  • the insulating layer INSL includes the pixel circuit layer PCL (or the substrate SUB) in which the first and second banks BNK1 and BNK2 and the first and second electrodes RFE1 and RFE2 are not disposed. ) may be disposed along the surface of
  • the insulating layer INSL may include an inorganic insulating layer made of an inorganic material.
  • the insulating layer INSL may be disposed to have a substantially uniform thickness along the surfaces of the pixel circuit layer PCL and the first and second electrodes RFE1 and RFE2 , and may be insulated from the insulating layer INSL. At least a part of an empty space may be formed between the light emitting devices LD disposed on the layer INSL.
  • the insulating layer INSL may include a first opening OP1 and a second opening OP2 .
  • the first opening OP1 and the second opening OP2 may expose at least a portion of the first electrode RFE1 and the second electrode RFE2 .
  • the first and second openings OP1 and OP2 may be formed to overlap the corresponding first and second electrodes RFE1 and RFE2, respectively.
  • the first opening OP1 may be formed to overlap the first electrode RFE1
  • the second opening OP2 may be formed to overlap the second electrode RFE2 .
  • the first opening OP1 and the second opening OP2 may have a thickness and/or a depth corresponding to the thickness of the insulating layer INSL. That is, the first opening OP1 and the second opening OP2 may completely penetrate the insulating layer INSL in the corresponding region. Accordingly, the first and second electrodes RFE1 and RFE2 may be exposed to the outside to contact the third and fourth electrodes CTE1 and CTE2 .
  • Light emitting devices LD may be disposed on the insulating layer INSL.
  • the light emitting device LD may be stably disposed in a space provided by the first bank BNK1 and the second bank BNK2 .
  • the light emitting devices LD may be electrically connected to the first electrode RFE1 and the second electrode RFE2 by the third electrode CTE1 and the fourth electrode CTE2 .
  • a pinned layer INSA may be disposed on the light emitting device LD.
  • the pinned layer INSA may cover at least a portion of an outer circumferential surface of each of the light emitting devices LD and is formed to expose the first end EP1 and the second end EP2 of the light emitting devices LD.
  • the pinned layer INSA includes an organic insulating layer made of an organic material, as shown in FIG. 10 , the pinned layer INSA fills a space between the light emitting device LD and the insulating layer INSL and the light emitting device LD.
  • the pinned layer INSA includes an inorganic insulating layer made of an inorganic material, at least a portion is formed between the light emitting device LD and the insulating layer INSL, as in the first unit pixel UPX1b illustrated in FIG. 11 .
  • a void VD may be formed.
  • the void VD may be formed of an air layer, but is not limited thereto.
  • the light emitting device LD when the insulating layer INSL′ in the region where the light emitting device LD is disposed is formed to be flat, the light emitting device LD and the insulating layer INSL '), other materials or components may not be interposed, and the light emitting device LD may be directly disposed on the insulating layer INSL'.
  • a third electrode CTE1 and a fourth electrode CTE2 may be formed on the light emitting devices LD and the insulating layer INSL.
  • the third electrode CTE1 may contact the first end EP1 of the light emitting device LD and may contact the first electrode RFE1 through the first opening OP1 .
  • the fourth electrode CTE2 may contact the second end EP2 of the light emitting device LD and may contact the second electrode RFE2 through the second opening OP2 .
  • the third electrode CTE1 and the fourth electrode CTE2 may be disposed on the same layer, but in another embodiment, the third electrode CTE1 and the fourth electrode CTE2 may be disposed on different layers. can be placed in
  • the insulating pattern INSP may be disposed between the third electrode CTE1 and the fourth electrode CTE2 .
  • the insulating pattern INSP may include an inorganic insulating layer made of an inorganic material.
  • the insulating pattern INSP may be disposed to cover one of the third electrode CTE1 and the fourth electrode CTE2 , and the other electrode may be disposed on the insulating pattern INSP.
  • the insulating pattern INSP may be disposed on the fourth electrode CTE2 to cover the fourth electrode CTE2
  • the third electrode CTE1 may be disposed on the insulating pattern INSP. That is, the third electrode CTE1 and the fourth electrode CTE2 may be electrically separated by the insulating pattern INSP.
  • the unit pixel UPX1a includes the first bank BNK1 and the second bank BNK2
  • the light emitting element (BNK1) and the second bank BNK2 are spaced apart from each other.
  • LDs are stably arranged, so that reliability of the display device and yield in a manufacturing process can be improved, and the emission from the light emitting devices LD through the inclined sides of the first bank BNK1 and the second bank BNK2 can be improved. Since light may be effectively emitted to the outside, display quality and display luminance of the display device may be improved.
  • 14 is a plan view of a unit pixel according to another exemplary embodiment.
  • 15 is a cross-sectional view of a unit pixel according to another exemplary embodiment, and is a cross-sectional view taken along line A3-A3' of FIG. 14 .
  • FIGS. 14 and 15 is different from the embodiment of FIGS. 9 and 10 described above in that the second bank BNK2' extends outward and partially overlaps with the partition wall PW, Other configurations are substantially the same or similar. The differences will be mainly described below.
  • the first unit pixel UPX1e may include a second bank BNK2 ′ that is further extended outwardly in plan view.
  • outward may refer to a direction from the first bank BNK1 to the second bank BNK2'.
  • at least a portion of the second bank BNK2 ′ may overlap the partition wall PW located at the periphery of the first unit pixel UPX1e.
  • the light emitting device LD When a space is formed between the second bank BNK2 ′ and the barrier rib PW, in the process of disposing (or aligning) the light emitting devices LD, the light emitting device LD is disposed between the first bank BNK1 and the second bank BNK1 . It may be disposed between the second bank BNK2' and the partition wall PW rather than between the banks BNK2'.
  • the light emitting device LD disposed between the second bank BNK2 ′ and the barrier rib PW cannot normally receive a driving current and thus cannot emit light. When the light emitting element LD is generated, the display luminance of the display device may decrease.
  • the space between the second bank BNK2 and the partition wall PW is removed so that the light emitting device LD is disposed at an unnecessary position. defects can be prevented. Accordingly, a larger number of light emitting devices LD may be disposed between the first bank BNK1 and the second bank BNK2 ′, so that the display quality and display luminance of the display device may be improved.
  • 16 is a plan view of a pixel according to another exemplary embodiment.
  • 17 is a plan view of a unit pixel according to another exemplary embodiment, and is an enlarged plan view of a region Q2 of FIG. 16 .
  • 18 is a cross-sectional view taken along line B1-B1' of FIG. 17 .
  • 19 is a cross-sectional view taken along line B2-B2' of FIG. 17 .
  • 20 is a cross-sectional view of a unit pixel according to another exemplary embodiment, and is a cross-sectional view corresponding to line B1-B1' of FIG. 17 .
  • a display device may include a substrate SUB and a pixel PXLb provided on the substrate SUB.
  • the pixel PXLb may include a plurality of unit pixels UPX1_1 , UPX2_1 , and UPX3_1 .
  • the plurality of unit pixels UPX1_1 , UPX2_1 , and UPX3_1 may include a first unit pixel UPX1_1 , a second unit pixel UPX2_1 , and a third unit pixel UPX3_1 .
  • the structures of the unit pixels UPX1_1 , UPX2_1 , and UPX3_1 included in the pixel PXLb may be the same or similar to each other, hereinafter, the structure of the first unit pixel UPX1_1 will be mainly described, but the second and third The description may be equally applied to the unit pixels UPX2_1 and UPX3_1.
  • the first unit pixel UPX1_1 may include a pixel circuit layer PCL disposed on the substrate SUB and a display device layer DPL disposed on the pixel circuit layer PCL.
  • the display device layer DPL may include first and second electrodes RFE1_1 and RFE2_1 , light emitting devices LDs, and third and fourth electrodes CTE1_1 and CTE2_1 .
  • the first electrode RFE1_1 and the second electrode RFE2_1 may be disposed to be spaced apart from each other in a plan view, and the second electrode RFE2_1 may be disposed to surround at least a portion of the first electrode RFE1_1 .
  • the first electrode RFE1_1 includes a first center electrode RFE1A, a first peripheral electrode RFE1C, and a first connection electrode connecting the first center electrode RFE1A and the first peripheral electrode RFE1C to each other. (RFE1B).
  • the first center electrode RFE1A may be located in the center of the first unit pixel UPX1_1 and may be formed in a circular shape in plan view.
  • the first center electrode RFE1A may be disposed to overlap the contact hole CTH.
  • the first peripheral electrode RFE1C may be disposed to surround at least a portion of the first center electrode RFE1A.
  • the first peripheral electrode RFE1C may be formed in a ring shape in which one side is open in plan view.
  • the first peripheral electrode RFE1C may have a generally annular shape, but may have an open shape in a direction opposite to the first direction DR1 with respect to the first center electrode RFE1A.
  • the ring shape with one side open may be a Corbino disk shape or a Landolt ring shape.
  • the shape of the first peripheral electrode RFE1C is not limited thereto, and there may be two or more open regions.
  • the first connection electrode RFE1B may be an electrode that connects the first center electrode RFE1A and the first peripheral electrode RFE1C to each other.
  • the first connection electrode RFE1B may extend along the first direction DR1 and may be positioned in the first direction DR1 with respect to the first center electrode RFE1A. That is, a position where the first connection electrode RFE1B is formed may be opposite to the open area of the first peripheral electrode RFE1C.
  • the position and shape of the first connection electrode RFE1B are not limited thereto.
  • the first connection electrode RFE1B may be disposed to extend in the second direction DR2 between the first center electrode RFE1A and the first peripheral electrode RFE1C.
  • the first connection electrode RFE1B may have a curved shape or a zigzag shape instead of a straight shape.
  • the second electrode RFE2_1 includes a second center electrode RFE2A, a second peripheral electrode RFE2C, and a second connection electrode RFE2B connecting the second center electrode RFE2A and the second peripheral electrode RFE2C to each other. may include.
  • the second center electrode RFE2A may have a substantially ring shape and may be disposed to surround at least a portion of the first center electrode RFE1A.
  • the second center electrode RFE2A does not overlap the first connection electrode RFE1B in plan view, and may have an open area at a position where the first connection electrode RFE1B is disposed. That is, the second center electrode RFE2A may have a ring shape with one side open in plan view.
  • the second peripheral electrode RFE2C may be disposed to surround the first peripheral electrode RFE2C. That is, the second peripheral electrode RFE2C may be disposed to surround the first center electrode RFE1A and the second center electrode RFE2A.
  • the second connection electrode RFE2B may be an electrode that connects the second center electrode RFE2A and the second peripheral electrode RFE2C to each other.
  • the second connection electrode RFE2B may be located in an open area of the first peripheral electrode RFE1C. That is, the second connection electrode RFE2B may be spaced apart from the first peripheral electrode RFE1C in plan view.
  • the second connection electrode RFE2B may be disposed to extend along the first direction DR1 like the first connection electrode RFE1B, but is not limited thereto.
  • the second connection electrode RFE2B may be formed in the corresponding region corresponding to the position of the open region of the first peripheral electrode RFE1C.
  • the second connection electrode RFE2B may have various shapes, and may have a curved shape or a zigzag shape instead of a straight shape.
  • Light emitting devices LD may be disposed between the first electrode RFE1_1 and the second electrode RFE2_1 . Specifically, the light emitting devices LD are between the first center electrode RFE1A and the second center electrode RFE2A, between the second center electrode RFE2A and the first peripheral electrode RFE1C, and the first peripheral electrode It may be disposed between the RFE1C and the second peripheral electrode RFE2C. Also, some light emitting devices LD may be disposed between the first connection electrode RFE1B and the second center electrode RFE2A and between the second connection electrode RFE2B and the first peripheral electrode RFE1C.
  • the light emitting devices LD may be radially disposed with respect to the first center electrode RFE1A according to the shapes of the first electrode RFE1_1 and the second electrode RFE2_1 .
  • the distance between each of the light emitting devices LD may be different, but is not limited thereto.
  • the light emitting devices LD disposed between the first electrode RFE1_1 and the second electrode RFE2_1 have a predetermined luminance corresponding to the driving current provided through the first electrode RFE1_1 and the second electrode RFE2_1. can emit light.
  • a third electrode CTE1_1 and a fourth electrode CTE2_1 may be disposed on the first electrode RFE1_1 , the second electrode RFE2_1 , and the light emitting devices LDs.
  • the third electrode CTE1_1 and the fourth electrode CTE2_1 are disposed to overlap the first electrode RFE1_1 and the second electrode RFE2_1 , and may have a shape similar to the first electrode RFE1_1 and the second electrode RFE2_1 .
  • the third electrode CTE1_1 and the fourth electrode CTE2_1 may be formed to be spaced apart from each other in plan view.
  • the third electrode CTE1_1 includes the third center electrode CTE1A and the third connection electrode CTE1B. and a third peripheral electrode CTE1C
  • the fourth electrode CTE2_1 may include a fourth center electrode CTE2A, a fourth connection electrode CTE2B, and a fourth peripheral electrode CTE2C.
  • the third center electrode CTE1A and the third connection electrode CTE1B of the third electrode CTE1_1. and the third peripheral electrode CTE1C are disposed to overlap the first center electrode RFE1A, the first peripheral electrode RFE1C, and the first connection electrode RFE1B of the first electrode RFE1_1, respectively, and have a similar shape can have Also, the fourth center electrode CTE2A and the fourth connection electrode CTE2B of the fourth electrode CTE2_1. and the fourth peripheral electrode CTE2C is disposed to overlap the second center electrode RFE2A, the second peripheral electrode RFE2C, and the second connection electrode RFE2B of the second electrode RFE2_1, respectively, and has a similar shape can have
  • the third electrode CTE1_1 is in contact with the first end EP1 and the first electrode RFE1_1 of the light emitting element LD, and the fourth electrode CTE2_1 is connected to the second end EP2 of the light emitting element LD and In contact with the second electrode RFE2_1 , the driving current provided from the first electrode RFE1_1 and the second electrode RFE2_1 may be transmitted to the light emitting device LD.
  • the first unit pixel UPX1_1 is disposed between the first bank BNK1_1 and the second electrode RFE2_1 and the pixel circuit layer PCL disposed between the first electrode RFE1_1 and the pixel circuit layer PCL. It may further include a second bank (BNK2_1).
  • the first bank BNK1_1 and the second bank BNK2_1 may be disposed to be spaced apart from each other.
  • the first bank BNK1_1 and the second bank BNK2_1 may be spaced apart from each other by more than the length of the light emitting device LD to provide a space in which the light emitting devices LD are disposed.
  • the first bank BNK1_1 and the second bank BNK2_1 may be covered by the first electrode RFE1_1 and the second electrode RFE2_1 and may have similar shapes in plan view.
  • the shapes of the first bank BNK1_1 and the second bank BNK2_1 are not limited thereto.
  • the second bank BNK2_1a formed to overlap the second peripheral electrode RFE2C may be further extended outwardly. Accordingly, at least a portion of the second bank BNK2_1a may overlap the partition wall PW.
  • the second bank BNK2_1a is formed to overlap the barrier rib PW, it is possible to prevent a defect in which the light emitting element LD is incorrectly arranged in the manufacturing process of the display device. and display quality and luminance of the display device may be improved.
  • the pixel PXLb of the display device includes a plurality of unit pixels UPX1_1, UPX2_1, and UPX3_1, and each of the unit pixels UPX1_1, UPX2_1, UPX3_1 includes a first electrode RFE1_1 and A second electrode RFE2_1 may be included.
  • the first electrode RFE1_1 may include a first center electrode RFE1A, a first peripheral electrode RFE1C, and a first connection electrode RFE1B
  • the second electrode RFE2_1 may include a second center electrode RFE2_1.
  • RFE2A), a second peripheral electrode RFE2C, and a second connection electrode RFE2B may be included.
  • the second center electrode RFE2A surrounds at least a portion of the first center electrode RFE1A
  • the first peripheral electrode RFE1C surrounds at least a portion of the second center electrode RFE2A
  • the second peripheral electrode RFE2C At least a portion of the first peripheral electrode RFE1C may be surrounded.
  • an area of a space in which the light emitting devices LDs can be effectively disposed between the first electrode RFE1_1 and the second electrode RFE2_1 may be increased, and the light emitting devices disposed in each unit pixel may be increased.
  • the number of (LD) may be increased. Accordingly, the display luminance of the display device may be improved.
  • the light emitting devices LD disposed between the first electrode RFE1_1 and the second electrode RFE2_1 may be radially disposed with respect to the first center electrode RFE1A. That is, the light emitting devices LD may not be arranged (or aligned) to be biased in a specific direction. Accordingly, light emitted from each of the light emitting devices LD may not be focused in a specific direction. Accordingly, the amount (or intensity) of light emitted from the pixel PXLb may be similar to or substantially equal to the amount (or intensity) of light emitted from an adjacent pixel. Accordingly, the display device according to the exemplary embodiment may have a uniform light output distribution over the entire area.
  • 21 is a plan view of a pixel according to another exemplary embodiment.
  • 22 is a plan view of a unit pixel according to another exemplary embodiment, and is an enlarged plan view of a region Q3 of FIG. 21 .
  • 23 is a cross-sectional view taken along line C1-C1' of FIG. 22 .
  • 24 is a cross-sectional view taken along line C2-C2' of FIG. 22 .
  • 25 is a cross-sectional view of a unit pixel according to another exemplary embodiment, and is a cross-sectional view corresponding to line C1-C1' of FIG. 22 .
  • a display device may include a substrate SUB and a pixel PXLc provided on the substrate SUB.
  • the pixel PXLc may include a plurality of unit pixels UPX1_2, UPX2_2, UPX3_2, and UPX4_2.
  • the plurality of unit pixels UPX1_2, UPX2_2, UPX3_2, and UPX4_2 include a first unit pixel UPX1_2, a second unit pixel UPX2_2, a third unit pixel UPX3_2, and a fourth unit pixel UPX4_2. ) may be included.
  • the structures of the unit pixels UPX1_2, UPX2_2, UPX3_2, and UPX4_2 included in the pixel PXLb may be the same or similar to each other, hereinafter, the structure of the first unit pixel UPX1_2 will be mainly described, but the second to second to The same description may also be applied to the fourth unit pixels UPX2_2, UPX3_2, and UPX4_2.
  • the first unit pixel UPX1_2 may include a pixel circuit layer PCL disposed on the substrate SUB and a display device layer DPL disposed on the pixel circuit layer PCL.
  • the display element layer DPL may include first and second electrodes RFE1_2 and RFE2_2 , light emitting elements LDs, and third and fourth electrodes CTE1_2 and CTE2_2 .
  • the first electrode RFE1_2 and the second electrode RFE2_2 may be disposed to be spaced apart from each other in a plan view. Also, the first electrode RFE1_2 and the second electrode RFE2_2 may have a spiral shape that rotates (or extends) in a clockwise or counterclockwise direction while moving away from the central point CP. The first electrode RFE1_2 and the second electrode RFE2_2 may rotate in the same direction.
  • the first electrode RFE1_2 may include a first spiral electrode RFE1_2A and a first connection electrode RFE1_2B.
  • the first spiral electrode RFE1_2A may have a spiral shape that rotates counterclockwise while moving away from the central point CP.
  • the first connection electrode RFE1_2B is an electrode that connects the first spiral electrode RFE1_2A and the first connection line CNL1 to each other, and may be a linear electrode extending in the first direction DR1 .
  • the first connection line CNL1 may be connected to the second bridge line BRE2 and the first transistor M1 positioned in the pixel circuit layer PCL through the contact hole CTH_2 .
  • the first connection line CNL1 may receive a driving current from the first transistor M1 , and may provide the supplied driving current to the first electrodes RFE1_2 of each of the unit pixels UPX1_2 , UPX2_2 , and UPX3_2 . have. That is, the first electrodes RFE1_2 of each of the unit pixels UPX1_2 , UPX2_2 , and UPX3_2 may be connected to each other through the first connection line CNL1 , and the same driving current may be supplied.
  • the second electrode RFE2_2 may include a second spiral electrode RFE2_2A and a second connection electrode RFE2_2B.
  • the second spiral electrode RFE2_2A may have a spiral shape that rotates counterclockwise while moving away from the central point CP. Even in this case, the second spiral electrode RFE2_2A may be spaced apart from the first spiral electrode RFE1_2A, and the first spiral electrode RFE1_2A and the second spiral electrode RFE2_2A may have a rotating spiral shape while being engaged with each other. have.
  • the second spiral electrode RFE2_2A may have a point-symmetric shape of the first spiral electrode RFE1_2A with respect to the central point CP, but is not limited thereto.
  • the second connection electrode RFE2_2B may be an electrode that connects the second spiral electrode RFE2_2A and the second connection line CNL2 to each other.
  • the second connection line CNL2 extends along the second direction DR2 to receive the voltage of the second driving power (VSS of FIG. 3A ) through a contact hole formed outside the pixel PXLc or a separate connection member.
  • the present invention is not limited thereto, and the voltage may be provided through a contact hole or a connection member formed in the pixel PXLc.
  • the insulating layer INSL_2 may be disposed on the first electrode RFE1_2 and the second electrode RFE2_2 . Openings ( OP1 and OP2 of FIG. 10 ) exposing at least a portion of the first electrode RFE1_2 and the second electrode RFE2_2 may be formed in the insulating layer INSL_2 .
  • the openings of the insulating layer INSL_2 may also be formed in a spiral shape to correspond to the openings of the first electrode RFE1_2 and the second electrode RFE2_2 .
  • Light emitting devices LD may be disposed on the insulating layer INSL_2 .
  • the light emitting devices LD may be formed between the first electrode RFE1_2 and the second electrode RFE2_2 , and have a shape similar to the spiral shape of the first electrode RFE1_2 and the second electrode RFE2_2 . can be formed.
  • the light emitting devices LD may be disposed in a substantially radial shape with respect to the central point CP, but is not limited thereto.
  • a pinned layer INSA_2 may be disposed on the light emitting devices LD.
  • the pinned layer INSA_2 may also be formed in a shape corresponding to a spiral shape between the first electrode RFE1_2 and the second electrode RFE2_2 .
  • the pinned layer INSA_2 may be disposed along the region in which the light emitting devices LDs are disposed to fix the light emitting devices LD on the first electrode RFE1_2 and the second electrode RFE2_2 so that the light emitting devices LDs can be stably disposed.
  • a third electrode CTE1_2 and a fourth electrode CTE2_2 may be disposed on the first electrode RFE1_2 , the second electrode RFE2_2 , and the light emitting devices LDs.
  • the third electrode CTE1_2 and the fourth electrode CTE2_2 are disposed to overlap the first electrode RFE1_2 and the second electrode RFE2_2 , and may have a shape similar to the first electrode RFE1_2 and the second electrode RFE2_2 . That is, the third electrode CTE1_2 and the fourth electrode CTE2_2 may also have a counterclockwise spiral shape.
  • the third electrode CTE1_2 and the fourth electrode CTE2_2 may be formed to be spaced apart from each other in a plan view.
  • the third electrode CTE1_2 is in contact with the first end EP1 and the first electrode RFE1_2 of the light emitting element LD, and the fourth electrode CTE2_2 is connected to the second end EP2 of the light emitting element LD and In contact with the second electrode RFE2_2 , the driving current provided from the first electrode RFE1_2 and the second electrode RFE2_2 may be transmitted to the light emitting device LD.
  • the first unit pixel UPX1_2 is disposed between the first bank BNK1_2 and the second electrode RFE2_2 and the pixel circuit layer PCL disposed between the first electrode RFE1_2 and the pixel circuit layer PCL. It may further include a second bank (BNK2_2).
  • the first bank BNK1_2 and the second bank BNK2_2 may be disposed to be spaced apart from each other.
  • the first bank BNK1_2 and the second bank BNK2_2 may be spaced apart from each other by more than the length of the light emitting device LD to provide a space in which the light emitting devices LD are disposed.
  • the first bank BNK1_2 and the second bank BNK2_2 may be covered by the first electrode RFE1_2 and the second electrode RFE2_2 , and the first electrode RFE1_2 and the second electrode RFE2_2 may have planar shapes. ) can be similar to each other.
  • the shapes of the first bank BNK1_2 and the second bank BNK2_2 are not limited thereto.
  • the region in which the bank extends may be a region in which the light emitting devices LD are not disposed between the first bank BNK1_2 and the second bank BNK2_2. That is, the first bank BNK1_2 and the second bank BNK2_2 positioned outside the first unit pixel UPX1_2a may extend to the outside.
  • the width WBNK of the first bank BNK1_2 may be smaller than the width WRFE of the first electrode RFE1_2 .
  • the first bank BNK1_2 may extend outward (or in a direction opposite to the fifth direction DR5 ).
  • the first electrode RFE1_2a and the insulating layer INSL_2a may cover at least a portion of the extended first bank BNK1_2 . That is, the width WBNKa of the first bank BNK1_2 may be smaller than the width WRFE of the first electrode RFE1_2 .
  • the first bank BNK1_2 and the second bank BNK2_2 are formed to extend outwardly, it is possible to prevent a defect in which the light emitting element LD is misplaced in the manufacturing process of the display device, and the display quality of the display device and the Brightness may be improved.
  • the rotation directions of electrodes of adjacent unit pixels may be different from each other.
  • the first electrode RFE1_2 and the second electrode RFE2_2 of the first unit pixel UPX1_2 may have a spiral shape that rotates counterclockwise while moving away from the central point CP.
  • the first electrode RFE1_2 and the second electrode RFE2_2 of the second unit pixel UPX2_2 adjacent to the first unit pixel UPX1_2 have a spiral shape rotating in a clockwise direction while moving away from the central point CP.
  • the first and second electrodes RFE1_2 and RFE2_2 of the first unit pixel UPX1_2 are connected to the first and second electrodes RFE1_2 and RFE2_2 of the second unit pixel UPX2_2 based on the symmetry line SML. It may be line-symmetrical, so that the second electrode RFE2_2 of the first unit pixel UPX1_2 and the second electrode RFE2_2 of the second unit pixel UPX2_2 may face each other.
  • first and second electrodes RFE1_2 and RFE2_2 of the first unit pixel UPX1_2 and the first and second electrodes RFE1_2 and RFE2_2 of the second unit pixel UPX2_2 are aligned in the same direction.
  • different electrodes may face each other.
  • the second electrode RFE2_2 of the first unit pixel UPX1_2 and the first electrode RFE1_2 of the second unit pixel UPX2_2 may face each other.
  • the first unit pixel UPX1_2 is caused by an electric field formed between the second electrode RFE2_2 of the first unit pixel UPX1_2 and the first electrode RFE1_2 of the second unit pixel UPX2_2. and the second unit pixel UPX2_2.
  • the light emitting device LD disposed between the first unit pixel UPX1_2 and the second unit pixel UPX2_2 cannot normally receive a driving current and thus cannot emit light.
  • the display quality and display luminance of the display device may deteriorate.
  • the alignment process (or arrangement of the light emitting elements LDs) by differentiating the rotation directions of the electrodes of the adjacent unit pixels so that the same electrodes face each other between the unit pixels UPX1_2, UPX2_2, UPX3_2, and UPX4_2 process) in which the light emitting device LD is misaligned (or disposed) may be prevented. Accordingly, display quality and luminance of the display device may be improved.
  • the pixel PXLc of the display device includes a plurality of unit pixels UPX1_2, UPX2_2, UPX3_2, and UPX4_2, and each of the unit pixels UPX1_2, UPX2_2, UPX3_2, UPX4_2 is a first electrode (RFE1_2) and a second electrode (RFE2_2) may be included.
  • the first electrode RFE1_2 and the second electrode RFE2_2 may have a spiral shape that rotates (or extends) in a clockwise or counterclockwise direction while moving away from the central point CP.
  • the light emitting devices LD can be effectively disposed between the first electrode RFE1_2 and the second electrode RFE2_2.
  • the area of the space may increase, and the number of light emitting devices LD disposed in each unit pixel may increase. Accordingly, the display luminance of the display device may be improved.
  • the light emitting devices LD disposed between the first electrode RFE1_2 and the second electrode RFE2_2 may be radially disposed based on the central point CP. That is, the light emitting devices LD may not be arranged (or aligned) to be biased in a specific direction. Accordingly, light emitted from each of the light emitting devices LD may not be focused in a specific direction. Accordingly, the amount (or intensity) of light emitted from the pixel PXLc may be similar to or substantially equal to the amount (or intensity) of light emitted from an adjacent pixel. Accordingly, the display device according to the exemplary embodiment may have a uniform light output distribution over the entire area.
  • the light emitting devices LDs may not be arranged (or aligned) to be biased in a specific direction. Accordingly, light emitted from each of the light emitting devices LD may not be focused in a specific direction. Accordingly, the amount (or intensity) of light emitted from each of the unit pixels UPX1 , UPX2 , and UPX3 may be similar to or substantially equal to the amount (or intensity) of light emitted from adjacent pixels. Accordingly, the display device according to the exemplary embodiment may have a uniform light output distribution over the entire area.

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Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 기판, 기판 상에 배치된 복수의 단위 화소들을 포함하되, 단위 화소들 각각은, 제1 전극, 제1 전극에 이격되어 제1 전극의 주변을 둘러싸는 제2 전극, 제1 전극 및 제2 전극 사이에 배치되고, 제1 단부와 제2 단부를 포함하는 발광 소자들, 제1 전극 및 발광 소자들의 제1 단부와 중첩하며, 제1 전극 및 발광 소자들의 제1 단부에 접촉하는 제3 전극, 제2 전극 및 발광 소자들의 제2 단부와 중첩하며, 제2 전극 및 발광 소자들의 제2 단부에 접촉하는 제4 전극을 포함하되, 발광 소자들은 제1 전극을 중심으로 방사형으로 배치된다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
발광 소자들이 특정 방향으로 편중되게 배치될 경우, 발광 소자들에서 방출된 광은 특정 방향으로 집중될 수 있고, 표시 장치의 출광 분포가 고르지 못할 수 있다.
이에 본 발명이 해결하려는 과제는 균일한 출광 분포를 갖는 표시 장치를 제공하고자 하는 것이다.
또한, 본 발명이 해결하려는 다른 과제는, 발광 소자들의 배치 면적이 증가된 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는 기판, 및 상기 기판 상에 배치된 복수의 단위 화소들을 포함하되, 상기 단위 화소들 각각은, 제1 전극, 상기 제1 전극에 이격되어 상기 제1 전극의 주변을 둘러싸는 제2 전극, 상기 제1 전극 및 상기 제2 전극 사이에 배치되고, 제1 단부와 제2 단부를 포함하는 발광 소자들, 상기 제1 전극 및 상기 발광 소자들의 상기 제1 단부와 중첩하며, 상기 제1 전극 및 상기 발광 소자들의 상기 제1 단부에 접촉하는 제3 전극, 상기 제2 전극 및 상기 발광 소자들의 상기 제2 단부와 중첩하며, 상기 제2 전극 및 상기 발광 소자들의 상기 제2 단부에 접촉하는 제4 전극을 포함하되, 상기 발광 소자들은 상기 제1 전극을 중심으로 방사형으로 배치된다.
상기 제1 전극은, 평면상 원형으로 형성되는 제1 중심 전극, 상기 제1 중심 전극의 적어도 일부를 둘러싸는 제1 주변 전극, 및 상기 제1 중심 전극과 상기 제1 주변 전극을 서로 연결하는 제1 연결 전극을 포함할 수 있다.
상기 제2 전극은, 상기 제1 중심 전극의 적어도 일부를 둘러싸는 제2 중심 전극, 상기 제2 중심 전극의 적어도 일부를 둘러싸는 제2 주변 전극, 및 상기 제2 중심 전극과 상기 제2 주변 전극을 서로 연결하는 제2 연결 전극을 포함할 수 있다.
상기 제2 중심 전극은 평면상 적어도 일 측이 개방된 고리 형상으로 형성될 수 있다.
상기 제1 주변 전극은 상기 제2 중심 전극의 적어도 일부를 둘러싸고, 평면상 적어도 일 측이 개방된 고리 형상으로 형성될 수 있다.
상기 제2 주변 전극은 상기 제1 주변 전극의 외측에 배치될 수 있다.
상기 발광 소자들은 상기 제1 중심 전극과 상기 제2 중심 전극의 사이, 상기 제2 중심 전극과 상기 제1 주변 전극의 사이, 및 상기 제1 주변 전극과 상기 제2 주변 전극 사이 중 적어도 하나에 배치될 수 있다.
상기 표시 장치는 상기 제1 전극 및 상기 제2 전극 상에 배치되는 절연층을 더 포함하되, 상기 절연층은 상기 제1 전극의 적어도 일부를 노출하는 제1 개구부 및 상기 제2 전극의 적어도 일부를 노출하는 제2 개구부를 포함하고, 상기 제3 전극은 상기 제1 개구부를 통해 상기 제1 전극과 접촉하며, 상기 제4 전극은 상기 제2 개구부를 통해 상기 제2 전극과 접촉할 수 있다.
상기 표시 장치는 상기 절연층 및 상기 발광 소자들 상에 배치되는 고정층을 더 포함하되, 상기 고정층은 상기 발광 소자들 각각의 외주면의 적어도 일부에 접촉되고, 상기 제1 단부 및 상기 제2 단부를 노출할 수 있다.
상기 고정층은 유기 물질을 포함하고, 상기 고정층의 적어도 일부는 상기 발광 소자들 및 상기 절연층 사이에 배치될 수 있다.
상기 고정층은 무기 물질을 포함하고, 상기 발광 소자들과 상기 절연층 사이에 적어도 일부의 공극이 형성될 수 있다.
상기 단위 화소들 각각은, 상기 기판 및 상기 제1 전극 사이에 배치된 제1 뱅크, 및 상기 기판 및 상기 제2 전극 사이에 배치된 제2 뱅크를 더 포함하되, 상기 발광 소자들은 상기 제1 뱅크 및 상기 제2 뱅크 사이에 배치될 수 있다.
상기 표시 장치는 상기 단위 화소들의 적어도 일부를 둘러싸고, 상기 절연층 상에 배치되는 격벽을 더 포함하되, 상기 제2 뱅크의 적어도 일부는 상기 격벽과 중첩할 수 있다.
상기 제4 전극은 상기 제3 전극과 이격되고, 상기 제3 전극의 주변을 둘러싸도록 배치될 수 있다.
상기 표시 장치는 상기 제3 전극 및 상기 제4 전극 사이에 배치되는 절연 패턴을 더 포함하되, 상기 절연 패턴은 상기 제3 및 제4 전극들 중 하나 상에 배치되고, 상기 제3 및 제4 전극들 중 다른 하나는 상기 절연 패턴 상에 배치될 수 있다.
상기 기판 및 상기 단위 화소들 사이에 배치되고, 상기 발광 소자들과 전기적으로 연결된 구동 트랜지스터를 포함하되, 상기 구동 트랜지스터는, 상기 기판 상에 배치되는 반도체 패턴, 상기 반도체 패턴 상에 배치되는 게이트 전극, 및 상기 게이트 전극 상에 배치되는 제1 트랜지스터 전극 및 제2 트랜지스터 전극을 포함하고, 상기 반도체 패턴은 상기 제1 트랜지스터 전극과 접촉하는 제1 영역, 상기 제1 영역에 이격되고 상기 제2 트랜지스터 전극과 접촉하는 제2 영역, 및 상기 제1 영역 및 상기 제2 영역 사이에 위치하는 채널 영역을 포함하되, 상기 제1 트랜지스터 전극은 상기 제1 트랜지스터 전극과 상이한 층에 배치된 제1 브릿지 배선과 전기적으로 연결되고, 상기 제1 브릿지 배선은 상기 제1 전극 및 상기 제2 전극 중 하나와 전기적으로 연결될 수 있다.
상기 제1 브릿지 배선은 상기 제1 전극과 중첩하는 컨택홀을 통해 상기 제1 전극과 접촉할 수 있다.
상기 제1 트랜지스터 전극은 상기 제1 트랜지스터 전극과 동일한 층에 배치된 제2 브릿지 배선과 전기적으로 연결되고, 상기 제2 브릿지 배선은 상기 제1 전극과 전기적으로 연결되며, 상기 제1 브릿지 배선은 상기 제2 전극과 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판, 및 상기 기판 상에 배치된 복수의 단위 화소들을 포함하되, 상기 단위 화소들 각각은, 평면상 중심점으로부터 멀어지면서 시계 방향 또는 반시계 방향으로 회전하는 나선 형상을 갖는 제1 전극, 평면상 상기 중심점으로부터 멀어지면서 상기 제1 전극과 동일한 방향으로 회전하는 나선 형상을 갖고, 상기 제1 전극과 이격되는 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 발광 소자들을 포함한다.
상기 단위 화소들은 제1 단위 화소 및 상기 제1 단위 화소에 인접하는 제2 단위 화소를 포함하고, 상기 제1 단위 화소의 상기 제1 전극 및 상기 제2 전극의 회전 방향은, 상기 제2 단위 화소의 상기 제1 전극 및 상기 제2 전극의 회전 방향과 서로 상이할 수 있다.
상기 발광 소자들은 상기 중심점을 중심으로 방사형으로 배치될 수 있다.
상기 발광 소자들은 제1 단부 및 제2 단부를 포함하되, 상기 단위 화소들 각각은, 상기 발광 소자들의 상기 제1 단부 및 상기 제1 전극과 중첩하며, 상기 제1 전극 및 상기 발광 소자들의 상기 제1 단부에 접촉하는 제3 전극, 및 상기 발광 소자들의 상기 제2 단부 및 상기 제2 전극과 중첩하며, 상기 제2 전극 및 상기 발광 소자들의 상기 제2 단부에 접촉하고, 상기 제3 전극과 이격되는 제4 전극을 더 포함할 수 있다.
상기 제3 및 제4 전극들은 평면상 상기 중심점으로부터 멀어지면서 상기 제1 및 제2 전극들과 동일한 방향으로 회전하는 나선 형상을 가질 수 있다.
상기 단위 화소들 각각은, 상기 기판 및 상기 제1 전극 사이에 배치된 제1 뱅크, 및 상기 기판 및 상기 제2 전극 사이에 배치된 제2 뱅크를 더 포함하되, 상기 발광 소자들은 상기 제1 뱅크 및 상기 제2 뱅크 사이에 배치될 수 있다.
상기 제1 및 제2 뱅크들은 평면상 상기 중심점으로부터 멀어지면서 상기 제1 및 제2 전극들과 동일한 방향으로 회전하는 나선 형상을 가질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 발광 소자들은 제1 전극 및 제1 전극을 둘러싸는 제2 전극 사이에서, 제1 전극을 중심으로 방사형으로 배치될 수 있다. 이에 따라, 발광 소자들에서 방출된 광은 특정 방향으로 집중되지 않고, 균일한 출광 분포를 가지는 표시 장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 제1 전극 및 제2 전극은 각각 중심 전극, 주변 전극, 및 연결 전극을 포함하여, 제1 전극 및 제2 전극 사이에 발광 소자들이 유효하게 배치될 수 있는 공간을 확대할 수 있고, 표시 휘도가 향상된 표시 장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 제1 전극 및 제2 전극은 평면상 중심점으로부터 멀어지면서 서로 동일한 방향으로 회전하는 나선 형상을 포함하여, 제1 전극 및 제2 전극 사이에 발광 소자들이 유효하게 배치될 수 있는 공간을 확대할 수 있고, 표시 휘도가 향상된 표시 장치를 제공할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a 및 도 1b는 일 실시예에 따른 발광 소자의 사시도들이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3a 내지 도 3c는 각각 일 실시예에 따른 화소를 나타내는 회로도들이다.
도 4는 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 5는 일 실시예에 따른 화소의 평면도이다.
도 6은 일 실시예에 따른 단위 화소의 평면도로서, 도 5의 Q1 영역을 확대한 평면도이다.
도 7 및 도 8은 일 실시예에 따른 단위 화소의 단면도들로서, 도 6의 A1-A1' 선을 따라 자른 단면도들이다.
도 9는 다른 실시예에 따른 단위 화소의 평면도이다.
도 10 내지 도 13은 다양한 실시예들에 따른 단위 화소들의 단면도들로서, 도 9의 A2-A2' 선을 따라 자른 단면도들이다.
도 14는 또 다른 실시예에 따른 단위 화소의 평면도이다.
도 15는 또 다른 실시예에 따른 단위 화소의 단면도로서, 도 14의 A3-A3' 선을 따라 자른 단면도이다.
도 16은 또 다른 실시예에 따른 화소의 평면도이다.
도 17은 또 다른 실시예에 따른 단위 화소의 평면도로서, 도 16의 Q2 영역을 확대한 평면도이다.
도 18은 도 17의 B1-B1' 선을 따라 자른 단면도이다.
도 19는 도 17의 B2-B2' 선을 따라 자른 단면도이다.
도 20은 또 다른 실시예에 따른 단위 화소의 단면도로서, 도 17의 B1-B1' 선에 대응하는 단면도이다.
도 21은 또 다른 실시예에 따른 화소의 평면도이다.
도 22는 또 다른 실시예에 따른 단위 화소의 평면도로서, 도 21의 Q3 영역을 확대한 평면도이다.
도 23은 도 22의 C1-C1' 선을 따라 자른 단면도이다.
도 24는 도 22의 C2-C2' 선을 따라 자른 단면도이다.
도 25는 또 다른 실시예에 따른 단위 화소의 단면도로서, 도 22의 C1-C1' 선에 대응하는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1a 및 도 1b는 일 실시예에 따른 발광 소자의 사시도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는 제1 반도체층(11)과, 제2 반도체층(13)과, 제1 및 제2 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 일 단부와 타 단부를 가질 수 있다.
본 발명의 일 실시예에 있어서, 일 단부에는 제1 및 제2 반도체층(11, 13) 중 하나, 타 단부에는 제1 및 제2 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 막대형으로 제공될 수 있다. 여기서 "막대형"이라고 함은 원기둥, 다각 기둥 등과 같이, 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 발광 소자(LD)의 길이는 그 직경보다 클 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 또한, 발광 소자(LD)는 코어-쉘 구조의 발광 소자일 수도 있다.
발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 제작될 수 있다. 예를 들어, 발광 소자(LD)의 직경은 600nm 이하이고, 발광 소자(LD)의 길이는 4um 이하일 수 있으나, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 표시 장치의 요구 조건에 부합되도록 발광 소자(LD)의 크기가 변경될 수도 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도펀트가 도핑된 반도체층을 포함할 수 있다. 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수개 적층된 구조일 수도 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있다. 일 예로, 활성층(12)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(12)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(12)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함할 수 있고, 상술한 바와 같이, 활성층(12)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(12)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(12)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
한편, 활성층(12)에서 방출되는 광은 발광 소자(LD)의 길이 방향의 외부면 뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(12)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
제2 반도체층(13)은 활성층(12) 상에 제공되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Se, Ba 등과 같은 제2 도펀트가 도핑된 반도체층을 포함할 수 있다. 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
한편, 도면에서는 제1 반도체층(11)과 제2 반도체층(13)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 반도체층(11) 및 제2 반도체층(13)은 활성층(12)의 물질에 따라 더 많은 수의 층을 포함할 수 있다. 일 예로, 제1 반도체층(11) 및 제2 반도체층(13)은 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
일 실시예로, 발광 소자(LD)는 제2 반도체층(13)의 일단(일 예로, 발광 소자(LD)의 상부면) 측 또는 제1 반도체층(11)의 일단(일 예로, 발광 소자(LD)의 하부면) 측에 배치되는 적어도 하나의 전극층을 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는 도 1b에 도시된 바와 같이, 제2 반도체층(13)의 일단 측에 배치된 전극층(15)을 더 포함할 수 있다. 전극층(15)은 오믹(Ohmic) 전극일 수 있으나, 이에 한정되지 않는다. 예컨대, 전극층(15)은 쇼트키(Schottky) 접촉 전극일 수도 있다. 전극층(15)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다. 또한, 실시예에 따라, 전극층(15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
또한, 발광 소자(LD)는 절연 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시예에 따르면 절연 피막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다. 예를 들어, 절연 피막(14)은 발광 소자(LD)의 양 단부를 제외한 부분에 제공됨으로써 발광 소자(LD)의 양 단부가 노출될 수도 있다.
설명의 편의를 위해, 도 1a 및 도 1b에서는 절연 피막(14)의 일부를 삭제한 모습을 도시한 것으로서, 실제 발광 소자(LD)의 측면이 모두 절연 피막(14)으로 둘러싸일 수 있다.
본 발명의 일 실시예에 따르면, 절연 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연 피막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연 피막(14)은 각 발광 소자(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수도 있다.
본 발명의 실시예에 의한 발광 소자(LD)의 종류, 구조 및 형상 등은 다양하게 변경될 수 있다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1a 내지 도 2를 참조하면, 표시 장치(1000)는, 기판(SUB)과, 기판(SUB) 상에 제공된 복수의 화소(PXL)들을 포함할 수 있다. 구체적으로, 표시 장치(1000)(또는, 기판(SUB))는, 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화소(PXL)들이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소(PXL)들을 구동하기 위한 구동부들(SDV, DDV), 및 화소(PXL)들과 구동부들을 연결하는 각종 배선들이 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
표시 영역(DA)이 복수 개의 영역을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선의 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 또한, 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다. 본 발명의 일 실시예에서는, 표시 영역(DA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일 측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다.
화소(PXL)들은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소(PXL)들 각각은 스캔 라인 및 데이터 라인과 연결되어 해당 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
화소(PXL)들 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 화소(PXL)들 각각은 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
구체적으로, 화소(PXL)들은 제1 색의 광을 출사하는 제1 화소(PXL1), 제1 색과 상이한 제2 색의 광을 출사하는 제2 화소(PXL2), 및 제1 색 및 제2 색과 상이한 제3 색의 광을 출사하는 제3 화소(PXL3)를 포함할 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 다양한 색상의 빛을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다.
실시예에 따라, 제1 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있다.
일 실시예에서, 각 화소(PXL)들은 서로 동일한 색의 광을 방출하는 발광 소자를 구비하되, 각 발광 소자들 상에 배치된 서로 다른 색상의 광 변환층을 포함하여 서로 다른 색의 광을 방출할 수 있다. 다른 실시예에서, 각 화소(PXL)들은 서로 다른 색의 광을 방출하는 발광 소자를 구비할 수도 있다. 다만, 각 화소(PXL)들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다.
화소(PXL)들은 복수 개로 제공되어 제1 방향(DR1) 및 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 화소(PXL)들의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
구동부들은 각각의 배선부(미도시)를 통해 각 화소(PXL)들에 신호를 제공하며, 이에 따라 각 화소(PXL)들의 구동을 제어할 수 있다. 도 2에는 설명의 편의를 위해 배선부가 생략되었다.
구동부는 스캔 라인을 통해 화소(PXL)들에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 통해 화소(PXL)들에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 라인을 통해 화소(PXL)들에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 타이밍 제어부는 스캔 구동부(SDV), 발광 구동부(EDV), 및 데이터 구동부(DDV)를 제어할 수 있다. 실시예에 따라, 표시 장치(1000)는 발광 구동부(EDV)를 포함하지 않을 수 있다.
스캔 구동부(SDV) 및 발광 구동부(EDV)는 기판(SUB)의 일 측에 배치될 수 있고, 일 방향(예컨대, 제2 방향(DR2))을 따라 배치될 수 있다. 스캔 구동부(SDV) 및 발광 구동부(EDV)는 별도의 부품으로 기판(SUB) 상에 장착될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 스캔 구동부(SDV) 및 발광 구동부(EDV)는 기판(SUB) 상에 직접 형성될 수도 있다. 또한, 스캔 구동부(SDV) 및 발광 구동부(EDV)는 기판(SUB)의 외부에 위치하고, 별도의 연결 부재를 통해 각 화소(PXL)들에 연결될 수도 있다. 스캔 구동부(SDV) 및 발광 구동부(EDV)는 기판(SUB)의 서로 동일한 측에 배치될 수 있으나, 이에 한정되는 것은 아니고, 서로 다른 측에 배치될 수도 있다.
데이터 구동부(DDV)는 기판(SUB)의 일 측에 배치될 수 있고, 상술한 스캔 구동부(SDV) 및 발광 구동부(EDV)와 교차하는 방향(예컨대, 제1 방향(DR1))을 따라 배치될 수 있다. 데이터 구동부(DDV)는 별도의 부품으로 기판(SUB) 상에 장착되거나, 기판(SUB)의 외부에 위치하고, 별도의 연결 부재를 통해 각 화소(PXL)들에 연결될 수도 있다.
일 실시예에서, 화소(PXL)들 각각은 능동형 화소로 구성될 수 있다. 다만, 본 발명에 적용될 수 있는 화소(PXL)들의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다.
도 3a 내지 도 3c는 각각 일 실시예에 따른 화소를 나타내는 회로도들이다. 특히, 도 3a 내지 도 3c는 능동형 발광 표시 패널을 구성하는 화소의 일 예를 도시하였다.
도 1a 내지 도 3a를 참조하면, 화소(PXL)는 적어도 하나의 발광 소자(LD)와, 이에 연결되어 발광 소자(LD)를 구동하는 화소 구동 회로(DC)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 화소 구동 회로(DC)를 경유하여 제1 구동 전원(VDD)에 연결될 수 있고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 연결될 수 있다. 발광 소자(LD)는 화소 구동 회로(DC)에 의해 제어되는 구동 전류량에 상응하는 휘도로 발광할 수 있다.
도 3a에서는 하나의 발광 소자(LD)만을 도시하고 있으나 이는 예시적인 구성을 나타내는 것이며, 실제 화소(PXL)는 복수의 발광 소자(LD)들을 포함할 수 있다. 복수의 발광 소자(LD)들은 서로 병렬 및/또는 직렬 연결될 수 있다.
제1 구동 전원(VDD) 및 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제2 구동 전원(VSS)은 제1 구동 전원(VDD)의 전위보다 발광 소자(LD)의 문턱전압 이상 낮은 전위를 가질 수 있다. 즉 제1 구동 전원(VDD)에 인가되는 전압은 제2 구동 전원(VSS)에 인가되는 전압보다 클 수 있다.
본 발명의 일 실시예에 따르면, 화소 구동 회로(DC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1, 구동 트랜지스터)의 제1 전극은 제1 구동 전원(VDD)에 연결될 수 있고, 제2 전극은 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류량을 제어할 수 있다.
제2 트랜지스터(M2, 스위칭 트랜지스터)의 제1 전극은 데이터 라인(DL)에 연결되고, 제2 전극은 제1 노드(N1)에 연결될 수 있다. 여기서, 제2 트랜지스터(M2)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다.
제2 트랜지스터(M2)는, 스캔 라인(SL)으로부터 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 게이트 온 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 이때, 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 저장될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 연결될 수 있고, 다른 전극은 제1 노드(N1)에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전될 수 있고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
설명의 편의상, 도 3a에서는 데이터 신호를 각 화소(PXL)들의 내부로 전달하기 위한 제2 트랜지스터(M2)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제1 트랜지스터(M1)를 포함한 비교적 단순한 구조의 구동 회로(DC)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 구동 회로(DC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 구동 회로(DC)는 제1 트랜지스터(M1)의 문턱전압을 보상하기 위한 보상 트랜지스터, 제1 노드(N1)를 초기화하기 위한 초기화 트랜지스터, 및/또는 발광 소자(LD)의 발광 시간을 제어하기 위한 발광 제어 트랜지스터 등과 같은 각종 트랜지스터나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수도 있다.
또한, 도 3a에서는 구동 회로(DC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(M1, M2)이 모두 P타입의 트랜지스터들인 것으로 도시되었으나, 본 발명이 이에 한정되지는 않는다. 즉, 구동 회로(DC)에 포함되는 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들어, 도 3b에 도시된 바와 같이, 구동 회로(DC)의 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 3b에 도시된 구동 회로(DC)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 연결 위치 변경을 제외하고는 그 구성이나 동작이 도 3a의 구동 회로(DC)와 유사할 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
또한, 다른 예로, 도 3c를 참조하면, 화소(PXL)는 제3 트랜지스터(M3, 센싱 트랜지스터)를 더 포함할 수 있다.
제3 트랜지스터(M3)의 게이트 전극은 센싱 신호 라인(SSL)에 연결될 수 있다. 제3 트랜지스터(M3)의 일 전극은 센싱 라인(SENL)에 연결되고, 타 전극은 발광 소자(LD)의 애노드 전극과 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 기간에 센싱 신호 라인(SSL)에 공급되는 센싱 신호에 따라 발광 소자(LD)의 애노드 전극에서의 전압 값을 센싱 라인(SENL)으로 전달할 수 있다. 센싱 라인(SENL)을 통해 전달된 전압 값은 외부 회로(예컨대, 타이밍 컨트롤러)에 제공될 수 있고, 외부 회로는 제공된 전압 값을 기초로 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소(PXL)의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
도 4는 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 화소(PXL)는 발광 소자(LD), 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 연결되고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 연결될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 구동 전류량에 대응하여 소정의 휘도로 발광할 수 있다.
제1 트랜지스터(T1, 구동 트랜지스터)의 일 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 연결될 수 있고, 다른 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 제1 전극에 연결될 수 있다. 이와 같은 제1 트랜지스터(T1)는 게이트 전극인 제1 노드(N1)의 전압에 대응하여 제1 구동 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전원(VSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2, 스위칭 트랜지스터)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL)에 연결될 수 있다. 이와 같은 제2 트랜지스터(T2)는 제1 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극을 전기적으로 연결시킬 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 제1 스캔 라인(SL)에 연결될 수 있다. 이와 같은 제3 트랜지스터(T3)는 제1 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1)를 전기적으로 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 연결될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 제2 스캔 라인(SL-1)에 연결될 수 있다. 이와 같은 제4 트랜지스터(T4)는 제2 스캔 라인(SL-1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 제2 스캔 라인(SL-1)에 공급되는 스캔 신호는 이전단 화소의 제1 스캔 라인에 공급되는 스캔 신호와 동일한 파형을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1)의 일 전극 사이에 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어 라인(EL)에 연결될 수 있다. 이와 같은 제5 트랜지스터(T5)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 다른 전극과 발광 소자(LD)의 제1 전극 사이에 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(EL)에 연결될 수 있다. 이와 같은 제6 트랜지스터(T6)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극) 사이에 연결될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 제3 스캔 라인(SL+1)에 연결될 수 있다. 이와 같은 제7 트랜지스터(T7)는 제3 스캔 라인(SL+1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)의 제1 전극으로 공급할 수 있다. 제3 스캔 라인(SL+1)에 공급되는 스캔 신호는 이후단 화소의 제1 스캔 라인에 공급되는 스캔 신호와 동일한 파형을 가질 수 있다.
도 4에는 제7 트랜지스터(T7)의 게이트 전극이 제3 스캔 라인(SL+1)에 연결된 경우가 도시된다. 그러나 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 다른 실시예에서, 제7 트랜지스터(T7)의 게이트 전극은 제1 스캔 라인(SL) 또는 제2 스캔 라인(SL-1)에 연결될 수도 있다. 이 경우, 초기화 전원(Vint)의 전압은 제1 스캔 라인(SL) 또는 제2 스캔 라인(SL-1)으로 게이트-온 전압의 스캔 신호가 공급될 때, 제7 트랜지스터(T7)를 경유하여 발광 소자(LD)의 애노드 전극으로 공급될 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)에는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압이 저장될 수 있다.
한편, 도 4에서는 구동 회로(DC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 5는 일 실시예에 따른 화소의 평면도이다. 도 6은 일 실시예에 따른 단위 화소의 평면도로서, 도 5의 Q1 영역을 확대한 평면도이다. 도 7 및 도 8은 일 실시예에 따른 단위 화소의 단면도들로서, 도 6의 A1-A1' 선을 따라 자른 단면도들이다.
설명의 편의상, 이하에서는 각각의 전극들을 단일의 전극층으로 단순화하여 도시하였으나 본 발명이 이에 한정되지 않으며, 각각의 전극들은 복수의 전극층으로 구성될 수도 있다. 또한, 본 발명의 일 실시예에 있어서, “동일한 층에 형성 및/또는 배치된다" 함은 동일한 공정에서 형성되고, 동일한 물질로 형성됨을 의미할 수 있다.
또한, 도 5에 있어서, 설명의 편의상 발광 소자들에 연결되는 트랜지스터 및 트랜지스터에 연결되는 신호 배선들의 도시를 생략하였다.
도 5 내지 도 8을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB) 및 기판(SUB) 상에 제공되는 화소(PXLa)를 포함할 수 있다.
기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
화소(PXLa)는 복수의 단위 화소들(UPX1, UPX2, UPX3)을 포함할 수 있다. 예를 들어, 복수의 단위 화소들(UPX1, UPX2, UPX3)은 제1 단위 화소(UPX1), 제2 단위 화소(UPX2), 및 제3 단위 화소(UPX3)를 포함할 수 있다.
제1 내지 제3 단위 화소들(UPX1, UPX2, UPX3)은 서로 인접하여 배열되고, 하나의 화소(PXLa)를 구성할 수 있다. 각각의 단위 화소들(UPX1, UPX2, UPX3)은 발광을 하기 위한 최소 구성들을 포함하는 하나의 집합일 수 있고, 서로 동일한 색의 광을 방출할 수 있다. 또한, 하나의 화소(PXLa)는 소정 색상의 광을 방출하는 최소 단위일 수 있다.
화소(PXLa)가 포함하는 단위 화소들(UPX1, UPX2, UPX3)의 구조는 서로 동일하거나 유사할 수 있으므로, 이하에서는 제1 단위 화소(UPX1)의 구조를 중심으로 자세히 설명하되, 제2 및 제3 단위 화소들(UPX2, UPX3)에도 그 설명이 동일하게 적용될 수 있다.
제1 단위 화소(UPX1)는 기판(SUB) 상에 배치된 화소 회로층(PCL) 및 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)은 단위 화소들(UPX1, UPX2, UPX3)의 화소 구동 회로를 구성하는 복수의 회로 소자들을 포함할 수 있다. 도 7은 화소 회로층(PCL)이 도 3a 내지 도 3c의 제1 트랜지스터(M1)를 포함하는 구조를 예시적으로 나타내고 있다. 다만, 화소 회로층(PCL)의 구조는 이에 한정되는 것은 아니며, 도 3a 내지 도 3b 및 도 4의 다른 회로 소자들이 더 포함될 수 있다.
화소 회로층(PCL)이 포함하는 트랜지스터들은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 또한, 각 트랜지스터들의 구조는 도 7에 예시된 구조에 한정되지 않는다.
화소 회로층(PCL)은 복수의 층들을 포함할 수 있다. 예컨대, 화소 회로층(PCL)은 기판(SUB) 상에 순차적으로 적층된 버퍼층(BUF), 게이트 절연층(GI), 층간 절연층(IL), 제1 비아층(VIA1), 및 제2 비아층(VIA2)을 포함할 수 있다. 상술한 층들은 각각 유기 절연 물질 또는 무기 절연 물질을 포함하는 절연층들일 수 있다. 또한, 화소 회로층(PCL)은 트랜지스터(M1)를 포함할 수 있다.
버퍼층(BUF)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BUF)은 단일막으로 제공될 수 있으나, 적어도 이중층 이상의 다중막으로 제공될 수도 있다. 버퍼층(BUF)이 다중막으로 제공되는 경우, 각 레이어는 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼층(BUF)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(BUF) 상에는 제1 트랜지스터(M1)가 배치될 수 있다. 제1 트랜지스터(M1)는 액티브층(ACT), 게이트 전극(GE), 제1 트랜지스터 전극(TET1), 및 제2 트랜지스터 전극(TET2)을 포함할 수 있다.
액티브층(ACT)은 버퍼층(BUF) 및 게이트 절연층(GI) 사이에 배치될 수 있다. 화소 회로층(PCL)이 버퍼층(BUF)을 포함하지 않는 경우, 액티브층(ACT)은 기판(SUB) 및 게이트 절연층(GI) 사이에 배치될 수 있다. 액티브층(ACT)은 제1 트랜지스터 전극(TET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(TET2)에 연결되는 제2 영역과, 제1 및 제2 영역들 사이에 위치하는 채널 영역을 포함할 수 있다. 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
액티브층(ACT)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 액티브층(ACT)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 액티브층(ACT)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 및 층간 절연층(IL) 사이에 배치될 수 있고, 액티브층(ACT)의 적어도 일부와 중첩할 수 있다. 게이트 전극(GE)은 게이트 절연층(GI)에 의해 액티브층(ACT)과 절연될 수 있다.
제1 및 제2 트랜지스터 전극들(TET1, TET2)은 층간 절연층(IL) 상에 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TET1, TET2)은 액티브층(ACT)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TET1, TET2)은 게이트 절연층(GI) 및 층간 절연층(IL)을 관통하는 컨택홀을 통해 각각 액티브층(ACT)의 제1 영역 및 제2 영역에 접촉할 수 있다.
제1 트랜지스터 전극(TET1) 및 제2 트랜지스터 전극(TET2)과 동일한 층에는 제1 브릿지 배선(BRE1)이 배치될 수 있다. 제1 브릿지 배선(BRE1)은 평면상 제2 방향(DR2)을 따라 연장될 수 있다. 도면상 도시되진 않았으나, 제1 브릿지 배선(BRE1)은 컨택홀 또는 별도의 연결부재를 통해 후술할 제2 전극(RFE2)과 전기적으로 연결될 수 있다. 제1 브릿지 배선(BRE1)은 제2 구동 전원(도 3a의 VSS)과 연결되어 제2 전극(RFE2)에 제2 구동 전원(VSS)의 전압을 제공할 수 있다.
한편, 제1 트랜지스터(M1)의 제1 트랜지스터 전극(TET1)은 제1 트랜지스터 전극(TET1) 상에 배치된 제1 비아층(VIA1)을 관통하는 컨택홀을 통해 제1 비아층(VIA1) 상에 배치된 제2 브릿지 배선(BRE2)과 전기적으로 연결될 수 있다.
제2 브릿지 배선(BRE2)은 제2 비아층(VIA2) 및 제1 비아층(VIA1)의 적어도 일부를 관통하는 컨택홀(CTH)을 통해 제1 전극(RFE1)과 연결될 수 있고, 제1 트랜지스터(M1)를 통해 제공된 구동 전류를 제1 전극(RFE1)에 전달할 수 있다. 한편, 제2 브릿지 배선(BRE2)은 제1 비아층(VIA1) 상에 넓게 배치되어 표시 소자층(DPL)의 발광 소자(LD)들과 적어도 일부가 중첩하도록 형성될 수 있다. 이 경우, 발광 소자(LD)들에 제공되는 구동 전압의 전압 강하를 방지하여 표시 장치의 표시 품질을 향상시킬 수 있다.
제1 브릿지 배선(BRE1) 및 제2 브릿지 배선(BRE2)의 연결 구조는 이에 한정되는 것은 아니다. 예를 들어, 도 8에 도시된 바와 같이, 제1 브릿지 배선(BRE1')은 컨택홀(CTH)을 통해 제1 전극(RFE1')과 전기적으로 연결되어, 제2 구동 전원(VSS)의 전압을 제1 전극(RFE1')에 제공할 수 있다. 또한, 제2 브릿지 배선(BRE2')은 컨택홀을 통해 제2 전극(RFE2')과 전기적으로 연결되어, 제1 트랜지스터(M1)로부터 제공된 구동 전류를 제2 전극(RFE2')에 제공할 수 있다.
한편, 상술한 실시예에서는, 화소(PXLa)(또는, 제1 단위 화소(UPX1))에 포함된 화소 회로층(PCL)이 단면 상에서 볼 때 표시 소자층(DPL) 하부에 배치되어 표시 소자층(DPL)과 중첩되는 것으로 예시되었으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 화소 회로층(PCL)은 표시 소자층(DPL)의 하부에 배치되되 표시 소자층(DPL)과 중첩되지 않는 영역에 마련될 수도 있다.
다음으로, 표시 소자층(DPL)에 대해 설명한다. 표시 소자층(DPL)은 화소 회로층(PCL)(또는, 제2 비아층(VIA2))의 상부에 배치될 수 있고, 복수의 발광 소자(LD)들을 포함할 수 있다.
구체적으로, 표시 소자층(DPL)은 화소 회로층(PCL) 상에 배치된 제1 및 제2 전극들(RFE1, RFE2), 발광 소자(LD), 고정층(INSA), 제3 및 제4 전극들(CTE1, CTE2), 및 패시베이션층(PSV)을 포함할 수 있다. 실시예에 따라, 화소(PXLa)는 각 단위 화소들(UPX1, UPX2, UPX3)을 둘러싸는 격벽(PW)을 더 포함할 수 있다.
제1 및 제2 전극들(RFE1, RFE2)은 서로 이격되게 배치될 수 있으며, 제2 전극(RFE2)은 제1 전극(RFE1)의 적어도 일부를 둘러싸도록 배치될 수 있다.
제1 전극(RFE1)(또는, 제1 반사 전극)은 평면상 제1 단위 화소(UPX1)의 중심부에 위치하며, 원형으로 형성될 수 있다. 제1 전극(RFE1)의 형상은 원형에 한정되는 것은 아니고, 폐곡선 구조를 갖는 다양한 형상들을 갖도록 형성될 수 있다.
제1 전극(RFE1)은 상술한 바와 같이, 컨택홀(CTH)을 통해 화소 회로층(PCL)의 제2 브릿지 배선(BRE2)과 전기적으로 연결될 수 있고, 제2 브릿지 배선(BRE2)을 통해 구동 전류를 제공받을 수 있다.
제2 전극(RFE2)(또는, 제2 반사 전극)은 평면상 제1 전극(RFE1)을 둘러싸도록 배치될 수 있다. 제2 전극(RFE2)은 평면상 사각형, 원형, 타원형 등 다양한 형상으로 형성되며, 내부에 제1 전극(RFE1)이 배치될 수 있는 개구를 포함할 수 있다. 제2 전극(RFE2)이 포함하는 개구의 형상은 제1 전극(RFE1)의 형상과 동일하거나 유사할 수 있으나, 제1 전극(RFE1)과 제2 전극(RFE2)이 서로 이격되어 배치될 수 있는 형상이라면 제한되지 않는다. 예컨대, 도 6에서는 제1 단위 화소(UPX1)의 제1 전극(RFE1)이 원형으로 형성되고, 제2 전극(RFE2)이 사각형으로 형성되며, 제1 전극(RFE1)의 형상에 대응하고, 제1 전극(RFE1)보다 큰 개구를 포함하여 형성된 구조를 예시한다.
각 단위 화소들(UPX1, UPX2, UPX3)의 제2 전극(RFE2)들은 연결 패턴(CNE)을 통해 서로 연결될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 전극(RFE2)은 각 단위 화소들(UPX1, UPX2, UPX3)마다 개별적으로 형성되어 화소 회로층(PCL)의 배선들과 연결될 수도 있다.
도면상 도시되진 않았으나, 제2 전극(RFE2)은 제1 브릿지 배선(BRE1)과 전기적으로 연결되어 제2 구동 전원(도 3a의 VSS)의 전압을 제공받을 수 있다.
제1 및 제2 전극들(RFE1, RFE2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 예를 들어, 제1 전극(RFE1)은 애노드 전극이고, 제2 전극(RFE2)은 캐소드 전극일 수 있으나, 이에 한정되는 것은 아니다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 도전성 재료로 이루어질 수 있다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속 등이 포함될 수 있으나, 이에 한정되는 것은 아니다.
또한, 제1 전극(RFE1) 및 제2 전극(RFE2)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 다중막으로 형성될 수 있다. 예를 들어, 제1 전극(RFE1) 및 제2 전극(RFE2)은 투명한 도전성 재료로 이루어진 캡핑층(미도시)을 더 포함할 수도 있다. 캡핑층은 제1 전극(RFE1) 및 제2 전극(RFE2)을 커버하도록 배치되어, 표시 장치의 제조 공정 중 발생할 수 있는 제1 및 제2 전극들(RFE1, RFE2)의 손상을 방지할 수 있다.
여기서, 제1 전극(RFE1) 및 제2 전극(RFE2)의 재료는 상술한 재료들에 한정되는 것은 아니다. 예를 들어, 제1 전극(RFE1) 및 제2 전극(RFE2)은 일정한 반사율을 갖는 도전성 재료를 포함할 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)이 일정한 반사율을 갖는 도전성 재료로 이루어질 경우, 발광 소자(LD)들로부터 출사되는 광이 제1 전극(RFE1) 및 제2 전극(RFE2)에 의해 반사되어 표시 방향(예컨대, 제3 방향(DR3))으로 진행될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)의 이격 거리는 대체적으로 균일할 수 있다. 이에 따라, 제1 및 제2 전극들(RFE1, RFE2) 사이에 정렬되는 발광 소자(LD)들이 보다 균일하게 정렬될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2) 상에는 발광 소자(LD)들이 배치될 수 있다. 발광 소자(LD)들은 제1 전극(RFE1)을 중심으로 방사형으로 배치될 수 있다. 발광 소자(LD)들의 간격은 서로 상이할 수 있으나 이에 한정되는 것은 아니며, 서로 동일한 간격을 갖도록 배치될 수도 있다.
제1 전극(RFE1) 및 제2 전극(RFE2) 상에 배치된 발광 소자(LD)들은 서로 병렬 연결 구조를 이룰 수 있으나, 이에 한정되는 것은 아니다.
각각의 발광 소자(LD)들은 제1 단부(EP1) 및 제2 단부(EP2)를 포함할 수 있다. 제1 단부(EP1)는 제1 전극(RFE1)과 중첩하고, 제2 단부(EP2)는 제2 전극(RFE2)과 중첩할 수 있다. 도 1a를 더 결부하여 설명하면, 제1 단부(EP1)에는 제2 반도체층(13)이 배치되고, 제2 단부(EP2)에는 제1 반도체층(11)이 배치될 수 있다.
발광 소자(LD)는 제1 전극(RFE1) 및 제2 전극(RFE2)으로부터 구동 전류(또는, 구동 신호)를 제공받을 수 있고, 제공된 구동 전류에 대응하여 소정 휘도의 빛을 방출할 수 있다.
발광 소자(LD)들 상에는 발광 소자(LD)들을 안정적으로 지지하며 고정하기 위한 고정층(INSA)이 배치될 수 있다. 고정층(INSA)은 무기 재료를 포함하는 무기 절연막 또는 유기 재료를 포함하는 유기 절연막일 수 있다. 고정층(INSA)은 발광 소자(LD)와 제2 비아층(VIA2) 사이의 공간을 메우도록 배치될 수 있다. 고정층(INSA)은 발광 소자(LD)들 각각의 외주면의 적어도 일부를 덮을 수 있고, 발광 소자(LD)들의 제1 단부(EP1) 및 제2 단부(EP2)를 노출하도록 형성될 수 있다. 이에 따라, 고정층(INSA)은 발광 소자(LD)들을 안정적으로 지지하고 고정하여, 발광 소자(LD)들이 표시 소자층(DPL)으로부터 이탈되는 것을 방지할 수 있다. 고정층(INSA)은 표시 소자층(DPL)의 공정 조건 등에 따라 생략될 수도 있다.
제1 전극(RFE1), 제2 전극(RFE2), 및 발광 소자(LD)들 상에는 제3 및 제4 전극들(CTE1, CTE2)이 배치될 수 있다.
제3 전극(CTE1)(또는, 제1 컨택 전극)은 평면상 원형으로 형성되어, 제1 전극(RFE1)을 커버하며 제1 전극(RFE1)과 중첩하여 배치될 수 있고, 제1 전극(RFE1)과 제3 전극(CTE1) 사이에는 발광 소자(LD)의 제1 단부(EP1)가 위치할 수 있다. 제3 전극(CTE1)은 제1 전극(RFE1) 및 발광 소자(LD)의 제1 단부(EP1)와 접촉할 수 있다. 즉, 제1 전극(RFE1)은 제3 전극(CTE1)을 통해 발광 소자(LD)의 제1 단부(EP1)와 전기적으로 연결될 수 있다.
제4 전극(CTE2)(또는, 제2 컨택 전극)은 평면상 고리(ring) 형태로 형성되어, 제2 전극(RFE2)과 중첩하여 배치될 수 있고, 제2 전극(RFE2)과 제4 전극(CTE2) 사이에는 발광 소자(LD)의 제2 단부(EP2)가 위치할 수 있다. 제4 전극(CTE2)은 제2 전극(RFE2) 및 발광 소자(LD)의 제2 단부(EP2)와 접촉할 수 있다. 즉, 제2 전극(RFE2)은 제4 전극(CTE2)을 통해 발광 소자(LD)의 제2 단부(EP2)와 전기적으로 연결될 수 있다.
다만, 제3 전극(CTE1) 및 제4 전극(CTE2)의 형상은 도시된 바에 한정되는 것은 아니고, 더욱 다양한 형상을 가질 수도 있다. 또한, 제3 전극(CTE1) 및 제4 전극(CTE2)은 서로 동일 층에 형성될 수 있으나, 이에 한정되는 것은 아니고, 서로 다른 층에 형성될 수도 있다.
제3 및 제4 전극들(CTE1, CTE2) 각각은 투명한 도전성 재료로 형성될 수 있다. 예를 들어, 투명한 도전성 재료로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 등을 포함할 수 있다. 제3 및 제4 전극들(CTE1, CTE2)이 투명한 도전성 재료로 구성될 경우, 발광 소자(LD)로부터 출사된 광이 제3 방향(DR3)으로 진행될 때, 손실을 저감할 수 있다. 제3 및 제4 전극들(CTE1, CTE2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
제3 및 제4 전극들(CTE1, CTE2) 상에는 패시베이션층(PSV)이 배치될 수 있다. 패시베이션층(PSV)은 표시 소자층(DPL)의 최외곽에 형성되어 표시 소자층(DPL)의 다른 구성들을 커버할 수 있다. 패시베이션층(PSV)은 표시 장치의 제조 과정에서 제1 내지 제4 전극들(RFE1, RFE2, CTE1, CTE2) 및 발광 소자(LD)가 손상되는 것을 방지하고, 표시 소자층(DPL)의 내부로 산소 및/또는 수분이 침투하는 것을 방지하는 봉지층의 역할을 수행할 수도 있다.
패시베이션층(PSV)은 무기 재료를 포함하는 무기 절연막으로 형성될 수 있다. 패시베이션층(PSV)은 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니고 다중층 구조를 포함할 수 있다. 패시베이션층(PSV)이 다중층 구조를 포함하는 경우, 유기 재료를 포함하는 유기 절연막을 더 포함할 수 있고, 유기 절연막과 무기 절연막이 교번 배치된 구조를 포함할 수 있다.
도면상 도시되진 않았으나, 몇몇 실시예에서, 패시베이션층(PSV) 상에는 평탄화층(미도시)이 더 제공될 수 있다. 평탄화층은 그 하부에 배치된 다양한 구성들에 의해 발생된 단차를 완화시킬 수 있다. 평탄화층은 유기 절연막을 포함할 수 있으나, 이에 한정되는 것은 아니고 무기 절연막을 포함할 수도 있다.
한편, 화소(PXLa)는 단위 화소들(UPX1, UPX2, UPX3)의 주변에 배치된 격벽(PW)을 더 포함할 수 있다. 격벽(PW)은 단위 화소들(UPX1, UPX2, UPX3)을 둘러싸도록 배치될 수 있다. 격벽(PW)은 화소 회로층(PCL) 상에 배치될 수 있으나, 이에 한정되는 것은 아니다. 격벽(PW)은 화소(PXLa)의 발광 영역을 정의하는 화소 정의막일 수 있다.
이러한 격벽(PW)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어, 인접한 화소들 사이에서 빛이 새는 빛샘 불량이 발생하는 것을 방지할 수 있다. 또한, 격벽(PW)은 발광 소자(LD)를 정렬하는 과정에서, 발광 소자(LD)를 포함하는 용액이 인접 화소에 누설되는 것을 방지할 수 있다. 격벽(PW)은 표시 장치의 공정 조건 등에 따라 생략될 수도 있다.
상술한 실시예에 따르면, 표시 장치의 화소(PXLa)는 복수의 단위 화소들(UPX1, UPX2, UPX3)을 포함하고, 각 단위 화소들(UPX1, UPX2, UPX3)은 제1 전극(RFE1) 및 제1 전극(RFE1)을 둘러싸도록 배치되는 제2 전극(RFE2)을 포함할 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)의 사이에 배치되는 발광 소자(LD)들은 제1 전극(RFE1)을 중심으로 방사형으로 배치(또는 정렬)될 수 있다. 이러한 경우, 각 단위 화소들(UPX1, UPX2, UPX3)의 발광 소자(LD)들이 특정 방향으로 편중되게 배치(또는 정렬)되지 않을 수 있다. 따라서, 발광 소자(LD)들 각각에서 방출된 광은 특정 방향으로 집중되지 않을 수 있다. 이로 인해, 화소(PXLa)에서 방출되는 광의 양(또는 세기)은 인접한 화소에서 방출되는 광의 양(또는 세기)과 유사하거나 실질적으로 동일해질 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치는 전(全) 영역에 걸쳐 균일한 출광 분포를 가질 수 있다.
도 9는 다른 실시예에 따른 단위 화소의 평면도이다. 도 10 내지 도 13은 다양한 실시예들에 따른 단위 화소들의 단면도들로서, 도 9의 A2-A2' 선을 따라 자른 단면도들이다.
도 9 내지 도 13에 도시된 실시예는 앞서 설명한 도 5 내지 도 8의 실시예와 비교하여 표시 소자층(DPL)이 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)를 더 포함하는 점에서 차이가 있으며, 이 외의 구성들은 실질적으로 동일하거나 유사할 수 있다. 도 5 내지 도 8의 실시예와 동일하거나 유사한 구성(예컨대, 화소 회로층(PCL))에 대한 구체적인 설명은 생략하기로 한다.
도 9 내지 도 13을 참조하면, 제1 단위 화소(UPX1a)의 표시 소자층(DPL)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2), 제1 전극(RFE1) 및 제2 전극(RFE2), 절연층(INSL), 발광 소자(LD)들, 고정층(INSA), 제3 전극(CTE1) 및 제4 전극(CTE2), 및 패시베이션층(PSV)을 포함할 수 있다. 또한, 제1 단위 화소(UPX1a)의 주변에는 격벽(PW)이 형성될 수 있다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 화소 회로층(PCL) 상에 제공될 수 있다. 제1 뱅크(BNK1)와 제2 뱅크(BNK2)의 사이에는 발광 소자(LD)가 배치되는 공간이 마련될 수 있다. 일 실시예로 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 발광 소자(LD)의 길이 이상으로 기판(SUB) 상에서 이격될 수 있다. 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 서로 동일 층 상에 배치될 수 있으며, 서로 동일한 높이를 가질 수 있으나 이에 한정되는 것은 아니다.
제1 뱅크(BNK1)는 제1 전극(RFE1)과 중첩하여 배치되고, 평면상 고리 형상으로 형성될 수 있다. 제1 뱅크(BNK1)는 컨택홀(CTH)과 중첩하지 않을 수 있으나 이에 한정되는 것은 아니다.
제2 뱅크(BNK2)는 제1 뱅크(BNK1)를 둘러싸도록 배치될 수 있다. 제2 뱅크(BNK2)는 제2 전극(RFE2)과 대체적으로 동일한 형상으로 형성될 수 있다. 예를 들어, 제2 뱅크(BNK2)는 평면상 사각형으로 형성되되, 내부에 개구가 형성된 형상을 가질 수 있다. 제2 뱅크(BNK2)의 형상은 이에 한정되는 것은 아니고, 제1 뱅크(BNK1)를 둘러싸는 고리 형상으로 형성될 수도 있다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 유기 재료로 이루어진 유기 절연막 또는 무기 재료로 이루어진 무기 절연막를 포함할 수 있으나, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 재료가 이에 한정되지 않는다. 또한, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 단일층으로 형성될 수 있으나, 이에 한정되지 않으며, 다중층으로 형성될 수도 있다. 이 경우, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 적어도 하나의 유기 절연막 및 적어도 하나의 무기 절연막이 적층된 구조일 수 있다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 각각 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있으나, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 형상이 이에 한정되는 것은 아니며, 반타원형, 원형, 사각형 등의 다양한 형상을 가질 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2) 상에 제공될 수 있다. 일 실시예로, 제1 전극(RFE1)은 제1 뱅크(BNK1) 상에 제공되고, 제2 전극(RFE2)은 제2 뱅크(BNK2) 상에 제공될 수 있다. 즉, 제1 전극(RFE1) 및 제2 전극(RFE2)은 서로 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 제1 전극(RFE1)과 제2 전극(RFE2)이 동일한 높이를 가지면, 발광 소자(LD)가 제1 전극(RFE1) 및 제2 전극(RFE2) 각각에 보다 안정적으로 연결될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 표면을 따라 대체적으로 균일한 두께로 배치될 수 있고, 제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 형상에 대응되게 제공될 수 있다. 예를 들어, 제1 전극(RFE1)은 제1 뱅크(BNK1)의 경사도에 대응되는 형상을 가질 수 있고, 제2 전극(RFE2)은 제2 뱅크(BNK2)의 경사도에 대응되는 형상을 가질 수 있다.
상술한 바와 같이, 제1 전극(RFE1) 및 제2 전극(RFE2)은 일정한 반사율을 갖는 도전성 재료를 포함할 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)이 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 형상에 대응되는 형상을 가질 경우, 제1 전극(RFE1) 및 제2 전극(RFE2)도 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)와 같이 소정의 각도를 가질 수 있다. 발광 소자(LD)들 각각의 양 단부들(EP1, EP2)로부터 출사된 광은 제1 전극(RFE1) 및 제2 전극(RFE2)에 의해 반사되어 제3 방향(DR3)으로 더욱 진행될 수 있다. 따라서, 표시 장치의 출광 효율이 개선될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2) 상에는 절연층(INSL)이 제공될 수 있다. 절연층(INSL)은 화소 회로층(PCL) 상에 전면적으로 제공되어, 상술한 제1 및 제2 뱅크들(BNK1, BNK2)과 제1 및 제2 전극들(RFE1, RFE2)을 커버할 수 있다. 또한, 절연층(INSL)은 제1 및 제2 뱅크들(BNK1, BNK2)과 제1 및 제2 전극들(RFE1, RFE2)이 배치되지 않은 화소 회로층(PCL)(또는, 기판(SUB))의 표면을 따라 배치될 수 있다.
일 실시예로, 절연층(INSL)은 무기 재료로 이루어진 무기 절연막을 포함할 수 있다. 이 경우, 절연층(INSL)은 화소 회로층(PCL)과 제1 및 제2 전극들(RFE1, RFE2)의 표면을 따라 대체적으로 균일한 두께로 배치될 수 있고, 절연층(INSL)과 절연층(INSL) 상에 배치되는 발광 소자(LD) 사이에는 적어도 일부의 빈 공간이 형성될 수도 있다.
한편, 절연층(INSL)은 제1 개구부(OP1) 및 제2 개구부(OP2)를 포함할 수 있다. 제1 개구부(OP1) 및 제2 개구부(OP2)는 제1 전극(RFE1) 및 제2 전극(RFE2)의 적어도 일부를 노출할 수 있다.
제1 및 제2 개구부들(OP1, OP2)은 대응하는 각각의 제1 및 제2 전극들(RFE1, RFE2)과 중첩하여 형성될 수 있다. 예를 들어, 제1 개구부(OP1)는 제1 전극(RFE1)과 중첩하여 형성될 수 있고, 제2 개구부(OP2)는 제2 전극(RFE2)과 중첩하여 형성될 수 있다.
제1 개구부(OP1) 및 제2 개구부(OP2)는 절연층(INSL)의 두께에 상응하는 두께 및/또는 깊이를 가질 수 있다. 즉, 제1 개구부(OP1) 및 제2 개구부(OP2)는 해당 영역에서 절연층(INSL)을 완전히 관통할 수 있다. 이에 따라, 제1 및 제2 전극들(RFE1, RFE2)은 외부로 노출되어 제3 및 제4 전극들(CTE1, CTE2)과 접촉할 수 있다.
절연층(INSL) 상에는 발광 소자(LD)들이 배치될 수 있다. 발광 소자(LD)는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)에 의해 마련된 공간 내에 안정적으로 배치될 수 있다. 발광 소자(LD)들은 제3 전극(CTE1) 및 제4 전극(CTE2)에 의해 제1 전극(RFE1) 및 제2 전극(RFE2)과 전기적으로 연결될 수 있다.
발광 소자(LD) 상에는 고정층(INSA)이 배치될 수 있다. 상술한 바와 같이, 고정층(INSA)은 발광 소자(LD)들 각각의 외주면의 적어도 일부를 덮을 수 있고, 발광 소자(LD)들의 제1 단부(EP1) 및 제2 단부(EP2)를 노출하도록 형성될 수 있다. 고정층(INSA)이 유기 재료로 이루어진 유기 절연막을 포함하는 경우, 도 10에 도시된 바와 같이, 고정층(INSA)은 발광 소자(LD)와 절연층(INSL) 사이의 공간을 메우며 발광 소자(LD)를 지지할 수 있다. 이와 달리, 고정층(INSA)이 무기 재료로 이루어진 무기 절연막을 포함하는 경우, 도 11에 도시된 제1 단위 화소(UPX1b)와 같이, 발광 소자(LD)와 절연층(INSL) 사이에는 적어도 일부의 공극(VD)이 형성될 수 있다. 공극(VD)은 공기층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 12에 도시된 제1 단위 화소(UPX1c)와 같이, 발광 소자(LD)가 배치되는 영역의 절연층(INSL')이 평탄하게 형성되는 경우, 발광 소자(LD)와 절연층(INSL') 사이에 다른 물질 또는 구성이 게재되지 않을 수 있으며, 발광 소자(LD)는 절연층(INSL') 상에 직접 배치될 수 있다.
다시 도 10을 참조하면, 발광 소자(LD)들과 절연층(INSL) 상에는 제3 전극(CTE1) 및 제4 전극(CTE2)이 형성될 수 있다. 제3 전극(CTE1)은 발광 소자(LD)의 제1 단부(EP1)와 접촉하고, 제1 개구부(OP1)를 통해 제1 전극(RFE1)과 접촉할 수 있다. 또한, 제4 전극(CTE2)은 발광 소자(LD)의 제2 단부(EP2)와 접촉하고, 제2 개구부(OP2)를 통해 제2 전극(RFE2)과 접촉할 수 있다.
상술한 바와 같이, 제3 전극(CTE1) 및 제4 전극(CTE2)은 서로 동일 층 상에 배치될 수 있으나, 다른 실시예로 제3 전극(CTE1) 및 제4 전극(CTE2)은 서로 다른 층에 배치될 수 있다.
예를 들어, 도 13에 도시된 제1 단위 화소(UPX1d)와 같이, 제3 전극(CTE1)과 제4 전극(CTE2) 사이에는 절연 패턴(INSP)이 배치될 수 있다.
절연 패턴(INSP)은 무기 재료로 이루어진 무기 절연막을 포함할 수 있다. 절연 패턴(INSP)은 제3 전극(CTE1) 및 제4 전극(CTE2) 중 하나를 커버하도록 배치되고, 절연 패턴(INSP) 상에 다른 전극이 배치될 수 있다. 예컨대, 절연 패턴(INSP)은 제4 전극(CTE2) 상에 배치되어 제4 전극(CTE2)을 커버할 수 있고, 절연 패턴(INSP) 상에는 제3 전극(CTE1)이 배치될 수 있다. 즉, 제3 전극(CTE1) 및 제4 전극(CTE2)은 절연 패턴(INSP)에 의해 전기적으로 분리될 수 있다.
상술한 바와 같이, 단위 화소(UPX1a)가 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)를 포함하는 경우, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 이격된 공간에 발광 소자(LD)들이 안정적으로 배치되어 표시 장치의 신뢰성 및 제조 공정상 수율이 향상될 수 있으며, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 경사진 측면을 통해 발광 소자(LD)들에서 방출된 광을 외부로 효과적으로 출사시킬 수 있어 표시 장치의 표시 품질 및 표시 휘도가 향상될 수 있다.
도 14는 또 다른 실시예에 따른 단위 화소의 평면도이다. 도 15는 또 다른 실시예에 따른 단위 화소의 단면도로서, 도 14의 A3-A3' 선을 따라 자른 단면도이다.
도 14 및 도 15의 실시예는 앞서 설명한 도 9 및 도 10의 실시예와 비교하여 제2 뱅크(BNK2')가 외측으로 더 연장되어 격벽(PW)과 일부가 중첩하는 점에서 차이가 있으며, 이 외의 구성은 실질적으로 동일하거나 유사하다. 이하 차이점을 위주로 설명한다.
도 14 및 도 15를 참조하면, 제1 단위 화소(UPX1e)는 평면상 외측으로 더 연장되어 형성되는 제2 뱅크(BNK2')를 포함할 수 있다. 여기서 외측이란 제1 뱅크(BNK1)에서 제2 뱅크(BNK2')를 향하는 방향을 의미할 수 있다. 이에 따라, 제2 뱅크(BNK2')의 적어도 일부는 제1 단위 화소(UPX1e)의 주변부에 위치한 격벽(PW)과 중첩될 수 있다.
제2 뱅크(BNK2')와 격벽(PW) 간에 이격 공간이 형성될 경우, 발광 소자(LD)들의 배치(또는, 정렬) 과정에서, 발광 소자(LD)가 제1 뱅크(BNK1)와 제2 뱅크(BNK2')의 사이가 아닌 제2 뱅크(BNK2')와 격벽(PW) 사이에 배치될 수도 있다. 제2 뱅크(BNK2')와 격벽(PW) 사이에 배치된 발광 소자(LD)는 정상적으로 구동 전류를 제공받을 수 없으므로 발광할 수 없다. 이러한 발광 소자(LD)가 발생할 경우, 표시 장치의 표시 휘도가 감소할 수 있다.
본 실시예와 같이, 제2 뱅크(BNK2)가 외측으로 더 연장되어 형성될 경우, 제2 뱅크(BNK2)와 격벽(PW) 사이의 이격 공간이 제거되어 불필요한 위치에 발광 소자(LD)가 배치되는 불량을 방지할 수 있다. 이에 따라, 더 많은 수의 발광 소자(LD)들이 제1 뱅크(BNK1) 및 제2 뱅크(BNK2') 사이에 배치될 수 있으므로 표시 장치의 표시 품질 및 표시 휘도가 향상될 수 있다.
이하, 화소의 다른 실시예들 및 이를 포함하는 표시 장치에 대해 설명한다. 이하의 실시예들에서, 이전에 설명한 실시예와 동일하거나 유사한 구성에 대해서는 동일한 참조 부호로 지칭하고, 그 설명을 생략하거나 간략화하며, 차이점을 위주로 설명하기로 한다.
도 16은 또 다른 실시예에 따른 화소의 평면도이다. 도 17은 또 다른 실시예에 따른 단위 화소의 평면도로서, 도 16의 Q2 영역을 확대한 평면도이다. 도 18은 도 17의 B1-B1' 선을 따라 자른 단면도이다. 도 19는 도 17의 B2-B2' 선을 따라 자른 단면도이다. 도 20은 또 다른 실시예에 따른 단위 화소의 단면도로서, 도 17의 B1-B1' 선에 대응하는 단면도이다.
도 16 내지 도 20을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 기판(SUB) 및 기판(SUB) 상에 제공되는 화소(PXLb)를 포함할 수 있다.
화소(PXLb)는 복수의 단위 화소들(UPX1_1, UPX2_1, UPX3_1)을 포함할 수 있다. 예를 들어, 복수의 단위 화소들(UPX1_1, UPX2_1, UPX3_1)은 제1 단위 화소(UPX1_1), 제2 단위 화소(UPX2_1), 및 제3 단위 화소(UPX3_1)를 포함할 수 있다. 화소(PXLb)가 포함하는 단위 화소들(UPX1_1, UPX2_1, UPX3_1)의 구조는 서로 동일하거나 유사할 수 있으므로, 이하에서는 제1 단위 화소(UPX1_1)의 구조를 중심으로 설명하되, 제2 및 제3 단위 화소들(UPX2_1, UPX3_1)에도 그 설명이 동일하게 적용될 수 있다.
제1 단위 화소(UPX1_1)는 기판(SUB) 상에 배치된 화소 회로층(PCL) 및 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다.
표시 소자층(DPL)은 제1 및 제2 전극(RFE1_1, RFE2_1), 발광 소자(LD)들, 및 제3 및 제4 전극(CTE1_1, CTE2_1)을 포함할 수 있다.
제1 전극(RFE1_1) 및 제2 전극(RFE2_1)은 평면상 서로 이격되어 배치될 수 있고, 제2 전극(RFE2_1)은 제1 전극(RFE1_1)의 적어도 일부를 둘러싸도록 배치될 수 있다.
구체적으로, 제1 전극(RFE1_1)은 제1 중심 전극(RFE1A), 제1 주변 전극(RFE1C), 및 제1 중심 전극(RFE1A)과 제1 주변 전극(RFE1C)을 서로 연결하는 제1 연결 전극(RFE1B)을 포함할 수 있다.
제1 중심 전극(RFE1A)은 제1 단위 화소(UPX1_1)의 중심부에 위치할 수 있고, 평면상 원형으로 형성될 수 있다. 제1 중심 전극(RFE1A)은 컨택홀(CTH)과 중첩하여 배치될 수 있다.
제1 주변 전극(RFE1C)은 제1 중심 전극(RFE1A)의 적어도 일부를 둘러싸도록 배치될 수 있다. 제1 주변 전극(RFE1C)은 평면상 일 측이 개방된 고리 형상(ring shape)으로 형성될 수 있다. 예를 들어, 제1 주변 전극(RFE1C)은 대체적으로 고리 형상을 갖되, 제1 중심 전극(RFE1A)을 기준으로 제1 방향(DR1)의 반대 방향으로 개방된 형상을 가질 수 있다. 예컨대, 일 측이 개방된 고리 형상은 코르비노 원판(corbino disk) 형상 또는 란돌트 고리(landolt ring) 형상일 수 있다. 다만, 제1 주변 전극(RFE1C)의 형상이 이에 한정되는 것은 아니고, 개방된 영역이 2개 이상일 수도 있다.
제1 연결 전극(RFE1B)은 제1 중심 전극(RFE1A)과 제1 주변 전극(RFE1C)을 서로 연결하는 전극일 수 있다. 제1 연결 전극(RFE1B)은 제1 방향(DR1)을 따라 연장될 수 있으며, 제1 중심 전극(RFE1A)을 기준으로 제1 방향(DR1)에 위치할 수 있다. 즉, 제1 연결 전극(RFE1B)이 형성되는 위치는 제1 주변 전극(RFE1C)의 개방된 영역의 반대측일 수 있다. 다만, 제1 연결 전극(RFE1B)의 위치 및 형상이 이에 한정되는 것은 아니다. 예컨대, 제1 연결 전극(RFE1B)은 제1 중심 전극(RFE1A)과 제1 주변 전극(RFE1C)의 사이에서 제2 방향(DR2)을 따라 연장되어 배치될 수 있다. 또한, 제1 연결 전극(RFE1B)은 직선의 형상이 아닌 곡선의 형상 또는 지그재그 형상을 가질 수도 있다.
제2 전극(RFE2_1)은 제2 중심 전극(RFE2A), 제2 주변 전극(RFE2C), 및 제2 중심 전극(RFE2A)과 제2 주변 전극(RFE2C)을 서로 연결하는 제2 연결 전극(RFE2B)을 포함할 수 있다.
제2 중심 전극(RFE2A)은 대체적으로 고리 형상을 가지며 제1 중심 전극(RFE1A)의 적어도 일부를 둘러싸도록 배치될 수 있다. 제2 중심 전극(RFE2A)은 제1 연결 전극(RFE1B)과 평면상 중첩되지 않으며, 제1 연결 전극(RFE1B)이 배치된 위치에서 개방된 영역을 가질 수 있다. 즉, 제2 중심 전극(RFE2A)은 평면상 일 측이 개방된 고리 형상을 가질 수 있다.
제2 주변 전극(RFE2C)은 제1 주변 전극(RFE2C)을 둘러싸도록 배치될 수 있다. 즉, 제2 주변 전극(RFE2C)은 제1 중심 전극(RFE1A) 및 제2 중심 전극(RFE2A)을 둘러싸도록 배치될 수 있다.
제2 연결 전극(RFE2B)은 제2 중심 전극(RFE2A)과 제2 주변 전극(RFE2C)을 서로 연결하는 전극일 수 있다. 제2 연결 전극(RFE2B)은 제1 주변 전극(RFE1C)의 개방된 영역에 위치할 수 있다. 즉, 제2 연결 전극(RFE2B)은 제1 주변 전극(RFE1C)과 평면상 서로 이격될 수 있다. 제2 연결 전극(RFE2B)은 제1 연결 전극(RFE1B)과 마찬가지로 제1 방향(DR1)을 따라 연장되어 배치될 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 제2 연결 전극(RFE2B)은 제1 주변 전극(RFE1C)의 개방된 영역의 위치에 대응하여 해당 영역에 형성될 수 있다. 제2 연결 전극(RFE2B)은 다양한 형상을 가질 수 있으며, 직선의 형상이 아닌 곡선의 형상 또는 지그재그 형상을 가질 수도 있다.
제1 전극(RFE1_1) 및 제2 전극(RFE2_1) 사이에는 발광 소자(LD)들이 배치될 수 있다. 구체적으로, 발광 소자(LD)들은 제1 중심 전극(RFE1A)과 제2 중심 전극(RFE2A)의 사이, 제2 중심 전극(RFE2A)과 제1 주변 전극(RFE1C)의 사이, 및 제1 주변 전극(RFE1C)과 제2 주변 전극(RFE2C)의 사이에 배치될 수 있다. 또한, 일부 발광 소자(LD)들은 제1 연결 전극(RFE1B)과 제2 중심 전극(RFE2A)의 사이 및 제2 연결 전극(RFE2B)과 제1 주변 전극(RFE1C)의 사이에도 배치될 수 있다.
발광 소자(LD)들은 제1 전극(RFE1_1) 및 제2 전극(RFE2_1)의 형상에 따라, 제1 중심 전극(RFE1A)을 중심으로 방사형으로 배치될 수 있다. 각 발광 소자(LD)들의 간격은 서로 상이할 수 있으나, 이에 한정되는 것은 아니다.
제1 전극(RFE1_1) 및 제2 전극(RFE2_1)의 사이에 배치된 발광 소자(LD)들은 제1 전극(RFE1_1) 및 제2 전극(RFE2_1)을 통해 제공되는 구동 전류에 대응하여 소정의 휘도로 발광할 수 있다.
제1 전극(RFE1_1), 제2 전극(RFE2_1), 및 발광 소자(LD)들의 상부에는 제3 전극(CTE1_1) 및 제4 전극(CTE2_1)이 배치될 수 있다. 제3 전극(CTE1_1) 및 제4 전극(CTE2_1)은 제1 전극(RFE1_1) 및 제2 전극(RFE2_1)과 중첩하도록 배치되며, 이들과 유사한 형상을 가질 수 있다. 제3 전극(CTE1_1) 및 제4 전극(CTE2_1)은 평면상 서로 이격되어 형성될 수 있다.
예를 들어, 제3 전극(CTE1_1)은 제3 중심 전극(CTE1A), 제3 연결 전극(CTE1B). 및 제3 주변 전극(CTE1C)을 포함하고, 제4 전극(CTE2_1)은 제4 중심 전극(CTE2A), 제4 연결 전극(CTE2B), 및 제4 주변 전극(CTE2C)을 포함할 수 있다.
제3 전극(CTE1_1)의 제3 중심 전극(CTE1A), 제3 연결 전극(CTE1B). 및 제3 주변 전극(CTE1C)은 각각 제1 전극(RFE1_1)의 제1 중심 전극(RFE1A), 제1 주변 전극(RFE1C), 및 제1 연결 전극(RFE1B)과 중첩하여 배치되며, 유사한 형상을 가질 수 있다. 또한, 제4 전극(CTE2_1)의 제4 중심 전극(CTE2A), 제4 연결 전극(CTE2B). 및 제4 주변 전극(CTE2C)은 각각 제2 전극(RFE2_1)의 제2 중심 전극(RFE2A), 제2 주변 전극(RFE2C), 및 제2 연결 전극(RFE2B)과 중첩하여 배치되며, 유사한 형상을 가질 수 있다.
제3 전극(CTE1_1)은 발광 소자(LD)의 제1 단부(EP1) 및 제1 전극(RFE1_1)과 접촉하고, 제4 전극(CTE2_1)은 발광 소자(LD)의 제2 단부(EP2) 및 제2 전극(RFE2_1)과 접촉하여, 제1 전극(RFE1_1) 및 제2 전극(RFE2_1)으로부터 제공된 구동 전류를 발광 소자(LD)에 전달할 수 있다.
한편, 제1 단위 화소(UPX1_1)는 제1 전극(RFE1_1)과 화소 회로층(PCL) 사이에 배치된 제1 뱅크(BNK1_1) 및 제2 전극(RFE2_1)과 화소 회로층(PCL) 사이에 배치된 제2 뱅크(BNK2_1)를 더 포함할 수 있다.
제1 뱅크(BNK1_1) 및 제2 뱅크(BNK2_1)는 서로 이격되어 배치될 수 있다. 제1 뱅크(BNK1_1)와 제2 뱅크(BNK2_1)는 발광 소자(LD)의 길이 이상으로 이격되어 발광 소자(LD)들이 배치될 공간을 마련할 수 있다. 제1 뱅크(BNK1_1) 및 제2 뱅크(BNK2_1)는 제1 전극(RFE1_1) 및 제2 전극(RFE2_1)에 의해 커버될 수 있고, 평면상 형상이 서로 유사할 수 있다.
다만, 제1 뱅크(BNK1_1) 및 제2 뱅크(BNK2_1)의 형상은 상술한 바에 한정되는 것은 아니다. 예를 들어, 도 20에 도시된 제1 단위 화소(UPX1_1a)와 같이, 제2 주변 전극(RFE2C)과 중첩하여 형성된 제2 뱅크(BNK2_1a)는 외측으로 더 연장되어 형성될 수 있다. 이에 따라, 제2 뱅크(BNK2_1a)의 적어도 일부는 격벽(PW)과 중첩할 수 있다. 앞서 도 14 및 도 15를 통해 설명한 바와 같이, 제2 뱅크(BNK2_1a)가 격벽(PW)과 중첩하여 형성될 경우, 표시 장치의 제조 공정에서 발광 소자(LD)가 잘못 배치되는 불량을 방지할 수 있고, 표시 장치의 표시 품질 및 휘도가 향상될 수 있다.
상술한 실시예에 따르면, 표시 장치의 화소(PXLb)는 복수의 단위 화소들(UPX1_1, UPX2_1, UPX3_1)을 포함하고, 각 단위 화소들(UPX1_1, UPX2_1, UPX3_1)은 제1 전극(RFE1_1) 및 제2 전극(RFE2_1)을 포함할 수 있다. 여기서 제1 전극(RFE1_1)은 제1 중심 전극(RFE1A), 제1 주변 전극(RFE1C), 및 제1 연결 전극(RFE1B)을 포함할 수 있고, 제2 전극(RFE2_1)은 제2 중심 전극(RFE2A), 제2 주변 전극(RFE2C), 및 제2 연결 전극(RFE2B)을 포함할 수 있다. 제2 중심 전극(RFE2A)이 제1 중심 전극(RFE1A)의 적어도 일부를 둘러싸고, 제1 주변 전극(RFE1C)이 제2 중심 전극(RFE2A)의 적어도 일부를 둘러싸며, 제2 주변 전극(RFE2C)이 제1 주변 전극(RFE1C)의 적어도 일부를 둘러쌀 수 있다. 이러한 구조를 통해, 제1 전극(RFE1_1) 및 제2 전극(RFE2_1) 사이에 발광 소자(LD)들이 유효하게 배치될 수 있는 공간의 면적이 증가할 수 있고, 각 단위 화소들에 배치되는 발광 소자(LD)의 수도 증가할 수 있다. 이에 따라, 표시 장치의 표시 휘도가 개선될 수 있다.
또한, 제1 전극(RFE1_1) 및 제2 전극(RFE2_1) 사이에 배치된 발광 소자(LD)들은 제1 중심 전극(RFE1A)을 기준으로 방사형으로 배치될 수 있다. 즉, 발광 소자(LD)들이 특정 방향으로 편중되게 배치(또는 정렬)되지 않을 수 있다. 따라서, 발광 소자(LD)들 각각에서 방출된 광은 특정 방향으로 집중되지 않을 수 있다. 이로 인해, 화소(PXLb)에서 방출되는 광의 양(또는 세기)은 인접한 화소에서 방출되는 광의 양(또는 세기)과 유사하거나 실질적으로 동일해질 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치는 전(全) 영역에 걸쳐 균일한 출광 분포를 가질 수 있다.
도 21은 또 다른 실시예에 따른 화소의 평면도이다. 도 22는 또 다른 실시예에 따른 단위 화소의 평면도로서, 도 21의 Q3 영역을 확대한 평면도이다. 도 23은 도 22의 C1-C1' 선을 따라 자른 단면도이다. 도 24는 도 22의 C2-C2' 선을 따라 자른 단면도이다. 도 25는 또 다른 실시예에 따른 단위 화소의 단면도로서, 도 22의 C1-C1' 선에 대응하는 단면도이다.
도 21 내지 도 25를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치는 기판(SUB) 및 기판(SUB) 상에 제공되는 화소(PXLc)를 포함할 수 있다.
화소(PXLc)는 복수의 단위 화소들(UPX1_2, UPX2_2, UPX3_2, UPX4_2)을 포함할 수 있다. 예를 들어, 복수의 단위 화소들(UPX1_2, UPX2_2, UPX3_2, UPX4_2)은 제1 단위 화소(UPX1_2), 제2 단위 화소(UPX2_2), 제3 단위 화소(UPX3_2), 및 제4 단위 화소(UPX4_2)를 포함할 수 있다. 화소(PXLb)가 포함하는 단위 화소들(UPX1_2, UPX2_2, UPX3_2, UPX4_2)의 구조는 서로 동일하거나 유사할 수 있으므로, 이하에서는 제1 단위 화소(UPX1_2)의 구조를 중심으로 설명하되, 제2 내지 제4 단위 화소들(UPX2_2, UPX3_2, UPX4_2)에도 그 설명이 동일하게 적용될 수 있다.
제1 단위 화소(UPX1_2)는 기판(SUB) 상에 배치된 화소 회로층(PCL) 및 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다.
표시 소자층(DPL)은 제1 및 제2 전극(RFE1_2, RFE2_2), 발광 소자(LD)들, 및 제3 및 제4 전극(CTE1_2, CTE2_2)을 포함할 수 있다.
제1 전극(RFE1_2) 및 제2 전극(RFE2_2)은 평면상 서로 이격되어 배치될 수 있다. 또한, 제1 전극(RFE1_2) 및 제2 전극(RFE2_2)은 중심점(CP)으로부터 멀어지면서 시계 방향 또는 반시계 방향으로 회전(또는, 연장)하는 나선 형상을 가질 수 있다. 제1 전극(RFE1_2) 및 제2 전극(RFE2_2)은 서로 동일한 방향으로 회전할 수 있다.
구체적으로, 제1 전극(RFE1_2)은 제1 나선 전극(RFE1_2A) 및 제1 연결 전극(RFE1_2B)을 포함할 수 있다.
제1 나선 전극(RFE1_2A)은 중심점(CP)으로부터 멀어지면서 반시계 방향으로 회전하는 나선 형상을 가질 수 있다.
제1 연결 전극(RFE1_2B)은 제1 나선 전극(RFE1_2A)과 제1 연결 배선(CNL1)을 서로 연결하는 전극이며, 제1 방향(DR1)을 따라 연장되는 직선 형상의 전극일 수 있다.
제1 연결 배선(CNL1)은 컨택홀(CTH_2)을 통해 화소 회로층(PCL)에 위치하는 제2 브릿지 배선(BRE2) 및 제1 트랜지스터(M1)와 연결될 수 있다. 제1 연결 배선(CNL1)은 제1 트랜지스터(M1)로부터 구동 전류를 제공받을 수 있고, 제공된 구동 전류를 각 단위 화소들(UPX1_2, UPX2_2, UPX3_2)의 제1 전극(RFE1_2)들에 제공할 수 있다. 즉, 각 단위 화소들(UPX1_2, UPX2_2, UPX3_2)의 제1 전극(RFE1_2)들은 제1 연결 배선(CNL1)을 통해 서로 연결될 수 있고, 동일한 구동 전류가 공급될 수 있다.
제2 전극(RFE2_2)은 제2 나선 전극(RFE2_2A) 및 제2 연결 전극(RFE2_2B)을 포함할 수 있다.
제2 나선 전극(RFE2_2A)은 제1 나선 전극(RFE1_2A)과 마찬가지로 중심점(CP)으로부터 멀어지면서 반시계 방향으로 회전하는 나선 형상을 가질 수 있다. 이 경우에도 제2 나선 전극(RFE2_2A)은 제1 나선 전극(RFE1_2A)과 서로 이격될 수 있고, 제1 나선 전극(RFE1_2A) 및 제2 나선 전극(RFE2_2A)은 서로 맞물려 회전하는 나선 형상을 가질 수 있다. 예컨대, 제2 나선 전극(RFE2_2A)은 중심점(CP)을 기준으로하는 제1 나선 전극(RFE1_2A)의 점대칭 형상일 수 있으나, 이에 한정되지 않는다.
제2 연결 전극(RFE2_2B)은 제2 나선 전극(RFE2_2A) 및 제2 연결 배선(CNL2)을 서로 연결하는 전극일 수 있다. 제2 연결 배선(CNL2)은 제2 방향(DR2)을 따라 연장되어 화소(PXLc)의 외부에 형성된 컨택홀 또는 별도의 연결 부재를 통해 제2 구동 전원(도 3a의 VSS)의 전압을 제공받을 수 있다. 다만, 이에 한정되는 것은 아니고, 화소(PXLc)의 내부에 형성된 컨택홀 또는 연결 부재를 통해 전압을 제공받을 수도 있다.
절연층(INSL_2)은 제1 전극(RFE1_2) 및 제2 전극(RFE2_2) 상에 배치될 수 있다. 절연층(INSL_2)에는 제1 전극(RFE1_2) 및 제2 전극(RFE2_2)의 적어도 일부를 노출하는 개구부들(도 10의 OP1, OP2)이 형성될 수 있다. 절연층(INSL_2)의 개구부들도 제1 전극(RFE1_2) 및 제2 전극(RFE2_2)의 개구부 형상에 대응하여 나선 형상으로 형성될 수 있다.
절연층(INSL_2) 상에는 발광 소자(LD)들이 배치될 수 있다. 발광 소자(LD)들은 제1 전극(RFE1_2) 및 제2 전극(RFE2_2)의 사이에 형성될 수 있으며, 제1 전극(RFE1_2) 및 제2 전극(RFE2_2)의 나선 형상에 대응하여 이와 유사한 형상으로 형성될 수 있다. 발광 소자(LD)들은 중심점(CP)을 기준으로 대략 방사형으로 배치될 수 있으나, 이에 한정되는 것은 아니다.
발광 소자(LD)들 상에는 고정층(INSA_2)이 배치될 수 있다. 고정층(INSA_2)도 제1 전극(RFE1_2) 및 제2 전극(RFE2_2)의 사이의 나선 형상에 대응하는 형상으로 형성될 수 있다. 고정층(INSA_2)은 발광 소자(LD)들이 배치된 영역을 따라 배치되어 제1 전극(RFE1_2) 및 제2 전극(RFE2_2) 상에 발광 소자(LD)들이 안정적으로 배치될 수 있도록 고정할 수 있다.
제1 전극(RFE1_2), 제2 전극(RFE2_2), 및 발광 소자(LD)들의 상부에는 제3 전극(CTE1_2) 및 제4 전극(CTE2_2)이 배치될 수 있다. 제3 전극(CTE1_2) 및 제4 전극(CTE2_2)은 제1 전극(RFE1_2) 및 제2 전극(RFE2_2)과 중첩하도록 배치되며, 이들과 유사한 형상을 가질 수 있다. 즉, 제3 전극(CTE1_2) 및 제4 전극(CTE2_2)도 반시계 방향으로 회전하는 나선 형상을 가질 수 있다. 또한, 제3 전극(CTE1_2) 및 제4 전극(CTE2_2)은 평면상 서로 이격되어 형성될 수 있다.
제3 전극(CTE1_2)은 발광 소자(LD)의 제1 단부(EP1) 및 제1 전극(RFE1_2)과 접촉하고, 제4 전극(CTE2_2)은 발광 소자(LD)의 제2 단부(EP2) 및 제2 전극(RFE2_2)과 접촉하여, 제1 전극(RFE1_2) 및 제2 전극(RFE2_2)으로부터 제공된 구동 전류를 발광 소자(LD)에 전달할 수 있다.
한편, 제1 단위 화소(UPX1_2)는 제1 전극(RFE1_2)과 화소 회로층(PCL) 사이에 배치된 제1 뱅크(BNK1_2) 및 제2 전극(RFE2_2)과 화소 회로층(PCL) 사이에 배치된 제2 뱅크(BNK2_2)를 더 포함할 수 있다.
제1 뱅크(BNK1_2) 및 제2 뱅크(BNK2_2)는 서로 이격되어 배치될 수 있다. 제1 뱅크(BNK1_2)와 제2 뱅크(BNK2_2)는 발광 소자(LD)의 길이 이상으로 이격되어 발광 소자(LD)들이 배치될 공간을 마련할 수 있다. 제1 뱅크(BNK1_2) 및 제2 뱅크(BNK2_2)는 제1 전극(RFE1_2) 및 제2 전극(RFE2_2)에 의해 커버될 수 있고, 평면상 형상이 제1 전극(RFE1_2) 및 제2 전극(RFE2_2)과 서로 유사할 수 있다.
다만, 제1 뱅크(BNK1_2) 및 제2 뱅크(BNK2_2)의 형상은 상술한 바에 한정되는 것은 아니다. 예를 들어, 도 25에 도시된 제1 단위 화소(UPX1_2a)와 같이, 적어도 일부의 제1 뱅크(BNK1_2) 및 제2 뱅크(BNK2_2)는 외측으로 더 연장되어 형성될 수 있다. 여기서 뱅크가 연장되는 영역은 제1 뱅크(BNK1_2)와 제2 뱅크(BNK2_2) 사이에 발광 소자(LD)들이 배치되지 않는 영역일 수 있다. 즉, 제1 단위 화소(UPX1_2a)의 외곽에 위치하는 제1 뱅크(BNK1_2) 및 제2 뱅크(BNK2_2)가 외측으로 연장될 수 있다.
예를 들어, 도 24에 있어서, 제1 뱅크(BNK1_2)의 폭(WBNK)은 제1 전극(RFE1_2)의 폭(WRFE) 보다 좁을 수 있다. 이와 달리, 도 25에 있어서, 제1 뱅크(BNK1_2)는 외측(또는, 제5 방향(DR5)의 반대 방향)으로 연장될 수 있다. 제1 전극(RFE1_2a) 및 절연층(INSL_2a)은 연장된 제1 뱅크(BNK1_2)의 적어도 일부를 덮을 수 있다. 즉, 제1 뱅크(BNK1_2)의 폭(WBNKa)은 제1 전극(RFE1_2)의 폭(WRFE) 보다 좁을 수 있다.
제1 뱅크(BNK1_2) 및 제2 뱅크(BNK2_2)가 외측으로 연장되어 형성될 경우, 표시 장치의 제조 공정에서 발광 소자(LD)가 잘못 배치되는 불량을 방지할 수 있고, 표시 장치의 표시 품질 및 휘도가 향상될 수 있다.
한편, 도 21 및 도 22에 도시된 바와 같이, 서로 인접한 단위 화소들의 전극들의 회전 방향이 서로 상이할 수 있다. 예를 들어, 제1 단위 화소(UPX1_2)의 제1 전극(RFE1_2) 및 제2 전극(RFE2_2)은 중심점(CP)으로부터 멀어지면서 반시계 방향으로 회전하는 나선 형상을 가질 수 있다. 이와 달리, 제1 단위 화소(UPX1_2)와 인접한 제2 단위 화소(UPX2_2)의 제1 전극(RFE1_2) 및 제2 전극(RFE2_2)은 중심점(CP)으로부터 멀어지면서 시계 방향으로 회전하는 나선 형상을 가질 수 있다.
제1 단위 화소(UPX1_2)의 제1 및 제2 전극들(RFE1_2, RFE2_2)은 제2 단위 화소(UPX2_2)의 제1 및 제2 전극들(RFE1_2, RFE2_2)과 대칭선(SML)을 기준으로 선 대칭될 수 있고, 이에 따라, 제1 단위 화소(UPX1_2)의 제2 전극(RFE2_2)과 제2 단위 화소(UPX2_2)의 제2 전극(RFE2_2)은 서로 마주할 수 있다.
예를 들어, 제1 단위 화소(UPX1_2)의 제1 및 제2 전극들(RFE1_2, RFE2_2)과 제2 단위 화소(UPX2_2)의 제1 및 제2 전극들(RFE1_2, RFE2_2)이 서로 동일한 방향으로 회전하는 경우, 서로 다른 전극들이 마주할 수 있다. 예컨대, 제1 단위 화소(UPX1_2)의 제2 전극(RFE2_2)과 제2 단위 화소(UPX2_2)의 제1 전극(RFE1_2)이 서로 마주할 수 있다.
발광 소자(LD)들의 정렬(또는, 배치) 과정에서, 서로 다른 전극들에 인가되는 정렬 전압의 극성은 서로 상이할 수 있다. 일부 발광 소자(LD)들은 제1 단위 화소(UPX1_2)의 제2 전극(RFE2_2)과 제2 단위 화소(UPX2_2)의 제1 전극(RFE1_2) 사이에 형성된 전기장에 의해, 제1 단위 화소(UPX1_2)와 제2 단위 화소(UPX2_2) 사이에 배치될 수 있다. 이 경우, 제1 단위 화소(UPX1_2)와 제2 단위 화소(UPX2_2) 사이에 배치된 발광 소자(LD)는 정상적으로 구동 전류를 공급받을 수 없으므로 발광할 수 없다. 이러한 발광 소자(LD)들이 더 많이 발생할수록 표시 장치의 표시 품질 및 표시 휘도는 악화될 수 있다.
이에, 본 실시예에서는 단위 화소들(UPX1_2, UPX2_2, UPX3_2, UPX4_2) 간에 서로 동일한 전극이 마주하도록 인접한 단위 화소들의 전극들의 회전 방향을 서로 상이하게 하여 발광 소자(LD)들의 정렬 과정(또는, 배치 과정)에서 발광 소자(LD)가 잘못 정렬(또는, 배치)되는 불량을 방지할 수 있다. 이에 따라 표시 장치의 표시 품질 및 휘도가 향상될 수 있다.
상술한 실시예에 따르면, 표시 장치의 화소(PXLc)는 복수의 단위 화소들(UPX1_2, UPX2_2, UPX3_2, UPX4_2)을 포함하고, 각 단위 화소들(UPX1_2, UPX2_2, UPX3_2, UPX4_2)은 제1 전극(RFE1_2) 및 제2 전극(RFE2_2)을 포함할 수 있다. 여기서 제1 전극(RFE1_2) 및 제2 전극(RFE2_2)은 중심점(CP)으로부터 멀어지면서 시계 방향 또는 반시계 방향으로 회전(또는, 연장)하는 나선 형상을 가질 수 있다. 제1 전극(RFE1_2)과 제2 전극(RFE2_2)이 서로 맞물려 회전하는 구조를 통해, 제1 전극(RFE1_2) 및 제2 전극(RFE2_2)의 사이에 발광 소자(LD)들이 유효하게 배치될 수 있는 공간의 면적이 증가할 수 있고, 각 단위 화소들에 배치되는 발광 소자(LD)의 수도 증가할 수 있다. 이에 따라, 표시 장치의 표시 휘도가 개선될 수 있다.
또한, 제1 전극(RFE1_2) 및 제2 전극(RFE2_2) 사이에 배치된 발광 소자(LD)들은 중심점(CP)을 기준으로 방사형으로 배치될 수 있다. 즉, 발광 소자(LD)들이 특정 방향으로 편중되게 배치(또는 정렬)되지 않을 수 있다. 따라서, 발광 소자(LD)들 각각에서 방출된 광은 특정 방향으로 집중되지 않을 수 있다. 이로 인해, 화소(PXLc)에서 방출되는 광의 양(또는 세기)은 인접한 화소에서 방출되는 광의 양(또는 세기)과 유사하거나 실질적으로 동일해질 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치는 전(全) 영역에 걸쳐 균일한 출광 분포를 가질 수 있다.
발광 소자(LD)들이 특정 방향으로 편중되게 배치(또는 정렬)되지 않을 수 있다. 따라서, 발광 소자(LD)들 각각에서 방출된 광은 특정 방향으로 집중되지 않을 수 있다. 이로 인해, 각각의 단위 화소들(UPX1, UPX2, UPX3)에서 방출되는 광의 양(또는 세기)은 인접한 화소에서 방출되는 광의 양(또는 세기)과 유사하거나 실질적으로 동일해질 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치는 전(全) 영역에 걸쳐 균일한 출광 분포를 가질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (25)

  1. 기판; 및
    상기 기판 상에 배치된 복수의 단위 화소들을 포함하되,
    상기 단위 화소들 각각은,
    제1 전극;
    상기 제1 전극에 이격되어 상기 제1 전극의 주변을 둘러싸는 제2 전극;
    상기 제1 전극 및 상기 제2 전극 사이에 배치되고, 제1 단부와 제2 단부를 포함하는 발광 소자들;
    상기 제1 전극 및 상기 발광 소자들의 상기 제1 단부와 중첩하며, 상기 제1 전극 및 상기 발광 소자들의 상기 제1 단부에 접촉하는 제3 전극;
    상기 제2 전극 및 상기 발광 소자들의 상기 제2 단부와 중첩하며, 상기 제2 전극 및 상기 발광 소자들의 상기 제2 단부에 접촉하는 제4 전극을 포함하되,
    상기 발광 소자들은 상기 제1 전극을 중심으로 방사형으로 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전극은,
    평면상 원형으로 형성되는 제1 중심 전극;
    상기 제1 중심 전극의 적어도 일부를 둘러싸는 제1 주변 전극; 및
    상기 제1 중심 전극과 상기 제1 주변 전극을 서로 연결하는 제1 연결 전극을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 전극은,
    상기 제1 중심 전극의 적어도 일부를 둘러싸는 제2 중심 전극;
    상기 제2 중심 전극의 적어도 일부를 둘러싸는 제2 주변 전극; 및
    상기 제2 중심 전극과 상기 제2 주변 전극을 서로 연결하는 제2 연결 전극을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 중심 전극은 평면상 적어도 일 측이 개방된 고리 형상으로 형성되는 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 주변 전극은 상기 제2 중심 전극의 적어도 일부를 둘러싸고, 평면상 적어도 일 측이 개방된 고리 형상으로 형성되는 표시 장치.
  6. 제3 항에 있어서,
    상기 제2 주변 전극은 상기 제1 주변 전극의 외측에 배치되는 표시 장치.
  7. 제3 항에 있어서,
    상기 발광 소자들은 상기 제1 중심 전극과 상기 제2 중심 전극의 사이, 상기 제2 중심 전극과 상기 제1 주변 전극의 사이, 및 상기 제1 주변 전극과 상기 제2 주변 전극 사이 중 적어도 하나에 배치되는 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 상에 배치되는 절연층을 더 포함하되,
    상기 절연층은 상기 제1 전극의 적어도 일부를 노출하는 제1 개구부 및 상기 제2 전극의 적어도 일부를 노출하는 제2 개구부를 포함하고,
    상기 제3 전극은 상기 제1 개구부를 통해 상기 제1 전극과 접촉하며,
    상기 제4 전극은 상기 제2 개구부를 통해 상기 제2 전극과 접촉하는 표시 장치.
  9. 제8 항에 있어서,
    상기 절연층 및 상기 발광 소자들 상에 배치되는 고정층을 더 포함하되,
    상기 고정층은 상기 발광 소자들 각각의 외주면의 적어도 일부에 접촉되고, 상기 제1 단부 및 상기 제2 단부를 노출하는 표시 장치.
  10. 제9 항에 있어서,
    상기 고정층은 유기 물질을 포함하고, 상기 고정층의 적어도 일부는 상기 발광 소자들 및 상기 절연층 사이에 배치되는 표시 장치.
  11. 제9 항에 있어서,
    상기 고정층은 무기 물질을 포함하고, 상기 발광 소자들과 상기 절연층 사이에 적어도 일부의 공극이 형성되는 표시 장치.
  12. 제8 항에 있어서,
    상기 단위 화소들 각각은,
    상기 기판 및 상기 제1 전극 사이에 배치된 제1 뱅크; 및
    상기 기판 및 상기 제2 전극 사이에 배치된 제2 뱅크를 더 포함하되,
    상기 발광 소자들은 상기 제1 뱅크 및 상기 제2 뱅크 사이에 배치되는 표시 장치.
  13. 제12 항에 있어서,
    상기 단위 화소들의 적어도 일부를 둘러싸고, 상기 절연층 상에 배치되는 격벽을 더 포함하되,
    상기 제2 뱅크의 적어도 일부는 상기 격벽과 중첩하는 표시 장치.
  14. 제1 항에 있어서,
    상기 제4 전극은 상기 제3 전극과 이격되고, 상기 제3 전극의 주변을 둘러싸도록 배치되는 표시 장치.
  15. 제14 항에 있어서,
    상기 제3 전극 및 상기 제4 전극 사이에 배치되는 절연 패턴을 더 포함하되,
    상기 절연 패턴은 상기 제3 및 제4 전극들 중 하나 상에 배치되고,
    상기 제3 및 제4 전극들 중 다른 하나는 상기 절연 패턴 상에 배치되는 표시 장치.
  16. 제1 항에 있어서,
    상기 기판 및 상기 단위 화소들 사이에 배치되고, 상기 발광 소자들과 전기적으로 연결된 구동 트랜지스터를 포함하되,
    상기 구동 트랜지스터는,
    상기 기판 상에 배치되는 반도체 패턴;
    상기 반도체 패턴 상에 배치되는 게이트 전극; 및
    상기 게이트 전극 상에 배치되는 제1 트랜지스터 전극 및 제2 트랜지스터 전극을 포함하고,
    상기 반도체 패턴은 상기 제1 트랜지스터 전극과 접촉하는 제1 영역, 상기 제1 영역에 이격되고 상기 제2 트랜지스터 전극과 접촉하는 제2 영역, 및 상기 제1 영역 및 상기 제2 영역 사이에 위치하는 채널 영역을 포함하되,
    상기 제1 트랜지스터 전극은 상기 제1 트랜지스터 전극과 상이한 층에 배치된 제1 브릿지 배선과 전기적으로 연결되고,
    상기 제1 브릿지 배선은 상기 제1 전극 및 상기 제2 전극 중 하나와 전기적으로 연결되는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 브릿지 배선은 상기 제1 전극과 중첩하는 컨택홀을 통해 상기 제1 전극과 접촉하는 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 트랜지스터 전극은 상기 제1 트랜지스터 전극과 동일한 층에 배치된 제2 브릿지 배선과 전기적으로 연결되고,
    상기 제2 브릿지 배선은 상기 제1 전극과 전기적으로 연결되며,
    상기 제1 브릿지 배선은 상기 제2 전극과 전기적으로 연결되는 표시 장치.
  19. 기판; 및
    상기 기판 상에 배치된 복수의 단위 화소들을 포함하되,
    상기 단위 화소들 각각은,
    평면상 중심점으로부터 멀어지면서 시계 방향 또는 반시계 방향으로 회전하는 나선 형상을 갖는 제1 전극;
    평면상 상기 중심점으로부터 멀어지면서 상기 제1 전극과 동일한 방향으로 회전하는 나선 형상을 갖고, 상기 제1 전극과 이격되는 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 발광 소자들을 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 단위 화소들은 제1 단위 화소 및 상기 제1 단위 화소에 인접하는 제2 단위 화소를 포함하고,
    상기 제1 단위 화소의 상기 제1 전극 및 상기 제2 전극의 회전 방향은,
    상기 제2 단위 화소의 상기 제1 전극 및 상기 제2 전극의 회전 방향과 서로 상이한 표시 장치.
  21. 제19 항에 있어서,
    상기 발광 소자들은 상기 중심점을 중심으로 방사형으로 배치되는 표시 장치.
  22. 제19 항에 있어서,
    상기 발광 소자들은 제1 단부 및 제2 단부를 포함하되,
    상기 단위 화소들 각각은,
    상기 발광 소자들의 상기 제1 단부 및 상기 제1 전극과 중첩하며, 상기 제1 전극 및 상기 발광 소자들의 상기 제1 단부에 접촉하는 제3 전극; 및
    상기 발광 소자들의 상기 제2 단부 및 상기 제2 전극과 중첩하며, 상기 제2 전극 및 상기 발광 소자들의 상기 제2 단부에 접촉하고, 상기 제3 전극과 이격되는 제4 전극을 더 포함하는 표시 장치.
  23. 제22 항에 있어서,
    상기 제3 및 제4 전극들은 평면상 상기 중심점으로부터 멀어지면서 상기 제1 및 제2 전극들과 동일한 방향으로 회전하는 나선 형상을 갖는 표시 장치.
  24. 제19 항에 있어서,
    상기 단위 화소들 각각은,
    상기 기판 및 상기 제1 전극 사이에 배치된 제1 뱅크; 및
    상기 기판 및 상기 제2 전극 사이에 배치된 제2 뱅크를 더 포함하되,
    상기 발광 소자들은 상기 제1 뱅크 및 상기 제2 뱅크 사이에 배치되는 표시 장치.
  25. 제24 항에 있어서,
    상기 제1 및 제2 뱅크들은 평면상 상기 중심점으로부터 멀어지면서 상기 제1 및 제2 전극들과 동일한 방향으로 회전하는 나선 형상을 갖는 표시 장치.
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