KR20220094808A - 표시 장치 - Google Patents

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윤두현
엄혜선
김형수
김문수
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엘지디스플레이 주식회사
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Abstract

본 발명은 이물 발생에 의하여 암점화되는 발광 영역의 면적을 최소화시킬 수 있다. 본 발명의 일 실시예에 따른 표시 장치는 복수의 서브 화소들에 의하여 화상을 표시하는 표시 영역이 구비된 기판, 기판 상에서 복수의 서브 화소들 각각에 구비된 복수의 제1 전극들, 기판과 복수의 제1 전극들 사이에 구비되고 복수의 제1 전극들 각각에 연결된 복수의 구동 트랜지스터들, 복수의 제1 전극들 상에 구비된 발광층, 및 발광층 상에 구비된 제2 전극을 포함한다. 복수의 제1 전극들 각각은 서로 이격 배치된 복수의 분할 전극들, 구동 트랜지스터와 컨택홀을 통해 연결된 트랜지스터 컨택부, 및 복수의 분할 전극들 각각과 트랜지스터 컨택부를 연결하는 복수의 연결 전극들을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시장치는 제1 전극, 발광층 및 제2 전극이 순차적으로 적층되고, 제1 전극 및 제2 전극에 전압이 인가되면 발광층에서 발광이 이루어질 수 있다. 이러한 표시장치는 제조 과정에서 제1 전극 상에 이물이 발생할 수 있고, 이러한 경우, 이물이 발생한 영역에서 제1 전극과 제2 전극 간에 쇼트가 발생할 수 있다. 이로 인하여, 표시장치는 이물이 발생한 서브 화소 전체가 암점화가 되어 발광하지 못하는 문제가 있다.
한편, 최근에는 사용자가 표시 장치를 투과해 반대편에 위치한 사물 또는 이미지를 볼 수 있는 투명 표시 장치에 대한 연구가 활발히 진행되고 있다.
투명 표시 장치는 화상이 표시되는 표시 영역과 비표시 영역을 포함하며, 표시 영역은 외부 광을 투과시킬 수 있는 투과 영역과 비투과 영역을 포함할 수 있다. 투명 표시 장치는 투과 영역을 통해서 표시 영역에서 높은 광 투과율을 가질 수 있다.
투명 표시 장치는 투과 영역이 구비됨에 따라 일반 표시 장치와 비교하여 발광 영역의 면적이 작다. 이에 따라, 투명 표시 장치는 이물에 의하여 서브 화소 전체가 암점화되면, 일반 표시 장치 보다 휘도 저하가 크게 나타날 수 있다.
본 발명은 암점화되는 발광 영역의 면적을 최소화시킬 수 있는 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 서브 화소들에 의하여 화상을 표시하는 표시 영역이 구비된 기판, 기판 상에서 복수의 서브 화소들 각각에 구비된 복수의 제1 전극들, 기판과 복수의 제1 전극들 사이에 구비되고 복수의 제1 전극들 각각에 연결된 복수의 구동 트랜지스터들, 복수의 제1 전극들 상에 구비된 발광층, 및 발광층 상에 구비된 제2 전극을 포함한다. 복수의 제1 전극들 각각은 서로 이격 배치된 복수의 분할 전극들, 구동 트랜지스터와 컨택홀을 통해 연결된 트랜지스터 컨택부, 및 복수의 분할 전극들 각각과 트랜지스터 컨택부를 연결하는 복수의 연결 전극들을 포함한다.
본 발명의 다른 실시예에 따른 표시 장치는 투과 영역들 및 투과 영역들 사이에 배치된 비투과 영역이 구비된 기판, 기판 상에서 비투과 영역에 구비된 구동 트랜지스터, 구동 트랜지스터 상에 구비되고 복수의 분할 전극들 및 복수의 분할 전극들 각각을 구동 트랜지스터에 연결하는 복수의 연결 전극들을 포함하는 제1 전극, 제1 전극 상에 구비된 발광층, 및 발광층 상에 구비된 제2 전극을 포함한다. 복수의 분할 전극들 및 복수의 연결 전극들은 제1 전극층 및 제1 전극층 상에 구비된 제2 전극층으로 이루어지고, 복수의 연결 전극들은 적어도 일부에 제1 전극층 및 제2 전극층 중 하나만 구비된 고저항 영역을 포함한다.
본 발명은 복수의 분할 전극들과 트랜지스터 컨택부를 연결하는 연결 전극에 고저항 영역을 구비함으로써, 복수의 분할 전극들 중 일부에 이물 발생시 해당 분할 전극과 연결된 연결 전극이 줄 히팅(Joule Heating)에 의하여 단절될 수 있도록 한다. 이에 따라, 본 발명은 이물 발생시 암점화되는 발광 영역의 면적을 최소화시킬 수 있다.
또한, 본 발명은 복수의 연결 전극들이 트랜지스터 컨택부 주변에 배치되고, 복수의 연결 전극들 및 트랜지스터 컨택부 상에 뱅크가 구비될 수 있다. 본 발명은 뱅크가 구비된 트랜지스터 컨택부 주변에서 복수의 연결 전극들 중 어느 하나가 줄 히팅(Joule Heating)에 의하여 단절되므로, 줄 히팅에 의한 유기 발광층 및 제2 전극의 손상을 최소화시킬 수 있다.
또한, 본 발명은 복수의 연결 전극들이 투과 영역으로 돌출되지 않고 복수의 분할 전극들 사이에 배치됨으로써, 투과 영역의 광 투과율 저하없이 구현될 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 보여주는 평면도이다.
도 3은 표시 패널에 구비된 화소의 일 예를 개략적으로 보여주는 도면이다.
도 4는 도 3에 도시된 화소에 구비된 제1 전극의 일 예를 보여주는 도면이다.
도 5는 도 4의 A영역을 확대한 확대도이다.
도 6은 도 5의 I-I'의 일 예를 보여주는 단면도이다.
도 7은 도 6에서 복수의 분할 전극들 중 하나에 이물이 발생한 예를 설명하기 위한 도면이다.
도 8은 도 3에 도시된 제1 전극의 변형된 예들을 보여주는 도면이다.
도 9는 도 3에 도시된 화소에 구비된 제1 전극의 다른 예를 보여주는 도면이다.
도 10은 도 9의 B영역을 확대한 확대도이다.
도 11은 도 10의 II-II'의 일 예를 보여주는 단면도이다.
도 12는 도 11에서 복수의 분할 전극들 중 하나에 이물이 발생한 예를 설명하기 위한 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
'적어도 하나'의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ''제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나''의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 발명에 따른 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
이하에서, X축은 스캔 라인과 나란한 방향을 나타내고, Y축은 데이터 라인과 나란한 방향을 나타내며, Z축은 표시 장치(100)의 높이 방향을 나타낸다.
본 발명의 일 실시예에 따른 표시 장치(100)는 유기 발광 표시 장치(Organic Light Emitting Display)로 구현된 것을 중심으로 설명하였으나, 액정 표시 장치(Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 퀀텀닷 발광표시장치 (QLED: Quantum dot Light Emitting Display) 또는 전기 영동 표시 장치(Electrophoresis display)로도 구현될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 표시 패널(110), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(210), 연성필름(220), 회로보드(230), 및 타이밍 제어부(240)를 포함한다.
표시 패널(110)은 서로 마주보는 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)은 플라스틱 필름(plastic film), 유리 기판(glass substrate), 또는 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름일 수 있다. 이러한 제1 기판(111)과 제2 기판(112)은 투명한 재료로 이루어질 수 있다.
스캔 구동부는 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 스캔 구동부는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 부착될 수도 있다.
소스 드라이브 IC(210)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on panel) 방식으로 연성필름(220)에 실장될 수 있다.
표시 패널(110)의 비표시 영역에는 전원 패드들, 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(220)에는 패드들과 소스 드라이브 IC(210)를 연결하는 배선들, 패드들과 회로보드(230)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(220)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(220)의 배선들이 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 보여주는 평면도이고, 도 3은 표시 패널에 구비된 화소의 일 예를 개략적으로 보여주는 도면이고, 도 4는 도 3에 도시된 화소에 구비된 제1 전극의 일 예를 보여주는 도면이다. 도 5는 도 4의 A영역을 확대한 확대도이고, 도 6은 도 5의 I-I'의 일 예를 보여주는 단면도이다. 도 7은 도 6에서 복수의 분할 전극들 중 하나에 이물이 발생한 예를 설명하기 위한 도면이고, 도 8은 도 3에 도시된 제1 전극의 변형된 예들을 보여주는 도면이다.
이하에서는 표시 패널(110)이 투과 영역(TA)이 구비된 투명 표시 패널로 구현된 것을 중심으로 설명하였으나, 반드시 이에 한정되는 것은 아니다. 표시 패널(110)은 투과 영역(TA)이 구비되지 않은 일반적인 표시 패널로도 구현될 수 있다.
도 2 내지 도 8을 참조하면, 제1 기판(111)은 화소(P)들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다.
비표시 영역(NDA)은 패드(PAD)들이 배치된 패드 영역(PA) 및 적어도 하나의 스캔 구동부(205)가 구비될 수 있다.
스캔 구동부(205)는 스캔 라인들에 접속되어 스캔 신호들을 공급한다. 이러한 스캔 구동부(205)는 게이트 드라이브 인 패널(GATE driver in panel, GIP) 방식으로 표시 영역(DA)의 일측 또는 양측에 배치될 수 있다. 일 예로, 도 2에 도시된 바와 같이 스캔 구동부(205)는 표시 영역(DA)의 양측에 배치될 수 있으나, 반드시 이에 한정되지는 않는다. 스캔 구동부(205)는 표시 영역(DA)의 일측에만 배치될 수도 있다.
표시 영역(DA)은 도 3에 도시된 바와 같이 투과 영역(TA)과 비투과 영역(NTA)을 포함한다. 투과 영역(TA)은 외부로부터 입사되는 빛의 대부분을 통과시키는 영역이고, 비투과 영역(NTA)은 외부로부터 입사되는 빛의 대부분을 투과시키기 않는 영역이다. 일 예로, 투과 영역(TA)은 광 투과율이 α%, 예컨대, 90% 보다 큰 영역이고, 비투과 영역(NTA)은 광 투과율이 β%, 예컨대, 50% 보다 작은 영역일 수 있다. 이때, α 는 β 보다 큰 값이다. 표시 패널(110)은 투과 영역(TA)들로 인해 표시 패널(110)의 배면(背面)에 위치한 사물 또는 배경을 볼 수 있다.
비투과 영역(NTA)에는 복수의 화소(P)들 및 복수의 화소(P)들 각각에 신호를 공급하기 위한 복수의 제1 신호 라인들(SL1) 및 복수의 제2 신호 라인들(SL2)이 구비될 수 있다.
복수의 제1 신호 라인들(SL1)은 제1 방향(X축 방향)으로 연장될 수 있다. 복수의 제1 신호 라인들(SL1)은 복수의 제2 신호 라인들(SL2)과 교차될 수 있다. 복수의 제1 신호 라인들(SL1) 각각은 적어도 하나의 스캔 라인을 포함할 수 있다.
이하에서는 제1 신호 라인(SL1)이 복수의 라인을 포함하는 경우, 하나의 제1 신호 라인(SL1)은 복수의 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다. 예컨대, 하나의 제1 신호 라인(SL1)은 2개의 스캔 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다.
복수의 제2 신호 라인들(SL2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 제2 신호 라인들(SL2) 각각은 적어도 하나의 데이터 라인, 레퍼런스 라인, 화소 전원 라인 및 공통 전원 라인 중 적어도 하나를 포함할 수 있다.
이하에서는 제2 신호 라인(SL2)이 복수의 라인을 포함하는 경우, 하나의 제2 신호 라인(SL2)은 복수의 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다. 예컨대, 하나의 제2 신호 라인(SL2)은 2개의 데이터 라인, 레퍼런스 라인, 화소 전원 라인 및 공통 전원 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다.
인접한 제1 신호 라인들(SL1) 사이에는 투과 영역(TA)이 배치될 수 있다. 또한, 인접한 제2 신호 라인들(SL2) 사이에는 투과 영역(TA)이 배치될 수 있다. 결과적으로, 투과 영역(TA)은 2개의 제1 신호 라인들(SL1) 및 2개의 제2 신호 라인들(SL2)에 의하여 둘러싸일 수 있다.
화소(P)들 각각은 제1 신호 라인(SL1) 또는 제2 신호 라인(SL2)과 중첩되도록 구비되어, 소정의 광을 방출하여 화상을 표시한다. 발광 영역(EA)은 화소(P)에서 광을 발광하는 영역에 해당할 수 있다.
화소(P)들 각각은 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4) 중 적어도 하나를 포함할 수 있다. 제1 서브 화소(SP1)는 적색 광을 방출하는 제1 발광 영역(EA1)을 포함하고, 제2 서브 화소(SP2)는 녹색 광을 방출하는 제2 발광 영역(EA2)을 포함하고, 제3 서브 화소(SP3)는 청색 광을 방출하는 제3 발광 영역(EA3)을 포함하고, 제4 서브 화소(SP4)는 백색 광을 방출하는 제4 발광 영역(EA4)을 포함하도록 구비될 수 있지만, 반드시 그에 한정되는 것은 아니다. 화소(P)들 각각은 적색, 녹색, 청색 및 백색 이외의 색의 광으로 발광하는 서브 화소를 포함할 수도 있다. 또한, 각각의 서브 화소(SP1, SP2, SP3, SP4)의 배열 순서는 다양하게 변경될 수 있다.
이하에서는 설명의 편의를 위하여, 제1 서브 화소(SP1)가 적색 광을 방출하는 적색 서브 화소이고, 제2 서브 화소(SP2)가 녹색 광을 방출하는 녹색 서브 화소이며, 제3 서브 화소(SP3)가 청색 광을 방출하는 청색 서브 화소이며, 제4 서브 화소(SP4)가 백색 광을 방출하는 백색 서브 화소인 것으로 설명하도록 한다.
복수의 화소(P)들 각각은 투과 영역(TA)들 사이에 배치된 비투과 영역(NTA)에 구비될 수 있다. 그리고, 복수의 화소(P)들은 비투과 영역(NTA)에서 제2 방향(Y축 방향)으로 인접하게 배치될 수 있다. 일 예로, 복수의 화소(P)들은 비투과 영역(NTA)에서 제1 신호 라인(SL1)을 사이에 두고 2개의 화소(P)들이 인접하게 배치될 수 있다.
복수의 화소(P)들 각각은 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함할 수 있으며, 일 실시예에 따라, 제4 서브 화소(SP4)를 더 포함할 수도 있다. 복수의 화소(P)들 각각은 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)이 격자 구조로 배치될 수 있다. 일 예로, 복수의 화소(P)들 각각은 가운데 영역을 중심으로 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)이 배치될 수 있다. 여기서, 상기 가운데 영역은 각 화소(P)의 가운데를 포함하고 소정의 면적을 가지는 영역을 나타낼 수 있다.
구체적으로, 제1 및 제2 서브 화소(SP1, SP2)는 화소(P)의 가운데 영역을 중심으로 제1 방향(X축 방향)으로 인접하게 배치되고, 제3 및 제4 서브 화소(SP3, SP4)는 화소(P)의 가운데 영역을 중심으로 제1 방향(X축 방향)으로 인접하게 배치될 수 있다. 그리고, 제1 및 제2 서브 화소(SP1, SP2) 중 하나는 제3 및 제4 서브 화소(SP3, SP4) 중 하나와 제2 방향(Y축 방향)으로 인접하게 배치될 수 있다.
상술한 바와 같이 배치된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4) 각각에는 커패시터, 박막 트랜지스터 등을 포함하는 회로 소자, 회로 소자에 신호를 공급하는 복수의 신호 라인들 및 발광 소자가 구비될 수 있다. 박막 트랜지스터는 스위칭 트랜지스터, 센싱 트랜지스터 및 구동 트랜지스터(TR)를 포함할 수 있다.
표시 패널(110)은 투과 영역(TA)을 제외한 비투과 영역(NTA)에 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)는 물론 복수의 신호 라인들을 모두 배치해야 한다. 이에, 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)은 제1 신호 라인(SL1) 및 제2 신호 라인(SL2) 중 적어도 하나와 중첩될 수 있다.
제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)는 제2 신호 라인(SL2)에 중첩되나, 제1 신호 라인(SL1)에는 중첩되지 않는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4) 중 일부는 제1 신호 라인(SL1)에도 적어도 일부가 중첩될 수도 있다.
복수의 신호 라인들은 앞서 살펴본 바와 같이 제1 방향(X축 방향)으로 연장된 제1 신호 라인(SL1) 및 제2 방향(Y축 방향)으로 연장된 제2 신호 라인(SL2)을 포함할 수 있다.
제1 신호 라인(SL1)은 스캔 라인을 포함할 수 있다. 스캔 라인은 화소(P)의 서브 화소(SP1, SP2, SP3, SP4)들에 스캔 신호를 공급할 수 있다.
제2 신호 라인(SL2)은 적어도 하나의 데이터 라인, 레퍼런스 라인, 화소 전원 라인 및 공통 전원 라인 중 적어도 하나를 포함할 수 있다.
레퍼런스 라인은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4) 각각의 구동 트랜지스터(TR)에 기준 전압(또는 초기화 전압, 센싱 전압)을 공급할 수 있다.
적어도 하나의 데이터 라인 각각은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4) 중 적어도 하나에 데이터 전압을 공급할 수 있다. 일 예로, 제1 데이터 라인은 제1 및 제3 서브 화소(SP1, SP3) 각각의 구동 트랜지스터(TR)에 제1 데이터 전압을 공급하고, 제2 데이터 라인은 제2 및 제4 서브 화소(SP2, SP4) 각각의 구동 트랜지스터(TR)에 제2 데이터 전압을 공급할 수 있다.
화소 전원 라인은 서브 화소들(SP1, SP2, SP3, SP4) 각각의 제1 전극(120)에 제1 전원을 공급할 수 있다. 공통 전원 라인은 서브 화소들(SP1, SP2, SP3, SP4) 각각의 제2 전극(140)에 제2 전원을 공급할 수 있다.
스위칭 트랜지스터는 스캔 라인에 공급되는 스캔 신호에 따라 스위칭되어 데이터 라인으로부터 공급되는 데이터 전압을 구동 트랜지스터(TR)에 공급하는 역할을 한다.
센싱 트랜지스터는 화질 저하의 원인이 되는 구동 트랜지스터(TR)의 문턱 전압 편차를 센싱하는 역할을 한다.
구동 트랜지스터(TR)는 스위칭 박막 트랜지스터로부터 공급되는 데이터 전압에 따라 스위칭되어 화소 전원 라인에서 공급되는 전원으로부터 데이터 전류를 생성하여 서브 화소의 제1 전극(120)에 공급하는 역할을 한다. 구동 트랜지스터(TR)는 서브 화소(SP1, SP2, SP3, SP4) 별로 구비되며, 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
커패시터는 구동 트랜지스터(TR)에 공급되는 데이터 전압을 한 프레임 동안 유지시키는 역할을 한다. 커패시터는 제1 커패시터 전극과 제2 커패시터 전극을 포함할 수 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 커패시터는 3개의 커패시터 전극을 포함할 수도 있다.
구체적으로, 제1 기판(111) 상에는 액티브층(ACT)이 구비될 수 있다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.
액티브층(ACT)과 제1 기판(111) 사이에는 액티브층(ACT)으로 입사되는 외부광을 차단하기 위한 차광층(LS)이 구비될 수 있다. 차광층(LS)은 전도성을 가지는 물질로 이루어질 수 있으며, 예컨대, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 이러한 경우, 차광층(LS)과 액티브층(ACT) 사이에는 버퍼막(BF)이 구비될 수 있다.
액티브층(ACT) 상에는 게이트 절연막(GI)이 구비될 수 있다. 게이트 절연막(GI)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(GI) 상에는 게이트 전극(GE)이 구비될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(GE) 상에는 층간 절연막(ILD)이 구비될 수 있다. 층간 절연막(ILD)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막(ILD) 상에는 소스 전극(SE) 및 드레인 전극(DE)이 구비될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 게이트 절연막(GI)과 층간 절연막들(ILD)을 관통하는 콘택홀을 통해 액티브층(ACT)에 접속될 수 있다.
소스 전극(SE) 및 드레인 전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
한편, 복수의 신호 라인들, 예컨대, 스캔 라인, 데이터 라인, 레퍼런스 라인, 화소 전원 라인 및 공통 전원 라인 각각은 차광층(LS), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 층에 배치될 수 있다.
소스 전극(SE) 및 드레인 전극(DE) 상에는 구동 트랜지스터(TR)을 보호하기 위한 패시베이션막(PAS)이 구비될 수 있다. 패시베이션막(PAS) 상에는 구동 트랜지스터(TR)로 인한 단차를 평탄하게 하기 위한 평탄화막(PLN)이 구비될 수 있다.
평탄화막(PLN) 상에는 제1 전극(120), 발광층(130), 제2 전극(140)으로 이루어진 발광소자들과 뱅크(BK)가 구비된다.
제1 전극(120)은 평탄화막(PLN) 상에서 서브 화소(SP1, SP2, SP3, SP4) 별로 구비될 수 있다. 구체적으로, 제1 서브 화소(SP1)에 하나의 제1 전극(120)이 형성되고, 제2 서브 화소(SP2)에 다른 하나의 제1 전극(120)이 형성되고, 제3 서브 화소(SP3)에 또 다른 제1 전극(120)이 형성되며, 제4 서브 화소(SP4)에 또 다른 제1 전극(120)이 형성될 수 있다. 그리고, 제1 전극(120)은 투과 영역(TA)에는 구비되지 않는다.
복수의 서브 화소(SP1, SP2, SP3, SP4)들 각각에 구비된 제1 전극(120)은 복수의 분할 전극(121, 122, 123, 124)들, 트랜지스터 컨택부(TCT) 및 복수의 연결 전극(CE1, CE2, CE3, CE4)들을 포함할 수 있다.
그리고, 복수의 분할 전극(121, 122, 123, 124)들, 트랜지스터 컨택부(TCT) 및 복수의 연결 전극(CE1, CE2, CE3, CE4)들은 도 6에 도시된 바와 같이 제1 전극층(120a) 및 제1 전극층(120a) 상에 구비된 제2 전극층(120b)으로 이루어질 수 있다.
제1 전극층(120a)은 제1 물질로 이루어질 수 있다. 제1 물질은 반사율이 높은 금속 물질을 포함할 수 있다. 일 예로, 제1 물질은 몰리브덴(Mo), 몰리브덴- 티타늄(MoTi)의 합금 또는 구리(Cu)일 수 있으며, 반드시 이에 한정되지는 않는다. 제1 물질은 후술한 제2 물질 보다 반사율이 높고 저항이 작은 물질일 수 있다. 또는 제1 물질은 제2 물질 보다 녹는점이 높은 물질일 수 있다.
제2 전극층(120b)은 제2 물질로 이루어질 수 있다. 제2 물질은 투명한 물질을 포함할 수 있다. 일 예로, 제2 물질은 ITO일 수 있으며, 반드시 이에 한정되지는 않는다. 제2 물질은 제1 물질 보다 저항이 높은 물질일 수 있다. 또는 제2 물질은 녹는점이 소정의 온도 이상이고 제1 물질 보다 낮은 물질일 수 있다.
복수의 분할 전극(121, 122, 123, 124)들은 둘 이상을 포함할 수 있으며, 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)으로 서로 이격 배치될 수 있다. 일 예로, 제1 전극(120)은 도 4 및 도 5에 도시된 바와 같이 트랜지스터 컨택부(TCT)를 중심으로 배치된 4개의 분할 전극(121, 122, 123, 124)들을 포함할 수 있으나, 반드시 이에 한정되지는 않는다. 제1 전극(120)은 도 8a 및 도 8b에 도시된 바와 같이 2개의 분할 전극(121, 122)들을 포함할 수도 있다. 또한, 제1 전극(120)은 도 8a에 도시된 바와 같이 2개의 분할 전극(121, 122)들이 트랜지스터 컨택부(TCT)를 중심으로 배치되거나, 도 8b에 도시된 바와 같이 2개의 분할 전극(121, 122)들의 외곽에 트랜지스터 컨택부(TCT)가 배치될 수 있다.
하나의 제1 전극(120)에 포함된 분할 전극의 개수가 적을수록 개구율이 증가할 수 있으나, 이물에 의하여 암점화되는 영역의 면적이 증가하여 수율이 감소할 수 있다. 반면, 하나의 제1 전극(120)에 포함된 분할 전극의 개수가 많을수록 개구율이 감소할 수 있으나, 이물에 의하여 암점화되는 영역의 면적이 감소하여 수율이 증가할 수 있다.
도 4에 도시된 바와 같이 하나의 제1 전극(120)에 포함된 분할 전극의 개수가 4개인 경우는 도 8a 및 도 8b에 도시된 제1 전극(120)과 비교하여 개구율이 감소하나, 이물에 의하여 암점화되는 영역의 면적을 감소시킬 수 있다. 이로 인하여, 수율을 향상시킬 수 있다. 한편, 도 8a 및 도 8b에 도시된 바와 같이 하나의 제1 전극(120)에 포함된 분할 전극의 개수가 2개인 경우는 도 4에 도시된 제1 전극(120)과 비교하여 수율이 떨어지나, 개구율을 향상시킬 수 있다.
이하에서는 설명의 편의를 위하여 분할 전극이 제1 분할 전극(121), 제2 분할 전극(122), 제3 분할 전극(123) 및 제4 분할 전극(124)을 포함하는 것으로 설명하도록 한다.
트랜지스터 컨택부(TCT)는 제1 내지 제4 분할 전극(121, 122, 123, 124)들 사이에서 제1 내지 제4 분할 전극(121, 122, 123, 124)들과 이격 배치될 수 있다. 그리고, 트랜지스터 컨택부(TCT)는 평탄화막(PLN) 및 패시베이션막(PAS)을 관통하는 컨택홀(ACH)을 통해 구동 트랜지스터(TR)과 연결될 수 있다.
구체적으로, 트랜지스터 컨택부(TCT)의 제1 전극층(120a)은 제1 내지 제4 분할 전극(121, 122, 123, 124)들의 제1 전극층(120a)과 동일한 층에서 이격 배치될 수 있다. 트랜지스터 컨택부(TCT)의 제1 전극층(120a)은 도 6에 도시된 바와 같이 컨택홀(ACH)을 통해 구동 트랜지스터(TR)의 소스 전극(SE) 또는 드레인 전극(DE)에 접속될 수 있다.
트랜지스터 컨택부(TCT)의 제2 전극층(120b)은 제1 내지 제4 분할 전극(121, 122, 123, 124)들의 제2 전극층(120b)과 동일한 층에 구비되고, 연결 전극(CE)을 통해 제1 내지 제4 분할 전극(121, 122, 123, 124)들의 제2 전극층(120b)과 연결될 수 있다.
이러한 트랜지스터 컨택부(TCT)는 컨택홀(ACH)을 덮는 다각 형상을 가질 수 있다. 일 예로, 트랜지스터 컨택부(TCT)는 사각 형상을 가질 수 있으나, 반드시 이에 한정되지는 않는다. 트랜지스터 컨택부(TCT)는 삼각형, 육각형 등 다양한 형상을 가질 수 있다.
트랜지스터 컨택부(TCT)는 복수의 측들을 포함하며, 복수의 측들 중 적어도 둘 이상에 연결 전극(CE)이 연결될 수 있다. 일 예로, 트랜지스터 컨택부(TCT)는 사각 형상을 가지고, 4개의 측들을 포함할 수 있다. 트랜지스터 컨택부(TCT)는 4개의 연결 전극(CE)들이 4개의 측들 각각에 연결될 수 있다.
연결 전극(CE)은 제1 내지 제4 분할 전극(121, 122, 123, 124)들 각각과 트랜지스터 컨택부(TCT)를 연결할 수 있다. 연결 전극(CE)은 복수개를 포함할 수 있으며, 복수의 연결 전극(CE)들이 제1 내지 제4 분할 전극(121, 122, 123, 124)들과 일대일로 대응될 수 있다. 즉, 제1 내지 제4 분할 전극(121, 122, 123, 124)들 각각은 하나의 연결 전극(CE)과 대응될 수 있다.
구체적으로, 제1 연결 전극(CE1)은 제1 분할 전극(121)과 트랜지스터 컨택부(TCT)를 연결할 수 있다. 이때, 제1 연결 전극(CE1)은 제1 분할 전극(121)과 트랜지스터 컨택부(TCT) 사이에 배치될 수 있다. 제1 연결 전극(CE1)은 일단이 제1 분할 전극(121)과 연결되고, 타단이 트랜지스터 컨택부(TCT)와 연결될 수 있다.
제1 연결 전극(CE1)은 제1 전극층(120a) 및 제2 전극층(120b)이 구비될 수 있으나, 적어도 일부에 제1 전극층(120a) 및 제2 전극층(120b) 중 하나만 구비된 고저항 영역(HRA)을 포함할 수 있다. 일 예로, 제1 연결 전극(CE1)은 적어도 일부에 제1 전극층(120a) 및 제2 전극층(120b) 중 제2 전극층(120b)만 구비된 고저항 영역(HRA)을 포함할 수 있다. 제1 연결 전극(CE1)의 제1 전극층(120a)은 일단에서 제1 분할 전극(121)의 제1 전극층(120a)과 연결되고, 타단에서 트랜지스터 컨택부(TCT)의 제1 전극층(120a)과 연결될 수 있다. 그러나, 제1 연결 전극(CE1)의 제1 전극층(120a)은 제1 분할 전극(121)과 트랜지스터 컨택부(TCT) 사이에 개구 영역(OA)이 구비될 수 있다. 이에, 제1 연결 전극(CE1)의 제1 전극층(120a)은 제1 분할 전극(121)의 제1 전극층(120a)과 트랜지스터 컨택부(TCT)의 제1 전극층(120a)을 연결시키지 않을 수 있다.
한편, 제1 연결 전극(CE1)의 제2 전극층(120b)은 제1 분할 전극(121)의 제2 전극층(120b)으로부터 돌출되어 트랜지스터 컨택부(TCT)의 제2 전극층(120b)까지 연장될 수 있다. 이에, 제1 연결 전극(CE1)의 제2 전극층(120b)은 제1 분할 전극(121)의 제2 전극층(120b)과 트랜지스터 컨택부(TCT)의 제2 전극층(120b)을 연결시킬 수 있다.
결과적으로, 제1 분할 전극(121)은 제1 연결 전극(CE1)의 제2 전극층(120b)을 통해 트랜지스터 컨택부(TCT)와 연결될 수 있다.
한편, 도 4 및 도 5에서는 제1 연결 전극(CE1)이 제1 전극층(120a) 및 제2 전극층(120b)을 구비하는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 제1 연결 전극(CE1)은 제2 전극층(120b)만 구비될 수도 있다. 이러한 경우, 제1 연결 전극(CE1)은 전체 영역이 고저항 영역(HRA)이 될 수 있다.
제2 연결 전극(CE2)은 제2 분할 전극(122)과 트랜지스터 컨택부(TCT)를 연결할 수 있다. 이때, 제2 연결 전극(CE2)은 제2 분할 전극(122)과 트랜지스터 컨택부(TCT) 사이에 배치될 수 있다. 제2 연결 전극(CE2)은 일단이 제2 분할 전극(122)과 연결되고, 타단이 트랜지스터 컨택부(TCT)와 연결될 수 있다.
제2 연결 전극(CE2)은 제1 전극층(120a) 및 제2 전극층(120b)이 구비될 수 있으나, 적어도 일부에 제1 전극층(120a) 및 제2 전극층(120b) 중 하나만 구비된 고저항 영역(HRA)을 포함할 수 있다. 일 예로, 제2 연결 전극(CE2)은 적어도 일부에 제1 전극층(120a) 및 제2 전극층(120b) 중 제2 전극층(120b)만 구비된 고저항 영역(HRA)을 포함할 수 있다. 제2 연결 전극(CE2)의 제1 전극층(120a)은 일단에서 제2 분할 전극(122)의 제1 전극층(120a)과 연결되고, 타단에서 트랜지스터 컨택부(TCT)의 제1 전극층(120a)과 연결될 수 있다. 그러나, 제2 연결 전극(CE2)의 제1 전극층(120a)은 제2 분할 전극(122)과 트랜지스터 컨택부(TCT) 사이에 개구 영역(OA)이 구비될 수 있다. 이에, 제2 연결 전극(CE2)의 제1 전극층(120a)은 제2 분할 전극(122)의 제1 전극층(120a)과 트랜지스터 컨택부(TCT)의 제1 전극층(120a)을 연결시키지 않을 수 있다.
한편, 제2 연결 전극(CE2)의 제2 전극층(120b)은 제2 분할 전극(122)의 제2 전극층(120b)으로부터 돌출되어 트랜지스터 컨택부(TCT)의 제2 전극층(120b)까지 연장될 수 있다. 이에, 제2 연결 전극(CE2)의 제2 전극층(120b)은 제2 분할 전극(122)의 제2 전극층(120b)과 트랜지스터 컨택부(TCT)의 제2 전극층(120b)을 연결시킬 수 있다.
결과적으로, 제2 분할 전극(122)은 제2 연결 전극(CE2)의 제2 전극층(120b)을 통해 트랜지스터 컨택부(TCT)와 연결될 수 있다.
한편, 도 4 및 도 5에서는 제2 연결 전극(CE2)이 제1 전극층(120a) 및 제2 전극층(120b)을 구비하는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 제2 연결 전극(CE2)은 제2 전극층(120b)만 구비될 수도 있다. 이러한 경우, 제2 연결 전극(CE2)은 전체 영역이 고저항 영역(HRA)이 될 수 있다.
제3 연결 전극(CE3)은 제3 분할 전극(123)과 트랜지스터 컨택부(TCT)를 연결할 수 있다. 이때, 제3 연결 전극(CE3)은 제3 분할 전극(123)과 트랜지스터 컨택부(TCT) 사이에 배치될 수 있다. 제3 연결 전극(CE3)은 일단이 제3 분할 전극(123)과 연결되고, 타단이 트랜지스터 컨택부(TCT)와 연결될 수 있다.
제3 연결 전극(CE3)은 제1 전극층(120a) 및 제2 전극층(120b)이 구비될 수 있으나, 적어도 일부에 제1 전극층(120a) 및 제2 전극층(120b) 중 하나만 구비된 고저항 영역(HRA)을 포함할 수 있다. 일 예로, 제3 연결 전극(CE3)은 적어도 일부에 제1 전극층(120a) 및 제2 전극층(120b) 중 제2 전극층(120b)만 구비된 고저항 영역(HRA)을 포함할 수 있다. 제3 연결 전극(CE3)의 제1 전극층(120a)은 일단에서 제3 분할 전극(123)의 제1 전극층(120a)과 연결되고, 타단에서 트랜지스터 컨택부(TCT)의 제1 전극층(120a)과 연결될 수 있다. 그러나, 제3 연결 전극(CE3)의 제1 전극층(120a)은 제3 분할 전극(123)과 트랜지스터 컨택부(TCT) 사이에 개구 영역(OA)이 구비될 수 있다. 이에, 제3 연결 전극(CE3)의 제1 전극층(120a)은 제3 분할 전극(123)의 제1 전극층(120a)과 트랜지스터 컨택부(TCT)의 제1 전극층(120a)을 연결시키지 않을 수 있다.
한편, 제3 연결 전극(CE3)의 제2 전극층(120b)은 제3 분할 전극(123)의 제2 전극층(120b)으로부터 돌출되어 트랜지스터 컨택부(TCT)의 제2 전극층(120b)까지 연장될 수 있다. 이에, 제3 연결 전극(CE3)의 제2 전극층(120b)은 제3 분할 전극(123)의 제2 전극층(120b)과 트랜지스터 컨택부(TCT)의 제2 전극층(120b)을 연결시킬 수 있다.
결과적으로, 제3 분할 전극(123)은 제3 연결 전극(CE3)의 제2 전극층(120b)을 통해 트랜지스터 컨택부(TCT)와 연결될 수 있다.
한편, 도 4 및 도 5에서는 제3 연결 전극(CE3)이 제1 전극층(120a) 및 제2 전극층(120b)을 구비하는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 제3 연결 전극(CE3)은 제2 전극층(120b)만 구비될 수도 있다. 이러한 경우, 제3 연결 전극(CE3)은 전체 영역이 고저항 영역(HRA)이 될 수 있다.
제4 연결 전극(CE4)은 제4 분할 전극(124)과 트랜지스터 컨택부(TCT)를 연결할 수 있다. 이때, 제4 연결 전극(CE4)은 제4 분할 전극(124)과 트랜지스터 컨택부(TCT) 사이에 배치될 수 있다. 제4 연결 전극(CE4)은 일단이 제4 분할 전극(124)과 연결되고, 타단이 트랜지스터 컨택부(TCT)와 연결될 수 있다.
제4 연결 전극(CE4)은 제1 전극층(120a) 및 제2 전극층(120b)이 구비될 수 있으나, 적어도 일부에 제1 전극층(120a) 및 제2 전극층(120b) 중 하나만 구비된 고저항 영역(HRA)을 포함할 수 있다. 일 예로, 제4 연결 전극(CE4)은 적어도 일부에 제1 전극층(120a) 및 제2 전극층(120b) 중 제2 전극층(120b)만 구비된 고저항 영역(HRA)을 포함할 수 있다. 제4 연결 전극(CE4)의 제1 전극층(120a)은 일단에서 제4 분할 전극(124)의 제1 전극층(120a)과 연결되고, 타단에서 트랜지스터 컨택부(TCT)의 제1 전극층(120a)과 연결될 수 있다. 그러나, 제4 연결 전극(CE4)의 제1 전극층(120a)은 제4 분할 전극(124)과 트랜지스터 컨택부(TCT) 사이에 개구 영역(OA)이 구비될 수 있다. 이에, 제4 연결 전극(CE4)의 제1 전극층(120a)은 제4 분할 전극(124)의 제1 전극층(120a)과 트랜지스터 컨택부(TCT)의 제1 전극층(120a)을 연결시키지 않을 수 있다.
한편, 제4 연결 전극(CE4)의 제2 전극층(120b)은 제4 분할 전극(124)의 제2 전극층(120b)으로부터 돌출되어 트랜지스터 컨택부(TCT)의 제2 전극층(120b)까지 연장될 수 있다. 이에, 제4 연결 전극(CE4)의 제2 전극층(120b)은 제4 분할 전극(124)의 제2 전극층(120b)과 트랜지스터 컨택부(TCT)의 제2 전극층(120b)을 연결시킬 수 있다.
결과적으로, 제4 분할 전극(124)은 제4 연결 전극(CE4)의 제2 전극층(120b)을 통해 트랜지스터 컨택부(TCT)와 연결될 수 있다.
한편, 도 4 및 도 5에서는 제4 연결 전극(CE4)이 제1 전극층(120a) 및 제2 전극층(120b)을 구비하는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 제4 연결 전극(CE4)은 제2 전극층(120b)만 구비될 수도 있다. 이러한 경우, 제4 연결 전극(CE4)은 전체 영역이 고저항 영역(HRA)이 될 수 있다.
본 발명의 일 실시예에 따른 표시 패널(110)은 연결 전극(CE1, CE2, CE3, CE4)들 각각에 고저항 영역(HRA)이 형성되는 것을 특징으로 한다.
연결 전극(CE1, CE2, CE3, CE4)은 분할 전극(121, 122, 123, 124)과 접하는 측의 폭이 분할 전극(121, 122, 123, 124)의 폭 보다 작게 형성될 수 있다. 연결 전극(CE1, CE2, CE3, CE4)은 분할 전극(121, 122, 123, 124) 보다 얇게 형성됨으로써, 연결 전극(CE1, CE2, CE3, CE4)의 저항이 분할 전극(121, 122, 123, 124)들에서의 저항 보다 클 수 있다.
또한, 연결 전극(CE1, CE2, CE3, CE4)은 제2 전극층(120b)의 폭(W1)이 제1 전극층(120a)의 폭(W2) 보다 작게 형성될 수 있다. 연결 전극(CE1, CE2, CE3, CE4)은 제2 전극층(120b)의 폭(W1)이 얇게 형성됨으로써, 고저항 영역(HRA)에서의 저항을 보다 증가시킬 수 있다. 이때, 고저항 영역(HRA)에서의 제2 전극층(120b)의 폭(W1)은 제2 전극층(120b)을 구성하는 물질의 저항, 두께 및 길이 등에 따라 달라질 수 있다.
한편, 본 발명에서는 연결 전극(CE1, CE2, CE3, CE4)이 제1 전극층(120a) 및 제2 전극층(120b)의 폭을 동일하게 형성하는 것을 배제하는 것은 아니다. 연결 전극(CE1, CE2, CE3, CE4)은 제2 전극층(120b)의 폭(W1)을 제1 전극층(120a)의 폭(W2)과 동일하게 형성할 수도 있다.
연결 전극(CE1, CE2, CE3, CE4)은 제1 전극층(120a) 및 제2 전극층(120b) 중 하나, 예컨대, 제2 전극층(120b)만 구비되어 고저항을 유도하는 고저항 영역(HRA)을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 패널(110)은 도 7에 도시된 바와 같이 복수의 분할 전극(121, 122, 123, 124)들 중 어느 하나에 이물(P)이 발생할 수 있다. 분할 전극(121, 122, 123, 124)들 중 어느 하나, 예컨대, 제4 분할 전극(124)에 이물(P)이 발생하면, 이물(P)이 발생한 분할 전극(124)은 제2 전극(140)과 합선(short)이 발생할 수 있다. 이에 따라, 이물(P)이 발생한 분할 전극(124) 상에 구비된 유기 발광층(130)에서 광이 발광하지 않게 된다.
본 발명의 일 실시예에 따른 표시 패널(110)은 이물(P)이 발생한 분할 전극(124)과 이물(P)이 발생하지 않은 분할 전극(121, 122, 123)들 간의 연결을 끊어줌으로써, 이물(P)이 발생하지 않은 분할 전극(121, 122, 123)들 상에 구비된 유기 발광층(130)에서 광이 발광할 수 있도록 할 수 있다.
본 발명의 일 실시예에 따른 표시 패널(110)은 줄 히팅(Joule heating)에 의하여 연결 전극(CE1, CE2, CE3, CE4)이 단절될 수 있도록, 연결 전극(CE1, CE2, CE3, CE4)에 고저항 영역(HRA)을 형성할 수 있다.
이물(P)이 발생한 분할 전극(124)이 제2 전극(140)과 합선(short)이 발생하는 경우, 전류가 제2 전극(140)과 합선이 발생한 분할 전극(124)으로 집중될 수 있다. 이에 따라, 이물(P)이 발생한 분할 전극(124)과 연결된 연결 전극(CE4)에도 전류가 집중될 수 있다.
연결 전극(CE1, CE2, CE3, CE4)은 분할 전극(121, 122, 123, 124) 보다 얇은 폭을 가지므로, 분할 전극(121, 122, 123, 124) 보다 높은 저항을 가질 수 있다. 이에 따라, 이물(P)이 발생한 분할 전극(124)과 연결된 연결 전극(CE4)은 분할 전극(124) 보다 높은 열이 발생할 수 있다.
더 나아가, 연결 전극(CE1, CE2, CE3, CE4)은 앞서 설명한 바와 같이 제2 물질로 이루어지고 매우 얇은 폭(W1)을 가진 제2 전극층(120b)만이 구비된 고저항 영역(HRA)을 포함할 수 있다. 이물(P)이 발생한 분할 전극(124)과 연결된 연결 전극(CE4)에 전류가 집중되면, 연결 전극(CE4)은 높은 저항에 의하여 높은 열이 발생하고, 결국 제2 물질의 녹는점 보다 높은 온도까지 상승하게 된다. 결과적으로, 이물(P)이 발생한 분할 전극(124)과 연결된 연결 전극(CE4)은 도 7에 도시된 바와 같이 녹아서 단절될 수 있다.
이물(P)이 발생한 분할 전극(124)과 연결된 연결 전극(CE4)이 단절되면, 이물(P)이 발생한 분할 전극(124)은 트랜지스터 컨택부(TCT)와 전기적으로 분리되어 구동 트랜지스터(TR)로부터 신호를 공급받을 수 없다. 결국, 이물(P)이 발생한 분할 전극(124)이 형성된 영역은 암점화가 된다.
다만, 이물(P)이 발생하지 않은 분할 전극(121, 122, 123)은 이물(P)이 발생한 분할 전극(124)과 전기적으로 분리되고, 트랜지스터 컨택부(TCT)와의 연결이 유지될 수 있다. 이에 따라, 이물(P)이 발생하지 않은 분할 전극(121, 122, 123)은 트랜지스터 컨택부(TCT)를 통해 구동 트랜지스터(TR)로부터 신호를 공급 받을 수 있다.
결과적으로, 본 발명의 일 실시예에 따른 표시 패널(110)은 복수의 분할 전극(121, 122, 123, 124)들 중 이물(P)이 발생한 분할 전극(124)이 구비된 영역에서만 암점화가 되고, 이물(P)이 발생하지 않은 분할 전극(121, 122, 123)이 구비된 영역에서는 정상적으로 발광이 이루어질 수 있다. 본 발명의 일 실시예에 따른 표시 패널(110)은 이물(P) 발생시 암점화되는 발광 영역의 면적을 최소화시킬 수 있다.
뱅크(BK)는 평탄화막(PLN) 상에 구비될 수 있다. 또한, 뱅크(BK)은 제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)들 각각에 구비된 제1 전극들(120) 사이에 구비될 수 있다. 또한, 뱅크(BK)는 제1 전극들(120) 각각에 구비된 복수의 분할 전극(121, 122, 123, 124)들 사이에도 구비될 수 있다. 이때, 뱅크(BK)는 복수의 분할 전극(121, 122, 123, 124)들 각각의 가장자리를 덮고 복수의 분할 전극(121, 122, 123, 124)들 각각의 일부가 노출되도록 형성될 수 있다. 이에 따라, 뱅크(BK)는 복수의 분할 전극(121, 122, 123, 124)들 각각의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 발생하는 것을 방지할 수 있다.
한편, 뱅크(BK)는 제1 전극(120)들 각각에 구비된 복수의 연결 전극(CE1, CE2, CE3, CE4)들 및 트랜지스터 컨택부(TCT) 상에 구비될 수 있다. 복수의 연결 전극(CE1, CE2, CE3, CE4)들은 뱅크(BK)를 사이에 두고 유기 발광층(130)과 이격될 수 있다. 본 발명의 일 실시예에 따른 표시 패널(110)은 뱅크(BK)가 구비된 트랜지스터 컨택부(TCT) 주변에서 복수의 연결 전극(CE1, CE2, CE3, CE4)들 중 어느 하나가 줄 히팅(Joule Heating)에 의하여 단절되므로, 줄 히팅에 의하여 유기 발광층(130) 및 제2 전극(140)이 손상되는 것을 방지할 수 있다. 뱅크(BK)는 서브 화소(SP1, SP2, SP3, SP4)들 각각의 발광 영역(EA1, EA2, EA3, EA4)을 정의할 수 있다. 서브 화소(SP1, SP2, SP3, SP4)들 각각의 발광 영역(EA1, EA2, EA3, EA4)은 제1 전극(120), 구체적으로, 분할 전극(121, 122, 123, 124)들, 유기 발광층(130), 및 제2 전극(140)이 순차적으로 적층되어 분할 전극(121, 122, 123, 124)들로부터의 정공과 제2 전극(140)으로부터의 전자가 유기 발광층(130)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 뱅크(BK)가 형성된 영역은 광을 발광하지 않으므로 비발광 영역이 되고, 뱅크(BK)가 형성되지 않고 분할 전극(121, 122, 123, 124)들이 노출된 영역이 발광 영역(EA1, EA2, EA3, EA4)이 될 수 있다.뱅크(BK)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
유기 발광층(130)은 제1 전극(120) 상에 구비될 수 있다. 유기 발광층(130)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 전극(120)과 제2 전극(140)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 발광하게 된다.
일 실시예에 있어서, 유기 발광층(130)은 서브 화소(SP1, SP2, SP3, SP4)에 공통으로 형성되는 공통층일 수 있다. 이때, 발광층은 백색 광을 방출하는 백색 발광층일 수 있다.
다른 실시예에 있어서, 유기 발광층(130)은 발광층이 서브 화소(SP1, SP2, SP3, SP4) 별로 형성될 수 있다. 일 예로, 제1 서브 화소(SP1)에는 적색 광을 방출하는 적색 발광층이 형성되고, 제2 서브 화소(SP2)에는 녹색 광을 방출하는 녹색 발광층이 형성되고, 제3 서브 화소(SP3)에는 청색 광을 방출하는 청색 발광층이 형성되고, 제4 서브 화소(SP4)에는 백색 광을 방출하는 백색 발광층이 형성될 수 있다. 이러한 경우, 유기 발광층(130)의 발광층은 투과 영역(TA)에 형성되지 않는다.
제2 전극(140)은 유기 발광층(130) 및 뱅크(BK) 상에 구비될 수 있다. 제2 전극(140)은 발광 영역(EA)을 포함하는 비투과 영역(NTA)뿐만 아니라 투과 영역(TA)에도 구비될 수 있으나, 반드시 이에 한정되지는 않는다. 제2 전극(140)은 발광 영역(EA1, EA2, EA3, EA4)을 포함하는 비투과 영역(NTA)에만 구비되고, 투과율 향상을 위하여 투과 영역(TA)에 구비되지 않을 수도 있다.
이러한 제2 전극(140)은 서브 화소(SP1, SP2, SP3, SP4)들에 공통적으로 형성되어 동일한 전압을 인가하는 공통층일 수 있다. 제2 전극(140)은 광을 투과시킬 수 있는 전도성 물질로 이루어질 수 있다. 일 예로, 제2 전극(140)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(140)은 캐소드 전극일 수 있다.
발광소자들 상에는 봉지막(150)이 구비될 수 있다. 봉지막(150)은 제2 전극(140) 상에서 제2 전극(140)을 덮도록 형성될 수 있다. 봉지막(150)은 유기 발광층(130)과 제2 전극(140)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위하여, 봉지막(150)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
한편, 도 6 및 도 7에 도시하고 있지 않지만, 제2 전극(140)과 봉지막(150) 사이에 캡핑층(Capping Layer)이 추가로 형성될 수도 있다.
봉지막(150) 상에는 컬러필터(CF)가 구비될 수 있다. 컬러필터(CF)는 제1 기판(111)과 마주보는 제2 기판(112)의 일면 상에 구비될 수 있다. 이러한 경우, 봉지막(150)이 구비된 제1 기판(111)과 컬러필터(CF)가 구비된 제2 기판(112)은 별도의 접착층(미도시)에 의하여 합착될 수 있다. 이때, 접착층(미도시)은 투명한 접착 레진층(optically clear resin layer, OCR) 또는 투명한 접착 레진 필름(optically clear adhesive film, OCA)일 수 있다.
컬러필터(CF)는 서브 화소들(SP1, SP2, SP3, SP4) 별로 패턴 형성될 수 있다. 구체적으로, 컬러필터(CF)는 제1 컬러필터, 제2 컬러필터 및 제3 컬러필터를 포함할 수 있다. 제1 컬러필터는 제1 서브 화소(SP1)의 발광 영역(EA1)에 대응되도록 배치될 수 있으며, 적색 광을 투과시키는 적색 컬러필터일 수 있다. 제2 컬러필터는 제2 서브 화소(SP2)의 발광 영역(EA2)에 대응되도록 배치될 수 있으며, 녹색 광을 투과시키는 녹색 컬러필터일 수 있다. 제3 컬러필터는 제3 서브 화소(SP3)의 발광 영역(EA3)에 대응되도록 배치될 수 있으며, 청색 광을 투과시키는 청색 컬러필터일 수 있다. 일 실시예에 있어서, 컬러필터(CF)는 제4 컬러필터를 더 포함할 수 있다. 제4 컬러필터는 제4 서브 화소(SP4)의 발광 영역(EA4)에 대응되도록 배치될 수 있으며, 백색 광을 투과시키는 백색 컬러필터일 수 있다. 백색 컬러필터는 백색 광을 투과시키는 투명한 유기 물질로 이루어질 수 있다.
컬러필터들(CF) 사이에는 블랙 매트릭스(BM)가 구비될 수 있다. 블랙 매트릭스(BM)는 서브 화소들(SP1, SP2, SP3, SP4) 사이에 구비되어, 인접한 서브 화소들(SP1, SP2, SP3, SP4) 간에 혼색이 발생하는 것을 방지할 수 있다.
한편, 블랙 매트릭스(BM)는 컬러필터(CF)와 투과 영역(TA) 사이에 구비될 수도 있다. 블랙 매트릭스(BM)는 투과 영역(TA)과 복수의 서브 화소들(SP1, SP2, SP3, SP4) 사이에 구비되어, 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각에서 발광된 광이 투과 영역(TA)으로 진행되는 것을 방지할 수 있다.
이러한 블랙 매트릭스(BM)는 광을 흡수하는 물질, 예컨대, 가시광선 파장대의 광을 모두 흡수하는 블랙 염료(black dye)를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 패널(110)은 복수의 분할 전극(121, 122, 123, 124)들이 일대일로 배치된 연결 전극(CE1, CE2, CE3, CE4)들을 통해 트랜지스터 컨택부(TCT)와 연결될 수 있다. 본 발명의 일 실시예에 따른 표시 패널(110)은 복수의 분할 전극(121, 122, 123, 124)들이 일대일로 배치된 연결 전극(CE1, CE2, CE3, CE4)들에 고저항 영역(HRA)을 형성할 수 있다. 본 발명의 일 실시예에 따른 표시 패널(110)은 복수의 분할 전극(121, 122, 123, 124)들 중 일부에 이물(P)이 발생하여 해당 분할 전극에 전류가 집중되면, 줄 히팅(Joule Heating)에 의하여 연결 전극(CE1, CE2, CE3, CE4)의 고저항 영역(HRA)에서 단절이 이루어질 수 있다.
이에 따라, 본 발명의 일 실시예에 따른 표시 패널(110)은 복수의 분할 전극(121, 122, 123, 124)들 중 이물(P)이 발생한 분할 전극(124)이 구비된 영역에서만 암점화가 되고, 이물(P)이 발생하지 않은 분할 전극(121, 122, 123)이 구비된 영역에서는 정상적으로 발광이 이루어질 수 있다. 결과적으로, 본 발명의 일 실시예에 따른 표시 패널(110)은 이물(P) 발생시 암점화되는 발광 영역의 면적을 최소화시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 패널(110)은 복수의 연결 전극(CE1, CE2, CE3, CE4)들이 뱅크(BK)를 사이에 두고 유기 발광층(130)과 이격됨으로써, 복수의 연결 전극(CE1, CE2, CE3, CE4)들 중 어느 하나가 줄 히팅(Joule Heating)에 의하여 단절될 때 유기 발광층(130) 및 제2 전극(140)이 손상되는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 패널(110)은 복수의 연결 전극(CE1, CE2, CE3, CE4)들이 복수의 분할 전극(121, 122, 123, 124)들 사이에 배치될 수 있다. 본 발명의 일 실시예에 따른 표시 패널(110)은 복수의 연결 전극(CE1, CE2, CE3, CE4)들이 투과 영역(TA)으로 돌출되지 않으므로, 복수의 연결 전극(CE1, CE2, CE3, CE4)들이 투과 영역(TA)의 광 투과율에 영향을 주지 않을 수 있다.
한편, 도 3 내지 도 9에서는 연결 전극(CE1, CE2, CE3, CE4)들이 분할 전극(121, 122, 123, 124)들 사이에서 서로 이격 배치되는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 연결 전극(CE1, CE2, CE3, CE4)들은 서로 연결될 수도 있다.
또한, 도 3 내지 도 8에서는 연결 전극(CE1, CE2, CE3, CE4)들이 분할 전극(121, 122, 123, 124)들과 일대일로 연결되는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 연결 전극(CE1, CE2, CE3, CE4)들은 분할 전극(121, 122, 123, 124)들 및 투과 영역(TA) 사이에 배치될 수도 있다.
이하에서는 도 9 내지 도 12를 참조하여, 연결 전극(CE1, CE2, CE3, CE4)들의 다른 실시예를 구체적으로 설명하도록 한다.
도 9는 도 3에 도시된 화소에 구비된 제1 전극의 다른 예를 보여주는 도면이고, 도 10은 도 9의 B영역을 확대한 확대도이고, 도 11은 도 10의 II-II'의 일 예를 보여주는 단면도이며, 도 12는 도 11에서 복수의 분할 전극들 중 하나에 이물이 발생한 예를 설명하기 위한 도면이다.
도 9 내지 도 12에 도시된 표시 패널(110)은 도 3 내지 도 8에 도시된 표시 패널(110)과 제1 전극(120)을 제외한 다른 구성들이 실질적으로 동일하다. 이하에서는 제1 전극(120)을 중점적으로 설명하고, 다른 구성에 대한 구체적인 설명은 생략하도록 한다.
도 9 내지 도 12를 참조하면, 제1 전극(120)은 평탄화막(PLN) 상에서 서브 화소(SP1, SP2, SP3, SP4) 별로 구비될 수 있다. 구체적으로, 제1 서브 화소(SP1)에 하나의 제1 전극(120)이 형성되고, 제2 서브 화소(SP2)에 다른 하나의 제1 전극(120)이 형성되고, 제3 서브 화소(SP3)에 또 다른 제1 전극(120)이 형성되며, 제4 서브 화소(SP4)에 또 다른 제1 전극(120)이 형성될 수 있다. 그리고, 제1 전극(120)은 투과 영역(TA)에는 구비되지 않는다.
복수의 서브 화소(SP1, SP2, SP3, SP4)들 각각에 구비된 제1 전극(120)은 복수의 분할 전극(121, 122)들, 트랜지스터 컨택부(TCT) 및 복수의 연결 전극(CE1, CE2, CE3, CE4)들을 포함할 수 있다.
그리고, 복수의 분할 전극(121, 122)들, 트랜지스터 컨택부(TCT) 및 복수의 연결 전극(CE1, CE2, CE3, CE4)들은 도 11에 도시된 바와 같이 제1 전극층(120a) 및 제1 전극층(120a) 상에 구비된 제2 전극층(120b)으로 이루어질 수 있다.
제1 전극층(120a)은 제1 물질로 이루어질 수 있다. 제1 물질은 반사율이 높은 금속 물질, 일 예로, 제1 물질은 몰리브덴(Mo), 몰리브덴- 티타늄(MoTi)의 합금 또는 구리(Cu)을 포함할 수 있으며, 반드시 이에 한정되지는 않는다.
제2 전극층(120b)은 제2 물질로 이루어질 수 있다. 제2 물질은 투명한 물질, 일 예로, 제2 물질은 ITO을 포함할 수 있으며, 반드시 이에 한정되지는 않는다. 제2 물질은 제1 물질 보다 저항이 높을 수 있다. 또는 제2 물질은 제1 물질 보다 녹는점이 낮을 수 있다.
복수의 분할 전극(121, 122)들은 둘 이상을 포함할 수 있으며, 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)으로 서로 이격 배치될 수 있다. 일 예로, 제1 전극(120)은 도 9에 도시된 바와 같이 트랜지스터 컨택부(TCT)를 중심으로 배치된 제1 및 제2 분할 전극(121, 122)들을 포함할 수 있다.
트랜지스터 컨택부(TCT)는 제1 및 제2 분할 전극(121, 122)들 사이에서 제1 및 제2 분할 전극(121, 122)들과 이격 배치될 수 있다. 그리고, 트랜지스터 컨택부(TCT)는 평탄화막(PLN) 및 패시베이션막(PAS)을 관통하는 컨택홀(ACH)을 통해 구동 트랜지스터(TR)과 연결될 수 있다.
구체적으로, 트랜지스터 컨택부(TCT)의 제1 전극층(120a)은 제1 및 제2 분할 전극(121, 122)들의 제1 전극층(120a)과 동일한 층에서 이격 배치될 수 있다. 트랜지스터 컨택부(TCT)의 제1 전극층(120a)은 도 11에 도시된 바와 같이 컨택홀(ACH)을 통해 구동 트랜지스터(TR)의 소스 전극(SE) 또는 드레인 전극(DE)에 접속될 수 있다.
트랜지스터 컨택부(TCT)의 제2 전극층(120b)은 제1 및 제2 분할 전극(121, 122)들의 제2 전극층(120b)과 동일한 층에 구비되고, 연결 전극(CE)을 통해 제1 및 제2 분할 전극(121, 122)들의 제2 전극층(120b)과 연결될 수 있다.
이러한 트랜지스터 컨택부(TCT)는 컨택홀(ACH)을 덮는 다각 형상을 가질 수 있다. 일 예로, 트랜지스터 컨택부(TCT)는 사각 형상을 가질 수 있으나, 반드시 이에 한정되지는 않는다. 트랜지스터 컨택부(TCT)는 삼각형, 육각형 등 다양한 형상을 가질 수 있다.
트랜지스터 컨택부(TCT)는 복수의 측들을 포함하며, 복수의 측들 중 적어도 하나에 연결 전극(CE)이 연결될 수 있다. 일 예로, 트랜지스터 컨택부(TCT)는 사각 형상을 가지고, 4개의 측들을 포함할 수 있다. 트랜지스터 컨택부(TCT)는 도 10에 도시된 바와 같이 4개의 측들 중 하나에 하나의 연결 전극(CE4)이 연결될 수 있다.
연결 전극(CE)은 제1 및 제2 분할 전극(121, 122)들을 트랜지스터 컨택부(TCT)에 연결할 수 있다. 연결 전극(CE)은 복수개를 포함할 수 있으며, 복수의 연결 전극(CE)들 중 일부가 제1 및 제2 분할 전극(121, 122)들과 직접 연결될 수 있다.
구체적으로, 복수의 연결 전극(CE)들은 제1 및 제2 분할 전극(121, 122)들을 트랜지스터 컨택부(TCT)에 연결하기 위하여 제1 내지 제4 연결 전극(CE1, CE2, CE3, CE4)들을 포함할 수 있다.
제1 연결 전극(CE1)은 제1 분할 전극(121) 및 투과 영역(TA) 사이에 구비될 수 있다. 제1 연결 전극(CE1)은 일단이 제1 분할 전극(121)에 연결되어, 투과 영역(TA) 방향으로 소정의 길이만큼 연장될 수 있다.
제1 연결 전극(CE1)은 제1 전극층(120a) 및 제2 전극층(120b)이 구비될 수 있으나, 적어도 일부에 제1 전극층(120a) 및 제2 전극층(120b) 중 하나만 구비된 고저항 영역(HRA)을 포함할 수 있다. 일 예로, 제1 연결 전극(CE1)은 적어도 일부에 제1 전극층(120a) 및 제2 전극층(120b) 중 제2 전극층(120b)만 구비된 고저항 영역(HRA)을 포함할 수 있다. 제1 연결 전극(CE1)의 제1 전극층(120a)은 일단에서 제1 분할 전극(121)의 제1 전극층(120a)과 연결되고, 타단에서 제3 연결 전극(CE3)의 제1 전극층(120a)과 연결될 수 있다. 그러나, 제1 연결 전극(CE1)의 제1 전극층(120a)은 제1 분할 전극(121)과 제3 연결 전극(CE3) 사이에 개구 영역(OA)이 구비될 수 있다. 이에, 제1 연결 전극(CE1)의 제1 전극층(120a)은 제1 분할 전극(121)의 제1 전극층(120a)과 제3 연결 전극(CE3)의 제1 전극층(120a)을 연결시키지 않을 수 있다.
한편, 제1 연결 전극(CE1)의 제2 전극층(120b)은 제1 분할 전극(121)의 제2 전극층(120b)으로부터 돌출되어 제3 연결 전극(CE3)의 제2 전극층(120b)까지 연장될 수 있다. 이에, 제1 연결 전극(CE1)의 제2 전극층(120b)은 제1 분할 전극(121)의 제2 전극층(120b)과 제3 연결 전극(CE3)의 제2 전극층(120b)을 연결시킬 수 있다.
결과적으로, 제1 분할 전극(121)은 제1 연결 전극(CE1)의 제2 전극층(120b)을 통해 제3 연결 전극(CE3)과 연결될 수 있다.
제2 연결 전극(CE2)은 제2 분할 전극(122) 및 투과 영역(TA) 사이에 구비될 수 있다. 제2 연결 전극(CE2)은 일단이 제2 분할 전극(122)에 연결되어, 투과 영역(TA) 방향으로 소정의 길이만큼 연장될 수 있다.
제2 연결 전극(CE2)은 제1 전극층(120a) 및 제2 전극층(120b)이 구비될 수 있으나, 적어도 일부에 제1 전극층(120a) 및 제2 전극층(120b) 중 하나만 구비된 고저항 영역(HRA)을 포함할 수 있다. 일 예로, 제2 연결 전극(CE2)은 적어도 일부에 제1 전극층(120a) 및 제2 전극층(120b) 중 제2 전극층(120b)만 구비된 고저항 영역(HRA)을 포함할 수 있다. 제2 연결 전극(CE2)의 제1 전극층(120a)은 일단에서 제2 분할 전극(122)의 제1 전극층(120a)과 연결되고, 타단에서 제3 연결 전극(CE3)의 제1 전극층(120a)과 연결될 수 있다. 그러나, 제2 연결 전극(CE2)의 제1 전극층(120a)은 제2 분할 전극(122)과 제3 연결 전극(CE3) 사이에 개구 영역(OA)이 구비될 수 있다. 이에, 제2 연결 전극(CE2)의 제1 전극층(120a)은 제2 분할 전극(122)의 제1 전극층(120a)과 제3 연결 전극(CE3)의 제1 전극층(120a)을 연결시키지 않을 수 있다.
한편, 제2 연결 전극(CE2)의 제2 전극층(120b)은 제2 분할 전극(122)의 제2 전극층(120b)으로부터 돌출되어 제3 연결 전극(CE3)의 제2 전극층(120b)까지 연장될 수 있다. 이에, 제2 연결 전극(CE2)의 제2 전극층(120b)은 제2 분할 전극(122)의 제2 전극층(120b)과 제3 연결 전극(CE3)의 제2 전극층(120b)을 연결시킬 수 있다.
결과적으로, 제2 분할 전극(122)은 제2 연결 전극(CE2)의 제2 전극층(120b)을 통해 제3 연결 전극(CE3)과 연결될 수 있다.
제3 연결 전극(CE3)은 제1 연결 전극(CE1) 및 제2 연결 전극(CE2) 사이에 구비될 수 있다. 제3 연결 전극(CE3)은 일단이 제1 연결 전극(CE1)에 연결되고, 타단이 제2 연결 전극(CE2)에 연결될 수 있다.
제3 연결 전극(CE3)은 제1 전극층(120a) 및 제2 전극층(120b)이 구비될 수 있다. 제3 연결 전극(CE3)의 제1 전극층(120a)은 일단에서 제1 연결 전극(CE1)의 제1 전극층(120a)과 연결되고, 타단에서 제2 연결 전극(CE2)의 제1 전극층(120a)과 연결될 수 있다. 또한, 제3 연결 전극(CE3)의 제2 전극층(120b)은 일단에서 제1 연결 전극(CE1)의 제2 전극층(120b)과 연결되고, 타단에서 제2 연결 전극(CE2)의 제2 전극층(120b)과 연결될 수 있다.
제4 연결 전극(CE4)은 제3 연결 전극(CE3) 및 트랜지스터 컨택부(TCT) 사이에 구비될 수 있다. 제4 연결 전극(CE4)은 일단이 제3 연결 전극(CE3)에 연결되고, 타단이 트랜지스터 컨택부(TCT)에 연결될 수 있다.
제4 연결 전극(CE4)은 제1 전극층(120a) 및 제2 전극층(120b)이 구비될 수 있다. 제4 연결 전극(CE4)의 제1 전극층(120a)은 일단에서 제3 연결 전극(CE3)의 제1 전극층(120a)과 연결되고, 타단에서 트랜지스터 컨택부(TCT)의 제1 전극층(120a)과 연결될 수 있다. 또한, 제4 연결 전극(CE4)의 제2 전극층(120b)은 일단에서 제3 연결 전극(CE3)의 제2 전극층(120b)과 연결되고, 타단에서 트랜지스터 컨택부(TCT)의 제2 전극층(120b)과 연결될 수 있다.
결과적으로, 제1 분할 전극(121)은 제1 연결 전극(CE1), 제3 연결 전극(CE3) 및 제4 연결 전극(CE4)을 통해 트랜지스터 컨택부(TCT)와 연결될 수 있다. 또한, 제2 분할 전극(122)은 제2 연결 전극(CE2), 제3 연결 전극(CE3) 및 제4 연결 전극(CE4)을 통해 트랜지스터 컨택부(TCT)와 연결될 수 있다.
본 발명의 다른 실시예에 따른 표시 패널(110)은 제1 및 제2 연결 전극(CE1, CE2)들 각각에 고저항 영역(HRA)이 형성되는 것을 특징으로 한다.
연결 전극(CE1, CE2, CE3, CE4)들은 제1 및 제2 분할 전극(121, 122)들과 접하는 측의 폭이 제1 및 제2 분할 전극(121, 122)들의 폭 보다 작게 형성될 수 있다. 연결 전극(CE1, CE2, CE3, CE4)들은 제1 및 제2 분할 전극(121, 122)들 보다 얇게 형성됨으로써, 연결 전극(CE1, CE2, CE3, CE4)의 저항이 분할 전극(121, 122)들에서의 저항 보다 클 수 있다.
또한, 연결 전극(CE1, CE2, CE3, CE4)들은 제2 전극층(120b)의 폭(W1)이 제1 전극층(120a)의 폭(W2) 보다 작게 형성될 수 있다. 제2 전극층(120b)의 폭(W1)이 얇게 형성됨으로써, 제1 및 제2 연결 전극(CE1, CE2)은 고저항 영역(HRA)에서의 저항을 보다 증가시킬 수 있다. 그러나, 본 발명에서는 연결 전극(CE1, CE2, CE3, CE4)이 제1 전극층(120a) 및 제2 전극층(120b)의 폭을 동일하게 형성하는 것을 배제하는 것은 아니다. 연결 전극(CE1, CE2, CE3, CE4)은 제2 전극층(120b)의 폭(W1)을 제1 전극층(120a)의 폭(W2)과 동일하게 형성할 수도 있다.
제1 및 제2 분할 전극(121, 122)들과 직접 연결된 제1 및 제2 연결 전극(CE1, CE2)들은 제1 전극층(120a) 및 제2 전극층(120b) 중 하나, 예컨대, 제2 전극층(120b)만 구비되어 고저항을 유도하는 고저항 영역(HRA)을 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 패널(110)은 도 12에 도시된 바와 같이 복수의 분할 전극(121, 122)들 중 어느 하나에 이물(P)이 발생할 수 있다. 분할 전극(121, 122)들 중 어느 하나, 예컨대, 제1 분할 전극(121)에 이물(P)이 발생하면, 이물(P)이 발생한 분할 전극(121)은 제2 전극(140)과 합선(short)이 발생할 수 있다. 이에 따라, 이물(P)이 발생한 분할 전극(121) 상에 구비된 유기 발광층(130)에서 광이 발광하지 않게 된다.
본 발명의 다른 실시예에 따른 표시 패널(110)은 이물(P)이 발생한 분할 전극(121)과 이물(P)이 발생하지 않은 분할 전극(122) 간의 연결을 끊어줌으로써, 이물(P)이 발생하지 않은 분할 전극(122)들 상에 구비된 유기 발광층(130)에서 광이 발광할 수 있도록 할 수 있다.
본 발명의 다른 실시예에 따른 표시 패널(110)은 줄 히팅(Joule heating)에 의하여 연결 전극(CE1, CE2, CE3, CE4) 중 일부가 단절될 수 있도록, 제1 및 제2 분할 전극(121, 122)들과 직접 연결된 제1 및 제2 연결 전극(CE1, CE2)에 고저항 영역(HRA)을 형성할 수 있다.
이물(P)이 발생한 분할 전극(121)이 제2 전극(140)과 합선(short)이 발생하는 경우, 전류가 제2 전극(140)과 합선이 발생한 분할 전극(121)으로 집중될 수 있다. 이에 따라, 이물(P)이 발생한 분할 전극(121)과 연결된 연결 전극(CE1)에도 전류가 집중될 수 있다.
연결 전극(CE1, CE2, CE3, CE4)은 분할 전극(121, 122, 123, 124) 보다 얇은 폭을 가지므로, 분할 전극(121, 122, 123, 124) 보다 높은 저항을 가질 수 있다. 이에 따라, 이물(P)이 발생한 분할 전극(121)과 연결된 연결 전극(CE1)은 분할 전극(121) 보다 높은 열이 발생할 수 있다.
더 나아가, 분할 전극(121, 122)과 직접 연결된 연결 전극(CE1, CE2)은 앞서 설명한 바와 같이 제2 물질로 이루어지고 매우 얇은 폭(W1)을 가진 제2 전극층(120b)만이 구비된 고저항 영역(HRA)을 포함할 수 있다. 이물(P)이 발생한 분할 전극(121)과 연결된 연결 전극(CE1)에 전류가 집중되면, 연결 전극(CE1)은 높은 저항에 의하여 높은 열이 발생하고, 결국 제2 물질의 녹는점 보다 높은 온도까지 상승하게 된다. 결과적으로, 이물(P)이 발생한 분할 전극(121)과 연결된 연결 전극(CE1)은 도 12에 도시된 바와 같이 녹아서 단절될 수 있다.
이물(P)이 발생한 분할 전극(121)과 연결된 연결 전극(CE1)이 단절되면, 이물(P)이 발생한 분할 전극(121)은 트랜지스터 컨택부(TCT)와 전기적으로 분리되어 구동 트랜지스터(TR)로부터 신호를 공급받을 수 없다. 결국, 이물(P)이 발생한 분할 전극(121)이 형성된 영역은 암점화가 된다.
다만, 이물(P)이 발생하지 않은 분할 전극(122)은 이물(P)이 발생한 분할 전극(121)과 전기적으로 분리되고, 트랜지스터 컨택부(TCT)와의 연결이 유지될 수 있다. 이에 따라, 이물(P)이 발생하지 않은 분할 전극(122)은 트랜지스터 컨택부(TCT)를 통해 구동 트랜지스터(TR)로부터 신호를 공급 받을 수 있다.
결과적으로, 본 발명의 다른 실시예에 따른 표시 패널(110)은 복수의 분할 전극(121, 122)들 중 이물(P)이 발생한 분할 전극(121)이 구비된 영역에서만 암점화가 되고, 이물(P)이 발생하지 않은 분할 전극(122)이 구비된 영역에서는 정상적으로 발광이 이루어질 수 있다. 본 발명의 다른 실시예에 따른 표시 패널(110)은 이물(P) 발생시 암점화되는 발광 영역의 면적을 최소화시킬 수 있다.
뱅크(BK)는 평탄화막(PLN) 상에 구비될 수 있다. 또한, 뱅크(BK)은 제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)들 각각에 구비된 제1 전극들(120) 사이에 구비될 수 있다. 또한, 뱅크(BK)는 제1 전극들(120) 각각에 구비된 복수의 분할 전극(121, 122)들 사이에도 구비될 수 있다. 이때, 뱅크(BK)는 복수의 분할 전극(121, 122)들 각각의 가장자리를 덮고 복수의 분할 전극(121, 122)들 각각의 일부가 노출되도록 형성될 수 있다. 이에 따라, 뱅크(BK)는 제1 복수의 분할 전극(121, 122)들 각각의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 발생하는 것을 방지할 수 있다.
한편, 뱅크(BK)는 제1 전극(120)들과 투과 영역(TA) 사이에도 구비될 수 있다. 이에 따라, 뱅크(BK)는 제1 전극(120)들 각각에 구비된 복수의 연결 전극(CE1, CE2, CE3, CE4)들 및 트랜지스터 컨택부(TCT) 상에 구비될 수 있다. 복수의 연결 전극(CE1, CE2, CE3, CE4)들은 뱅크(BK)를 사이에 두고 유기 발광층(130)과 이격될 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 표시 패널(110)은 복수의 연결 전극(CE1, CE2, CE3, CE4)들 중 어느 하나가 줄 히팅(Joule Heating)에 의하여 단절될 때 유기 발광층(130) 및 제2 전극(140)이 손상되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치 110: 표시 패널
111: 제1 기판 112: 제2 기판
120: 제1 전극 125: 분할 전극
CE: 연결 전극 TCT: 트랜지스터 컨택부
ACH: 컨택홀 BK: 뱅크
130: 유기 발광층 140: 제2 전극
150: 봉지막 CF: 컬러필터
205: 스캔 구동부

Claims (29)

  1. 복수의 서브 화소들에 의하여 화상을 표시하는 표시 영역이 구비된 기판;
    상기 기판 상에서 상기 복수의 서브 화소들 각각에 구비된 복수의 제1 전극들;
    상기 기판과 상기 복수의 제1 전극들 사이에 구비되고, 상기 복수의 제1 전극들 각각에 연결된 복수의 구동 트랜지스터들;
    상기 복수의 제1 전극들 상에 구비된 발광층; 및
    상기 발광층 상에 구비된 제2 전극을 포함하고,
    상기 복수의 제1 전극들 각각은,
    서로 이격 배치된 복수의 분할 전극들;
    상기 구동 트랜지스터와 컨택홀을 통해 연결된 트랜지스터 컨택부; 및
    상기 복수의 분할 전극들 각각과 상기 트랜지스터 컨택부를 연결하는 복수의 연결 전극들을 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 복수의 연결 전극들은 상기 복수의 분할 전극들과 일대일로 대응되는 표시 장치.
  3. 제1항에 있어서,
    상기 복수의 연결 전극들 각각은 대응되는 분할 전극과 상기 트랜지스터 컨택부 사이에 배치되는 표시 장치.
  4. 제1항에 있어서,
    상기 트랜지스터 컨택부는 복수의 측들을 포함하고, 상기 복수의 측들 중 적어도 둘 이상에 상기 연결 전극이 연결된 표시 장치.
  5. 제1항에 있어서,
    상기 제1 전극은 제1 물질로 이루어진 제1 전극층, 및 상기 제1 전극층 상에 구비되고, 제2 물질로 이루어진 제2 전극층으로 이루어진 표시 장치.
  6. 제5항에 있어서,
    상기 복수의 분할 전극들 각각은 상기 제1 전극층 및 상기 제2 전극층으로 이루어진 표시 장치.
  7. 제6항에 있어서,
    상기 복수의 연결 전극들 각각은 대응되는 분할 전극의 제2 전극층으로부터 돌출되어 상기 트랜지스터 컨택부까지 연장되는 표시 장치.
  8. 제5항에 있어서,
    상기 제1 물질은 반사 물질이고, 상기 제2 물질은 투명 물질인 표시 장치.
  9. 제5항에 있어서,
    상기 제2 물질은 상기 제1 물질 보다 저항이 높거나 녹는점이 낮은 표시 장치.
  10. 제1항에 있어서,
    상기 구동 트랜지스터는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하고,
    상기 트랜지스터 컨택부는 상기 제1 전극층 및 상기 제2 전극층으로 이루어지고,
    상기 트랜지스터 컨택부의 제1 전극층은 상기 컨택홀을 통해 상기 구동 트랜지스터의 소스 전극 또는 드레인 전극에 접속되는 표시 장치.
  11. 제1항에 있어서,
    이물이 발생한 분할 전극과 연결된 연결 전극은 줄 히팅(Joule heating)에 의하여 단절되는 표시 장치.
  12. 제1항에 있어서,
    상기 트랜지스터 컨택부는 상기 복수의 분할 전극들 사이에 구비되는 표시 장치.
  13. 제1항에 있어서,
    상기 복수의 연결 전극들 상에 구비된 뱅크를 더 포함하는 표시 장치.
  14. 제13항에 있어서,
    상기 복수의 연결 전극들은 상기 뱅크를 사이에 두고 상기 발광층과 이격되는 표시 장치.
  15. 제1항에 있어서,
    상기 복수의 분할 전극들 각각은 발광층이 발광하는 발광 영역에 중첩되고, 상기 복수의 연결 전극들 각각은 비발광 영역에 중첩되는 표시 장치.
  16. 투과 영역들 및 상기 투과 영역들 사이에 배치된 비투과 영역이 구비된 기판;
    상기 기판 상에서 상기 비투과 영역에 구비된 구동 트랜지스터;
    상기 구동 트랜지스터 상에 구비되고, 복수의 분할 전극들 및 상기 복수의 분할 전극들 각각을 상기 구동 트랜지스터에 연결하는 복수의 연결 전극들을 포함하는 제1 전극;
    상기 제1 전극 상에 구비된 발광층; 및
    상기 발광층 상에 구비된 제2 전극을 포함하고,
    상기 복수의 분할 전극들 및 상기 복수의 연결 전극들은 제1 전극층 및 상기 제1 전극층 상에 구비된 제2 전극층으로 이루어지고, 상기 복수의 연결 전극들은 적어도 일부에 상기 제1 전극층 및 상기 제2 전극층 중 하나만 구비된 고저항 영역을 포함하는 표시 장치.
  17. 제16항에 있어서,
    상기 제1 전극층은 반사 물질을 포함하고, 상기 제2 전극층은 투명 물질을 포함하는 표시 장치.
  18. 제16항에 있어서,
    상기 제2 전극층은 ITO로 이루어진 표시 장치.
  19. 제16항에 있어서,
    상기 복수의 연결 전극들은 상기 고저항 영역에서 상기 제2 전극층만 구비되는 표시 장치.
  20. 제16항에 있어서,
    상기 복수의 연결 전극들은 상기 제2 전극층의 폭이 상기 제1 전극층의 폭 보다 작은 표시 장치.
  21. 제16항에 있어서,
    상기 복수의 분할 전극들 각각은 하나의 연결 전극과 대응되는 표시 장치.
  22. 제16항에 있어서,
    상기 복수의 분할 전극들 사이에 배치되고, 컨택홀을 통해 상기 구동 트랜지스터와 연결된 트랜지스터 컨택부를 더 포함하고,
    상기 복수의 연결 전극들 각각은 상기 복수의 분할 전극들 각각과 상기 트랜지스터 컨택부를 연결하는 표시 장치.
  23. 제22항에 있어서,
    상기 복수의 연결 전극들 각각은 상기 복수의 분할 전극들 각각과 상기 트랜지스터 컨택부 사이에 구비되는 표시 장치.
  24. 제22항에 있어서,
    상기 트랜지스터 컨택부 상에 구비된 뱅크를 더 포함하고,
    상기 복수의 연결 전극들 각각의 고저항 영역은 상기 뱅크가 구비된 상기 트랜지스터 컨택부 주변에 배치된 표시 장치.
  25. 제24항에 있어서,
    상기 뱅크는 상기 복수의 연결 전극들 각각의 고저항 영역 상에 구비되는 표시 장치.
  26. 제16항에 있어서,
    상기 복수의 연결 전극들 각각은 상기 복수의 분할 전극들 사이에 구비되는 표시 장치.
  27. 제16항에 있어서,
    상기 복수의 연결 전극들 각각은 상기 복수의 분할 전극들 각각과 투과 영역 사이에 구비되는 표시 장치.
  28. 제16항에 있어서,
    상기 복수의 연결 전극들 상에 구비된 뱅크를 더 포함하는 표시 장치.
  29. 제26항에 있어서,
    상기 복수의 연결 전극들은 상기 뱅크를 사이에 두고 상기 발광층과 이격되는 표시 장치.
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