KR20220012680A

KR20220012680A - 투명 표시 장치

Info

Publication number: KR20220012680A
Application number: KR1020200091760A
Authority: KR
Inventors: 박재희
Original assignee: 엘지디스플레이 주식회사
Priority date: 2020-07-23
Filing date: 2020-07-23
Publication date: 2022-02-04
Also published as: US20220028957A1; CN113972242A

Abstract

본 발명은 투과도 및 선명도를 향상시킬 수 있다. 본 발명의 일 실시예에 따른 투명 표시 장치는 투명 표시 장치는 제1 방향으로 연장되고 이격 배치된 복수의 제1 신호 라인들, 제2 방향으로 연장되고 이격 배치된 복수의 제2 신호 라인들, 인접한 2개의 제1 신호 라인들 사이 및 인접한 2개의 제2 신호 라인들 사이에 구비된 투과부, 및 제1 신호 라인 및 제2 신호 라인이 교차하는 교차 영역을 중심으로 배치된 제1 화소 및 제2 화소를 포함한다. 제1 화소는 삼각 형상을 가지고, 제2 화소는 제1 신호 라인 및 제2 신호 라인 중 하나를 사이에 두고 제1 화소와 대칭되는 삼각 형상을 가진다.

Description

투명 표시 장치{TRANSPARENT DISPLAY DEVICE}

본 발명은 투명 표시 장치에 관한 것이다.

정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마 표시장치(PDP, Plasma Display Panel), 퀀텀닷발광 표시장치 (QLED: Quantum dot Light Emitting Display), 유기발광 표시장치(OLED, Organic Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.

한편, 최근에는 사용자가 표시 장치를 투과해 반대편에 위치한 사물 또는 이미지를 볼 수 있는 투명 표시 장치에 대한 연구가 활발히 진행되고 있다.

투명 표시 장치는 화상이 표시되는 표시 영역과 비표시 영역을 포함하며, 표시 영역은 외부 광을 투과시킬 수 있는 투과 영역과 비투과 영역을 포함할 수 있다. 투명 표시 장치는 투과 영역을 통해서 표시 영역에서 높은 광 투과율을 가질 수 있다. 이러한 투명 표시 장치는 혼색 방지를 위하여 서브 화소들 사이에 블랙 매트릭스를 구비하는데, 투과도를 떨어뜨리는 요인이 되고 있다.

본 발명은 블랙 매트릭스에 의한 광 투과율 손실을 최소화시킬 수 있는 투명 표시 장치를 제공하는 것을 기술적 과제로 한다.

또한, 본 발명은 투과부 면적을 증가시킬 수 있는 투명 표시 장치를 제공하는 것을 다른 기술적 과제로 한다.

또한, 본 발명은 화질 선명도를 향상시킬 수 있는 투명 표시 장치를 제공하는 것을 또 다른 기술적 과제로 한다.

또한, 본 발명은 배면에 위치하는 사물 또는 이미지의 선명도를 향상시킬 수 있는 또 다른 기술적 과제로 한다.

본 발명의 일 실시예에 따른 투명 표시 장치는 제1 방향으로 연장되고 이격 배치된 복수의 제1 신호 라인들, 제2 방향으로 연장되고 이격 배치된 복수의 제2 신호 라인들, 인접한 2개의 제1 신호 라인들 사이 및 인접한 2개의 제2 신호 라인들 사이에 구비된 투과부, 및 제1 신호 라인 및 제2 신호 라인이 교차하는 교차 영역을 중심으로 배치된 제1 화소 및 제2 화소를 포함한다. 제1 화소는 삼각 형상을 가지고, 제2 화소는 제1 신호 라인 및 제2 신호 라인 중 하나를 사이에 두고 제1 화소와 대칭되는 삼각 형상을 가진다.

본 발명의 다른 실시예에 따른 투명 표시 장치는 제1 방향으로 연장되고 이격 배치된 복수의 제1 신호 라인들, 제2 방향으로 연장되고 이격 배치된 복수의 제2 신호 라인들, 인접한 2개의 제1 신호 라인들 사이 및 인접한 2개의 제2 신호 라인들 사이에 구비된 투과부, 및 제1 신호 라인 및 제2 신호 라인이 교차하는 교차 영역을 중심으로 배치되고, 제2 신호 라인을 사이에 두고 대칭되는 제1 화소 및 제2 화소를 포함한다. 제1 화소 및 제2 화소 각각은 4개의 서브 화소들을 포함한다.

본 발명은 2개의 화소가 하나의 투과부와 대응될 수 있다. 이에 따라, 본 발명은 투과부의 총 면적이 증가되고, 투과도를 향상시킬 수 있다.

또한, 본 발명은 2개의 화소가 서로 대칭되는 삼각 형상을 가지도록 함으로써, 투과부의 외곽 길이를 줄일 수 있다. 더 나아가, 본 발명은 화소의 모서리 각도를 60°로 형성함으로써, 투과부의 외곽 길이를 최소화시킬 수 있다. 이에 따라, 본 발명은 블랙 매트릭스가 형성되는 영역, 즉, 비발광 영역을 감소시킬 수 있으며, 투과도를 향상시킬 수 있다.

또한, 본 발명은 제1 신호 라인 및 제2 신호 라인이 교차하는 교차 영역을 중심으로 복수의 서브 화소들이 모여서 배치됨으로써, 화질 선명도 및 가독성을 향상시킬 수 있다.

또한, 본 발명은 적어도 하나 이상의 트랜지스터가 구비된 제1 회로 영역 및 커패시터가 구비된 제2 회로 영역이 신호 라인들과 중첩되지 않도록 배치될 수 있다. 이에 따라, 본 발명은 트랜지스터, 커패시터 및 신호라인들 간에 기생캡이 발생하는 것을 방지할 수 있다.

또한, 본 발명은 제1 회로 영역을 교차 영역에 근접하게 배치함으로써, 트랜지스터와 신호 라인을 연결하는 연결라인의 길이를 최소화시킬 수 있다. 이에 따라, 본 발명은 신호 라인으로부터 전달되는 전압이 저항에 의하여 손실되는 것을 감소시킬 수 있다.

또한, 본 발명은 커패시터를 제1 회로 영역과 투과부 사이에 배치하고, 제1 회로 영역 및 신호 라인들을 제외한 영역에 최대한 넓은 면적을 가지도록 구비할 수 있다. 이에 따라, 본 발명은 커패시터의 용량을 최대한 확보할 수 있으며, 이로 인하여, 휘도를 향상시킬 수 있다.

또한, 본 발명은 커패시터의 투과부를 바라보는 측의 모양에 의하여 투과부의 형상이 결정될 수 있다. 이에 따라, 본 발명은 투과도 손실없이 투과부의 설계 자유도가 보장될 수 있다.

본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
도 2는 투명 표시 패널을 개략적으로 보여주는 평면도이다.
도 3은 도 2의 A영역에 구비된 화소의 일 실시예를 개략적으로 보여주는 도면이다.
도 4는 화소의 형상을 구체적으로 설명하기 위한 도면이다.
도 5는 삼각형 모서리 각도 별로 동일 면적 당 둘레길이 비율을 보여주는 그래프이다.
도 6은 도 3의 B영역에서 트랜지스터 및 커패시터를 개략적으로 보여주는 도면이다.
도 7은 도 3의 B영역에서 제1 전극을 개략적으로 보여주는 도면이다.
도 8은 도 3의 I-I'의 일 예를 보여주는 단면도이다.
도 9는 도 2의 A영역에 구비된 화소의 다른 실시예를 개략적으로 보여주는 도면이다.
도 10은 도 2의 A영역에 구비된 화소의 또 다른 실시예를 개략적으로 보여주는 도면이다.
도 11은 도 2의 A영역에 구비된 화소의 또 다른 실시예를 개략적으로 보여주는 도면이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.

'적어도 하나'의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ''제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나''의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.

본 명세서의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하에서는 본 발명에 따른 투명 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 1는 본 발명의 일 실시예에 따른 투명 표시 장치를 보여주는 사시도이고, 도 2는 투명 표시 패널을 개략적으로 보여주는 평면도이다.

이하에서, X축은 게이트 라인과 나란한 방향을 나타내고, Y축은 데이터 라인과 나란한 방향을 나타내며, Z축은 투명 표시 장치(100)의 높이 방향을 나타낸다.

본 발명의 일 실시예에 따른 투명 표시 장치(100)는 유기 발광 표시 장치(Organic Light Emitting Display)로 구현된 것을 중심으로 설명하였으나, 액정 표시 장치(Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 퀀텀닷 발광표시장치 (QLED: Quantum dot Light Emitting Display) 또는 전기 영동 표시 장치(Electrophoresis display)로도 구현될 수 있다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 투명 표시 장치(100)는 투명 표시 패널(110), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(210), 연성필름(220), 회로보드(230), 및 타이밍 제어부(240)를 포함한다.

투명 표시 패널(110)은 서로 마주보는 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)은 플라스틱 필름(plastic film), 유리 기판(glass substrate), 또는 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름일 수 있다. 이러한 제1 기판(111)과 제2 기판(112)은 투명한 재료로 이루어질 수 있다.

투명 표시 패널(110)은 화소(P1, P2)들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다.

표시 영역(DA)에는 제1 신호 라인들(SL1), 제2 신호 라인들(SL2) 및 화소들(P)이 구비될 수 있으며, 비표시 영역(NDA)에는 패드들이 배치된 패드 영역(PA) 및 적어도 하나의 게이트 구동부(205)가 구비될 수 있다.

제1 신호 라인들(SL1)은 제1 방향(X축 방향)으로 연장될 수 있으며, 표시 영역(DA)에서 제2 신호 라인들(SL2)과 교차될 수 있다. 제2 신호 라인들(SL2)은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 연장될 수 있다. 화소들(P)은 제1 신호 라인(SL1)과 제2 신호 라인(SL2)이 교차하는 영역에 구비되며, 소정의 광을 방출하여 화상을 표시한다.

게이트 구동부(205)는 게이트 라인에 접속되어 게이트 신호들을 공급한다. 이러한 게이트 구동부(205)는 투명 표시 패널(110)의 표시 영역(DA)의 일측 또는 양측 바깥쪽의 비표시 영역(NDA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 게이트 구동부(205)는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 투명 표시 패널(110)의 표시 영역(DA)의 일측 또는 양측 바깥쪽의 비표시 영역(NDA)에 부착될 수도 있다.

일 예로, 게이트 구동부(205)는 도 2에 도시된 바와 같이 표시 영역(DA)의 제1 측 바깥쪽의 비표시 영역(NDA)에 형성된 제1 게이트 구동부(205a) 및 표시 영역(DA)의 제1 측과 마주보는 제2 측 바깥쪽의 비표시 영역(NDA)에 형성된 제2 게이트 구동부(205b)를 포함할 수 있으나, 반드시 이에 한정되지는 않는다.

소스 드라이브 IC(210)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on panel) 방식으로 연성필름(220)에 실장될 수 있다.

투명 표시 패널(110)의 패드 영역(PA)에는 전원 패드들, 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(220)에는 패드들과 소스 드라이브 IC(210)를 연결하는 배선들, 패드들과 회로보드(230)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(220)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(220)의 배선들이 연결될 수 있다.

도 3은 도 2의 A영역에 구비된 화소의 일 실시예를 개략적으로 보여주는 도면이고, 도 4는 화소의 형상을 구체적으로 설명하기 위한 도면이며, 도 5는 삼각형 모서리 각도 별로 동일 면적 당 둘레길이 비율을 보여주는 그래프이다.

도 3 내지 도 5를 참조하면, 투명 표시 패널(110)은 화소(P)들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다.

표시 영역(DA)은 도 3에 도시된 바와 같이 투과부(TA)와 비투과부를 포함한다. 투과부(TA)는 외부로부터 입사되는 빛의 대부분을 통과시키는 영역이고, 비투과부는 외부로부터 입사되는 빛의 대부분을 투과시키기 않는 영역이다. 일 예로, 투과부(TA)는 광 투과율이 α%, 예컨대, 90% 보다 큰 영역이고, 비투과부는 광 투과율이 β%, 예컨대, 50% 보다 작은 영역일 수 있다. 이때, α 는 β 보다 큰 값이다. 투명 표시 패널(110)은 투과부(TA)들로 인해 투명 표시 패널(110)의 배면(背面)에 위치한 사물 또는 배경을 볼 수 있다.

비투과부에는 제1 신호 라인(SL1), 제2 신호 라인(SL2) 및 화소(P)가 구비될 수 있다.

제1 신호 라인(SL1)은 표시 영역(DA)에서 제1 방향(X축 방향)으로 연장될 수 있다. 복수의 제1 신호 라인들(SL1)은 서로 이격 배치될 수 있다. 일 예로, 제1 신호 라인(SL1)은 게이트 라인을 포함할 수 있다. 이때, 제1 신호 라인(SL1)은 2개의 게이트 라인을 포함할 수 있다. 예컨대, 제1 신호 라인(SL1)은 제1 화소(P1)에 포함된 복수의 서브 화소들(SP1, SP2, SP3, SP4)에 게이트 신호를 공급하는 제1 게이트 라인, 및 제2 화소(P2)에 포함된 복수의 서브 화소들(SP1, SP2, SP3, SP4)에 게이트 신호를 공급하는 제2 게이트 라인을 포함할 수 있다. 제1 및 제2 게이트 라인은 제1 화소(P1) 및 제2 화소(P2) 사이에 구비될 수 있다.

제2 신호 라인(SL2)은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 연장될 수 있으며, 표시 영역(DA)에서 제1 신호 라인(SL1)과 교차될 수 있다. 복수의 제2 신호 라인들(SL2)은 서로 이격 배치될 수 있다.

제2 신호 라인(SL2)은 복수의 라인들을 포함할 수 있다. 일 예로, 제2 신호 라인(SL2)은 화소 전원 라인(VDD), 공통 전원 라인(VSS), 레퍼런스 라인(REF), 데이터 라인들(D1, D2, D3, D4) 중 적어도 하나를 포함할 수 있다.

화소 전원 라인(VDD)은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4) 각각의 구동 트랜지스터에 제1 전원을 공급할 수 있다. 공통 전원 라인(VSS)은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4)의 캐소드 전극에 제2 전원을 공급할 수 있다. 이때, 제2 전원은 서브 화소들(SP1, SP2, SP3, SP4)에 공통적으로 공급하는 공통 전원일 수 있다. 레퍼런스 라인(VREF)은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4) 각각의 구동 트랜지스터에 초기화 전압(또는 센싱 전압)을 공급할 수 있다. 데이터 라인들(D1, D2, D3, D4) 각각은 서브 화소들(SP1, SP2, SP3, SP4)에 데이터 전압을 공급할 수 있다.

제2 신호 라인(SL2)이 화소 전원 라인(VDD), 공통 전원 라인(VSS), 레퍼런스 라인(REF) 및 데이터 라인(D1, D2, D3, D4)을 포함하는 경우, 레퍼런스 라인(REF) 및 화소 전원 라인(VDD)은 복수의 데이터 라인들(D1, D2, D3, D4) 중 어느 하나 및 공통 전원 라인(VSS) 사이에 배치될 수 있다. 예컨대, 도 3에 도시된 바와 같이, 제1 데이터 라인(D1), 제2 데이터 라인(D2), 화소 전원 라인(VDD), 레퍼런스 라인(REF), 화소 전원 라인(VDD), 제3 데이터 라인(D3) 및 제4 데이터 라인(D4) 순으로 배치될 수 있다.

레퍼런스 라인(REF) 및 화소 전원 라인(VDD)은 화소(P)와 중첩되는 영역에서 분기되어 복수의 서브 화소들(SP1, SP2, SP3, SP4)과 연결될 수 있다. 구체적으로, 레퍼런스 라인(REF) 및 화소 전원 라인(VDD)은 복수의 서브 화소들(SP1, SP2, SP3, SP4)의 회로부와 연결되어, 각 서브 화소(SP1, SP2, SP3, SP4)에 기준 신호 또는 전원 신호를 공급할 수 있다.

이러한 레퍼런스 라인(REF) 및 화소 전원 라인(VDD)은 제2 신호 라인(SL2)이 형성되는 영역의 외곽에 배치되면, 분기된 지점에서 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각의 회로부까지의 연결 길이 간의 편차가 커지게 된다. 예컨대, 레퍼런스 라인(REF)이 제2 신호 라인(SL2)이 형성되는 영역의 가장 왼쪽에 배치된 경우, 분기된 지점에서 제2 신호 라인(SL2)의 오른쪽에 배치된 회로부까지의 연결 길이가 분기된 지점에서 제2 신호 라인(SL2)의 왼쪽에 배치된 회로부까지의 연결 길이 보다 많이 커질 수 있다. 이러한 경우, 제2 신호 라인(SL2)의 오른쪽에 배치된 회로부에 공급되는 신호와 제2 신호 라인(SL2)의 왼쪽에 배치된 회로부에 공급되는 신호 간에 차이가 발생할 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 레퍼런스 라인(REF) 및 화소 전원 라인(VDD)을 복수의 데이터 라인들(D1, D2, D3, D4) 중 어느 하나 및 공통 전원 라인(VSS) 사이, 즉, 중간 영역에 배치할 수 있다. 즉, 레퍼런스 라인(REF) 및 화소 전원 라인(VDD)은 분기된 지점에서 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각의 회로부까지의 연결 길이 간의 편차를 최소화시킬 수 있다. 이를 통해, 레퍼런스 라인(REF) 및 화소 전원 라인(VDD)은 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각의 회로부에 균등하게 신호를 공급할 수 있다.

인접한 제1 신호 라인들(SL1) 사이에는 투과부(TA)가 배치될 수 있다. 또한, 인접한 제2 신호 라인들(SL2) 사이에는 투과부(TA)가 배치될 수 있다. 즉, 투과부(TA)는 2개의 제1 신호 라인들(SL1) 및 2개의 제2 신호 라인들(SL2)에 의하여 둘러싸일 수 있다.

화소들(P)은 제1 신호 라인(SL1)과 제2 신호 라인(SL2)이 교차하는 교차 영역(IA)에 구비되며, 소정의 광을 방출하여 화상을 표시한다. 발광 영역(EA)은 화소(P)에서 광을 발광하는 영역에 해당할 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인(SL1)과 제2 신호 라인(SL2)이 교차하는 교차 영역(IA)에 2개의 화소가 구비될 수 있다. 구체적으로, 투명 표시 패널(110)은 도 3에 도시된 바와 같이 제1 신호 라인(SL1)과 제2 신호 라인(SL2)이 교차하는 교차 영역(IA)을 중심으로 배치된 제1 화소(P1) 및 제2 화소(P2)를 포함할 수 있다.

제1 화소(P1) 및 제2 화소(P2) 각각은 도 3에 도시된 바와 같이 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)를 포함할 수 있다.

제1 서브 화소(SP1)는 제1 색 광을 방출하는 제1 발광 영역(EA1)을 포함할 수 있으며, 제2 서브 화소(SP2)는 제2 색 광을 방출하는 제2 발광 영역(EA2)을 포함할 수 있다. 제3 서브 화소(SP3)는 제3 색 광을 방출하는 제3 발광 영역(EA3)을 포함할 수 있으며, 제4 서브 화소(SP4)는 제4 색 광을 발광하는 제4 발광 영역(EA4)을 포함할 수 있다.

일 예로, 제1 내지 제4 발광 영역들(EA1, EA2, EA3, EA4)은 모두 서로 다른 색의 광을 방출할 수 있다. 예컨대, 제1 발광 영역(EA1)은 적색 광을 방출할 수 있으며, 제2 발광 영역(EA2)은 녹색 광을 방출할 수 있다. 제3 발광 영역(EA3)은 청색 광을 방출할 수 있으며, 제4 발광 영역(EA4)은 백색 광을 방출할 수 있다. 그러나, 반드시 이에 한정되지는 않는다.

다른 예로, 제1 내지 제4 발광 영역들(EA1, EA2, EA3, EA4) 중 적어도 둘은 동일한 색의 광을 방출할 수 있다. 예컨대, 제1 발광 영역(EA1) 및 제2 발광 영역(EA2)은 녹색 광을 방출할 수 있으며, 제3 발광 영역(EA3)은 적색 광을 방출할 수 있으며, 제4 발광 영역(EA4)은 청색 광을 방출할 수 있다. 그러나, 반드시 이에 한정되지는 않는다. 또한, 각각의 서브 화소(SP1, SP2, SP3, SP4)의 배열 순서는 다양하게 변경될 수 있다.

이하에서는 설명의 편의를 위하여, 제1 서브 화소(SP1)가 적색 광을 방출하는 적색 서브 화소이고, 제2 서브 화소(SP2)가 녹색 광을 방출하는 녹색 서브 화소이며, 제3 서브 화소(SP3)가 청색 광을 방출하는 청색 서브 화소이며, 제4 서브 화소(SP4)가 백색 광을 방출하는 백색 서브 화소인 것으로 설명하도록 한다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소(P1) 및 제2 화소(P2) 각각에 포함된 서브 화소들(SP1, SP2, SP3, SP4)의 배열 순서가 서로 상이할 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 동일한 색 광을 방출하는 서브 화소들 간의 이격거리를 고려하여 제1 화소(P1) 및 제2 화소(P2) 각각에서 서브 화소들(SP1, SP2, SP3, SP4)이 배치될 수 있다.

구체적으로, 동일한 색 광을 방출하는 서브 화소들(SP1, SP2, SP3, SP4)은 제1 방향에서의 제1 이격거리가 일정하도록 배치될 수 있다. 여기서, 제1 이격거리는 제1 방향으로 인접하고 동일한 색 광을 방출하는 서브 화소들 각각의 중심점이 이격된 거리를 나타낸다. 그리고, 중심점은 각변의 중간을 이은 직선의 교점을 나타낼 수 있다. 이를 위하여, 제1 방향으로 인접한 제1 화소(P1)들은 서브 화소들(SP1, SP2, SP3, SP4)의 배열 순서가 동일할 수 있다. 또한, 제1 방향으로 인접한 제2 화소(P2)들은 서브 화소들(SP1, SP2, SP3, SP4)의 배열 순서가 동일할 수 있다.

한편, 동일한 색 광을 방출하는 서브 화소들(SP1, SP2, SP3, SP4)은 제2 방향에서의 이격거리가 제1 방향에서의 제1 이격거리와 근접하도록 배치될 수 있다. 여기서, 제2 이격거리는 제2 방향으로 인접하고 동일한 색 광을 방출하는 서브 화소들 각각의 중심점이 이격된 거리를 나타낸다.

이를 위하여, 제2 방향으로 인접한 제1 화소(P1)와 제2 화소(P2)는 서브 화소들(SP1, SP2, SP3, SP4)의 배열 순서가 상이할 수 있다. 이에 따라, 제1 화소(P1)과 제2 화소(P2)는 동일한 색 광을 방출하는 서브 화소들(SP1, SP2, SP3, SP4)의 형상 및 발광 면적 중 적어도 하나가 상이할 수 있다.

예컨대, 제1 화소(P1)는 제1 서브 화소(SP1)가 제2 신호 라인(SL2)의 좌측에 배치되고 상대적으로 제1 신호 라인(SL1)에 가까운 영역에 배치될 수 있다. 반면, 제2 화소(P2)는 제1 서브 화소(SP1)가 제2 신호 라인(SL2)의 우측에 배치되고 상대적으로 제1 신호 라인(SL1)에서 먼 영역에 배치될 수 있다. 제2 화소(P2)의 제1 서브 화소(SP1)가 제2 신호 라인(SL2)의 좌측에 배치되거나, 상대적으로 제1 신호 라인(SL1)에서 가까운 영역에 배치되는 경우, 제2 방향에서의 이격거리와 제1 방향에서의 제1 이격거리 간의 차이가 너무 커질 수 있다. 또한, 제2 방향에서의 이격거리들 간의 차이도 너무 커질 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 동일한 색 광을 방출하는 서브 화소들(SP1, SP2, SP3, SP4) 간의 제2 방향에서의 이격거리와 제1 방향에서의 제1 이격거리 간의 차이를 최소화시킬 수 있다. 또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 동일한 색 광을 방출하는 서브 화소들(SP1, SP2, SP3, SP4) 간의 제2 방향에서의 이격거리들 간의 차이도 일정 범위 내가 될 수 있도록 할 수 있다. 일 실시예에 있어서, 동일한 색 광을 방출하는 서브 화소들(SP1, SP2, SP3, SP4)은 제1 방향에서의 제1 이격거리와 제2 방향에서의 제2 이격거리 간의 차이가 제1 이격거리의 10% 미만일 수 있다.

이러한 조건을 만족시키는 일 실시예로, 동일한 색 광을 방출하는 서브 화소들(SP1, SP2, SP3, SP4)은 제1 화소(P1) 및 제2 화소(P2)에서 대각선 방향으로 배치될 수 있다. 또한, 동일한 색 광을 방출하는 서브 화소들(SP1, SP2, SP3, SP4)은 제1 화소(P1)에서 제1 신호 라인(SL1)에 가까운 영역에 배치되었다면, 제2 화소(P2)에서 제1 신호 라인(SL1)에서 먼 영역에 배치될 수 있다.

이와 같은 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 동일한 색 광을 방출하는 서브 화소들(SP1, SP2, SP3, SP4) 간의 이격거리 편차를 줄임으로써, 화질이 저하되는 것을 방지할 수 있다.

한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소(P1) 및 제2 화소(P2)가 제1 신호 라인(SL1) 및 제2 신호 라인(SL2) 중 하나를 사이에 두고 대칭될 수 있다. 일 예로, 제1 화소(P1) 및 제2 화소(P2)는 제1 신호 라인(SL1)을 사이에 두고 대칭될 수 있다. 도 3에서는 제1 화소(P1) 및 제2 화소(P2)가 제1 신호 라인(SL1)을 사이에 두고 대칭되는 것으로 설명하고 있으나, 반드시 이에 한정되지는 않는다. 다른 예로, 제1 화소(P1) 및 제2 화소(P2)는 제2 신호 라인(SL2)을 사이에 두고 대칭될 수도 있다.

이하에서는 설명의 편의를 위하여, 제1 화소(P1) 및 제2 화소(P2)가 제1 신호 라인(SL1)을 사이에 두고 대칭되는 것으로 설명하도록 한다.

한편, 제1 화소(P1)는 삼각 형상을 가지고, 제2 화소(P2)는 제1 신호 라인(SL1)을 사이에 두고 제1 화소(P1)와 대칭되는 삼각 형상을 가질 수 있다.

이러한 경우, 제1 화소(P1) 및 제2 화소(P2) 각각은 도 4에 도시된 바와 같이 제1 신호 라인(SL1)과 나란한 제1 측(S1)과 투과부(TA)를 바라보는 제2 측(S2) 및 제3 측(S3)을 포함할 수 있다. 즉, 제1 화소(P1) 및 제2 화소(P2) 각각은 제1 측(S1), 제2 측(S2) 및 제3 측(S3)으로 이루어진 삼각 형상을 가질 수 있다.

일 실시예에 있어서, 제2 측(S2) 및 제3 측(S3) 각각은 제1 측(S1)과 60°를 이룰 수 있다. 즉, 제1 화소(P1) 및 제2 화소(P2) 각각은 정삼각형일 수 있다. 도 5에는 삼각형의 모서리 각도 별 동일 면적 당 둘레길이의 비율을 나타낸다. 도 5를 참조하면, 삼각형의 모서리 각도가 60°일 때 동일 면적 당 둘레길이의 비율이 가장 작은 값을 가진다는 것을 알 수 있다. 이를 통해, 동일 면적을 가진 삼각형들 중 정삼각형이 둘레길이가 가장 작다는 것을 알 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소(P1, P2)의 모서리 각도(θ1)를 60°로 형성함으로써, 둘레 길이가 가장 작은 화소(P1, P2)를 가질 수 있다.

비투과부(NTA)에는 발광 영역(EA)과 비발광 영역(NEA)을 포함할 수 있다.

발광 영역(EA)에는 복수의 서브 화소들(SP1, SP2, SP3, SP4)이 구비되어 소정의 색 광이 방출될 수 있으며, 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각에 구비된 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3) 및 제4 발광 영역(EA4)을 포함할 수 있다.

비발광 영역(NEA)은 광이 방출되지 않을 수 있으며, 제1 비발광 영역(NEA1), 제2 비발광 영역(NEA2) 및 제3 비발광 영역(NEA3)를 포함할 수 있다. 일 실시예에 있어서, 비발광 영역(NEA)은 제4 비발광 영역(NEA4) 및 제5 비발광 영역(NEA5) 중 적어도 하나를 더 포함할 수 있다.

제1 비발광 영역(NEA1)은 제1 화소(P1)와 제2 화소(P2) 사이에서 제1 신호 라인(SL1)을 따라 구비될 수 있다. 제1 비발광 영역(NEA1)의 일측 및 타측 각각에는 서로 다른 색 광을 방출하는 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)가 배치될 수 있다.

구체적으로, 제1 비발광 영역(NEA1)은 제1 화소(P1)와 제2 화소(P2) 사이에 구비되어 있으므로, 일측에 제1 화소(P1)가 구비되고 타측에 제2 화소(P2)가 구비될 수 있다. 즉, 제1 비발광 영역(NEA1)의 일측에는 제1 화소(P1)에 포함된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)가 구비되며, 타측에는 제2 화소(P2)에 포함된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)가 구비될 수 있다.

제2 비발광 영역(NEA2)은 제2 신호 라인(SL2)을 따라 구비될 수 있다. 제2 비발광 영역(NEA2)의 일측 및 타측 각각에는 제1 비발광 영역(NEA1)과 같이 서로 다른 색 광을 방출하는 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)가 배치될 수 있다.

그러나, 제2 비발광 영역(NEA2)은 제1 비발광 영역(NEA1)과 달리 제1 화소(P1) 및 제2 화소(P2) 각각의 내부를 지나가도록 구비될 수 있다. 이에 따라, 제2 비발광 영역(NEA2)의 일측에는 제1 화소(P1)의 일부 및 제2 화소(P2)의 일부가 배치되고, 타측에는 제1 화소(P1)의 나머지 및 제2 화소(P2)의 나머지가 배치될 수 있다. 일 예로, 제2 비발광 영역(NEA2)의 일측에는 제1 화소(P1)의 제1 서브 화소(SP1), 제2 서브 화소(SP2)와 제2 화소(P2)의 제3 서브 화소(SP3), 제4 서브 화소(SP4)가 배치될 수 있다. 제2 비발광 영역(NEA2)의 일측에는 제1 화소(P1)의 제3 서브 화소(SP3), 제4 서브 화소(SP4)와 제2 화소(P2)의 제1 서브 화소(SP1), 제2 서브 화소(SP2)가 배치될 수 있다.

제3 비발광 영역(NEA3)은 제2 비발광 영역(NEA2)의 일측에 배치된 서브 화소들(SP1, SP2, SP3, SP4) 사이 및 제2 비발광 영역(NEA2)의 타측에 배치된 서브 화소들(SP1, SP2, SP3, SP4) 사이에 구비될 수 있다.

제3 비발광 영역(NEA3)은 제2 비발광 영역(NEA2)에서 분기되어 투과부(TA) 방향으로 연장될 수 있다. 이때, 제3 비발광 영역(NEA3)은 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)에 대하여 경사를 가질 수 있다.

구체적으로, 제3 비발광 영역(NEA3)은 도 4에 도시된 바와 같이 화소(P1, P2)의 제2 측(S2) 또는 제3 측(S3)의 일 지점에서 제2 비발광 영역(NEA2)까지 형성될 수 있다. 이때, 제3 비발광 영역(NEA3)은 화소(P1, P2)의 제2 측(S2) 또는 제3 측(S3)과 수직하도록 형성될 수 있다. 이러한 경우, 화소(P1, P2)의 제2 측(S2) 또는 제3 측(S3)의 일 지점에서 제2 비발광 영역(NEA2)까지의 길이가 가장 짧아지므로, 제3 비발광 영역(NEA3)은 화소(P1, P2)의 제2 측(S2) 또는 제3 측(S3)과 수직하도록 형성됨으로써, 최소 길이를 가질 수 있다.

제3 비발광 영역(NEA3)은 화소(P1, P2)의 제2 측(S2) 또는 제3 측(S3)과 수직하는 경우 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)에 대하여 경사를 가질 수 있다. 화소(P1, P2)가 정삼각형인 경우, 제3 비발광 영역(NEA3)은 제1 신호 라인(SL1)와의 각도(θ2)가 30°를 이루고, 제2 신호 라인(SL2)와의 각도가 60°를 이룰 수 있다.

제4 비발광 영역(NEA4)은 하나의 서브 화소(SP1, SP2, SP3, SP4) 내에 구비될 수 있다. 일 실시예에 있어서, 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각은 제1 서브 발광 영역(SEA1) 및 제2 서브 발광 영역(SEA2)로 이루어진 발광 영역(EA1, EA2, EA3, EA4)를 포함할 수 있다. 이러한 경우, 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각의 제1 서브 발광 영역(SEA1) 및 제2 서브 발광 영역(SEA2) 사이에는 광이 발광하지 않는 제4 비발광 영역(NEA4)이 구비될 수 있다.

제4 비발광 영역(NEA4)은 제2 비발광 영역(NEA2)에서 분기되어 투과부(TA) 방향으로 연장될 수 있다. 이때, 제4 비발광 영역(NEA4)은 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)에 대하여 경사를 가질 수 있다.

구체적으로, 제4 비발광 영역(NEA4)은 도 4에 도시된 바와 같이 화소(P1, P2)의 제2 측(S2) 또는 제3 측(S3)의 일 지점에서 제2 비발광 영역(NEA2)까지 형성될 수 있다. 이때, 제4 비발광 영역(NEA4)은 화소(P1, P2)의 제2 측(S2) 또는 제3 측(S3)과 수직하도록 형성될 수 있다. 이러한 경우, 화소(P1, P2)의 제2 측(S2) 또는 제3 측(S3)의 일 지점에서 제2 비발광 영역(NEA2)까지의 길이가 가장 짧아지므로, 제4 비발광 영역(NEA4)은 화소(P1, P2)의 제2 측(S2) 또는 제3 측(S3)과 수직하도록 형성됨으로써, 최소 길이를 가질 수 있다.

제4 비발광 영역(NEA4)은 화소(P1, P2)의 제2 측(S2) 또는 제3 측(S3)과 수직하는 경우 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)에 대하여 경사를 가질 수 있다. 화소(P1, P2)가 정삼각형인 경우, 제4 비발광 영역(NEA4)은 제1 신호 라인(SL1)와의 각도(θ3)가 30°를 이루고, 제2 신호 라인(SL2)와의 각도가 60°를 이룰 수 있다. 이러한 제4 비발광 영역(NEA4)은 제3 비발광 영역(NEA3)과 평행하게 구비될 수 있다.

제5 비발광 영역(NEA5)은 화소들(P1, P2) 각각과 투과부(TA) 사이에 구비될 수 있다. 제5 비발광 영역(NEA5)은 제1 화소(P1) 및 제2 화소(P2) 각각의 제2 측(S2) 및 제3 측(S3)을 따라 구비될 수 있다. 일 실시예에 있어서, 제5 비발광 영역(NEA5)은 제1 화소(P1) 및 제2 화소(P2) 각각의 제4 서브 화소(SP4)와 투과부(TA) 사이에는 구비되지 않을 수 있다.

비발광 영역(NEA)에는 블랙 매트릭스(BM)이 구비될 수 있다. 블랙 매트릭스(BM)은 제1 블랙 매트릭스(BM1) 및 제2 블랙 매트릭스(BM2)를 포함할 수 있다.

제1 블랙 매트릭스(BM1)는 제1 비발광 영역(NEA1), 제2 비발광 영역(NEA2) 및 제3 비발광 영역(NEA3)에 구비될 수 있다. 제1 블랙 매트릭스(BM1)는 복수의 서브 화소들(SP1, SP2, SP3, SP4) 사이에 구비되어, 복수의 서브 화소들(SP1, SP2, SP3, SP4) 간에 혼색이 발생하는 것을 방지할 수 있다.

제2 블랙 매트릭스(BM2)는 제5 비발광 영역(NEA5)에 구비될 수 있다. 제2 블랙 매트릭스(BM2)는 화소(P1, P2)에 포함된 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각과 투과부(TA) 사이에 구비되어, 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각에서 발생한 광이 시야각에 따라 다른 색 광으로 보이는 것을 방지할 수 있다. 일 실시예에 있어서, 제2 블랙 매트릭스(BM2)는 제4 서브 화소(SP4)와 투과부(TA) 사이에 구비되지 않을 수 있다. 제4 서브 화소(SP4)가 백색 광을 발광하는 백색 화소인 경우, 제4 서브 화소(SP4)에서 발생한 백색 광은 시야각에 따라 달라지지 않는다. 이에, 제2 블랙 매트릭스(BM2)를 제4 서브 화소(SP4)와 투과부(TA) 사이에 구비하지 않음으로써, 투과도를 향상시키고, 제2 블랙 매트릭스(BM2)에 의한 광 손실을 줄일 수 있다.

블랙 매트릭스(BM)는 광을 차단 또는 흡수하는 물질로 이루어지므로, 블랙 매트릭스(BM)가 형성된 영역에서는 서브 화소들(SP1, SP2, SP3, SP4)에서 발생한 광이 통과되지 않고 외부로부터 입사된 광도 투과되지 않을 수 있다. 이에 따라, 블랙 매트릭스(BM)가 형성된 영역은 광이 방출되지 않는 비발광 영역(NEA)에 해당한다.

블랙 매트릭스(BM)는 광을 차단 또는 흡수하므로, 투명 표시 패널(110)의 투과도에 큰 영향을 줄 수 있다. 구체적으로, 투명 표시 패널(110)은 블랙 매트릭스(BM)가 형성된 영역, 즉, 비발광 영역(NEA)이 증가할수록 투과도가 감소할 수 있다. 반면, 투명 표시 패널(110)은 비발광 영역(NEA)이 감소할수록 투과도가 증가할 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 블랙 매트릭스(BM)가 형성된 영역을 감소시키기 위한 화소(P) 구조를 가진다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 교차 영역(IA)에 2개의 화소가 대칭되도록 구비될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 2개의 화소, 제1 화소(P1) 및 제2 화소(P2)가 하나의 투과부(TA)와 대응될 수 있다. 이와 같은 투명 표시 패널(110)은 투과부(TA)의 총 면적이 증가되므로, 투과도를 향상시킬 수 있다.

또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소(P)와 투과부(TA)가 일 대 일로 대응되는 투명 표시 패널 보다 투과부(TA)의 총 외곽 길이가 작아질 수 있다.

또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소(P1) 및 제2 화소(P2) 각각이 동일 면적을 가진 삼각형들 중 둘레길이가 가장 작은 정삼각형을 가지도록 형성할 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소(P1, P2)의 모서리 각도를 60°로 형성함으로써, 둘레 길이가 가장 작은 화소(P1, P2)를 가질 수 있다.

상술한 바를 고려하면, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과부(TA)의 외곽 길이를 최소화시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과부(TA)의 외곽을 따라 형성되는 제2 블랙 매트릭스(BM2)의 총 면적을 최소화시킬 수 있고, 투과도를 향상시킬 수 있다.

또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제3 비발광 영역(NEA3)이 화소(P1, P2)의 제2 측(S2) 또는 제3 측(S3)과 수직되도록 형성함으로써, 제3 비발광 영역(NEA3)의 길이를 최소화시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제3 비발광 영역(NEA3)에 형성되는 제1 블랙 매트릭스(BM1)의 총 면적을 줄일 수 있고, 투과도를 향상시킬 수 있다.

또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제4 비발광 영역(NEA4)이 화소(P1, P2)의 제2 측(S2) 또는 제3 측(S3)과 수직되도록 형성함으로써, 제4 비발광 영역(NEA4)의 길이를 최소화시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 발광 영역(EA)이 제1 서브 발광 영역(SEA1) 및 제2 서브 발광 영역(SEA2)으로 나누어지더라도, 제4 비발광 영역(NEA4)에 의한 발광 영역(EA)의 손실을 최소화시킬 수 있다.

또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소(P1) 및 제2 화소(P2)를 제1 신호 라인(SL1)과 제2 신호 라인(SL2)이 교차하는 교차 영역(IA)에 구비하고, 제1 화소(P1) 및 제2 화소(P2)가 교차 영역(IA)을 중심으로 배치된 복수의 서브 화소들(SP1, SP2, SP3, SP4)을 포함하는 것을 특징으로 한다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소(P1) 및 제2 화소(P2)에 포함된 복수의 서브 화소들(SP1, SP2, SP3, SP4)이 교차 영역(IA)을 중심으로 모여서 배치됨으로써, 화질 선명도 및 가독성을 향상시킬 수 있다.

이하에서는 도 6 내지 도 8을 참조하여 화소(P)의 구성에 대하여 보다 구체적으로 설명하도록 한다.

도 6은 도 3의 B영역에서 트랜지스터 및 커패시터를 개략적으로 보여주는 도면이고, 도 7은 도 3의 B영역에서 제1 전극을 개략적으로 보여주는 도면이며, 도 8은 도 3의 I-I'의 일 예를 보여주는 단면도이다.

도 6 내지 도 8을 참조하면, 제1 화소(P1) 및 제2 화소(P2) 각각은 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)를 포함할 수 있다. 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각은 적어도 하나 이상의 트랜지스터(TR1, TR2, TR3) 및 커패시터(CST)를 포함하는 회로 소자 및 발광 소자를 포함할 수 있다.

적어도 하나 이상의 트랜지스터는 구동 트랜지스터(TR1), 스위칭 트랜지스터(TR2) 및 센싱 트랜지스터(TR3)를 포함할 수 있다.

스위칭 트랜지스터(TR2)는 게이트 라인에 공급되는 게이트 신호에 따라 스위칭되어 데이터 라인으로부터 공급되는 데이터 전압을 커패시터(CST)에 충전한다.

센싱 트랜지스터(TR3)는 센싱 신호에 따라 화질 저하의 원인이 되는 구동 트랜지스터(TR1)의 문턱 전압 편차를 센싱하는 역할을 한다.

구동 트랜지스터(TR1)는 커패시터(CST)에 충전된 데이터 전압에 따라 스위칭되어 화소 전원 라인(VDD)에서 공급되는 전원으로부터 데이터 전류를 생성하여 서브 화소(SP1, SP2, SP3, SP4)의 제1 전극(120)에 공급하는 역할을 한다.

구동 트랜지스터(TR1)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함하고, 커패시터(CST)는 제1 커패시터 전극(CSTE1), 제2 커패시터 전극(CSTE2) 및 제3 커패시터 전극(CSTE3)을 포함할 수 있다.

구체적으로, 제1 기판(111) 상에는 제1 커패시터 전극(CSTE1)이 구비될 수 있다. 제1 커패시터 전극(CSTE1)은 구동 트랜지스터(TR1)가 형성된 영역(TRA)에서 액티브층(ACT)으로 입사되는 외부광을 차단하기 위한 차광층으로서 역할을 할 수 있다. 제1 커패시터 전극(CSTE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

제1 커패시터 전극(CSTE1) 및 차광층(미도시) 상에는 버퍼막(BF)이 구비될 수 있다. 버퍼막(BF)은 투습에 취약한 제1 기판(111)을 통해 침투하는 수분으로부터 트랜지스터들(TR1, TR2, TR3) 및 커패시터(CST)를 보호하기 위한 것으로서, 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.

버퍼막(BF) 상에는 액티브층(ACT)이 구비될 수 있다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.

액티브층(ACT) 상에는 게이트 절연막(GI)이 구비될 수 있다. 게이트 절연막(GI)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.

게이트 절연막(GI) 상에는 게이트 전극(GE) 및 제2 커패시터 전극(CSTE2)이 구비될 수 있다. 제2 커패시터 전극(CSTE2)는 게이트 전극(GE)으로부터 연장될 수 있다. 게이트 전극(GE) 및 제2 커패시터 전극(CSTE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

도 8에서는 구동 트랜지스터(TR1)가 게이트 전극(GE)이 액티브층(ACT)의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않는다. 구동 트랜지스터(TR1)는 게이트 전극(GE)이 액티브층(ACT)의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극(GE)이 액티브층(ACT)의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수도 있다.

게이트 전극(GE) 및 제2 커패시터 전극(CSTE2) 상에는 층간 절연막(ILD)이 구비될 수 있다. 층간 절연막(ILD)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.

층간 절연막(ILD) 상에는 소스 전극(SE), 드레인 전극(DE) 및 제3 커패시터 전극(CSTE3)이 구비될 수 있다. 제3 커패시터 전극(CSTE3)은 소스 전극(SE)으로부터 연장될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 게이트 절연막(GI)과 제1 층간 절연막들(ILD)을 관통하는 콘택홀을 통해 액티브층(ACT)에 접속될 수 있다.

소스 전극(SE), 드레인 전극(DE) 및 제3 커패시터 전극(CSTE3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

소스 전극(SE), 드레인 전극(DE) 및 제3 커패시터 전극(CSTE3) 상에는 구동 트랜지스터(TR1) 및 커패시터(CST)를 절연하기 위한 보호막(PAS)이 구비될 수 있다. 보호막(PAS)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.

도 8에서는 커패시터(CST)가 제1 커패시터 전극(CSTE1), 제2 커패시터 전극(CSTE2) 및 제3 커패시터 전극(CSTE3)을 포함하는 것으로 도시하고 있으나, 반드시 이에 한정되지 않는다. 커패시터(CST)는 제1 커패시터 전극(CSTE1), 제2 커패시터 전극(CSTE2) 및 제3 커패시터 전극(CSTE3) 중 적어도 둘 이상을 포함할 수 있다.

상술한 바와 같이 구성된 회로 소자는 도 6에 도시된 바와 같이 적어도 하나 이상의 트랜지스터(TR1, TR2, TR3)가 구비된 제1 회로 영역(TRA) 및 커패시터(CST)가 형성된 제2 회로 영역(CSTA)을 포함할 수 있다.

제1 회로 영역(TRA)은 제1 신호 라인(SL1)의 일측에 배치된 4개의 트랜지스터 영역(TRA1, TRA2, TRA3, TRA4) 및 제1 신호 라인(SL1)의 타측에 배치된 4개의 트랜지스터 영역(TRA5, TRA6, TRA7, TRA8)을 포함할 수 있다. 제1 신호 라인(SL1)의 일측에 배치된 4개의 트랜지스터 영역(TRA1, TRA2, TRA3, TRA4)은 제1 신호 라인(SL1)을 기준으로 제1 신호 라인(SL1)의 타측에 배치된 4개의 트랜지스터 영역(TRA5, TRA6, TRA7, TRA8)과 대칭되도록 구비될 수 있다.

이러한 제1 내지 제8 트랜지스터 영역(TRA1, TRA2, TRA3, TRA4, TRA5, TRA6, TRA7, TRA8) 각각에는 구동 트랜지스터(TR1), 스위칭 트랜지스터(TR2) 및 센싱 트랜지스터(TR3)이 구비될 수 있다.

제2 회로 영역(CSTA)는 제1 회로 영역(TRA)과 투과부(TA) 사이에 배치될 수 있다. 구체적으로, 제2 회로 영역(CSTA)는 제1 신호 라인(SL1)의 일측에서 제1 트랜지스터 영역(TRA1)과 투과부(TA) 사이에 배치된 제1 커패시터 영역(CSTA1), 제2 트랜지스터 영역(TRA2)과 투과부(TA) 사이에 배치된 제2 커패시터 영역(CSTA2), 제3 트랜지스터 영역(TRA3)과 투과부(TA) 사이에 배치된 제3 커패시터 영역(CSTA3) 및 제4 트랜지스터 영역(TRA4)과 투과부(TA) 사이에 배치된 제4 커패시터 영역(CSTA4)을 포함할 수 있다. 또한, 제2 회로 영역(CSTA)는 제1 신호 라인(SL1)의 타측에서 제5 트랜지스터 영역(TRA5)과 투과부(TA) 사이에 배치된 제5 커패시터 영역(CSTA5), 제6 트랜지스터 영역(TRA6)과 투과부(TA) 사이에 배치된 제6 커패시터 영역(CSTA6), 제7 트랜지스터 영역(TRA7)과 투과부(TA) 사이에 배치된 제7 커패시터 영역(CSTA7) 및 제8 트랜지스터 영역(TRA8)과 투과부(TA) 사이에 배치된 제8 커패시터 영역(CSTA8)을 포함할 수 있다.

제1 내지 제8 커패시터 영역(CSTA1, CSTA2, CSTA3, CSTA4, CSTA5, CSTA6, CSTA7, CSTA8) 각각에는 커패시터(CST)가 구비될 수 있다.

제1 트랜지스터 영역(TRA1)의 구동 트랜지스터(TR1)는 제1 커패시터 영역(CSTA1)의 커패시터(CST)에 충전된 데이터 전압에 따라 스위칭되어 화소 전원 라인(VDD)에서 공급되는 전원을 제1 화소(P1)의 제1 서브 화소(SP1)의 제1 전극(120)에 공급할 수 있다. 또한, 제2 트랜지스터 영역(TRA2)의 구동 트랜지스터(TR1)는 제2 커패시터 영역(CSTA2)의 커패시터(CST)에 충전된 데이터 전압에 따라 스위칭되어 화소 전원 라인(VDD)에서 공급되는 전원을 제1 화소(P1)의 제2 서브 화소(SP2)의 제1 전극(120)에 공급할 수 있다. 제3 트랜지스터 영역(TRA3)의 구동 트랜지스터(TR1)는 제3 커패시터 영역(CSTA3)의 커패시터(CST)에 충전된 데이터 전압에 따라 스위칭되어 화소 전원 라인(VDD)에서 공급되는 전원을 제1 화소(P1)의 제3 서브 화소(SP3)의 제1 전극(120)에 공급할 수 있다. 제4 트랜지스터 영역(TRA4)의 구동 트랜지스터(TR1)는 제4 커패시터 영역(CSTA4)의 커패시터(CST)에 충전된 데이터 전압에 따라 스위칭되어 화소 전원 라인(VDD)에서 공급되는 전원을 제1 화소(P1)의 제4 서브 화소(SP4)의 제1 전극(120)에 공급할 수 있다.

제5 트랜지스터 영역(TRA5)의 구동 트랜지스터(TR1)는 제5 커패시터 영역(CSTA5)의 커패시터(CST)에 충전된 데이터 전압에 따라 스위칭되어 화소 전원 라인(VDD)에서 공급되는 전원을 제2 화소(P2)의 제1 서브 화소(SP1)의 제1 전극(120)에 공급할 수 있다. 또한, 제6 트랜지스터 영역(TRA6)의 구동 트랜지스터(TR1)는 제6 커패시터 영역(CSTA6)의 커패시터(CST)에 충전된 데이터 전압에 따라 스위칭되어 화소 전원 라인(VDD)에서 공급되는 전원을 제2 화소(P2)의 제2 서브 화소(SP2)의 제1 전극(120)에 공급할 수 있다. 제7 트랜지스터 영역(TRA7)의 구동 트랜지스터(TR1)는 제7 커패시터 영역(CSTA7)의 커패시터(CST)에 충전된 데이터 전압에 따라 스위칭되어 화소 전원 라인(VDD)에서 공급되는 전원을 제2 화소(P2)의 제3 서브 화소(SP3)의 제1 전극(120)에 공급할 수 있다. 제8 트랜지스터 영역(TRA8)의 구동 트랜지스터(TR1)는 제8 커패시터 영역(CSTA8)의 커패시터(CST)에 충전된 데이터 전압에 따라 스위칭되어 화소 전원 라인(VDD)에서 공급되는 전원을 제2 화소(P2)의 제4 서브 화소(SP4)의 제1 전극(120)에 공급할 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 회로 영역(TRA) 및 제2 회로 영역(CSTA)이 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)과 중첩되지 않도록 배치될 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 적어도 하나 이상의 트랜지스터(TR1, TR2, TR3) 및 커패시터(CST)가 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)과 중첩되지 않음으로써, 중첩되는 전극 사이에 기생캡이 발생하는 것을 방지할 수 있다.

또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 회로 영역(TRA)이 제2 회로 영역(CSTA) 보다 교차 영역(IA)에 가깝게 배치될 수 있다. 제1 회로 영역(TRA)에 구비된 적어도 하나 이상의 트랜지스터(TR1, TR2, TR3)는 제1 신호 라인(SL1) 및 제2 신호 라인(SL2) 중 적어도 하나로부터 분기된 연결라인과 연결될 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 회로 영역(TRA)을 교차 영역(IA)에 근접하게 배치함으로써, 트랜지스터(TR1, TR2, TR3)와 신호 라인(SL1, SL2)을 연결하는 연결라인의 길이를 최소화시킬 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인(SL1) 또는 제2 신호 라인(SL2)으로부터 전달되는 전압이 저항에 의하여 손실되는 것을 최소화시킬 수 있다.

한편, 본 발명의 일 실시예에 투명 표시 패널(110)은 제2 회로 영역(CSTA)이 제1 회로 영역(TRA)과 투과부(TA) 사이에 배치될 수 있다. 이때, 투과부(TA)는 제2 회로 영역(CSTA)에 구비된 커패시터(CST)에 의하여 형상이 결정될 수 있다.

커패시터(CST)는 투과부(TA)를 바라보는 적어도 하나의 측이 화소(P)와 동일한 모양을 가질 수 있다. 구체적으로, 커패시터(CST)는 투과부(TA)를 바라보는 적어도 하나의 측이 제1 신호 라인(SL1) 및 제2 신호 라인(SL2) 각각에 대하여 경사를 가질 수 있다.

제1 내지 제8 커패시터 영역(CSTA1, CSTA2, CSTA3, CSTA4, CSTA5, CSTA6, CSTA7, CSTA8) 각각에 구비된 커패시터(CST)는 투과부(TA)를 바라보는 하나의 제1 측(CS1)을 포함할 수 있다.

커패시터(CST)의 제1 측(CS1)은 제1 신호 라인(SL1)과 평행하거나 수직하지 않고 경사를 가질 수 있다. 즉, 커패시터(CST)의 제1 측(CS1)은 제1 신호 라인(SL1)에 대하여 60°의 경사를 가질 수 있다.

또한, 커패시터(CST)의 제1 측(CS1)은 제2 신호 라인(SL2)과 평행하거나 수직하지 않고 경사를 가질 수 있다. 즉, 커패시터(CST)의 제1 측(CS1)은 제2 신호 라인(SL2)에 대하여 30°의 경사를 가질 수 있다.

이와 같은 커패시터(CST)는 화소(P)에서 제1 회로 영역(CSTA), 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)을 제외한 영역에 최대한 넓은 면적을 가지도록 구비될 수 있다. 이를 위하여, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 커패시터(CST)의 제1 측(CS1)의 모양이 서브 화소(SP1, SP2, SP3, SP4)의 투과부(TA)를 바라보는 측의 모양과 동일할 수 있다. 더 나아가, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 커패시터(CST)의 제1 측(CS1) 끝단이 서브 화소(SP1, SP2, SP3, SP4)의 투과부(TA)를 바라보는 측 끝단과 동일할 수도 있다. 일 실시예에 있어서, 커패시터(CST)는 투과부(TA)를 바라보는 측에서 제1 전극(120)과 끝단이 동일할 수 있다.

이와 같은 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 커패시터(CST)의 용량을 최대한 확보할 수 있으며, 휘도를 향상시킬 수 있다.

또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 커패시터(CST)의 제1 측(CS1)의 모양에 따라 투과부(TA)의 형상이 자유롭게 변경됨으로써, 투과도 손실없이 투과부(TA)의 설계 자유도가 보장될 수 있다.

다시 도 8을 참조하면, 보호막(PAS) 상에는 구동 트랜지스터(TR1) 및 커패시터(CST)로 인한 단차를 평탄하게 하기 위한 평탄화막(PLN)이 구비될 수 있다. 평탄화막(PLN)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.

평탄화막(PLN1) 상에는 제1 전극(120), 유기 발광층(130) 및 제2 전극(130)으로 이루어진 발광 소자와 뱅크(125)가 구비될 수 있다.

제1 전극(120)은 평탄화막(PLN) 상에서 서브 화소(SP1, SP2, SP3, SP4) 별로 구비될 수 있다. 그리고, 제1 전극(120)은 투과부(TA)에 구비되지 않는다.

제1 전극(120)은 구동 트랜지스터(TR1)와 연결될 수 있다. 구체적으로, 제1 전극(120)은 평탄화막(PLN)을 관통하는 콘택홀을 통해 소스 전극(SE) 및 드레인 전극(DE) 중 하나에 접속될 수 있다. 일 예로, 제1 전극(120)은 평탄화막(PLN)을 관통하는 콘택홀을 통해 소스 전극(SE) 또는 소스 전극(SE)으로부터 연장된 제3 커패시터 전극(CSTE3)에 접속될 수 있다.

일 실시예에 있어서, 제1 전극(120)은 도 7에 도시된 바와 같이 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 연결전극(CE)을 포함할 수 있다.

제1 애노드 전극(AE1)과 제2 애노드 전극(AE2)은 동일한 층에서 이격 배치될 수 있다. 연결전극(CE)은 제1 애노드 전극(AE1) 및 제2 애노드 전극(AE2)과 동일한 층에 형성되어, 제1 애노드 전극(AE1) 및 제2 애노드 전극(AE2)을 연결할 수 있다. 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 연결전극(CE)은 일체로 이루어질 수 있다.

연결전극(CE)은 제1 연결부(CE1), 제2 연결부(CE2), 제3 연결부(CE3), 및 제4 연결부(CE4)를 포함할 수 있다. 제1 연결부(CE1)은 제1 애노드 전극(AE1)으로부터 투과부(TA) 방향으로 소정의 길이만큼 연장될 수 있으며, 제2 연결부(CE2)는 제2 애노드 전극(AE2)으로부터 투과부(TA) 방향으로 소정의 길이만큼 연장될 수 있다. 제3 연결부(CE3)는 제1 연결부(CE1)와 제2 연결부(CE2)를 연결할 수 있다. 제4 연결부(CE4)는 제3 연결부(CE3)로부터 연장되고, 컨택홀을 통해 구동 트랜지스터(TR1)의 소스 전극(SE) 또는 드레인 전극(DE)과 전기적으로 연결될 수 있다. 도 7에서는 연결전극(CE)이 제4 연결부(CE4)를 포함하는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 연결전극(CE)은 제4 연결부(CE4)가 생략될 수 있으며, 이러한 경우, 제3 연결부(CE3)에서 컨택홀을 구동 트랜지스터(TR1)의 소스 전극(SE) 또는 드레인 전극(DE)과 전기적으로 연결될 수도 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 애노드 전극(AE1) 및 제2 애노드 전극(AE2) 중 어느 하나가 공정 중에 발생할 수 있는 이물 등에 의해 오작동하게 되면, 연결전극(CE)의 제1 연결부(CE1), 제2 연결부(CE2), 제3 연결부(CE3), 및 제4 연결부(CE4) 중 적어도 하나를 단락시킴으로써 리페어할 수 있다. 또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 리페어 라인(미도시)을 이용하여 단락된 애노드 전극을 인접한 다른 서브 화소의 애노드 전극에 연결하여 리페어할 수 있다.

도 7에서는 제1 전극(120)이 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 연결전극(CE)을 포함하는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 제1 전극(120)은 하나의 애노드 전극으로 이루어질 수도 있다.

제1 전극(120)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 제1 전극(120)은 애노드 전극일 수 있다.

뱅크(125)는 평탄화막(PLN) 상에 구비될 수 있다. 또한, 뱅크(125)은 제1 전극(120)의 가장자리를 덮고 제1 전극(120)의 일부가 노출되도록 형성될 수 있다. 구체적으로, 뱅크(125)는 제1 애노드 전극(AE1) 및 제2 애노드 전극(AE2) 각각의 가장자리를 덮고, 제1 애노드 전극(AE1) 및 제2 애노드 전극(AE2) 각각의 일부가 노출되도록 형성될 수 있다. 이에 따라, 뱅크(125)는 제1 애노드 전극(AE1) 및 제2 애노드 전극(AE2)의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 발생하는 것을 방지할 수 있다.

뱅크(125)는 서브 화소들(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)을 정의할 수 있다. 서브 화소들(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 제1 전극(120), 유기 발광층(130), 및 제2 전극(140)이 순차적으로 적층되어 제1 전극(120)으로부터의 정공과 제2 전극(140)으로부터의 전자가 유기 발광층(130)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 뱅크(125)가 형성된 영역은 광을 발광하지 않으므로 비발광 영역(NEA)이 되고, 뱅크(125)가 형성되지 않고 제1 전극(120)이 노출된 영역이 발광 영역(EA)이 될 수 있다.

뱅크(125)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.

유기 발광층(130)은 제1 전극(120) 상에 구비될 수 있다. 유기 발광층(130)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 전극(120)과 제2 전극(140)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 발광하게 된다.

유기 발광층(130)은 발광층이 도 8에 도시된 바와 같이 서브 화소(SP1, SP2, SP3, SP4) 별로 형성될 수 있다. 일 예로, 제1 서브 화소(SP1)에는 녹색 광을 방출하는 녹색 발광층이 형성되고, 제2 서브 화소(SP2)에는 적색 광을 방출하는 적색 발광층이 형성되고, 제3 서브 화소(SP3)에는 청색 광을 방출하는 청색 발광층이 형성되고, 제4 서브 화소(SP4)에는 백색 광을 방출하는 백색 발광층이 형성될 수 있다. 이러한 경우, 유기 발광층(130)의 발광층은 투과 영역(TA)에 형성되지 않는다.

제2 전극(140)은 유기 발광층(130) 및 뱅크(125) 상에 구비될 수 있다. 제2 전극(140)은 발광 영역(EA)을 포함하는 비투과 영역(NTA)뿐만 아니라 투과 영역(TA)에도 구비될 수 있으나, 반드시 이에 한정되지는 않는다. 제2 전극(140)은 발광 영역(EA)을 포함하는 비투과 영역(NTA)에만 구비되고, 투과율 향상을 위하여 투과 영역(TA)에 구비되지 않을 수도 있다.

이러한 제2 전극(140)은 서브 화소(SP1, SP2, SP3, SP4)들에 공통적으로 형성되어 동일한 전압을 인가하는 공통층일 수 있다. 제2 전극(140)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(140)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다. 제2 전극(140)은 캐소드 전극일 수 있다.

발광소자들 상에는 봉지막(150)이 구비될 수 있다. 봉지막(150)은 제2 전극(140) 상에서 제2 전극(140)을 덮도록 형성될 수 있다. 봉지막(150)은 유기 발광층(130)과 제2 전극(140)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위하여, 봉지막(150)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.

한편, 도 8에 도시하고 있지 않지만, 제2 전극(140)과 봉지막(150) 사이에 캡핑층(Capping Layer)이 추가로 형성될 수도 있다.

봉지막(150) 상에는 컬러필터층(170)이 구비될 수 있다. 컬러필터층(170)은 제1 기판(111)과 마주보는 제2 기판(112)의 일면 상에 구비될 수 있다. 이러한 경우, 봉지막(150)이 구비된 제1 기판(111)과 컬러필터층(170)이 구비된 제2 기판(112)은 별도의 접착층(160)에 의하여 합착될 수 있다. 이때, 접착층(160)은 투명한 접착 레진층(optically clear resin layer, OCR) 또는 투명한 접착 레진 필름(optically clear adhesive film, OCA)일 수 있다.

컬러필터층(170)은 서브 화소들(SP1, SP2, SP3, SP4) 별로 패턴 형성될 수 있다. 구체적으로, 컬러필터층(170)은 제1 컬러필터(CF1), 제2 컬러필터(CF2) 및 제3 컬러필터(CF3)을 포함할 수 있다. 제1 컬러필터(CF1)는 제1 서브 화소(SP1)의 발광 영역(EA1)에 대응되도록 배치될 수 있으며, 녹색 광을 투과시키는 녹색 컬러필터일 수 있다. 제2 컬러필터(CF2)는 제2 서브 화소(SP2)의 발광 영역(EA2)에 대응되도록 배치될 수 있으며, 적색 광을 투과시키는 적색 컬러필터일 수 있다. 제3 컬러필터(CF3)는 제3 서브 화소(SP3)의 발광 영역(EA3)에 대응되도록 배치될 수 있으며, 청색 광을 투과시키는 청색 컬러필터일 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 편광판을 사용하지 않고, 제2 기판(112)에 컬러필터층(170)을 형성할 수 있다. 투명 표시 패널(110)에 편광판을 부착하게 되면, 편광판에 의하여 투명 표시 패널(110)의 투과율이 감소하게 된다. 한편, 투명 표시 패널(110)에 편광판을 부착하지 않으면, 외부로부터 입사된 광이 전극들에 반사되는 문제가 발생한다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 편광판을 부착하지 않음으로써 투과율이 감소되는 것을 방지할 수 있다. 또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 기판(112)에 컬러필터층(170)를 형성함으로써, 외부로부터 입사된 광의 일부를 컬러필터층(170)이 흡수하여 전극들에 반사되는 것을 방지할 수 있다. 즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과율을 감소시키지 않으면서 외광 반사율을 줄일 수 있다.

한편, 컬러필터들(CF) 사이에는 블랙 매트릭스(BM)가 구비될 수 있다. 블랙 매트릭스(BM)는 서브 화소들(SP1, SP2, SP3, SP4) 사이에 구비되어, 인접한 서브 화소들(SP1, SP2, SP3, SP4) 간에 혼색이 발생하는 것을 방지할 수 있다. 또한, 블랙 매트릭스(BM)는 외부로부터 입사되는 광이 서브 화소들(SP1, SP2, SP3, SP4) 사이에 구비된 복수의 배선들, 예컨대, 게이트 라인들, 데이터 라인들, 화소 전원 라인들, 공통 전원 라인들, 레퍼런스 라인들 등에 반사되는 것을 방지할 수 있다.

블랙 매트릭스(BM)는 앞서 도 3에서 설명한 바와 같이 복수의 서브 화소들(SP1, SP2, SP3, SP4) 사이에 구비된 제1 블랙 매트릭스(BM1) 및 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각과 투과부(TA) 사이에 구비된 제2 블랙 매트릭스(BM2)를 포함할 수 있다.

일 실시예에 있어서, 제2 블랙 매트릭스(BM2)는 제4 서브 화소(SP4)와 투과부(TA) 사이에 구비되지 않을 수 있다. 제4 서브 화소(SP4)에서 발생한 백색 광은 시야각에 따라 달라지지 않으므로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 블랙 매트릭스(BM2)를 제4 서브 화소(SP4)와 투과부(TA) 사이에 구비하지 않음으로써, 투과도를 향상시키고, 제2 블랙 매트릭스(BM2)에 의한 광 손실을 줄일 수 있다.

일 실시예에 있어서, 제2 블랙 매트릭스(BM2)은 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각에 구비된 제1 전극(120)의 연결전극(CE)을 노출시키는 개구부(OA)가 형성될 수 있다. 제1 전극(120)의 연결전극(CE)은 리페어 공정에서 레이저가 조사될 수 있다. 정확한 위치에 레이저를 조사하기 위하여, 제1 전극(120)의 연결전극(CE)은 제2 블랙 매트릭스(BM2)에 의하여 덮이지 않고 노출될 필요가 있다.

상술한 블랙 매트릭스(BM)는 광을 흡수하는 물질, 예컨대, 가시광선 파장대의 광을 모두 흡수하는 블랙 염료(black dye)를 포함할 수 있다.

컬러필터층(170)은 표시 영역(DA) 내에서 비투과 영역(NTA)를 정의할 수 있다. 구체적으로, 컬러필터들(CF) 및 블랙 매트릭스(BM)이 구비된 영역이 비투과 영역(NTA)이 되고, 나머지 영역이 투과 영역(TA)이 될 수 있다.

도 9는 도 2의 A영역에 구비된 화소의 다른 실시예를 개략적으로 보여주는 도면이다.

도 9에 도시된 화소는 도 3에 도시된 화소와 블랙 매트릭스(BM)를 제외하고 실질적으로 동일하다. 이하에서는 도 3에 도시된 화소와의 차이점을 중점적으로 설명하고, 블랙 매트릭스(BM)를 제외한 구성에 대한 구체적인 설명을 생략하도록 한다.

투명 표시 패널(110)은 화소(P)들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분되며, 표시 영역(DA) 은 투과부(TA)과 비투과부를 포함한다.

비투과부에는 제1 방향(X축 방향)으로 연장된 제1 신호 라인(SL1), 제2 방향(Y축 방향)으로 연장된 제2 신호 라인(SL2), 및 1 신호 라인(SL1)과 제2 신호 라인(SL2)이 교차하는 교차 영역(IA)에 구비된 제1 화소(P1) 및 제2 화소(P2)가 구비될 수 있다.

비투과부에는 발광 영역(EA)과 비발광 영역(NEA)을 포함할 수 있다.

비발광 영역(NEA)은 광이 방출되지 않을 수 있으며, 제1 비발광 영역(NEA1), 제2 비발광 영역(NEA2) 및 제3 비발광 영역(NEA3)를 포함할 수 있다. 일 실시예에 있어서, 비발광 영역(NEA)은 제4 비발광 영역(NEA4)를 더 포함할 수 있다.

비발광 영역(NEA)에는 복수의 서브 화소들(SP1, SP2, SP3, SP4) 사이에 블랙 매트릭스(BM)가 구비될 수 있다. 블랙 매트릭스(BM)는 광을 차단 또는 흡수하는 물질로 이루어지므로, 투명 표시 패널(110)의 투과도에 큰 영향을 줄 수 있다. 구체적으로, 투명 표시 패널(110)은 블랙 매트릭스(BM)가 형성된 영역, 즉, 비발광 영역(NEA)이 증가할수록 투과도가 감소할 수 있다. 반면, 투명 표시 패널(110)은 비발광 영역(NEA)이 감소할수록 투과도가 증가할 수 있다.

본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 도 3에 도시된 투명 표시 패널(110)과 비교하여 제2 블랙 매트릭스(BM2)이 구비되지 않음으로써, 블랙 매트릭스(BM)가 형성된 영역, 즉, 비발광 영역(NEA)을 감소시킬 수 있다. 이에 따라, 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 도 3에 도시된 투명 표시 패널(110) 보다 투과도를 더욱 향상시킬 수 있다.

도 10은 도 2의 A영역에 구비된 화소의 또 다른 실시예를 개략적으로 보여주는 도면이다.

도 3에 도시된 제1 화소(P1) 및 제2 화소(P2)는 제3 비발광 영역(NEA3)이 제2 비발광 영역(NEA2)에서 분기된 지점이 일정한 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 제3 비발광 영역(NEA3)이 제2 비발광 영역(NEA2)에서 분기되는 지점은 도 10에 도시된 바와 같이 다양하게 변경될 수 있다.

도 3에서 설명한 바와 같이, 투명 표시 패널(110)은 동일한 색 광을 방출하는 서브 화소들(SP1, SP2, SP3, SP4) 간의 이격거리 편차를 최소화시킴으로써, 화질이 저하되는 것을 방지할 수 있다.

본 발명의 또 다른 실시예에 따른 투명 표시 패널(110)은 제3 비발광 영역(NEA3)이 제2 비발광 영역(NEA2)에서 분기된 지점(이하, '분기지점'이라 함)을 이동시킴으로써, 서브 화소들(SP1, SP2, SP3, SP4) 각각의 중심점을 이동시킬 수 있다. 중심점이 이동되면, 동일한 색 광을 방출하는 서브 화소들(SP1, SP2, SP3, SP4) 간의 이격거리 편차도 달라질 수 있다. 제3 비발광 영역(NEA3)은 제2 비발광 영역(NEA2)에서 동일한 색 광을 방출하는 서브 화소들(SP1, SP2, SP3, SP4) 간의 이격거리 편차가 가장 작은 지점에서 분기될 수 있다.

예컨대, 제1 화소(P1)의 제1 서브 화소(SP1)와 제4 서브 화소(SP4) 사이의 제3 비발광 영역(NEA3)은 도 3에 도시된 제1 화소(P1)의 제3 비발광 영역(NEA3) 보다 분기지점이 위로 이동할 수 있다. 반면, 제1 화소(P1)의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이의 제3 비발광 영역(NEA3)은 도 3에 도시된 제1 화소(P1)의 제3 비발광 영역(NEA3) 보다 분기지점이 아래로 이동할 수 있다.

또한, 제2 화소(P2)의 제1 서브 화소(SP1)와 제4 서브 화소(SP4) 사이의 제3 비발광 영역(NEA3)은 도 3에 도시된 제1 화소(P1)의 제3 비발광 영역(NEA3) 보다 분기지점이 아래로 이동할 수 있다. 반면, 제2 화소(P2)의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이의 제3 비발광 영역(NEA3)은 도 3에 도시된 제1 화소(P1)의 제3 비발광 영역(NEA3) 보다 분기지점이 위로 이동할 수 있다.

도 10에 도시된 바와 같은 제1 화소(P1) 및 제2 화소(P2)가 구비된 투명 표시 패널(110)은 도 3에 도시된 바와 같은 제1 화소(P1) 및 제2 화소(P2)가 구비된 투명 표시 패널(110)과 비교하여 동일한 색 광을 방출하는 서브 화소들(SP1, SP2, SP3, SP4) 간의 이격거리 편차가 감소될 수 있다. 구체적으로, 도 10에 도시된 바와 같은 제1 화소(P1) 및 제2 화소(P2)가 구비된 투명 표시 패널(110)은 동일한 색 광을 방출하는 서브 화소들(SP1, SP2, SP3, SP4)의 제1 방향에서의 제1 이격거리(L1)와 제2 방향에서의 제2 이격거리(L2, L3) 간의 편차가 감소될 수 있다.

도 11은 도 2의 A영역에 구비된 화소의 또 다른 실시예를 개략적으로 보여주는 도면이다.

도 10에 도시된 제1 화소(P1)와 제2 화소(P2)에 포함된 서브 화소들(SP1, SP2, SP3, SP4)은 면적비가 동일한 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다.

제1 화소(P1)와 제2 화소(P2)에 포함된 서브 화소들(SP1, SP2, SP3, SP4)은 제품 설계에 따라 면적비가 도 11에 도시된 바와 같이 다양하게 변경될 수 있다.

본 발명의 또 다른 실시예에 따른 투명 표시 패널(110)은 제3 비발광 영역(NEA3)이 제2 비발광 영역(NEA2)에서 분기된 지점(이하, '분기지점'이라 함)을 이동시킴으로써, 서브 화소들(SP1, SP2, SP3, SP4)의 면적을 변경시킬 수 있다.

예컨대, 제1 화소(P1)의 제1 서브 화소(SP1)와 제4 서브 화소(SP4) 사이의 제3 비발광 영역(NEA3)은 도 10에 도시된 제1 화소(P1)의 제3 비발광 영역(NEA3) 보다 분기지점이 아래로 이동할 수 있다. 반면, 제1 화소(P1)의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이의 제3 비발광 영역(NEA3)은 도 10에 도시된 제1 화소(P1)의 제3 비발광 영역(NEA3) 보다 분기지점이 위로 이동할 수 있다.

또한, 제2 화소(P2)의 제1 서브 화소(SP1)와 제4 서브 화소(SP4) 사이의 제3 비발광 영역(NEA3)은 도 10에 도시된 제1 화소(P1)의 제3 비발광 영역(NEA3) 보다 분기지점이 아래로 이동할 수 있다. 반면, 제2 화소(P2)의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이의 제3 비발광 영역(NEA3)은 도 10에 도시된 제1 화소(P1)의 제3 비발광 영역(NEA3) 보다 분기지점이 위로 이동할 수 있다.

이에 따라, 제1 화소(P1) 및 제2 화소(P2) 각각에 구비된 제1 서브 화소(SP1)과 제3 서브 화소(SP3)는 면적이 감소되고, 제1 화소(P1) 및 제2 화소(P2) 각각에 구비된 제2 서브 화소(SP2)과 제4 서브 화소(SP4)는 면적이 증가될 수 있다.

본 발명의 또 다른 실시예에 따른 투명 표시 패널(110)은 제3 비발광 영역(NEA3)이 제2 비발광 영역(NEA2)에서 분기되는 지점을 변경함으로써, 투과부(TA) 손실없이 서브 화소들(SP1, SP2, SP3, SP4)의 면적비를 자유롭게 구현할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 투명 표시 장치 110: 투명 표시 패널
111: 제1 기판 112: 제2 기판
120: 제1 전극 130: 유기 발광층
140: 제2 전극 150: 봉지막
160: 접착층 170: 컬러필터층
205: 게이트 구동부 VDD: 화소 전원 라인
VSS: 공통 전원 라인 REF: 레퍼런스 라인

Claims

제1 방향으로 연장되고 이격 배치된 복수의 제1 신호 라인들;
제2 방향으로 연장되고 이격 배치된 복수의 제2 신호 라인들;
인접한 2개의 제1 신호 라인들 사이 및 인접한 2개의 제2 신호 라인들 사이에 구비된 투과부; 및
상기 제1 신호 라인 및 상기 제2 신호 라인이 교차하는 교차 영역을 중심으로 배치된 제1 화소 및 제2 화소를 포함하고,
상기 제1 화소는 삼각 형상을 가지고, 상기 제2 화소는 상기 제1 신호 라인 및 상기 제2 신호 라인 중 하나를 사이에 두고 상기 제1 화소와 대칭되는 삼각 형상을 가지는 투명 표시 장치.
제1항에 있어서,
상기 제1 화소 및 제2 화소 각각은 상기 제1 신호 라인과 나란한 제1 측과 상기 투과부를 바라보는 제2 측 및 제 3측을 포함하고,
상기 제2 측 및 상기 제3 측 각각은 상기 제1 측과 60°를 이루는 투명 표시 장치.
제1항에 있어서,
상기 제1 화소 및 상기 제2 화소 각각은 제1 색 광을 방출하는 제1 서브 화소, 제2 색 광을 방출하는 제2 서브 화소, 제3 색 광을 방출하는 제3 서브 화소 및 제4 색 광을 방출하는 제4 서브 화소를 포함하는 투명 표시 장치.
제1항에 있어서,
상기 제1 신호 라인을 따라 구비된 제1 비발광 영역을 더 포함하고,
서로 다른 색 광을 방출하는 제1 서브 화소, 제2 서브 화소, 제3 서브 화소 및 제4 서브 화소가 상기 제1 비발광 영역의 일측에 배치되고,
서로 다른 색 광을 방출하는 제1 서브 화소, 제2 서브 화소, 제3 서브 화소 및 제4 서브 화소가 상기 제1 비발광 영역의 타측에 배치되는 투명 표시 장치.
제4항에 있어서,
상기 제1 화소의 제1 서브 화소, 제2 서브 화소, 제3 서브 화소 및 제4 서브 화소가 상기 제1 비발광 영역의 일측에 배치되고,
상기 제2 화소의 제1 서브 화소, 제2 서브 화소, 제3 서브 화소 및 제4 서브 화소가 상기 제1 비발광 영역의 타측에 배치되는 투명 표시 장치.
제1항에 있어서,
상기 제2 신호 라인을 따라 구비된 제2 비발광 영역을 더 포함하고,
서로 다른 색 광을 방출하는 제1 서브 화소, 제2 서브 화소, 제3 서브 화소 및 제4 서브 화소가 상기 제2 비발광 영역의 일측에 배치되고,
서로 다른 색 광을 방출하는 제1 서브 화소, 제2 서브 화소, 제3 서브 화소 및 제4 서브 화소가 상기 제2 비발광 영역의 타측에 배치되는 투명 표시 장치.
제6항에 있어서,
상기 제1 화소의 제1 서브 화소 및 제2 서브 화소와 상기 제2 화소의 제3 서브 화소 및 제4 서브 화소가 상기 제2 비발광 영역의 일측에 배치되고,
상기 제1 화소의 제3 서브 화소 및 제4 서브 화소와 상기 제2 화소의 제1 서브 화소 및 제2 서브 화소가 상기 제2 비발광 영역의 타측에 배치되는 투명 표시 장치.
제6항에 있어서,
상기 제2 비발광 영역의 일측에 배치된 서브 화소들 사이 및 상기 제2 비발광 영역의 타측에 배치된 서브 화소들 사이에 구비된 제3 비발광 영역을 더 포함하고,
상기 제3 비발광 영역은 상기 제2 비발광 영역에서 분기되어 상기 투과부 방향으로 연장되고, 상기 제3 비발광 영역은 상기 제1 신호 라인에 대하여 경사를 가지는 투명 표시 장치.
제8항에 있어서,
상기 제3 비발광 영역은 상기 제1 신호 라인과 30°를 이루는 투명 표시 장치.
제6항에 있어서,
상기 제1 서브 화소, 상기 제2 서브 화소, 상기 제3 서브 화소 및 상기 제4 서브 화소 각각은 제1 서브 발광 영역 및 제2 서브 발광 영역으로 이루어진 발광 영역을 포함하는 투명 표시 장치.
제10항에 있어서,
상기 제1 서브 발광 영역 및 상기 제2 서브 발광 영역 사이에 구비된 제4 비발광 영역을 더 포함하고,
상기 제4 비발광 영역은 제2 비발광 영역에서 분기되어 상기 투과부 방향으로 연장되고, 상기 제4 비발광 영역은 상기 제2 신호 라인에 대하여 경사를 가지는 투명 표시 장치.
제11항에 있어서,
상기 제4 비발광 영역은 상기 제2 신호 라인과 30°를 이루는 투명 표시 장치.
제1항에 있어서,
상기 제1 신호 라인은 상기 제1 화소에 포함된 복수의 서브 화소들에 게이트 신호를 공급하는 제1 게이트 라인, 및 상기 제2 화소에 포함된 복수의 서브 화소들에 게이트 신호를 공급하는 제2 게이트 라인을 포함하는 투명 표시 장치.
제1항에 있어서,
상기 제2 신호 라인은 레퍼런스 라인, 제1 전원 라인, 제2 전원 라인, 데이터 라인 중 적어도 하나를 포함하는 투명 표시 장치.
제1항에 있어서,
상기 제1 신호 라인을 따라 구비된 제1 비발광 영역;
상기 제2 신호 라인을 따라 구비된 제2 비발광 영역;
상기 제2 비발광 영역의 일측에 배치된 서브 화소들 사이 및 상기 제2 비발광 영역의 타측에 배치된 서브 화소들 사이에 구비된 제3 비발광 영역; 및
상기 제1 비발광 영역, 상기 제2 비발광 영역, 상기 제3 비발광 영역에 구비된 제1 블랙 매트릭스를 더 포함하는 투명 표시 장치.
제1항에 있어서,
상기 제1 화소와 상기 투과부 사이 및 상기 제2 화소와 상기 투과부 사이에 구비된 제2 블랙 매트릭스를 더 포함하는 투명 표시 장치.
제1항에 있어서,
상기 제1 화소 및 상기 제2 화소 각각은 백색 서브 화소를 포함하고, 상기 제2 블랙 매트릭스는 백색 서브 화소를 제외한 나머지 서브 화소들 각각과 상기 투과부 사이에 구비되는 투명 표시 장치.
제1항에 있어서,
상기 제1 화소 및 상기 제2 화소 각각은 적어도 하나의 트랜지스터가 구비된 제1 회로 영역 및 적어도 하나의 커패시터가 구비된 제2 회로 영역을 포함하고,
상기 제1 회로 영역 및 상기 제2 회로 영역 각각은 상기 제1 신호 라인 및 상기 제2 신호 라인 각각과 중첩되지 않는 투명 표시 장치.
제1항에 있어서,
상기 제2 회로 영역은 상기 제1 회로 영역과 상기 투과부 사이에 배치되는 투명 표시 장치.
제1 방향으로 연장되고 이격 배치된 복수의 제1 신호 라인들;
제2 방향으로 연장되고 이격 배치된 복수의 제2 신호 라인들;
인접한 2개의 제1 신호 라인들 사이 및 인접한 2개의 제2 신호 라인들 사이에 구비된 투과부; 및
상기 제1 신호 라인 및 상기 제2 신호 라인이 교차하는 교차 영역을 중심으로 배치되고, 상기 제1 신호 라인 및 제2 신호 라인 중 하나를 사이에 두고 대칭되는 제1 화소 및 제2 화소를 포함하고,
상기 제1 화소 및 상기 제2 화소 각각은 4개의 서브 화소들을 포함하는 투명 표시 장치.
제20항에 있어서,
상기 제1 화소 및 상기 제2 화소는 하나의 투과부와 대응되는 투명 표시 장치.
제20항에 있어서,
상기 제1 화소 및 상기 제2 화소 각각은 제1 색 광을 방출하는 제1 서브 화소, 제2 색 광을 방출하는 제2 서브 화소, 제3 색 광을 방출하는 제3 서브 화소 및 제4 색 광을 방출하는 제4 서브 화소를 포함하는 투명 표시 장치.
제20항에 있어서,
동일한 색 광을 방출하는 서브 화소들은 상기 제1 방향에서의 제1 이격거리가 일정한 투명 표시 장치.
제20항에 있어서,
동일한 색 광을 방출하는 서브 화소들은 상기 제1 방향에서의 제1 이격거리와 상기 제2 방향에서의 제2 이격거리 간의 차이가 상기 제1 이격거리의 10% 미만인 투명 표시 장치.
제20항에 있어서,
동일한 색 광을 방출하는 서브 화소들은 상기 제1 화소 및 상기 제2 화소 각각에서 형상 및 발광면적 중 적어도 하나가 상이한 투명 표시 장치.
제20항에 있어서,
상기 제1 화소는 삼각 형상을 가지고, 상기 제2 화소는 상기 제2 신호 라인을 사이에 두고 상기 제1 화소와 대칭되는 삼각 형상을 가지는 투명 표시 장치.
제20항에 있어서,
상기 제2 신호 라인은 상기 제1 화소에 포함된 복수의 서브 화소들에 게이트 신호를 공급하는 제1 게이트 라인, 및 상기 제2 화소에 포함된 복수의 서브 화소들에 게이트 신호를 공급하는 제2 게이트 라인을 포함하는 투명 표시 장치