KR20220091348A - 투명 표시 장치 - Google Patents

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Abstract

본 발명은 투명도를 증가시킬 수 있다. 본 발명의 일 실시예에 따른 투명 표시 장치는 투과 영역들 및 투과 영역들 사이에 배치된 비투과 영역이 구비된 기판, 비투과 영역에 구비되어 제1 방향으로 연장된 제1 신호 라인, 비투과 영역에 구비되어 제2 방향으로 연장된 제2 신호 라인, 제2 신호 라인과 중첩되어 제2 방향으로 일렬로 배치된 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함하는 제1 화소, 및 제1 화소에 인접하게 배치되고 제2 신호 라인과 중첩되어 제2 방향으로 일렬로 배치된 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함하는 제2 화소를 포함한다. 제1 화소 및 제2 화소는 2개의 투과 영역들 사이에 배치된다.

Description

투명 표시 장치{TRANSPARENT DISPLAY DEVICE}
본 발명은 투명 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마 표시장치(PDP, Plasma Display Panel), 퀀텀닷발광 표시장치 (QLED: Quantum dot Light Emitting Display), 유기발광 표시장치(OLED, Organic Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.
한편, 최근에는 사용자가 표시 장치를 투과해 반대편에 위치한 사물 또는 이미지를 볼 수 있는 투명 표시 장치에 대한 연구가 활발히 진행되고 있다.
투명 표시 장치는 화상이 표시되는 표시 영역과 비표시 영역을 포함하며, 표시 영역은 외부 광을 투과시킬 수 있는 투과 영역과 비투과 영역을 포함할 수 있다. 투명 표시 장치는 투과 영역을 통해서 표시 영역에서 높은 광 투과율을 가질 수 있다.
투명 표시 장치는 투과 영역을 증가시킴으로써, 투명도를 향상시킬 수 있다. 그러나, 투과 영역이 증가하게 되면 비투과 영역이 작아지고, 좁은 면적의 비투과 영역에 다수의 신호 라인들 및 다수의 구동 트랜지스터를 배치해야 하는 어려움이 있다.
본 발명은 투명도를 향상시킬 수 있는 투명 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 발명의 일 실시예에 따른 투명 표시 장치는 투과 영역들 및 투과 영역들 사이에 배치된 비투과 영역이 구비된 기판, 비투과 영역에 구비되어 제1 방향으로 연장된 제1 신호 라인, 비투과 영역에 구비되어 제2 방향으로 연장된 제2 신호 라인, 제2 신호 라인과 중첩되어 제2 방향으로 일렬로 배치된 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함하는 제1 화소, 및 제1 화소에 인접하게 배치되고 제2 신호 라인과 중첩되어 제2 방향으로 일렬로 배치된 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함하는 제2 화소를 포함한다. 제1 화소 및 제2 화소는 2개의 투과 영역들 사이에 배치된다.
본 발명의 다른 실시예에 따른 투명 표시 장치는 투과 영역들 및 투과 영역들 사이에 배치된 비투과 영역이 구비된 기판, 비투과 영역에 구비되어 제1 방향으로 연장된 제1 신호 라인, 비투과 영역에 구비되어 제2 방향으로 연장된 제2 신호 라인, 및 제2 신호 라인과 중첩되어 제2 방향으로 일렬로 배치된 복수의 서브 화소들을 포함하는 복수의 화소들을 포함한다. 하나의 투과 영역은 2개의 화소와 대응된다.
본 발명은 스캔 라인들이 플립 구조를 가지고 2개의 화소들이 하나의 투과 영역과 대응되도록 형성됨에 따라, 투과 영역의 면적을 증가시킬 수 있다.
또한, 본 발명은 복수의 서브 화소들을 일렬로 배치함으로써, 비투과 영역의 폭을 감소시킬 수 있다. 이에 따라, 본 발명은 투과 영역의 면적을 최대로 확보하고, 투명도를 향상시킬 수 있다.
또한, 본 발명은 투과 영역의 폭을 증가시킴으로써, 투과 영역을 통과하는 광의 회절 각도를 감소시킬 수 있다. 이에 따라, 본 발명은 회절 효과를 감소시키고, 선명도를 향상시킬 수 있다.
또한, 본 발명은 레퍼런스 라인과 데이터 라인 사이에 구동 트랜지스터를 배치함으로써, 레퍼런스 라인과 데이터 라인을 이격시킬 수 있다. 이에 따라, 본 발명은 레퍼런스 라인과 데이터 라인 간에 기생 커패시턴스가 발생하는 것을 최소화시킬 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 투명 표시 패널을 개략적으로 보여주는 평면도이다.
도 3은 도 2의 A영역의 일 예를 확대한 확대도이다.
도 4는 도 3의 화소에 복수의 신호 라인들과 복수의 구동 트랜지스터들이 배치된 일 예를 보여주는 도면이다.
도 5는 서브 화소들에 구비된 애노드 전극 및 블랙 매트릭스의 일 예를 보여주는 도면이다.
도 6은 도 4의 I-I'의 일 예를 보여주는 단면도이다.
도 7은 도 5의 II-II'의 일 예를 보여주는 단면도이다.
도 8은 도 5의 III-III'의 일 예를 보여주는 단면도이다.
도 9는 도 4의 변형된 실시예를 보여주는 도면이다.
도 10은 도 4의 다른 변형된 실시예를 보여주는 도면이다.
도 11은 도 10의 IV-IV'의 일 예를 보여주는 단면도이다.
도 12는 인접한 2개의 화소들의 일 측에 리페어 라인이 배치된 일 예를 보여주는 도면이다.
도 13a는 레퍼런스 라인과 데이터 라인 간에 발생한 기생 커패시턴스를 설명하기 위한 도면이다.
도 13b는 기생 커패시턴스에 의한 휘도 변화를 설명하기 위한 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
'적어도 하나'의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ''제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나''의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 발명에 따른 투명 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
이하에서, X축은 스캔 라인과 나란한 방향을 나타내고, Y축은 데이터 라인과 나란한 방향을 나타내며, Z축은 투명 표시 장치(100)의 높이 방향을 나타낸다.
본 발명의 일 실시예에 따른 투명 표시 장치(100)는 유기 발광 표시 장치(Organic Light Emitting Display)로 구현된 것을 중심으로 설명하였으나, 액정 표시 장치(Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 퀀텀닷 발광표시장치 (QLED: Quantum dot Light Emitting Display) 또는 전기 영동 표시 장치(Electrophoresis display)로도 구현될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 투명 표시 장치(100)는 투명 표시 패널(110), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(210), 연성필름(220), 회로보드(230), 및 타이밍 제어부(240)를 포함한다.
투명 표시 패널(110)은 서로 마주보는 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)은 플라스틱 필름(plastic film), 유리 기판(glass substrate), 또는 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름일 수 있다. 이러한 제1 기판(111)과 제2 기판(112)은 투명한 재료로 이루어질 수 있다.
스캔 구동부는 투명 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 스캔 구동부는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 투명 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 부착될 수도 있다.
소스 드라이브 IC(210)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on panel) 방식으로 연성필름(220)에 실장될 수 있다.
투명 표시 패널(110)의 비표시 영역에는 전원 패드들, 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(220)에는 패드들과 소스 드라이브 IC(210)를 연결하는 배선들, 패드들과 회로보드(230)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(220)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(220)의 배선들이 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 투명 표시 패널을 개략적으로 보여주는 평면도이고, 도 3은 도 2의 A영역의 일 예를 확대한 확대도이다. 도 4는 도 3의 화소에 복수의 신호 라인들과 복수의 구동 트랜지스터들이 배치된 일 예를 보여주는 도면이고, 도 5는 서브 화소들에 구비된 애노드 전극 및 블랙 매트릭스의 일 예를 보여주는 도면이고, 도 6은 도 4의 I-I'의 일 예를 보여주는 단면도이고, 도 7은 도 5의 II-II'의 일 예를 보여주는 단면도이고, 도 8은 도 5의 III-III'의 일 예를 보여주는 단면도이다. 도 9는 도 4의 변형된 실시예를 보여주는 도면이고, 도 10은 도 4의 다른 변형된 실시예를 보여주는 도면이며, 도 11은 도 10의 IV-IV'의 일 예를 보여주는 단면도이다. 도 12는 인접한 2개의 화소들의 일 측에 리페어 라인이 배치된 일 예를 보여주는 도면이고, 도 13a는 레퍼런스 라인과 데이터 라인 간에 발생한 기생 커패시턴스를 설명하기 위한 도면이고, 도 13b는 기생 커패시턴스에 의한 휘도 변화를 설명하기 위한 도면이다.
도 2 내지 도 13을 참조하면, 제1 기판(111)은 화소(P)들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다.
비표시 영역(NDA)은 패드(PAD)들이 배치된 패드 영역(PA) 및 적어도 하나의 스캔 구동부(205)가 구비될 수 있다.
스캔 구동부(205)는 스캔 라인들에 접속되어 스캔 신호들을 공급한다. 이러한 스캔 구동부(205)는 게이트 드라이브 인 패널(GATE driver in panel, GIP) 방식으로 표시 영역(DA)의 일측 또는 양측에 배치될 수 있다. 일 예로, 도 2에 도시된 바와 같이 스캔 구동부(205)는 표시 영역(DA)의 양측에 배치될 수 있으나, 반드시 이에 한정되지는 않는다. 스캔 구동부(205)는 표시 영역(DA)의 일측에만 배치될 수도 있다.
표시 영역(DA)은 도 3에 도시된 바와 같이 투과 영역(TA)과 비투과 영역(NTA)을 포함한다. 투과 영역(TA)은 외부로부터 입사되는 빛의 대부분을 통과시키는 영역이고, 비투과 영역(NTA)은 외부로부터 입사되는 빛의 대부분을 투과시키기 않는 영역이다. 일 예로, 투과 영역(TA)은 광 투과율이 α%, 예컨대, 90% 보다 큰 영역이고, 비투과 영역(NTA)은 광 투과율이 β%, 예컨대, 50% 보다 작은 영역일 수 있다. 이때, α 는 β 보다 큰 값이다. 투명 표시 패널(110)은 투과 영역(TA)들로 인해 투명 표시 패널(110)의 배면(背面)에 위치한 사물 또는 배경을 볼 수 있다.
비투과 영역(NTA)에는 복수의 화소(P)들 및 복수의 화소(P)들 각각에 신호를 공급하기 위한 복수의 제1 신호 라인들(SL1) 및 복수의 제2 신호 라인들(SL2)이 구비될 수 있다.
복수의 제1 신호 라인들(SL1)은 제1 방향(X축 방향)으로 연장될 수 있다. 복수의 제1 신호 라인들(SL1)은 복수의 제2 신호 라인들(SL2)과 교차될 수 있다. 복수의 제1 신호 라인들(SL1) 각각은 적어도 하나의 스캔 라인(SCANL1, SCANL2)을 포함할 수 있다.
이하에서는 제1 신호 라인(SL1)이 복수의 라인을 포함하는 경우, 하나의 제1 신호 라인(SL1)은 복수의 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다. 예컨대, 하나의 제1 신호 라인(SL1)은 2개의 스캔 라인(SCANL1, SCANL2)으로 이루어진 신호 라인 그룹을 의미할 수 있다.
복수의 제2 신호 라인들(SL2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 제2 신호 라인들(SL2) 각각은 적어도 하나의 데이터 라인(DL1, DL2, DL3, DL4), 화소 전원 라인(VDDL), 레퍼런스 라인(REFL) 및 공통 전원 라인(VSSL)을 포함할 수 있다.
이하에서는 제2 신호 라인(SL2)이 복수의 라인을 포함하는 경우, 하나의 제2 신호 라인(SL2)은 복수의 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다. 예컨대, 하나의 제2 신호 라인(SL2)은 4개의 데이터 라인(DL1, DL2, DL3, DL4), 화소 전원 라인(VDDL), 레퍼런스 라인(REFL) 및 공통 전원 라인(VSSL)으로 이루어진 신호 라인 그룹을 의미할 수 있다.
인접한 제1 신호 라인들(SL1) 사이에는 투과 영역(TA)이 배치될 수 있다. 또한, 인접한 제2 신호 라인들(SL2) 사이에는 투과 영역(TA)이 배치될 수 있다. 결과적으로, 투과 영역(TA)은 2개의 제1 신호 라인들(SL1) 및 2개의 제2 신호 라인들(SL2)에 의하여 둘러싸일 수 있다.
화소(P)들 각각은 제1 신호 라인(SL1) 또는 제2 신호 라인(SL2)과 중첩되도록 구비되어, 소정의 광을 방출하여 화상을 표시한다. 발광 영역(EA)은 화소(P)에서 광을 발광하는 영역에 해당할 수 있다.
화소(P)들 각각은 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4) 중 적어도 하나를 포함할 수 있다. 제1 서브 화소(SP1)는 적색 광을 방출하는 제1 발광 영역(EA1)을 포함하고, 제2 서브 화소(SP2)는 백색 광을 방출하는 제2 발광 영역(EA2)을 포함하고, 제3 서브 화소(SP3)는 청색 광을 방출하는 제3 발광 영역(EA3)을 포함하고, 제4 서브 화소(SP4)는 녹색 광을 방출하는 제4 발광 영역(EA4)을 포함하도록 구비될 수 있지만, 반드시 그에 한정되는 것은 아니다. 화소(P)들 각각은 적색, 녹색, 청색 및 백색 이외의 색의 광으로 발광하는 서브 화소를 포함할 수도 있다. 또한, 각각의 서브 화소(SP1, SP2, SP3, SP4)의 배열 순서는 다양하게 변경될 수 있다.
이하에서는 설명의 편의를 위하여, 제1 서브 화소(SP1)가 적색 광을 방출하는 적색 서브 화소이고, 제2 서브 화소(SP2)가 백색 광을 방출하는 백색 서브 화소이며, 제3 서브 화소(SP3)가 청색 광을 방출하는 청색 서브 화소이며, 제4 서브 화소(SP4)가 녹색 광을 방출하는 녹색 서브 화소인 것으로 설명하도록 한다.
복수의 화소(P)들 각각은 투과 영역(TA)들 사이에 배치된 비투과 영역(NTA)에 구비될 수 있다. 그리고, 복수의 화소(P)들은 비투과 영역(NTA)에서 제2 방향(Y축 방향)으로 인접하게 배치될 수 있다. 구체적으로, 복수의 화소(P)들은 비투과 영역(NTA)에 구비된 제1 화소(P1) 및 제1 화소(P1)와 제2 방향으로 인접하게 배치된 제2 화소(P2)를 포함할 수 있다. 제1 화소(P1) 및 제2 화소(P2) 각각은 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함할 수 있으며, 일 실시예에 따라, 제4 서브 화소(SP3)를 더 포함할 수도 있다.
제2 방향으로 인접하게 배치된 제1 화소(P1) 및 제2 화소(P2)는 제1 방향으로 이웃하는 2개의 투과 영역(TA)들 사이에 배치될 수 있다. 또한, 제2 방향으로 인접하게 배치된 제1 화소(P1) 및 제2 화소(P2)는 제2 방향으로 이웃하는 2개의 제1 신호 라인(SL1)들 사이에 배치될 수 있다. 결과적으로, 하나의 투과 영역(TA)은 2개의 화소(P1, P2)들과 대응될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 하나의 투과 영역(TA)에 2개의 화소(P1, P2)들이 대응되도록 구비함으로써, 투과 영역(TA)의 면적을 증가시키고. 투명도를 향상시킬 수 있다.
한편, 제1 화소(P1) 및 제2 화소(P2) 각각에 구비된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)는 제2 방향으로 일렬로 배치될 수 있다. 구체적으로, 제1 화소(P1)에 구비된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)는 제2 방향으로 일렬로 배치될 수 있다. 그리고, 제2화소(P2)에 구비된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)는 제2 방향으로 일렬로 배치될 수 있다. 이에 따라, 제1 화소(P1)에 구비된 4개의 서브 화소(SP1, SP2, SP3, SP4)들, 제2 화소(P2)에 구비된 4개의 서브 화소(SP1, SP2, SP3, SP4)들, 총 8개의 서브 화소들이 도 3에 도시된 바와 같이 이웃하는 2개의 제1 신호 라인(SL1)들 사이에서 제2 방향으로 일렬로 배치될 수 있다.
상술한 바와 같이 배치된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4) 각각에는 커패시터, 박막 트랜지스터 등을 포함하는 회로 소자, 회로 소자에 신호를 공급하는 복수의 신호 라인들 및 발광 소자가 구비될 수 있다. 박막 트랜지스터는 스위칭 트랜지스터, 센싱 트랜지스터 및 구동 트랜지스터(TR1, TR2, TR3, TR4)를 포함할 수 있다.
투명 표시 패널(110)은 투과 영역(TA)을 제외한 비투과 영역(NTA)에 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)는 물론 복수의 신호 라인들을 모두 배치해야 한다. 이에, 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)은 제1 신호 라인(SL1) 및 제2 신호 라인(SL2) 중 적어도 하나와 중첩되게 된다.
도 3에서는 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)가 제2 신호 라인(SL2)에 중첩되나, 제1 신호 라인(SL1)에는 중첩되지 않는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4) 중 일부는 제1 신호 라인(SL1)에 일부가 중첩될 수도 있다. 예컨대, 제1 신호 라인(SL1)에 인접한 제1 서브 화소(SP1)는 일부가 제1 신호 라인(SL1)에 인접할 수 있다.
복수의 신호 라인들은 앞서 살펴본 바와 같이 제1 방향(X축 방향)으로 연장된 제1 신호 라인(SL1) 및 제2 방향(Y축 방향)으로 연장된 제2 신호 라인(SL2)을 포함할 수 있다.
제1 신호 라인(SL1)은 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2)을 포함할 수 있다. 제1 스캔 라인(SCANL1)은 제1 측, 예컨대, 하측에 배치된 화소(P)의 서브 화소(SP1, SP2, SP3, SP4)들에 스캔 신호를 공급할 수 있다. 제2 스캔 라인(SCANL2)은 제2 측, 예컨대, 상측에 배치된 화소(P)의 서브 화소(SP1, SP2, SP3, SP4)들에 스캔 신호를 공급할 수 있다.
이에, 하나의 제1 신호 라인(SL1)에 포함된 제1 스캔 라인(SCANL1)과 인접한 다른 하나의 제1 신호 라인(SL1)에 포함된 제2 스캔 라인(SCANL2) 사이에는 제1 화소(P1) 및 제2 화소(P2)이 구비될 수 있다. 제1 화소(P1)는 상측에 배치된 제1 스캔 라인(SCANL1)으로부터 스캔 신호를 공급 받고, 제2 화소(P2)는 하측에 배치된 제2 스캔 라인(SCANL2)으로부터 스캔 신호를 공급 받을 수 있다.
제2 신호 라인(SL2)은 적어도 하나의 데이터 라인(DL1, DL2, DL3, DL4), 화소 전원 라인(VDDL), 레퍼런스 라인(REFL) 및 공통 전원 라인(VSSL)을 포함할 수 있으나, 반드시 이에 한정되지는 않는다.
레퍼런스 라인(REFL)은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4) 각각의 구동 트랜지스터(TR1, TR2, TR3, TR4)에 기준 전압(또는 초기화 전압, 센싱 전압)을 공급할 수 있다.
적어도 하나의 데이터 라인(DL1, DL2, DL3, DL4) 각각은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4) 중 적어도 하나에 데이터 전압을 공급할 수 있다. 일 예로, 제1 데이터 라인(DL1)은 제1 서브 화소(SP1)의 제1 구동 트랜지스터(TR1)에 제1 데이터 전압을 공급하고, 제2 데이터 라인(DL2)은 제2 서브 화소(SP2)의 제2 구동 트랜지스터(TR2)에 제2 데이터 전압을 공급하고, 제3 데이터 라인(DL3)은 제3 서브 화소(SP3)의 제3 구동 트랜지스터(TR3)에 제3 데이터 전압을 공급하고, 제4 데이터 라인(DL4)은 제4 서브 화소(SP4)의 제4 구동 트랜지스터(TR4)에 제4 데이터 전압을 공급할 수 있다.
화소 전원 라인(VDDL)은 서브 화소들(SP1, SP2, SP3, SP4) 각각의 애노드 전극(120)에 제1 전원을 공급할 수 있다. 공통 전원 라인(VSSL)은 서브 화소들(SP1, SP2, SP3, SP4) 각각의 캐소드 전극(140)에 제2 전원을 공급할 수 있다.
제2 신호 라인(SL2)이 공통 전원 라인(VSSL)을 포함하는 경우, 공통 전원 라인(VSSL)은 다른 신호 라인과 비교하여 높은 전압이 인가되므로, 다른 신호 라인들 보다 넓은 면적을 가지는 것이 바람직하다. 넓은 면적을 확보하기 위하여, 공통 전원 라인(VSSL)은 이중층으로 형성될 수 있다. 일 예로, 공통 전원 라인(VSSL)은 도 4, 도 7 및 도 8에 도시된 바와 같이 제1 공통 전원 라인(VSSL-1) 및 제2 공통 전원 라인(VSSL-2)을 포함할 수 있다. 제1 공통 전원 라인(VSSL-1) 및 제2 공통 전원 라인(VSSL-2)는 복수의 제1 컨택부(CT1)들을 통해 전기적으로 연결될 수 있다. 도 4, 도 7 및 도 8에는 도시하고 있지 않으나, 화소 전원 라인(VDDL)도 이중층으로 형성될 수 있다.
스위칭 트랜지스터는 스캔 라인(SCANL1, SCANL2)에 공급되는 스캔 신호에 따라 스위칭되어 데이터 라인(DL1, DL2, DL3, DL4)으로부터 공급되는 데이터 전압을 구동 트랜지스터(TR1, TR2, TR3, TR4)에 공급하는 역할을 한다.
센싱 트랜지스터는 화질 저하의 원인이 되는 구동 트랜지스터(TR1, TR2, TR3, TR4)의 문턱 전압 편차를 센싱하는 역할을 한다.
구동 트랜지스터(TR1, TR2, TR3, TR4)는 스위칭 박막 트랜지스터로부터 공급되는 데이터 전압에 따라 스위칭되어 화소 전원 라인(VDDL)에서 공급되는 전원으로부터 데이터 전류를 생성하여 서브 화소의 애노드 전극(120)에 공급하는 역할을 한다. 구동 트랜지스터(TR1, TR2, TR3, TR4)는 서브 화소(SP1, SP2, SP3, SP4) 별로 구비되며, 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다. 구체적으로, 제1 구동 트랜지스터(TR1)는 제1 서브 화소(SP1)의 애노드 전극(120)에 데이터 전류를 공급하고, 제2 구동 트랜지스터(TR2)는 제2 서브 화소(SP2)의 애노드 전극(120)에 데이터 전류를 공급할 수 있다. 제3 구동 트랜지스터(TR3)는 제3 서브 화소(SP3)의 애노드 전극(120)에 데이터 전류를 공급하고, 제4 구동 트랜지스터(TR4)는 제4 서브 화소(SP4)의 애노드 전극(120)에 데이터 전류를 공급할 수 있다.
커패시터는 구동 트랜지스터(TR1, TR2, TR3, TR4)에 공급되는 데이터 전압을 한 프레임 동안 유지시키는 역할을 한다. 커패시터는 제1 커패시터 전극과 제2 커패시터 전극을 포함할 수 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 커패시터는 3개의 커패시터 전극을 포함할 수도 있다.
도 6 내지 도 8을 참조하면, 제1 기판(111) 상에는 액티브층(ACT)이 구비될 수 있다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.
액티브층(ACT)과 제1 기판(111) 사이에는 액티브층(ACT)으로 입사되는 외부광을 차단하기 위한 차광층(LS)이 구비될 수 있다. 차광층(LS)은 전도성을 가지는 물질로 이루어질 수 있으며, 예컨대, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 이러한 경우, 차광층(LS)과 액티브층(ACT) 사이에는 버퍼막(BF)이 구비될 수 있다.
액티브층(ACT) 상에는 게이트 절연막(GI)이 구비될 수 있다. 게이트 절연막(GI)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
또한, 복수의 신호 라인들 중 적어도 하나의 신호 라인이 차광층(LS)과 동일한 층에 구비될 수 있다. 일 예로, 화소 전원 라인(VDDL), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3), 제4 데이터 라인(DL4), 제1 공통 전원 라인(VSSL-1) 및 레퍼런스 라인(REFL)이 차광층(LS)과 동일한 층에 동일한 물질로 구비될 수 있으나, 반드시 이에 한정되지는 않는다.
도 7 및 도 8에서는 화소 전원 라인(VDDL), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3), 제4 데이터 라인(DL4), 제1 공통 전원 라인(VSSL-1) 및 레퍼런스 라인(REFL)이 모두 차광층(LS)에 배치되는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 제1 화소 전원 라인(VDDL-1), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3), 제4 데이터 라인(DL4), 제1 공통 전원 라인(VSSL-1) 및 레퍼런스 라인(REFL)는 차광층(LS), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 하나에 배치될 수 있다.
게이트 절연막(GI) 상에는 게이트 전극(GE)이 구비될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(GE) 상에는 층간 절연막(ILD)이 구비될 수 있다. 층간 절연막(ILD)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막(ILD) 상에는 소스 전극(SE) 및 드레인 전극(DE)이 구비될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 게이트 절연막(GI)과 층간 절연막들(ILD)을 관통하는 콘택홀을 통해 액티브층(ACT)에 접속될 수 있다.
소스 전극(SE) 및 드레인 전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
또한, 복수의 신호 라인들 중 적어도 하나의 신호 라인이 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 구비될 수 있다. 일 예로, 제2 공통 전원 라인(VSSL-2)이 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 동일한 물질로 구비될 수 있으나, 반드시 이에 한정되지는 않는다.
소스 전극(SE) 및 드레인 전극(DE) 상에는 구동 트랜지스터(TR1, TR2, TR3, TR4)을 보호하기 위한 패시베이션막(PAS)이 구비될 수 있다. 패시베이션막(PAS) 상에는 구동 트랜지스터(TR1, TR2, TR3, TR4)로 인한 단차를 평탄하게 하기 위한 평탄화막(PLN)이 구비될 수 있다. 평탄화막(PLN)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
평탄화막(PLN) 상에는 애노드 전극(120), 발광층(130), 캐소드 전극(140)으로 이루어진 발광소자들과 뱅크(125)가 구비된다.
애노드 전극(120)은 평탄화막(PLN) 상에 구비되어 구동 트랜지스터(TR1, TR2, TR3, TR4)와 연결될 수 있다. 구체적으로, 애노드 전극(120)은 평탄화막(PLN) 및 패시베이션막(PAS)을 관통하는 제1 콘택홀(CH1)을 통해 구동 트랜지스터(TR1, TR2, TR3, TR4)의 소스 전극(SE) 또는 드레인 전극(DE)에 접속될 수 있다. 이에 따라, 애노드 전극(120)은 구동 트랜지스터(TR1, TR2, TR3, TR4)와 전기적으로 연결될 수 있다.
이러한 애노드 전극(120)은 서브 화소(SP1, SP2, SP3, SP4) 별로 구비되며, 투과 영역(TA)에는 구비되지 않을 수 있다.
애노드 전극(120)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag와 ITO의 적층 구조(ITO/Ag/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다.
한편, 복수의 서브 화소(SP1, SP2, SP3, SP4)들 각각에 구비된 애노드 전극(120)은 복수 개로 이루어질 수 있다. 일 예로, 복수의 서브 화소(SP1, SP2, SP3, SP4)들 각각에 구비된 애노드 전극(120)은 제1 애노드 전극(121) 및 제2 애노드 전극(122)을 포함할 수 있다. 제1 애노드 전극(121) 및 제2 애노드 전극(122)은 동일한 층에서 서로 이격 배치될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 애노드 전극(121) 및 제2 애노드 전극(122)을 연결하기 위한 애노드 연결 전극(ACE)을 더 포함할 수 있다. 애노드 연결 전극(ACE)은 도 4에 도시된 바와 같이 제1 애노드 연결부(ACE1), 제2 애노드 연결부(ACE2) 및 제3 애노드 연결부(ACE3)를 포함할 수 있다.
제1 애노드 연결부(ACE1)는 제1 애노드 전극(121)으로부터 투과 영역(TA) 방향으로 소정의 길이만큼 연장될 수 있다. 제2 애노드 연결부(ACE2)는 제2 애노드 전극(122)으로부터 투과 영역(TA) 방향으로 소정의 길이만큼 연장될 수 있다.
제3 애노드 연결부(ACE3)는 제1 애노드 연결부(ACE1)의 일단 및 제2 애노드 연결부(ACE2)의 일단을 연결할 수 있다. 이와 같은 제1 애노드 연결부(ACE1), 제2 애노드 연결부(ACE2) 및 제3 애노드 연결부(ACE3)는 제1 애노드 전극(121) 및 제2 애노드 전극(122)과 동일한 층에서 일체로 형성될 수 있다. 이에 따라, 제1 애노드 전극(121)은 애노드 연결 전극(ACE)을 통해 제2 애노드 전극(122)과 전기적으로 연결될 수 있다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 애노드 전극(120)과 리페어 라인(RL)을 연결하기 위한 리페어 연결 전극(RCE)을 더 포함할 수 있다.
리페어 연결 전극(RCE)은 도 4에 도시된 바와 같이 일단이 제2 컨택홀(CH2)을 통해 리페어 라인(RL)과 연결되고, 타단이 제3 애노드 연결부(ACE3)와 중첩되어 웰딩 지점(WP)을 형성할 수 있다. 이때, 리페어 라인(RL)과 전기적으로 연결되어 있는 리페어 연결 전극(RCE)은 웰딩 지점(WP)에서 적어도 하나의 절연층들을 사이에 두고 제3 애노드 연결부(ACE3)와 전기적으로 분리될 수 있다. 즉, 리페어 라인(RL)은 제3 애노드 연결부(ACE3)와 전기적으로 분리될 수 있다.
구체적으로, 리페어 연결 전극(RCE)은 도 6에 도시된 바와 같이 적어도 하나의 절연층들, 예컨대, 패시베이션막(PAS)을 사이에 두고 애노드 연결 전극(ACE), 구체적으로, 제3 애노드 연결부(ACE3)와 전기적으로 분리될 수 있다.
불량 서브 화소가 발생하면, 전기적으로 분리되어 있던 리페어 연결 전극(RCE)과 제3 애노드 연결부(ACE3)는 리페어 공정에 의하여 전기적으로 연결되고, 결과적으로, 리페어 라인(RL)과 제3 애노드 연결부(ACE3)가 전기적으로 연결될 수 있다.
도 4에서는 리페어 연결 전극(RCE)의 일단이 제2 컨택홀(CH2)을 통해 리페어 라인(RL)과 연결되고, 타단이 제3 애노드 연결부(ACE3)와 중첩되는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다.
다른 일 실시예에 있어서, 리페어 연결 전극(RCE)는 도 9에 도시된 바와 같이 일단이 리페어 라인(RL)과 중첩되어 웰딩 지점(WP)을 형성하고, 타단이 제4 컨택홀(CH4)을 통해 제3 애노드 연결부(ACE3)와 연결될 수 있다. 이때, 리페어 연결 전극(RCE)은 웰딩 지점(WP)에서 적어도 하나의 절연층을 사이에 두고 리페어 라인(RL)과 전기적으로 분리될 수 있다. 일 예로, 리페어 연결 전극(RCE)은 평탄화막(PLN) 및 패시베이션막(PAS)을 사이에 두고 리페어 라인(RL)과 전기적으로 분리될 수 있다.
불량 서브 화소가 발생하면, 전기적으로 분리되어 있던 리페어 연결 전극(RCE)과 리페어 라인(RL)은 리페어 공정에 의하여 전기적으로 연결될 수 있다.
이와 같은 리페어 연결 전극(RCE)은 구동 트랜지스터(TR1, TR2, TR3, TR4)의 소스 전극(SE) 또는 드레인 전극(DE)과 동일 층에 형성될 수 있다.
제1 애노드 연결부(ACE1), 제2 애노드 연결부(ACE2), 제3 애노드 연결부(ACE3) 및 리페어 연결 전극(RCE)이 형성된 영역은 비투과 영역(NTA)일 수 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 제1 애노드 연결부(ACE1), 제2 애노드 연결부(ACE2), 제3 애노드 연결부(ACE3) 및 리페어 연결 전극(RCE)은 투명한 전도성 물질로 이루어질 수도 있다. 이러한 경우, 제1 애노드 연결부(ACE1), 제2 애노드 연결부(ACE2), 제3 애노드 연결부(ACE3) 및 리페어 연결 전극(RCE)이 형성된 영역은 투과 영역(TA)일 수 있다.
애노드 전극(120)은 애노드 연결 전극(ACE) 및 트랜지스터 연결 전극(TCE)을 통해 구동 트랜지스터(TR1, TR2, TR3, TR4)과 전기적으로 연결될 수 있다.
트랜지스터 연결 전극(TCE)은 제1 애노드 연결부(ACE1)와 제2 애노드 연결부(ACE2) 사이에 배치될 수 있다. 트랜지스터 연결 전극(TCE)은 구동 트랜지스터(TR1, TR2, TR3, TR4)의 소스 전극(SE) 또는 드레인 전극(DE)으로부터 투과 영역(TA) 방향으로 소정의 길이만큼 연장될 수 있다. 트랜지스터 연결 전극(TCE)은 도 6에 도시된 바와 같이 제3 애노드 연결부(ACE3)와 적어도 일부가 중첩되고, 제3 애노드 연결부(ACE3)와 중첩되는 영역에서 제1 컨택홀(CH1)을 통해 전기적으로 연결될 수 있다.
트랜지스터 연결 전극(TCE)이 형성된 영역은 비투과 영역(NTA)일 수 있으나, 반드시 이에 한정되지 않는다. 트랜지스터 연결 전극(TCE)과 제1 애노드 연결부(ACE1) 사이, 및 트랜지스터 연결 전극(TCE)과 제2 애노드 연결부(ACE2) 사이에는 투과 영역(TA)이 구비될 수 있다. 다른 실시예에 있어서, 트랜지스터 연결 전극(TCE)은 투명한 전도성 물질로 이루어질 수도 있다. 이러한 경우, 트랜지스터 연결 전극(TCE)이 형성된 영역은 투과 영역(TA)일 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 애노드 전극(121) 및 제2 애노드 전극(122) 중 어느 하나에 공정 과정에서 이물 등이 유입되고, 이로 인하여, 암점이 발생할 수 있다. 이러한 경우, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 애노드 연결 전극(ACE)의 제1 애노드 연결부(ACE1) 및 제2 애노드 연결부(ACE2) 중 적어도 하나를 커팅함으로써 리페어할 수 있다.
일 예로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 애노드 전극(121)이 구비된 영역에서 이물에 의하여 제1 애노드 전극(121)과 캐소드 전극(140) 사이에 쇼트가 발생하면, 제1 애노드 연결부(ACE1)을 레이저로 커팅함으로써 리페어할 수 있다.
다른 예로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 애노드 전극(122)이 구비된 영역에서 이물에 의하여 제2 애노드 전극(122)과 캐소드 전극(140) 사이에 쇼트가 발생하면, 제2 애노드 연결부(ACE2)을 레이저로 커팅함으로써 리페어할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 이물에 의하여 암점이 발생하더라도 복수의 애노드 전극(121, 122)들 중 해당 애노드 전극만을 커팅을 통해 단락시킴으로써, 암점 발생에 의한 광 손실률을 줄일 수 있다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 구동 트랜지스터(TR1, TR2, TR3, TR4)에 불량이 발생할 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 구동 트랜지스터(TR1, TR2, TR3, TR4)에 의하여 오작동하게 되면, 해당 서브 화소의 구동 트랜지스터(TR1, TR2, TR3, TR4)와 애노드 전극(120)을 전기적으로 분리시키기 위하여 트랜지스터 연결 전극(TCE)을 레이저로 커팅할 수 있다. 이에 따라, 구동 트랜지스터(TR1, TR2, TR3, TR4)에 불량이 발생한 서브 화소는 구동 트랜지스터(TR1, TR2, TR3, TR4)로부터 인가되는 신호가 차단되어, 발광하지 않을 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 리페어 라인(RL)을 통해 불량이 발생한 서브 화소에 인접한 서브 화소의 신호를 인가시킬 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 도 8에 도시된 바와 같이 제1 신호 라인(SL1)을 사이에 두고 인접하게 배치된 2개의 화소의 일 측에 리페어 라인(RL)이 구비될 수 있다. 제2 화소(P2)는 제1 신호 라인(SL1)을 사이에 두고 제3 화소(P3)와 인접하게 배치될 수 있다. 리페어 라인(RL)은 제2 화소(P2)의 일 측에서 제3 화소(P3)의 일 측으로 연장될 수 있다. 이때, 리페어 라인(RL)은 제2 화소(P2)의 일 측에서 제2 방향으로 연장되면서, 제1 방향으로 돌출된 분기 라인이 제2 화소(P2)에 포함된 서브 화소들(SP1, SP2, SP3, SP4) 각각의 리페어 연결 전극(RCE)과 일부 중첩되도록 형성될 수 있다. 또한, 리페어 라인(RL)은 제3 화소(P3)의 일 측에서 제2 방향으로 연장되면서, 제1 방향으로 돌출된 분기 라인이 제3 화소(P3)에 포함된 서브 화소들(SP1, SP2, SP3, SP4) 각각의 리페어 연결 전극(RCE)과 일부 중첩되도록 형성될 수 있다.
리페어 라인(RL)은 앞서 설명한 바와 같이 제4 컨택홀(CH4)을 통해 리페어 연결 전극(RCE)과 연결되고, 리페어 연결 전극(RCE)이 적어도 하나의 절연층들을 사이에 두고 애노드 연결 전극(ACE), 예컨대, 제3 애노드 연결부(ACE3)와 전기적으로 분리될 수 있다. 이러한 경우, 불량 서브 화소가 발생하면, 리페어 공정을 통해 전기적으로 분리되어 있던 리페어 연결 전극(RCE)과 제3 애노드 연결부(ACE3)를 전기적으로 연결시킬 수 있다.
예를 들어 설명하면, 제2 화소(P2)의 제1 서브 화소(SP1)의 제1 구동 트랜지스터(TR1)에 불량이 발생하면, 제2 화소(P2)의 제1 서브 화소(SP1)의 제1 구동 트랜지스터(TR1)와 애노드 전극(120)을 전기적으로 분리시키기 위하여 트랜지스터 연결 전극(TCE)을 레이저로 커팅할 수 있다. 이에 따라, 제1 구동 트랜지스터(TR1)에 불량이 발생한 제2 화소(P2)의 제1 서브 화소(SP1)는 제1 구동 트랜지스터(TR1)로부터 인가되는 신호가 차단되어, 발광하지 않을 수 있다.
그리고, 제2 화소(P2)의 제1 서브 화소(SP1)의 리페어 연결 전극(RCE)과 제3 애노드 연결부(ACE3)가 중첩된 웰딩 지점(WP)에 레이저를 조사함으로써, 전기적으로 분리되어 있던 제2 화소(P2)의 제1 서브 화소(SP1)의 리페어 연결 전극(RCE)과 제3 애노드 연결부(ACE3)를 전기적을 연결시킬 수 있다. 이때, 리페어 라인(RL)은 리페어 연결 전극(RCE)을 통해 제2 화소(P2)의 제1 서브 화소(SP1)의 제3 애노드 연결부(ACE3)와 전기적으로 연결될 수 있다. 또한, 제3 화소(P3)의 제1 서브 화소(SP1)의 리페어 연결 전극(RCE)과 제3 애노드 연결부(ACE3)가 중첩된 웰딩 지점(WP)에 레이저를 조사함으로써, 전기적으로 분리되어 있던 제3 화소(P3)의 제1 서브 화소(SP1)의 리페어 연결 전극(RCE)과 제3 애노드 연결부(ACE3)를 전기적을 연결시킬 수 있다. 이때, 리페어 라인(RL)은 리페어 연결 전극(RCE)을 통해 제3 화소(P3)의 제1 서브 화소(SP1)의 제3 애노드 연결부(ACE3)와 전기적으로 연결될 수 있다. 이를 통해, 불량이 발생한 제2 화소(P2)의 제1 서브 화소(SP1)에 제3 화소(P3)의 제1 서브 화소(SP1)의 신호를 인가시킬 수 있다.
한편, 앞서 설명한 바와 같이, 리페어 라인(RL)은 도 9에 도시된 바와 같이 적어도 하나의 절연층들을 사이에 두고 리페어 연결 전극(RCE)과 전기적으로 분리될 수 있다. 이때, 리페어 연결 전극(RCE)은 애노드 연결 전극(ACE), 예컨대, 제3 애노드 연결부(ACE3)와 제2 컨택홀(CH2)을 통해 전기적으로 연결될 수 있다. 이러한 경우, 불량 서브 화소가 발생하면, 리페어 공정을 통해 전기적으로 분리되어 있던 리페어 연결 전극(RCE)과 리페어 라인(RL)을 전기적으로 연결시킬 수 있다.
예를 들어 설명하면, 제2 화소(P2)의 제1 서브 화소(SP1)의 제1 구동 트랜지스터(TR1)에 불량이 발생하면, 제2 화소(P2)의 제1 서브 화소(SP1)의 제1 구동 트랜지스터(TR1)와 애노드 전극(120)을 전기적으로 분리시키기 위하여 트랜지스터 연결 전극(TCE)을 레이저로 커팅할 수 있다. 이에 따라, 제1 구동 트랜지스터(TR1)에 불량이 발생한 제2 화소(P2)의 제1 서브 화소(SP1)는 제1 구동 트랜지스터(TR1)로부터 인가되는 신호가 차단되어, 발광하지 않을 수 있다.
그리고, 제2 화소(P2)의 제1 서브 화소(SP1)의 리페어 연결 전극(RCE)과 리페어 라인(RL)이 중첩된 웰딩 지점(WP)에 레이저를 조사함으로써, 전기적으로 분리되어 있던 제2 화소(P2)의 제1 서브 화소(SP1)의 리페어 연결 전극(RCE)과 리페어 라인(RL)을 전기적으로 연결시킬 수 있다. 또한, 제3 화소(P3)의 제1 서브 화소(SP1)의 리페어 연결 전극(RCE)과 리페어 라인(RL)이 중첩된 웰딩 지점(WP)에 레이저를 조사함으로써, 전기적으로 분리되어 있던 제3 화소(P3)의 제1 서브 화소(SP1)의 리페어 연결 전극(RCE)과 리페어 라인(RL)을 전기적으로 연결시킬 수 있다. 이를 통해, 불량이 발생한 제2 화소(P2)의 제1 서브 화소(SP1)에 제3 화소(P3)의 제1 서브 화소(SP1)의 신호를 인가시킬 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 애노드 연결 전극(ACE)을 투과 영역(TA) 방향으로 연장시키고, 트랜지스터 연결 전극(TCE)을 투과 영역(TA) 방향으로 연장시킬 수 있다. 이에, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 애노드 전극(120)과 연결된 애노드 연결 전극(ACE)과 구동 트랜지스터(TR1, TR2, TR3, TR4)의 소스 전극(SE) 또는 드레인 전극(DE)과 연결된 트랜지스터 연결 전극(TCE)을 컨택시키는 제1 컨택홀(CH1)이 발광 영역(EA) 외부에 배치될 수 있다. 제1 컨택홀(CH1)이 발광 영역(EA) 내에 배치되는 경우에는 제1 컨택홀(CH1)이 배치된 영역만큼 개구율 손실이 발생할 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 애노드 연결 전극(ACE)과 트랜지스터 연결 전극(TCE)을 연결하는 제1 컨택홀(CH1)을 발광 영역(EA) 외부에 형성함으로써, 제1 컨택홀(CH1)로 인하여 발광 영역(EA)의 개구율이 감소되는 것을 방지하여, 발광 면적을 넓게 확보할 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 컨택홀(CH1)이 투과 영역(TA)과 발광 영역(EA) 사이의 데드존(dead zone)에 배치되어, 제1 컨택홀(CH1)로 인하여 투과율이 감소되는 것을 방지할 수 있다. 결과적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 발광 영역(EA)의 개구율 및 투과율 둘다 감소시키지 않으면서, 애노드 연결 전극(ACE)과 트랜지스터 연결 전극(TCE)을 연결하는 제1 컨택홀(CH1)을 형성할 수 있다.
한편, 도 4 및 도 9에서는 투명 표시 패널(110)이 리페어 라인(RL)을 포함하고 있으나, 반드시 이에 한정되지는 않는다. 본 발명의 다른 변형된 실시예에 따른 투명 표시 패널(110)은 도 10 및 도 11에 도시된 바와 같이 리페어 라인(RL)을 포함하지 않을 수도 있다. 이러한 경우, 투명 표시 패널(110)은 리페어 라인(RL) 및 리페어 라인(RL)과 애노드 전극(120)을 연결하기 위한 리페어 연결 전극(RCE)을 구비하지 않음으로써, 투과율을 더욱 향상시킬 수 있다.
다시 도 6 내지 도 8을 참조하면, 뱅크(125)는 평탄화막(PLN) 상에 구비될 수 있다. 또한, 뱅크(125)은 애노드 전극(120)들 사이에 구비될 수 있다. 그리고 뱅크(125)는 애노드 전극(120)들 각각의 가장자리를 덮고 애노드 전극(120)들 각각의 일부가 노출되도록 형성될 수 있다. 이에 따라, 뱅크(125)는 애노드 전극(120)들 각각의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 발생하는 것을 방지할 수 있다.
뱅크(125)는 서브 화소(SP1, SP2, SP3, SP4)들 각각의 발광 영역(EA1, EA2, EA3, EA4)을 정의할 수 있다. 서브 화소(SP1, SP2, SP3, SP4)들 각각의 발광 영역(EA1, EA2, EA3, EA4)은 애노드 전극(120), 유기 발광층(130), 및 캐소드 전극(140)이 순차적으로 적층되어 애노드 전극(120)으로부터의 정공과 캐소드 전극(140)으로부터의 전자가 유기 발광층(130)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 뱅크(125)가 형성된 영역은 광을 발광하지 않으므로 비발광 영역이 되고, 뱅크(125)가 형성되지 않고 애노드 전극(120)이 노출된 영역이 발광 영역(EA1, EA2, EA3, EA4)이 될 수 있다.
뱅크(125)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
유기 발광층(130)은 애노드 전극(120) 상에 구비될 수 있다. 유기 발광층(130)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 애노드 전극(120)과 캐소드 전극(140)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 발광하게 된다.
일 실시예에 있어서, 유기 발광층(130)은 서브 화소(SP1, SP2, SP3, SP4)에 공통으로 형성되는 공통층일 수 있다. 이때, 발광층은 백색 광을 방출하는 백색 발광층일 수 있다.
다른 실시예에 있어서, 유기 발광층(130)은 발광층이 서브 화소(SP1, SP2, SP3, SP4) 별로 형성될 수 있다. 일 예로, 제1 서브 화소(SP1)에는 적색 광을 방출하는 적색 발광층이 형성되고, 제2 서브 화소(SP2)에는 백색 광을 방출하는 백색 발광층이 형성되고, 제3 서브 화소(SP3)에는 청색 광을 방출하는 청색 발광층이 형성되고, 제4 서브 화소(SP4)에는 녹색 광을 방출하는 녹색 발광층이 형성될 수 있다. 이러한 경우, 유기 발광층(130)의 발광층은 투과 영역(TA)에 형성되지 않는다.
캐소드 전극(140)은 유기 발광층(130) 및 뱅크(125) 상에 구비될 수 있다. 캐소드 전극(140)은 발광 영역(EA)을 포함하는 비투과 영역(NTA)뿐만 아니라 투과 영역(TA)에도 구비될 수 있으나, 반드시 이에 한정되지는 않는다. 캐소드 전극(140)은 발광 영역(EA1, EA2, EA3, EA4)을 포함하는 비투과 영역(NTA)에만 구비되고, 투과율 향상을 위하여 투과 영역(TA)에 구비되지 않을 수도 있다.
이러한 캐소드 전극(140)은 서브 화소(SP1, SP2, SP3, SP4)들에 공통적으로 형성되어 동일한 전압을 인가하는 공통층일 수 있다. 캐소드 전극(140)은 광을 투과시킬 수 있는 전도성 물질로 이루어질 수 있다. 일 예로, 캐소드 전극(140)은 저저항 금속 물질, 예컨대, 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금으로 형성될 수 있다.
발광소자들 상에는 봉지막(150)이 구비될 수 있다. 봉지막(150)은 캐소드 전극(140) 상에서 캐소드 전극(140)을 덮도록 형성될 수 있다. 봉지막(150)은 유기 발광층(130)과 캐소드 전극(140)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위하여, 봉지막(150)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
한편, 도 5에 도시하고 있지 않지만, 캐소드 전극(140)과 봉지막(150) 사이에 캡핑층(Capping Layer)이 추가로 형성될 수도 있다.
봉지막(150) 상에는 컬러필터(CF)가 구비될 수 있다. 컬러필터(CF)는 제1 기판(111)과 마주보는 제2 기판(112)의 일면 상에 구비될 수 있다. 이러한 경우, 봉지막(150)이 구비된 제1 기판(111)과 컬러필터(CF)가 구비된 제2 기판(112)은 별도의 접착층(160)에 의하여 합착될 수 있다. 이때, 접착층(160)은 투명한 접착 레진층(optically clear resin layer, OCR) 또는 투명한 접착 레진 필름(optically clear adhesive film, OCA)일 수 있다.
컬러필터(CF)는 서브 화소들(SP1, SP2, SP3, SP4) 별로 패턴 형성될 수 있다. 구체적으로, 컬러필터(CF)는 제1 컬러필터(CF1), 제2 컬러필터(CF2), 제3 컬러필터(미도시) 및 제4 컬러필터(미도시)를 포함할 수 있다. 제1 컬러필터(CF1)는 제1 서브 화소(SP1)의 발광 영역(EA1)에 대응되도록 배치될 수 있으며, 적색 광을 투과시키는 적색 컬러필터일 수 있다. 제2 컬러필터(CF2)는 제2 서브 화소(SP2)의 발광 영역(EA2)에 대응되도록 배치될 수 있으며, 백색 광을 투과시키는 백색 컬러필터일 수 있다. 백색 컬러필터는 백색 광을 투과시키는 투명한 유기 물질로 이루어질 수 있다. 제3 컬러필터(미도시)는 제3 서브 화소(SP3)의 발광 영역(EA3)에 대응되도록 배치될 수 있으며, 청색 광을 투과시키는 청색 컬러필터일 수 있다. 제4 컬러필터(미도시)는 제4 서브 화소(SP4)의 발광 영역(EA4)에 대응되도록 배치될 수 있으며, 녹색 광을 투과시키는 녹색 컬러필터일 수 있다.
컬러필터들(CF) 사이 및 컬러필터(CF)와 투과 영역(TA) 사이에는 블랙 매트릭스(BM)가 구비될 수 있다. 블랙 매트릭스(BM)는 서브 화소들(SP1, SP2, SP3, SP4) 사이에 구비되어, 인접한 서브 화소들(SP1, SP2, SP3, SP4) 간에 혼색이 발생하는 것을 방지할 수 있다. 또한, 블랙 매트릭스(BM)는 투과 영역(TA)과 복수의 서브 화소들(SP1, SP2, SP3, SP4) 사이에 구비되어, 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각에서 발광된 광이 투과 영역(TA)으로 진행되는 것을 방지할 수 있다.
이러한 블랙 매트릭스(BM)는 광을 흡수하는 물질, 예컨대, 가시광선 파장대의 광을 모두 흡수하는 블랙 염료(black dye)를 포함할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 하나의 투과 영역(TA)이 2개의 화소(P1, P2)와 대응되는 것을 특징으로 한다.
구체적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 2개의 제1 신호 라인(SL1)들 사이에 제1 화소(P1) 및 제2 화소(P2)이 배치될 수 있다. 제1 화소(P1)는 상측에 배치된 제1 신호 라인(SL1)의 제1 스캔 라인(SCANL1)으로부터 스캔 신호를 공급 받고, 제2 화소(P2)는 하측에 배치된 제1 신호 라인(SL1)의 제2 스캔 라인(SCANL2)으로부터 스캔 신호를 공급 받을 수 있다. 이와 같은 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 스캔 라인(SCANL1, SCANL2)들이 플립(flip) 구조를 가지므로, 제1 화소(P1)와 제2 화소(P2) 사이에 다른 스캔 라인이 지나가지 않을 수 있다. 결과적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 하나의 투과 영역(TA)이 2개의 화소(P1, P2)와 대응될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인(SL1), 예컨대, 스캔 라인(SCANL1, SCANL2)이 제1 화소(P1)와 제2 화소(P2) 사이에 구비되지 않음으로써, 투과 영역(TA)의 면적을 증가시킬 수 있다. 만약 제1 화소(P1)와 제2 화소(P2) 사이에 스캔 라인(SCANL1, SCANL2)이 구비된다면, 스캔 라인(SCANL1, SCANL2)은 제1 방향으로 연장되므로, 투과 영역(TA)을 가로질러 지나가게 된다. 스캔 라인(SCANL1, SCANL2)은 불투명한 전도성 물질로 이루어지므로, 투과 영역(TA)은 스캔 라인(SCANL1, SCANL2)이 구비된 영역만큼 면적이 감소하게 된다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 스캔 라인(SCANL1, SCANL2)을 플립(flip) 구조로 형성하고 하나의 투과 영역(TA)이 2개의 화소(P1, P2)와 대응되도록 함으로써, 투과 영역(TA)의 면적을 증가시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 광 투과율을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 스캔 라인(SCANL1, SCANL2)을 플립(flip) 구조로 형성하고 하나의 투과 영역(TA)이 2개의 화소(P1, P2)와 대응되도록 함으로써, 투과 영역(TA)의 제2 방향의 제1 폭(W1)을 증가시킬 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 회절 현상을 감소시킬 수 있다.
회절 현상은 평면파인 광이 슬릿을 통과함에 따라 구면파들로 변경되고, 구면파들에서 간섭 현상이 발생될 수 있다. 따라서, 구면파들에서 보강 간섭과 상쇄 간섭이 발생됨에 따라, 슬릿을 통과한 외광은 불규칙한 광의 세기를 가질 수 있다. 이에 따라, 투명 표시 패널(110)은 반대편에 위치하는 사물 또는 이미지의 선명도가 감소될 수 있다.
이러한 회절 현상은 외광이 슬릿, 기다란 선형 또는 직사각형의 투과 영역(TA)을 통과할 때 발생할 수 있다. 이때, 회절 현상은 투과 영역(TA)의 폭이 작을수록 회절 각도가 커지고 회절 효과가 크게 나타나게 된다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과 영역(TA)의 제2 방향의 제1 폭(W1)을 증가시킴으로써, 회절 각도를 감소시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 회절 효과를 감소시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 및 제2 화소(P1, P2) 각각에 포함된 서브 화소(SP1, SP2, SP3, SP4)들이 제2 방향으로 일렬로 배치될 수 있다. 이러한 경우, 제1 방향(X 축 방향)으로 이웃하는 2개의 투과 영역(TA)들 사이에 구비된 비투과 영역(NTA)에는 제1 방향으로 하나의 서브 화소만이 구비될 수 있다.
제1 방향(X 축 방향)으로 이웃하는 2개의 투과 영역(TA)들 사이에 구비된 비투과 영역(NTA)에는 제2 신호 라인(SL2)과 구동 트랜지스터(TR1, TR2, TR3, TR4)이 구비될 수 있다. 이때, 제2 신호 라인(SL2)은 복수의 신호 라인들, 예컨대, 4개의 데이터 라인(DL1, DL2, DL3, DL4), 화소 전원 라인(VDDL), 레퍼런스 라인(REFL) 및 공통 전원 라인(VSSL)을 포함할 수 있다.
제2 신호 라인(SL2)에 포함된 복수의 신호 라인들과 구동 트랜지스터(TR1, TR2, TR3, TR4)는 비투과 영역(NTA)에서 서로 이격 배치되어야 한다. 이때, 비투과 영역(NTA)의 제1 방향의 제2 폭(W2)은 제2 신호 라인(SL2)에 포함된 복수의 신호 라인들과 구동 트랜지스터(TR1, TR2, TR3, TR4)의 배치에 따라 달라질 수 있다.
종래의 투명 표시 패널은 제1 방향(X 축 방향)으로 이웃하는 2개의 투과 영역(TA)들 사이에 구비된 비투과 영역(NTA)에 제1 방향으로 복수의 서브 화소들이 구비될 수 있다. 예를 들어 설명하면, 제1 방향(X 축 방향)으로 이웃하는 2개의 투과 영역(TA)들 사이에 구비된 비투과 영역(NTA)에 제1 방향으로 제1 서브 화소(SP1)와 제2 서브 화소(SP2)가 구비될 수 있다. 제2 신호 라인(SL2)에 포함된 복수의 신호 라인들과 제1 서브 화소(SP1)의 제1 구동 트랜지스터(TR1) 및 제2 서브 화소(SP2)의 제2 구동 트랜지스터(TR2)가 비투과 영역(NTA)의 제1 방향의 제1 폭(W1) 내에 배치되어야 한다. 복수의 신호 라인들과 제1 구동 트랜지스터(TR1) 및 제2 구동 트랜지스터(TR2) 간에 최소 이격 거리가 있기 때문에, 비투과 영역(NTA)의 제1 방향의 제1 폭(W1)을 줄이는데 한계가 있다.
반면, 본 발명의 일 실시예에 따른 투명 표시 패널(110)는 제1 방향(X 축 방향)으로 이웃하는 2개의 투과 영역(TA)들 사이에 구비된 비투과 영역(NTA)에 제1 방향으로 하나의 서브 화소만이 구비될 수 있다. 예를 들어 설명하면, 본 발명의 일 실시예에 따른 투명 표시 패널(110)는 제1 방향(X 축 방향)으로 이웃하는 2개의 투과 영역(TA)들 사이에 구비된 비투과 영역(NTA)에 제1 방향으로 제1 서브 화소(SP1)만이 구비될 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)는 제2 신호 라인(SL2)에 포함된 복수의 신호 라인들과 제1 서브 화소(SP1)의 제1 구동 트랜지스터(TR1)만이 비투과 영역(NTA)의 제1 방향의 제1 폭(W1) 내에 배치되면 되므로, 종래의 투명 표시 패널(110)과 비교하여 비투과 영역(NTA)의 제1 방향의 제1 폭(W1)을 감소시킬 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)는 비투과 영역(NTA)의 제1 방향의 제2 폭(W2)을 감소시키고, 반대로, 투과 영역(TA)의 제1 방향의 제3 폭(W3)을 증가시킬 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과 영역(TA)의 면적이 증가하고, 이로 인하여, 광 투과율이 향상될 수 있다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 비투과 영역(NTA)에서 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2, DL3, DL4)들이 하나의 구동 트랜지스터(TR1, TR2, TR3, TR4)을 사이에 두고 서로 이격 배치될 수 있다.
투명 표시 패널(110)은 광 투과율을 확보하기 위하여 투과 영역(TA)의 제3 폭(W3)을 넓게 확보하고, 비투과 영역(NTA)의 제2 폭(W2)을 상대적으로 좁게 형성할 수 있다. 복수의 신호 라인들은 투과성을 가지지 않으므로, 비투과 영역(NTA)에 배치될 수 있다. 이때, 투명 표시 패널(110)은 일반 표시 패널과 비교하여 좁은 제2 폭(W2)을 가지는 비투과 영역(NTA)에 복수의 신호 라인들이 배치되므로, 신호 라인들 간의 이격 거리가 작아질 수 밖에 없다. 이러한 이유로, 투명 표시 패널(110)에서는 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2, DL3, DL4) 간의 기생 커패시턴스(parasitic capacitance)가 증가하고, 커플링에 의한 크로스 토크 현상이 보다 심각하게 발생할 수 있다.
도 9a 및 도 9b를 참조하여 보다 구체적으로 설명하면, 각 서브 화소(SP1, SP2, SP3, SP4)는 제1 스위칭 트랜지스터(STR1), 제2 스위칭 트랜지스터(STR2), 구동 트랜지스터(DTR), 커패시터(Cst), 및 유기발광소자(OLED)를 포함할 수 있다.
제1 스위칭 트랜지스터(STR1)는 스캔 라인(SCANL1, SCANL2)에 공급되는 스캔 신호(Scan)에 따라 스위칭되어 데이터 라인(DL1, DL2, DL3, DL4)에 공급되는 데이터 전압(Vdata)을 구동 트랜지스터(DTR)의 게이트 노드(VG)에 공급할 수 있다.
구동 트랜지스터(DTR)는 제1 스위칭 트랜지스터(STR1)로부터 공급되는 데이터 전압(Vdata)에 따라 스위칭되어 구동 전압(EVDD)에 의해 유기발광소자(OLED)로 흐르는 데이터 전류(oled)를 제어한다.
커패시터(Cst)는 구동 트랜지스터(DTR)의 게이트 노드(VG)와 소스 노드(VS) 사이에 접속되어 구동 트랜지스터(DTR)의 게이트 노드(VG)에 공급되는 데이터 전압(Vdata)에 대응되는 전압을 저장하고, 저장된 전압으로 구동 트랜지스터(DTR)를 턴-온시킬 수 있다.
제2 스위칭 트랜지스터(STR2)는 스캔 라인(SCANL1, SCANL2)에 공급되는 스캔 신호(Scan)에 따라 스위칭되어 레퍼런스 라인(REFL)에서 공급된 기준전압(Vref)을 구동 트랜지스터(DTR)의 소스 노드(VS)에 전달할 수 있다.
유기발광소자(OLED)는 구동 트랜지스터(DTR)의 소스 노드(VS)에 애노드 전극(120)이 연결되고, 캐소드 전압(EVSS)이 인가되는 공통 전원 라인(VSSL)에 캐소드 전극(140)이 연결되어, 구동 트랜지스터(DTR)로부터 공급되는 데이터 전류에 의해 발광할 수 있다.
이와 같은 구조를 가진 서브 화소(SP1, SP2, SP3, SP4)들은 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2, DL3, DL4)이 인접하게 배치되면, 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2, DL3, DL4) 사이에 기생 커패시턴스(cap)이 발생하고, 이로 인하여, 서브 화소(SP1, SP2, SP3, SP4)들의 휘도가 변경될 수 있다.
구체적으로, 데이터 라인(DL1, DL2, DL3, DL4)에 인가되는 데이터 전압은 펄스 형태를 가진다. 이때, 데이터 라인(DL1, DL2, DL3, DL4)에 인가되는 데이터 전압이 로우 레벨에서 하이 레벨로 변경되는 제1 지점(1)에는 도 9b에 도시된 바와 같이 레퍼런스 라인(REFL)의 기준접압(Vref)도 순간적으로 상승할 수 있다. 이에 따라, 레퍼런스 라인(REFL)과 연결된 구동 트랜지스터(DTR)의 소스 노드(VS)는 상승하고, 구동 트랜지스터(DTR)의 게이트 노드(VG)는 감소하여, 결과적으로, 서브 화소(SP1, SP2, SP3, SP4)의 휘도가 감소할 수 있다.
한편, 데이터 라인(DL1, DL2, DL3, DL4)에 인가되는 데이터 전압이 하이 레벨에서 로우 레벨로 변경되는 제2 지점(2)에는 도 9b에 도시된 바와 같이 레퍼런스 라인(REFL)의 기준접압(Vref)도 순간적으로 감소할 수 있다. 이에 따라, 레퍼런스 라인(REFL)과 연결된 구동 트랜지스터(DTR)의 소스 노드(VS)는 감소하고, 구동 트랜지스터(DTR)의 게이트 노드(VG)는 증가하여, 결과적으로, 서브 화소(SP1, SP2, SP3, SP4)의 휘도가 증가할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제한된 공간에서 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2, DL3, DL4) 간에 기생 커패시턴스가 발생하는 것을 방지하기 위하여 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2)을 인접하게 배치하지 않을 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2, DL3, DL4) 사이에 구동 트랜지스터(TR1, TR2, TR3, TR4)을 배치함으로써, 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2, DL3, DL4)를 이격시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2, DL3, DL4) 간에 기생 커패시턴스가 발생하는 것을 최소화시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 데이터 라인(DL1, DL2, DL3, DL4)과 구동 트랜지스터(TR1, TR2, TR3, TR4) 사이에 화소 전원 라인(VDDL)을 배치할 수 있다.
서브 화소(SP1, SP2, SP3, SP4)들 각각에 구비된 구동 트랜지스터(TR1, TR2, TR3, TR4)들은 제1 전원 연결 라인(VCL1)을 통해 화소 전원 라인(VDDL)과 연결될 수 있다. 제1 전원 연결 라인(VCL1)은 일단이 구동 트랜지스터(TR1, TR2, TR3, TR4)와 연결되고, 타단이 제3 컨택홀(CH3)을 통해 화소 전원 라인(VDDL)과 연결될 수 있다. 이때, 제3 컨택홀(CH3) 및 제1 전원 연결 라인(VCL1)의 적어도 일부는 도 4에 도시된 바와 같이 서브 화소(SP1, SP2, SP3, SP4)들 사이에 배치될 수 있다. 즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제3 컨택홀(CH3) 및 제1 전원 연결 라인(VCL1)의 적어도 일부를 애노드 전극(120)과 중첩되지 않는 영역에 배치할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 서브 화소(SP1, SP2, SP3, SP4)들 중 어느 하나의 구동 트랜지스터(TR1, TR2, TR3, TR4)에 불량이 발생할 수 있으며, 불량이 발생한 구동 트랜지스터(TR1, TR2, TR3, TR4)와 연결된 제1 전원 연결 라인(VCL1)을 레이저로 커팅함으로써, 불량이 발생한 구동 트랜지스터(TR1, TR2, TR3, TR4)과 화소 전원 라인(VDDL) 간의 연결을 단락시킬 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 컨택홀(CH2) 및 제1 전원 연결 라인(VCL1)의 적어도 일부를 애노드 전극(120)과 중첩되지 않는 영역에 배치함으로써, 제1 전원 연결 라인(VCL1)을 레이저로 커팅할 때 애노드 전극(120)이 손상되는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 데이터 라인(DL1, DL2, DL3, DL4)과 투과 영역(TA) 사이에 공통 전원 라인(VDDL)을 배치할 수 있다. 공통 전원 라인(VDDL)은 복수의 서브 화소(SP1, SP2, SP3, SP4)들과 투과 영역(TA) 사이에 구비된 블랙 매트릭스(BM)와 제2 방향을 따라 중첩될 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 공통 전원 라인(VDDL)을 데이터 라인(DL1, DL2, DL3, DL4)과 투과 영역(TA) 사이에 배치함으로써, 화소 전원 라인(VSSL)이 복수의 서브 화소(SP1, SP2, SP3, SP4)들과 투과 영역(TA) 사이에 구비된 블랙 매트릭스(BM)와 제2 방향을 따라 중첩되는 것을 방지할 수 있다.
블랙 매트릭스(BM)는 제2 기판(112)에 구비되고, 컬러필터(CF) 보다 돌출된 구조를 가질 수 있다. 제2 기판(112)이 제1 기판(111) 상에 합착될 때, 제1 기판(111) 상에 형성된 구성들은 블랙 매트릭스(BM)에 의하여 눌림이 발생할 수 있다. 화소 전원 라인(VSSL)이 블랙 매트릭스(BM)와 제2 방향을 따라 중첩되는 경우, 화소 전원 라인(VSSL) 및 캐소드 전극(140)이 블랙 매트릭스(BM)에 의하여 눌리면서 접할 수 있으며, 이로 인하여, 화소 전원 라인(VSSL)과 캐소드 전극(140) 사이에 쇼트가 발생할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 공통 전원 라인(VDDL)이 블랙 매트릭스(BM)와 제2 방향을 따라 중첩되도록 구비함으로써, 블랙 매트릭스(BM)에 의한 눌림이 발생하더라도 정상 구동이 가능하도록 할 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 서브 화소(SP1, SP2, SP3, SP4)들 중 백색 서브 화소와 투과 영역(TA) 사이에 블랙 매트릭스(BM)를 구비하지 않을 수 있다.
구체적으로, 블랙 매트릭스(BM)은 서브 화소들(SP1, SP2, SP3, SP4)과 투과 영역(TA) 사이에 구비되어, 서브 화소들(SP1, SP2, SP3, SP4) 각각에서 발광된 광이 시야각에 따라 다른 색으로 보이는 것을 방지할 수 있다. 예컨대, 녹색 서브 화소에서 발광된 광은 측면에서 백색 광으로 보일 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 서브 화소(SP1, SP2, SP3, SP4)에서 발광된 광이 측면, 예컨대, 투과 영역(TA) 방향으로 진행되지 않도록 블랙 매트릭스(BM)를 서브 화소(SP1, SP2, SP3, SP4)와 투과 영역(TA) 사이에 구비할 수 있다. 다만, 투명 표시 패널(110)은 서브 화소(SP1, SP2, SP3, SP4)와 투과 영역(TA) 사이에 블랙 매트릭스(BM)를 형성하게 되면, 투과 영역(TA)의 면적이 감소하고, 이로 인하여, 광 투과율이 감소할 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 블랙 매트릭스(BM)로 인한 광 투과율 손실을 최소화시키기 위하여, 도 5에 도시된 바와 같이 제2 서브 화소(SP2), 구체적으로, 백색 서브 화소와 투과 영역(TA) 사이에 블랙 매트릭스(BM)를 구비하지 않을 수 있다.
한편, 백색 서브 화소(SP2)는 애노드 전극(120)의 면적을 증가시킬 수 있다. 즉, 백색 서브 화소(SP2)의 애노드 전극(120)과 투과 영역(TA) 간의 이격 거리를 다른 서브 화소(SP1, SP3, SP4) 각각의 애노드 전극(120)과 투과 영역(TA) 간의 이격 거리 보다 작게 형성할 수 있다. 일 실시예에 있어서, 백색 서브 화소(SP2)는 애노드 전극(120)의 끝단을 투과 영역(TA)과 비투과 영역(NTA)의 경계에 일치시킬 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 백색 서브 화소(SP2)의 개구율을 증가시킴으로써, 잔상 수명 확보에 유리할 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 공통 전원 라인(VDDL)과 캐소드 전극(140)을 연결시키기 위한 캐소드 컨택부(CCT)를 투과 영역(TA) 내에 배치할 수 있다.
캐소드 컨택부(CCT)는 제2 전원 연결 라인(VCL2)을 통해 공통 전원 라인(VDDL)과 연결될 수 있다. 제2 전원 연결 라인(VCL2)은 일단이 공통 전원 라인(VDDL)과 연결되고, 타단이 캐소드 컨택부(CCT)와 연결될 수 있다.
제2 전원 연결 라인(VCL2)은 공통 전원 라인(VSSL), 특히, 제2 공통 전원 라인(VSSL-2)으로부터 투과 영역(TA) 방향으로 돌출되어 캐소드 컨택부(CCT)까지 연장될 수 있다. 캐소드 컨택부(CCT)는 다각 형상으로 형성될 수 있으며, 캐소드 전극(140)과의 안정적인 컨택을 위한 최소 면적을 가질 수 있다. 그리고, 캐소드 컨택부(CCT)는 언더컷(undercut) 구조에 의하여 노출될 수 있으며, 캐소드 전극(140)이 노출된 영역에서 접할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 상술한 바와 같은 캐소드 컨택부(CCT)를 투과 영역(TA) 당 하나가 배치될 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 하나의 투과 영역(TA)이 2개의 화소(P)들과 대응되므로, 캐소드 컨택부(CCT) 역시 2개의 화소(P)들과 대응될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소(P) 당 하나의 캐소드 컨택부(CCT)가 구비된 투명 표시 패널(110)과 비교하여 캐소드 컨택부(CCT)의 개수를 절반으로 줄일 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과 영역(TA)에서 캐소드 컨택부(CCT)에 의한 투과 면적 감소를 절반으로 줄일 수 있으므로, 투명도를 향상시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 캐소드 컨택부(CCT)의 개수가 절반으로 감소함에 따라 캐소드 컨택부(CCT)의 전류 밀도가 증가하는 것을 방지하기 위하여 애노드 전극(120)이 Ag 포함할 수 있다. 일 예로, 애노드 전극(120)은 Ag와 ITO의 적층 구조(ITO/Ag/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 물질로 형성될 수 있다.
Ag는 반사율 90% 이상으로 반사율이 높아 소자 효율을 향상시킬 수 있으며, 이에 따라, 투명 표시 패널(110)의 전류를 감소시킬 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 캐소드 컨택부(CCT)의 개수가 절반으로 감소하더라도 투명 표시 패널(110)의 전류를 감소시킴으로써, 캐소드 컨택부(CCT)의 전류 밀도가 증가하지 않을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 투명 표시 장치 110: 투명 표시 패널
111: 제1 기판 112: 제2 기판
120: 애노드 전극 125: 뱅크
130: 유기 발광층 140: 캐소드 전극
150: 봉지막 160: 접착층
170: 컬러필터층 205: 스캔 구동부
VDDL: 화소 전원 라인 VSSL: 공통 전원 라인
DL1, DL2: 데이터 라인 REFL: 레퍼런스 라인
SCANL1, SCANL2: 스캔 라인

Claims (27)

  1. 투과 영역들 및 상기 투과 영역들 사이에 배치된 비투과 영역이 구비된 기판;
    상기 비투과 영역에 구비되어 제1 방향으로 연장된 제1 신호 라인;
    상기 비투과 영역에 구비되어 제2 방향으로 연장된 제2 신호 라인;
    상기 제2 신호 라인과 중첩되어 상기 제2 방향으로 일렬로 배치된 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함하는 제1 화소; 및
    상기 제1 화소에 인접하게 배치되고, 상기 제2 신호 라인과 중첩되어 상기 제2 방향으로 일렬로 배치된 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함하는 제2 화소를 포함하고,
    상기 제1 화소 및 상기 제2 화소는 2개의 투과 영역들 사이에 배치되는 투명 표시 장치.
  2. 제1항에 있어서,
    상기 제1 화소 및 상기 제2 화소는 상기 제2 방향으로 인접하게 배치된 투명 표시 장치.
  3. 제1항에 있어서,
    상기 제1 신호 라인은 상기 투과 영역들 사이에 배치된 2개의 스캔 라인을 포함하는 투명 표시 장치.
  4. 제3항에 있어서,
    상기 제1 화소 및 상기 제2 화소는 상기 제1 화소에 스캔 신호를 공급하는 제1 스캔 라인 및 상기 제2 화소에 스캔 신호를 공급하는 제2 스캔 라인 사이에 배치되는 투명 표시 장치.
  5. 제3항에 있어서,
    상기 제1 화소는 상기 투과 영역의 제1 측에 배치된 제1 스캔 라인으로부터 스캔 신호를 공급 받고,
    상기 제2 화소는 상기 투과 영역의 상기 제1 측과 마주보는 제2 측에 배치된 제2 스캔 라인으로부터 스캔 신호를 공급 받는 투명 표시 장치.
  6. 제1항에 있어서,
    상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소 각각에 구비된 구동 트랜지스터를 더 포함하고,
    상기 제2 신호 라인은 레퍼런스 라인 및 데이터 라인을 포함하고,
    상기 레퍼런스 라인 및 상기 데이터 라인은 상기 구동 트랜지스터를 사이에 두고 서로 이격 배치된 투명 표시 장치.
  7. 제6항에 있어서,
    상기 제2 신호 라인은 상기 데이터 라인과 상기 구동 트랜지스터 사이에 배치된 화소 전원 라인을 더 포함하는 투명 표시 장치.
  8. 제7항에 있어서,
    일단이 상기 구동 트랜지스터와 연결되고, 타단이 제1 컨택홀을 통해 상기 화소 전원 라인과 연결된 전원 연결 라인을 더 포함하고,
    상기 제1 컨택홀 및 상기 전원 연결 라인의 적어도 일부는 서브 화소들 사이에 구비되는 투명 표시 장치.
  9. 제1항에 있어서,
    상기 제1 내지 제3 서브 화소들 사이 및 상기 제1 내지 제3 서브 화소들 중 적어도 하나와 상기 투과 영역 사이에 구비된 블랙 매트릭스를 더 포함하는 투명 표시 장치.
  10. 제9항에 있어서,
    상기 제2 신호 라인은 공통 전원 라인을 더 포함하고,
    상기 공통 전원 라인은 상기 제1 내지 제3 서브 화소들 중 적어도 하나와 상기 투과 영역 사이에 구비된 블랙 매트릭스와 중첩되는 투명 표시 장치.
  11. 제10항에 있어서,
    상기 투과 영역에 배치되고, 상기 공통 전원 라인 및 캐소드 전극을 연결시키기 위한 캐소드 컨택부를 포함하고,
    상기 캐소드 컨택부는 상기 투과 영역 당 하나가 배치되는 투명 표시 장치.
  12. 제9항에 있어서,
    상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소 중 하나는 백색 광을 방출하는 백색 서브 화소이고,
    상기 블랙 매트릭스는 상기 백색 서브 화소 및 상기 투과 영역 사이에 구비되지 않는 투명 표시 장치.
  13. 제12항에 있어서,
    상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소 각각은 애노드 전극, 상기 애노드 전극 상에 구비된 발광층 및 상기 발광층 상에 구비된 캐소드 전극을 포함하고,
    상기 백색 서브 화소는 상기 제1 전극과 상기 투과 영역 간의 이격 거리가 다른 서브 화소의 제1 전극과 투과 영역 간의 이격 거리 보다 작은 투명 표시 장치.
  14. 제1항에 있어서,
    상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소 각각은,
    제1 애노드 전극 및 제2 애노드 전극을 포함하는 애노드 전극, 발광층 및 캐소드 전극으로 이루어진 발광소자;
    상기 제1 애노드 전극과 상기 제2 애노드 전극을 연결하는 애노드 연결 전극;
    상기 비투과 영역에 배치되고, 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 구동 트랜지스터; 및
    상기 구동 트랜지스터의 소스 전극 또는 드레인 전극으로부터 상기 투과 영역 방향으로 연장되어 제2 컨택홀을 통해 상기 애노드 연결 전극과 연결된 트랜지스터 연결 전극을 포함하는 투명 표시 장치.
  15. 제14항에 있어서, 상기 애노드 연결 전극은,
    상기 제1 애노드 전극으로부터 상기 투과 영역 방향으로 연장된 제1 애노드 연결부;
    상기 제2 애노드 전극으로부터 상기 투과 영역 방향으로 연장된 제2 애노드 연결부; 및
    상기 제1 애노드 연결부의 일단 및 상기 제2 애노드 연결부의 일단을 연결하는 제3 애노드 연결부를 포함하는 투명 표시 장치.
  16. 제15항에 있어서,
    상기 트랜지스터 연결 전극은 상기 제3 애노드 연결부의 적어도 일부와 중첩되고, 상기 제2 컨택홀을 통해 상기 제3 애노드 연결부와 연결되는 투명 표시 장치.
  17. 제14항에 있어서,
    상기 제1 신호 라인을 사이에 두고 상기 제2 화소와 인접하게 배치되고, 상기 제2 방향으로 일렬로 배치된 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함하는 제3 화소; 및
    상기 제2 화소의 일 측에서 상기 제3 화소의 일 측으로 연장된 리페어 라인을 더 포함하는 투명 표시 장치.
  18. 제17항에 있어서,
    일단이 제3 컨택홀을 통해 상기 리페어 라인과 연결되고, 타단이 상기 애노드 연결 전극과 중첩된 리페어 연결 전극을 더 포함하고,
    상기 리페어 연결 전극은 적어도 하나의 절연층들을 사이에 두고 상기 애노드 연결 전극과 전기적으로 분리되는 투명 표시 장치.
  19. 투과 영역들 및 상기 투과 영역들 사이에 배치된 비투과 영역이 구비된 기판;
    상기 비투과 영역에 구비되어 제1 방향으로 연장된 제1 신호 라인;
    상기 비투과 영역에 구비되어 제2 방향으로 연장된 제2 신호 라인; 및
    상기 제2 신호 라인과 중첩되어 상기 제2 방향으로 일렬로 배치된 복수의 서브 화소들을 포함하는 복수의 화소들을 포함하고,
    하나의 투과 영역은 2개의 화소와 대응되는 투명 표시 장치.
  20. 제19항에 있어서,
    상기 복수의 화소들은 상기 제2 방향으로 인접하게 배치되는 투명 표시 장치.
  21. 제19항에 있어서,
    상기 제1 신호 라인은 상기 투과 영역들 사이에 배치된 제1 및 제2 스캔 라인을 포함하는 투명 표시 장치.
  22. 제21항에 있어서,
    상기 제1 스캔 라인은 하측에 배치된 화소에 스캔 신호를 공급하고,
    상기 제2 스캔 라인은 상측에 배치된 화소에 스캔 신호를 공급하는 투명 표시 장치.
  23. 제19항에 있어서,
    상기 복수의 서브 화소들 각각에 구비된 구동 트랜지스터를 더 포함하고,
    상기 제2 신호 라인은 레퍼런스 라인 및 데이터 라인을 포함하고,
    상기 레퍼런스 라인 및 상기 데이터 라인은 상기 구동 트랜지스터를 사이에 두고 서로 이격 배치된 투명 표시 장치.
  24. 제19항에 있어서,
    상기 제2 신호 라인은 상기 데이터 라인과 상기 구동 트랜지스터 사이에 배치된 화소 전원 라인 및 상기 데이터 라인과 상기 투과 영역 사이에 배치된 공통 전원 라인을 더 포함하는 투명 표시 장치.
  25. 제24항에 있어서,
    상기 투과 영역에 배치되고, 상기 공통 전원 라인 및 캐소드 전극을 연결시키기 위한 캐소드 컨택부를 포함하고,
    상기 캐소드 컨택부는 2개의 화소 당 하나가 배치되는 투명 표시 장치.
  26. 제24항에 있어서,
    상기 복수의 화소들과 상기 투과 영역 사이 및 상기 복수의 서브 화소들 사이에 구비된 블랙 매트릭스를 더 포함하고,
    상기 공통 전원 라인은 상기 제2 방향을 따라 블랙 매트릭스와 중첩되는 투명 표시 장치.
  27. 제26항에 있어서,
    상기 복수의 서브 화소들 중 적어도 하나는 백색 광을 방출하는 백색 서브 화소이고,
    상기 블랙 매트릭스는 상기 백색 서브 화소 및 상기 투과 영역 사이에 구비되지 않는 투명 표시 장치.
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