KR20220090837A - 투명 표시 장치 - Google Patents

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KR20220090837A
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고태희
박선영
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엘지디스플레이 주식회사
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Abstract

본 발명은 비표시 영역에서의 투과도를 향상시키고 정전기 발생을 방지할 수 있다. 본 발명의 일 실시예에 따른 투명 표시 장치는 복수의 서브 화소들이 배치된 표시 영역, 표시 영역의 일 측에 배치된 제1 비표시 영역 및 표시 영역의 타 측에 배치된 제2 비표시 영역이 구비된 기판, 기판 상에서 제1 비표시 영역에 구비되고, 제1 방향으로 나란하게 연장된 복수의 전원 쇼팅바들, 기판 상에서 표시 영역에 구비되고 제2 방향으로 연장되어 복수의 전원 쇼팅바들과 연결된 복수의 전원 라인들, 복수의 전원 라인들 사이에 구비된 제1 투과 영역, 및 복수의 전원 쇼팅바들 사이에 구비되고 제1 투과 영역과 동일한 형상을 가지는 제2 투과 영역을 포함한다. 복수의 쇼팅바들은 적어도 일단에서 서로 연결된다.

Description

투명 표시 장치{TRANSPARENT DISPLAY DEVICE}
본 발명은 투명 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마 표시장치(PDP, Plasma Display Panel), 퀀텀닷발광 표시장치 (QLED: Quantum dot Light Emitting Display), 유기발광 표시장치(OLED, Organic Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.
한편, 최근에는 사용자가 표시 장치를 투과해 반대편에 위치한 사물 또는 이미지를 볼 수 있는 투명 표시 장치에 대한 연구가 활발히 진행되고 있다.
투명 표시 장치는 화상이 표시되는 표시 영역과 비표시 영역을 포함하며, 표시 영역은 외부 광을 투과시킬 수 있는 투과 영역과 비투과 영역을 포함할 수 있다. 투명 표시 장치는 투과 영역을 통해서 표시 영역에서 높은 광 투과율을 가질 수 있다.
한편, 비표시 영역에는 복수의 신호 라인들 또는 연결 전극들이 배치될 수 있다. 투명 표시 장치는 비표시 영역에 배치된 복수의 신호 라인들 또는 연결 전극들의 저항을 감소시키기 위하여 복수의 신호 라인들 또는 연결 전극들을 저항이 낮은 금속물질로 형성할 수 있다. 이러한 경우, 저항이 낮은 금속물질은 일반적으로 불투명하므로, 투명 표시 장치는 비표시 영역에서의 투과도가 낮아지는 문제가 발생한다.
본 발명은 비표시 영역에서의 투과도를 향상시키는 동시에 전원 라인들의 저항을 감소시킬 수 있는 투명 표시 장치를 제공하는 것을 기술적 과제로 한다.
또한, 본 발명은 비표시 영역의 인지성을 최소화시킬 수 있는 투명 표시 장치를 제공하는 것을 다른 기술적 과제로 한다.
또한, 본 발명은 비표시 영역에서 배치된 복수의 신호 라인들 또는 연결 전극들 간에 정전기가 발생하는 것을 방지할 수 있는 투명 표시 장치를 제공하는 것을 도 다른 기술적 과제로 한다.
본 발명의 일 실시예에 따른 투명 표시 장치는 복수의 서브 화소들이 배치된 표시 영역, 표시 영역의 일 측에 배치된 제1 비표시 영역 및 표시 영역의 타 측에 배치된 제2 비표시 영역이 구비된 기판, 기판 상에서 제1 비표시 영역에 구비되고, 제1 방향으로 나란하게 연장된 복수의 전원 쇼팅바들, 기판 상에서 표시 영역에 구비되고 제2 방향으로 연장되어 복수의 전원 쇼팅바들과 연결된 복수의 전원 라인들, 복수의 전원 라인들 사이에 구비된 제1 투과 영역, 및 복수의 전원 쇼팅바들 사이에 구비되고 제1 투과 영역과 동일한 형상을 가지는 제2 투과 영역을 포함한다. 복수의 쇼팅바들은 적어도 일단에서 서로 연결된다.
본 발명의 다른 실시예에 따른 투명 표시 장치는 복수의 서브 화소들이 배치된 표시 영역, 표시 영역의 일 측에 배치된 제1 비표시 영역 및 상기 표시 영역의 타 측에 배치된 제2 비표시 영역이 구비된 기판, 기판 상에서 제1 비표시 영역에 구비되고, 제1 방향으로 나란하게 연장되고 서로 이격 배치된 복수의 화소 전원 쇼팅바들, 복수의 화소 전원 쇼팅바들 각각의 끝단을 연결하는 제1 화소 전원 연결 전극, 기판 상에서 제1 비표시 영역에 구비되고 제1 방향으로 나란하게 연장되고 서로 이격 배치된 복수의 공통 전원 쇼팅바들, 및 복수의 공통 전원 쇼팅바들 각각의 끝단을 연결하는 제1 공통 전원 연결 전극을 포함한다.
본 발명은 비표시 영역에 화소 전원 쇼팅바 및 공통 전원 쇼팅바 각각을 복수개를 구비하고, 복수의 화소 전원 쇼팅바들 사이 및 복수의 공통 전원 쇼팅바들 사이에 투과 영역을 구비할 수 있다. 본 발명은 비표시 영역에 투과 영역을 구비함으로써, 비표시 영역에서의 투과율을 향상시킬 수 있다.
또한, 본 발명은 비표시 영역에 구비된 투과 영역과 표시 영역에 구비된 투과 영역이 동일한 형상을 가지도록 함으로써, 비표시 영역에서도 표시 영역에서와 유사한 투과율을 구현할 수 있다.
또한, 본 발명은 복수의 화소 전원 쇼팅바들의 끝단을 연결함으로써, 전류가 화소 전원 쇼팅바의 끝단에 쏠리는 것을 방지하고, 이를 통해, 화소 전원 쇼팅바와 인접하게 배치된 신호 라인 또는 전극 패턴 간에 정전기가 발생하는 것을 방지할 수 있다.
또한, 본 발명은 복수의 공통 전원 쇼팅바들의 끝단을 연결함으로써, 전류가 공통 전원 쇼팅바의 끝단에 쏠리는 것을 방지하고, 이를 통해, 공통 전원 쇼팅바와 인접하게 배치된 신호 라인 또는 전극 패턴 간에 정전기가 발생하는 것을 방지할 수 있다.
또한, 본 발명은 게이트 구동부와 그라운드 라인 사이, 화소 전원 쇼팅바와 그라운드 라인 사이, 및 공통 전원 쇼팅바와 그라운드 라인 사이에 복수의 더미 패턴들을 구비함으로써, 정전기가 발생하는 것을 방지할 수 있다.
또한, 본 발명은 비표시 영역에 컬러필터들을 구비하고, 표시 영역에 구비된 컬러필터들과 동일한 형상으로 패턴 형성함으로써, 비표시 영역에서의 투과율과 표시 영역에서의 투과율 간의 차이를 최소화시킬 수 있다. 이에 따라, 본 발명은 비표시 영역의 인지성을 최소화시킬 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 투명 표시 패널을 개략적으로 보여주는 평면도이다.
도 3은 도 2의 A영역을 확대한 확대도이다.
도 4는 복수의 신호 라인들과 복수의 구동 트랜지스터들이 배치된 일 예를 보여주는 도면이다.
도 5는 도 4의 I-I'의 일 예를 보여주는 단면도이다.
도 6은 도 2의 B영역을 확대한 확대도이다.
도 7은 도 6의 C영역을 보여주는 도면이다.
도 8은 도 7의 II-II'의 일 예를 보여주는 단면도이다.
도 9는 도 7의 III-III'의 일 예를 보여주는 단면도이다.
도 10은 도 6의 D영역을 보여주는 도면이다.
도 11은 도 6의 E영역을 보여주는 도면이다.
도 12는 도 6의 F영역을 보여주는 도면이다.
도 13은 표시 영역, 제1 비표시 영역 및 제2 비표시 영역에 컬러 필터가 구비된 예를 보여주는 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
'적어도 하나'의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ''제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나''의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 발명에 따른 투명 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
이하에서, X축은 게이트 라인과 나란한 방향을 나타내고, Y축은 데이터 라인과 나란한 방향을 나타내며, Z축은 투명 표시 장치(100)의 높이 방향을 나타낸다.
본 발명의 일 실시예에 따른 투명 표시 장치(100)는 유기 발광 표시 장치(Organic Light Emitting Display)로 구현된 것을 중심으로 설명하였으나, 액정 표시 장치(Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 퀀텀닷 발광표시장치 (QLED: Quantum dot Light Emitting Display) 또는 전기 영동 표시 장치(Electrophoresis display)로도 구현될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 투명 표시 장치(100)는 투명 표시 패널(110), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(210), 연성필름(220), 회로보드(230), 및 타이밍 제어부(240)를 포함한다.
투명 표시 패널(110)은 서로 마주보는 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)은 플라스틱 필름(plastic film), 유리 기판(glass substrate), 또는 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름일 수 있다. 이러한 제1 기판(111)과 제2 기판(112)은 투명한 재료로 이루어질 수 있다.
스캔 구동부는 투명 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 스캔 구동부는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 투명 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 부착될 수도 있다.
소스 드라이브 IC(210)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on panel) 방식으로 연성필름(220)에 실장될 수 있다.
투명 표시 패널(110)의 비표시 영역에는 전원 패드들, 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(220)에는 패드들과 소스 드라이브 IC(210)를 연결하는 배선들, 패드들과 회로보드(230)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(220)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(220)의 배선들이 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 투명 표시 패널을 개략적으로 보여주는 평면도이고, 도 3은 도 2의 A영역을 확대한 확대도이다. 도 4는 복수의 신호 라인들과 복수의 구동 트랜지스터들이 배치된 일 예를 보여주는 도면이고, 도 5는 도 4의 I-I'의 일 예를 보여주는 단면도이다.
도 2 내지 도 5를 참조하면, 제1 기판(111)은 화소(P)들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다.
표시 영역(DA)은 도 3에 도시된 바와 같이 제1 투과 영역(TA1)과 제1 비투과 영역(NTA1)을 포함한다. 제1 투과 영역(TA1)은 외부로부터 입사되는 빛의 대부분을 통과시키는 영역이고, 제1 비투과 영역(NTA1)은 외부로부터 입사되는 빛의 대부분을 투과시키기 않는 영역이다. 일 예로, 제1 투과 영역(TA1)은 광 투과율이 α%, 예컨대, 90% 보다 큰 영역이고, 제1 비투과 영역(NTA1)은 광 투과율이 β%, 예컨대, 50% 보다 작은 영역일 수 있다. 이때, α 는 β 보다 큰 값이다. 투명 표시 패널(110)은 제1 투과 영역(TA1)들로 인해 투명 표시 패널(110)의 배면(背面)에 위치한 사물 또는 배경을 볼 수 있다.
제1 비투과 영역(NTA1)에는 복수의 화소(P)들 및 복수의 화소(P)들 각각에 신호를 공급하기 위한 복수의 제1 신호 라인들(SL1) 및 복수의 제2 신호 라인들(SL2)이 구비될 수 있다.
복수의 제1 신호 라인들(SL1)은 제1 방향(X축 방향)으로 연장될 수 있다. 복수의 제1 신호 라인들(SL1) 각각은 적어도 하나의 스캔 라인(SCANL1, SCANL2)을 포함할 수 있다.
이하에서는 제1 신호 라인(SL1)이 복수의 라인을 포함하는 경우, 하나의 제1 신호 라인(SL1)은 복수의 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다. 예컨대, 제1 신호 라인(SL1)이 2개의 스캔 라인을 포함하는 경우, 하나의 제1 신호 라인(SL1)은 2개의 스캔 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다.
복수의 제2 신호 라인들(SL2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 제2 신호 라인들(SL2)은 복수의 제1 신호 라인들(SL1)과 교차될 수 있다. 복수의 제2 신호 라인들(SL2) 각각은 화소 전원 라인(VDDL) 및 공통 전원 라인(VSSL)을 포함할 수 있다. 일 실시예에 있어서, 복수의 제2 신호 라인들(SL2) 각각은 제1 데이터 라인(DL1), 레퍼런스 라인(REFL), 및 제2 데이터 라인(DL2)을 더 포함할 수 있다.
이하에서는 제2 신호 라인(SL2)이 복수의 라인을 포함하는 경우, 하나의 제2 신호 라인(SL2)은 복수의 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다. 예컨대, 제2 신호 라인(SL2)이 2개의 데이터 라인들, 화소 전원 라인, 공통 전원 라인 및 레퍼런스 라인을 포함하는 경우, 하나의 제2 신호 라인(SL2)은 2개의 데이터 라인들, 화소 전원 라인, 공통 전원 라인 및 레퍼런스 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다.
인접한 제1 신호 라인들(SL1) 사이에는 제1 투과 영역(TA1)이 배치될 수 있다. 또한, 인접한 제2 신호 라인들(SL2) 사이에는 제1 투과 영역(TA1)이 배치될 수 있다. 즉, 제1 투과 영역(TA1)은 2개의 제1 신호 라인들(SL1) 및 2개의 제2 신호 라인들(SL2)에 의하여 둘러싸일 수 있다.
화소(P)들은 제1 신호 라인(SL1) 및 제2 신호 라인(SL2) 중 적어도 하나와 중첩되도록 구비되어, 소정의 광을 방출하여 화상을 표시한다. 발광 영역(EA)은 화소(P)에서 광을 발광하는 영역에 해당할 수 있다.
화소(P)들 각각은 제1 서브 화소(P1), 제2 서브 화소(P2), 제3 서브 화소(P3) 및 제4 서브 화소(P4) 중 적어도 하나를 포함할 수 있다. 제1 서브 화소(P1)는 녹색 광을 방출하는 제1 발광 영역(EA1)을 포함하고, 제2 서브 화소(P2)는 적색 광을 방출하는 제2 발광 영역(EA2)을 포함하고, 제3 서브 화소(P3)는 청색 광을 방출하는 제3 발광 영역(EA3)을 포함하고, 제4 서브 화소(P4)는 백색 광을 방출하는 제4 발광 영역(EA4)을 포함하도록 구비될 수 있지만, 반드시 그에 한정되는 것은 아니다. 화소(P)들 각각은 적색, 녹색, 청색 및 백색 이외의 색의 광으로 발광하는 서브 화소를 포함할 수도 있다. 또한, 각각의 서브 화소(P1, P2, P3, P4)의 배열 순서는 다양하게 변경될 수 있다.
이하에서는 설명의 편의를 위하여, 제1 서브 화소(P1)가 녹색 광을 방출하는 녹색 서브 화소이고, 제2 서브 화소(P2)가 적색 광을 방출하는 적색 서브 화소이며, 제3 서브 화소(P3)가 청색 광을 방출하는 청색 서브 화소이며, 제4 서브 화소(P4)가 백색 광을 방출하는 백색 서브 화소인 것으로 설명하도록 한다.
제1 서브 화소(P1) 및 제2 서브 화소(P2)는 제2 신호 라인(SL2)에 중첩되도록 구비되어, 제2 신호 라인(SL2)을 따라 교대로 배치될 수 있다.
제3 서브 화소(P3) 및 제4 서브 화소(P4)는 제1 신호 라인(SL1)에 중첩되도록 구비되어, 제1 신호 라인(SL1)을 따라 교대로 배치될 수 있다.
제1 신호 라인(SL1) 및 제2 신호 라인(SL2)이 교차되는 영역에는 도 3에 도시된 바와 같이 제3 서브 화소(P3) 및 제4 서브 화소(P4)이 구비될 수 있으나, 반드시 이에 한정되지는 않는다.
다른 실시예에 있어서, 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)이 교차되는 영역에는 제1 서브 화소(P1) 및 제2 서브 화소(P2)이 구비될 수 있다. 이러한 경우, 제3 서브 화소(P3) 및 제4 서브 화소(P4)는 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)이 교차되는 영역에서 제1 서브 화소(P1) 및 제2 서브 화소(P2)를 사이에 두고 서로 이격 배치될 수 있다.
제1 서브 화소(P1), 제2 서브 화소(P2), 제3 서브 화소(P3) 및 제4 서브 화소(P4) 각각에는 커패시터, 박막 트랜지스터 등을 포함하는 회로 소자 및 발광 소자가 구비될 수 있다. 박막 트랜지스터는 스위칭 트랜지스터, 센싱 트랜지스터 및 구동 트랜지스터(TR1, TR2, TR3, TR4)를 포함할 수 있다.
스위칭 트랜지스터는 스캔 라인(SCANL1, SCANL2)에 공급되는 스캔 신호에 따라 스위칭되어 데이터 라인(DL1, DL2)으로부터 공급되는 데이터 전압을 구동 트랜지스터(TR1, TR2, TR3, TR4)에 공급하는 역할을 한다.
센싱 트랜지스터는 화질 저하의 원인이 되는 구동 트랜지스터(TR1, TR2, TR3, TR4)의 문턱 전압 편차를 센싱하는 역할을 한다.
구동 트랜지스터(TR1, TR2, TR3, TR4)는 스위칭 박막 트랜지스터로부터 공급되는 데이터 전압에 따라 스위칭되어 화소 전원 라인(VDDL)에서 공급되는 전원으로부터 데이터 전류를 생성하여 서브 화소의 제1 전극(120)에 공급하는 역할을 한다. 구동 트랜지스터(TR1, TR2, TR3, TR4)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
커패시터는 구동 트랜지스터(TR1, TR2, TR3, TR4)에 공급되는 데이터 전압을 한 프레임 동안 유지시키는 역할을 한다. 커패시터는 제1 커패시터 전극과 제2 커패시터 전극을 포함할 수 있다.
구체적으로, 제1 기판(111) 상에는 액티브층(ACT)이 구비될 수 있다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.
액티브층(ACT)과 제1 기판(111) 사이에는 도 5에 도시된 바와 같이 액티브층(ACT)으로 입사되는 외부광을 차단하기 위한 차광층(LS)이 구비될 수 있다. 차광층(LS)은 전도성을 가지는 물질로 이루어질 수 있으며, 예컨대, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 이러한 경우, 차광층(LS)과 액티브층(ACT) 사이에는 버퍼막(BF)이 구비될 수 있다.
액티브층(ACT) 상에는 게이트 절연막(GI)이 구비될 수 있다. 게이트 절연막(GI)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(GI) 상에는 게이트 전극(GE)이 구비될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(GE) 상에는 층간 절연막(ILD)이 구비될 수 있다. 층간 절연막(ILD)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막(ILD) 상에는 소스 전극(SE) 및 드레인 전극(DE)이 구비될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 게이트 절연막(GI)과 층간 절연막들(ILD)을 관통하는 콘택홀을 통해 액티브층(ACT)에 접속될 수 있다.
소스 전극(SE) 및 드레인 전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
소스 전극(SE) 및 드레인 전극(DE) 상에는 구동 트랜지스터(TR1, TR2, TR3, TR4)을 보호하기 위한 패시베이션막(PAS)이 구비될 수 있다. 패시베이션막(PAS) 상에는 구동 트랜지스터(TR1, TR2, TR3, TR4)로 인한 단차를 평탄하게 하기 위한 평탄화막(PLN)이 구비될 수 있다. 평탄화막(PLN)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
평탄화막(PLN) 상에는 제1 전극(120), 발광층(130), 제2 전극(140)으로 이루어진 발광소자들과 뱅크(125)가 구비된다.
제1 전극(120)은 평탄화막(PLN) 상에 구비되어 구동 트랜지스터(TR1, TR2, TR3, TR4)와 연결될 수 있다. 구체적으로, 제1 전극(120)은 평탄화막(PLN)을 관통하는 콘택홀을 통해 구동 트랜지스터(TR1, TR2, TR3, TR4)의 소스 전극(SE) 또는 드레인 전극(DE)에 접속될 수 있다. 이에 따라, 제1 전극(120)은 구동 트랜지스터(TR1, TR2, TR3, TR4)와 전기적으로 연결될 수 있다.
이러한 제1 전극(120)은 서브 화소(P1, P2, P3, P4) 별로 구비될 수 있다. 제1 서브 화소(P1)에 하나의 제1 전극(120)이 형성되고, 제2 서브 화소(P2)에 다른 하나의 제1 전극(120)이 형성되고, 제3 서브 화소(P3)에 또 다른 하나의 제1 전극(120)이 형성되며, 제4 서브 화소(P4)에 또 다른 하나의 제1 전극(120)이 형성될 수 있다. 그리고, 제1 전극(120)은 제1 투과 영역(TA1)에는 구비되지 않는다.
이러한 제1 전극(120)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 제1 전극(120)은 애노드 전극일 수 있다.
뱅크(125)는 평탄화막(PLN) 상에 구비될 수 있다. 또한, 뱅크(125)은 제1 전극들(120) 사이에 구비될 수 있다. 그리고 뱅크(125)는 제1 전극들(120) 각각의 가장자리를 덮고 제1 전극들(120) 각각의 일부가 노출되도록 형성될 수 있다. 이에 따라, 뱅크(125)는 제1 전극들(120) 각각의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 발생하는 것을 방지할 수 있다.
뱅크(125)는 서브 화소(P1, P2, P3, P4)들 각각의 발광 영역(EA1, EA2, EA3, EA4)을 정의할 수 있다. 서브 화소(P1, P2, P3, P4)들 각각의 발광 영역(EA1, EA2, EA3, EA4)은 제1 전극(120), 발광층(130), 및 제2 전극(140)이 순차적으로 적층되어 제1 전극(120)으로부터의 정공과 제2 전극(140)으로부터의 전자가 발광층(130)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 뱅크(125)가 형성된 영역은 광을 발광하지 않으므로 비발광 영역이 되고, 뱅크(125)가 형성되지 않고 제1 전극(120)이 노출된 영역이 발광 영역(EA1, EA2, EA3, EA4)이 될 수 있다.
뱅크(125)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
유기 발광층(130)은 제1 전극(120) 상에 구비될 수 있다. 유기 발광층(130)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 전극(120)과 제2 전극(140)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 발광하게 된다.
일 실시예에 있어서, 유기 발광층(130)은 서브 화소(P1, P2, P3, P4)에 공통으로 형성되는 공통층일 수 있다. 이때, 발광층은 백색 광을 방출하는 백색 발광층일 수 있다.
다른 실시예에 있어서, 유기 발광층(130)은 발광층이 서브 화소(P1, P2, P3, P4) 별로 형성될 수 있다. 일 예로, 제1 서브 화소(P1)에는 녹색 광을 방출하는 녹색 발광층이 형성되고, 제2 서브 화소(P2)에는 적색 광을 방출하는 적색 발광층이 형성되고, 제3 서브 화소(P3)에는 청색 광을 방출하는 청색 발광층이 형성되고, 제4 서브 화소(P4)에는 백색 광을 방출하는 백색 발광층이 형성될 수 있다. 이러한 경우, 유기 발광층(130)의 발광층은 제1 투과 영역(TA1)에 형성되지 않는다.
제2 전극(140)은 유기 발광층(130) 및 뱅크(125) 상에 구비될 수 있다. 제2 전극(140)은 발광 영역(EA)을 포함하는 제1 비투과 영역(NTA1)뿐만 아니라 제1 투과 영역(TA1)에도 구비될 수 있으나, 반드시 이에 한정되지는 않는다. 제2 전극(140)은 발광 영역(EA1, EA2, EA3, EA4)을 포함하는 제1 비투과 영역(NTA1)에만 구비되고, 투과율 향상을 위하여 제1 투과 영역(TA1)에 구비되지 않을 수도 있다.
이러한 제2 전극(140)은 서브 화소(P1, P2, P3, P4)들에 공통적으로 형성되어 동일한 전압을 인가하는 공통층일 수 있다. 제2 전극(140)은 광을 투과시킬 수 있는 전도성 물질로 이루어질 수 있다. 일 예로, 제2 전극(140)은 저저항 금속 물질, 예컨대, 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금으로 형성될 수 있다. 제2 전극(140)은 캐소드 전극일 수 있다.
발광소자들 상에는 봉지막(150)이 구비될 수 있다. 봉지막(150)은 제2 전극(140) 상에서 제2 전극(140)을 덮도록 형성될 수 있다. 봉지막(150)은 유기 발광층(130)과 제2 전극(140)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위하여, 봉지막(150)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
한편, 도 5에 도시하고 있지 않지만, 제2 전극(140)과 봉지막(150) 사이에 캡핑층(Capping Layer)이 추가로 형성될 수도 있다.
봉지막(150) 상에는 컬러필터(CF)가 구비될 수 있다. 컬러필터(CF)는 제1 기판(111)과 마주보는 제2 기판(112)의 일면 상에 구비될 수 있다. 이러한 경우, 봉지막(150)이 구비된 제1 기판(111)과 컬러필터(CF)가 구비된 제2 기판(112)은 별도의 접착층(160)에 의하여 합착될 수 있다. 이때, 접착층(160)은 투명한 접착 레진층(optically clear resin layer, OCR) 또는 투명한 접착 레진 필름(optically clear adhesive film, OCA)일 수 있다.
컬러필터(CF)는 서브 화소들(P1, P2, P3, P4) 별로 패턴 형성될 수 있다. 구체적으로, 컬러필터(CF)는 제1 컬러필터, 제2 컬러필터 및 제3 컬러필터를 포함할 수 있다. 제1 컬러필터는 제1 서브 화소(P1)의 발광 영역(EA1)에 대응되도록 배치될 수 있으며, 녹색 광을 투과시키는 녹색 컬러필터일 수 있다. 제2 컬러필터는 제2 서브 화소(P2)의 발광 영역(EA2)에 대응되도록 배치될 수 있으며, 적색 광을 투과시키는 적색 컬러필터일 수 있다. 제3 컬러필터는 제3 서브 화소(P3)의 발광 영역(EA3)에 대응되도록 배치될 수 있으며, 청색 광을 투과시키는 청색 컬러필터일 수 있다. 컬러필터(CF)는 백색 서브 화소인 제4 서브 화소(P4)의 발광 영역(EA4)에 대응되도록 배치되는 제4 컬러 필터를 더 포함할 수도 있다. 이러한 경우, 제4 컬러 필터는 백색 광을 투과시키는 투명한 유기 물질로 이루어질 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 편광판을 사용하지 않고, 제2 기판(112)에 컬러필터(CF)를 형성하는 것을 특징으로 한다. 투명 표시 패널(110)에 편광판을 부착하게 되면, 편광판에 의하여 투명 표시 패널(110)의 투과율이 감소하게 된다. 한편, 투명 표시 패널(110)에 편광판을 부착하지 않으면, 외부로부터 입사된 광이 전극들에 반사되는 문제가 발생한다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 편광판을 부착하지 않음으로써 투과율이 감소되는 것을 방지할 수 있다. 또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 기판(112)에 컬러필터(CF)를 형성함으로써, 외부로부터 입사된 광의 일부를 컬러필터(CF)이 흡수하여 전극들에 반사되는 것을 방지할 수 있다. 즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과율을 감소시키지 않으면서 외광 반사율을 줄일 수 있다.
한편, 컬러필터들(CF) 사이 및 컬러필터(CF)와 제1 투과 영역(TA1) 사이에는 블랙 매트릭스(BM)가 구비될 수 있다. 블랙 매트릭스(BM)는 서브 화소들(P1, P2, P3, P4) 사이에 구비되어, 인접한 서브 화소들(P1, P2, P3, P4) 간에 혼색이 발생하는 것을 방지할 수 있다.
이러한 블랙 매트릭스(BM)는 광을 흡수하는 물질, 예컨대, 가시광선 파장대의 광을 모두 흡수하는 블랙 염료(black dye)를 포함할 수 있다.
이하에서는 도 4 내지 도 5를 참조하여, 제1 신호 라인(SL1), 제2 신호 라인(SL2) 및 구동 트랜지스터(TR)이 배치된 일 예에 대하여 구체적으로 설명하도록 한다.
앞서 살펴본 바와 같이, 표시 영역(DA)은 제1 투과 영역(TA1)과 제1 비투과 영역(NTA1)을 포함한다. 제1 비투과 영역(NTA1)는 인접한 투과 영역들(TA) 사이에서 제1 방향(X축 방향)으로 연장되거나, 인접한 투과 영역들(TA) 사이에서 제2 방향(Y축 방향)으로 연장될 수 있다.
제1 비투과 영역(NTA1)에는 제2 신호 라인(SL2) 및 제2 신호 라인(SL2)과 중첩되도록 배치된 서브 화소들(P1, P2) 각각의 구동 트랜지스터(TR1, TR2)이 배치될 수 있다. 일 예로, 제1 및 제2 서브 화소(P1, P2)는 제2 신호 라인(SL2)과 중첩되도록 구비되어, 제2 신호 라인(SL2)을 따라 교대로 배치될 수 있다. 제1 비투과 영역(NTA1)에는 제2 신호 라인(SL2), 제1 서브 화소(P1)의 제1 구동 트랜지스터(TR1) 및 제2 서브 화소(P2)의 제2 구동 트랜지스터(TR2)가 배치될 수 있다.
제2 신호 라인(SL2)은 제1 비투과 영역(NTA1)에 구비되어 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 신호 라인(SL2)은 복수의 신호 라인들을 포함할 수 있으며, 일 예로, 전원 라인을 포함할 수 있다. 전원 라인은 제1 전원 라인 및 제2 전원 라인을 포함할 수 있다.
제1 전원 라인은 제1 비투과 영역(NTA1)에 구비되고, 제2 방향(Y축 방향)으로 연장될 수 있다. 일 실시예에 있어서, 제1 전원 라인은 서브 화소들(P1, P2, P3, P4) 각각의 제1 전극(120)에 제1 전원을 공급하는 화소 전원 라인(VDDL)일 수 있다.
제2 전원 라인은 제1 비투과 영역(NTA1)에 구비되고, 제1 전원 라인과 나란하게 제2 방향(Y축 방향)으로 연장될 수 있다. 일 실시예에 있어서, 제2 전원 라인은 서브 화소들(P1, P2, P3, P4) 각각의 제2 전극(140)에 제2 전원을 공급하는 공통 전원 라인(VSSL)일 수 있다.
일 예로, 제2 신호 라인(SL2)은 제1 데이터 라인(DL1), 레퍼런스 라인(REFL) 및 제2 데이터 라인(DL2)을 더 포함할 수 있다.
구체적으로, 레퍼런스 라인(REFL)은 제1 비투과 영역(NTA1)에 구비되어 제2 방향(Y축 방향)으로 연장될 수 있다. 레퍼런스 라인(REFL)은 표시 영역(DA)에 구비된 서브 화소들(P1, P2, P3, P4) 각각의 구동 트랜지스터(TR)에 기준 전압(또는 초기화 전압, 센싱 전압)을 공급할 수 있다.
제1 데이터 라인(DL1)은 제1 비투과 영역(NTA1)에 구비되고 레퍼런스 라인(REFL)의 제1 측에 배치되어, 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 데이터 라인(DL1)은 표시 영역(DA)에 구비된 서브 화소들(P1, P2, P3, P4) 중 적어도 일부에 데이터 전압을 공급할 수 있다.
일 예로, 제1 데이터 라인(DL1)은 레퍼런스 라인(REFL)의 제1 측에 배치된 제2 서브 화소(P2)의 제2 구동 트랜지스터(TR2) 및 제3 서브 화소(P3)의 제3 구동 트랜지스터(TR3)에 제1 데이터 전압을 공급할 수 있다.
제2 데이터 라인(DL2)은 제1 비투과 영역(NTA1)에 구비되고 레퍼런스 라인(REFL)의 제2 측에 배치되어, 제2 방향(Y축 방향)으로 연장될 수 있다. 이때, 레퍼런스 라인(REFL)의 제2 측은 제1 측과 마주보는 측일 수 있다. 예컨대, 제1 측이 레퍼런스 라인(REFL)의 좌측이면, 제2 측은 레퍼런스 라인(REFL)의 우측일 수 있다. 제2 데이터 라인(DL2)은 표시 영역(DA)에 구비된 서브 화소들(P1, P2, P3, P4) 중 제1 데이터 라인(DL2)과 연결된 서브 화소를 제외한 나머지에 데이터 전압을 공급할 수 있다.
일 예로, 제2 데이터 라인(DL2)은 레퍼런스 라인(REFL)의 제2 측에 배치된 제1 서브 화소(P1)의 제1 구동 트랜지스터(TR1) 및 제4 서브 화소(P4)의 제4 구동 트랜지스터(TR4)에 제2 데이터 전압을 공급할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 레퍼런스 라인(REFL)이 제1 및 제2 데이터 라인(DL1, DL2)과 인접하게 배치되지 않을 수 있다. 레퍼런스 라인(REFL)은 일정한 전압이 인가되는 반면, 데이터 라인(DL1, DL2)에는 데이터 전압이 펄스 형태로 인가될 수 있다. 레퍼런스 라인(REFL)이 데이터 라인(DL1, DL2)과 인접하게 배치되면, 데이터 라인(DL1, DL2)에 전압 변동이 발생할 때 레퍼런스 라인(REFL) 및 데이터 라인(DL1, DL2) 간에 커플링(capacitive coupling)에 의한 크로스 토크(crosstalk) 현상이 발생할 수 있다. 이러한 경우, 레퍼런스 라인(REFL)의 전압이 변동될 수 있으며, 더 나아가, 서브 화소들(P1, P2, P3, P4)의 휘도가 변경될 수 있다. 이로 인하여, 암선 또는 휘선이 발생할 수 있다.
투명 표시 패널(110)은 광 투과율을 확보하기 위하여 넓은 면적의 제1 투과 영역(TA1)이 구비되고, 상대적으로 좁은 면적의 제1 비투과 영역(NTA1)이 구비될 수 있다. 복수의 신호 라인들은 투과성을 가지지 않으므로, 제1 비투과 영역(NTA1)에 배치될 수 있다. 이때, 투명 표시 패널(110)은 일반 표시 패널과 비교하여 좁은 면적의 제1 비투과 영역(NTA1)에 복수의 신호 라인들이 배치되므로, 신호 라인들 간의 이격 거리가 작아질 수 밖에 없다. 이러한 이유로, 투명 표시 패널(110)에서는 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2) 간의 기생 커패시턴스가 증가하고, 커플링에 의한 크로스 토크 현상이 보다 심각하게 발생할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제한된 공간에서 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2) 간에 기생 커패시턴스를 최소화시키기 위하여, 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2)을 인접하게 배치하지 않을 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 레퍼런스 라인(REFL)과 제1 데이터 라인(DL1) 사이에 화소 전원 라인(VDDL) 또는 공통 전원 라인(VSSL)이 배치되어, 레퍼런스 라인(REFL)과 제1 데이터 라인(DL1)이 인접하게 배치되지 않을 수 있다. 또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 레퍼런스 라인(REFL)과 제2 데이터 라인(DL2) 사이에 화소 전원 라인(VDDL) 또는 공통 전원 라인(VSSL)이 배치되어, 레퍼런스 라인(REFL)과 제2 데이터 라인(DL2)이 인접하게 배치되지 않을 수 있다. 화소 전원 라인(VDDL) 또는 공통 전원 라인(VSSL)는 펄스 형태가 아닌 일정한 전원 전압이 인가되므로, 레퍼런스 라인(REFL)에 미치는 영향이 매우 적을 수 있다.
즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2) 사이에 다른 신호 라인을 배치함으로써, 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2) 간의 이격 거리를 증가시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2) 간에 기생 커패시턴스를 줄일 수 있다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 레퍼런스 라인(REFL) 및 데이터 라인(DL1, DL2)이 서로 다른 층에 구비될 수 있다. 구체적으로, 레퍼런스 라인(REFL)은 제1 층에 구비되고, 데이터 라인(DL1, DL2)은 제1 층과 다른 제2 층에 구비될 수 있다.
일 실시예에 있어서, 레퍼런스 라인(REFL)은 구동 트랜지스터(TR)를 이루는 구성들 중 하나와 동일한 층에 구비될 수 있다. 구체적으로, 레퍼런스 라인(REFL)은 구동 트랜지스터(TR)의 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 층에 구비될 수 있다. 일 예로, 레퍼런스 라인(REFL)은 도 5에 도시된 바와 같이 게이트 전극(GE)과 동일한 층에 구비될 수 있다.
일 실시예에 있어서, 데이터 라인(DL1, DL2)은 구동 트랜지스터(TR) 및 기판(111) 사이에 구비될 수 있다. 일 예로, 데이터 라인(DL1, DL2)은 도 5에 도시된 바와 같이 차광층(LS)과 동일한 층에 구비될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 레퍼런스 라인(REFL) 및 데이터 라인(DL1, DL2)을 서로 다른 층에 구비함으로써, 제한된 공간에서 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2) 간의 이격 거리를 극대화시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 레퍼런스 라인(REFL)과 데이터 라인(DL1, DL2) 간에 기생 커패시턴스를 최소화시킬 수 있다.
한편, 제1 구동 트랜지스터(TR1) 및 제2 구동 트랜지스터(TR2)는 일직선 상에 배치되지 않고, 지그재그 형태로 배치될 수 있다. 구체적으로, 제1 구동 트랜지스터(TR1)는 도 4에 도시된 바와 같이 제1 비투과 영역(NTA1)에서 제1 방향(Y축 "??*)과 나란한 제1 중심선(CL1)의 일 측에 배치되고, 제2 구동 트랜지스터(TR2)는 제1 중심선(CL2)의 타측에 배치될 수 있다.
즉, 제1 구동 트랜지스터(TR1)는 레퍼런스 라인(REFL)의 제2 측에 배치되고, 제2 데이터 라인(DL2) 및 제1 투과 영역(TA1) 사이에 구비될 수 있다. 제2 구동 트랜지스터(TR2)는 레퍼런스 라인(REFL)의 제1 측에 배치되고, 제1 데이터 라인(DL1) 및 제1 투과 영역(TA1) 사이에 구비될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 구동 트랜지스터(TR1) 및 제2 구동 트랜지스터(TR2)를 지그재그 형태로 배치하는 것을 특징으로 한다.
예를 들어 설명하면, 제1 구동 트랜지스터(TR1) 및 제2 구동 트랜지스터(TR2)가 레퍼런스 라인(REFL)의 제1 측에서 일직선 상에 배치된다고 가정한다.
제1 구동 트랜지스터(TR1)는 제1 데이터 라인(DL1)에 접속되고, 제2 구동 트랜지스터(TR2)는 제2 데이터 라인(DL2)에 접속될 수 있다. 이때, 제2 구동 트랜지스터(TR2)와 제2 데이터 라인(DL2)을 연결해주는 연결 라인은 제1 데이터 라인(DL1), 화소 전원 라인(VDDL), 레퍼런스 라인(REFL) 및 공통 전원 라인(VSSL)을 가로질러야 한다. 이에 따라, 제2 구동 트랜지스터(TR2)와 제2 데이터 라인(DL2)을 연결해주는 연결 라인은 길이가 길어지게 되고, 저항에 의하여 데이터 전압에 손실이 발생할 수 있다.
또한, 제1 구동 트랜지스터(TR1)와 제1 데이터 라인(DL1)을 연결해주는 연결 라인과 제2 구동 트랜지스터(TR2)와 제2 데이터 라인(DL2)을 연결해주는 연결 라인은 길이가 서로 상이하므로, 데이터 전압에 편차가 발생할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 구동 트랜지스터(TR1)와 제1 신호 라인(SL1)을 연결해주는 연결 라인과 제2 구동 트랜지스터(TR2)와 제2 신호 라인(SL2)을 연결해주는 연결 라인이 동일 또는 유사한 길이를 가질 수 있도록 제1 구동 트랜지스터(TR1) 및 제2 구동 트랜지스터(TR2)를 지그재그 형태로 배치할 수 있다.
이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 구동 트랜지스터(TR1) 및 제2 구동 트랜지스터(TR2) 각각에 인가되는 신호 전압에 편차가 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인(SL1)과 제1 및 구동 트랜지스터(TR1, TR2)를 연결해주는 연결 라인들의 길이를 최소화시킬 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 데이터 전압과 같은, 신호 전압에 손실이 발생하는 것을 방지할 수 있다.
또한, 제1 비투과 영역(NTA1)에는 제1 신호 라인(SL1) 및 제1 신호 라인(SL1)과 중첩되도록 배치된 서브 화소들(P3, P4) 각각의 구동 트랜지스터(TR3, TR4)이 배치될 수 있다. 일 예로, 제3 및 제4 서브 화소(P3, P4)는 제1 신호 라인(SL1)과 중첩되도록 구비되어, 제1 신호 라인(SL1)을 따라 교대로 배치될 수 있다. 제1 비투과 영역(NTA1)에는 제1 신호 라인(SL1), 제3 서브 화소(P3)의 제3 구동 트랜지스터(TR3) 및 제4 서브 화소(P4)의 제4 구동 트랜지스터(TR4)가 배치될 수 있다.
제1 신호 라인(SL1)은 제1 비투과 영역(NTA1)에 구비되어 제1 방향(X축 방향)으로 연장될 수 있다. 제1 신호 라인(SL1)은 복수의 신호 라인들을 포함할 수 있으며, 일 예로, 적어도 하나의 스캔 라인(SCANL1, SCANL2)을 포함할 수 있다.
이하에서는 제1 비투과 영역(NTA1)에 2개의 스캔 라인(SCANL1, SCANL2)이 구비되는 것으로 설명하고 있으나, 반드시 이에 한정되지는 않는다. 제1 비투과 영역(NTA1)에는 하나의 스캔 라인만이 구비될 수도 있다.
구체적으로, 제1 스캔 라인(SCANL1)은 제1 비투과 영역(NTA1)에 구비되어 제1 방향(X축 방향)으로 연장될 수 있다. 제1 스캔 라인(SCANL1)은 표시 영역(DA)에 구비된 서브 화소들(P1, P2, P3, P4) 중 적어도 일부에 스캔 신호를 공급할 수 있다.
일 예로, 제1 스캔 라인(SCANL1)은 제1 서브 화소(P1)의 제1 구동 트랜지스터(TR1) 및 제3 서브 화소(P3)의 제3 구동 트랜지스터(TR3)에 제1 스캔 신호를 공급할 수 있다.
제2 스캔 라인(SCANL2)은 제1 비투과 영역(NTA1)에 구비되어 제1 방향(X축 방향)으로 연장될 수 있다. 제2 스캔 라인(SCANL2)은 표시 영역(DA)에 구비된 서브 화소들(P1, P2, P3, P4) 중 제1 스캔 라인(SCANL1)과 연결된 서브 화소를 제외한 나머지에 스캔 신호를 공급할 수 있다.
일 예로, 제2 스캔 라인(SCANL2)은 제2 서브 화소(P2)의 제2 구동 트랜지스터(TR2) 및 제4 서브 화소(P4)의 제4 구동 트랜지스터(TR4)에 제2 스캔 신호를 공급할 수 있다.
제1 및 제2 스캔 라인(SCANL1, SCNAL2)은 제1 신호 라인(SL1)과 다른 층에 형성될 수 있다. 구체적으로, 제1 및 제2 스캔 라인(SCANL1, SCNAL2)은 제1 데이터 라인(DL1), 레퍼런스 라인(REFL) 및 제2 데이터 라인(DL2)과 다른 층에 형성될 수 있다.
일 실시예에 있어서, 제1 및 제2 스캔 라인(SCANL1, SCNAL2)은 구동 트랜지스터(TR)를 이루는 구성들 중 하나와 동일한 층에 구비될 수 있다. 구체적으로, 제1 및 제2 스캔 라인(SCANL1, SCNAL2)은 구동 트랜지스터(TR)의 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 층에 구비될 수 있다. 일 예로, 제1 및 제2 스캔 라인(SCANL1, SCNAL2)은 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 구비될 수 있다.
다시 도 2를 참조하면, 비표시 영역(NDA)은 패드(PAD)들이 배치된 패드 영역(PA) 및 적어도 하나의 스캔 구동부(205)가 구비될 수 있다.
구체적으로, 비표시 영역(NDA)은 표시 영역(DA)의 일 측에 배치된 제1 비표시 영역(NDA1), 표시 영역(DA)의 일 측과 수직한 타 측에 배치된 제2 비표시 영역(NDA2), 표시 영역(DA)을 사이에 두고 제1 비표시 영역(NDA1)과 나란하게 배치된 제3 비표시 영역(NDA3), 및 표시 영역(DA)을 사이에 두고 제2 비표시 영역(NDA2)과 나란하게 배치된 제4 비표시 영역(NDA4)을 포함할 수 있다. 이때, 패드들(PAD)은 제3 비표시 영역(NDA3)에 배치될 수 있다.
제1 비표시 영역(NDA1)에는 표시 영역(DA)에 구비된 복수의 화소 전원 라인(VDDL)들과 연결된 화소 전원 쇼팅바(shorting bar)(VDD) 및 표시 영역(DA)에 구비된 복수의 공통 전원 라인(VSSL)들과 연결된 공통 전원 쇼팅바(VSS)가 구비될 수 있다.
제2 비표시 영역(NDA2) 및 제4 비표시 영역(NDA4) 중 어느 하나에는 스캔 구동부(205)가 구비될 수 있다. 스캔 구동부(205)는 스캔 라인들에 접속되어 스캔 신호들을 공급한다. 이러한 스캔 구동부(205)는 게이트 드라이브 인 패널(gate driver in panel, GIP) 방식으로 표시 영역(DA)의 일측 또는 양측에 배치될 수 있다. 일 예로, 도 2에 도시된 바와 같이 스캔 구동부(205)는 제2 비표시 영역(NDA3)에 형성되고, 다른 하나의 스캔 구동부(205)는 제4 비표시 영역(NDA4)에 형성될 수 있으나, 반드시 이에 한정되지는 않는다. 스캔 구동부(205)는 제2 비표시 영역(NDA2) 및 제4 비표시 영역(NDA4) 중 어느 하나에만 형성될 수도 있다.
한편, 제1 비표시 영역(NDA1), 제2 비표시 영역(NDA2) 및 제4 비표시 영역(NDA4)에는 그라운드 라인(GND)이 구비될 수 있다. 그라운드 라인(GND)은 기판(111)의 적어도 일 측의 가장자리에 구비될 수 있다. 일 예로, 그라운드 라인(GND)은 기판(111)의 복수의 측들 중 패드 영역(PA)이 배치된 측을 제외한 측들의 가장자리를 따라 구비될 수 있다.
이하에서는 비표시 영역(NDA)에 구비된 화소 전원 쇼팅바(VDD), 공통 전원 쇼팅바(VSS), 스캔 구동부(205) 및 그라운드 라인(GND)에 대해서 보다 구체적으로 설명하도록 한다.
도 6은 도 2의 B영역을 확대한 확대도이다. 도 7은 도 6의 C영역을 보여주는 도면이고, 도 8은 도 7의 II-II'의 일 예를 보여주는 단면도이고, 도 9는 도 7의 III-III'의 일 예를 보여주는 단면도이다. 도 10은 도 6의 D영역을 보여주는 도면이고, 도 11은 도 6의 E영역을 보여주는 도면이고, 도 12는 도 6의 F영역을 보여주는 도면이며, 도 13은 표시 영역, 제1 비표시 영역 및 제2 비표시 영역에 컬러 필터가 구비된 예를 보여주는 도면이다.
표시 영역(DA)은 도 3에서 설명한 바와 같이 제1 비투과 영역(NTA1) 및 제1 비투과 영역(NTA1) 사이에 구비된 제1 투과 영역(TA1)을 포함할 수 있다. 제1 투과 영역(TA1)은 외부로부터 입사되는 빛의 대부분을 통과시키는 영역이고, 제1 비투과 영역(NTA1)은 외부로부터 입사되는 빛의 대부분을 투과시키기 않는 영역이다.
제1 비투과 영역(NTA1)에는 화소 전원 라인들(VDDL), 공통 전원 라인들(VSSL), 레퍼런스 라인들, 데이터 라인들, 스캔 라인(SCANL1, SCANL2)들 및 서브 화소들(P1, P2, P3, P4)들이 구비될 수 있다.
스캔 라인(SCANL1, SCANL2)들은 제1 방향(X축 방향)으로 연장될 수 있으며, 표시 영역(DA)에서 화소 전원 라인들(VDDL), 공통 전원 라인들(VSSL), 레퍼런스 라인들, 데이터 라인들과 교차될 수 있다.
화소 전원 라인들(VDDL), 공통 전원 라인들(VSSL), 레퍼런스 라인들, 데이터 라인들은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 연장될 수 있다.
제1 비표시 영역(NDA1)은 제2 비투과 영역(NTA2) 및 제2 비투과 영역(NTA2) 사이에 구비된 제2 투과 영역(TA2)을 포함할 수 있다. 제2 투과 영역(TA2)은 제1 투과 영역(TA1)과 같이 외부로부터 입사되는 빛을 거의 그대로 통과시키는 영역이고, 제2 비투과 영역(NTA2)은 제1 비투과 영역(NTA1)과 같이 외부로부터 입사되는 빛의 대부분을 투과시키기 않는 영역이다.
제2 비투과 영역(NDA2)에는 화소 전원 쇼팅바(VDD), 공통 전원 쇼팅바(VSS), 화소 전원 라인들(VDDL) 및 공통 전원 라인들(VSSL)이 구비될 수 있다.
화소 전원 쇼팅바(VDD)는 제2 비투과 영역(NDA2)에서 제1 방향(X축 방향)으로 연장될 수 있다. 이때, 제2 비투과 영역(NDA2)에 구비된 화소 전원 쇼팅바(VDD)는 복수 개일 수 있다. 화소 전원 쇼팅바(VDD)는 도 6에 도시된 바와 같이 제1 화소 전원 쇼팅바(VDD1) 및 제2 화소 전원 쇼팅바(VDD2), 즉, 2개를 포함할 수 있으나, 반드시 이에 한정되지는 않는다. 화소 전원 쇼팅바(VDD)는 3개 이상일 수도 있다.
이와 같이 화소 전원 쇼팅바(VDD)가 복수 개인 경우, 제1 화소 전원 쇼팅바(VDD1)와 제2 화소 전원 쇼팅바(VDD2) 각각은 제1 방향(X축 방향)으로 나란하게 연장되고, 서로 이격 배치될 수 있다. 그리고, 제2 비투과 영역(NDA2)에는 제1 화소 전원 쇼팅바(VDD1) 및 제2 화소 전원 쇼팅바(VDD2)를 연결하는 제1 화소 전원 연결 전극(ADDC1) 및 제2 화소 전원 연결 전극(ADDC2)을 포함할 수 있다.
제1 화소 전원 연결 전극(ADDC1)은 도 10에 도시된 바와 같이 제2 방향으로 연장되어, 제1 화소 전원 쇼팅바(VDD1)와 제2 화소 전원 쇼팅바(VDD2)의 적어도 일단을 연결할 수 있다. 일 예로, 하나의 제1 화소 전원 연결 전극(ADDC1)은 제1 화소 전원 쇼팅바(VDD1)의 일단과 제2 화소 전원 쇼팅바(VDD2)의 일단을 연결할 수 있다. 다른 하나의 제1 화소 전원 연결 전극(ADDC1)은 제1 화소 전원 쇼팅바(VDD1)의 타단과 제2 화소 전원 쇼팅바(VDD2)의 타단을 연결할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 화소 전원 쇼팅바(VDD1, VDD2)들의 끝단을 연결시키는 것을 특징으로 한다. 전극 패턴은 끝단에 전류가 쏠리는 현상이 발생할 수 있다. 이러한 전극 패턴들은 끝단이 돌출되어 서로 인접하게 배치되면, 전류 쏠림 현상에 의하여 끝단과 끝단 사이에서 정전기가 발생할 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 화소 전원 쇼팅바(VDD1, VDD2)들의 끝단을 제1 화소 전원 연결 전극(VDDC1)을 통해 연결시킴으로써, 복수의 화소 전원 쇼팅바(VDD1, VDD2)들 각각의 끝단에 전류가 쏠리지 않도록 할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 화소 전원 쇼팅바(VDD1, VDD2)들이 인접하게 배치된 다른 전극 또는 신호 라인 간에 정전기가 발생하는 것을 방지할 수 있다.
한편, 제2 화소 전원 연결 전극(VDDC2)은 제2 비투과 영역(NDA2)에서 제2 방향(Y축 방향)으로 연장되어, 제1 화소 전원 쇼팅바(VDD1)와 제2 화소 전원 쇼팅바(VDD2)을 연결할 수 있다. 제2 화소 전원 연결 전극(VDDC2)은 2개의 제1 화소 전원 연결 전극(VDDC1)들 사이에 배치될 수 있다. 구체적으로, 제2 화소 전원 연결 전극(VDDC2)은 제1 화소 전원 쇼팅바(VDD1)와 제2 화소 전원 쇼팅바(VDD2) 각각의 일단을 연결하는 하나의 제1 화소 전원 연결 전극(VDDC1), 및 제1 화소 전원 쇼팅바(VDD1)와 제2 화소 전원 쇼팅바(VDD2) 각각의 타단을 연결하는 다른 하나의 제1 화소 전원 연결 전극(VDDC1) 사이에 복수개가 배치될 수 있다.
이러한 제2 화소 전원 연결 전극(VDDC2)은 하나의 라인으로 이루어질 수 있으나, 반드시 이에 한정되지는 않는다. 제2 화소 전원 연결 전극(VDDC2)은 서로 이격된 복수의 라인들로 이루어질 수도 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 비투과 영역(NTA2)에서 제2 방향으로 구비된 제2 화소 전원 연결 전극(VDDC2)을 복수의 라인들로 구비함으로써, 복수의 신호 라인들이 구비된 제1 비투과 영역(NTA1)과 유사한 구조를 가질 수 있도록 할 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 표시 영역(DA)과 제1 비표시 영역(NTA1) 간의 차이를 최소화시킬 수 있다.
한편, 제1 화소 전원 쇼팅바(VDD1)와 제2 화소 전원 쇼팅바(VDD2) 사이에는 제2 투과 영역(TA2)이 구비될 수 있다.
제1 화소 전원 쇼팅바(VDD1)와 제2 화소 전원 쇼팅바(VDD2) 사이에 구비된 제2 투과 영역(TA2)은 표시 영역(DA)에 구비된 제1 투과 영역(TA1)과 실질적으로 동일한 형상 또는 동일한 광 투과율을 가질 수 있다. 여기서, 실질적으로 동일한 형상은 평면 상에서 나타나는 모양의 성질이 동일한 것을 의미한다. 크기 또는 비율은 동일할 수도 상이할 수도 있다.
일 예로, 표시 영역(DA)에 구비된 제1 투과 영역(TA1)은 사각 형상을 가질 수 있으며, 모서리가 뾰족하거나 둥글 수 있으나, 반드시 이에 한정되지는 않는다. 이러한 경우, 제2 투과 영역(TA2) 역시 사각 형상을 가질 수 있으며, 모서리가 뾰족하거나 둥글 수 있다.
한편, 제1 화소 전원 쇼팅바(VDD1)와 제2 화소 전원 쇼팅바(VDD2)가 구비된 제2 비투과 영역(NTA2)은 제1 방향과 수직하는 제2 방향의 폭(W2)이 표시 영역(DA)에 구비된 제1 비투과 영역(NTA1)의 제2 방향의 폭(W1)과 실질적으로 동일할 수 있다.
제1 화소 전원 쇼팅바(VDD1)와 제2 화소 전원 쇼팅바(VDD2) 각각은 제2 비투과 영역(NTA2) 내에서 제1 방향으로 배치될 수 있다. 이에 따라, 제1 화소 전원 쇼팅바(VDD1)와 제2 화소 전원 쇼팅바(VDD2) 각각은 도 7에 도시된 바와 같이 제2 비투과 영역(NTA2)의 제2 방향의 폭(W2)과 동일한 폭(W3)을 가지거나, 제2 비투과 영역(NTA2)의 제2 방향의 폭(W2) 보다 작은 폭(W3)을 가질 수 있다.
결과적으로, 제1 비표시 영역(NDA1)에 배치된 복수의 화소 전원 쇼팅바(VDD)들은 표시 영역(DA)에 구비된 제1 비투과 영역(NTA1)의 제2 방향의 폭(W1)과 동일한 폭(W3)을 가지거나 제1 비투과 영역(NTA1)의 제2 방향의 폭(W1) 보다 작은 폭(W3)을 가질 수 있다.
한편, 제2 화소 전원 연결 전극(ADDC2)은 제1 화소 전원 쇼팅바(VDD1)와 제2 화소 전원 쇼팅바(VDD2) 사이에서 제2 방향으로 연장될 수 있다. 제2 화소 전원 연결 전극(ADDC2)가 구비된 제2 비투과 영역(NTA2)은 제1 방향의 폭(W5)이 표시 영역(DA)에 구비된 제1 비투과 영역(NTA1)의 제1 방향의 폭(W4)과 실질적으로 동일할 수 있다.
제2 화소 전원 연결 전극(ADDC2)은 제2 비투과 영역(NTA2) 내에서 제2 방향으로 배치될 수 있다. 이에 따라, 제2 화소 전원 연결 전극(ADDC2)은 제2 비투과 영역(NTA2)의 제1 방향의 폭(W5)과 동일한 폭(W6)을 가지거나, 제2 비투과 영역(NTA2)의 제1 방향의 폭(W5) 보다 작은 폭(W6)을 가질 수 있다.
제2 화소 전원 연결 전극(ADDC2)은 하나의 라인으로 구비될 수 있으나, 반드시 이에 한정되지는 않는다. 제2 화소 전원 연결 전극(ADDC2)는 도 7에 도시된 바와 같이 복수의 라인들로 구비될 수도 있다. 또한, 제2 화소 전원 연결 전극(ADDC2)은 제2 비투과 영역(NTA2) 내에서 공통 전원 라인(VSSL)과 나란히 배치될 수도 있다. 이러한 경우, 제2 화소 전원 연결 전극(ADDC2)은 제2 비투과 영역(NTA2)의 제1 방향의 폭(W5) 보다 작은 폭(W6)을 가질 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 비표시 영역(NDA1)에 구비된 복수의 화소 전원 쇼팅바(VDD)들이 넓은 폭을 가지지 않는다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소 전원 쇼팅바(VDD)의 폭(W3)을 표시 영역(DA)에 구비된 제1 비투과 영역(NTA1)의 폭(W1)과 동일하거나 작게 형성함으로써, 제1 비표시 영역(NDA1) 내에서 제2 투과 영역(TA2)을 넓게 확보할 수 있다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소 전원 쇼팅바(VDD)를 복수개로 형성함으로써, 화소 전원 쇼팅바(VDD)의 총 면적을 증가시킬 수 있다.
더 나아가, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소 전원 쇼팅바(VDD)의 총 면적을 보다 증가시키기 위하여 화소 전원 쇼팅바(VDD)를 복수의 금속층들로 형성할 수 있다.
구체적으로, 화소 전원 쇼팅바(VDD)는 복수의 금속층들로 이루어질 수 있다. 일 예로, 제1 화소 전원 쇼팅바(VDD1) 및 제2 화소 전원 쇼팅바(VDD2) 각각은 도 8에 도시된 바와 같이 제1 금속층(VDD1-1, VDD2-1) 및 제1 금속층(VDD1-1, VDD2-1) 상에 구비된 제2 금속층(VDD1-2, VDD2-2)을 포함할 수 있다. 제2 금속층(VDD1-2, VDD2-2)은 적어도 일부에서 제1 금속층(VDD1-1, VDD2-1)과 중첩되며, 제1 컨택홀(CH1)을 통해 서로 접속될 수 있다.
이때, 제1 화소 전원 쇼팅바(VDD1) 및 제2 화소 전원 쇼팅바(VDD2) 각각의 제1 금속층(VDD1-1, VDD2-1)은 표시 영역(DA)으로부터 연장된 화소 전원 라인(VDDL)과 동일한 층에 구비될 수 있다. 일 예로, 제1 화소 전원 쇼팅바(VDD1) 및 제2 화소 전원 쇼팅바(VDD2) 각각의 제1 금속층(VDD1-1, VDD2-1)은 차광층(LS)과 동일한 층에 구비될 수 있다. 제1 화소 전원 쇼팅바(VDD1) 및 제2 화소 전원 쇼팅바(VDD2) 각각의 제1 금속층(VDD1-1, VDD2-1)은 차광층(LS)과 동시에 동일한 물질로 구비될 수 있다.
제1 화소 전원 쇼팅바(VDD1) 및 제2 화소 전원 쇼팅바(VDD2) 각각의 제2 금속층(VDD1-2, VDD2-2)은 저항이 낮고 불투명한 금속 물질로 이루어질 수 있다. 일 예로, 제1 화소 전원 쇼팅바(VDD1) 및 제2 화소 전원 쇼팅바(VDD2) 각각의 제2 금속층(VDD1-2, VDD2-2)은 표시 영역(DA)에 구비된 구동 트랜지스터(T)의 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 구비될 수 있다. 제1 화소 전원 쇼팅바(VDD1) 및 제2 화소 전원 쇼팅바(VDD2) 각각의 제2 금속층(VDD1-2, VDD2-2)은 구동 트랜지스터(T)의 소스 전극(SE) 및 드레인 전극(DE)과 동시에 동일한 물질로 구비될 수 있다. 이러한 경우, 제1 화소 전원 쇼팅바(VDD1) 및 제2 화소 전원 쇼팅바(VDD2) 각각의 제2 금속층(VDD1-2, VDD2-2)은 층간 절연막(ILD), 게이트 절연막(GI) 및 버퍼층(BF)을 관통하는 복수의 제1 컨택홀들(CH1)을 통해 제1 금속층(VDD1-1, VDD2-1)에 접속될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 비표시 영역(NDA1)에 구비되는 복수의 화소 전원 쇼팅바(VDD1, VDD2) 각각을 이중층으로 구비함으로써, 화소 전원 쇼팅바(VDD)의 총 면적을 증가시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소 전원 쇼팅바(VDD)의 폭(W3)을 작게 형성함에도 불구하고, 화소 전원 쇼팅바(VDD)의 저항이 증가되는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소 전원 쇼팅바(VDD1) 및 제2 화소 전원 쇼팅바(VDD2) 각각의 제2 금속층(VDD1-2, VDD2-2)을 복수의 제1 컨택홀들(CH1)을 통해 제1 화소 전원 쇼팅바(VDD1) 및 제2 화소 전원 쇼팅바(VDD2) 각각의 제1 금속층(VDD1-1, VDD2-1)에 접속시킴으로써, 제1 금속층(VDD1-1, VDD2-1)과 제2 금속층(VDD1-2, VDD2-2)이 안정적으로 접속될 수 있도록 한다.
공통 전원 쇼팅바(VSS)는 제2 비투과 영역(NDA2)에서 제1 방향(X축 방향)으로 연장될 수 있다. 이때, 제2 비투과 영역(NDA2)에 구비된 공통 전원 쇼팅바(VSS)는 복수 개일 수 있다. 공통 전원 쇼팅바(VSS)는 도 6에 도시된 바와 같이 제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3), 즉, 3개를 포함할 수 있으나, 반드시 이에 한정되지는 않는다. 화소 전원 쇼팅바(VDD)는 2개이거나 4개 이상일 수도 있다.
이와 같이 공통 전원 쇼팅바(VSS)가 복수 개인 경우, 제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3) 각각은 제1 방향(X축 방향)으로 나란하게 연장되고, 서로 이격 배치될 수 있다. 그리고, 제2 비투과 영역(NDA2)에는 제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3)를 연결하는 제1 공통 전원 연결 전극(ASSC1) 및 제2 공통 전원 연결 전극(ASSC2)을 포함할 수 있다.
제1 공통 전원 연결 전극(ASSC1)은 도 10에 도시된 바와 같이 제2 방향으로 연장되어, 제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3)의 적어도 일단을 연결할 수 있다. 일 예로, 하나의 제1 공통 전원 연결 전극(ASSC1)은 제1 공통 전원 쇼팅바(VSS1)의 일단, 제2 공통 전원 쇼팅바(VSS2)의 일단 및 제3 공통 전원 쇼팅바(VSS3)의 일단을 연결할 수 있다. 다른 하나의 제1 공통 전원 연결 전극(ASSC1)은 제1 공통 전원 쇼팅바(VSS1)의 타단, 제2 공통 전원 쇼팅바(VSS2)의 타단 및 제3 공통 전원 쇼팅바(VSS3)의 타단을 연결할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 공통 전원 쇼팅바(VSS1, VSS2, VSS3)들의 끝단을 연결시키는 것을 특징으로 한다. 전극 패턴은 끝단에 전류가 쏠리는 현상이 발생할 수 있다. 이러한 전극 패턴들은 끝단이 돌출되어 서로 인접하게 배치되면, 전류 쏠림 현상에 의하여 끝단과 끝단 사이에서 정전기가 발생할 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 공통 전원 쇼팅바(VSS1, VSS2, VSS3)들의 끝단을 제1 공통 전원 연결 전극(VSSC1)을 통해 연결시킴으로써, 복수의 공통 전원 쇼팅바(VSS1, VSS2, VSS3)들 각각의 끝단에 전류가 쏠리지 않도록 할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 공통 전원 쇼팅바(VSS1, VSS2, VSS3)들이 인접하게 배치된 다른 전극 또는 신호 라인 간에 정전기가 발생하는 것을 방지할 수 있다.
한편, 제2 공통 전원 연결 전극(VSSC2)은 제2 비투과 영역(NDA2)에서 제2 방향(Y축 방향)으로 연장되어, 제1 공통 전원 쇼팅바(VSS1)와 제2 공통 전원 쇼팅바(VSS2)를 연결하거나, 제2 공통 전원 쇼팅바(VSS2)와 제3 공통 전원 쇼팅바(VSS3)를 연결할 수 있다. 제2 공통 전원 연결 전극(VSSC2)은 2개의 제1 공통 전원 연결 전극(VSSC1)들 사이에 배치될 수 있다. 구체적으로, 제2 공통 전원 연결 전극(VSSC2)은 제1 공통 전원 쇼팅바(VSS1)의 일단, 제2 공통 전원 쇼팅바(VSS2)의 일단 및 제3 공통 전원 쇼팅바(VSS3)의 일단을 연결하는 하나의 제1 공통 전원 연결 전극(VSSC1), 및 제1 공통 전원 쇼팅바(VSS1)의 타단, 제2 공통 전원 쇼팅바(VSS2)의 타단 및 제3 공통 전원 쇼팅바(VSS3)의 타단을 연결하는 다른 하나의 제1 공통 전원 연결 전극(VSSC1) 사이에 복수개가 배치될 수 있다
이러한 제2 공통 전원 연결 전극(VSSC2)은 하나의 라인으로 이루어질 수 있으나, 반드시 이에 한정되지는 않는다. 제2 공통 전원 연결 전극(VSSC2)은 서로 이격된 복수의 라인들로 이루어질 수도 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 비투과 영역(NTA2)에서 제2 방향으로 구비된 제2 공통 전원 연결 전극(VSSC2)을 복수의 라인들로 구비함으로써, 복수의 신호 라인들이 구비된 제1 비투과 영역(NTA1)과 유사한 구조를 가질 수 있도록 할 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 표시 영역(DA)과 제1 비표시 영역(NTA1) 간의 차이를 최소화시킬 수 있다.
한편, 제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3) 사이에는 제2 투과 영역(TA2)이 구비될 수 있다.
제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3) 사이에 구비된 제2 투과 영역(TA2)은 표시 영역(DA)에 구비된 제1 투과 영역(TA1)과 실질적으로 동일한 형상을 가질 수 있다. 여기서, 실질적으로 동일한 형상은 평면 상에서 나타나는 모양의 성질이 동일한 것을 의미한다. 크기 또는 비율은 동일할 수도 상이할 수도 있다.
일 예로, 표시 영역(DA)에 구비된 제1 투과 영역(TA1)은 사각 형상을 가질 수 있으며, 모서리가 뾰족하거나 둥글 수 있으나, 반드시 이에 한정되지는 않는다. 이러한 경우, 제2 투과 영역(TA2) 역시 사각 형상을 가질 수 있으며, 모서리가 뾰족하거나 둥글 수 있다.
한편, 제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3)가 구비된 제2 비투과 영역(NTA2)은 제1 방향과 수직하는 제2 방향의 폭(W7)이 표시 영역(DA)에 구비된 제1 비투과 영역(NTA1)의 제2 방향의 폭(W1)과 실질적으로 동일할 수 있다.
제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3) 각각은 제2 비투과 영역(NTA2) 내에서 제1 방향으로 배치될 수 있다. 이에 따라, 제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3) 각각은 도 7에 도시된 바와 같이 제2 비투과 영역(NTA2)의 제2 방향의 폭(W7)과 동일한 폭(W8)을 가지거나, 제2 비투과 영역(NTA2)의 제2 방향의 폭(W7) 보다 작은 폭(W8)을 가질 수 있다.
결과적으로, 제1 비표시 영역(NDA1)에 배치된 복수의 공통 전원 쇼팅바(VSS)들은 표시 영역(DA)에 구비된 제1 비투과 영역(NTA1)의 제2 방향의 폭(W1)과 동일한 폭(W8)을 가지거나 제1 비투과 영역(NTA1)의 제2 방향의 폭(W1) 보다 작은 폭(W8)을 가질 수 있다.
한편, 제2 공통 전원 연결 전극(ASSC2)은 제1 공통 전원 쇼팅바(VSS1)와 제2 공통 전원 쇼팅바(VSS2)의 사이 또는 제2 공통 전원 쇼팅바(VSS2)와 제3 공통 전원 쇼팅바(VSS3) 사이에서 제2 방향으로 연장될 수 있다. 제2 공통 전원 연결 전극(ASSC2)가 구비된 제2 비투과 영역(NTA2)은 제1 방향의 폭(W9)이 표시 영역(DA)에 구비된 제1 비투과 영역(NTA1)의 제1 방향의 폭(W4)과 실질적으로 동일할 수 있다.
제2 공통 전원 연결 전극(ASSC2)은 제2 비투과 영역(NTA2) 내에서 제2 방향으로 배치될 수 있다. 이에 따라, 제2 공통 전원 연결 전극(ASSC2)은 제2 비투과 영역(NTA2)의 제1 방향의 폭(W9)과 동일한 폭(W10)을 가지거나, 제2 비투과 영역(NTA2)의 제1 방향의 폭(W9) 보다 작은 폭(W10)을 가질 수 있다.
제2 공통 전원 연결 전극(ASSC2)은 하나의 라인으로 구비될 수 있으나, 반드시 이에 한정되지는 않는다. 제2 공통 전원 연결 전극(ASSC2)는 도 7에 도시된 바와 같이 복수의 라인들로 구비될 수도 있다. 이러한 경우, 제2 공통 전원 연결 전극(ASSC2)은 제2 비투과 영역(NTA2)의 제1 방향의 폭(W9) 보다 작은 폭(W10)을 가질 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 비표시 영역(NDA1)에 구비된 복수의 공통 전원 쇼팅바(VSS)들이 넓은 폭을 가지지 않는다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 공통 전원 쇼팅바(VSS)의 폭(W8)을 표시 영역(DA)에 구비된 제1 비투과 영역(NTA1)의 폭(W1)과 동일하거나 작게 형성함으로써, 제1 비표시 영역(NDA1) 내에서 제2 투과 영역(TA2)을 넓게 확보할 수 있다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 공통 전원 쇼팅바(VSS)를 복수개로 형성함으로써, 공통 전원 쇼팅바(VSS)의 총 면적을 증가시킬 수 있다.
더 나아가, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 공통 전원 쇼팅바(VSS)의 총 면적을 보다 증가시키기 위하여 공통 전원 쇼팅바(VSS)를 복수의 금속층들로 형성할 수 있다.
구체적으로, 공통 전원 쇼팅바(VSS)는 복수의 금속층들로 이루어질 수 있다. 일 예로, 제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3) 각각은 도 9에 도시된 바와 같이 제1 금속층(VSS1-1, VSS2-1) 및 제1 금속층(VSS1-1, VSS2-1) 상에 구비된 제2 금속층(VSS1-2, VSS2-2)을 포함할 수 있다. 제2 금속층(VSS1-2, VSS2-2)은 적어도 일부에서 제1 금속층(VSS1-1, VSS2-1)과 중첩되며, 제2 컨택홀(CH2)을 통해 서로 접속될 수 있다.
이때, 제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3) 각각의 제1 금속층(VSS1-1, VSS2-1)은 표시 영역(DA)으로부터 연장된 공통 전원 라인(VSSL)과 동일한 층에 구비될 수 있다. 일 예로, 제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3) 각각의 제1 금속층(VSS1-1, VSS2-1)은 차광층(LS)과 동일한 층에 구비될 수 있다. 제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3) 각각의 제1 금속층(VSS1-1, VSS2-1)은 차광층(LS)과 동시에 동일한 물질로 구비될 수 있다.
제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3) 각각의 제2 금속층(VSS1-2, VSS2-2)은 저항이 낮고 불투명한 금속 물질로 이루어질 수 있다. 일 예로, 제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3) 각각의 제2 금속층(VSS1-2, VSS2-2)은 표시 영역(DA)에 구비된 구동 트랜지스터(T)의 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 구비될 수 있다. 제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3) 각각의 제2 금속층(VSS1-2, VSS2-2)은 구동 트랜지스터(T)의 소스 전극(SE) 및 드레인 전극(DE)과 동시에 동일한 물질로 구비될 수 있다. 이러한 경우, 제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3) 각각의 제2 금속층(VSS1-2, VSS2-2)은 층간 절연막(ILD), 게이트 절연막(GI) 및 버퍼층(BF)을 관통하는 복수의 제2 컨택홀들(CH2)을 통해 제1 금속층(VSS1-1, VSS2-1)에 접속될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 비표시 영역(NDA1)에 구비되는 복수의 공통 전원 쇼팅바(VSS1, VSS2, VSS3) 각각을 이중층으로 구비함으로써, 공통 전원 쇼팅바(VSS)의 총 면적을 증가시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 공통 전원 쇼팅바(VSS)의 폭(W7)을 작게 형성함에도 불구하고, 공통 전원 쇼팅바(VSS)의 저항이 증가되는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3) 각각의 제2 금속층(VSS1-2, VSS2-2)을 복수의 제2 컨택홀들(CH2)을 통해 제1 공통 전원 쇼팅바(VSS1), 제2 공통 전원 쇼팅바(VSS2) 및 제3 공통 전원 쇼팅바(VSS3) 각각의 제1 금속층(VSS1-1, VSS2-1)에 접속시킴으로써, 제1 금속층(VSS1-1, VSS2-1)과 제2 금속층(VSS1-2, VSS2-2)이 안정적으로 접속될 수 있도록 한다.
한편, 제1 비표시 영역(NDA1)은 제2 비투과 영역(NTA2)의 적어도 일부에 복수의 더미 패턴(DP)들이 구비될 수 있다. 이때, 복수의 더미 패턴들은 다른 구성과 전기적으로 연결되지 않는 플로팅(floating) 패턴일 수 있다. 구체적으로, 복수의 더미 패턴(DP)들은 표시 영역(DA)과 화소 전원 쇼팅바(VDD) 사이에 구비된 복수의 제1 더미 패턴(DP1)들 및 화소 전원 쇼팅바(VDD)와 공통 전원 쇼팅바(VSS) 사이에 구비된 복수의 제2 더미 패턴(DP2)들을 포함할 수 있다.
표시 영역(DA)과 화소 전원 쇼팅바(VDD) 사이에는 화소 전원 라인(VDDL) 및 공통 전원 라인(VSSL) 외에 다른 전극이나 신호 라인이 구비되지 않을 수 있다. 이러한 경우, 표시 영역(DA)과 화소 전원 쇼팅바(VDD) 사이에 배치된 제2 비투과 영역(NTA2)은 제1 비투과 영역(NTA1) 또는 화소 전원 쇼팅바(VDD) 및 공통 전원 쇼팅바(VSS)가 구비된 제2 비투과 영역(NTA2)과 비교하여 광 투과율이 크게 높을 수 있다. 이에 따라, 표시 영역(DA)과 화소 전원 쇼팅바(VDD) 사이의 영역이 다른 영역과의 광 투과율 또는 시감의 차이로 인지될 수 있다.
본 발명이 일 실시예에 따른 투명 표시 패널(110)은 표시 영역(DA)과 화소 전원 쇼팅바(VDD) 사이에 구비된 제2 비투과 영역(NTA2)에서 화소 전원 라인(VDDL) 및 공통 전원 라인(VSSL)을 제외한 영역에 복수의 제1 더미 패턴(DP1)들을 배치할 수 있다.
복수의 제1 더미 패턴(DP1)들은 전도성 물질로 형성될 수 있다. 일 실시예에 있어서, 복수의 제1 더미 패턴(DP1)들은 차광층(LS), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 층에 동일한 물질로 이루어질 수 있다. 만약, 복수의 제1 더미 패턴(DP1)들이 화소 전원 라인(VDDL) 또는 공통 전원 라인(VSSL)과 동일한 층에 배치되는 경우, 복수의 제1 더미 패턴(DP1)들은 화소 전원 라인(VDDL) 또는 공통 전원 라인(VSSL)과 이격 배치될 수 있다.
한편, 화소 전원 쇼팅바(VDD)와 공통 전원 쇼팅바(VSS) 사이에는 공통 전원 라인(VSSL) 외에 다른 전극이나 신호 라인이 구비되지 않을 수 있다. 이러한 경우, 화소 전원 쇼팅바(VDD)와 공통 전원 쇼팅바(VSS) 사이에 배치된 제2 비투과 영역(NTA2)은 제1 비투과 영역(NTA1) 또는 화소 전원 쇼팅바(VDD) 및 공통 전원 쇼팅바(VSS)가 구비된 제2 비투과 영역(NTA2)과 비교하여 광 투과율이 크게 높을 수 있다. 이에 따라, 화소 전원 쇼팅바(VDD)와 공통 전원 쇼팅바(VSS) 사이의 영역이 다른 영역과의 광 투과율 또는 시감의 차이로 인지될 수 있다.
본 발명이 일 실시예에 따른 투명 표시 패널(110)은 화소 전원 쇼팅바(VDD)와 공통 전원 쇼팅바(VSS) 사이에 구비된 제2 비투과 영역(NTA2)에서 공통 전원 라인(VSSL)을 제외한 영역에 복수의 제2 더미 패턴(DP2)들을 배치할 수 있다.
복수의 제2 더미 패턴(DP2)들은 전도성 물질로 형성될 수 있다. 일 실시예에 있어서, 복수의 제2 더미 패턴(DP2)들은 차광층(LS), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 층에 동일한 물질로 이루어질 수 있다. 만약, 복수의 제2 더미 패턴(DP2)들이 공통 전원 라인(VSSL)과 동일한 층에 배치되는 경우, 복수의 제2 더미 패턴(DP2)들은 공통 전원 라인(VSSL)과 이격 배치될 수 있다.
다시 도 6을 참조하면, 제2 비표시 영역(NDA2)은 제3 비투과 영역(NTA3), 제3 투과 영역(TA3), 제4 비투과 영역(NTA4) 및 제4 투과 영역(TA4)을 포함할 수 있다. 제3 투과 영역(TA3) 및 제4 투과 영역(TA4)은 제1 투과 영역(TA1)과 같이 외부로부터 입사되는 빛을 거의 그대로 통과시키는 영역이고, 제3 비투과 영역(NTA3) 및 제4 비투과 영역(NTA4)은 제1 비투과 영역(NTA1)과 같이 외부로부터 입사되는 빛의 대부분을 투과시키기 않는 영역이다.
제2 비표시 영역(NDA2)에 구비된 제3 투과 영역(TA3) 및 제4 투과 영역(TA4) 각각은 표시 영역(DA)에 구비된 제1 투과 영역(TA1)과 실질적으로 동일한 형상 또는 동일한 광 투과율을 가질 수 있다. 여기서, 실질적으로 동일한 형상은 평면 상에서 나타나는 모양의 성질이 동일한 것을 의미한다. 크기 또는 비율은 동일할 수도 상이할 수도 있다.
일 예로, 표시 영역(DA)에 구비된 제1 투과 영역(TA1)은 사각 형상을 가질 수 있으며, 모서리가 뾰족하거나 둥글 수 있으나, 반드시 이에 한정되지는 않는다. 이러한 경우, 제3 투과 영역(TA3) 및 제4 투과 영역(TA4) 역시 사각 형상을 가질 수 있으며, 모서리가 뾰족하거나 둥글 수 있다.
그리고, 제2 비표시 영역(NDA2)에 구비된 제3 비투과 영역(NTA3) 및 제4 비투과 영역(NTA4) 각각은 표시 영역(DA)에 구비된 제1 비투과 영역(NTA1)과 제2 방향의 폭(W1) 또는 제1 방향의 폭(W4)과 실질적으로 동일할 수 있다.
제3 비투과 영역(NTA3)에는 표시 영역(DA)에 구비된 스캔 라인(SCANL1, SCANL2)들와 연결되어 스캔 신호를 공급하는 게이트 구동부가 구비될 수 있다. 게이트 구동부는 복수의 회로부들 및 복수의 신호 라인들을 포함할 수 있다. 이때, 복수의 신호 라인들은 제1 방향(X축 방향)으로 연장된 복수의 제1 라인(L1)들 및 제2 방향(Y축 방향)으로 연장된 복수의 제2 라인(L2)들을 포함할 수 있다.
게이트 구동부의 복수의 신호 라인들 중 적어도 하나가 끝단이 그라운드 라인(GND)를 향하여 돌출될 수 있다. 그리고, 표시 영역(DA)의 제1 투과 영역(TA1)과 동일한 형상을 가지는 투과 영역을 형성하기 위하여, 그라운드 라인(GND)은 분기되어 게이트 구동부를 향해 돌출될 수 있다. 이러한 경우, 게이트 구동부의 신호 라인의 끝단과 그라운드 라인(GND)으로부터 분기된 전극 패턴의 끝단이 서로 인접하게 배치될 수 있다. 게이트 구동부의 신호 라인의 끝단과 그라운드 라인(GND)의 끝단 사이에서는 전류 쏠림 현상에 의하여 정전기가 발생할 수 있고, 이로 인하여, 번트(burnt) 현상이 발생할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 도 11 및 도 12에 도시된 바와 같이 게이트 구동부와 그라운드 라인(GND) 사이에 복수의 제3 더미 패턴(DP3)을 구비함으로써, 게이트 구동부와 그라운드 라인(GND) 사이의 이격 거리를 증가시킬 수 있다.
보다 구체적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 그라운드 라인(GND)을 하나의 라인 형태로 형성하고, 게이트 구동부의 복수의 신호 라인(L1, L2)들과 그라운드 라인(GND) 사이에 복수의 제3 더미 패턴(DP3)들을 구비할 수 있다. 이때, 복수의 제3 더미 패턴(DP3)들은 제4 비투과 영역(NTA4)에 구비될 수 있으며, 다른 구성과 전기적으로 연결되지 않는 플로팅(floating) 패턴일 수 있다.
이를 통해, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 게이트 구동부와 그라운드 라인(GND) 사이에 정전기가 발생하는 것을 방지할 수 있다.
또한, 복수의 제3 더미 패턴(DP3)은 화소 전원 쇼팅바(VDD)와 그라운드 라인(GND) 사이 및 공통 전원 쇼팅바(VSS)와 그라운드 라인(GND) 사이에도 구비될 수 있다. 구체적으로, 복수의 제3 더미 패턴(DP3)은 도 6 및 도 10에 도시된 바와 같이 제1 화소 전원 연결 전극(VDDC1)과 그라운드 라인(GND) 사이 및 제1 공통 전원 연결 전극(VSSC1)과 그라운드 라인(GND) 사이에 구비될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 제3 더미 패턴(DP3)들에 의하여 제1 화소 전원 연결 전극(VDDC1)과 그라운드 라인(GND) 사이의 이격 거리를 증가하고, 이를 통해, 제1 화소 전원 연결 전극(VDDC1)과 그라운드 라인(GND) 사이에 정전기가 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 제3 더미 패턴(DP3)들에 의하여 제1 공통 전원 연결 전극(VSSC1)과 그라운드 라인(GND) 사이의 이격 거리를 증가하고, 이를 통해, 제1 공통 전원 연결 전극(VSSC1)과 그라운드 라인(GND) 사이에 정전기가 발생하는 것을 방지할 수 있다.
한편, 도 6 내지 도 12에서는 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)에 대해서만 설명하고 있다. 그러나, 제3 비표시 영역(NDA3) 역시 제2 비표시 영역(NDA2)과 실질적으로 동일한 구조를 가질 수 있으며, 이러한 경우, 제2 비표시 영역(NDA2)에 관한 설명과 동일하므로 이에 대한 구체적인 설명은 생략하도록 한다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 비표시 영역(NDA1), 제2 비표시 영역(NDA2) 및 표시 영역(DA) 각각의 투과도를 유사하게 가질 수 있다. 이를 위하여, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 단위 면적 내에 구비된 제2 투과 영역(TA2)의 면적, 단위 면적 내에 구비된 제3 투과 영역(TA3)의 면적 및 단위 면적 내에 구비된 제4 투과 영역(TA4)의 면적 중 적어도 하나가 단위 면적 내에 구비된 제1 투과 영역(TA1)의 면적과 동일하게 설계할 수 있다.
이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)에서도 표시 영역(DA)에서와 유사한 투과도를 구현할 수 있다.
더 나아가, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 비표시 영역(NDA1)에 구비된 제2 비투과 영역(NTA2), 제2 비표시 영역(NDA2)에 구비된 제3 비투과 영역(NTA3) 및 제4 비투과 영역(NTA4)에도 컬러필터들(CF1, CF2, CF3)을 구비할 수 있다.
보다 구체적으로, 제1 비표시 영역(NDA1)에 구비된 제2 비투과 영역(NTA2), 제2 비표시 영역(NDA2)에 구비된 제3 비투과 영역(NTA3) 및 제4 비투과 영역(NTA4)에는 컬러필터들(CF1, CF2, CF3) 및 컬러필터들(CF1, CF2, CF3) 사이에 형성된 블랙 매트릭스(미도시)이 구비될 수 있다. 이 구비될 수 있다. 이때, 컬러필터들(CF1, CF2, CF3)은 도 13에 도시된 바와 같이 표시 영역(DA)에 구비된 컬러필터들(CF1, CF2, CF3)과 동일한 형상으로 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)에 패턴 형성될 수 있다.
그리고 제1 비표시 영역(NDA1)에 구비된 제2 투과 영역(TA2), 제2 비표시 영역(NDA2)에 구비된 제3 투과 영역(TA3) 및 제4 투과 영역(NTA4)에는 투과율을 높이기 위하여 도 13에 도시된 바와 같이 컬러필터들(CF1, CF2, CF3) 및 블랙 매트릭스(미도시)이 구비될 수 있다. 이 구비되지 않을 수 있다.
이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)에서의 투과도와 표시 영역(DA)에서의 투과도 간의 차이를 최소화시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 투명 표시 장치 110: 투명 표시 패널
111: 제1 기판 112: 제2 기판
120: 제1 전극 125: 뱅크
130: 유기 발광층 140: 제2 전극
150: 봉지막 160: 접착층
170: 컬러필터층 205: 스캔 구동부
VDDL: 화소 전원 라인 VSSL: 공통 전원 라인
DL1, DL2: 데이터 라인 REFL: 레퍼런스 라인
SCANL1, SCANL2: 스캔 라인 GND: 그라운드 라인
VDD: 화소 전원 쇼팅바 VSS: 공통 전원 쇼팅바

Claims (29)

  1. 복수의 서브 화소들이 배치된 표시 영역, 상기 표시 영역의 일 측에 배치된 제1 비표시 영역 및 상기 표시 영역의 타 측에 배치된 제2 비표시 영역이 구비된 기판;
    상기 기판 상에서 상기 제1 비표시 영역에 구비되고, 제1 방향으로 나란하게 연장된 복수의 전원 쇼팅바들;
    상기 기판 상에서 상기 표시 영역에 구비되고, 제2 방향으로 연장되어 상기 복수의 전원 쇼팅바들과 연결된 복수의 전원 라인들;
    상기 복수의 전원 라인들 사이에 구비된 제1 투과 영역; 및
    상기 복수의 전원 쇼팅바들 사이에 구비되고, 상기 제1 투과 영역과 동일한 형상을 가지는 제2 투과 영역을 포함하고,
    상기 복수의 쇼팅바들은 적어도 일단에서 서로 연결된 투명 표시 장치.
  2. 제1항에 있어서,
    상기 복수의 전원 쇼팅바들 각각은 일단이 제2 방향으로 연장된 하나의 제1 전원 연결 전극과 연결되고, 타단이 제2 방향으로 연장된 다른 하나의 제1 전원 연결 전극과 연결된 투명 표시 장치.
  3. 제1항에 있어서,
    상기 표시 영역은 상기 복수의 서브 화소들이 구비된 제1 비투과 영역 및 상기 제1 비투과 영역 사이에 구비된 상기 제1 투과 영역을 포함하고,
    상기 제1 비표시 영역은 상기 복수의 전원 쇼팅바들이 구비된 제2 비투과 영역 및 상기 제2 비투과 영역 사이에 구비된 상기 제2 투과 영역을 포함하고,
    상기 제2 비투과 영역에서 상기 복수의 전원 쇼팅바들을 연결하는 복수의 제2 전원 연결 전극을 포함하는 투명 표시 장치.
  4. 제3항에 있어서,
    상기 복수의 제2 전원 연결 전극 각각은 복수의 연결 라인들을 포함하는 투명 표시 장치.
  5. 제3항에 있어서,
    상기 제2 비투과 영역은 상기 제1 비투과 영역과 상기 제1 방향의 폭이 동일한 투명 표시 장치.
  6. 제3항에 있어서,
    상기 제2 비투과 영역은 상기 제1 비투과 영역과 상기 제2 방향의 폭이 동일한 투명 표시 장치.
  7. 제3항에 있어서,
    단위 면적 내에 구비된 상기 제1 투과 영역의 면적 및 상기 단위 면적 내에 구비된 상기 제2 투과 영역의 면적이 동일한 투명 표시 장치.
  8. 제1항에 있어서,
    상기 제2 비투과 영역에서 상기 복수의 전원 쇼팅바들 상에 구비된 컬러필터를 더 포함하는 투명 표시 장치.
  9. 제1항에 있어서,
    상기 복수의 서브 화소들 각각은 제1 전극, 유기 발광층 및 제2 전극을 포함하고,
    상기 전원 라인은 상기 제1 전극에 제1 전원을 공급하는 화소 전원 라인이거나 상기 제2 전극에 제2 전원을 공급하는 공통 전원 라인인 투명 표시 장치.
  10. 제1항에 있어서,
    상기 제2 비표시 영역에 구비된 스캔 구동부를 더 포함하고,
    상기 제2 비표시 영역은 상기 스캔 구동부가 구비된 제3 비투과 영역 및 상기 제3 비투과 영역 사이에 구비된 제3 투과 영역을 포함하고,
    상기 제3 투과 영역은 상기 제1 투과 영역과 동일한 형상을 가지는 투명 표시 장치.
  11. 제1항에 있어서,
    상기 제2 비표시 영역에 구비된 스캔 구동부;
    상기 제1 비표시 영역 및 상기 제2 비표시 영역에서 상기 기판의 가장자리를 따라 배치된 그라운드 라인; 및
    상기 그라운드 라인과 상기 스캔 구동부 사이 및 상기 그라운드 라인과 상기 전원 쇼팅바들 사이에 구비된 복수의 더미 패턴들을 더 포함하고,
    상기 제2 비표시 영역은 상기 복수의 더미 패턴들이 구비된 제4 비투과 영역 및 상기 제4 비투과 영역 사이에 구비된 제4 투과 영역을 포함하고,
    상기 제4 투과 영역은 상기 제1 투과 영역과 동일한 형상을 가지는 투명 표시 장치.
  12. 제11항에 있어서,
    상기 복수의 더미 패턴들은 상기 그라운드 라인과 동일한 층에 동일한 물질로 이루어지는 투명 표시 장치.
  13. 제11항에 있어서,
    상기 복수의 더미 패턴들은 상기 스캔 구동부 및 상기 그라운드 라인과 이격 배치되는 투명 표시 장치.
  14. 제11항에 있어서,
    상기 복수의 더미 패턴들은 상기 전원 쇼팅바들과 이격 배치되는 투명 표시 장치.
  15. 복수의 서브 화소들이 배치된 표시 영역, 상기 표시 영역의 일 측에 배치된 제1 비표시 영역 및 상기 표시 영역의 타 측에 배치된 제2 비표시 영역이 구비된 기판;
    상기 기판 상에서 상기 제1 비표시 영역에 구비되고, 제1 방향으로 나란하게 연장되고 서로 이격 배치된 복수의 화소 전원 쇼팅바들;
    상기 복수의 화소 전원 쇼팅바들 각각의 끝단을 연결하는 제1 화소 전원 연결 전극;
    상기 기판 상에서 상기 제1 비표시 영역에 구비되고, 상기 제1 방향으로 나란하게 연장되고 서로 이격 배치된 복수의 공통 전원 쇼팅바들; 및
    상기 복수의 공통 전원 쇼팅바들 각각의 끝단을 연결하는 제1 공통 전원 연결 전극을 포함하는 투명 표시 장치.
  16. 제15항에 있어서,
    상기 기판 상에서 상기 표시 영역에 구비되고, 제2 방향으로 연장되어 상기 복수의 화소 전원 쇼팅바들과 연결된 복수의 화소 전원 라인들; 및
    상기 기판 상에서 상기 표시 영역에 구비되고, 상기 제2 방향으로 연장되어 상기 복수의 공통 전원 쇼팅바들과 연결된 복수의 공통 전원 라인들을 포함하는
  17. 제15항에 있어서,
    상기 표시 영역은 상기 복수의 서브 화소들이 구비된 제1 비투과 영역 및 상기 제1 비투과 영역 사이에 구비된 제1 투과 영역을 포함하고,
    상기 제1 비표시 영역은 상기 복수의 화소 전원 쇼팅바들, 상기 제1 화소 전원 연결 전극, 상기 복수의 공통 전원 쇼팅바들 및 상기 제1 공통 전원 연결 전극이 구비된 제2 비투과 영역 및 상기 제2 비투과 영역 사이에 구비된 제2 투과 영역을 포함하고,
    상기 제2 투과 영역은 상기 제1 투과 영역과 제2 방향의 폭이 동일한 투명 표시 장치.
  18. 제17항에 있어서,
    상기 제2 투과 영역은 상기 제1 투과 영역과 동일한 광 투과율을 가지는 표시 장치.
  19. 제17항에 있어서,
    상기 제2 투과 영역은 상기 제1 투과 영역과 동일한 형상을 가지는 표시 장치.
  20. 제15항에 있어서,
    상기 제2 비표시 영역에 구비된 스캔 구동부를 더 포함하고,
    상기 제2 비표시 영역은 상기 스캔 구동부가 구비된 제3 비투과 영역 및 상기 제3 비투과 영역 사이에 구비된 제3 투과 영역을 포함하고,
    상기 제3 투과 영역은 상기 제1 투과 영역과 동일한 광 투과율을 가지는 표시 장치.
  21. 제15항에 있어서,
    상기 제2 비표시 영역에 구비된 스캔 구동부;
    상기 제1 비표시 영역 및 상기 제2 비표시 영역에서 상기 기판의 가장자리를 따라 배치된 그라운드 라인; 및
    상기 그라운드 라인과 상기 스캔 구동부 사이 및 상기 그라운드 라인과 상기 전원 쇼팅바들 사이에 구비된 복수의 더미 패턴들을 더 포함하고,
    상기 제2 비표시 영역은 상기 복수의 더미 패턴들이 구비된 제4 비투과 영역 및 상기 제4 비투과 영역 사이에 구비된 제4 투과 영역을 포함하고,
    상기 제4 투과 영역은 상기 제1 투과 영역과 동일한 형상을 가지는 투명 표시 장치.
  22. 제21항에 있어서,
    상기 복수의 더미 패턴들은 금속 물질로 이루어지는 투명 표시 장치.
  23. 제21항에 있어서,
    상기 복수의 더미 패턴들은 상기 스캔 구동부, 상기 그라운드 라인, 상기 복수의 화소 전원 쇼팅바들 및 상기 복수의 공통 전원 쇼팅바들과 이격 배치되는 투명 표시 장치.
  24. 제15항에 있어서,
    상기 복수의 화소 전원 쇼팅바들은 제1 금속층 및 상기 제1 금속층 상에 구비된 제2 금속층으로 이루어지는 투명 표시 장치.
  25. 제24항에 있어서,
    상기 화소 전원 쇼팅바의 제2 금속층은 상기 화소 전원 쇼팅바의 제1 금속층과 적어도 일부가 중첩되고, 제1 컨택홀을 통해 상기 화소 전원 쇼팅바의 제1 금속층에 접속되는 투명 표시 장치.
  26. 제24항에 있어서,
    상기 복수의 화소 전원 쇼팅바들 중 상기 표시 영역에 가장 인접한 화소 전원 쇼팅바의 제1 금속층으로부터 제2 방향으로 연장되어 상기 표시 영역에 구비된 복수의 서브 화소들에 제1 전원을 공급하는 복수의 화소 전원 라인들을 더 포함하는 투명 표시 장치.
  27. 제15항에 있어서,
    상기 복수의 공통 전원 쇼팅바들은 제1 금속층 및 상기 제1 금속층 상에 구비된 제2 금속층으로 이루어지는 투명 표시 장치.
  28. 제27항에 있어서,
    상기 공통 전원 쇼팅바의 제2 금속층은 상기 공통 전원 쇼팅바의 제1 금속층과 적어도 일부가 중첩되고, 제2 컨택홀을 통해 상기 공통 전원 쇼팅바의 제1 금속층에 접속되는 투명 표시 장치.
  29. 제27항에 있어서,
    상기 복수의 공통 전원 쇼팅바들 중 상기 표시 영역에 가장 인접한 공통 전원 쇼팅바의 제1 금속층으로부터 제2 방향으로 연장되어 상기 표시 영역에 구비된 복수의 서브 화소들에 제2 전원을 공급하는 복수의 공통 전원 라인들을 더 포함하는 투명 표시 장치.
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