KR20220064183A - 투명 표시 장치 - Google Patents

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최동호
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Abstract

본 발명은 광 투과율을 향상시킬 수 있다. 본 발명의 일 실시예에 따른 투명 표시 장치는 복수의 서브 화소들이 배치된 표시 영역, 표시 영역의 제1 측에 배치된 제1 비표시 영역, 및 표시 영역의 제1 측과 마주보는 제2 측에 배치된 제2 비표시 영역이 구비된 기판, 제1 비표시 영역에서 제1 방향으로 연장된 제1 공통 전원 전극, 제2 비표시 영역에서 제1 방향으로 연장된 제2 공통 전원 전극, 및 표시 영역에서 제2 방향으로 연장되어 제1 공통 전원 전극과 제2 공통 전원 전극을 전기적으로 연결하고, 복수의 서브 화소들 각각에 초기화 전압을 공급하는 초기화 라인을 포함하는 포함한다.

Description

투명 표시 장치{TRANSPARENT DISPLAY DEVICE}
본 발명은 투명 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마 표시장치(PDP, Plasma Display Panel), 퀀텀닷발광 표시장치 (QLED: Quantum dot Light Emitting Display), 유기발광 표시장치(OLED, Organic Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.
한편, 최근에는 사용자가 표시 장치를 투과해 반대편에 위치한 사물 또는 이미지를 볼 수 있는 투명 표시 장치에 대한 연구가 활발히 진행되고 있다.
투명 표시 장치는 화상이 표시되는 표시 영역과 비표시 영역을 포함하며, 표시 영역은 외부 광을 투과시킬 수 있는 투과 영역과 비투과 영역을 포함할 수 있다. 투명 표시 장치는 투과 영역을 통해서 표시 영역에서 높은 광 투과율을 가질 수 있다.
그러나, 투명 표시 장치는 비투과 영역에 다수의 신호 라인들이 배치되어 광 투과율을 높이는데 한계가 있다.
본 발명은 광 투과율을 향상시킬 수 있는 투명 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 발명의 일 실시예에 따른 투명 표시 장치는 복수의 서브 화소들이 배치된 표시 영역, 표시 영역의 제1 측에 배치된 제1 비표시 영역, 및 표시 영역의 제1 측과 마주보는 제2 측에 배치된 제2 비표시 영역이 구비된 기판, 제1 비표시 영역에서 제1 방향으로 연장된 제1 공통 전원 전극, 제2 비표시 영역에서 제1 방향으로 연장된 제2 공통 전원 전극, 및 표시 영역에서 제2 방향으로 연장되어 제1 공통 전원 전극과 제2 공통 전원 전극을 전기적으로 연결하고, 복수의 서브 화소들 각각에 초기화 전압을 공급하는 초기화 라인을 포함하는 포함한다.
본 발명의 다른 실시예에 따른 투명 표시 장치는 투과 영역 및 복수의 서브 화소들이 배치된 비투과 영역이 구비된 기판, 비투과 영역에 배치되며, 초기화 구간에 초기화 전압이 인가되고, 발광 구간에 제1 전원 전압이 인가되는 제1 신호 라인, 비투과 영역에 배치되며, 초기화 구간에 기준 전압이 인가되는 제2 신호 라인, 및 투과 영역을 사이에 두고 제1 신호 라인과 이격 배치되고, 발광 구간에 제2 전원 전압이 인가되는 제3 신호 라인을 포함한다. 제1 신호 라인 및 제3 신호 라인은 제1 층에 구비되고, 제2 신호 라인은 제1 층과 다른 제2 층에 구비된다.
본 발명은 제1 비표시 영역에 구비된 제1 공통 전원 전극과 제2 비표시 영역에 구비된 제2 공통 전원 전극을 초기화 라인을 이용하여 전기적으로 연결함으로써, 별도의 공통 전원 라인을 구비하지 않을 수 있다. 이에 따라, 본 발명은 비투과 영역에 배치되는 신호 라인의 수가 감소하면서, 초기화 라인 및 화소 전압 라인에 대한 선폭 설계의 자유도를 확보할 수 있다. 즉, 본 발명은 초기화 라인 및 화소 전압 라인의 선폭을 증가시킴으로써, 전압 강하에 따른 전압 편차를 줄일 수 있다.
또한, 본 발명은 공통 전원 전극을 제3 비표시 영역 및 제4 비표시 영역에 구비하지 않을 수 있으므로, 제3 비표시 영역 및 제4 비표시 영역에서의 투과율을 향상시킬 수 있다.
또한, 본 발명은 복수의 신호 라인들을 복수의 층에 분할하여 배치함으로써, 비투과 영역의 면적을 최소화시킬 수 있다. 이에 따라, 본 발명은 광 투과율을 향상시킬 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
도 2는 투명 표시 패널을 개략적으로 보여주는 평면도이다.
도 3은 도 2의 A영역을 확대한 확대도이다.
도 4는 화소 회로의 일 예를 보여주는 회로도이다.
도 5는 초기화 구간에서 신호 흐름을 보여주는 도면이다.
도 6은 센싱 구간에서 신호 흐름을 보여주는 도면이다.
도 7은 발광 구간에서 신호 흐름을 보여주는 도면이다.
도 8은 도 4에 도시된 화소 회로의 동작 타이밍의 일 예를 보여주는 도면이다.
도 9는 도 3의 I-I'의 일 예를 보여주는 단면도이다.
도 10은 도 3의 II-II'의 일 예를 보여주는 단면도이다.
도 11은 도 2의 B영역을 확대한 확대도이다.
도 12는 도 11의 III-III'의 일 예를 보여주는 단면도이다.
도 13은 선폭에 따른 전압 편차를 보여주는 그래프이다.
도 14는 전압 편차에 따른 전류의 변화를 보여주는 그래프이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
'적어도 하나'의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ''제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나''의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 발명에 따른 투명 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
이하에서, X축은 게이트 라인과 나란한 방향을 나타내고, Y축은 데이터 라인과 나란한 방향을 나타내며, Z축은 투명 표시 장치(100)의 높이 방향을 나타낸다.
본 발명의 일 실시예에 따른 투명 표시 장치(100)는 유기 발광 표시 장치(Organic Light Emitting Display)로 구현된 것을 중심으로 설명하였으나, 액정 표시 장치(Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 퀀텀닷 발광표시장치 (QLED: Quantum dot Light Emitting Display) 또는 전기 영동 표시 장치(Electrophoresis display)로도 구현될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 투명 표시 장치(100)는 투명 표시 패널(110), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(210), 연성필름(220), 회로보드(230), 및 타이밍 제어부(240)를 포함한다.
투명 표시 패널(110)은 서로 마주보는 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)은 플라스틱 필름(plastic film), 유리 기판(glass substrate), 또는 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름일 수 있다. 이러한 제1 기판(111)과 제2 기판(112)은 투명한 재료로 이루어질 수 있다.
스캔 구동부는 투명 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 스캔 구동부는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 투명 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 부착될 수도 있다.
소스 드라이브 IC(210)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on panel) 방식으로 연성필름(220)에 실장될 수 있다.
투명 표시 패널(110)의 비표시 영역에는 전원 패드들, 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(220)에는 패드들과 소스 드라이브 IC(210)를 연결하는 배선들, 패드들과 회로보드(230)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(220)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(220)의 배선들이 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 투명 표시 패널을 개략적으로 보여주는 평면도이고, 도 3은 도 2의 A영역을 확대한 확대도이다.
도 2 및 도 3을 참조하면, 제1 기판(111)은 화소(P)들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다.
표시 영역(DA)은 도 3에 도시된 바와 같이 투과 영역(TA)과 비투과 영역(NTA)을 포함한다. 투과 영역(TA)은 외부로부터 입사되는 빛의 대부분을 통과시키는 영역이고, 비투과 영역(NTA)은 외부로부터 입사되는 빛의 대부분을 투과시키기 않는 영역이다. 일 예로, 투과 영역(TA)은 광 투과율이 α%, 예컨대, 90% 보다 큰 영역이고, 비투과 영역(NTA)은 광 투과율이 β%, 예컨대, 50% 보다 작은 영역일 수 있다. 이때, α 는 β 보다 큰 값이다. 투명 표시 패널(110)은 투과 영역(TA)들로 인해 투명 표시 패널(110)의 배면(背面)에 위치한 사물 또는 배경을 볼 수 있다.
비투과 영역(NTA)에는 복수의 화소(P)들 및 복수의 화소(P)들 각각에 신호를 공급하기 위한 복수의 신호 라인들이 구비될 수 있다. 복수의 신호 라인들은 화소 전원 라인들(VDDL), 초기화 라인들(ViniL), 기준 라인들, 데이터 라인들 및 스캔 라인들(SL)들이 구비될 수 있다.
스캔 라인들(SL)은 제1 방향(X축 방향)으로 연장될 수 있으며, 표시 영역(DA)에서 화소 전원 라인들(VDDL), 초기화 라인들(ViniL), 기준 라인들, 데이터 라인들과 교차될 수 있다.
화소 전원 라인들(VDDL), 초기화 라인들(ViniL), 기준 라인들, 데이터 라인들은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 연장될 수 있다. 이때, 화소 전원 라인들(VDDL)과 초기화 라인들(ViniL)은 표시 영역(DA) 내에서 교대로 배치될 수 있다. 그리고 화소 전원 라인(VDDL)과 초기화 라인들(ViniL) 사이에 투과 영역(TA)이 배치될 수 있다.
화소(P)들은 소정의 광을 방출하여 화상을 표시한다. 발광 영역(EA)은 화소(P)에서 광을 발광하는 영역에 해당할 수 있다.
화소(P)들 각각은 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3)를 포함할 수 있다. 제1 서브 화소(P1)는 녹색 광을 방출하는 제1 발광 영역(EA1)을 포함하고, 제2 서브 화소(P2)는 적색 광을 방출하는 제2 발광 영역(EA2)을 포함하고, 제3 서브 화소(P3)는 청색 광을 방출하는 제3 발광 영역(EA3)을 포함하도록 구비될 수 있지만, 반드시 그에 한정되는 것은 아니다. 화소(P)들 각각은 백색(W)의 광을 발광하는 서브 화소가 더 구비될 수 있다. 각각의 서브 화소(P1, P2, P3)의 배열 순서는 다양하게 변경될 수 있다.
이하에서는 설명의 편의를 위하여, 제1 서브 화소(P1)가 녹색 광을 방출하는 녹색 서브 화소이고, 제2 서브 화소(P2)가 적색 광을 방출하는 적색 서브 화소이며, 제3 서브 화소(P3)가 청색 광을 방출하는 청색 서브 화소인 것으로 설명하도록 한다.
제1 서브 화소(P1) 및 제3 서브 화소(P3) 각각은 초기화 라인(ViniL)과 스캔 라인(SL)이 교차하는 제1 교차 영역, 및 화소 전원 라인(VDDL)과 스캔 라인(SL)이 교차하는 제2 교차 영역 중 어느 하나와 중첩되도록 배치될 수 있다.
일 예로, 제1 서브 화소(P1)는 도 3에 도시된 바와 같이 초기화 라인(ViniL)과 스캔 라인(SL)이 교차하는 제1 교차 영역과 중첩되도록 배치될 수 있다. 그리고, 제2 서브 화소(P2)는 화소 전원 라인(VDDL)과 스캔 라인(SL)이 교차하는 제2 교차 영역과 중첩되도록 배치될 수 있으나, 반드시 이에 한정되지는 않는다. 제1 서브 화소(P1)는 제2 교차 영역과 중첩되도록 배치되고, 제2 서브 화소(P2)는 제1 교차 영역과 중첩되도록 배치될 수도 있다. 또한, 제1 서브 화소(P1) 및 제2 서브 화소(P2)는 초기화 라인(VSSL)을 따라 교대로 배치되거나, 화소 전원 라인(VDDL)을 따라 교대로 배치될 수도 있다.
제2 서브 화소(P2)는 제1 교차 영역과 제2 교차 영역 사이에 배치될 수 있다. 일 예로, 제2 서브 화소(P2)는 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 배치될 수 있다. 이때, 제2 서브 화소(P2)는 스캔 라인(SL)과 중첩될 수 있다.
일 예로, 각 서브 화소(P1, P2, P3)은 10개의 트랜지스터를 기반으로 구현될 수 있다.
이하에서는 도 4 내지 도 8을 참조하여 서브 화소(P1, P2, P3)가 10T1C 화소 회로를 포함하는 것으로 설명하나, 반드시 이에 한정되지는 않는다. 본 발명의 일 실시예에 따른 서브 화소(P1, P2, P3)는 구동 트랜지스터(DT) 및/또는 발광 소자에 초기화 전압을 제공하는 다양한 화소 회로가 적용될 수 있다.
도 4는 화소 회로의 일 예를 보여주는 회로도이다. 도 5는 초기화 구간에서 신호 흐름을 보여주는 도면이고, 도 6은 센싱 구간에서 신호 흐름을 보여주는 도면이며, 도 7은 발광 구간에서 신호 흐름을 보여주는 도면이다. 도 8은 도 4에 도시된 화소 회로의 동작 타이밍의 일 예를 보여주는 도면이다.
도 4 내지 도 8을 참조하면, 본 발명의 일 실시예에 따른 서브 화소(P1, P2, P3)는 복수의 스위칭 트랜지스터(T1~T9), 구동 트랜지스터(DT), 커패시터(Cst) 및 발광 소자(ED)를 포함할 수 있다.
제1 트랜지스터(T1)는 제n-1 스캔 라인(SL[n-1])에 게이트 전극이 연결되고, 초기화 라인(Vini)에 제1 전극이 연결될 수 있다. 또한, 제1 트랜지스터(T1)는 커패시터(Cst)의 일단, 제3 트랜지스터(T3)의 제2 전극 및 구동 트랜지스터(DT)의 게이트 전극에 제2 전극이 연결될 수 있다.
제1 트랜지스터(T1)는 제n-1 스캔 라인(SL[n-1])을 통해 인가된 로우 레벨의 스캔 신호(SCAN[n-1])에 대응하여 턴-온될 수 있다. 제1 트랜지스터(T1)가 턴-온되면, 구동 트랜지스터(DT)의 게이트 노드(DRG)는 초기화 전압(Vini)을 기반으로 초기화될 수 있다.
제2 트랜지스터(T2)는 제n 스캔 라인(SL[n])에 게이트 전극이 연결되고, 발광 소자(ED)의 애노드 전극에 제1 전극이 연결될 수 있다. 또한, 제2 트랜지스터(T2)는 초기화 라인(ViniL)에 제2 전극이 연결될 수 있다.
제2 트랜지스터(T2)는 제n 스캔 라인(SCAN[n])을 통해 인가된 로우 레벨의 스캔 신호(SCAN[n])에 대응하여 턴-온될 수 있다. 제2 트랜지스터(T2)가 턴-온되면, 발광 소자(ED)는 초기화 전압(Vini)을 기반으로 초기화될 수 있다.
제3 트랜지스터(T3)는 제n 스캔 라인(SL[n])에 게이트 전극이 연결되고, 구동 트랜지스터(DT)의 제1 전극에 제1 전극이 연결될 수 있다. 또한, 제3 트랜지스터(T3)는 구동 트랜지스터(DT)의 게이트 전극에 제2 전극이 연결될 수 있다.
제3 트랜지스터(T3)는 제n 스캔 라인(SL[n])을 통해 인가된 로우 레벨의 스캔 신호(SCAN[n])에 대응하여 턴-온될 수 있다. 제3 트랜지스터(T3)가 턴-온되면, 구동 트랜지스터(DT)는 다이오드 커넥션 상태가 될 수 있다.
제4 트랜지스터(T4)는 제n 스캔 라인(SL[n])에 게이트 전극이 연결되고, 제5 트랜지스터(T5)의 제2 전극 및 구동 트랜지스터(DT)의 소스 노드(DRS)에 제1 전극이 연결될 수 있다. 또한, 제4 트랜지스터(T4)는 데이터 라인(VL)에 제2 전극이 연결될 수 있다.
제4 트랜지스터(T4)는 제n 스캔 라인(SL[n])을 통해 인가된 로우 레벨의 스캔 신호(SCAN[n])에 대응하여 턴-온될 수 있다. 제4 트랜지스터(T4)가 턴-온되면, 데이터 라인(VL)을 통해 인가된 데이터 전압(Vdata)이 제4 트랜지스터(T4)의 제2 전극에 충전될 수 있다.
제5 트랜지스터(T5)는 제n 발광 제어 라인(EML[n])에 게이트 전극이 연결되고, 화소 전원 라인(VDDL) 및 제7 트랜지스터(T7)의 제1 전극에 제1 전극이 연결될 수 있다. 또한, 제5 트랜지스터(T5)는 제4 트랜지스터(T4)의 제1 전극에 제2 전극이 연결될 수 있다.
제5 트랜지스터(T5)는 제n 발광 제어 라인(EML[n])을 통해 인가된 로우 레벨의 발광 제어 신호(EM[n])에 대응하여 턴-온될 수 있다. 제5 트랜지스터(T5)가 턴-온되면, 제4 트랜지스터(T4)의 제2 전극에 충전된 데이터 전압(Vdata)이 제7 트랜지스터(T7)를 거쳐 커패시터(Cst)의 타단에 전달될 수 있다.
제6 트랜지스터(T6)는 제n 발광 제어 라인(EML[n])에 게이트 전극이 연결되고, 구동 트랜지스터(DT)의 제1 전극에 제1 전극이 연결될 수 있다. 또한, 제6 트랜지스터(T6)는 발광 소자(ED)의 애노드 전극에 제2 전극이 연결될 수 있다.
제6 트랜지스터(T6)는 제n 발광 제어 라인(EML[n])을 통해 인가된 로우 레벨의 발광 제어 신호(EM[n])에 대응하여 턴-온 될 수 있다. 제6 트랜지스터(T6)가 턴-온되면, 발광 소자(ED)는 구동 트랜지스터(DT)를 통해 발생된 구동 전류에 대응하여 빛을 발광하게 될 수 있다.
제7 트랜지스터(T7)는 제n 발광 제어 라인(EML[n])에 게이트 전극이 연결되고, 화소 전원 라인(VDDL) 및 제5 트랜지스터(T5)의 제1 전극에 제1 전극이 연결될 수 있다. 제7 트랜지스터(T7)는 커패시터(Cst)의 타단에 제2 전극이 연결될 수 있다.
제7 트랜지스터(T7)는 제n 발광 제어 라인(EML[n])을 통해 인가된 로우 레벨의 발광 제어 신호(EM[n])에 대응하여 턴-온 될 수 있다. 제7 트랜지스터(T7)가 턴-온되면, 제4 트랜지스터(T4)의 제2 전극에 충전된 데이터 전압(Vdata)이 제5 트랜지스터(T5)를 거친 후 커패시터(Cst)의 타 단에 전달될 수 있다.
커패시터(Cst)는 제1 트랜지스터(T1)의 제2 전극에 일단이 연결되고, 제7 트랜지스터(T7)의 제2 전극에 타 단이 연결될 수 있다. 제7 트랜지스터(T7)의 제2 전극과 커패시터(Cst)의 타 단에 마련된 노드는 기준 전압(Vref)이 전달되는 기준 전압 전달 노드(RVN)로 정의될 수 있다. 유기 발광 소자(OLED)는 제6 트랜지스터(T6)의 제2 전극에 애노드 전극이 연결되고, 공통 전원 전극(VSS)에 캐소드 전극이 연결될 수 있다.
한편, 서브 화소(P1, P2, P3)는 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)를 더 포함할 수 있다.
제8 트랜지스터(T8)는 제n-1 스캔 라인(SL[n-1])에 게이트 전극이 연결되고, 기준 전압 라인(REFL)에 제1 전극이 연결되고, 기준 전압 전달 노드(RVN)에 제2 전극이 연결될 수 있다.
제8 트랜지스터(T8)는 제n-1 스캔 라인(SL[n-1])을 통해 인가된 로우 레벨의 스캔 신호(SCAN[n-1])에 대응하여 턴-온될 수 있다. 제8 트랜지스터(T8)가 턴-온되면, 기준 전압(Vref)이 커패시터(Cst)의 타단에 전달될 수 있다.
제9 트랜지스터(T9)는 제n 스캔 라인(SCAN[n])에 게이트 전극이 연결되고, 기준 전압 라인(REFL)에 제1 전극이 연결되고, 기준 전압 전달 노드(RVN)에 제2 전극이 연결될 수 있다.
제9 트랜지스터(T9)는 제n 스캔 라인(SL[n])을 통해 인가된 로우 레벨의 스캔 신호(SCAN[n])에 대응하여 턴-온될 수 있다. 제9 트랜지스터(T9)가 턴-온되면, 기준 전압(Vref)이 커패시터(Cst)의 타단에 전달될 수 있다.
본 발명의 일 실시예에 따른 서브 화소(P1, P2, P3)는 초기화 구간(INI), 샘플링 구간(SAM), 유지 구간(HLD) 및 발광 구간(EM) 순으로 동작할 수 있다. 초기화 구간(INI)은 구동 트랜지스터(DT)의 게이트 노드(DRG)를 초기화시키는 구간이다. 샘플링 구간(SAM)은 구동 트랜지스터(DT)의 문턱 전압을 샘플링하면서, 유기 발광 소자(OLED)를 초기화하는 구간이다. 유지 구간(HLD)은 데이터 라인(Vdata)을 통해 인가된 데이터 전압을 특정 노드에 유지시키는 구간이다. 발광 구간(EM)은 데이터 전압에 따라 생성된 구동 전류를 기초로 유기 발광 소자(OLED)를 발광시키는 구간이다.
본 발명의 일 실시예에 따른 서브 화소(P1, P2, P3)는 제n 발광 제어 라인(EML[n])에 로우 레벨의 발광 제어 신호가 인가되지 않는 동안, 초기화 구간(INT), 샘플링 구간(SAM), 유지 구간(HLD)을 가질 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 서브 화소(P1, P2, P3)는 내부 회로 기반의 보상이 이루어질 수 있다.
제1 트랜지스터(T1)는 초기화 구간(INI)에서 제n-1 스캔 라인(SL[n-1])을 통해 인가된 로우 레벨의 스캔 신호(SCAN[n-1])에 대응하여 턴-온될 수 있다. 이때, 초기화 라인(ViniL)에는 초기화 전압(Vini)이 인가되고, 구동 트랜지스터(DT)의 게이트 노드(DRG)는 도 5에 도시된 바와 같이 초기화 전압(Vini)을 기반으로 초기화될 수 있다.
한편, 제8 트랜지스터(T8)는 초기화 구간(INI)에서 제n-1 스캔 라인(SL[n-1])을 통해 인가된 로우 레벨의 스캔 신호(SCNA[n-1])에 대응하여 턴-온될 수 있다. 이때, 기준 라인(REFL)에는 초기화 전압(Vini) 보다 높은 기준 전압(Vref)이 인가되고, 기준 전압(Vref)은 도 5에 도시된 바와 같이 제8 트랜지스터(T8)를 통해 기준 전압 전달 노드(RVN)에 인가될 수 있다.
제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 샘플링 구간(SAM)에서 제n 스캔 라인(SL[n])을 통해 인가된 로우 레벨의 스캔 신호(SCAN[n])에 대응하여 턴-온될 수 있다. 제2 트랜지스터(T2)의 턴-온 동작에 의해, 발광 소자(ED)는 초기화 전압(Vini)을 기반으로 초기화될 수 있다. 제3 트랜지스터(T3)의 턴-온 동작에 의해, 구동 트랜지스터(DT)는 다이오드 커넥션 상태가 될 수 있다. 또한, 구동 트랜지스터(DT)의 문턱 전압이 샘플링될 수 있다.
제4 트랜지스터(T4)의 턴-온 동작에 의해, 데이터 라인(DL)을 통해 인가된 데이터 전압(Vdata)이 구동 트랜지스터(DT)의 소스 노드(DRS)에 인가될 수 있다. 구동 트랜지스터(DT)의 소스 노드(DRS)에 인가된 데이터 전압(Vdata)은 도 6에 도시된 바와 같이 제3 트랜지스터(T3)를 거쳐 게이트 노드(DRG)에 충전될 수 있다.
한편, 제9 트랜지스터(T9)는 샘플링 구간(SAM)에서 제n 스캔 라인(SL[n])을 통해 인가된 로우 레벨의 스캔 신호(SCAN[n])에 대응하여 턴-온될 수 있다. 이때, 기준 라인(REFL)에는 초기화 전압(Vini) 보다 높은 기준 전압(Vref)이 인가되고, 기준 전압(Vref)은 도 6에 도시된 바와 같이 제9 트랜지스터(T9)를 통해 기준 전압 전달 노드(RVN)에 인가될 수 있다.
제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 발광 구간(EM)에서 제n 발광 제어 라인(EML[n])을 통해 인가된 로우 레벨의 발광 제어 신호(EM[n])에 대응하여 턴-온될 수 있다. 이때, 화소 전원 라인(VDDL)에는 화소 전원 전압(Vdd)이 인가될 수 있다. 제5 트랜지스터(T5)가 발광 구간(EM)에서 턴-온되면, 화소 전원 전압(Vdd)이 구동 트랜지스터(DT)의 소스 노드(DRS)로 인가될 수 있다. 이에 따라, 구동 트랜지스터(DT)의 게이트 노드(DRG)과 화소 전원 전압(Vdd)를 기초로 결정된 데이터 전류가 턴-온된 제6 트랜지스터(T6)를 통해 발광 소자(ED)의 애노드 전극에 공급될 수 있다. 그리고, 공통 전원 전극(VSS)에 인가되는 공통 전원 전압(Vss)이 발광 소자(ED)의 캐소드 전극에 공급될 수 있다.
제7 트랜지스터(T7)가 턴-온되면, 화소 전원 라인(VDDL)를 통해 인가되는 화소 전원 전압(Vdd)이 기준 전압 전달 노드(RVN)에 인가될 수 있다.
도 2 및 도 3을 참조하면, 비표시 영역(NDA)은 패드(PAD)들이 배치된 패드 영역(PA) 및 적어도 하나의 스캔 구동부(205)가 구비될 수 있다.
구체적으로, 비표시 영역(NDA)은 패드들(PAD)이 배치된 제1 비표시 영역(NDA1), 표시 영역(DA)을 사이에 두고 제1 비표시 영역(NDA1)과 나란하게 배치된 제2 비표시 영역(NDA2), 제1 비표시 영역(NDA1)과 제2 비표시 영역(NDA2)을 연결하는 제3 비표시 영역(NDA3) 및 제4 비표시 영역(NDA4)를 포함할 수 있다.
스캔 구동부(205)는 스캔 라인들(SL)에 접속되어 스캔 신호들을 공급한다. 이러한 스캔 구동부(205)는 게이트 드라이브 인 패널(gate driver in panel, GIP) 방식으로 제3 비표시 영역(NDA3) 및 제4 비표시 영역(NDA4) 중 적어도 하나에 배치될 수 있다. 일 예로, 도 2에 도시된 바와 같이 스캔 구동부(205)는 제3 비표시 영역(NDA3)에 형성되고, 다른 하나의 스캔 구동부(205)는 제4 비표시 영역(NDA4)에 형성될 수 있으나, 반드시 이에 한정되지는 않는다. 스캔 구동부(205)는 제3 비표시 영역(NDA3) 및 제4 비표시 영역(NDA4) 중 어느 하나에만 형성될 수도 있다.
패드(PAD)들은 제1 패드(VDDP), 제2 패드(VSSP), 제3 패드(VREFP) 및 제4 패드(DP)를 포함할 수 있으며, 제1 비표시 영역(NDA1) 내에 구비될 수 있다. 즉, 제1 비표시 영역(NDA1)은 패드 영역(PA)을 포함할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 비표시 영역(NDA), 특히, 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)에 복수의 금속 라인들이 배치될 수 있다.
제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2) 각각에는 화소 전원 전극(VDD) 및 공통 전원 전극(VSS)이 구비될 수 있다.
구체적으로, 제1 공통 전원 전극(VSS1)은 제1 비표시 영역(NDA1)에서 제1 방향으로 연장되어 구비되고, 제2 패드(VSSP)와 연결되어 제2 패드(VSSP)로부터 제1 전원을 공급 받을 수 있다. 제2 공통 전원 전극(VSS2)은 제2 비표시 영역(NDA2)에서 제1 방향으로 연장되어 구비될 수 있다.
제1 공통 전원 전극(VSS1) 및 제2 공통 전원 전극(VSS2)은 표시 영역(DA)에서 제2 방향으로 연장된 복수의 초기화 라인(ViniL)들을 통해 전기적으로 연결될 수 있다. 복수의 초기화 라인(ViniL)들은 제2 패드(VSSP)로 공급되는 제1 전원을 제2 공통 전원 전극(VSS2)에 전달할 수 있다. 제1 공통 전원 전극(VSS1) 및 제2 공통 전원 전극(VSS2)은 서브 화소들(P1, P2, P3)의 캐소드 전극(140)에 접속되어, 제1 전원을 공급할 수 있다. 이때, 제1 전원은 서브 화소들(P1, P2, P3)에 공통적으로 공급하는 공통 전원일 수 있다.
제1 화소 전원 전극(VDD1)은 제1 비표시 영역(NDA1)에서 제1 방향으로 연장되어 구비되고, 제1 패드(VDDP)와 연결되어 제1 패드(VDDP)로부터 제2 전원을 공급 받을 수 있다. 제2 화소 전원 전극(VDD2)은 제2 비표시 영역(NDA2)에서 제1 방향으로 연장되어 구비될 수 있다.
제1 화소 전원 전극(VDD1) 및 제2 화소 전원 전극(VDD2)은 표시 영역(DA)에서 제2 방향으로 연장된 복수의 화소 전원 라인(VDDL)들을 통해 전기적으로 연결될 수 있다. 복수의 화소 전원 라인(VDDL)들은 제1 패드(VDDP)로 공급되는 제2 전원, 예컨대, 화소 전원을 표시 영역(DA)에 구비된 서브 화소들(P1, P2, P3) 각각의 구동 트랜지스터(DT)에 공급하는 동시에 제2 화소 전원 전극(VDD2)에 전달할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 비표시 영역(NDA1)에 구비된 제1 공통 전원 전극(VSS1)과 제2 비표시 영역(NDA2)에 구비된 제2 공통 전원 전극(VSS2)이 초기화 라인(ViniL)을 통해 전기적으로 연결되는 것을 특징으로 한다. 이를 통해, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 표시 영역(DA)에 별도의 공통 전원 라인을 구비하지 않아도 되므로, 투과 영역(TA)의 면적을 증가시킬 수 있다.
이하에서는 도 9 내지 도 12를 참조하여 투명 표시 패널(110)의 구성들과 함께 상기 특징에 대하여 구체적으로 살펴보도록 한다.
도 9는 도 3의 I-I'의 일 예를 보여주는 단면도이며, 도 10은 도 3의 II-II'의 일 예를 보여주는 단면도이다. 도 11은 도 2의 B영역을 확대한 확대도이고, 도 12는 도 11의 III-III'의 일 예를 보여주는 단면도이다. 도 13은 선폭에 따른 전압 편차를 보여주는 그래프이고, 도 14는 전압 편차에 따른 전류의 변화를 보여주는 그래프이다.
도 2, 도 3 및 도 9 내지 도 12를 참조하면, 제1 기판(111)은 화소(P)들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다.
표시 영역(DA)은 도 3에 도시된 바와 같이 투과 영역(TA)과 비투과 영역(NTA)을 포함한다. 비투과 영역(NTA)에는 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3)로 이루어진 화소(P)들 및 복수의 서브 화소(P1, P2, P3)들 각각에 신호를 공급하기 위한 복수의 신호 라인들이 구비될 수 있다.
제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3) 각각에는 커패시터, 박막 트랜지스터 등을 포함하는 회로 소자 및 발광 소자가 구비될 수 있다. 박막 트랜지스터는 도 4 내지 도 8에서 설명한 바와 같은 복수의 트랜지스터들 및 구동 트랜지스터(DT)를 포함할 수 있다.
구동 트랜지스터(DT)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
구체적으로, 제1 기판(111) 상에는 액티브층(ACT)이 구비될 수 있다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 액티브층(ACT)과 제1 기판(111) 사이에는 버퍼막(미도시)이 구비될 수 있다.
액티브층(ACT) 상에는 게이트 절연막(GI)이 구비될 수 있다. 게이트 절연막(GI)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(GI) 상에는 게이트 전극(GE)이 구비될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(GE) 상에는 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)이 구비될 수 있다. 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제2 층간 절연막(ILD2) 상에는 소스 전극(SE) 및 드레인 전극(DE)이 구비될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 게이트 절연막(GI)과 제1 및 제2 층간 절연막들(ILD1, ILD2)을 관통하는 제2 콘택홀(CH2)을 통해 액티브층(ACT)에 접속될 수 있다.
소스 전극(SE) 및 드레인 전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
소스 전극(SE) 및 드레인 전극(DE) 상에는 구동 트랜지스터(DT)로 인한 단차를 평탄하게 하기 위한 제1 평탄화막(PLN1)이 구비될 수 있다. 제1 평탄화막(PLN1)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 평탄화막(PLN1) 상에는 애노드 보조 전극(115)이 구비될 수 있다. 애노드 보조 전극(115)은 제1 평탄화막(PLN1)을 관통하는 제3 콘택홀(CH3)을 통해 소스 전극(SE) 및 드레인 전극(DE) 중 하나에 접속될 수 있다. 일 예로, 애노드 보조 전극(115)은 제1 평탄화막(PLN1)을 관통하는 제3 콘택홀(CH3)을 통해 드레인 전극(DE)에 접속될 수 있다.
애노드 보조 전극(115)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
애노드 보조 전극(115) 상에는 제2 평탄화막(PLN2)이 형성될 수 있다. 제2 평탄화막(PLN2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 평탄화막(PLN2) 상에는 애노드 전극(120), 발광층(130), 캐소드 전극(140)으로 이루어진 발광소자들과 뱅크(125)가 구비된다.
애노드 전극(120)은 제2 평탄화막(PLN2) 상에 구비되어 구동 트랜지스터(DT)와 연결될 수 있다. 구체적으로, 애노드 전극(120)은 제2 평탄화막(PLN2)을 관통하는 제1 콘택홀(CH1)을 통해 애노드 보조 전극(115)에 접속될 수 있다. 애노드 보조 전극(115)은 제3 콘택홀(CH3)을 통해 구동 트랜지스터(DT)의 소스 전극(SE) 또는 드레인 전극(DE)에 접속되므로, 애노드 전극(120)은 구동 트랜지스터(DT)와 전기적으로 연결될 수 있다.
이러한 애노드 전극(120)은 서브 화소(P1, P2, P3) 별로 구비될 수 있다. 제1 서브 화소(P1)에 하나의 애노드 전극(120)이 형성되고, 제2 서브 화소(P2)에 다른 하나의 애노드 전극(120)이 형성되고, 제3 서브 화소(P3)에 또 다른 하나의 애노드 전극(120)이 형성될 수 있다. 그리고, 애노드 전극(120)은 투과 영역(TA)에는 구비되지 않는다.
본 발명의 일 실시예에 따른 애노드 전극(120)은 제1 애노드 전극(121), 제2 애노드 전극(122) 및 제3 애노드 전극(123)을 포함할 수 있다.
제1 애노드 전극(121)은 초기화 라인(ViniL) 상에 배치될 수 있다. 구체적으로, 제1 애노드 전극(121)은 초기화 라인(ViniL)과 스캔 라인(SL)이 교차하는 제1 교차 영역과 중첩되도록 배치될 수 있다.
제1 애노드 전극(121)은 초기화 라인(ViniL) 상에서 초기화 라인(ViniL)을 따라 복수개가 구비될 수 있다. 복수의 제1 애노드 전극(121)들이 구비된 서브 화소들은 제1 서브 화소(P1) 및 제3 서브 화소(P3) 중 적어도 하나일 수 있다. 일 예로, 복수의 제1 애노드 전극(121)들이 구비된 서브 화소들은 제1 서브 화소들(P1)일 수 있다. 다른 예로, 복수의 제1 애노드 전극(121)들이 구비된 서브 화소들은 제3 서브 화소들(P3)일 수 있다. 또 다른 예로, 복수의 제1 애노드 전극(121)들이 구비된 서브 화소들은 제1 서브 화소들(P1) 및 제3 서브 화소들(P3)일 수 있다. 이때, 제1 서브 화소들(P1) 및 제3 서브 화소들(P3)은 초기화 라인(ViniL) 상에서 교대로 배치될 수 있다.
제3 애노드 전극(123)은 화소 전원 라인(VDDL) 상에 배치될 수 있다. 구체적으로, 제3 애노드 전극(123)은 화소 전원 라인(VDDL)과 스캔 라인(SL)이 교차하는 제2 교차 영역과 중첩되도록 배치될 수 있다.
제3 애노드 전극(123)은 화소 전원 라인(VDDL) 상에서 화소 전원 라인(VDDL)을 따라 복수개가 구비될 수 있다. 복수의 제3 애노드 전극(123)들이 구비된 서브 화소들은 제1 서브 화소(P1) 및 제3 서브 화소(P3) 중 적어도 하나일 수 있다. 일 예로, 복수의 제3 애노드 전극(123)들이 구비된 서브 화소들은 제1 서브 화소들(P1)일 수 있다. 다른 예로, 복수의 제3 애노드 전극(123)들이 구비된 서브 화소들은 제3 서브 화소들(P3)일 수 있다. 또 다른 예로, 복수의 제3 애노드 전극(123)들이 구비된 서브 화소들은 제1 서브 화소들(P1) 및 제3 서브 화소들(P3)일 수 있다. 이때, 제1 서브 화소들(P1) 및 제3 서브 화소들(P3)은 공통 전원 라인(VSSL) 상에서 교대로 배치될 수 있다.
제2 애노드 전극(122)은 제1 애노드 전극(121)과 제3 애노드 전극(123) 사이에 배치될 수 있다. 구체적으로, 제2 애노드 전극(122)은 제1 교차 영역과 제2 교차 영역 사이에 구비된 스캔 라인(SL) 상에 배치될 수 있다.
제1 애노드 전극(121) 및 제3 애노드 전극(123)은 제2 애노드 전극(122)과 다른 형상을 가질 수 있다. 일 예로, 제1 애노드 전극(121) 및 제3 애노드 전극(123)은 육각형 또는 팔각형과 같은 다각형 형상으로 형성되고, 제2 애노드 전극(122)은 사각형 형상으로 형성될 수 있으나, 반드시 이에 한정되지는 않는다.
한편, 제2 애노드 전극(122)은 제1 애노드 전극(121) 및 제3 애노드 전극(123) 보다 작은 면적을 가질 수 있다. 이에 따라, 제2 애노드 전극(122)이 구비된 제2 서브 화소(P2)는 제1 애노드 전극(121) 또는 제3 애노드 전극(123)이 구비된 제1 서브 화소(P1) 및 제3 서브 화소(P3) 보다 발광 면적이 작을 수 있다. 제2 서브 화소(P2)는 적색 광을 방출하는 적색 서브 화소일 수 있다. 일반적으로, 적색 서브 화소는 녹색 서브 화소 및 청색 서브 화소에 비해 소자의 수명이 우수하므로, 적색 서브 화소의 면적을 작게 형성하더라도 투명 표시 패널(110)의 수명이 감소되지 않을 수 있다.
이러한 제1 애노드 전극(121), 제2 애노드 전극(122) 및 제3 애노드 전극(123) 각각은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다.
뱅크(125)는 제2 평탄화막(PLN2) 상에 구비될 수 있다. 또한, 뱅크(125)은 애노드 전극들(120) 사이에 구비될 수 있다. 구체적으로, 뱅크(125)는 제1 방향(X축 방향)으로 인접하게 배치된 제1 애노드 전극(121), 제2 애노드 전극(122) 및 제3 애노드 전극(123) 사이에 구비될 수 있다. 또한, 뱅크(125)는 초기화 라인(ViniL) 상에서 제2 방향(Y축 방향)을 따라 배치된 복수의 제1 애노드 전극들(121) 사이에 구비될 수 있다. 또한, 뱅크(125)는 화소 전원 라인(VDDL) 상에서 제2 방향(Y축 방향)을 따라 배치된 복수의 제3 애노드 전극들(123) 사이에 구비될 수 있다.
그리고 뱅크(125)는 제1 애노드 전극(121), 제2 애노드 전극(122) 및 제3 애노드 전극(123) 각각의 가장자리를 덮고 제1 애노드 전극(121), 제2 애노드 전극(122) 및 제3 애노드 전극(123) 각각의 일부가 노출되도록 형성될 수 있다. 이에 따라, 뱅크(125)는 제1 애노드 전극(121), 제2 애노드 전극(122) 및 제3 애노드 전극(123) 각각의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 발생하는 것을 방지할 수 있다.
뱅크(125)는 서브 화소(P1, P2, P3)들 각각의 발광 영역(EA1, EA2, EA3)을 정의할 수 있다. 서브 화소(P1, P2, P3)들 각각의 발광 영역(EA1, EA2, EA3)은 애노드 전극(120), 발광층(130), 및 캐소드 전극(140)이 순차적으로 적층되어 애노드 전극(120)으로부터의 정공과 캐소드 전극(140)으로부터의 전자가 발광층(130)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 뱅크(125)가 형성된 영역은 광을 발광하지 않으므로 비발광 영역(NEA)이 되고, 뱅크(125)가 형성되지 않고 애노드 전극(120)이 노출된 영역이 발광 영역(EA)이 될 수 있다.
뱅크(125)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
유기 발광층(130)은 애노드 전극(120) 상에 구비될 수 있다. 유기 발광층(130)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 애노드 전극(120)과 캐소드 전극(140)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 발광하게 된다.
유기 발광층(130)은 발광층이 도 9에 도시된 바와 같이 서브 화소(P1, P2, P3) 별로 형성될 수 있다. 일 예로, 제1 서브 화소(P1)에는 녹색 광을 방출하는 녹색 발광층(131)이 형성되고, 제2 서브 화소(P2)에는 적색 광을 방출하는 적색 발광층(132)이 형성되고, 제3 서브 화소(P3)에는 청색 광을 방출하는 청색 발광층(133)이 형성될 수 있다. 이러한 경우, 유기 발광층(130)의 발광층은 투과 영역(TA)에 형성되지 않는다.
캐소드 전극(140)은 유기 발광층(130) 및 뱅크(125) 상에 구비될 수 있다. 캐소드 전극(140)은 발광 영역(EA)을 포함하는 비투과 영역(NTA)뿐만 아니라 투과 영역(TA)에도 구비될 수 있으나, 반드시 이에 한정되지는 않는다. 캐소드 전극(140)은 발광 영역(EA)을 포함하는 비투과 영역(NTA)에만 구비되고, 투과율 향상을 위하여 투과 영역(TA)에 구비되지 않을 수도 있다.
이러한 캐소드 전극(140)은 서브 화소(P1, P2, P3)들에 공통적으로 형성되어 동일한 전압을 인가하는 공통층일 수 있다. 캐소드 전극(140)은 광을 투과시킬 수 있는 전도성 물질로 이루어질 수 있다. 일 예로, 캐소드 전극(140)은 저저항 금속 물질, 예컨대, 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금으로 형성될 수 있다.
캐소드 전극(140)은 ITO 또는 IZO로 형성될 수도 있다. 그러나, ITO 또는 IZO는 면저항이 높기 때문에, 캐소드 전극(140)은 전압 강하(IR drop)가 발생할 수 있다. 이를 방지하기 위하여, 애노드 전극(120)과 동일한 층에 별도의 캐소드 보조 전극을 형성하고, 캐소드 전극(140)을 캐소드 보조 전극에 접속시키는 캐소드 컨택 구조를 형성할 수 있다. 그러나, 캐소드 컨택 구조는 애노드 전극들(120) 사이에 캐소드 보조 전극을 형성해야 하므로, 비투과 영역(NTA)의 면적이 증가하게 될 수 있다. 또한, 애노드 전극들(120) 사이의 이격 거리도 증가하게 되므로, 비투과 영역(NTA) 내에서 발광 영역(EA)의 면적이 감소될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 캐소드 전극(140)을 저저항 금속물질, 예컨대, 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금으로 형성할 수 있다. 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금은 저항이 낮으므로, 전압 강하(IR drop)가 발생하지 않을 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 표시 영역(DA) 내에 캐소드 보조 전극 및 캐소드 컨택 구조를 형성하지 않으므로, 투과 영역(TA)의 면적을 극대화시킬 수 있으며, 비투과 영역(NTA) 내에서 발광 영역(EA)의 면적도 극대화시킬 수 있다.
또한, 얇은 두께의 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금은 광 투과율이 높으므로, 캐소드 전극(140)을 투과 영역(TA)에 형성하더라도 투과 영역(TA)의 투과율이 감소되지 않을 수 있다.
발광소자들 상에는 봉지막(150)이 구비될 수 있다. 봉지막(150)은 캐소드 전극(140) 상에서 캐소드 전극(140)을 덮도록 형성될 수 있다. 봉지막(150)은 유기 발광층(130)과 캐소드 전극(140)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위하여, 봉지막(150)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
한편, 도 9에 도시하고 있지 않지만, 캐소드 전극(140)과 봉지막(150) 사이에 캡핑층(Capping Layer)이 추가로 형성될 수도 있다.
봉지막(150) 상에는 컬러필터층(170)이 구비될 수 있다. 컬러필터층(170)은 제1 기판(111)과 마주보는 제2 기판(112)의 일면 상에 구비될 수 있다. 이러한 경우, 봉지막(150)이 구비된 제1 기판(111)과 컬러필터층(170)이 구비된 제2 기판(112)은 별도의 접착층(160)에 의하여 합착될 수 있다. 이때, 접착층(160)은 투명한 접착 레진층(optically clear resin layer, OCR) 또는 투명한 접착 레진 필름(optically clear adhesive film, OCA)일 수 있다.
컬러필터층(170)은 서브 화소들(P1, P2, P3) 별로 패턴 형성될 수 있다. 구체적으로, 컬러필터층(170)은 제1 컬러필터(CF1), 제2 컬러필터(CF2) 및 제3 컬러필터(CF3)을 포함할 수 있다. 제1 컬러필터(CF1)는 제1 서브 화소(P1)의 발광 영역(EA1)에 대응되도록 배치될 수 있으며, 녹색 광을 투과시키는 녹색 컬러필터일 수 있다. 제2 컬러필터(CF2)는 제2 서브 화소(P2)의 발광 영역(EA2)에 대응되도록 배치될 수 있으며, 적색 광을 투과시키는 적색 컬러필터일 수 있다. 제3 컬러필터(CF3)는 제3 서브 화소(P3)의 발광 영역(EA3)에 대응되도록 배치될 수 있으며, 청색 광을 투과시키는 청색 컬러필터일 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 편광판을 사용하지 않고, 제2 기판(112)에 컬러필터층(170)을 형성하는 것을 특징으로 한다. 투명 표시 패널(110)에 편광판을 부착하게 되면, 편광판에 의하여 투명 표시 패널(110)의 투과율이 감소하게 된다. 한편, 투명 표시 패널(110)에 편광판을 부착하지 않으면, 외부로부터 입사된 광이 전극들에 반사되는 문제가 발생한다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 편광판을 부착하지 않음으로써 투과율이 감소되는 것을 방지할 수 있다. 또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 기판(112)에 컬러필터층(170)를 형성함으로써, 외부로부터 입사된 광의 일부를 컬러필터층(170)이 흡수하여 전극들에 반사되는 것을 방지할 수 있다. 즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과율을 감소시키지 않으면서 외광 반사율을 줄일 수 있다.
한편, 컬러필터들(CF1, CF2, CF3) 사이에는 블랙 매트릭스(BM)이 구비될 수 있다. 블랙 매트릭스(BM)은 서브 화소들(P1, P2, P3) 사이에 구비되어, 인접한 서브 화소들(P1, P2, P3) 간에 혼색이 발생하는 것을 방지할 수 있다. 또한, 블랙 매트릭스(BM)는 외부로부터 입사되는 광이 서브 화소들(P1, P2, P3) 사이에 구비된 복수의 신호 라인들, 예컨대, 스캔 라인들, 데이터 라인들, 화소 전원 라인들, 공통 전원 라인들, 레퍼런스 라인들 등에 반사되는 것을 방지할 수 있다.
이러한 블랙 매트릭스(BM)는 광을 흡수하는 물질, 예컨대, 가시광선 파장대의 광을 모두 흡수하는 블랙 염료(black dye)를 포함할 수 있다.
컬러필터층(170)은 표시 영역(DA) 내에서 비투과 영역(NTA)를 정의할 수 있다. 구체적으로, 컬러필터들(CF1, CF2, CF3) 및 블랙 매트릭스(BM)이 구비된 영역이 비투과 영역(NTA)이 되고, 나머지 영역이 투과 영역(TA)이 될 수 있다.
한편, 표시 영역(DA)의 비투과 영역(NTA)에는 회로 소자 및 발광 소자 이외에 복수의 서브 화소(P1, P2, P3)들 각각에 신호를 공급하기 위한 복수의 신호 라인들도 구비될 수 있다. 일 실시예에 따른 복수의 신호 라인들은 화소 전원 라인(VDDL)들, 초기화 라인(ViniL)들, 기준 라인(REFL)들, 데이터 라인(DL1, DL2)들 및 스캔 라인들(SL)들이 구비될 수 있다.
스캔 라인들(SL)은 표시 영역(DA)에서 제1 방향(X축 방향)으로 연장될 수 있으며, 화소 전원 라인(VDDL)들, 초기화 라인(ViniL)들, 기준 라인(REFL)들, 데이터 라인(DL1, DL2)들과 교차될 수 있다.
화소 전원 라인(VDDL)들, 초기화 라인(ViniL)들, 기준 라인(REFL)들, 데이터 라인(DL1, DL2)들 각각은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 연장될 수 있다.
이때, 화소 전원 라인(VDDL)들 및 초기화 라인(ViniL)들은 도 9 및 도 10에 도시된 바와 같이 동일한 층에서 서로 이격 배치될 수 있다. 일 실시예에 있어서, 화소 전원 라인(VDDL)들 및 초기화 라인(ViniL)들은 애노드 보조 전극(115)과 동일한 층에 구비될 수 있다.
화소 전원 라인들(VDDL)과 초기화 라인들(ViniL)은 투과 영역(TA)을 사이에 두고 교대로 배치될 수 있다. 이에 따라, 하나의 투과 영역(TA)은 화소 전원 라인(VDDL), 초기화 라인(ViniL) 및 인접한 2개의 스캔 라인(SL)들에 의하여 둘러싸일 수 있다.
도 9 및 도 10에서는 인접한 2개의 투과 영역(TA)들 사이에 화소 전원 라인(VDDL) 및 초기화 라인(ViniL) 중 화소 전원 라인(VDDL)만 배치되거나, 초기화 라인(ViniL)만 배치되는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다.
다른 일 실시예에 있어서, 인접한 2개의 투과 영역(TA)들 사이에는 화소 전원 라인(VDDL) 및 초기화 라인(ViniL) 둘 다 배치될 수도 있다.
상술한 바와 같이 배치된 초기화 라인(ViniL)들 각각은 일단이 제1 비표시 영역(NDA1)에 배치된 제1 공통 전원 전극(VSS1)에 전기적으로 연결되고, 타단이 제2 비표시 영역(NDA2)에 배치된 제2 공통 전원 전극(VSS2)에 전기적으로 연결될 수 있다.
이때, 초기화 라인(ViniL)들, 제1 공통 전원 전극(VSS1) 및 제2 공통 전원 전극(VSS2)은 동일한 층에 구비될 수 있다.
일 실시예에 있어서, 초기화 라인(ViniL)들 각각은 제1 공통 전원 전극(VSS1)과 일체로 형성될 수 있다. 즉, 초기화 라인(ViniL)들 각각은 제1 공통 전원 전극(VSS1)의 일 측에서 분기되어 표시 영역(DA)으로 연장되어 형성될 수 있다.
일 실시예에 있어서, 초기화 라인(ViniL)들 각각은 도 11 및 도 12에 도시된 바와 같이 제2 공통 전원 전극(VSS2)과 이격 배치되어, 연결 라인(CL)을 통해 제2 공통 전원 전극(VSS2)과 전기적으로 연결될 수 있다. 제2 공통 전원 전극(VSS2)은 제3 컨택홀(CH3)을 통해 연결 라인(CL)의 일단에 접속될 수 있다. 초기화 라인(ViniL)은 제4 컨택홀(CH4)을 통해 연결 라인(CL)의 타단에 접속될 수 있다.
이때, 제2 공통 전원 전극(VSS2)은 복수개일 수 있다. 예컨대, 제2 공통 전원 전극(VSS2)은 도 11 및 도 12에 도시된 바와 같이 2개일 수 있으나, 반드시 이에 한정되지는 않는다. 하나의 제2 공통 전원 라인(VSS21)은 다른 하나의 제2 공통 전원 라인(VSS22)과 서로 이격 배치될 수 있다. 이러한 경우, 복수의 제2 공통 전원 라인(VSS21, VSS22)들 각각은 복수의 제3 컨택홀(CH3)들을 통해 연결 라인(CL)에 접속될 수 있으며, 이를 통해, 보다 안정적으로 연결 라인(CL)에 접속될 수 있다.
한편, 제2 공통 전원 전극(VSS2)들 각각은 캐소드 컨택부(CCT)를 통해 캐소드 전극(140)과 전기적으로 연결될 수 있다. 이를 위하여, 제2 공통 전원 전극(VSS2)들 상에는 제2 공통 전원 전극(VSS2)과 캐소드 전극(140)을 연결하기 위한 연결 전극(124)이 더 구비될 수 있다. 연결 전극(124)은 제2 공통 전원 전극(VSS2)들과 중첩되며, 제2 공통 전원 전극(VSS2) 상에 직접 접할 수 있다.
캐소드 컨택부(CCT)는 뱅크(125)의 일부가 제거되고 제2 공통 전원 전극(VSS2)과 접하고 있는 연결 전극(124)의 상면 일부를 노출시킬 수 있다. 캐소드 컨택부(CCT)는 연결 전극(124)의 상면을 제1 방향(X축 방향)을 따라 길게 노출시킬 수 있다. 이를 통해, 연결 전극(124)은 캐소드 전극(140)과 넓은 컨택 면적을 가짐으로써, 안정적으로 접속될 수 있다.
본 발명의 일 실시예에 따른 초기화 라인(ViniL)들은 동작 구간에 따라 초기화 전압(Vini) 또는 제1 전원 전압(Vss)을 선택적으로 공급할 수 있다. 구체적으로, 초기화 라인(ViniL)들은 도 5에 도시된 바와 같이 초기화 구간(INI)에 제1 트랜지스터(T1)가 턴-온되어, 서브 화소들(P1, P2, P3) 각각의 구동 트랜지스터(DT)에 초기화 전압(Vini)을 공급할 수 있다.
초기화 라인(ViniL)들은 도 6에 도시된 바와 같이 샘플링 구간(SAM)에 제2 트랜지스터(T2)가 턴-온되어, 발광 소자(ED)에 초기화 전압(Vini)을 공급할 수 있다.
한편, 초기화 라인(ViniL)들은 발광 구간(EM)에 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 모두 턴-오프될 수 있다. 이에 따라, 초기화 라인(ViniL)들은 구동 트랜지스터(DT) 및 발광 소자(ED)와 연결되지 않으므로, 제1 공통 전원 전극(VSS1)로부터 인가되는 제1 전원 전압(Vss)을 제2 공통 전원 전극(VSS2)으로 전달하게 된다. 그리고, 제2 공통 전원 전극(VSS2)는 캐소드 컨택부(CCT)를 통해 제1 전원 전압(Vss)을 캐소드 전극(140)에 공급할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 초기화 라인(ViniL)에 인가되는 초기화 전압(Vini)과 제1 전원 전압(Vss)이 동일한 전압값일 수 있다. 즉, 초기화 전압(Vini)과 제1 전원 전압(Vss)이 동일할 수 있다.
일반적으로, 초기화 전압(Vini)은 제1 전원 전압(Vss), 제2 전원 전압(Vdd), 데이터 전압(Vdata) 및 기준 전압(Vref) 중 제1 전원 전압(Vss)과 차이가 가장 작게 나타나며, 유사한 범위를 가진다. 이에, 초기화 전압(Vini)과 제1 전원 전압(Vss)이 동일한 전압값을 가지더라도, 화소 회로가 동작하는데 문제가 발생하지 않는다.
다만, 본 발명의 일 실시예에 따른 초기화 라인(ViniL)은 종래와 달리 제1 비표시 영역(NDA1)에 구비된 제1 공통 전원 전극(VSS1)과 제2 비표시 영역(NDA2)에 구비된 제2 공통 전원 전극(VSS2)에 연결됨으로써, 제1 공통 전원 전극(VSS1)에서 제2 공통 전원 전극(VSS2) 방향으로 전압 강하가 커질 수 있다.
이에 따라, 초기화 전압(Vini)의 전압 강하가 커지는 경우, 발광 소자(ED)에 흐르는 전류에 미치는 영향을 고려할 필요가 있다.
도 13을 참조하면, 신호 라인의 폭이 증가할수록 전압 강하에 따른 전압 편차가 감소하는 것을 알 수 있다. 일 예로, 신호 라인의 폭이 12um이면, 전압 편차는 대략 0.1V가 될 수 있다. 신호 라인의 폭이 12um 보다 작으면, 전압 편차는 0.1V 보다 커지고, 신호 라인의 폭이 12um 보다 크면, 전압 편차는 0.1V 보다 작아질 수 있다.
도 14를 참조하면, 전압 편차가 커질수록 발광 소자에 흐르는 전류(ioled)는 감소하는 것을 알 수 있다.
초기화 라인에 초기화 전압이 인가되고 별도의 공통 전압 라인에 제1 전원 전압이 인가되는 제1 실시예(Vini_VSS)는 초기화 라인에 초기화 전압 및 제1 전원 전압이 같이 인가되는 제2 실시예(Vini&VSS) 보다 전압 편차에 따른 발광 소자에 흐르는 전류(ioled)의 감소 비율이 작다.
즉, 초기화 라인에 초기화 전압 및 제1 전원 전압이 같이 인가되는 제2 실시예(Vini&VSS)가 발광 소자에 흐르는 전류(ioled)의 변동 폭이 클 수 있다. 다만, 전압 편차가 0.1V 이하인 경우에는 발광 소자에 흐르는 전류(ioled)의 변동 폭에 대하여 제1 실시예와 제2 실시예 간에 차이가 0.3%미만이다. 이에, 제1 실시예와 제2 실시예 간에 휘도 차이가 크지 않을 수 있다.
전압 편차가 0.1V 보다 커지는 경우에는 발광 소자에 흐르는 전류(ioled)의 변동 폭에 대하여 제1 실시예와 제2 실시예 간에 차이가 1% 이상으로 커질 수 있다. 제1 실시예와 제2 실시예 간에 휘도 차이가 커질 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 초기화 라인(ViniL)에서 전압 강하에 따른 전압 편차가 0.1V이하일 수 있다. 이를 위하여, 초기화 라인(ViniL)은 다른 신호 라인들 보다 넓은 12um이상의 폭(W1)을 가질 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 초기화 라인(ViniL)을 제1 공통 전원 전극(VSS1)과 제2 공통 전원 전극(VSS2)에 연결시킴에도 불구하고, 발광 소자에 흐르는 전류(ioled)의 변동 폭이 크지 않아 휘도 차이를 최소화시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 비표시 영역(NDA1)에 구비된 제1 공통 전원 전극(VSS1)과 제2 비표시 영역(NDA2)에 구비된 제2 공통 전원 전극(VSS2)을 초기화 라인(ViniL)을 이용하여 전기적으로 연결함으로써, 공통 전원 전극을 제3 비표시 영역(NDA3) 및 제4 비표시 영역(NDA4)에 구비하지 않을 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 전압 강하(IR drop)에 따른 휘도 편차가 발생하는 것을 최소화시킬 수 있는 동시에 제3 비표시 영역(NDA3) 및 제4 비표시 영역(NDA4)에서의 투과율을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 공통 전원 전극(VSS1)과 제2 공통 전원 전극(VSS2)을 연결하는 별도의 공통 전원 라인을 구비하지 않음으로써, 표시 영역(DA)에서 비투과 영역(NTA)의 폭을 감소시킬 수 있다.
별도의 공통 전원 라인이 구비되는 경우, 인접한 2개의 투과 영역(TA)들 사이에는 공통 전원 라인, 초기화 라인(ViniL), 기준 라인(REFL)들, 데이터 라인(DL1, DL2)들이 구비되어야 한다. 공통 전원 라인, 초기화 라인(ViniL), 기준 라인(REFL)들, 데이터 라인(DL1, DL2)들은 비투과 영역(NTA)에서 서로 이격 배치된다. 이때, 비투과 영역(NTA)은 공통 전원 라인, 초기화 라인(ViniL), 기준 라인(REFL)들, 데이터 라인(DL1, DL2)들 각각의 선폭 및 이격 간격으로 인하여 면적을 줄이는데 한계가 있다. 한편, 공통 전원 라인은 폭이 커질수록 전압 강하에 따른 전압 편차를 줄일 수 있다. 그러나, 광 투과율이 감소되므로, 공통 전원 라인의 폭을 증가시키는데 한계가 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 별도의 공통 전원 라인을 구비하지 않음으로써, 비투과 영역(NTA)의 면적을 감소시킬 수 있다. 또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 공통 전원 전극(VSS1)과 제2 공통 전원 전극(VSS2)을 연결하는 초기화 라인(ViniL)의 폭(W1)을 증가시킴으로써, 전압 강하에 따른 전압 편차를 줄일 수 있다. 즉, 비투과 영역(NTA)에 배치되는 신호 라인의 수가 감소하면서, 초기화 라인(ViniL) 및 화소 전압 라인(VDDL)에 대한 선폭 설계의 자유도를 확보할 수 있다.
한편, 화소 전원 라인(VDDL)들 각각은 일단이 제1 비표시 영역(NDA1)에 배치된 제1 화소 전원 전극(VDD1)에 전기적으로 연결되고, 타단이 제2 비표시 영역(NDA2)에 배치된 제2 화소 전원 전극(VDD2)에 전기적으로 연결될 수 있다.
화소 전원 라인(VDDL)들은 제1 화소 전원 전극(VDD1)로부터 인가되는 제2 전원 전압을 표시 영역(DA)에 구비된 서브 화소들(P1, P2, P3) 각각의 구동 트랜지스터(DT)에 공급하는 동시에 제2 화소 전원 전극(VDD2)에 전달할 수 있다.
기준 라인(REFL)들 및 데이터 라인(DL1, DL2)들은 도 9 및 도 10에 도시된 바와 같이 동일한 층에서 서로 이격 배치될 수 있다. 일 실시예에 있어서, 기준 라인(REFL)들 및 데이터 라인(DL1, DL2)들은 구동 트랜지스터(DT)의 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 구비될 수 있다.
인접한 2개의 투과 영역(TA)들 사이에는 기준 라인(REFL) 및 복수의 데이터 라인(DL1, DL2)들이 구비될 수 있다. 기준 라인(REFL)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 사이에 배치될 수 있으며, 초기화 라인(ViniL)과 중첩될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 초기화 라인(ViniL) 및 화소 전압 라인(VDDL)을 제1 층에 배치하고, 기준 라인(REFL)들 및 데이터 라인(DL1, DL2)들을 제2 층에 배치할 수 있다. 이와 같이, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 신호 라인들을 복수의 층에 분할하여 배치함으로써, 비투과 영역(NTA)의 면적을 최소화시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 광 투과율을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 투명 표시 장치 110: 투명 표시 패널
111: 제1 기판 112: 제2 기판
120: 애노드 전극 125: 뱅크
130: 유기 발광층 140: 캐소드 전극
150: 봉지막 160: 접착층
170: 컬러필터층 205: 스캔 구동부
VDD: 화소 전원 전극 VSS: 공통 전원 전극
VDDL: 화소 전원 라인 ViniL: 초기화 라인
DL1, DL2: 데이터 라인 REFL: 레퍼런스 라인

Claims (19)

  1. 복수의 서브 화소들이 배치된 표시 영역, 상기 표시 영역의 제1 측에 배치된 제1 비표시 영역, 및 상기 표시 영역의 제1 측과 마주보는 제2 측에 배치된 제2 비표시 영역이 구비된 기판;
    상기 제1 비표시 영역에서 제1 방향으로 연장된 제1 공통 전원 전극;
    상기 제2 비표시 영역에서 상기 제1 방향으로 연장된 제2 공통 전원 전극; 및
    상기 표시 영역에서 제2 방향으로 연장되어 상기 제1 공통 전원 전극과 상기 제2 공통 전원 전극을 전기적으로 연결하고, 상기 복수의 서브 화소들 각각에 초기화 전압을 공급하는 초기화 라인을 포함하는 투명 표시 장치.
  2. 제1항에 있어서,
    상기 초기화 라인은 초기화 구간에 초기화 전압이 인가되고, 발광 구간에 제1 전원 전압이 인가되는 투명 표시 장치.
  3. 제2항에 있어서,
    상기 초기화 전압과 상기 제1 전원 전압은 동일한 전압값을 가지는 투명 표시 장치.
  4. 제1항에 있어서,
    상기 초기화 라인은 초기화 구간에 상기 복수의 서브 화소들 각각의 구동 트랜지스터에 초기화 전압을 공급하는 투명 표시 장치.
  5. 제1항에 있어서,
    상기 초기화 라인은 발광 구간에 상기 제1 공통 전원 전극으로부터 인가되는 제1 전원 전압을 상기 제2 공통 전원 전극으로 전달하는 투명 표시 장치.
  6. 제1항에 있어서,
    상기 표시 영역에서 상기 제2 방향으로 연장되어 상기 복수의 서브 화소들 각각에 제2 전원 전압을 공급하는 화소 전원 라인을 더 포함하고,
    상기 표시 영역은 상기 초기화 라인과 상기 화소 전원 라인이 구비된 비투과 영역, 및 상기 초기화 라인과 상기 화소 전원 라인 사이에 구비된 투과 영역을 포함하는 투명 표시 장치.
  7. 제6항에 있어서,
    상기 초기화 라인과 상기 화소 전원 라인 각각은 복수개가 구비되고,
    복수의 초기화 라인들과 복수의 화소 전원 라인들은 교대로 배치되는 투명 표시 장치.
  8. 제1항에 있어서,
    액티브층, 게이트 전극, 소스 전극 및 드레인 전극으로 이루어진 구동 트랜지스터;
    상기 구동 트랜지스터 상에 구비된 제1 평탄화막;
    상기 제1 평탄화막 상에 구비된 애노드 보조 전극;
    상기 애노드 보조 전극 상에 구비된 제2 평탄화막;
    상기 제2 평탄화막 상에 구비된 발광 소자를 더 포함하고,
    상기 초기화 라인은 상기 애노드 보조 전극과 동일한 층에 구비된 투명 표시 장치.
  9. 제8항에 있어서,
    상기 소스 전극 및 드레인 전극과 동일한 층에서 상기 제2 방향으로 연장된 복수의 신호 라인들을 더 포함하는 투명 표시 장치.
  10. 제9항에 있어서,
    상기 초기화 라인은 상기 복수의 신호 라인들 보다 넓은 폭을 가지는 투명 표시 장치.
  11. 제1항에 있어서,
    상기 초기화 라인은 일단이 상기 제1 공통 전원 전극과 연결되는 투명 표시 장치.
  12. 제1항에 있어서,
    상기 초기화 라인 및 상기 제2 공통 전원 전극은 동일한 층에서 이격 배치되는 투명 표시 장치.
  13. 제1항에 있어서,
    일단이 상기 제2 공통 전원 전극과 접속되고, 타단이 상기 초기화 라인과 접속되는 연결 라인을 더 포함하는 투명 표시 장치.
  14. 투과 영역 및 복수의 서브 화소들이 배치된 비투과 영역이 구비된 기판;
    상기 비투과 영역에 배치되며, 초기화 구간에 초기화 전압이 인가되고, 발광 구간에 제1 전원 전압이 인가되는 제1 신호 라인;
    상기 비투과 영역에 배치되며, 상기 초기화 구간에 기준 전압이 인가되는 제2 신호 라인; 및
    상기 투과 영역을 사이에 두고 상기 제1 신호 라인과 이격 배치되고, 상기 발광 구간에 제2 전원 전압이 인가되는 제3 신호 라인을 포함하고,
    상기 제1 신호 라인 및 상기 제3 신호 라인은 제1 층에 구비되고, 상기 제2 신호 라인은 상기 제1 층과 다른 제2 층에 구비되는 투명 표시 장치.
  15. 제14항에 있어서,
    상기 제2 신호 라인의 적어도 일부는 상기 제1 신호 라인 또는 상기 제3 신호 라인과 중첩되는 투명 표시 장치.
  16. 제14항에 있어서,
    상기 제1 신호 라인은 상기 초기화 구간에 상기 복수의 서브 화소들 각각의 구동 트랜지스터에 초기화 전압을 공급하는 투명 표시 장치.
  17. 제14항에 있어서,
    상기 초기화 전압과 상기 제1 전원 전압은 동일한 전압값을 가지는 투명 표시 장치.
  18. 제14항에 있어서,
    상기 제1 신호 라인은 상기 제2 신호 라인 보다 넓은 폭을 가지는 투명 표시 장치.
  19. 제14항에 있어서,
    액티브층, 게이트 전극, 소스 전극 및 드레인 전극으로 이루어진 구동 트랜지스터;
    상기 구동 트랜지스터 상에 구비된 제1 평탄화막;
    상기 제1 평탄화막 상에 구비된 애노드 보조 전극;
    상기 애노드 보조 전극 상에 구비된 제2 평탄화막을 포함하고,
    상기 제1 층은 상기 애노드 보조 전극이 구비된 층이며, 상기 제2 층은 상기 소스 전극 및 드레인 전극이 구비된 층인 투명 표시 장치.
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