KR20210083043A

KR20210083043A - 투명 표시 장치

Info

Publication number: KR20210083043A
Application number: KR1020190175640A
Authority: KR
Inventors: 김의태; 김창수; 신기섭; 이소이
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-12-26
Filing date: 2019-12-26
Publication date: 2021-07-06
Also published as: US11950459B2; US20210193765A1; US20240138206A9; US20230422563A1; CN113053953A

Abstract

본 발명은 투과 영역에서의 광 투과율을 향상시키고, 비투과 영역 내에서 발광 영역을 극대화시킬 수 있다. 본 발명의 일 실시예에 따른 투명 표시 장치는 투과 영역과 복수의 서브 화소들이 배치된 비투과 영역을 포함하는 표시 영역, 및 표시 영역을 둘러싸는 비표시 영역이 구비된 기판, 기판 상에 구비된 적어도 하나의 절연막, 적어도 하나의 절연막 상에서 복수의 서브 화소들 각각에 구비된 애노드 전극들, 애노드 전극들 사이에 구비된 뱅크, 애노드 전극들 상에 구비된 발광층, 및 발광층 상에 구비된 캐소드 전극을 포함한다. 적어도 하나의 절연막 및 뱅크는 비투과 영역에만 구비된다.

Description

투명 표시 장치{TRANSPARENT DISPLAY DEVICE}

본 발명은 투명 표시 장치에 관한 것이다.

정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마 표시장치(PDP, Plasma Display Panel), 퀀텀닷발광 표시장치 (QLED: Quantum dot Light Emitting Display), 유기발광 표시장치(OLED, Organic Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.

한편, 최근에는 사용자가 표시 장치를 투과해 반대편에 위치한 사물 또는 이미지를 볼 수 있는 투명 표시 장치에 대한 연구가 활발히 진행되고 있다.

투명 표시 장치는 화상이 표시되는 표시 영역과 비표시 영역을 포함하며, 표시 영역은 외부 광을 투과시킬 수 있는 투과 영역과 비투과 영역을 포함할 수 있다. 투명 표시 장치는 투과 영역에서 높은 광 투과율을 가지고, 비투과 영역 내에서 발광 영역을 최대한 확보하는 것이 중요하다.

본 발명은 투과 영역에서의 광 투과율을 향상시킬 수 있는 투명 표시 장치를 제공하는 것을 기술적 과제로 한다.

또한, 본 발명은 비투과 영역 내에서 발광 영역을 극대화시킬 수 있는 투명 표시 장치를 제공하는 것을 다른 기술적 과제로 한다.

또한, 본 발명은 외광이 투과 영역을 통과할 때 회절 현상이 발생하는 것을 방지할 수 있는 투명 표시 장치를 제공하는 것을 또 다른 기술적 과제로 한다.

본 발명의 일 실시예에 따른 투명 표시 장치는 투과 영역과 복수의 서브 화소들이 배치된 비투과 영역을 포함하는 표시 영역, 및 표시 영역을 둘러싸는 비표시 영역이 구비된 기판, 기판 상에 구비된 적어도 하나의 절연막, 적어도 하나의 절연막 상에서 복수의 서브 화소들 각각에 구비된 애노드 전극들, 애노드 전극들 사이에 구비된 뱅크, 애노드 전극들 상에 구비된 발광층, 및 발광층 상에 구비된 캐소드 전극을 포함한다. 적어도 하나의 절연막 및 뱅크는 비투과 영역에만 구비된다.

본 발명의 다른 실시예에 따른 투명 표시 장치는 투과 영역과 복수의 서브 화소들이 배치된 비투과 영역을 포함하는 표시 영역, 및 표시 영역을 둘러싸는 비표시 영역이 구비된 기판, 기판 상에 구비되고 표시 영역에서 제1 방향으로 연장된 공통 전원 라인, 및 기판 상에 구비되고 표시 영역에서 상기 제1 방향으로 연장된 화소 전원 라인을 포함한다. 투과 영역은 화소 전원 라인과 공통 전원 라인 사이에 구비되고, 복수의 제2 곡선부들을 포함한다.

본 발명은 투과 영역에서 굴절률이 높은 절연막을 제거함으로써, 투과 영역의 광 투과율을 향상시킬 수 있다.

또한, 본 발명은 투과 영역에서 뱅크를 제거함으로써, 투과 영역에서 옐로위시(Yellowish) 현상이 발생하는 것을 방지할 수 있다.

또한, 본 발명은 표시 영역에 공통 전원 라인들과 화소 전원 라인들을 교대로 배치하고, 공통 전원 라인과 화소 전원 라인 사이에 투과 영역을 구비할 수 있다. 또한, 본 발명은 게이트 라인과 공통 전원 라인이 교차하는 영역에 제1 서브 화소를 구비하고, 게이트 라인과 화소 전원 라인이 교차하는 영역에 제3 서브 화소를 구비하며, 제1 서브 화소와 제3 서브 화소 사이에 제2 서브 화소를 구비할 수 있다. 이에, 본 발명은 투과 영역을 극대화시킴으로써, 투과율을 향상시킬 수 있다.

또한, 본 발명은 제1 및 제3 서브 화소 각각에 구비된 애노드 전극이 제1 부분, 제1 부분의 일측으로부터 돌출된 제2 부분 및 제1 부분의 타측으로부터 돌출된 제3 부분으로 이루어질 수 있다. 이때, 제2 부분과 제3 부분은 아래에 구비된 복수의 금속 라인들을 가림으로써, 복수의 금속 라인들에 의해 회절 현상이 발생되는 것을 방지할 수 있다.

또한, 본 발명은 제1 및 제3 서브 화소 각각에 구비된 애노드 전극에 제2 부분 및 제3 부분을 형성함으로써, 비투과 영역 내에서 발광 영역의 면적을 극대화시킬 수 있다.

또한, 본 발명은 투과 영역에 곡선부를 구비함으로써, 회절에 의하여 특정 방향으로 광이 집중되는 것을 완화시킬 수 있다.

본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
도 2는 투명 표시 패널을 개략적으로 보여주는 평면도이다.
도 3은 도 2의 A영역을 확대한 확대도이다.
도 4a는 애노드 전극, 제1 층간 절연막, 제2 층간 절연막 및 뱅크를 보여주는 평면도이다.
도 4b는 컬러필터층을 보여주는 평면도이다.
도 5는 도 3의 I-I의 일 예를 보여주는 단면도이다.
도 6은 도 4a 및 도 4b의 II-II의 일 예를 보여주는 단면도이다.
도 7은 도 4a 및 도 4b의 III-III의 일 예를 보여주는 단면도이다.
도 8a 및 도 8b는 제1, 제2 및 제3 애노드 전극의 형상을 설명하기 위한 도면이다.
도 9a 내지 도 9e는 투과 영역 및 비투과 영역의 형상을 설명하기 위한 도면이다.
도 10은 도 2의 B영역을 확대한 확대도이다.
도 11는 도 10의 IV-IV의 일 예를 보여주는 단면도이다.
도 12은 도 10의 V-V의 일 예를 보여주는 단면도이다.
도 13은 도 10의 VI-VI의 일 예를 보여주는 단면도이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.

'적어도 하나'의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ''제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나''의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.

본 명세서의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하에서는 본 발명에 따른 투명 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.

이하에서, X축은 게이트 라인과 나란한 방향을 나타내고, Y축은 데이터 라인과 나란한 방향을 나타내며, Z축은 투명 표시 장치(100)의 높이 방향을 나타낸다.

본 발명의 일 실시예에 따른 투명 표시 장치(100)는 유기 발광 표시 장치(Organic Light Emitting Display)로 구현된 것을 중심으로 설명하였으나, 액정 표시 장치(Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 퀀텀닷 발광표시장치 (QLED: Quantum dot Light Emitting Display) 또는 전기 영동 표시 장치(Electrophoresis display)로도 구현될 수 있다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 투명 표시 장치(100)는 투명 표시 패널(110), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(210), 연성필름(220), 회로보드(230), 및 타이밍 제어부(240)를 포함한다.

투명 표시 패널(110)은 서로 마주보는 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)은 플라스틱 필름(plastic film), 유리 기판(glass substrate), 또는 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름일 수 있다. 이러한 제1 기판(111)과 제2 기판(112)은 투명한 재료로 이루어질 수 있다.

게이트 구동부는 타이밍 제어부(240)로부터 입력되는 게이트 제어신호에 따라 게이트 라인들에 게이트 신호들을 공급한다. 게이트 구동부는 투명 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 게이트 구동부는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 투명 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 부착될 수도 있다.

소스 드라이브 IC(210)는 타이밍 제어부(240)로부터 디지털 비디오 데이터와 소스 제어신호를 입력 받는다. 소스 드라이브 IC(210)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 데이터 라인들에 공급한다. 소스 드라이브 IC(210)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on panel) 방식으로 연성필름(220)에 실장될 수 있다.

투명 표시 패널(110)의 비표시 영역에는 전원 패드들, 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(220)에는 패드들과 소스 드라이브 IC(210)를 연결하는 배선들, 패드들과 회로보드(230)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(220)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(220)의 배선들이 연결될 수 있다.

도 2는 투명 표시 패널을 개략적으로 보여주는 평면도이고, 도 3은 도 2의 A영역을 확대한 확대도이고, 도 4a는 애노드 전극, 제1 층간 절연막, 제2 층간 절연막 및 뱅크를 보여주는 평면도이며, 도 4b는 컬러필터층을 보여주는 평면도이다. 도 5는 도 3의 I-I의 일 예를 보여주는 단면도이며, 도 6은 도 4a 및 도 4b의 II-II의 일 예를 보여주는 단면도이고, 도 7은 도 4a 및 도 4b의 III-III의 일 예를 보여주는 단면도이다. 도 8a 및 도 8b는 제1, 제2 및 제3 애노드 전극의 형상을 설명하기 위한 도면이고, 도 9a 내지 도 9e는 투과 영역 및 비투과 영역의 형상을 설명하기 위한 도면이다.

제1 기판(111)은 화소(P)들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다.

표시 영역(DA)은 도 3에 도시된 바와 같이 투과 영역(TA)과 비투과 영역(NTA)을 포함한다. 투과 영역(TA)은 외부로부터 입사되는 빛의 대부분을 통과시키는 영역이고, 비투과 영역(NTA)은 외부로부터 입사되는 빛의 대부분을 투과시키기 않는 영역이다. 일 예로, 투과 영역(TA)은 광 투과율이 α%, 예컨대, 90% 보다 큰 영역이고, 비투과 영역(NTA)은 광 투과율이 β%, 예컨대, 50% 보다 작은 영역일 수 있다. 이때, α 는 β 보다 큰 값이다. 투명 표시 패널(110)은 투과 영역(TA)들로 인해 투명 표시 패널(110)의 배면(背面)에 위치한 사물 또는 배경을 볼 수 있다.

비투과 영역(NTA)에는 화소 전원 라인들(VDDL), 공통 전원 라인들(VSSL), 레퍼런스 라인들, 데이터 라인들, 게이트 라인들(GL) 및 화소(P)들이 구비될 수 있다.

게이트 라인들(GL)은 제1 방향(X축 방향)으로 연장될 수 있으며, 표시 영역(DA)에서 화소 전원 라인들(VDDL), 공통 전원 라인들(VSSL) 및 데이터 라인들과 교차될 수 있다.

화소 전원 라인들(VDDL), 공통 전원 라인들(VSSL), 레퍼런스 라인들 및 데이터 라인들은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 연장될 수 있다. 이때, 화소 전원 라인들(VDDL)과 공통 전원 라인들(VSSL)은 표시 영역(DA) 내에서 교대로 배치될 수 있다. 그리고 화소 전원 라인(VDDL)과 공통 전원 라인(VSSL) 사이에 투과 영역(TA)이 배치될 수 있다.

화소(P)들은 소정의 광을 방출하여 화상을 표시한다. 발광 영역(EA)은 화소(P)에서 광을 발광하는 영역에 해당할 수 있다.

화소(P)들 각각은 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3)를 포함할 수 있다. 제1 서브 화소(P1)는 녹색 광을 방출하는 제1 발광 영역(EA1)을 포함하고, 제2 서브 화소(P2)는 적색 광을 방출하는 제2 발광 영역(EA2)을 포함하고, 제3 서브 화소(P3)는 청색 광을 방출하는 제3 발광 영역(EA3)을 포함하도록 구비될 수 있지만, 반드시 그에 한정되는 것은 아니다. 화소(P)들 각각은 백색(W)의 광을 발광하는 서브 화소가 더 구비될 수 있다. 각각의 서브 화소(P1, P2, P3)의 배열 순서는 다양하게 변경될 수 있다.

이하에서는 설명의 편의를 위하여, 제1 서브 화소(P1)가 녹색 광을 방출하는 녹색 서브 화소이고, 제2 서브 화소(P2)가 적색 광을 방출하는 적색 서브 화소이며, 제3 서브 화소(P3)가 청색 광을 방출하는 청색 서브 화소인 것으로 설명하도록 한다.

제1 서브 화소(P1) 및 제3 서브 화소(P3) 각각은 공통 전원 라인(VSSL)과 게이트 라인(GL)이 교차하는 제1 교차 영역(IA1), 및 화소 전원 라인(VDDL)과 게이트 라인(GL)이 교차하는 제2 교차 영역(IA2) 중 어느 하나와 중첩되도록 배치될 수 있다.

일 예로, 제1 서브 화소(P1)는 도 3에 도시된 바와 같이 공통 전원 라인(VSSL)과 게이트 라인(GL)이 교차하는 제1 교차 영역(IA1)과 중첩되도록 배치될 수 있다. 그리고, 제2 서브 화소(P2)는 화소 전원 라인(VDDL)과 게이트 라인(GL)이 교차하는 제2 교차 영역(IA2)과 중첩되도록 배치될 수 있으나, 반드시 이에 한정되지는 않는다. 제1 서브 화소(P1)는 제2 교차 영역(IA2)과 중첩되도록 배치되고, 제2 서브 화소(P2)는 제1 교차 영역(IA1)과 중첩되도록 배치될 수도 있다. 또한, 제1 서브 화소(P1) 및 제2 서브 화소(P2)는 공통 전원 라인(VSSL)을 따라 교대로 배치되거나, 화소 전원 라인(VDDL)을 따라 교대로 배치될 수도 있다.

제2 서브 화소(P2)는 제1 교차 영역(IA1)과 제2 교차 영역(IA2) 사이에 배치될 수 있다. 일 예로, 제2 서브 화소(P2)는 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 배치될 수 있다. 이때, 제2 서브 화소(P2)는 게이트 라인(GL)과 중첩될 수 있다.

제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3) 각각에는 도 5에 도시된 바와 같이 커패시터, 박막 트랜지스터 등을 포함하는 회로 소자 및 발광 소자가 구비될 수 있다. 박막 트랜지스터는 스위칭 트랜지스터, 센싱 트랜지스터 및 구동 트랜지스터(T)를 포함할 수 있다.

스위칭 트랜지스터는 게이트 라인(GL)에 공급되는 게이트 신호에 따라 스위칭되어 데이터 라인으로부터 공급되는 데이터 전압을 구동 트랜지스터(T)에 공급하는 역할을 한다.

센싱 트랜지스터는 화질 저하의 원인이 되는 구동 트랜지스터(T)의 문턱 전압 편차를 센싱하는 역할을 한다.

구동 트랜지스터(T)는 스위칭 박막 트랜지스터로부터 공급되는 데이터 전압에 따라 스위칭되어 화소 전원 라인(VDDL)에서 공급되는 전원으로부터 데이터 전류를 생성하여 화소의 애노드 전극(120)에 공급하는 역할을 한다.

구동 트랜지스터(T)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.

구체적으로, 제1 기판(111) 상에는 액티브층(ACT)이 구비될 수 있다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 액티브층(ACT)과 제1 기판(111) 사이에는 버퍼막(미도시)이 구비될 수 있다.

액티브층(ACT) 상에는 게이트 절연막(GI)이 구비될 수 있다. 게이트 절연막(GI)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.

게이트 절연막(GI) 상에는 게이트 전극(GE)이 구비될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

게이트 전극(GE) 상에는 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)이 구비될 수 있다. 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 기판(110)과 애노드 전극(120) 사이에 구비된 절연막들, 특히, 무기막들 중 일부가 비투과 영역(NTA)에만 구비되고, 투과 영역(TA)에는 구비되지 않을 수 있다.

구체적으로, 제1 기판(110)과 애노드 전극(120) 사이에 구비된 절연막들은 게이트 절연막(GI), 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)을 포함할 수 있다.

게이트 절연막(GI), 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2) 각각은 1.4 내지 1.5의 굴절률을 가지는 실리콘 산화막(SiOx) 또는 굴절률이 1.8 내지 1.9의 굴절률을 가지는 실리콘 질화막(SiNx)과 같은 무기막으로 이루어질 수 있다. 실리콘 질화막(SiNx)과 같은 고굴절막을 투과 영역(TA)에 형성하게 되면, 외부로부터 입사된 광이 고굴절막에서 반사되면서 광 손실이 발생할 수 있다. 결과적으로, 투명 표시 패널(110)은 투과 영역(TA)에서 투과율이 감소될 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과 영역(TA)에서의 투과율을 향상시키기 위하여 투과 영역(TA)에서 고굴절막들을 제거할 수 있다.

게이트 절연막(GI), 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2) 중 적어도 하나는 실리콘 질화막(SiNx)으로 형성될 수 있다. 일 예로, 게이트 절연막(GI)은 실리콘 산화막(SiOx)으로 형성되고, 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)은 실리콘 질화막(SiNx)으로 형성될 수 있다. 이러한 경우, 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)은 비투과 영역(NTA)에만 구비되고, 투과 영역(TA)에는 구비되지 않을 수 있다.

다른 예로, 게이트 절연막(GI), 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)은 모두 실리콘 질화막(SiNx)으로 형성될 수도 있다. 이러한 경우, 게이트 절연막(GI), 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)은 비투과 영역(NTA)에만 구비되고, 투과 영역(TA)에는 구비되지 않을 수 있다.

또 다른 예로, 제2 층간 절연막(ILD2)만 실리콘 질화막(SiNx)으로 형성될 수도 있다. 이러한 경우, 제2 층간 절연막(ILD2)은 비투과 영역(NTA)에만 구비되고, 투과 영역(TA)에는 구비되지 않을 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과 영역(TA)에서 외광이 손실되는 것을 방지할 수 있고, 이에 따라, 투과 영역(TA)에서의 투과율을 향상시킬 수 있다.

제2 층간 절연막(ILD2) 상에는 소스 전극(SE) 및 드레인 전극(DE)이 구비될 수 있다. 소스 전극(SE) 및 드레인 전극(DE) 중 하나는 게이트 절연막(GI)과 제1 및 제2 층간 절연막들(ILD1, ILD2)을 관통하는 제2 콘택홀(CH2)을 통해 액티브층(ACT)에 접속될 수 있다. 일 예로, 드레인 전극(DE)은 게이트 절연막(GI)과 제1 및 제2 층간 절연막들(ILD1, ILD2)을 관통하는 제2 콘택홀(CH2)을 통해 액티브층(ACT)에 접속될 수 있다.

소스 전극(SE) 및 드레인 전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

소스 전극(SE) 및 드레인 전극(DE) 상에는 구동 트랜지스터(T)로 인한 단차를 평탄하게 하기 위한 제1 평탄화막(PLN1)이 구비될 수 있다. 제1 평탄화막(PLN1)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.

제1 평탄화막(PLN1) 상에는 애노드 보조 전극(115)이 구비될 수 있다. 애노드 보조 전극(115)은 제1 평탄화막(PLN1)을 관통하는 제3 콘택홀(CH3)을 통해 소스 전극(SE) 및 드레인 전극(DE) 중 하나에 접속될 수 있다. 일 예로, 애노드 보조 전극(115)은 제1 평탄화막(PLN1)을 관통하는 제3 콘택홀(CH3)을 통해 드레인 전극(DE)에 접속될 수 있다.

애노드 보조 전극(115)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

애노드 보조 전극(115) 상에는 제2 평탄화막(PLN2)이 형성될 수 있다. 제2 평탄화막(PLN2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.

제2 평탄화막(PLN2) 상에는 애노드 전극(120), 발광층(130), 캐소드 전극(140)으로 이루어진 발광소자들과 뱅크(125)가 구비된다.

애노드 전극(120)은 제2 평탄화막(PLN2) 상에 구비되어 구동 트랜지스터(T)와 연결될 수 있다. 구체적으로, 애노드 전극(120)은 제2 평탄화막(PLN2)을 관통하는 제1 콘택홀(CH1)을 통해 애노드 보조 전극(115)에 접속될 수 있다. 애노드 보조 전극(115)은 제3 콘택홀(CH3)을 통해 구동 트랜지스터(T)의 소스 전극(SE) 또는 드레인 전극(DE)에 접속되므로, 애노드 전극(120)은 구동 트랜지스터(T)와 전기적으로 연결될 수 있다.

이러한 애노드 전극(120)은 서브 화소(P1, P2, P3) 별로 구비될 수 있다. 구체적으로, 제1 서브 화소(P1)에 하나의 애노드 전극(120)이 형성되고, 제2 서브 화소(P2)에 다른 하나의 애노드 전극(120)이 형성되고, 제3 서브 화소(P3)에 또 다른 하나의 애노드 전극(120)이 형성될 수 있다. 그리고, 애노드 전극(120)은 투과 영역(TA)에는 구비되지 않는다.

본 발명의 일 실시예에 따른 애노드 전극(120)은 제1 애노드 전극(121), 제2 애노드 전극(122) 및 제3 애노드 전극(123)을 포함할 수 있다.

제1 애노드 전극(121)은 공통 전원 라인(VSSL) 상에 배치될 수 있다. 구체적으로, 제1 애노드 전극(121)은 공통 전원 라인(VSSL)과 게이트 라인(GL)이 교차하는 제1 교차 영역(IA1)과 중첩되도록 배치될 수 있다.

제1 애노드 전극(121)은 공통 전원 라인(VSSL) 상에서 공통 전원 라인(VSSL)을 따라 복수개가 구비될 수 있다. 복수의 제1 애노드 전극(121)들이 구비된 서브 화소들은 제1 서브 화소(P1) 및 제3 서브 화소(P3) 중 적어도 하나일 수 있다. 일 예로, 복수의 제1 애노드 전극(121)들이 구비된 서브 화소들은 제1 서브 화소들(P1)일 수 있다. 다른 예로, 복수의 제1 애노드 전극(121)들이 구비된 서브 화소들은 제3 서브 화소들(P3)일 수 있다. 또 다른 예로, 복수의 제1 애노드 전극(121)들이 구비된 서브 화소들은 제1 서브 화소들(P1) 및 제3 서브 화소들(P3)일 수 있다. 이때, 제1 서브 화소들(P1) 및 제3 서브 화소들(P3)은 공통 전원 라인(VSSL) 상에서 교대로 배치될 수 있다.

제3 애노드 전극(123)은 화소 전원 라인(VDDL) 상에 배치될 수 있다. 구체적으로, 제3 애노드 전극(123)은 화소 전원 라인(VDDL)과 게이트 라인(GL)이 교차하는 제2 교차 영역(IA2)과 중첩되도록 배치될 수 있다.

제3 애노드 전극(123)은 화소 전원 라인(VDDL) 상에서 화소 전원 라인(VDDL)을 따라 복수개가 구비될 수 있다. 복수의 제3 애노드 전극(123)들이 구비된 서브 화소들은 제1 서브 화소(P1) 및 제3 서브 화소(P3) 중 적어도 하나일 수 있다. 일 예로, 복수의 제3 애노드 전극(123)들이 구비된 서브 화소들은 제1 서브 화소들(P1)일 수 있다. 다른 예로, 복수의 제3 애노드 전극(123)들이 구비된 서브 화소들은 제3 서브 화소들(P3)일 수 있다. 또 다른 예로, 복수의 제3 애노드 전극(123)들이 구비된 서브 화소들은 제1 서브 화소들(P1) 및 제3 서브 화소들(P3)일 수 있다. 이때, 제1 서브 화소들(P1) 및 제3 서브 화소들(P3)은 공통 전원 라인(VSSL) 상에서 교대로 배치될 수 있다.

제2 애노드 전극(122)은 제1 애노드 전극(121)과 제3 애노드 전극(123) 사이에 배치될 수 있다. 구체적으로, 제2 애노드 전극(122)은 제1 교차 영역(IA1)과 제2 교차 영역(IA2) 사이에 구비된 게이트 라인(GL) 상에 배치될 수 있다.

이러한 제1 애노드 전극(121) 및 제3 애노드 전극(123)은 제2 애노드 전극(122)과 다른 형상을 가질 수 있다.

구체적으로, 제1 애노드 전극(121)은 도 8a에 도시된 바와 같이 제1 부분(121a) 및 제2 부분(121b)을 포함할 수 있다. 일 실시예에 있어서, 제1 애노드 전극(121)은 제3 부분(121c)을 더 포함할 수 있다.

제1 애노드 전극(121)의 제1 부분(121a)은 공통 전원 라인(VSSL)과 게이트 라인(GL)이 교차하는 제1 교차 영역(IA1)과 중첩되도록 배치될 수 있다. 일 예, 제1 애노드 전극(121)의 제1 부분(121a)은 도 8a에 도시된 바와 같이 사각 형상을 가질 수 있으나, 반드시 이에 한정되지는 않는다. 제1 애노드 전극(121)의 제1 부분(121a)은 원형, 반원형, 다각형 등 다양한 형상으로 형성될 수도 있다.

제1 애노드 전극(121)의 제1 부분(121a)은 아래에 스위칭 트랜지스터, 센싱 트랜지스터 및 구동 트랜지스터(T)과 같은 박막 트랜지스터, 및 커패시터가 구비될 수 있다. 제1 애노드 전극(121)의 제1 부분(121a)은 아래에 구비된 박막 트랜지스터 및 커패시터를 가릴 수 있는 폭(WA1)을 가질 수 있다.

제1 애노드 전극(121)의 제2 부분(121b)은 제1 부분(121a)의 일 측(S1-1)으로부터 돌출될 수 있다. 이때, 제1 애노드 전극(121)의 제2 부분(121b)은 공통 전원 라인(VSSL) 상에 배치될 수 있다. 즉, 제1 부분(121a)의 일 측(S1-1)은 공통 전원 라인(VSSL)과 교차하는 측에 해당할 수 있다. 그리고, 제1 애노드 전극(121)의 제2 부분(121b)은 공통 전원 라인(VSSL)이 연장되는 방향, 즉, 제2 방향(Y축 방향)으로 돌출될 수 있다.

제1 애노드 전극(121)의 제2 부분(121b)은 제1 부분(121a)과 마주보는 제1 변(S2-1), 제1 변(S2-1)과 제1 부분(121a)을 연결하는 제2 변(S2-2) 및 제3 변(S2-3)을 포함할 수 있다.

제1 애노드 전극(121)의 제2 부분(121b)은 제1 변(S2-1)에서의 폭(WA2)이 제1 애노드 전극(121)의 제1 부분(121a)의 폭(WA1) 보다 작을 수 있다. 제1 애노드 전극(121)의 제2 부분(121b)은 도 7에 도시된 바와 같이 아래에 복수의 금속 라인들, 예컨대, 공통 전원 라인(VSSL), 데이터 라인들(DL1, DL2), 레퍼런스 라인들(REFL1, REFL2)이 구비될 수 있다. 이때, 공통 전원 라인(VSSL), 데이터 라인들(DL1, DL2), 레퍼런스 라인(REFL1, REFL2)은 도 3에 도시된 바와 같이 모두 동일한 방향, 즉, 제2 방향(Y축 방향)으로 나란하게 배치될 수 있다. 이에 따라, 제1 애노드 전극(121)의 제2 부분(121b)은 제1 애노드 전극(121)의 제1 부분(121a)의 폭(WA1) 보다 작은 폭(WA2)으로 복수의 금속 라인들을 가릴 수 있다.

한편, 제1 애노드 전극(121)의 제2 부분(121b)은 도 8a에 도시된 바와 같이 제1 변(S2-1)과 제1 부분(121a) 사이에 제1 곡선부(CV1)가 구비될 수 있다. 구체적으로, 제1 애노드 전극(121)의 제2 부분(121b)은 제1 변(S2-1)과 제1 부분(121a)을 연결하는 제2 변(S2-2) 및 제3 변(S2-3)을 포함할 수 있다. 제1 애노드 전극(121)의 제2 부분(121b)의 제2 변(S2-2)은 한 지점에서 제1 부분(121a)까지 곡선으로 연결된 하나의 제1 곡선부(CV1)를 포함할 수 있다. 또한, 제1 애노드 전극(121)의 제2 부분(121b)의 제3 변(S2-3)은 한 지점에서 제1 부분(121a)까지 곡선으로 연결된 다른 하나의 제1 곡선부(CV1)를 포함할 수 있다. 이때, 제1 곡선부(CV1)는 안쪽 방향으로 오목할 수 있다.

제1 애노드 전극(121)의 제3 부분(121c)은 제1 부분(121a)의 타 측(S1-2)으로부터 돌출될 수 있다. 이때, 제1 애노드 전극(121)의 제3 부분(121c)은 공통 전원 라인(VSSL) 상에 배치될 수 있다. 즉, 제1 부분(121a)의 타 측(S1-2)은 공통 전원 라인(VSSL)과 교차하고 일 측(S1-1)과 마주보는 측에 해당할 수 있다. 그리고, 제1 애노드 전극(121)의 제3 부분(121c)은 공통 전원 라인(VSSL)이 연장되는 방향, 즉, 제2 방향(Y축 방향)으로 돌출될 수 있다.

제1 애노드 전극(121)의 제3 부분(121c)은 제1 부분(121a)과 마주보는 제1 변(S3-1), 제1 변(S3-1)과 제1 부분(121a)을 연결하는 제2 변(S3-2) 및 제3 변(S3-3)을 포함할 수 있다.

제1 애노드 전극(121)의 제3 부분(121c)은 제1 변(S3-1)에서의 폭(WA3)이 제1 애노드 전극(121)의 제1 부분(121a)의 폭(WA1) 보다 작을 수 있다. 제1 애노드 전극(121)의 제3 부분(121c)은 도 7에 도시된 바와 같이 아래에 복수의 금속 라인들, 예컨대, 공통 전원 라인(VSSL), 데이터 라인들(DL1, DL2), 레퍼런스 라인들(REFL1, REFL2)이 구비될 수 있다. 이때, 공통 전원 라인(VSSL), 데이터 라인들(DL1, DL2), 레퍼런스 라인(REFL1, REFL2)은 모두 동일한 방향, 즉, 제2 방향(Y축 방향)으로 나란하게 배치될 수 있다. 이에 따라, 제1 애노드 전극(121)의 제3 부분(121c)은 제1 애노드 전극(121)의 제1 부분(121a)의 폭(WA1) 보다 작은 폭(WA2)으로 복수의 금속 라인들을 가릴 수 있다.

제1 애노드 전극(121)의 제3 부분(121c)은 제1 변(S3-1)에서의 폭(WA3)이 제1 애노드 전극(121)의 제2 부분(121b)의 폭(WA2)과 동일할 수 있다. 제1 애노드 전극(121)의 제3 부분(121c)과 제1 애노드 전극(121)의 제2 부분(121b)은 제1 애노드 전극(121)의 제1 부분(121a)을 사이에 두고 대칭되는 형상을 가질 수 있다.

한편, 제1 애노드 전극(121)의 제3 부분(121c)은 도 8a에 도시된 바와 같이 제1 변(S3-1)과 제1 부분(121a) 사이에 제1 곡선부(CV1)가 구비될 수 있다. 구체적으로, 제1 애노드 전극(121)의 제3 부분(121c)은 제1 변(S3-1)과 제1 부분(121a)을 연결하는 제2 변(S3-2) 및 제3 변(S3-3)을 포함할 수 있다. 제1 애노드 전극(121)의 제3 부분(121c)의 제2 변(S3-2)은 한 지점에서 제1 부분(121a)까지 곡선으로 연결된 하나의 제1 곡선부(CV1)를 포함할 수 있다. 또한, 제1 애노드 전극(121)의 제3 부분(121c)의 제3 변(S3-3)은 한 지점에서 제1 부분(121a)까지 곡선으로 연결된 다른 하나의 제1 곡선부(CV1)를 포함할 수 있다. 이때, 곡선부(CV)는 안쪽 방향으로 오목할 수 있다.

제3 애노드 전극(123)은 도 8a에 도시된 바와 같이 제1 부분(123a) 및 제2 부분(123b)을 포함할 수 있다. 일 실시예에 있어서, 제3 애노드 전극(123)은 제3 부분(123c)을 더 포함할 수 있다.

제3 애노드 전극(123)의 제1 부분(123a)은 화소 전원 라인(VDDL)과 게이트 라인(GL)이 교차하는 제2 교차 영역(IA2)과 중첩되도록 배치될 수 있다. 일 예, 제3 애노드 전극(123)의 제1 부분(123a)은 도 8a에 도시된 바와 같이 사각 형상을 가질 수 있으나, 반드시 이에 한정되지는 않는다. 제3 애노드 전극(123)의 제1 부분(123a)은 원형, 반원형, 다각형 등 다양한 형상으로 형성될 수도 있다.

제3 애노드 전극(123)의 제1 부분(123a)은 아래에 스위칭 트랜지스터, 센싱 트랜지스터 및 구동 트랜지스터(T)과 같은 박막 트랜지스터, 및 커패시터가 구비될 수 있다. 제3 애노드 전극(123)의 제1 부분(123a)은 아래에 구비된 박막 트랜지스터 및 커패시터를 가릴 수 있는 폭(WA1)을 가질 수 있다.

제3 애노드 전극(123)의 제2 부분(123b)은 제1 부분(123a)의 일 측(S1-1)으로부터 돌출될 수 있다. 이때, 제3 애노드 전극(123)의 제2 부분(123b)은 화소 전원 라인(VDDL) 상에 배치될 수 있다. 즉, 제1 부분(123a)의 일 측(S1-1)은 화소 전원 라인(VDDL)과 교차하는 측에 해당할 수 있다. 그리고, 제3 애노드 전극(123)의 제2 부분(123b)은 화소 전원 라인(VDDL)이 연장되는 방향, 즉, 제2 방향(Y축 방향)으로 돌출될 수 있다.

제3 애노드 전극(123)의 제2 부분(123b)은 제1 부분(123a)과 마주보는 제1 변(S2-1), 제1 변(S2-1)과 제1 부분(123a)을 연결하는 제2 변(S2-2) 및 제3 변(S2-3)을 포함할 수 있다.

제3 애노드 전극(123)의 제2 부분(123b)은 제1 변(S2-1)에서의 폭(WA2)이 제3 애노드 전극(123)의 제1 부분(123a)의 폭(WA1) 보다 작을 수 있다. 제3 애노드 전극(123)의 제2 부분(123b)은 아래에 복수의 금속 라인들, 예컨대, 화소 전원 라인(VDDL), 데이터 라인들(DL1, DL2), 레퍼런스 라인들(REFL1, REFL2)이 구비될 수 있다. 이때, 화소 전원 라인(VDDL), 데이터 라인들(DL1, DL2), 레퍼런스 라인(REFL1, REFL2)은 도 3에 도시된 바와 같이 모두 동일한 방향, 즉, 제2 방향(Y축 방향)으로 나란하게 배치될 수 있다. 이에 따라, 제3 애노드 전극(123)의 제2 부분(123b)은 제3 애노드 전극(123)의 제1 부분(123a)의 폭(WA1) 보다 작은 폭(WA2)으로 복수의 금속 라인들을 가릴 수 있다.

한편, 제3 애노드 전극(123)의 제2 부분(123b)은 도 8a에 도시된 바와 같이 제1 변(S2-1)과 제1 부분(123a) 사이에 제1 곡선부(CV1)가 구비될 수 있다. 구체적으로, 제3 애노드 전극(123)의 제2 부분(123b)은 제1 변(S2-1)과 제1 부분(123a)을 연결하는 제2 변(S2-2) 및 제3 변(S2-3)을 포함할 수 있다. 제3 애노드 전극(123)의 제2 부분(123b)의 제2 변(S2-2)은 한 지점에서 제1 부분(123a)까지 곡선으로 연결된 하나의 제1 곡선부(CV1)를 포함할 수 있다. 또한, 제3 애노드 전극(123)의 제2 부분(123b)의 제3 변(S2-3)은 한 지점에서 제1 부분(123a)까지 곡선으로 연결된 다른 하나의 제1 곡선부(CV1)를 포함할 수 있다. 이때, 곡선부(CV)는 안쪽 방향으로 오목할 수 있다.

제3 애노드 전극(123)의 제3 부분(123c)은 제1 부분(123a)의 타 측(S1-2)으로부터 돌출될 수 있다. 이때, 제3 애노드 전극(123)의 제3 부분(123c)은 화소 전원 라인(VDDL) 상에 배치될 수 있다. 즉, 제1 부분(123a)의 타 측(S1-2)은 화소 전원 라인(VDDL)과 교차하고 일 측(S1-1)과 마주보는 측에 해당할 수 있다. 그리고, 제3 애노드 전극(123)의 제3 부분(123c)은 화소 전원 라인(VDDL)이 연장되는 방향, 즉, 제2 방향(Y축 방향)으로 돌출될 수 있다.

제3 애노드 전극(123)의 제3 부분(123c)은 제1 부분(123a)과 마주보는 제1 변(S3-1), 제1 변(S3-1)과 제1 부분(123a)을 연결하는 제2 변(S3-2) 및 제3 변(S3-3)을 포함할 수 있다.

제3 애노드 전극(123)의 제3 부분(123c)은 제1 변(S3-1)에서의 폭(WA3)이 제3 애노드 전극(123)의 제1 부분(123a)의 폭(WA1) 보다 작을 수 있다. 제3 애노드 전극(123)의 제3 부분(123c)은 아래에 복수의 금속 라인들, 예컨대, 화소 전원 라인(VDDL), 데이터 라인들(DL1, DL2), 레퍼런스 라인들(REFL1, REFL2)이 구비될 수 있다. 이때, 화소 전원 라인(VDDL), 데이터 라인들(DL1, DL2), 레퍼런스 라인(REFL1, REFL2)은 모두 동일한 방향, 즉, 제2 방향(Y축 방향)으로 나란하게 배치될 수 있다. 이에 따라, 제3 애노드 전극(123)의 제3 부분(123c)은 제3 애노드 전극(123)의 제1 부분(123a)의 폭(WA1) 보다 작은 폭(WA2)으로 복수의 금속 라인들을 가릴 수 있다.

제3 애노드 전극(123)의 제3 부분(123c)은 제1 변(S3-1)에서의 폭(WA3)이 제3 애노드 전극(123)의 제2 부분(123b)의 폭(WA2)과 동일할 수 있다. 제3 애노드 전극(123)의 제3 부분(123c)과 제3 애노드 전극(123)의 제2 부분(123b)은 제3 애노드 전극(123)의 제1 부분(123a)을 사이에 두고 대칭되는 형상을 가질 수 있다.

한편, 제3 애노드 전극(123)의 제3 부분(123c)은 도 8a에 도시된 바와 같이 제1 변(S3-1)과 제1 부분(123a) 사이에 제1 곡선부(CV1)가 구비될 수 있다. 구체적으로, 제3 애노드 전극(123)의 제3 부분(123c)은 제1 변(S3-1)과 제1 부분(123a)을 연결하는 제2 변(S3-2) 및 제3 변(S3-3)을 포함할 수 있다. 제3 애노드 전극(123)의 제3 부분(123c)의 제2 변(S3-2)은 한 지점에서 제1 부분(123a)까지 곡선으로 연결된 하나의 제1 곡선부(CV1)를 포함할 수 있다. 또한, 제3 애노드 전극(123)의 제3 부분(123c)의 제3 변(S3-3)은 한 지점에서 제1 부분(123a)까지 곡선으로 연결된 다른 하나의 제1 곡선부(CV1)를 포함할 수 있다. 이때, 제1 곡선부(CV1)는 안쪽 방향으로 오목할 수 있다.

한편, 제2 애노드 전극(122)은 도 8b에 도시된 바와 같이 제1 부분(122a)만으로 이루어질 수 있다. 제2 애노드 전극(122)의 제1 부분(122a)은 도 8b에 도시된 바와 같이 사각 형상을 가질 수 있으나, 반드시 이에 한정되지는 않는다. 제2 애노드 전극(122)의 제1 부분(122a)은 원형, 반원형, 다각형 등 다양한 형상으로 형성될 수도 있다.

제2 애노드 전극(122)의 제1 부분(122a)은 아래에 스위칭 트랜지스터, 센싱 트랜지스터 및 구동 트랜지스터(T)과 같은 박막 트랜지스터, 및 커패시터가 구비될 수 있다. 제2 애노드 전극(122)의 제1 부분(122a)은 아래에 구비된 박막 트랜지스터 및 커패시터를 가릴 수 있는 폭(WA4)을 가질 수 있다. 제2 애노드 전극(122)의 제1 부분(122a)의 폭(WA4)은 제1 및 제3 애노드 전극(121, 123)의 제1 부분(121a, 123a)의 폭(WA1) 보다 작을 수 있으나, 반드시 이에 한정되지는 않는다. 제2 애노드 전극(122)의 제1 부분(122a)의 폭(WA4)은 제1 및 제3 애노드 전극(121, 123)의 제1 부분(121a, 123a)의 폭(WA1)이 동일할 수도 있다.

한편, 제2 애노드 전극(122)은 제1 애노드 전극(121) 및 제3 애노드 전극(123)과 달리 제1 부분(122a)으로부터 돌출되는 부분을 구비하지 않는다. 제2 애노드 전극(122)은 제1 방향(X축 방향)으로 연장된 게이트 라인(GL)과 중첩되며, 제2 방향(Y축 방향)으로 연장된 공통 전원 라인(VSSL) 또는 화소 전원 라인(VDDL)과는 중첩되지는 않는다. 이에 따라, 제2 애노드 전극(122)은 제1 부분(122a)에서 제2 방향(Y축 방향)으로 돌출되는 부분을 형성하게 되면, 비투과 영역(NTA)이 불필요하게 증가되며 투과 영역(TA)의 면적이 감소될 수 있다. 따라서, 제2 애노드 전극(122)은 제1 부분(122a)만으로 이루어지는 것이 바람직할 수 있다.

결과적으로, 제2 애노드 전극(122)은 제1 애노드 전극(121) 및 제3 애노드 전극(123) 보다 작은 면적을 가질 수 있다. 이에 따라, 제2 애노드 전극(122)이 구비된 제2 서브 화소(P2)는 제1 애노드 전극(121) 또는 제3 애노드 전극(123)이 구비된 제1 서브 화소(P1) 및 제3 서브 화소(P3) 보다 발광 면적이 작을 수 있다. 제2 서브 화소(P2)는 적색 광을 방출하는 적색 서브 화소일 수 있다. 일반적으로, 적색 서브 화소는 녹색 서브 화소 및 청색 서브 화소에 비해 소자의 수명이 우수하므로, 적색 서브 화소의 면적을 작게 형성하더라도 투명 표시 패널(110)의 수명이 감소되지 않을 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 애노드 전극(121) 및 제3 애노드 전극(123)이 제1 부분(121a, 123a), 제1 부분(121a, 123a)으로부터 제2 방향(Y축 방향)으로 돌출된 제2 부분(121b, 123b) 및 제3 부분(121c, 123c)을 포함할 수 있다.

이때, 제2 부분(121b, 123b) 및 제3 부분(121c, 123c)은 아래에 구비되고, 제2 방향(Y축 방향)으로 연장된 복수의 금속 라인들을 가릴 수 있다. 이때, 복수의 금속 라인들은 공통 전원 라인(VSSL) 또는 화소 전원 라인(VDDL)과 같은 전원 라인(PL), 데이터 라인들(DL1, DL2), 레퍼런스 라인들(REFL1, REFL2)을 포함할 수 있다. 데이터 라인들(DL1, DL2), 레퍼런스 라인들(REFL1, REFL2)은 도 7에 도시된 바와 같이 동일한 층에서 서로 이격 배치될 수 있다. 일 예로, 데이터 라인들(DL1, DL2), 레퍼런스 라인들(REFL1, REFL2)은 구동 트랜지스터(T)의 소스 전극(SE), 드레인 전극(DE)과 동일한 층에서 이격 배치될 수 있다. 공통 전원 라인(VSSL) 또는 화소 전원 라인(VDDL)은 애노드 보조 전극(115)과 동일한 층에 배치될 수 있다.

이러한 복수의 금속 라인들이 나란하게 이격 배치되는 경우, 복수의 금속 라인들 사이로 슬릿, 구체적으로 기다란 선형 또는 직사각형이 형성될 수 있다. 외광이 슬릿을 통과하는 경우, 회절 현상이 발생될 수 있다.

회절 현상은 평면파인 광이 슬릿을 통과함에 따라 구면파들로 변경되고, 구면파들에서 간섭 현상이 발생될 수 있다. 따라서, 구면파들에서 보강 간섭과 상쇄 간섭이 발생됨에 따라, 슬릿을 통과한 외광은 불규칙한 광의 세기를 가질 수 있다. 이에 따라, 투명 표시 패널(110)은 반대편에 위치하는 사물 또는 이미지의 선명도가 감소될 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 애노드 전극(121) 및 제3 애노드 전극(123)에 제1 부분(121a, 123a)으로부터 제2 방향(Y축 방향)으로 돌출된 제2 부분(121b, 123b) 및 제3 부분(121c, 123c)을 형성함으로써, 제1 애노드 전극(121) 및 제3 애노드 전극(123) 아래에 구비된 복수의 금속 라인들을 최대한 가릴 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 금속 라인들에 의해 회절 현상이 발생되는 것을 방지할 수 있다.

더 나아가, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 애노드 전극(121) 및 제3 애노드 전극(123)에 제2 부분(121b, 123b) 및 제3 부분(121c, 123c)을 형성함으로써, 발광 영역(EA)의 면적을 증가시킬 수 있다.

또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 애노드 전극(121) 및 제3 애노드 전극(123) 각각의 제2 부분(121b, 123b) 및 제3 부분(121c, 123c)이 복수의 금속 라인들을 가릴 수 있는 최소한의 폭(WA2, WA3)을 가질 수 있다.

일 실시예에 있어서, 제1 애노드 전극(121) 및 제3 애노드 전극(123) 각각의 제2 부분(121b, 123b) 및 제3 부분(121c, 123c)은 도 7에 도시된 바와 같이 끝단이 아래에 구비된 복수의 신호 라인들 중 최외곽에 배치된 라인의 끝단과 평면에서의 위치가 동일할 수 있다. 이때, 복수의 신호 라인들은 공통 전원 라인(VSSL)과 화소 전원 라인(VDDL)과 같은 전원 라인(PL), 데이터 라인들(DL1, DL2), 레퍼런스 라인(REFL1, REFL2)을 포함할 수 있다.

일 예로, 제1 애노드 전극(121) 및 제3 애노드 전극(123) 각각의 제2 부분(121b, 123b) 및 제3 부분(121c, 123c)은 도 7에 도시된 바와 같이 일측 끝단이 최외곽에 배치된 제1 데이터 라인(D1)의 끝단과 평면에서의 위치가 동일할 수 있다. 그리고, 제1 애노드 전극(121) 및 제3 애노드 전극(123) 각각의 제2 부분(121b, 123b) 및 제3 부분(121c, 123c)은 도 7에 도시된 바와 같이 타측 끝단이 최외곽에 배치된 제2 데이터 라인(D2)의 끝단과 평면에서의 위치가 동일할 수 있다.

또한, 제1 애노드 전극(121), 제2 애노드 전극(122) 및 제3 애노드 전극(123) 각각의 제1 부분(121a, 122a, 123a)은 투과 영역(TA)들 사이의 폭이 복수의 금속 라인들을 가릴 수 있는 최소한의 크기를 가질 수 있다.

구체적으로, 제1 애노드 전극(121), 제2 애노드 전극(122) 및 제3 애노드 전극(123) 각각의 제1 부분(121a, 122a, 123a)은 아래에 복수의 회로 소자들이 구비될 수 있다. 복수의 회로 소자들 각각은 구동 트랜지스터(T)의 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE), 애노드 보조 전극(115) 중 어느 하나와 동일한 층에서 연장된 복수의 신호 라인들(SL)을 포함할 수 있다. 제1 애노드 전극(121), 제2 애노드 전극(122) 및 제3 애노드 전극(123) 각각의 제1 부분(121a, 122a, 123a)은 도 6에 도시된 바와 같이 끝단이 아래에 구비된 복수의 신호 라인들(SL) 중 최외곽에 배치된 라인의 끝단과 평면에서의 위치가 동일할 수 있다.이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과 영역(TA)의 면적을 최대로 확보할 수 있으며, 투과율을 향상시킬 수 있다.

이러한 제1 애노드 전극(121), 제2 애노드 전극(122) 및 제3 애노드 전극(123) 각각은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다.

뱅크(125)는 제2 평탄화막(PLN2) 상에 구비될 수 있다. 또한, 뱅크(125)은 애노드 전극들(120) 사이에 구비될 수 있다. 구체적으로, 뱅크(125)는 제1 방향(X축 방향)으로 인접하게 배치된 제1 애노드 전극(121), 제2 애노드 전극(122) 및 제3 애노드 전극(123) 사이에 구비될 수 있다. 또한, 뱅크(125)는 공통 전원 라인(VSSL) 상에서 제2 방향(Y축 방향)을 따라 배치된 복수의 제1 애노드 전극들(121) 사이에 구비될 수 있다. 또한, 뱅크(125)는 화소 전원 라인(VDDL) 상에서 제2 방향(Y축 방향)을 따라 배치된 복수의 제3 애노드 전극들(123) 사이에 구비될 수 있다.

그리고 뱅크(125)는 제1 애노드 전극(121), 제2 애노드 전극(122) 및 제3 애노드 전극(123) 각각의 가장자리를 덮고 제1 애노드 전극(121), 제2 애노드 전극(122) 및 제3 애노드 전극(123) 각각의 일부가 노출되도록 형성될 수 있다. 이에 따라, 뱅크(125)는 제1 애노드 전극(121), 제2 애노드 전극(122) 및 제3 애노드 전극(123) 각각의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 발생하는 것을 방지할 수 있다. 뱅크(125)는 비투과 영역(NTA)에만 구비되고, 투과 영역(TA)에는 구비되지 않을 수 있다.

뱅크(125)는 서브 화소(P1, P2, P3)들 각각의 발광 영역(EA1, EA2, EA3)을 정의할 수 있다. 서브 화소(P1, P2, P3)들 각각의 발광 영역(EA1, EA2, EA3)은 애노드 전극(120), 발광층(130), 및 캐소드 전극(140)이 순차적으로 적층되어 애노드 전극(120)으로부터의 정공과 캐소드 전극(140)으로부터의 전자가 발광층(130)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 뱅크(125)가 형성되지 않고 애노드 전극(120)이 노출된 영역이 발광 영역(EA)이 되고, 나머지 영역이 비발광 영역(NEA)이 될 수 있다.

뱅크(125)는 비투과 영역(NTA)에만 구비되고, 투과 영역(TA)에 구비되지 않을 수 있다. 뱅크(125)는 물질의 특성으로 인해서 누르스름한 색을 가질 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과 영역(TA)에 뱅크(125)를 형성하지 않음으로써, 투과 영역(TA)에서 옐로위시(Yellowish) 현상이 발생하는 것을 방지할 수 있다.

한편, 뱅크(125)는 애노드 전극(120)과 제1 기판(111) 사이에 구비된 적어도 하나의 절연막과 끝단이 상이할 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(125)은 뱅크(125)를 비투과 영역(NTA)에만 형성하고, 투과 영역(TA)에 형성하지 않을 수 있다. 또한, 본 발명의 일 실시예에 따른 투명 표시 패널(125)은 애노드 전극(120)과 제1 기판(111) 사이에 구비된 절연막들 중 적어도 하나의 절연막을 비투과 영역(NTA)에만 형성하고, 투과 영역(TA)에 형성하지 않을 수 있다. 상기 적어도 하나의 절연막은 게이트 절연막(GI), 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2) 중 적어도 하나를 포함할 수 있다.

투과 영역(TA)과 뱅크(125)의 끝단 사이의 거리(d2)는 투과 영역(TA)과 적어도 하나의 절연막, 예컨대, 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)의 끝단 사이의 거리(d1) 보다 클 수 있다. 즉, 적어도 하나의 절연막의 끝단이 뱅크(125)의 끝단 보다 투과 영역(TA)에 가깝게 형성될 수 있다.

뱅크(125)는 공정 오차로 인하여 투과 영역(TA)과 일부 중첩될 수도 있다. 뱅크(125)가 누르스름한 색을 가지므로, 투명 표시 패널(110)은 뱅크(125)가 구비된 투과 영역(TA)에서 옐로위시(Yellowish)한 색이 나타날 수 있으며, 사용자가 이를 인지할 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 공정 오차가 발생하더라도 뱅크(125)가 투과 영역(TA)에 중첩되지 않도록, 투과 영역(TA)과 뱅크(125) 끝단 간의 거리(d2)를 충분하게 형성할 수 있다.

한편, 애노드 전극(120)과 제1 기판(111) 사이에 구비된 적어도 하나의 절연막은 비투과 영역(NTA)에 구비된 회로 소자들, 예컨대, 구동 트랜지스터(T)을 보호하기 위하여 충분한 면적을 가질 수 있다. 상기 적어도 하나의 절연막은 회로 소자들이 형성된 영역을 덮도록 형성될 수 있다. 더 나아가, 상기 적어도 하나의 절연막은 회로 소자들의 신뢰성 향상을 위하여 끝단이 구동 트랜지스터(T)가 형성된 영역에서 충분한 거리로 이격된 위치에 형성될 수 있다. 이에 따라, 투과 영역(TA)과 적어도 하나의 절연막의 끝단 사이의 거리(d1)가 투과 영역(TA)과 뱅크(125)의 끝단 사이의 거리(d2) 보다 작을 수 있다.

한편, 도 7에서는 투과 영역(TA)과 적어도 하나의 절연막의 끝단 사이의 거리(d1)가 0보다 크게 도시하고 있으나, 반드시 이에 한정되지는 않는다. 투과 영역(TA)과 적어도 하나의 절연막의 끝단 사이의 거리(d1)가 0이 될 수도 있다.

한편, 애노드 전극(120)과 제1 기판(111) 사이에 구비된 적어도 하나의 절연막이 복수개인 경우, 복수의 절연막들은 도 7에 도시된 바와 같이 끝단이 모두 동일할 수 있으나, 반드시 이에 한정되지는 않는다.

복수의 절연막들은 끝단이 모두 상이할 수도 있다. 일 예로, 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)는 투과 영역(TA)에 구비되지 않을 수 있다. 이러한 경우, 투과 영역(TA)과 제1 층간 절연막(ILD1) 끝단 사이의 거리가 투과 영역(TA)과 제2 층간 절연막(ILD2) 끝단 사이의 거리 보다 작을 수 있다. 즉, 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)은 계단식 적층 구조를 가질 수 있다. 이러한 계단식 적층 구조는 단차를 완화시킬 수 있으며, 이에 따라, 상부에 형성되는 제1 평탄화막(PLN1)에서 계면 들뜸이 발생하는 것을 방지할 수 있다.

이러한 뱅크(125)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.

유기 발광층(130)은 애노드 전극(120) 상에 구비될 수 있다. 유기 발광층(130)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 애노드 전극(120)과 캐소드 전극(140)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 발광하게 된다.

유기 발광층(130)은 발광층이 도 5에 도시된 바와 같이 서브 화소(P1, P2, P3) 별로 형성될 수 있다. 일 예로, 제1 서브 화소(P1)에는 녹색 광을 방출하는 녹색 발광층(131)이 형성되고, 제2 서브 화소(P2)에는 적색 광을 방출하는 적색 발광층(132)이 형성되고, 제3 서브 화소(P3)에는 청색 광을 방출하는 청색 발광층(133)이 형성될 수 있다. 이러한 경우, 유기 발광층(130)의 발광층은 투과 영역(TA)에 형성되지 않는다.

캐소드 전극(140)은 유기 발광층(130) 및 뱅크(125) 상에 구비될 수 있다. 캐소드 전극(140)은 발광 영역(EA)을 포함하는 비투과 영역(NTA)뿐만 아니라 투과 영역(TA)에도 구비될 수 있으나, 반드시 이에 한정되지는 않는다. 캐소드 전극(140)은 발광 영역(EA)을 포함하는 비투과 영역(NTA)에만 구비되고, 투과율 향상을 위하여 투과 영역(TA)에 구비되지 않을 수도 있다.

이러한 캐소드 전극(140)은 서브 화소(P1, P2, P3)들에 공통적으로 형성되어 동일한 전압을 인가하는 공통층일 수 있다. 캐소드 전극(140)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 캐소드 전극(140)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.

발광소자들 상에는 봉지막(150)이 구비될 수 있다. 봉지막(150)은 캐소드 전극(140) 상에서 캐소드 전극(140)을 덮도록 형성될 수 있다. 봉지막(150)은 유기 발광층(130)과 캐소드 전극(140)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위하여, 봉지막(150)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.

한편, 도 5에 도시하고 있지 않지만, 캐소드 전극(140)과 봉지막(150) 사이에 캡핑층(Capping Layer)이 추가로 형성될 수도 있다.

봉지막(150) 상에는 컬러필터층(170)이 구비될 수 있다. 컬러필터층(170)은 제1 기판(111)과 마주보는 제2 기판(112)의 일면 상에 구비될 수 있다. 이러한 경우, 봉지막(150)이 구비된 제1 기판(111)과 컬러필터층(170)이 구비된 제2 기판(112)은 별도의 접착층(160)에 의하여 합착될 수 있다. 이때, 접착층(160)은 투명한 접착 레진층(optically clear resin layer, OCR) 또는 투명한 접착 레진 필름(optically clear adhesive film, OCA)일 수 있다.

컬러필터층(170)은 서브 화소들(P1, P2, P3) 별로 패턴 형성될 수 있다. 구체적으로, 컬러필터층(170)은 제1 컬러필터(CF1), 제2 컬러필터(CF2) 및 제3 컬러필터(CF3)을 포함할 수 있다. 제1 컬러필터(CF1)는 제1 서브 화소(P1)의 발광 영역(EA1)에 대응되도록 배치될 수 있으며, 녹색 광을 투과시키는 녹색 컬러필터일 수 있다. 제2 컬러필터(CF2)는 제2 서브 화소(P2)의 발광 영역(EA2)에 대응되도록 배치될 수 있으며, 적색 광을 투과시키는 적색 컬러필터일 수 있다. 제3 컬러필터(CF3)는 제3 서브 화소(P3)의 발광 영역(EA3)에 대응되도록 배치될 수 있으며, 청색 광을 투과시키는 청색 컬러필터일 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 편광판을 사용하지 않고, 제2 기판(112)에 컬러필터층(170)을 형성하는 것을 특징으로 한다. 투명 표시 패널(110)에 편광판을 부착하게 되면, 편광판에 의하여 투명 표시 패널(110)의 투과율이 감소하게 된다. 한편, 투명 표시 패널(110)에 편광판을 부착하지 않으면, 외부로부터 입사된 광이 전극들에 반사되는 문제가 발생한다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 편광판을 부착하지 않음으로써 투과율이 감소되는 것을 방지할 수 있다. 또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 기판(112)에 컬러필터층(170)를 형성함으로써, 외부로부터 입사된 광의 일부를 컬러필터층(170)이 흡수하여 전극들에 반사되는 것을 방지할 수 있다. 즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과율을 감소시키지 않으면서 외광 반사율을 줄일 수 있다.

한편, 컬러필터들(CF1, CF2, CF3) 사이에는 블랙 매트릭스(BM)이 구비될 수 있다. 블랙 매트릭스(BM)은 서브 화소들(P1, P2, P3) 사이에 구비되어, 인접한 서브 화소들(P1, P2, P3) 간에 혼색이 발생하는 것을 방지할 수 있다. 또한, 블랙 매트릭스(BM)는 외부로부터 입사되는 광이 서브 화소들(P1, P2, P3) 사이에 구비된 복수의 배선들, 예컨대, 게이트 라인들, 데이터 라인들, 화소 전원 라인들, 공통 전원 라인들, 레퍼런스 라인들 등에 반사되는 것을 방지할 수 있다.

이러한 블랙 매트릭스(BM)는 광을 흡수하는 물질, 예컨대, 가시광선 파장대의 광을 모두 흡수하는 블랙 염료(black dye)를 포함할 수 있다.

컬러필터층(170)은 표시 영역(DA) 내에서 비투과 영역(NTA)를 정의할 수 있다. 구체적으로, 컬러필터들(CF1, CF2, CF3) 및 블랙 매트릭스(BM)이 구비된 영역이 비투과 영역(NTA)이 되고, 나머지 영역이 투과 영역(TA)이 될 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 도 9a 내지 도 9e에 도시된 바와 같이 투과 영역(TA)이 모서리가 둥근 다각형상을 가질 수 있다. 구체적으로, 투과 영역(TA)은 복수의 제2 곡선부들(CV2)이 구비될 수 있다.

투과 영역(TA)에 구비된 복수의 제2 곡선부들(CV2) 각각은 제1 및 제3 애노드 전극(121, 123)에 구비된 복수의 제1 곡선부들(CV1)과 대응되는 형태를 가질 수 있으나, 반드시 이에 한정되지는 않는다. 복수의 제2 곡선부들(CV2)의 형태는 컬러필터층(170)에 의하여 결정될 수 있으므로, 제1 및 제3 애노드 전극(121, 123)에 구비된 복수의 제1 곡선부들(CV1)과 반드시 동일하지는 않는다. 투과 영역(TA)에 구비된 복수의 제2 곡선부들(CV2) 및 제1 및 제3 애노드 전극(121, 123)에 구비된 복수의 제1 곡선부들(CV1)은 동일한 곡률을 가질 수 있고, 서로 다른 곡률을 가질 수도 있다.

한편, 비투과 영역(NTA)은 제1 방향(X축 방향)으로 길게 연장된 선형 또는 직사각형, 또는 제2 방향(Y축 방향)으로 길게 연장된 선형 또는 직사각형을 가질 수 있다. 그리고, 선형(또는 직사각형)을 가진 복수의 비투과 영역(NTA)들이 소정의 간격을 가지고 평행하게 배치될 수 있다.

투과 영역(TA)은 일정한 간격으로 이격된 복수의 비투과 영역(NTA)들 사이에 배치될 수 있다. 이러한 경우, 투과 영역(TA)은 선형(또는 직사각형)의 비투과 영역(NTA) 사이에서 주기성을 가진 슬릿이 될 수 있다. 외부로부터 입사된 광은 주기적인 슬릿들을 통과하게 되면, 주기적인 형태의 회절을 일으킬 수 있다.

구체적으로, 투과 영역(TA)은 제1 방향(X축 방향)으로 길게 연장된 선형(또는 직사각형)의 비투과 영역들(NTA) 사이에 구비되고, 제2 방향(Y축 방향)으로 길게 연장된 선형(또는 직사각형)의 비투과 영역들(NTA) 사이에 구비될 수 있다. 즉, 투과 영역(TA)은 직사각형을 가질 수 있다.

이러한 경우, 외부로부터 입사된 광은 제1 방향(X축 방향) 및 제2 방향(Y축 방향) 각각에서 주기적인 형태의 회절을 일으킬 수 있다. 이에 따라, 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 직교하는 회절 무늬가 형성될 수 있다. 이러한 회절 무늬는 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로만 광이 집중되고 불규칙한 광의 세기를 가질 수 있다. 이로 인하여, 투명 표시 패널(110)은 반대편에 위치하는 사물 또는 이미지의 선명도가 감소될 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과 영역(TA)에 제2 곡선부(CV2)를 형성함으로써, 특정 방향으로 광이 집중되는 것을 완화시킬 수 있다.

투과 영역(TA)은 도 9a에 도시된 바와 같이 사각 형상을 가지며, 4개의 모서리들에 제2 곡선부(CV2)가 구비될 수 있다. 투과 영역(TA)은 4개의 모서리들이 곡선으로 이루어진 제2 곡선부(CV2)가 구비되고, 제2 곡선부들(CV2)을 연결하는 4개의 직선부들(ST)을 포함할 수 있다. 4개의 직선부들(ST)은 마주보는 직선부(ST)와 평행하게 배치될 수 있다. 외광이 직선부들(ST)을 통과하면, 특정 방향, 예컨대, 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로만 광이 집중되면서 직교하는 회절 무늬가 형성될 수 있다. 반면, 4개의 제2 곡선부들(CV2)은 마주보는 제2 곡선부(CV2)와 평행하지 않는다. 외광이 제2 곡선부(CV2)를 통과하면, 특정 방향으로 광이 집중되지 않으며 제2 곡선부(CV2)를 따라 회절 무늬가 형성될 수 있다. 결과적으로, 투명 표시 패널(110)은 제2 곡선부(CV2)를 이용하여 특정 방향으로 광이 집중되는 것을 완화시킬 수 있다.

한편, 투과 영역(TA)은 도 9b와 같이 4개의 직선부들(ST) 각각의 길이를 줄이고, 4개의 제2 곡선부(CV2)들 각각의 길이를 길게 형성함으로써, 가장자리에서 제2 곡선부들(CV2)이 차지하는 비율을 증가시킬 수 있다. 또는, 투과 영역(TA)은 도 9c와 같이 4개 보다 많은 제2 곡선부(CV2)들을 구비하여 가장자리에서 제2 곡선부들(CV2)이 차지하는 비율을 증가시킬 수 있다.

도 9b 및 도 9c에 도시된 투과 영역(TA)은 도 9a에 도시된 투과 영역(TA) 보다 회절을 완화시킬 수 있으나, 투과 영역(TA)의 면적이 줄어든다는 단점이 있다. 제2 곡선부(CV2)와 직선부(ST)의 길이는 투과 영역(TA)의 투과율을 고려하여 결정될 수 있다.

한편, 투과 영역(TA)은 도 9d와 같이 사선 방향으로 배치될 수도 있다. 투과 영역(TA)들이 제1 방향 또는 제2 방향을 따라 나란하게 배치되면, 제1 방향의 회절 무늬 및 제2 방향의 회절 무늬가 길게 형성될 수 있다. 또한, 투과 영역(TA)들 각각의 광이 중첩되면서 광의 세기가 더욱 강해질 수 있다. 투과 영역(TA)을 사선 방향으로 배치함으로써, 길고 선명한 회절 무늬가 형성되는 것을 방지할 수 있다.

또한, 투과 영역(TA)의 제2 곡선부(CV2)는 도 9a 내지 도 9d에 도시된 바와 같이 곡선으로 이루어질 수 있으나, 반드시 이에 한정되지 않는다. 투과 영역(TA)의 제2 곡선부(CV2)는 도 9e와 같이 복수의 사선들로 이루어질 수도 있다.

다시 도 2를 참조하면, 비표시 영역(NDA)은 패드(PAD)들이 배치된 패드 영역(PA) 및 적어도 하나의 게이트 구동부(205)가 구비될 수 있다.

구체적으로, 비표시 영역(NDA)은 패드들(PAD)이 배치된 제1 비표시 영역(NDA1), 표시 영역(DA)을 사이에 두고 제1 비표시 영역(NDA1)과 나란하게 배치된 제2 비표시 영역(NDA2), 제1 비표시 영역(NDA1)과 제2 비표시 영역(NDA2)을 연결하는 제3 비표시 영역(NDA3) 및 제4 비표시 영역(NDA4)를 포함할 수 있다.

게이트 구동부(205)는 게이트 라인들(GL)에 접속되어 게이트 신호들을 공급한다. 이러한 게이트 구동부(205)는 게이트 드라이브 인 패널(gate driver in panel, GIP) 방식으로 제3 비표시 영역(NDA3) 및 제4 비표시 영역(NDA4) 중 적어도 하나에 배치될 수 있다. 일 예로, 도 2에 도시된 바와 같이 게이트 구동부(205)는 제3 비표시 영역(NDA3)에 형성되고, 다른 하나의 게이트 구동부(205)는 제4 비표시 영역(NDA4)에 형성될 수 있으나, 반드시 이에 한정되지는 않는다. 게이트 구동부(205)는 제3 비표시 영역(NDA3) 및 제4 비표시 영역(NDA4) 중 어느 하나에만 형성될 수도 있다.

패드(PAD)들은 제1 패드(VDDP), 제2 패드(VSSP), 제3 패드(VREFP) 및 제4 패드(DP)를 포함할 수 있으며, 제1 비표시 영역(NDA1) 내에 구비될 수 있다. 즉, 제1 비표시 영역(NDA1)은 패드 영역(PA)을 포함할 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 비표시 영역(NDA), 특히, 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)에 복수의 회로들과 복수의 금속 라인들이 배치될 수 있다. 복수의 회로들은 제1 비표시 영역(NDA1)에 배치된 정전기 방지 회로들(electrostatic discharge) 및 멀티플렉스 회로들(multiplex)을 포함할 수 있다.

일 예로, 정전기 방지 회로들은 투명 표시 패널(110)로 정전기가 유입되거나 발생되는 것을 방지하기 위한 회로일 수 있다. 이러한 정전기 방지 회로들은 제1 비표시 영역(NDA1)에 배치될 수 있다. 구체적으로, 정전기 방지 회로들은 도 5에 도시된 바와 같이 제1 비표시 영역(NDA1)에 구비된 레퍼런스 라인(VREF1)과 공통 전원 라인(VSS1) 사이의 영역(ESDA)에 배치될 수 있다.

일 예로, 멀티플렉스 회로들 각각은 복수의 데이터 라인들을 시분할 구동하기 위한 회로일 수 있다. 이러한 멀티플렉스 회로들은 제1 비표시 영역(NDA1)에 배치될 수 있다. 구체적으로, 멀티플렉스 회로들은 도 5에 도시된 바와 같이 제1 비표시 영역(NDA1)에 구비된 공통 전원 라인(VSS1)과 표시 영역(DA) 사이의 영역(MUXA)에 배치될 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 표시 영역(DA)에 구비된 서브 화소들(P1, P2, P3)과 연결된 복수의 신호 라인들을 포함할 수 있다. 일 예로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소 전원 라인(VDD), 공통 전원 라인(VSS) 및 레퍼런스 라인(VREF)를 포함할 수 있다.

화소 전원 라인(VDD)은 표시 영역(DA)에 구비된 서브 화소들(P1, P2, P3) 각각의 구동 트랜지스터(T)에 제1 전원을 공급할 수 있다.

이를 위하여, 화소 전원 라인(VDD)은 제1 비표시 영역(NDA1)에 구비된 제1 화소 전원 라인(VDD1), 제2 비표시 영역(NDA2)에 구비된 제2 화소 전원 라인(VDD2), 및 제1 화소 전원 라인(VDD1)과 제2 화소 전원 라인(VDD2)을 연결하는 복수의 제3 화소 전원 라인들(VDDL)을 포함할 수 있다.

공통 전원 라인(VSS)은 표시 영역(DA)에 구비된 서브 화소들(P1, P2, P3)의 캐소드 전극(140)에 제2 전원을 공급할 수 있다. 이때, 제2 전원은 서브 화소들(P1, P2, P3)에 공통적으로 공급하는 공통 전원일 수 있다.

이를 위하여, 공통 전원 라인(VSS)은 제1 비표시 영역(NDA1)에 구비된 제1 공통 전원 라인(VSS1), 제2 비표시 영역(NDA2)에 구비된 제2 공통 전원 라인(VSS2), 및 제1 공통 전원 라인(VSS1)과 제2 공통 전원 라인(VSS2)을 연결하는 복수의 제3 공통 전원 라인들(VSSL)을 포함할 수 있다.

레퍼런스 라인(VREF)은 표시 영역(DA)에 구비된 서브 화소들(P1, P2, P3) 각각의 구동 트랜지스터(T)에 초기화 전압(또는 센싱 전압)을 공급할 수 있다.

이를 위하여, 레퍼런스 라인(VREF)은 제1 비표시 영역(NDA1)에 구비된 제1 레퍼런스 라인(VREF1) 및 표시 영역(DA)에 배치된 복수의 제2 레퍼런스 라인들(VREFL)을 포함할 수 있다.

이하에서는 도 10 내지 도 13을 참조하여 제1 비표시 영역(NDA1)에 구비된 제1 화소 전원 라인(VDD1), 제1 공통 전원 라인(VSS1) 및 제1 레퍼런스 라인(VREF1)에 대해서 보다 구체적으로 설명하도록 한다.

도 10은 도 2의 B영역을 확대한 확대도이고, 도 11는 도 10의 III-III의 일 예를 보여주는 단면도이고, 도 12은 도 10의 IV-IV의 일 예를 보여주는 단면도이며, 도 13은 도 10의 V-V의 일 예를 보여주는 단면도이다.

제1 비표시 영역(NDA1)에는 도 10에 도시된 바와 같이 제1 패드(VDDP), 제2 패드(VSSP), 제3 패드(VREFP) 및 제4 패드(DP)를 포함하는 패드들(PAD), 제1 화소 전원 라인(VDD1), 제1 공통 전원 라인(VSS1), 제1 레퍼런스 라인(VREF1), 제3 화소 전원 라인들(VDDL) 및 제3 공통 전원 라인들(VSSL)이 구비될 수 있다.

도 2, 도 10 및 도 11을 참조하면, 제1 화소 전원 라인(VDD1)은 제1 비표시 영역(NDA1), 구체적으로, 패드 영역(PA)과 표시 영역(DA) 사이에서 제1 방향(X축 방향)으로 연장되도록 구비될 수 있다. 제1 화소 전원 라인(VDD1)은 제1 비표시 영역(NDA1)에서 제1 패드(VDDP)와 연결되고, 제1 패드(VDDP)로부터 제1 전원을 공급 받을 수 있다. 제1 패드(VDDP)는 제2 방향(Y축 방향)으로 연장되어, 제1 화소 전원 라인(VDD1)와 연결될 수 있다. 일 예로, 제1 화소 전원 라인(VDD1)과 제1 패드(VDDP)는 도 11에 도시된 바와 같이 동일층에 구비될 수 있으며, 이격되지 않고 서로 연결될 수 있다.

또한, 제1 화소 전원 라인(VDD1)은 표시 영역(DA)에 배치된 복수의 제3 화소 전원 라인들(VDDL)과 연결되고, 복수의 제3 화소 전원 라인들(VDDL)을 통해 서브 화소들(P1, P2, P3) 각각의 구동 트랜지스터(T)에 제1 전원을 공급할 수 있다.

이러한 제1 화소 전원 라인(VDD1)은 복수의 금속층들로 이루어질 수 있다. 일 예로, 제1 화소 전원 라인(VDD1)은 도 11에 도시된 바와 같이 제1 금속층(VDD1-1) 및 제1 금속층(VDD1-1) 상에 구비된 제2 금속층(VDD1-2)을 포함할 수 있다. 제1 금속층(VDD1-1) 및 제2 금속층(VDD1-2)은 서로 중첩되며, 제4 컨택홀(CH4)을 통해 서로 접속될 수 있다.

이때, 제1 화소 전원 라인(VDD1)의 제1 금속층(VDD1-1)은 표시 영역(DA)에 구비된 구동 트랜지스터(T)의 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 구비될 수 있다. 제1 금속층(VDD1-1)은 구동 트랜지스터(T)의 소스 전극(SE) 및 드레인 전극(DE)과 동시에 동일한 물질로 구비될 수 있다.

제1 화소 전원 라인(VDD1)의 제2 금속층(VDD1-2)은 표시 영역(DA)에 구비된 애노드 보조 전극(115)과 동일한 층에 구비될 수 있다. 제2 금속층(VDD1-2)은 애노드 보조 전극(115)과 동시에 동일한 물질로 구비될 수 있다. 이러한 경우, 제1 화소 전원 라인(VDD1)의 제2 금속층(VDD1-2)은 제1 평탄화막(PLN1)을 관통하는 복수의 제5 컨택홀들(CH5)을 통해 제1 금속층(VDD1-1)에 접속될 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 비표시 영역(NDA1)에 구비되는 제1 화소 전원 라인(VDD1)을 이중층으로 구비함으로써, 제1 화소 전원 라인(VDD1)의 총 면적을 증가시키고, 이에 따라, 제1 화소 전원 라인(VDD1)의 저항을 감소시킬 수 있다.

또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소 전원 라인(VDD1)의 제2 금속층(VDD1-2)을 복수의 제5 컨택홀들(CH5)을 통해 제1 화소 전원 라인(VDD1)의 제1 금속층(VDD1-1)에 접속시킴으로써, 제1 금속층(VDD1-1)과 제2 금속층(VDD1-2)이 안정적으로 접속될 수 있도록 한다.

한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소 전원 라인(VDD1)의 제1 금속층(VDD1-1)과 제2 금속층(VDD1-2)을 전면 컨택시키지 않는다. 제1 금속층(VDD1-1)과 제2 금속층(VDD1-2)을 전면 컨택시키는 경우, 제2 금속층(VDD1-2) 상에 제2 평탄화막(PLN2)을 증착하더라도 제1 금속층(VDD1-1)과 제2 금속층(VDD1-2)이 컨택되는 영역에서 상면이 평탄화되지 않고 제1 기판(111)을 향해 오목하게 형성될 수 있다. 이에 따라, 제1 화소 전원 라인(VDD1)의 제1 금속층(VDD1-1) 및 제2 금속층(VDD1-2)의 상부에 형성되는 막들, 예컨대, 제2 공통 전원 연결 전극(185), 캐소드 전극(140), 봉지막(150) 등이 안정적으로 증착되지 못하는 문제가 발생할 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소 전원 라인(VDD1)의 제1 금속층(VDD1-1)과 제2 금속층(VDD1-2)을 전면 컨택시키지 않고 복수의 제5 컨택홀들(CH5)을 통해 컨택시킬 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 금속층(VDD1-2) 상에 제2 평탄화막(PLN2)을 형성하면 제1 금속층(VDD1-1)과 제2 금속층(VDD1-2)이 컨택되는 영역에서도 평탄한 상면을 제공할 수 있다. 따라서, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소 전원 라인(VDD1)의 제1 금속층(VDD1-1) 및 제2 금속층(VDD1-2)의 상부에 형성되는 막들, 예컨대, 제2 공통 전원 연결 전극(185), 캐소드 전극(140), 봉지막(150) 등이 안정적으로 증착될 수 있다.

제2 화소 전원 라인(VDD2)은 제2 비표시 영역(NDA2)에서 제1 방향(X축 방향)으로 연장될 수 있다. 제2 화소 전원 라인(VDD2)은 제3 화소 전원 라인(VDDL)을 통해 제1 화소 전원 라인(VDD2)와 전기적으로 연결될 수 있다.

제2 화소 전원 라인(VDD2)은 제1 화소 전원 라인(VDD1)과 같이 복수의 층으로 이루어질 수 있다. 일 예로, 제2 화소 전원 라인(VDD2)는 제1 화소 전원 라인(VDD1)과 같이 제1 금속층 및 제1 금속층 상에 구비된 제2 금속층으로 이루어질 수 있다.

제3 화소 전원 라인(VDDL)은 표시 영역(DA)에서 투과 영역(TA)들 사이에 구비되어, 서브 화소들(P1, P2, P3) 각각의 구동 트랜지스터(T)과 연결될 수 있다. 이러한 제3 화소 전원 라인(VDDL)은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 연장되어, 일단이 제1 화소 전원 라인(VDD1)과 연결될 수 있다.

이때, 제3 화소 전원 라인(VDDL)은 하나의 층으로 제1 화소 전원 라인(VDD1)과 연결될 수도 있으나, 도 11에 도시된 바와 같이 복수의 층으로 제1 화소 전원 라인(VDD1)과 연결될 수도 있다.

일 예로, 제3 화소 전원 라인(VDDL)은 제2 금속층(VDDL-2) 및 제2 금속층(VDDL-2) 아래에 구비된 제3 금속층(VDDL-3)을 포함할 수 있다. 제3 화소 전원 라인(VDDL)의 제2 금속층(VDDL-2)은 표시 영역(DA)에서 제1 비표시 영역(NDA1)으로 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 금속층(VDDL-2)은 표시 영역(DA)에 구비된 애노드 보조 전극(115)과 동일한 층에 구비될 수 있다. 제2 금속층(VDDL-2)은 애노드 보조 전극(115)과 동시에 동일한 물질로 구비될 수 있다.

제3 화소 전원 라인(VDDL)의 제3 금속층(VDDL-3)은 제1 비표시 영역(NDA1)에서 일단이 제3 화소 전원 라인(VDDL)의 제2 금속층(VDDL-2)에 접속되고, 타단이 제1 화소 전원 라인(VDDL)에 접속될 수 있다. 제3 금속층(VDDL-3)은 표시 영역(DA)에 구비된 구동 트랜지스터(T)의 게이트 전극(GE)과 동일한 층에 구비될 수 있다. 제3 금속층(VDDL-3)은 구동 트랜지스터(T)의 게이트 전극(GE)과 동시에 동일한 물질로 구비될 수 있다.

제3 화소 전원 라인(VDDL)의 제3 금속층(VDDL-3)은 일단에서 제1 금속층(VDDL-1)를 사이에 두고 제3 화소 전원 라인(VDDL)의 제2 금속층(VDDL-2)에 접속될 수 있다. 이러한 경우, 제3 화소 전원 라인(VDDL)의 제3 금속층(VDDL-3)은 제1 및 제2 층간 절연막(ILD1, ILD2)를 관통하는 제6 컨택홀(CH6)을 통해 제1 금속층(VDDL-1)에 접속될 수 있다. 제1 금속층(VDDL-1)은 제1 평탄화막(PLN1)을 관통하는 제7 컨택홀(CH7)을 통해 제3 화소 전원 라인(VDDL)의 제2 금속층(VDDL-2)에 접속될 수 있다. 이에 따라, 제3 화소 전원 라인(VDDL)의 제3 금속층(VDDL-3)은 제3 화소 전원 라인(VDDL)의 제2 금속층(VDDL-2)과 전기적으로 연결될 수 있다.

또한, 제3 화소 전원 라인(VDDL)의 제3 금속층(VDDL-3)은 타단에서 제1 및 제2 층간 절연막(ILD1, ILD2)를 관통하는 제8 컨택홀(CH8)을 통해 제1 화소 전원 라인(VDD1)의 제1 금속층(VDD1-1)에 접속될 수 있다.

한편, 제3 화소 전원 라인(VDDL)의 제3 금속층(VDDL-3)은 제2 금속층(VDDL-2)과 제1 화소 전원 라인(VDD) 사이에서 하나의 라인 패턴으로 형성될 수도 있으나, 반드시 이에 한정되지는 않는다. 제3 화소 전원 라인(VDDL)의 제3 금속층(VDDL-3)은 제2 금속층(VDDL-2)과 제1 화소 전원 라인(VDD) 사이에 구비된 복수의 라인 패턴들을 포함할 수도 있다. 이러한 경우, 제3 화소 전원 라인(VDDL)의 제3 금속층(VDDL-3)은 다른 층에 구비된 금속층, 예컨대, 제1 금속층(VDDL-1)을 통해 복수의 라인 패턴들이 전기적으로 연결될 수 있다.

도 2, 도 10 및 도 12을 참조하면, 제1 공통 전원 라인(VSS1)은 제1 비표시 영역(NDA1), 구체적으로, 제1 화소 전원 라인(VDD1)과 표시 영역(DA) 사이에서 제1 방향(X축 방향)으로 연장되도록 구비될 수 있다. 제1 공통 전원 라인(VSS1)은 제1 비표시 영역(NDA1)에서 제2 패드(VSSP)와 연결되고, 제2 패드(VSSP)로부터 제2 전원을 공급 받을 수 있다. 또한, 제1 공통 전원 라인(VSS1)은 표시 영역(DA)에 배치된 복수의 제3 공통 전원 라인들(VSSL)과 연결되고, 복수의 제3 공통 전원 라인들(VSSL)을 통해 서브 화소들(P1, P2, P3)의 캐소드 전극(140)에 제2 전원을 공급할 수 있다.

이러한 제1 공통 전원 라인(VSS1)은 복수의 금속층들로 이루어질 수 있다. 일 예로, 제1 공통 전원 라인(VSS1)은 도 12에 도시된 바와 같이 제1 금속층(VSS1-1) 및 제1 금속층(VSS1-1) 상에 구비된 제2 금속층(VSS1-2)을 포함할 수 있다. 제1 금속층(VSS1-1) 및 제2 금속층(VSS1-2)은 서로 중첩되며, 제5 컨택부(CT5)를 통해 서로 접속될 수 있다.

이때, 제1 공통 전원 라인(VSS1)의 제1 금속층(VSS1-1)은 표시 영역(DA)에 구비된 구동 트랜지스터(T)의 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 구비될 수 있다. 제1 금속층(VSS1-1)은 구동 트랜지스터(T)의 소스 전극(SE) 및 드레인 전극(DE)과 동시에 동일한 물질로 구비될 수 있다.

제1 공통 전원 라인(VSS1)의 제2 금속층(VSS1-2)은 표시 영역(DA)에 구비된 애노드 보조 전극(115)과 동일한 층에 구비될 수 있다. 제2 금속층(VSS1-2)은 애노드 보조 전극(115)과 동시에 동일한 물질로 구비될 수 있다.

이러한 경우, 제1 공통 전원 라인(VSS1)의 제2 금속층(VSS1-2)은 제1 평탄화막(PLN1)을 관통하는 제5 컨택부(CT5)을 통해 제1 금속층(VSS1-1)에 접속될 수 있다. 제5 컨택부(CT5)는 제1 평탄화막(PLN1)의 일부가 제거되고 제1 공통 전원 라인(VSS1)의 제1 금속층(VSS1-1)의 상면 일부를 노출시킬 수 있다. 이때, 제5 컨택부(CT5)는 제1 공통 전원 라인(VSS1)의 제1 금속층(VSS1-1)의 상면을 제1 방향(X축 방향)을 따라 길게 노출시킬 수 있다. 제1 공통 전원 라인(VSS1)의 제2 금속층(VSS1-2)은 제1 공통 전원 라인(VSS1)의 제1 금속층(VSS1-1)의 노출된 상면과 직접 접할 수 있다. 이를 통해, 제1 공통 전원 라인(VSS1)의 제2 금속층(VSS1-2)은 제1 공통 전원 라인(VSS1)의 제1 금속층(VSS1-1)과 넓은 컨택 면적을 가짐으로써, 안정적으로 접속될 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 비표시 영역(NDA1)에 구비되는 제1 공통 전원 라인(VSS1)을 이중층으로 구비함으로써, 제1 공통 전원 라인(VSS1)의 총 면적을 증가시키고, 이에 따라, 제1 공통 전원 라인(VSS1)의 저항을 감소시킬 수 있다.

한편, 제1 공통 전원 라인(VSS1)은 패드 영역(PA)에 구비된 제2 패드(VSSP)와 전기적으로 연결될 수 있다. 이때, 제1 공통 전원 라인(VSS1)과 제2 패드(VSSP) 사이에는 제1 화소 전원 라인(VDD1) 및 제1 레퍼런스 라인(VREF1)이 구비될 수 있다. 제1 공통 전원 라인(VSS1)이 제1 화소 전원 라인(VDD1) 및 제1 레퍼런스 라인(VREF1)과 동일한 층에 형성되는 경우, 제1 공통 전원 라인(VSS1)과 제2 패드(VSSP)는 동일층에서 일체로 형성될 수 없다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 서로 다른 층에 배치된 복수의 연결 전극들을 이용하여 제1 공통 전원 라인(VSS1)과 제2 패드(VSSP)를 전기적으로 연결시킬 수 있다.

구체적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 서로 다른 층에 배치된 제1 공통 전원 연결 전극(180) 및 제2 공통 전원 연결 전극(185)을 이용하여 제1 공통 전원 라인(VSS1)과 제2 패드(VSSP)를 전기적으로 연결시킬 수 있다.

제1 공통 전원 연결 전극(180)은 제1 비표시 영역(NDA1)에 구비된다. 그리고 제1 공통 전원 연결 전극(180)은 제1 공통 전원 라인(VSS1)과 제1 기판(111) 사이에 구비되어, 제1 공통 전원 라인(VSS1)과 제2 패드(VSSP)를 전기적으로 연결한다.

일 예로, 제1 공통 전원 연결 전극(180)은 표시 영역(DA)에 구비된 구동 트랜지스터(T)의 게이트 전극(GE)과 동일한 층에 구비될 수 있다. 또한, 제1 공통 전원 연결 전극(180)은 구동 트랜지스터(T)의 게이트 전극(GE)과 동시에 동일한 물질로 구비될 수 있다.

이러한 제1 공통 전원 연결 전극(180)은 일단이 제1 공통 전원 라인(VSS1)에 접속되고, 타단이 제2 패드(VSSP)에 접속될 수 있다. 구체적으로, 제1 공통 전원 연결 전극(180)은 일단에서 제1 및 제2 층간 절연막(ILD1, ILD2)를 관통하는 제9 컨택홀(CH9)을 통해 제1 공통 전원 라인(VSS1)의 제1 금속층(VSS1-1)에 접속될 수 있다. 또한, 제1 공통 전원 연결 전극(180)은 타단에서 제1 및 제2 층간 절연막(ILD1, ILD2)를 관통하는 제10 컨택홀(CH10)을 통해 제2 패드(VSSP)에 접속될 수 있다.

한편, 제1 공통 전원 연결 전극(180)은 제2 패드(VSSP)와 제1 공통 전원 라인(VSS1) 사이에서 하나의 전극으로 형성될 수도 있으나, 반드시 이에 한정되지는 않는다. 제1 공통 전원 연결 전극(180)은 복수의 전극들을 포함할 수도 있다.

일 예로, 제1 공통 전원 연결 전극(180)은 도 12에 도시된 바와 같이 하나의 제1 공통 전원 연결 전극(181), 다른 하나의 제1 공통 전원 연결 전극(182) 및 또 다른 하나의 제1 공통 전원 연결 전극(183)을 포함할 수 있다.

하나의 제1 공통 전원 연결 전극(181)은 제9 컨택홀(CH9)을 통해 제1 공통 전원 라인(VSS1)에 접속될 수 있고, 다른 하나의 제1 공통 전원 연결 전극(182)은 제10 컨택홀(CH10)을 통해 제2 패드(VSSP)에 접속될 수 있다. 하나의 제1 공통 전원 연결 전극(181) 및 다른 하나의 제1 공통 전원 연결 전극(182)은 구동 트랜지스터(T)의 게이트 전극(GE)과 동일한 층에 구비될 수 있다.

하나의 제1 공통 전원 연결 전극(181) 및 다른 하나의 제1 공통 전원 연결 전극(182)과 다른 층에 구비된 또 다른 하나의 제1 공통 전원 연결 전극(183)은 일단이 제11 컨택홀(CH11)을 통해 하나의 제1 공통 전원 연결 전극(181)에 접속되고, 타단이 제12 컨택홀(CH12)을 통해 다른 하나의 제1 공통 전원 연결 전극(182)에 접속될 수 있다. 이때, 또 다른 하나의 제1 공통 전원 연결 전극(183)은 구동 트랜지스터(T)의 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 구비될 수 있다.

제2 공통 전원 연결 전극(185)은 제1 비표시 영역(NDA1)에 구비되며, 제1 공통 전원 연결 전극(180)과 중첩될 수 있다. 그리고 제2 공통 전원 연결 전극(185)은 제1 공통 전원 라인(VSS1) 상에 구비되어, 제1 공통 전원 라인(VSS1)과 제2 패드(VSSP)를 전기적으로 연결한다.

일 예로, 제2 공통 전원 연결 전극(185)은 표시 영역(DA)에 구비된 발광 소자의 애노드 전극(120)과 동일한 층에 구비될 수 있다. 또한, 제2 공통 전원 연결 전극(185)은 발광 소자의 애노드 전극(120)과 동시에 동일한 물질로 구비될 수 있다.

이러한 제2 공통 전원 연결 전극(185)은 일단이 제1 공통 전원 라인(VSS1)에 접속되고, 타단이 제2 패드(VSSP)에 접속될 수 있다. 구체적으로, 제2 공통 전원 연결 전극(185)은 일단에서 제1 컨택부(CT1)를 통해 제1 공통 전원 라인(VSS1)의 제2 금속층(VSS1-2)에 접속될 수 있다. 제1 컨택부(CT1)는 제2 평탄화막(PLN2)의 일부가 제거되고 제1 공통 전원 라인(VSS1)의 제2 금속층(VSS1-2)의 상면 일부를 노출시킬 수 있다. 이때, 제1 컨택부(CT1)는 제1 공통 전원 라인(VSS1)의 제2 금속층(VSS1-2)의 상면을 제1 방향(X축 방향)을 따라 길게 노출시킬 수 있다. 제2 공통 전원 연결 전극(185)은 제1 공통 전원 라인(VSS1)의 노출된 상면과 직접 접할 수 있다. 이를 통해, 제2 공통 전원 연결 전극(185)은 제1 공통 전원 라인(VSS1)과 넓은 컨택 면적을 가짐으로써, 안정적으로 접속될 수 있다. 한편, 제1 컨택부(CT1)는 제5 컨택부(CT5)와 중첩되도록 형성될 수 있다.

제2 공통 전원 연결 전극(185)은 타단에서 제2 컨택부(CT2)를 통해 제2 패드(VSSP)에 접속될 수 있다. 제2 컨택부(CT2)는 제2 평탄화막(PLN2)의 일부가 제거되고 제2 패드(VSSP)의 상면 일부를 노출시킬 수 있다. 제2 패드(VSSP)는 도 2에 도시된 바와 같이 복수개의 패드부가 구비될 수 있다. 이때, 인접하게 배치된 2개의 패드부는 패드 연결 전극(PC)을 통해 서로 연결될 수 있다. 제2 컨택부(CT2)는 패드 연결 전극(PC)으로 연결된 제2 패드(VSSP)의 상면을 제1 방향(X축 방향)을 따라 길게 노출시킬 수 있다. 제2 공통 전원 연결 전극(185)은 제2 패드(VSSP)의 노출된 상면과 직접 접할 수 있다. 이를 통해, 제2 공통 전원 연결 전극(185)은 제2 패드(VSSP)와 넓은 컨택 면적을 가짐으로써, 안정적으로 접속될 수 있다.

또한, 제2 공통 전원 연결 전극(185)은 제1 비표시 영역(NDA1)에서 캐소드 컨택부(CCT)를 통해 캐소드 전극(140)과 전기적으로 연결될 수 있다. 캐소드 컨택부(CCT)는 뱅크(125)의 일부가 제거되고 제2 공통 전원 연결 전극(185)의 상면 일부를 노출시킬 수 있다. 캐소드 컨택부(CCT)는 제2 공통 전원 연결 전극(185)의 상면을 제1 방향(X축 방향)을 따라 길게 노출시킬 수 있다. 이를 통해, 제2 공통 전원 연결 전극(185)은 캐소드 전극(140)과 넓은 컨택 면적을 가짐으로써, 안정적으로 접속될 수 있다.

결과적으로, 제1 공통 전원 라인(VSS1)은 제2 공통 전원 연결 전극(185)을 통해 캐소드 전극(140)과 전기적으로 연결될 수 있다. 이에 따라, 제1 공통 전원 라인(VSS1)은 제2 패드(VSSP)로부터 전달된 제2 전원을 캐소드 전극(140)에 공급할 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 비표시 영역(NDA1)에 배치된 제1 공통 전원 라인(VSS1)과 제2 패드(VSSP)가 다른 층에 배치된 제1 공통 전원 연결 전극(180) 및 제2 공통 전원 연결 전극(185)을 이용하여 서로 연결될 수 있다. 이때, 제1 공통 전원 연결 전극(180)은 제1 공통 전원 라인(VSS1)과 제2 패드(VSSP) 아래에 구비되며, 제2 공통 전원 연결 전극(185)은 제1 공통 전원 라인(VSS1)과 제2 패드(VSSP) 상에 구비될 수 있다.

이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 공통 전원 라인(VSS)의 총 면적을 증가시킬 수 있으며, 이로 인하여, 공통 전원 라인(VSS)의 저항을 감소시킬 수 있다.

또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 공통 전원 연결 전극(180) 및 제2 공통 전원 연결 전극(185) 중 어느 하나에 불량이 발생하더라도, 나머지 하나에 의하여 제1 공통 전원 라인(VSS1)과 제2 패드(VSSP)가 연결될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 서브 화소(P1, P2, P3)에 제1 전원을 안정적으로 공급할 수 있으므로, 패널 수율을 향상시킬 수 있다.

제2 공통 전원 라인(VSS2)은 제2 비표시 영역(NDA2)에서 제1 방향(X축 방향)으로 연장될 수 있다. 제2 공통 전원 라인(VSS2) 제3 공통 전원 라인(VSSL)을 통해 제1 공통 전원 라인(VSS2)와 전기적으로 연결될 수 있다.

제2 공통 전원 라인(VSS2)은 제1 공통 전원 라인(VSS1)과 같이 복수의 층으로 이루어질 수 있다. 일 예로, 제2 공통 전원 라인(VSS2)는 제1 공통 전원 라인(VSS1)과 같이 제1 금속층 및 제1 금속층 상에 구비된 제2 금속층으로 이루어질 수 있다.

제3 공통 전원 라인(VSSL)은 표시 영역(DA)에서 투과 영역(TA)들 사이에 구비된다. 이때, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제3 공통 전원 라인(VSSL)과 제3 화소 전원 라인(VDDL)을 표시 영역(DA)의 투과 영역(TA)들 사이에 교대로 배치시킴으로써, 표시 영역(DA) 내에서 비투과 영역(NTA)을 최소화시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과 영역(TA)을 증가시켜 투과율을 높일 수 있다.

한편, 제3 공통 전원 라인(VSSL)은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 연장되어, 일단이 제1 공통 전원 라인(VSS1)과 연결될 수 있다. 일 예로, 제3 공통 전원 라인(VSSL)과 제1 공통 전원 라인(VSS1)은 도 12에 도시된 바와 같이 동일층에 구비될 수 있으며, 이격되지 않고 서로 연결될 수 있다.

도 2, 도 10 및 도 13를 참조하면, 제1 레퍼런스 라인(VREF1)은 제1 비표시 영역(NDA1), 구체적으로, 제1 화소 전원 라인(VDD1)과 제1 공통 전원 라인(VSS1) 사이에서 제1 방향(X축 방향)으로 연장되도록 구비될 수 있다. 제1 레퍼런스 라인(VREF1)은 제1 비표시 영역(NDA1)에서 제3 패드(VREFP)와 연결되고, 제3 패드(VREFP)로부터 초기화 전압(또는 센싱 전압)을 전달 받을 수 있다. 또한, 제1 레퍼런스 라인(VREF1)은 표시 영역(DA)에 배치된 복수의 제2 레퍼런스 라인들(VREFL)과 연결되고, 복수의 제2 레퍼런스 라인들(VREFL)을 통해 서브 화소들(P1, P2, P3) 각각의 구동 트랜지스터(T)에 초기화 전압(또는 센싱 전압)을 공급할 수 있다.

이러한 제1 레퍼런스 라인(VREF1)은 복수의 금속층들로 이루어질 수 있다. 일 예로, 제1 레퍼런스 라인(VREF1)은 도 13에 도시된 바와 같이 제1 금속층(VREF1-1) 및 제1 금속층(VREF1-1) 상에 구비된 제2 금속층(VREF1-2)을 포함할 수 있다. 제1 금속층(VREF1-1) 및 제2 금속층(VREF1-2)은 서로 중첩되며, 제13 컨택홀(CH13)을 통해 서로 접속될 수 있다.

이때, 제1 레퍼런스 라인(VREF1)의 제1 금속층(VREF1-1)은 표시 영역(DA)에 구비된 구동 트랜지스터(T)의 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 구비될 수 있다. 제1 금속층(VREF1-1)은 구동 트랜지스터(T)의 소스 전극(SE) 및 드레인 전극(DE)과 동시에 동일한 물질로 구비될 수 있다.

제1 레퍼런스 라인(VREF1)의 제2 금속층(VREF1-2)은 표시 영역(DA)에 구비된 애노드 보조 전극(115)과 동일한 층에 구비될 수 있다. 제2 금속층(VREF1-2)은 애노드 보조 전극(115)과 동시에 동일한 물질로 구비될 수 있다. 이러한 경우, 제1 레퍼런스 라인(VREF1)의 제2 금속층(VREF1-2)은 제1 평탄화막(PLN1)을 관통하는 제13 컨택홀(CH13)을 통해 제1 금속층(VREF1-1)에 접속될 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 비표시 영역(NDA)에 구비되는 제1 레퍼런스 라인(VREF1)을 이중층으로 구비함으로써, 제1 레퍼런스 라인(VREF1)의 총 면적을 증가시키고, 이에 따라, 제1 레퍼런스 라인(VREF1)의 저항을 감소시킬 수 있다.

한편, 제1 레퍼런스 라인(VREF1)은 패드 영역(PA)에 구비된 제3 패드(VREFP)와 전기적으로 연결될 수 있다. 이때, 제1 레퍼런스 라인(VREF1)과 제3 패드(VREFP) 사이에는 제1 화소 전원 라인(VDD1)이 구비될 수 있다. 제1 레퍼런스 라인(VREF1)이 제1 화소 전원 라인(VDD1)과 동일한 층에 형성되는 경우, 제1 레퍼런스 라인(VREF1)과 제3 패드(VREFP)는 동일층에서 일체로 형성될 수 없다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 서로 다른 층에 배치된 복수의 연결 전극들을 이용하여 제1 레퍼런스 라인(VREF1)과 제3 패드(VREFP)를 전기적으로 연결시킬 수 있다.

구체적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 서로 다른 층에 배치된 제1 레퍼런스 연결 전극(190) 및 제2 레퍼런스 연결 전극(195)을 이용하여 제1 레퍼런스 라인(VREF1)과 제3 패드(VREFP)를 전기적으로 연결시킬 수 있다.

제1 레퍼런스 연결 전극(190)은 제1 비표시 영역(NDA1)에 구비된다. 그리고 제1 레퍼런스 연결 전극(190)은 제1 레퍼런스 라인(VREF1)과 제1 기판(111) 사이에 구비되어, 제1 레퍼런스 라인(VREF1)과 제3 패드(VREFP)를 전기적으로 연결한다.

일 예로, 제1 레퍼런스 연결 전극(190)은 표시 영역(DA)에 구비된 구동 트랜지스터(T)의 게이트 전극(GE)과 동일한 층에 구비될 수 있다. 또한, 제1 레퍼런스 연결 전극(190)은 구동 트랜지스터(T)의 게이트 전극(GE)과 동시에 동일한 물질로 구비될 수 있다.

이러한 제1 레퍼런스 연결 전극(190)은 일단이 제1 레퍼런스 라인(VREF1)에 접속되고, 타단이 제3 패드(VREFP)에 접속될 수 있다. 구체적으로, 제1 레퍼런스 연결 전극(190)은 일단에서 제1 및 제2 층간 절연막(ILD1, ILD2)를 관통하는 제14 컨택홀(CH14)을 통해 제1 레퍼런스 라인(VREF1)의 제1 금속층(VREF1-1)에 접속될 수 있다. 또한, 제1 레퍼런스 연결 전극(190)은 타단에서 제1 및 제2 층간 절연막(ILD1, ILD2)를 관통하는 제15 컨택홀(CH15)을 통해 제3 패드(VREFP)에 접속될 수 있다.

한편, 제1 레퍼런스 연결 전극(190)은 제1 레퍼런스 라인(VREF1)과 제3 패드(VREFP) 사이에서 하나의 전극으로 형성될 수도 있으나, 반드시 이에 한정되지는 않는다. 제1 레퍼런스 연결 전극(190)은 복수의 전극들을 포함할 수도 있다.

제2 레퍼런스 연결 전극(195)은 제1 비표시 영역(NDA1)에 구비되며, 제1 레퍼런스 연결 전극(190)과 중첩될 수 있다. 그리고 제2 레퍼런스 연결 전극(195)은 제1 레퍼런스 라인(VREF1) 상에 구비되어, 제1 레퍼런스 라인(VREF1)과 제3 패드(VREFP)를 전기적으로 연결한다.

일 예로, 제2 레퍼런스 연결 전극(195)은 표시 영역(DA)에 구비된 발광 소자의 애노드 전극(120)과 동일한 층에 구비될 수 있다. 또한, 제2 레퍼런스 연결 전극(195)은 발광 소자의 애노드 전극(120)과 동시에 동일한 물질로 구비될 수 있다.

이러한 제2 레퍼런스 연결 전극(195)은 일단이 제1 레퍼런스 라인(VREF1)에 접속되고, 타단이 제3 패드(VREFP)에 접속될 수 있다. 구체적으로, 제2 레퍼런스 연결 전극(195)은 일단에서 제3 컨택부(CT3)를 통해 제1 레퍼런스 라인(VREF1)의 제2 금속층(VREF1-2)에 접속될 수 있다. 제3 컨택부(CT3)는 제2 평탄화막(PLN2)의 일부가 제거되고 제1 레퍼런스 라인(VREF1)의 제2 금속층(VREF1-2)의 상면 일부를 노출시킬 수 있다. 이때, 제3 컨택부(CT3)는 제1 레퍼런스 라인(VREF1)의 제2 금속층(VREF1-2)의 상면을 제1 방향(X축 방향)을 따라 길게 노출시킬 수 있다. 이를 통해, 제2 레퍼런스 연결 전극(195)은 제1 레퍼런스 라인(VREF1)과 넓은 컨택 면적을 가짐으로써, 안정적으로 접속될 수 있다.

제2 레퍼런스 연결 전극(195)은 타단에서 제4 컨택부(CT4)를 통해 제3 패드(VREFP)에 접속될 수 있다. 제4 컨택부(CT4)는 제2 평탄화막(PLN2)의 일부가 제거되고 제3 패드(VREFP)의 상면 일부를 노출시킬 수 있다. 이때, 제4 컨택부(CT4)는 제3 패드(VREFP)의 상면을 제1 방향(X축 방향)을 따라 길게 노출시킬 수 있다. 제2 레퍼런스 연결 전극(195)은 제3 패드(VREFP)의 노출된 상면과 직접 접할 수 있다. 이를 통해, 제2 레퍼런스 연결 전극(195)은 제3 패드(VREFP)와 넓은 컨택 면적을 가짐으로써, 안정적으로 접속될 수 있다.

이러한 제2 레퍼런스 연결 전극(195)은 제2 공통 전원 연결 전극(185)과 동일층에 형성되어 있으나 이격 배치되어, 서로 전기적으로 연결되지 않는다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 비표시 영역(NDA1)에 배치된 제1 레퍼런스 라인(VREF1)과 제3 패드(VREFP)가 서로 다른 층에 배치된 제1 레퍼런스 연결 전극(190) 및 제2 레퍼런스 연결 전극(195)을 이용하여 서로 연결될 수 있다. 이때, 제1 레퍼런스 연결 전극(190)은 제1 레퍼런스 라인(VREF1)과 제3 패드(VREFP) 아래에 구비되며, 제2 레퍼런스 연결 전극(195)은 제1 레퍼런스 라인(VREF1)과 제3 패드(VREFP) 상에 구비될 수 있다.

이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 레퍼런스 라인(VREF1)의 총 면적을 증가시킬 수 있으며, 이로 인하여, 제1 레퍼런스 라인(VREF1)의 저항을 감소시킬 수 있다.

또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 레퍼런스 연결 전극(190) 및 제2 레퍼런스 연결 전극(195) 중 어느 하나에 불량이 발생하더라도, 나머지 하나에 의하여 제1 레퍼런스 라인(VREF1)과 제3 패드(VREFP)가 연결될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 서브 화소(P1, P2, P3)에 초기화 전압(또는 센싱 전압)을 안정적으로 공급할 수 있으므로, 패널 수율을 향상시킬 수 있다.

또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 애노드 전극(120)을 증착하기 전에 구동 트랜지스터(T)의 불량을 검사할 수 있다.

투명 표시 패널(110)은 제1 공통 전원 라인(VSS1)과 제2 패드(VSSP)를 애노드 전극(120)과 동일층에 구비된 제2 공통 전원 연결 전극(185)만을 이용하여 연결시킬 수 있다. 또한, 투명 표시 패널(110)은 제1 레퍼런스 라인(VREF1)과 제3 패드(VREFP)를 애노드 전극(120)과 동일층에 구비된 제2 레퍼런스 연결 전극(195)만을 이용하여 연결시킬 수 있다.

이러한 경우, 구동 트랜지스터(T)의 불량을 검사하는 공정은 애노드 전극(120)을 증착한 후에 수행될 수 밖에 없다. 구동 트랜지스터(T)에 불량이 발생하면, 리페어 공정을 수행하여 불량이 발생한 부분을 고칠 수 있다. 이때, 리페어 공정을 수행하기 위하여, 불량이 발생한 층 상에 증착된 층들은 제거되어야 한다. 일 예로, 애노드 보조 전극(115)이 구비된 층에서 불량이 발생한 경우, 제2 평탄화막(PLN2) 및 애노드 전극(120)은 리페어 공정을 위하여 제거되어야 한다. 이때, 해당 영역에서는 발광이 이루어지지 않을 수 있다.

이와 같이, 애노드 전극(120)을 형성한 후 리페어 공정을 수행하는 경우에는 애노드 보조 전극(115) 상에 구비된 유기막(PLN2)과 애노드 전극(120)으로 인해 리페어 수율이 감소하며, 택트 타임(tact time)이 증가하게 된다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 공통 전원 라인(VSS1)과 제2 패드(VSSP)를 제1 공통 전원 연결 전극(180) 및 제2 공통 전원 연결 전극(185)을 이용하여 연결시킬 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 공통 전원 연결 전극(185)이 형성되지 않더라도 제1 공통 전원 연결 전극(180)을 통해 제1 공통 전원 라인(VSS1)과 제2 패드(VSSP)이 연결될 수 있다.

또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 레퍼런스 라인(VREF1)과 제3 패드(VREFP)를 제1 레퍼런스 연결 전극(190) 및 제2 레퍼런스 연결 전극(195)을 이용하여 연결시킬 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 레퍼런스 연결 전극(195)이 형성되지 않더라도 제1 레퍼런스 연결 전극(190)을 통해 제1 레퍼런스 라인(VREF1)과 제3 패드(VREFP)이 연결될 수 있다.

이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 애노드 전극(120)을 증착하기 전에 구동 트랜지스터(T)의 불량을 검사할 수 있다. 즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 평탄화막(PLN2) 및 애노드 전극(120)을 증착하기 전에 리페어 공정을 수행하므로, 제2 평탄화막(PLN2) 및 애노드 전극(120)으로 인해 리페어 수율이 감소하는 것을 방지할 수 있다. 이와 더불어, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 택트 타임을 감소시킬 수 있다.

한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소 전원 라인(VDD), 공통 전원 라인(VSS) 및 레퍼런스 라인(VREF)이 비표시 영역(NDA) 내에서 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)에만 구비될 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소 전원 라인(VDD), 공통 전원 라인(VSS) 및 레퍼런스 라인(VREF) 각각을 다중층 구조로 형성하고, 제1 비표시 영역(NDA1)에 구비된 공통 전원 라인(VSS) 및 레퍼런스 라인(VREF) 각각을 복수의 연결 전극들과 연결시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소 전원 라인(VDD), 공통 전원 라인(VSS) 및 레퍼런스 라인(VREF)을 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)에만 구비하더라도, 각각의 면적을 충분히 확보할 수 있으며, 저항도 최소화시킬 수 있다.

본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소 전원 라인(VDD), 공통 전원 라인(VSS) 및 레퍼런스 라인(VREF)을 제3 비표시 영역(NDA3) 및 제4 비표시 영역(NDA4)에 구비하지 않음으로써, 제3 비표시 영역(NDA3) 및 제4 비표시 영역(NDA4)에서의 투과율을 향상시킬 수 있다. 즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제3 비표시 영역(NDA3) 및 제4 비표시 영역(NDA4)에서도 표시 영역(DA)에서와 유사한 투과율을 가질 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 투명 표시 장치 110: 투명 표시 패널
111: 제1 기판 112: 제2 기판
120: 애노드 전극 125: 뱅크
130: 유기 발광층
140: 캐소드 전극 150: 봉지막
160: 접착층 170: 컬러필터층
205: 게이트 구동부 VDD: 화소 전원 라인
VSS: 공통 전원 라인 180: 제1 공통 전원 연결 전극
185: 제2 공통 전원 연결 전극 VREF: 레퍼런스 라인
190: 제1 레퍼런스 연결 전극 195: 제2 레퍼런스 연결 전극

Claims

투과 영역과 복수의 서브 화소들이 배치된 비투과 영역을 포함하는 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역이 구비된 기판;
상기 기판 상에 구비된 적어도 하나의 절연막;
상기 적어도 하나의 절연막 상에서 상기 복수의 서브 화소들 각각에 구비된 애노드 전극들;
상기 애노드 전극들 사이에 구비된 뱅크;
상기 애노드 전극들 상에 구비된 발광층; 및
상기 발광층 상에 구비된 캐소드 전극을 포함하고,
상기 적어도 하나의 절연막 및 상기 뱅크는 상기 비투과 영역에만 구비되는 투명 표시 장치.
제1항에 있어서,
상기 투과 영역과 상기 적어도 하나의 절연막의 끝단 사이의 거리가 상기 투과 영역과 상기 뱅크의 끝단 사이의 거리 보다 작은 투명 표시 장치.
제1항에 있어서,
상기 적어도 하나의 절연막은 굴절률이 1.8 보다 큰 고굴절막인 투명 표시 장치.
제1항에 있어서,
상기 적어도 하나의 절연막은 제1 층간 절연막 및 상기 제1 층간 절연막 상에 구비된 제2 층간 절연막을 포함하는 투명 표시 장치.
제4항에 있어서,
상기 투과 영역과 상기 제1 층간 절연막의 끝단 사이의 거리가 상기 투과 영역과 상기 제2 층간 절연막의 끝단 사이의 거리와 동일한 투명 표시 장치.
제4항에 있어서,
상기 투과 영역과 상기 제1 층간 절연막의 끝단 사이의 거리가 상기 투과 영역과 상기 제2 층간 절연막의 끝단 사이의 거리 보다 작은 투명 표시 장치.
제1항에 있어서,
상기 애노드 전극들은 제1 애노드 전극 및 제2 애노드 전극을 포함하고,
상기 제2 애노드 전극은 상기 제1 애노드 전극과 형상이 다른 투명 표시 장치.
제7항에 있어서,
상기 기판 상에 구비되고, 상기 표시 영역에서 제1 방향으로 연장된 공통 전원 라인; 및
상기 공통 전원 라인과 교차하는 제2 방향으로 연장된 게이트 라인을 더 포함하고,
상기 제1 애노드 전극은 상기 공통 전원 라인과 상기 게이트 라인이 교차하는 제1 교차 영역과 중첩되도록 배치되는 투명 표시 장치.
제8항에 있어서,
상기 제1 애노드 전극은 상기 교차 영역과 중첩되도록 배치된 제1 부분 및 상기 제1 부분의 제1 측으로부터 돌출된 제2 부분을 포함하는 투명 표시 장치.
제9항에 있어서,
상기 제1 애노드 전극은 상기 제1 부분의 제1 측과 마주보는 제2 측으로부터 돌출된 제3 부분을 더 포함하는 투명 표시 장치.
제9항에 있어서,
상기 제1 애노드 전극의 상기 제2 부분은 상기 공통 전원 라인 상에 구비되는 투명 표시 장치.
제9항에 있어서,
상기 제1 애노드 전극의 상기 제2 부분은 각각 상기 제1 부분과 마주보는 제1 변, 상기 제1 부분과 상기 제1 변을 연결하는 제2 변 및 제3 변을 포함하고, 상기 제2 변 및 상기 제3 변 각각은 제1 곡선부를 포함하는 투명 표시 장치.
제7항에 있어서,
상기 기판 상에 구비되고, 상기 표시 영역에서 상기 제1 방향으로 연장된 화소 전원 라인을 더 포함하고,
상기 애노드 전극들은 상기 화소 전원 라인과 상기 게이트 라인이 교차하는 제2 교차 영역과 중첩되도록 배치된 제3 애노드 전극을 더 포함하는 투명 표시 장치.
제13항에 있어서,
상기 제2 애노드 전극은 상기 제1 애노드 전극과 상기 제3 애노드 전극 사이에 구비되고,
상기 제3 애노드 전극은 상기 제1 애노드 전극과 형상이 동일하고, 상기 제2 애노드 전극과 형상이 상이한 투명 표시 장치.
제13항에 있어서,
상기 투과 영역은 상기 화소 전원 라인과 상기 공통 전원 라인 사이에 구비되는 투명 표시 장치.
제1항에 있어서,
상기 투과 영역은 복수의 제2 곡선부들을 포함하는 투명 표시 장치.
투과 영역과 복수의 서브 화소들이 배치된 비투과 영역을 포함하는 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역이 구비된 기판;
상기 기판 상에 구비되고, 상기 표시 영역에서 제1 방향으로 연장된 공통 전원 라인; 및
상기 기판 상에 구비되고, 상기 표시 영역에서 상기 제1 방향으로 연장된 화소 전원 라인을 포함하고,
상기 투과 영역은 상기 화소 전원 라인과 상기 공통 전원 라인 사이에 구비되고, 복수의 제2 곡선부들을 포함하는 투명 표시 장치.
제17항에 있어서,
상기 기판 상에 구비되고, 상기 복수의 서브 화소들 각각에 구비된 애노드 전극들; 및
상기 애노드 전극들 사이에 구비된 뱅크를 더 포함하고,
상기 뱅크는 상기 비투과 영역에만 구비되는 투명 표시 장치.
제18항에 있어서,
상기 기판과 상기 애노드 전극들 사이에 구비된 적어도 하나의 절연막을 더 포함하고,
상기 투과 영역과 상기 적어도 하나의 절연막의 끝단 사이의 거리가 상기 투과 영역과 상기 뱅크의 끝단 사이의 거리 보다 작은 투명 표시 장치.
제17항에 있어서,
상기 애노드 전극들은 상기 공통 전원 라인과 상기 게이트 라인이 교차하는 제1 교차 영역과 중첩되도록 배치된 제1 애노드 전극, 상기 화소 전원 라인과 상기 게이트 라인이 교차하는 제2 교차 영역과 중첩되도록 배치된 제3 애노드 전극, 및 상기 제1 애노드 전극과 상기 제3 애노드 전극 사이에 배치된 제2 애노드 전극을 포함하는 투명 표시 장치.
제20항에 있어서,
상기 제1 애노드 전극 및 상기 제3 애노드 전극 각각은 복수의 제1 곡선부들을 포함하는 투명 표시 장치.