WO2021111783A1 - 表示装置 - Google Patents

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WO2021111783A1
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light emitting
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gate
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耀博 小川
池田　雅延
金谷　康弘
青木　義典
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株式会社ジャパンディスプレイ
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Definitions

  • the present invention relates to a display device.
  • Patent Document 1 A display using a minute-sized light emitting diode (micro LED) as a display element has attracted attention (see, for example, Patent Document 1).
  • a plurality of light emitting diodes are connected to an array substrate (driver backplane in Patent Document 1), and the array substrate includes a pixel circuit (electronic control circuit in Patent Document 1) for driving the light emitting diode.
  • Patent Document 2 describes a pixel circuit for driving an organic EL element by an active matrix.
  • a display device called a so-called transparent display (or transmissive display), which is used in a manner in which the other side of the screen can be seen through, is known.
  • a light emitting diode is used as the display element of the transparent display, the transmittance may decrease due to a plurality of transistors and wirings constituting the drive circuit of the light emitting diode.
  • An object of the present invention is to provide a display device capable of visually recognizing the background on the other side of the array substrate from one side and suppressing a decrease in transmittance.
  • the display device of one aspect of the present invention is provided between the substrate, the first LED element and the second LED element provided on the substrate and irradiating light, and the first LED element and the second LED element, and the first LED.
  • the display device of one aspect of the present invention includes a substrate, a plurality of pixels provided on the substrate, a plurality of light emitting elements provided on each of the plurality of pixels and emitting light, and a plurality of the light emitting elements.
  • a translucent region having a plurality of corresponding transistors and a signal line and a gate line connected to the plurality of transistors and having an aperture ratio of 80% or more, and an aperture ratio of 80%.
  • the non-transmissive region which is a smaller region, is arranged side by side in the first direction, and the length of the translucent region in the first direction is the length of the non-transmissive region in the first direction. It is more than 5 times.
  • FIG. 1 is a plan view schematically showing a display device according to the first embodiment.
  • FIG. 2 is a plan view showing one pixel Pix.
  • FIG. 3 is a circuit diagram showing a pixel circuit.
  • FIG. 4 is a plan view schematically showing a plurality of pixels.
  • FIG. 5 is an enlarged plan view showing two adjacent pixels of FIG. 4.
  • FIG. 6 is a plan view showing a configuration example of a transistor provided corresponding to one light emitting element.
  • FIG. 7 is a cross-sectional view taken along the line VII-VII'of FIG.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII'of FIG.
  • FIG. 9 is an explanatory diagram for explaining a laminated structure of signal lines.
  • FIG. 9 is an explanatory diagram for explaining a laminated structure of signal lines.
  • FIG. 10 is an explanatory diagram for explaining a laminated structure of a signal line and an anode power supply line.
  • FIG. 11 is a cross-sectional view showing a laminated structure of a translucent region and a non-transmissive region.
  • FIG. 12 is an explanatory diagram for explaining a laminated structure of signal lines according to the first modification.
  • FIG. 13 is a cross-sectional view schematically showing the display device according to the second modification.
  • FIG. 14 is a cross-sectional view schematically showing the display device according to the third modification.
  • FIG. 15 is a plan view schematically showing a plurality of pixels of the display device according to the second embodiment.
  • FIG. 16 is an enlarged plan view showing one pixel of FIG.
  • FIG. 17 is a plan view schematically showing a plurality of pixels of the display device according to the fourth modification of the second embodiment.
  • FIG. 18 is an enlarged plan view showing one pixel of FIG.
  • FIG. 1 is a plan view schematically showing a display device according to the first embodiment.
  • the display device 1 includes an array substrate 2, a pixel Pix, a drive circuit 12, a drive IC (Integrated Circuit) 210, and a cathode wiring 60.
  • the array board 2 is a drive circuit board for driving each pixel Pix, and is also called a backplane or an active matrix board.
  • the array substrate 2 has a substrate 21, a plurality of transistors, a plurality of capacitances, various wirings, and the like.
  • a flexible printed circuit board (FPC) or the like for inputting a control signal and electric power for driving the drive circuit 12 and the drive IC 210 may be connected on the array board 2.
  • FPC flexible printed circuit board
  • the display device 1 has a display area AA and a peripheral area GA.
  • the display area AA is an area that is arranged so as to overlap the plurality of pixels Pix and displays an image.
  • the peripheral region GA is an region that does not overlap with the plurality of pixels Pix, and is arranged outside the display region AA.
  • the plurality of pixel Pix are arranged in the first direction Dx and the second direction Dy in the display area AA of the substrate 21.
  • the first direction Dx and the second direction Dy are directions parallel to the surface of the substrate 21.
  • the first direction Dx is orthogonal to the second direction Dy.
  • the first direction Dx may intersect with the second direction Dy without being orthogonal to each other.
  • the third direction Dz is a direction orthogonal to the first direction Dx and the second direction Dy.
  • the third direction Dz corresponds to, for example, the normal direction of the substrate 21.
  • the plan view indicates the positional relationship when viewed from the third direction Dz.
  • the drive circuit 12 is a circuit that drives a plurality of gate lines GL (see FIG. 3) based on the drive IC 210 or various control signals from the outside.
  • the drive circuit 12 sequentially or simultaneously selects a plurality of gate line GLs and supplies a gate drive signal to the selected gate line GLs. As a result, the drive circuit 12 selects a plurality of pixel Pix connected to the gate line.
  • the drive IC 210 is a circuit that controls the display of the display device 1.
  • the drive IC 210 is mounted as COG (Chip On Glass) in the peripheral region GA of the substrate 21.
  • COG Chip On Glass
  • the drive IC 210 is not limited to this, and may be mounted on a flexible printed circuit board or a rigid substrate connected to the peripheral region GA of the substrate 21.
  • the cathode wiring 60 is provided in the peripheral region GA of the substrate 21.
  • the cathode wiring 60 is provided so as to surround the plurality of pixels Pix in the display area AA and the drive circuit 12 in the peripheral area GA.
  • the cathodes of the plurality of light emitting elements 3 are electrically connected to a common cathode wiring 60, and a reference potential (for example, a ground potential) is supplied. More specifically, the cathode terminal 32 (see FIG. 7) of the light emitting element 3 is connected to the cathode wiring 60 via the cathode electrode 22 and the cathode power supply line LVSS.
  • FIG. 2 is a plan view showing one pixel Pix.
  • one pixel Pix includes a plurality of sub-pixels 49.
  • the pixel Pix has a first sub-pixel 49R, a second sub-pixel 49G, and a third sub-pixel 49B.
  • the first sub-pixel 49R displays the primary color red as the first color.
  • the second sub-pixel 49G displays the primary color green as the second color.
  • the third sub-pixel 49B displays the primary color blue as the third color.
  • the first sub-pixel 49R, the second sub-pixel 49G, and the third sub-pixel 49B are arranged in the first direction Dx.
  • the first color, the second color, and the third color are not limited to red, green, and blue, respectively, and any color such as a complementary color can be selected.
  • the sub-pixel 49 is referred to.
  • the first sub-pixel 49R, the second sub-pixel 49G, and the third sub-pixel 49B have a first light emitting element 3R, a second light emitting element 3G, a third light emitting element 3B, and an anode electrode 23, respectively.
  • the display device 1 emits different light for each of the first light emitting element 3R, the second light emitting element 3G, and the third light emitting element 3B in the first sub pixel 49R, the second sub pixel 49G, and the third sub pixel 49B. Display the image.
  • the first light emitting element 3R emits red light.
  • the second light emitting element 3G emits green light.
  • the third light emitting element 3B emits blue light. In the following description, when it is not necessary to distinguish between the first light emitting element 3R, the second light emitting element 3G, and the third light emitting element 3B, it is simply referred to as the light emitting element 3.
  • the light emitting element 3 is provided in each of the plurality of sub-pixels 49.
  • the light emitting element 3 is a light emitting diode (LED: Light Emitting Diode) chip having a size of about 3 ⁇ m or more and 300 ⁇ m or less in a plan view. Although it is not a strict definition, a chip with a chip size of less than 100 ⁇ m is called a micro LED.
  • the display device 1 provided with a micro LED in each pixel is also called a micro LED display device. The micro of the micro LED does not limit the size of the light emitting element 3.
  • the plurality of light emitting elements 3 may emit four or more different colors of light.
  • the arrangement of the plurality of sub-pixels 49 is not limited to the configuration shown in FIG.
  • the first sub-pixel 49R may be adjacent to the second sub-pixel 49G in the second direction Dy.
  • the first sub-pixel 49R, the second sub-pixel 49G, and the third sub-pixel 49B may be arranged in a triangular lattice pattern. Further, the arrangement order of the first sub-pixel 49R, the second sub-pixel 49G, and the third sub-pixel 49B in the first direction Dx may be different.
  • FIG. 3 is a circuit diagram showing a pixel circuit.
  • the pixel circuit shown in FIG. 3 is a circuit provided on the substrate 21 and supplies a drive signal (current) to each light emitting element 3.
  • the plurality of gate lines GL extend in the first direction Dx, respectively, and are connected to the plurality of first sub-pixels 49R, second sub-pixels 49G, and third sub-pixels 49B.
  • the plurality of first signal lines SL-1, the second signal line SL-2, and the third signal line SL-3 extend in the second direction Dy, respectively.
  • the first signal line SL-1 is connected to a plurality of first sub-pixels 49R arranged in the second direction Dy.
  • the second signal line SL-2 is connected to a plurality of second sub-pixels 49G arranged in the second direction Dy.
  • the third signal line SL-3 is connected to a plurality of third sub-pixels 49B arranged in the second direction Dy.
  • the signal line SL when it is not necessary to distinguish between the first signal line SL-1, the second signal line SL-2, and the third signal line SL-3, it is simply referred to as the signal line SL.
  • each sub-pixel 49 includes two transistors and one capacitance, respectively. Specifically, each sub-pixel 49 includes a drive transistor DRT, a write transistor SST, and a capacitance Cs.
  • the plurality of transistors of each sub-pixel 49 are each composed of an n-type TFT (Thin Film Transistor).
  • n-type TFT Thin Film Transistor
  • the present invention is not limited to this, and each transistor may be composed of a p-type TFT.
  • the gate of the drive transistor DRT is connected to the drain of the write transistor SST.
  • the source of the drive transistor DRT is connected to the anode power supply line L VDD.
  • the drain of the drive transistor DRT is connected to the anode of the light emitting element 3.
  • the cathode of the light emitting element 3 is connected to the cathode power supply line LVSS, and a reference potential is supplied.
  • the gate of the write transistor SST is connected to the gate line GL.
  • the source of the write transistor SST is connected to the signal line SL.
  • the drain of the write transistor SST is connected to the gate of the drive transistor DRT.
  • One end of the capacitance Cs is connected to the gate of the drive transistor DRT and the drain of the write transistor SST, and the other end is connected to the common wiring LCs.
  • the common wiring LCs are electrically connected to the cathode power supply line LVSS, and a reference potential is supplied.
  • the capacitance Cs is added to the pixel circuit in order to suppress the fluctuation of the gate voltage due to the parasitic capacitance of the drive transistor DRT and the leakage current.
  • the write transistor SST functions as a switching element that selects conduction and non-conduction between two nodes.
  • the drive transistor DRT functions as a current control element that controls the current flowing through the light emitting element 3 according to the voltage between the gate and the drain.
  • the drive circuit 12 selects a plurality of gate line GLs and supplies a gate drive signal to the selected gate line GLs.
  • the potential of the gate line GL becomes H (high) level by the gate drive signal
  • the write transistor SST is turned on.
  • charges are accumulated in the capacitance Cs based on the video signal supplied from the signal line SL.
  • the voltage between the gate and drain of the drive transistor DRT is determined according to the amount of electric charge of the capacitance Cs.
  • the drive transistor DRT supplies a current corresponding to the voltage between the gate and drain to the light emitting element 3.
  • the light emitting element 3 emits light with a brightness corresponding to this current. Further, even after the write transistor SST is turned off, the current is supplied to the light emitting element 3 from the anode power supply line L VDD via the drive transistor DRT.
  • FIG. 4 is a plan view schematically showing a plurality of pixels.
  • the pixels Pix (1, 1), Pix (2, 1), Pix (3, 1), and Pix (4, 1) are arranged in the first direction Dx. ..
  • the pixels Pix (1, 1) and Pix (1, 2) are arranged in the second direction Dy.
  • Pixels (2, 1) and Pix (2, 2) are arranged in the second direction Dy.
  • Pixels (3, 1) and Pix (3, 2) are arranged in the second direction Dy.
  • Pixels (4, 1) and Pix (4, 2) are arranged in the second direction Dy. Pixels (1, 1), Pix (2, 1), Pix (3, 1), Pix (4, 1), Pix (1, 2), Pix (2, 2), Pix (3, 2) ) And Pix (4, 2) are simply expressed as pixel Pix when it is not necessary to distinguish them.
  • the plurality of pixels Pix are the first light emitting element 3R (first sub pixel 49R), the second light emitting element 3G (second sub pixel 49G), the third light emitting element 3B (third sub pixel 49B), and the first signal, respectively. It has a line SL-1, a second signal line SL-2, a third signal line SL-3, and a gate line GL.
  • the first light emitting element 3R is electrically connected to the first signal line SL-1.
  • the second light emitting element 3G is electrically connected to the second signal line SL-2.
  • the third light emitting element 3B is electrically connected to the third signal line SL-3.
  • a plurality of light emitting elements 3 and a plurality of signal lines SL are arranged in close proximity to each other in two pixel Pix adjacent to the first direction Dx.
  • One adjacent pixel Pix and the other pixel Pix are arranged in such a positional relationship that they are inverted with a virtual line parallel to the second direction Dy as the axis of symmetry.
  • Two pixel Pix (for example, pixel Pix (2, 2) and pixel Pix (3, 2)) adjacent to the first direction Dx are two signal line groups SLG adjacent to the first direction Dx and a second direction. It is an area surrounded by two gate lines GL adjacent to Dy.
  • the arrangement pitch PPx of the pixel Pix in the first direction Dx is represented by the distance between the midpoint of the width W-SLG of the signal line group SLG and the virtual line CL in the first direction Dx.
  • the virtual line CL is a virtual line that passes through the midpoint between the signal line groups SLG adjacent to the first direction Dx and extends in a direction parallel to the signal line SL.
  • the arrangement pitch PPx is 1/2 of the arrangement pitch of the signal line group SLG adjacent to the first direction Dx.
  • the arrangement pitch PPy of the pixel Pix in the second direction Dy is equal to the arrangement pitch of the gate line GL adjacent to the second direction Dy. That is, the arrangement pitch PPy is represented by the distance between the ends of the gate line GL adjacent to the second direction Dy in the second direction Dy (+ Dy direction).
  • Each of the plurality of pixel Pix has a translucent region CA and a non-transmissive region NCA.
  • the translucent region CA is a region having an aperture ratio of 80% or more in a predetermined region, that is, is connected to various wirings such as a signal line SL and a gate line GL and a light emitting element 3 with respect to the area of the predetermined region. This is a region in which the ratio of the region that does not overlap with the anode electrode 23 and the like is 80% or more.
  • the non-transmissive region NCA is a region in which the aperture ratio is smaller than 80% in a predetermined region, that is, in various wirings such as signal line SL and gate line GL with respect to the area of the predetermined region, and in the light emitting element 3.
  • the ratio of the region that does not overlap with the connected anode electrode 23 and the like is smaller than 80%.
  • the display device 1 is provided with a large area of the translucent area CA as compared with the area of the non-transmissive area NCA. Therefore, in the pixel Pix in which the light emitting element 3 does not emit light, the first main surface 21A side (cover glass 101 side) of the substrate 21 (see FIG. 7) to the second main surface 21B side of the substrate 21 pass through the translucent region CA. The background of the substrate 21 is visually recognized, and the background of the first main surface 21A side (cover glass 101 side) is visually recognized from the second main surface 21B side of the substrate 21. Then, in the display device 1 of the present embodiment, when a video signal is input from the drive IC 210, the light emitting element 3 of the pixel Pix emits light in response to the video signal. Then, the image displayed by the pixel Pix is visually recognized together with the background. That is, the display device 1 is a so-called transparent display used in such a manner that the other side of the display area AA can be seen through.
  • FIG. 5 is an enlarged plan view showing two adjacent pixels of FIG. 4.
  • one of the first direction Dx (right side direction in FIG. 5) may be represented as the + Dx direction
  • the other side of the first direction Dx left direction in FIG. 5) may be represented as the ⁇ Dx direction.
  • one of the second direction Dy (upper direction in FIG. 5) may be represented as the + Dy direction
  • the other side of the second direction Dy (lower direction in FIG. 5) may be represented as the ⁇ Dy direction.
  • the signal line group SLG includes a plurality of signal line SLs adjacent to each other in the first direction Dx. Specifically, the three signal lines SL connected to the pixels Pix (1, 1) (first pixel) on the left side of FIG. 5 and the pixels Pix (2, 1) (second pixel) on the right side of FIG. 5
  • the three connected signal line SLs are arranged adjacent to each other in the first direction Dx, and are formed as a group of signal line groups SLG. That is, the signal line group SLG includes a pair of the first signal line SL-1, a pair of the second signal line SL-2, and a pair of the third signal line SL-3.
  • the signal line group SLG is the first direction Dx, the third signal line SL-3, the second signal line SL-2, the first signal line SL-1, the third signal line SL-3, and the second signal line SL-. 2.
  • the first signal line SL-1 is arranged in this order.
  • the three signal line SLs connected to the left pixel Pix (1, 1) and the three signal line SLs connected to the right pixel Pix (2, 1) have the same arrangement in the first direction. Arranged in Dx.
  • the present invention is not limited to this, and the arrangement of the signal line group SLG may be changed as appropriate.
  • a plurality of signal line SLs are arranged at intervals in the first direction Dx.
  • the width W-SLG of the signal line group SLG includes a plurality of signal line SLs and an interval between the signal line SLs.
  • the line width of each signal line SL and the interval of the signal line SL are set so that the aperture ratio is smaller than 80%, and the region overlapping with the signal line group SLG is non-transmissive. It is an area NCA.
  • the first light emitting element 3R, the second light emitting element 3G, and the third light emitting element 3B are arranged adjacent to each other in the first direction Dx, and the intersection of the signal line group SLG and the gate line GL. It is provided in the vicinity.
  • the signal line group SLG includes a plurality of light emitting elements 3 constituting the pixel Pix (1, 1) and a plurality of light emitting elements 3 constituting the pixel Pix (2, 1). It is provided between.
  • the gate line GL intersecting the signal line group SLG in the second direction Dy has a plurality of light emitting elements 3 constituting the pixel Pix (1, 1) and a plurality of light emitting elements constituting the pixel Pix (2, 1). It is provided between the element 3 and the element 3.
  • the first light emitting element 3R, the second light emitting element 3G, and the third light emitting element 3B constituting the pixel Pix (1, 1) are arranged in the first direction Dx in this order.
  • the first light emitting element 3R, the second light emitting element 3G, and the third light emitting element 3B are arranged adjacent to the signal line group SLG in the first direction Dx ( ⁇ Dx direction).
  • the first light emitting element 3R, the second light emitting element 3G, and the third light emitting element 3B constituting the pixel Pix (1, 1) are arranged adjacent to each other in the ⁇ Dy direction of the gate line GL intersecting the signal line group SLG. Will be done.
  • the first light emitting element 3R, the second light emitting element 3G, and the third light emitting element 3B constituting the pixel Pix (2, 1) are arranged in the first direction Dx in this order, and the signal line group SLG and the first direction Dx ( They are arranged next to each other in the + Dx direction). Further, the first light emitting element 3R, the second light emitting element 3G, and the third light emitting element 3B constituting the pixel Pix (2, 1) are arranged adjacent to each other in the + Dy direction of the gate line GL.
  • the plurality of light emitting elements 3 of the pixel Pix (1, 1) and the plurality of light emitting elements 3 of the pixel Pix (2, 1) are arranged in the same arrangement in the first direction Dx. However, the order of arrangement of the plurality of light emitting elements 3 may be different for each pixel Pix.
  • Each of the light emitting elements 3 is connected to each signal line SL via the semiconductor layer 71 of the writing transistor SST. Further, each of the light emitting elements 3 is electrically connected to the anode power supply line L VDD via the contact hole H4.
  • the anode power supply line L VDD and the cathode power supply line LVSS are provided so as to overlap with the gate line GL and extend in the first direction Dx.
  • the anode power supply line L VDD and the cathode power supply line LVSS are represented by alternate long and short dash lines in order to make the drawings easier to see.
  • the non-transmissive region NCA of each pixel Pix includes a first light emitting element 3R, a second light emitting element 3G, and a third light emitting element 3B adjacent to the first direction Dx, an anode electrode 23 connected to each light emitting element 3, and an anode electrode 23. Includes a region that overlaps with the signal line group SLG.
  • the non-transmissive region NCA is a region including the distance between the signal line SL, the distance between the anode electrodes 23, the distance between the anode electrode 23 and the gate line GL, and the like. In other words, the signal line group SGL and the plurality of light emitting elements 3 are arranged adjacent to each other in the first direction Dx to form a non-transmissive region NCA continuous with the first direction Dx.
  • the length Px-NCA of the first direction Dx of the non-transmissive region NCA is the first direction Dx (-Dx direction) of the anode electrode 23 connected to the first light emitting element 3R. It is the length from the end of the signal line group SLG to the end of the signal line group SLG in the first direction Dx (+ Dx direction).
  • the length Py-NCA of the second direction Dy of the non-transmissive region NCA is the anode power supply line L VDD or the anode power supply line L VDD from the end of the second direction Dy (-Dy direction) of the anode electrode 23 connected to each light emitting element 3. It is the length to the end of the second direction Dy (+ Dy direction) of the cathode power supply line LVSS.
  • the length Px-NCA of the first direction Dx of the non-transmissive region NCA is the first direction Dx (+ Dx direction) of the anode electrode 23 connected to the third light emitting element 3B. It is the length from the end to the end of the third signal line SL-3 connected to the adjacent pixels Pix (1, 1) in the first direction Dx ( ⁇ Dx direction).
  • the length Py-NCA of the second direction Dy of the non-transmissive region NCA is the anode power supply line L VDD or the cathode power supply line from the end of the second direction Dy (+ Dy direction) of the anode electrode 23 connected to the light emitting element. It is the length to the end of the LVSS in the second direction Dy ( ⁇ Dy direction).
  • the configurations of the pixel Pix (3, 1) and the pixel Pix (4, 1) are the same as those of the pixel Pix (1, 1) and the pixel Pix (2, 1). That is, a plurality of signal line SLs are bundled and arranged for each of the two pixel Pix adjacent to the first direction Dx to form a signal line group SLG. Then, the plurality of light emitting elements 3 constituting the two pixel Pix adjacent to the first direction Dx are arranged close to each signal line group SLG. Further, the plurality of light emitting elements 3 of the pixel Pix (2, 1) and the plurality of light emitting elements 3 of the pixel Pix (3, 1) are arranged between the signal line groups SLG adjacent to the first direction Dx.
  • the translucent region CA is continuously formed with a length of about PPx.
  • the arrangement pitchs PPx and PPy of the pixel Pix are sufficiently longer than the lengths Px-NCA and Py-NCA of the non-transmissive region NCA. That is, the translucent region CA and the non-transmissive region NCA are arranged side by side in the first direction Dx.
  • the relationship between the translucent region CA and the non-translucent region NCA will be specifically described with respect to the pixel Pix (2, 1), the pixel Pix (2, 2), and the pixel Pix (3, 2) in FIG.
  • the length Px-CA of the first direction Dx of the translucent region CA is the end of the anode electrode 23 of the pixel Pix (for example, the pixel Pix (2, 2)) in the + Dx direction and the pixel Pix adjacent to the first direction Dx. It is equal to the distance between the signal line group SLG of (for example, pixel Pix (3, 2)).
  • the length Py-CA of the second direction Dy of the translucent region CA is the end of the anode electrode 23 of the pixel Pix (for example, the pixel Pix (2, 2)) in the + Dy direction and the pixel Pix adjacent to the second direction Dy.
  • pixel Pix (2, 1) is equal to the distance between the power supply line (anode power supply line L VDD or cathode power supply line LVSS).
  • the length Px-CA of the first direction Dx of the translucent region CA is 5 times or more the length Px-NCA of the first direction Dx of the non-transmissive region NCA.
  • the length Py-CA of the second direction Dy of the translucent region CA is 5 times or more the length Py-NCA of the second direction Dy of the non-transmissive region NCA.
  • the positions of the light emitting element 3 in the second direction Dy are different between the pixel Pix adjacent to the first direction Dx (for example, the pixel Pix (1, 2) and the pixel Pix (2, 2)).
  • the plurality of light emitting elements 3 of the pixels Pix (1, 2) are arranged adjacent to each other in the ⁇ Dy direction with respect to the gate line GL.
  • the plurality of light emitting elements 3 of the pixel Pix (2, 2) are arranged adjacent to each other in the + Dy direction with respect to the gate line GL.
  • the length Px-NCA of the first direction Dx of the non-transmissive region NCA is compared with the case where the six light emitting elements 3 are arranged side by side in the first direction Dx in the pixel Pix adjacent to the first direction Dx. And the length Px-CA of the first direction Dx of the translucent region CA can be increased.
  • FIG. 6 is a plan view showing a configuration example of a transistor provided corresponding to one light emitting element.
  • the configuration of the drive circuit of the first sub-pixel 49R is shown in an enlarged manner in FIG. 6, the description of the first sub-pixel 49R can also be applied to the second sub-pixel 49G and the third sub-pixel 49B. .. Further, in FIG. 6, members such as the light emitting element 3 above the anode electrode 23 and the mounting electrode 24 (see FIG. 7) are omitted.
  • the drive transistor DRT has a semiconductor layer 61, a source electrode 62, a drain electrode 63, and a gate electrode 64.
  • the semiconductor layer 61 extends in the second direction Dy and intersects the gate electrode 64 in a plan view.
  • a channel region is formed in a region of the semiconductor layer 61 that overlaps with the gate electrode 64.
  • One end side of the semiconductor layer 61 is connected to the drain electrode 63 via the contact hole H1.
  • the drain electrode 63 is connected to the anode electrode 23 via the contact hole H3.
  • the anode electrode 23 is electrically connected to the mounting electrode 24 and the light emitting element 3 via the contact hole H6.
  • the other end side of the semiconductor layer 61 is connected to the source electrode 62 via the contact hole H2.
  • the source electrode 62 extends to a region overlapping the anode power supply line L VDD and is connected to the anode power supply line L VDD via the contact hole H4.
  • the contact hole H5 electrically connects the cathode power supply line LVSS and the cathode electrode 22.
  • the contact hole H5 is provided in each sub-pixel 49, and is arranged linearly along the gate line GL so as to overlap the gate line GL, the anode power supply line L VDD, and the cathode power supply line LVSS. ing.
  • the present invention is not limited to the embodiment in which the contact hole H5 is provided in each sub-pixel 49, and one contact hole H5 is formed in each pixel Pix, and the cathode electrodes 22 extending over the three sub-pixels 49 are connected via one contact hole H5. It may be a structure to be used.
  • the drive transistor DRT can supply the light emitting element 3 with a voltage signal corresponding to the anode power supply potential P VDD from the anode power supply line L VDD.
  • the writing transistor SST has a semiconductor layer 71, a source electrode 72, a drain electrode 73, and a gate electrode 74.
  • the semiconductor layer 71 has two portions extending in the second direction Dy and a connecting portion connecting these two portions. Two portions of the semiconductor layer 71 extending in the second direction Dy intersect the gate line GL in a plan view.
  • the portion of the gate wire GL that overlaps with the semiconductor layer 71 functions as a gate electrode 74, respectively.
  • One end side of the semiconductor layer 71 is provided so as to overlap the source electrode 72, and is connected to the source electrode 72 via the contact hole H6A.
  • the portion of the signal line SL (first signal line SL-1) connected to the semiconductor layer 71 functions as the source electrode 72.
  • the other end side of the semiconductor layer 71 is connected to the drain electrode 73 via the contact hole H7.
  • the drain electrode 73 extends in the second direction Dy and is connected to the gate electrode 64 via the contact hole H8. Further, the drain electrode 73 is connected to the counter electrode 25 via the contact hole H9. As described above, the write transistor SST is connected to the gate of the drive transistor DRT.
  • the semiconductor layer 71 of the second sub-pixel 49G intersects the first signal line SL-1 in a plan view. Further, the semiconductor layer 71 of the second sub-pixel 49G intersects the first signal line SL-1 and the second signal line SL-2 in a plan view. Not limited to this, the semiconductor layer 71 may be connected via a bridge wiring provided in a layer different from the semiconductor layer 71 at a portion intersecting the signal line SL connected to the other sub-pixel 49. ..
  • FIG. 7 is a cross-sectional view taken along the line VII-VII'of FIG.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII'of FIG.
  • the light emitting element 3 is provided on the array substrate 2.
  • the array substrate 2 has a substrate 21, an anode electrode 23, a mounting electrode 24, a counter electrode 25, various transistors, various wirings, and various insulating films.
  • the substrate 21 is an insulating substrate, and for example, a glass substrate such as quartz or non-alkali glass, or a resin substrate such as polyimide is used.
  • a flexible resin substrate is used as the substrate 21, the display device 1 can be configured as a sheet display.
  • the substrate 21 is not limited to polyimide, and other resin materials may be used.
  • the direction from the substrate 21 toward the light emitting element 3 in the direction perpendicular to the surface of the substrate 21 is referred to as "upper side” or simply “upper side”. Further, the direction from the light emitting element 3 toward the substrate 21 is defined as “lower side” or simply “lower side”.
  • An undercoat film 91 is provided on the substrate 21.
  • the undercoat film 91 is formed by laminating a plurality of inorganic insulating films such as a silicon nitride film and a silicon oxide film.
  • the undercoat film 91 may or may not be a single-layer film.
  • the drive transistor DRT and the write transistor SST are provided on the undercoat film 91.
  • the semiconductor layer 61 and the semiconductor layer 71 are provided on the undercoat film 91.
  • polysilicon is used for the semiconductor layers 61 and 71.
  • the semiconductor layers 61 and 71 are not limited to this, and may be a microcrystalline oxide semiconductor, an amorphous oxide semiconductor, low-temperature polysilicon, or the like.
  • the gate insulating film 92 is provided on the undercoat film 91 so as to cover the semiconductor layers 61 and 71.
  • the gate insulating film 92 is, for example, a silicon oxide film.
  • the gate electrode 64 and the gate wire GL (see FIG. 8) are provided on the gate insulating film 92.
  • molybdenum (Mo) is used for the gate electrode 64 and the gate wire GL.
  • the gate electrode 64 and the gate wire GL may be a laminated film of molybdenum and aluminum (Mo / Al / Mo) or a laminated film of titanium and aluminum (Ti / Al / Ti).
  • a black member is laminated on the surface of the metal film. The black member will be described later.
  • the drive transistor DRT has a top gate structure in which the gate electrode 64 is provided above the semiconductor layer 61.
  • the present invention is not limited to this, and the drive transistor DRT may have a bottom gate structure in which the gate electrode 64 is provided on the lower side of the semiconductor layer 61, and the gate electrode 64 is provided on both the upper side and the lower side of the semiconductor layer 61.
  • a dual gate structure may be used. The same structure as that of the drive transistor DRT can be adopted for the write transistor SST.
  • the interlayer insulating film 93 is provided on the gate insulating film 92 so as to cover the gate electrode 64 and the gate wire GL.
  • the interlayer insulating film 93 has, for example, a laminated structure of a silicon nitride film and a silicon oxide film.
  • the source electrode 62 (see FIG. 8), the drain electrode 63, the signal line SL (source electrode 72), and the drain electrode 73 are provided on the interlayer insulating film 93.
  • the drain electrode 63 is connected to the drain region of the semiconductor layer 61 via the contact hole H1 penetrating the gate insulating film 92 and the interlayer insulating film 93.
  • the source electrode 62 is connected to the source region of the semiconductor layer 61 via a contact hole H2 penetrating the gate insulating film 92 and the interlayer insulating film 93.
  • a laminated film (Ti / Al / Ti) of titanium and aluminum is used for example.
  • the signal line SL, the source electrodes 62 and 72, and the drain electrodes 63 and 73 may be a laminated film (Mo / Al / Mo) of molybdenum and aluminum. Further, among the signal line SL and various electrodes, at least the signal line SL has a black member laminated on its surface.
  • the drain electrode 63 extends to a region overlapping the gate electrode 64.
  • a capacitance is formed by the drain electrode 63 and the gate electrode 64 facing each other via the interlayer insulating film 93.
  • the first organic insulating film 94 is provided on the interlayer insulating film 93 so as to cover the driving transistor DRT, the writing transistor SST, and the signal line SL.
  • an organic material such as photosensitive acrylic is used as the first organic insulating film 94.
  • Organic materials such as photosensitive acrylic are superior in coverage of wiring steps and surface flatness as compared with inorganic insulating materials formed by CVD or the like.
  • the first organic insulating film 94 and the second organic insulating film 96 are flattening films that flatten the surface of the array substrate 2.
  • the counter electrode 25, the capacitive insulating film 95, and the anode electrode 23 are laminated in this order on the first organic insulating film 94.
  • the counter electrode 25 is made of a translucent conductive material such as ITO (Indium Tin Oxide).
  • the capacitive insulating film 95 is provided so as to cover the counter electrode 25, and has an opening in a region overlapping the contact holes H3 and H4 (see FIG. 8).
  • the capacitive insulating film 95 is, for example, a silicon nitride film.
  • the anode electrode 23 faces the counter electrode 25 via the capacitive insulating film 95.
  • the anode electrode 23 is electrically connected to the drain electrode 63 via the contact hole H3.
  • the anode electrode 23 is electrically connected to the drive transistor DRT.
  • the anode electrode 23 has a laminated structure of titanium (Ti) and aluminum (Al) (for example, Ti / Al / Ti).
  • the present invention is not limited to this, and the anode electrode 23 may be a laminated film (Mo / Al / Mo) of molybdenum and aluminum, and may be an alloy containing any one or more of molybdenum and titanium, or translucent. It may be a conductive material.
  • Capacitive Cs is formed between the anode electrode 23 and the counter electrode 25 facing each other via the capacitive insulating film 95. Further, the counter electrode 25 formed of ITO also has a function as a barrier film for protecting various wirings such as the source electrode 62 and the drain electrode 63 in the step of forming the anode electrode 23.
  • the second organic insulating film 96 is provided on the anode electrode 23.
  • the second organic insulating film 96 is provided with a contact hole H6 (see FIG. 8) that reaches the anode electrode 23.
  • As the second organic insulating film 96 the same organic material as the first organic insulating film 94 is used.
  • the mounting electrode 24 is provided on the second organic insulating film 96 and is electrically connected to the anode electrode 23 via the contact hole H6. Like the anode electrode 23, the mounting electrode 24 has a laminated structure of titanium and aluminum. However, the mounting electrode 24 may use a conductive material different from that of the anode electrode 23. Further, as the second organic insulating film 96, an organic material different from that of the first organic insulating film 94 may be used.
  • the light emitting element 3 (first light emitting element 3R, second light emitting element 3G, third light emitting element 3B) is mounted on the corresponding mounting electrodes 24. Each light emitting element 3 is mounted so that the anode terminal 33 is in contact with the mounting electrode 24.
  • the bonding between the anode terminal 33 and the mounting electrode 24 of each light emitting element 3 is not particularly limited as long as good conduction can be ensured between them and the formation on the array substrate 2 is not damaged. Examples of the bonding between the anode terminal 33 and the mounting electrode 24 include a reflow process using a low-temperature melted solder material and a method in which the light emitting element 3 is placed on the array substrate 2 via a conductive paste and then fired and bonded.
  • the light emitting element 3 has a semiconductor layer 31, a cathode terminal 32, and an anode terminal 33.
  • a configuration in which an n-type clad layer, an active layer, and a p-type clad layer are laminated can be adopted.
  • a compound semiconductor such as gallium nitride (GaN), aluminum indium phosphide (AlInP), or indium gallium nitride (InGaN) is used.
  • GaN gallium nitride
  • AlInP aluminum indium phosphide
  • InGaN indium gallium nitride
  • different materials may be used for each of the first light emitting element 3R, the second light emitting element 3G, and the third light emitting element 3B.
  • the active layer a multiple quantum well structure (MQW structure) in which a well layer composed of several atomic layers and a barrier layer are periodically laminated may be adopted for high efficiency.
  • the light emitting element 3 may have a configuration in which the semiconductor layer 31 is formed on the semiconductor substrate.
  • the configuration is not limited to the configuration in which the light emitting element 3 alone is mounted on the array substrate 2, and the configuration may be such that the LED chip including the light emitting element 3 is mounted on the array substrate 2.
  • An element insulating film 97 is provided between the plurality of light emitting elements 3.
  • the element insulating film 97 is made of a resin material.
  • the element insulating film 97 covers at least the side surface of the light emitting element 3, and the cathode terminal 32 of the light emitting element 3 is exposed from the element insulating film 97.
  • the element insulating film 97 is formed flat so that the upper surface of the element insulating film 97 and the upper surface of the cathode terminal 32 form the same surface. However, the position of the upper surface of the element insulating film 97 may be different from the position of the upper surface of the cathode terminal 32.
  • the cathode electrode 22 is provided so as to cover the plurality of light emitting elements 3 and the element insulating film 97, and is electrically connected to the cathode terminals 32 of the plurality of light emitting elements 3.
  • a conductive material having translucency such as ITO is used for the cathode electrode 22. As a result, the light emitted from the light emitting element 3 can be efficiently taken out to the outside.
  • the cathode electrode 22 extends to a region overlapping the gate line GL and is connected to the cathode power supply line LVSS via the contact hole H5.
  • the cathode power supply line LVSS is provided on the same layer as the mounting electrode 24, that is, on the second organic insulating film 96.
  • the anode power supply line L VDD is connected to the source electrode 62 via a contact hole H4 provided on the same layer as the anode electrode 23, that is, on the capacitive insulating film 95 and at a position overlapping the gate wire GL.
  • At least a part of the anode power supply line L VDD and the cathode power supply line LVSS is provided so as to overlap with the gate line GL.
  • the area of the non-transmissive region NCA (length Py-in the second direction Dy-) is compared with the case where the anode power supply line L VDD and the cathode power supply line LVSS are provided at positions that do not overlap with the gate line GL in a plan view. NCA) can be reduced.
  • a cover glass 101 is provided on the cathode electrode 22 via an overcoat layer 98.
  • the cover glass 101 is a member for protecting the surface of the display device 1.
  • a protective member such as a translucent resin substrate or a translucent resin film may be provided as the cover member of the display device 1.
  • the overcoat layer 98 may be a transparent ultraviolet curable resin having adhesiveness to the cover glass 101, or a transparent adhesive layer for adhering the overcoat layer 98 and the cover glass 101 may be separately provided.
  • FIG. 9 is an explanatory diagram for explaining the laminated structure of signal lines.
  • the signal line SL has metal films 51, 52, 53 and a black member 54.
  • the signal line SL is laminated on the interlayer insulating film 93 in the order of the metal films 51, 52, 53, and the black member 54.
  • the black member 54 is provided between the metal film 53 and the cover glass 101.
  • the metal film 51 and the metal film 53 are, for example, titanium (Ti).
  • the metal film 52 is, for example, aluminum (Al).
  • the metal film 51 and the metal film 53 may be molybdenum (Mo).
  • the film thicknesses of the metal films 51, 52, and 53 are, for example, 25 nm or more and 70 nm or less.
  • the signal line SL has three layers of metal films 51, 52, and 53 laminated, but the signal line SL is not limited to this, and may be a single layer metal film, or a metal film having two layers or four or more layers. You may.
  • the black member 54 is provided on the surface of the metal film 53.
  • the black member 54 is a low-reflection film made of a material having a higher light absorption rate than, for example, the metal films 51, 52, 53.
  • a resin material colored in black, or a metal oxide, carbide, or metal carbide that becomes black due to carbon or thin film interference is used as the black member 54.
  • the film thickness of the black member 54 is, for example, 40 nm or more and 80 nm or less.
  • the reflectance of the signal line SL provided with the black member 54 in the visible light region is 10% or less.
  • the first Iridescent diffraction may occur due to the reflection of light on the metal films of the non-transmissive region NCA arranged in one direction Dx.
  • the length Px-CA of the first direction Dx of the translucent region CA is set to 5 times or more the length Px-NCA of the first direction Dx of the non-transmissive region NCA to diffract. Efficiency can be suppressed, and reflection on the surfaces of the metal films 51, 52, and 53 can be suppressed by the black member 54. As a result, the display device 1 can suppress the deterioration of the display characteristics by suppressing the iridescent diffraction.
  • the laminated structure of the signal line SL is shown in FIG. 9, the same configuration can be adopted for the gate line GL.
  • FIG. 10 is an explanatory diagram for explaining the laminated structure of the signal line and the anode power supply line.
  • the cross sections of the signal line SL and the anode power supply line L VDD are arranged side by side in order to facilitate understanding. That is, FIG. 10 schematically shows a cross-sectional view of the signal line SL cut along the first direction Dx and a cross-sectional view of the anode power supply line L VDD cut along the second direction Dy.
  • the anode power supply line L VDD has metal films 56, 57, 58 and a black member 59.
  • the metal film 56 and the metal film 58 are, for example, titanium (Ti).
  • the metal film 57 is, for example, aluminum (Al).
  • the metal film 56 and the metal film 58 may be molybdenum (Mo).
  • the black member 59 is provided on the surface of the metal film 58, and the same material as the black member 54 described above can be used. As a result, the anode power supply line L VDD can suppress the reflection of the light L1 incident from the first main surface 21A side.
  • the width of the anode power supply line L VDD (width in the second direction Dy) is larger than the width of the signal line SL (width in the first direction Dx).
  • the sheet resistance value of the anode power supply line L VDD can be reduced. Therefore, it is possible to suppress the voltage drop of the anode power supply potential P VDD supplied to the light emitting element 3 via the anode power supply line L VDD.
  • the black member 59 is a metal oxide or a metal carbide
  • the relative permittivity of the black member 59 is larger than that of the metal films 56, 57, 58, so that it is formed between the anode power supply line L VDD and the wiring in the vicinity.
  • the capacity increases. Therefore, the voltage fluctuation of the anode power supply potential P VDD can be suppressed to stabilize the power supply.
  • the cathode power supply line LVSS the same laminated structure as the anode power supply line L VDD can be adopted.
  • FIG. 11 is a cross-sectional view showing a laminated structure of a translucent region and a non-transmissive region.
  • a translucent insulating film and a cathode electrode 22 are laminated between the substrate 21 and the cover glass 101.
  • the undercoat film 91, the gate insulating film 92, the interlayer insulating film 93, the first organic insulating film 94, the capacitive insulating film 95, and the second are formed on the first main surface 21A of the substrate 21.
  • the organic insulating film 96, the element insulating film 97, the cathode electrode 22, the overcoat layer 98, and the cover glass 101 are laminated in this order.
  • the translucent region CA is not provided with each transistor (driving transistor DRT and writing transistor SST), various wirings, anode electrode 23, etc. of the non-transmissive region NCA, and each insulating film (inorganic insulating film and organic) is not provided.
  • the insulating film) is continuously provided over the non-transmissive region NCA and the translucent region CA.
  • the light transmittance can be improved in the translucent region CA as compared with the non-transmissive region NCA.
  • Each insulating film provided in the non-transmissive region NCA is continuously provided up to the translucent region CA.
  • the present invention is not limited to this, and some of the insulating films from the undercoat film 91 to the overcoat layer 98 described above may not be provided in the translucent region CA.
  • the cathode electrode 22 is also provided in the non-transmissive region NCA and may not be provided in the translucent region CA.
  • the display device 1 of the present embodiment includes the substrate 21 and the first LED element (for example, the first light emitting element 3R of the pixel Pix (2, 1)) provided on the substrate 21 and irradiating light.
  • the first signal line SL provided between the second LED element (for example, the second light emitting element 3G of the pixel Pix (1, 1)) and the first LED element and the second LED element and electrically connected to the first LED element.
  • the second signal line SL-2 provided between the first LED element and the second LED element and electrically connected to the second LED element, the first signal line SL-1 and the second signal line SL- It has a gate wiring (gate wire GL) intersecting with 2 and an anode wiring (anode power supply line L VDD) that is superimposed on the gate wiring and electrically connected to the first LED element and the second LED element, and the anode wiring has. , Extend parallel to the gate wiring.
  • the display device 1 has a cathode wiring (cathode power supply line LVSS) that is superimposed on the gate wiring and the anode wiring and is electrically connected to the first LED element and the second LED element, and the cathode wiring is the gate wiring and the anode. Extend parallel to the wiring.
  • a cathode wiring cathode power supply line LVSS
  • the display device 1 further includes a cathode electrode 22 that is commonly connected to the first LED element and the second LED element, and an element insulating film 97 that surrounds the first LED element and the second LED element between the substrate 21 and the cathode electrode 22.
  • the cathode wiring is located between the substrate 21 and the element insulating film 97, and the cathode electrode 22 is connected to the cathode wiring via the contact hole H5 formed in the element insulating film 97, and is connected to the contact hole. H5 is superimposed on the gate wiring or the anode wiring.
  • the anode wiring (anode power supply line L VDD) is located between the cathode wiring (cathode power supply line LVSS) and the gate wiring (gate line GL).
  • the display device 1 further has a third signal line, the first signal line is between the second signal line and the third signal line along the first direction Dx, and the third signal line is The signal line SL in the next row of the first signal line (for example, the signal line SL of the pixel Pix (3, 1)), and the first LED element (for example, the first light emitting element 3R of the pixel Pix (2, 1)) is It is located between the first signal line and the third signal line, and the distance between the first LED element and the third signal line is five times or more the distance between the first signal line and the first LED element.
  • the first signal line is between the second signal line and the third signal line along the first direction Dx
  • the third signal line is The signal line SL in the next row of the first signal line (for example, the signal line SL of the pixel Pix (3, 1)), and the first LED element (for example, the first light emitting element 3R of the pixel Pix (2, 1)) is It is located between the first signal line and the third signal line, and the distance
  • FIG. 12 is an explanatory diagram for explaining a laminated structure of signal lines according to the first modification.
  • the components described in the above-described embodiment are designated by the same reference numerals, and the description thereof will be omitted.
  • the signal line SLA of the modified example has a black member 55 in addition to the black member 54.
  • the black members 54 and 55 are provided on the front surface and the back surface of the metal films 51, 52 and 53, respectively.
  • the signal line SLA is laminated on the interlayer insulating film 93 in the order of the black member 55, the metal films 51, 52, 53, and the black member 54.
  • the black member 55 is provided between the substrate 21 and the metal film 51.
  • the black member 55 By providing the black member 55, it is possible to suppress the light L2 incident from the second main surface 21B side of the substrate 21 from being reflected by the back surface of the signal line SLA.
  • the signal line SLA of the modified example can be applied to the display device 1 observed from both the first main surface 21A side (cover glass 101 side) and the second main surface 21B side.
  • black members 54 and 55 may be provided on the front surface and the back surface of the gate line GL, the anode power supply line L VDD, and the cathode power supply line LVSS.
  • FIG. 13 is a cross-sectional view schematically showing the display device according to the second modification.
  • the first organic insulating film 94 and the second organic insulating film 96 are formed on the first main surface 21A of the substrate 21. It is laminated.
  • a cover glass 101 is provided on the second organic insulating film 96 via the gap SP.
  • a plurality of inorganic insulating films (undercoat film 91, gate insulating film 92, interlayer insulating film 93, capacitive insulating film 95) are formed between the substrate 21 and the light emitting element 3 in the third direction Dz. ) And a plurality of organic insulating films (first organic insulating film 94 and second organic insulating film 96) are laminated.
  • first organic insulating film 94 and the second organic insulating film 96 are laminated on the first main surface 21A of the substrate 21 without having a plurality of inorganic insulating films.
  • the distance between the surface of the second organic insulating film 96 (flattening film) in the translucent region CA and the substrate 21 in the third direction Dz is the distance of the second organic insulating film 96 (flattening film) in the non-transmissive region NCA. It is smaller than the distance between the surface of the flattening film) and the substrate 21 in the third direction Dz. That is, the total thickness of the insulating films laminated on the translucent region CA is thinner than the total thickness of the insulating films laminated on the non-transmissive region NCA. Further, in the translucent region CA, the element insulating film 97, the cathode electrode 22, and the overcoat layer 98 are not provided. With such a configuration, the light transmittance of the light transmitting region CA can be further improved.
  • FIG. 14 is a cross-sectional view schematically showing the display device according to the third modification.
  • the configuration in which the element insulating film 97 is provided on each light emitting element 3 is different from that of the first embodiment and the second modification described above.
  • the element insulating film 97 is provided so as to cover the side surface of each light emitting element 3 and the outer edge of the mounting electrode 24.
  • the element insulating film 97 is provided in a concave shape between the adjacent light emitting elements 3.
  • the cathode electrode 22 is formed following the uneven shape formed by the upper surface of the light emitting element 3 and the element insulating film 97.
  • the cover glass 101 is adhered to the upper end of the cathode electrode 22 via the adhesive layer 98A.
  • a gap SP is formed between the cathode electrode 22 and the cover glass 101 between the adjacent light emitting elements 3.
  • a gap SP is provided between the second organic insulating film 96 and the cover glass 101. Even with such a configuration, the element insulating film 97 can insulate the adjacent light emitting elements 3 and the adjacent mounting electrodes 24.
  • FIG. 15 is a plan view schematically showing a plurality of pixels of the display device according to the second embodiment.
  • a configuration in which a plurality of light emitting elements 3 and a plurality of signal lines SL are arranged in close proximity to each other in two pixel Pix adjacent to the first direction Dx has been described. Not limited to this.
  • FIG. 15 shows four pixel Pix in 2 rows and 2 columns among the plurality of arranged pixel Pix. Specifically, as shown in FIG. 15, the pixels Pix (1, 1) and Pix (2, 1) are arranged in the first direction Dx. Further, the pixels Pix (1, 1) and Pix (1, 2) are arranged in the second direction Dy. Pixels (2, 1) and Pix (2, 2) are arranged in the second direction Dy.
  • the pixel Pix is a region surrounded by two signal line groups SLG adjacent to the first direction Dx and two gate lines GL adjacent to the second direction Dy.
  • the arrangement pitch PPx of the pixel Pix in the first direction Dx is equal to the arrangement pitch of the signal line group SLG in the first direction Dx.
  • the arrangement pitch PPy of the pixel Pix in the second direction Dy is equal to the arrangement pitch of the gate line GL adjacent to the second direction Dy.
  • a plurality of light emitting elements 3 and a plurality of signal lines SL are arranged in close proximity to each other for each pixel Pix.
  • the first light emitting element 3R, the second light emitting element 3G, and the third light emitting element 3B are arranged side by side in the first direction Dx.
  • the light emitting element groups (first light emitting element 3R, second light emitting element 3G, and third light emitting element 3B) constituting each pixel Pix are arranged apart from each other in the first direction Dx and the second direction Dy.
  • FIG. 16 is an enlarged plan view showing one pixel of FIG.
  • FIG. 16 shows the pixel Pix (1, 1)
  • the description of the pixel Pix (1, 1) can be applied to other pixel Pix.
  • the signal line group SLG is a group of first signal line SL-1, second signal line SL-2, and third signal line SL- provided adjacent to each other in the first direction Dx. 3 is included.
  • the signal line group SLG is connected to the pixel Pix (1, 1).
  • the first signal line SL-1, the third signal line SL-3, and the second signal line SL-2 are arranged in this order in the first direction Dx.
  • the order of arrangement of each signal line SL in the signal line group SLG can be changed as appropriate.
  • the width W-SLG of the signal line group SLG includes the width of the three signal lines SL and the distance between the two adjacent signal lines SL. Also in this embodiment, the width and spacing of each signal line SL are set so that the signal line group SLG forms a non-transmissive region NCA.
  • the first light emitting element 3R is arranged adjacent to each other in the ⁇ Dx direction (left side of FIG. 16) of the signal line group SLG.
  • the second light emitting element 3G and the third light emitting element 3B are arranged adjacent to each other in the + Dx direction (right side of FIG. 16) of the signal line group SLG. That is, in the first direction Dx, the signal line group SLG is arranged between the first light emitting element 3R, the second light emitting element 3G, and the third light emitting element 3B. Further, the first light emitting element 3R, the second light emitting element 3G, and the third light emitting element 3B are all arranged adjacent to each other on the same side (+ Dy direction) of the gate line GL.
  • each light emitting element 3 and the signal line group SLG is only an example, and may be changed as appropriate.
  • the first light emitting element 3R may be arranged with one of the second light emitting element 3G and the third light emitting element 3B in the ⁇ Dx direction of the signal line group SLG, and the second light emitting element 3G and the third light emitting element 3B may be arranged.
  • the other of the signals may be arranged in the + Dx direction of the signal line group SLG.
  • the first light emitting element 3R, the second light emitting element 3G, and the third light emitting element 3B may be arranged in close proximity to each other in the + Dx direction (or -Dx direction) of the signal line group SLG.
  • the non-transmissive region NCA of each pixel Pix overlaps the first light emitting element 3R, the second light emitting element 3G, and the third light emitting element 3B adjacent to the first direction Dx, and the anode electrode 23 connected to each light emitting element 3. It is a region and a region including a signal line group SLG.
  • the length Px-NCA of the first direction Dx of the non-transmissive region NCA is the first direction Dx (-Dx direction) of the anode electrode 23 connected to the first light emitting element 3R. From the end of the signal line group SLG and the second light emitting element 3G to the end of the anode electrode 23 connected to the third light emitting element 3B in the first direction Dx (+ Dx direction). is there.
  • the width Py-NCA of the second direction Dy of the non-transmissive region NCA is the anode power supply line L VDD or the cathode power supply from the end of the second direction Dy (+ Dy direction) of the anode electrode 23 connected to each light emitting element 3. It is the length to the end of the second direction Dy ( ⁇ Dy direction) of the line LVSS.
  • the configurations of the pixels Pix (2, 1), Pix (1, 2), and Pix (2, 2) are the same as those of the pixel Pix (1, 1). That is, a plurality of signal line SLs are bundled and arranged for each pixel Pix arranged in the first direction Dx to form a signal line group SLG, and the plurality of light emitting elements 3 constituting the pixel Pix are combined with the signal line group SLG. Placed in close proximity. Further, the second light emitting element 3G and the third light emitting element 3B constituting the pixel Pix (1, 1) and the first light emitting element 3R forming the pixel Pix (2, 1) are separated from each other in the first direction Dx.
  • the second light emitting element 3G and the third light emitting element 3B constituting the pixel Pix (1, 2) and the first light emitting element 3R forming the pixel Pix (2, 2) are separated from each other in the first direction Dx. It is arranged between two signal line groups SLG adjacent to each other in the first direction Dx.
  • the length Px-CA of the first direction Dx of the translucent region CA is the anode electrode 23 of the pixel Pix (for example, the pixel Pix (1, 2) and the pixel Pix (2, 2)) adjacent to the first direction Dx. Equal to the distance between.
  • the length Py-CA of the second direction Dy of the translucent region CA is the end of the anode electrode 23 of the pixel Pix (for example, the pixel Pix (1, 2)) in the + Dy direction and the pixel Pix adjacent to the second direction Dy. It is equal to the distance between the power supply line (anode power supply line L VDD or cathode power supply line LVSS) of (for example, pixel Pix (1, 1)).
  • the length Px of the first direction Dx of the translucent region CA -CA can be 5 times or more the length Px-NCA of the first direction Dx of the non-transmissive region NCA.
  • the length Py-CA of the second direction Dy of the translucent region CA can also be 5 times or more the length Py-NCA of the second direction Dy of the non-transmissive region NCA.
  • FIG. 17 is a plan view schematically showing a plurality of pixels of the display device according to the fourth modification of the second embodiment.
  • FIG. 18 is an enlarged plan view showing one pixel of FIG. In FIG. 18, for example, the pixel Pix (1, 1) is enlarged and shown.
  • the first light emitting element constituting the pixel Pix (1, 1) in the second direction Dy As shown in FIGS. 17 and 18, in the display device 1D of the fourth modification, as compared with the second embodiment described above, the first light emitting element constituting the pixel Pix (1, 1) in the second direction Dy.
  • the configuration in which the gate line GL is provided between the 3R and the second light emitting element 3G and the third light emitting element 3B constituting the pixels Pix (1, 1) is different.
  • the first light emitting element 3R is arranged adjacent to the gate line GL in the ⁇ Dy direction.
  • the second light emitting element 3G and the third light emitting element 3B are arranged adjacent to the gate line GL in the + Dy direction.
  • the pixel circuit and various wiring configurations are different between the first sub-pixel 49R, the second sub-pixel 49G, and the third sub-pixel 49B in one pixel Pix.
  • the first sub-pixel 49R, the second sub-pixel 49G, and the third sub-pixel 49B can be configured to be inverted with a virtual line parallel to the first direction Dx as the axis of symmetry.
  • the length Px-NCA of the first direction Dx of the non-transmissive region NCA is the third light emitting element from the end of the first signal line SL-1 of the signal line group SLG in the first direction Dx (-Dx direction). It is the length to the end of the anode electrode 23 connected to 3B in the first direction Dx (+ Dx direction).
  • the width Py-NCA of the second direction Dy of the non-transmissive region NCA is the second direction Dy (+ Dy direction) of the anode electrode 23 connected to each light emitting element 3 as in the second embodiment described above. It is the length from the end of the anode power supply line L VDD or the end of the cathode power supply line LVSS in the second direction Dy ( ⁇ Dy direction).
  • the length Px-CA of the first direction Dx of the translucent region CA is the pixel Pix (1) in the pixel Pix (for example, the pixel Pix (1, 2) and the pixel Pix (2, 2)) adjacent to the first direction Dx. It is equal to the distance between the + Dx direction end of the anode electrode 23 of 2) and the ⁇ Dx direction end of the signal line group SLG of the pixel Pix (2, 2).
  • the length Py-CA of the second direction Dy of the translucent region CA is the + Dy direction end of the anode electrode 23 of the pixel Pix (for example, the pixel Pix (1, 2)) as in the second embodiment described above. It is equal to the distance between the unit and the power supply line (anode power supply line L VDD or cathode power supply line LVSS) of the pixel Pix (for example, pixel Pix (1, 1)) adjacent to the second direction Dy.
  • the length Px-NCA of the non-transmissive region NCA in the first direction Dx can be made smaller than that of the second embodiment described above, and the translucent region CA can be reduced.
  • the length Px-CA of the first direction Dx can be increased. That is, in the display device 1D, the ratio (Px) of the length Px-CA of the first direction Dx of the translucent region CA to the length Px-NCA of the length Px-NCA of the non-transmissive region NCA in the first direction Dx. -CA / Px-NCA) can be increased. As a result, the display device 1D can improve the light transmittance.
  • each light emitting element 3 has a relationship between the arrangement of each light emitting element 3 and the gate line GL is just an example, and may be changed as appropriate. For example, even if the first light emitting element 3R and the second light emitting element 3G are arranged adjacent to the gate line GL in the ⁇ Dy direction, and the third light emitting element 3B is arranged adjacent to the gate line GL in the + Dy direction. Good.
  • the area of the non-transmissive region NCA with respect to the translucent region CA is greatly enlarged to make the drawings easier to see.
  • the length Px-CA of the first-direction Dx and the length Py-CA of the second-direction Dy of the translucent region CA are both sufficiently longer than the non-transmissive region NCA and are provided five times or more.
  • the ratio of the arrangement pitch PPx in the first direction Dx of the pixel Pix and the arrangement pitch PPy in the second direction Dy can also be appropriately changed according to the display resolution and the transmittance.
  • the portions described as the anode terminal 33 and the cathode terminal 32 are not limited to the description in the specification depending on the connection direction of the light emitting element 3 and the voltage application direction, and are reversed. You may do it.

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Abstract

表示装置は、基板と、基板に設けられ、光を照射する第１ＬＥＤ素子と第２ＬＥＤ素子と、第１ＬＥＤ素子と第２ＬＥＤ素子の間に設けられ、第１ＬＥＤ素子に電気的に接続される第１信号線と、第１ＬＥＤ素子と第２ＬＥＤ素子の間に設けられ、第２ＬＥＤ素子に電気的に接続される第２信号線と、第１信号線及び第２信号線に交差するゲート配線と、ゲート配線に重畳し、第１ＬＥＤ素子及び第２ＬＥＤ素子に電気的に接続されるアノード配線と、を有し、アノード配線は、ゲート配線に平行に延出する。

Description

表示装置
　本発明は、表示装置に関する。
　近年、表示素子として微小サイズの発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ））を用いたディスプレイが注目されている（例えば、特許文献１参照）。複数の発光ダイオードは、アレイ基板（特許文献１ではドライババックプレーン）に接続され、アレイ基板は、発光ダイオードを駆動するための画素回路（特許文献１では電子制御回路）を備える。また、特許文献２には、有機ＥＬ素子をアクティブマトリクスにより駆動する画素回路が記載されている。
特表２０１７－５２９５５７号公報 特開２００２－２７８５１３号公報
　画面の向こう側が透けて見える態様で用いられる、いわゆる透明ディスプレイ（もしくは透過型ディスプレイ）と呼ばれる表示装置が知られている。透明ディスプレイの表示素子として発光ダイオードを採用した場合、発光ダイオードの駆動回路を構成する複数のトランジスタや配線等により、透過率が低下する可能性がある。
　本発明は、アレイ基板の一方の面から、反対側の他方の面側の背景を視認可能であって、透過率の低下を抑制できる表示装置を提供することを目的とする。
　本発明の一態様の表示装置は、基板と、前記基板に設けられ、光を照射する第１ＬＥＤ素子と第２ＬＥＤ素子と、前記第１ＬＥＤ素子と前記第２ＬＥＤ素子の間に設けられ、前記第１ＬＥＤ素子に電気的に接続される第１信号線と、前記第１ＬＥＤ素子と前記第２ＬＥＤ素子の間に設けられ、前記第２ＬＥＤ素子に電気的に接続される第２信号線と、前記第１信号線及び前記第２信号線に交差するゲート配線と、前記ゲート配線に重畳し、前記第１ＬＥＤ素子及び前記第２ＬＥＤ素子に電気的に接続されるアノード配線と、を有し、前記アノード配線は、前記ゲート配線に平行に延出する。
　本発明の一態様の表示装置は、基板と、前記基板に設けられた複数の画素と、複数の前記画素の各々に設けられ、光を出射する複数の発光素子と、複数の前記発光素子に対応して設けられた複数のトランジスタと、複数の前記トランジスタに接続された信号線及びゲート線と、を有し、開口率が８０％以上の領域である透光領域と、開口率が８０％よりも小さい領域である非透光領域とが、第１方向に並んで配置され、前記透光領域の前記第１方向の長さは、前記非透光領域の前記第１方向の長さの５倍以上である。
図１は、第１実施形態に係る表示装置を模式的に示す平面図である。 図２は、１つの画素Ｐｉｘを示す平面図である。 図３は、画素回路を示す回路図である。 図４は、複数の画素を模式的に示す平面図である。 図５は、図４の隣接する２つの画素を拡大して示す平面図である。 図６は、１つの発光素子に対応して設けられたトランジスタの構成例を示す平面図である。 図７は、図５のＶＩＩ－ＶＩＩ’断面図である。 図８は、図６のＶＩＩＩ－ＶＩＩＩ’断面図である。 図９は、信号線の積層構造を説明するための説明図である。 図１０は、信号線及びアノード電源線の積層構造を説明するための説明図である。 図１１は、透光領域及び非透光領域の積層構造を示す断面図である。 図１２は、第１変形例に係る信号線の積層構造を説明するための説明図である。 図１３は、第２変形例に係る表示装置を模式的に示す断面図である。 図１４は、第３変形例に係る表示装置を模式的に示す断面図である。 図１５は、第２実施形態に係る表示装置の、複数の画素を模式的に示す平面図である。 図１６は、図１５の１つの画素を拡大して示す平面図である。 図１７は、第２実施形態の第４変形例に係る表示装置の、複数の画素を模式的に示す平面図である。 図１８は、図１７の１つの画素を拡大して示す平面図である。
　本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　本明細書及び請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
（第１実施形態）
　図１は、第１実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Integrated　Circuit）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。特に図示しないが、アレイ基板２上には、駆動回路１２及び駆動ＩＣ２１０を駆動するための制御信号及び電力を入力するためのフレキシブルプリント基板（ＦＰＣ）等が接続されていてもよい。
　図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。
　複数の画素Ｐｉｘは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。
　駆動回路１２は、駆動ＩＣ２１０又は外部からの各種制御信号に基づいて複数のゲート線ＧＬ（図３参照）を駆動する回路である。駆動回路１２は、複数のゲート線ＧＬを順次又は同時に選択し、選択されたゲート線ＧＬにゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。
　駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Chip　On　Glass）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上に実装されてもよい。
　カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線６０に電気的に接続され、基準電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード端子３２（図７参照）は、カソード電極２２及びカソード電源線ＬＶＳＳを介して、カソード配線６０に接続される。
　図２は、１つの画素Ｐｉｘを示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の副画素４９を含む。例えば、画素Ｐｉｘは、第１副画素４９Ｒと、第２副画素４９Ｇと、第３副画素４９Ｂとを有する。第１副画素４９Ｒは、第１色としての原色の赤色を表示する。第２副画素４９Ｇは、第２色としての原色の緑色を表示する。第３副画素４９Ｂは、第３色としての原色の青色を表示する。図２に示すように、１つの画素Ｐｉｘにおいて、第１副画素４９Ｒと、第２副画素４９Ｇと、第３副画素４９Ｂとは第１方向Ｄｘで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、第１副画素４９Ｒと、第２副画素４９Ｇと、第３副画素４９Ｂとをそれぞれ区別する必要がない場合、副画素４９という。
　第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂは、それぞれ、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂと、アノード電極２３と、を有する。表示装置１は、第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂにおいて、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂごとに異なる光を出射することで画像を表示する。第１発光素子３Ｒは、赤色の光を出射する。第２発光素子３Ｇは、緑色の光を出射する。第３発光素子３Ｂは、青色の光を出射する。なお、以下の説明において、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂを区別して説明する必要がない場合には、単に発光素子３と表す。
　発光素子３は、複数の副画素４９の各々に設けられる。発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する発光ダイオード（ＬＥＤ：Light　Emitting　Diode）チップである。厳密な定義ではないが、チップサイズが１００μｍを下回るものは、マイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。
　なお、複数の発光素子３は、４色以上の異なる光を出射してもよい。また、複数の副画素４９の配置は、図２に示す構成に限定されない。例えば、第１副画素４９Ｒは第２副画素４９Ｇと第２方向Ｄｙに隣り合っていてもよい。第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂは、三角格子状に配置されてもよい。また、第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂの、第１方向Ｄｘでの配置順も異なっていてもよい。
　図３は、画素回路を示す回路図である。図３に示す画素回路は、基板２１に設けられ、駆動信号（電流）を各発光素子３に供給する回路である。図３に示すように、複数のゲート線ＧＬは、それぞれ第１方向Ｄｘに延在し、複数の第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂに接続される。複数の第１信号線ＳＬ－１、第２信号線ＳＬ－２及び第３信号線ＳＬ－３は、それぞれ第２方向Ｄｙに延在する。第１信号線ＳＬ－１は、第２方向Ｄｙに配列された複数の第１副画素４９Ｒに接続される。第２信号線ＳＬ－２は、第２方向Ｄｙに配列された複数の第２副画素４９Ｇに接続される。第３信号線ＳＬ－３は、第２方向Ｄｙに配列された複数の第３副画素４９Ｂに接続される。なお、以下の説明では、第１信号線ＳＬ－１、第２信号線ＳＬ－２及び第３信号線ＳＬ－３を区別して説明する必要がない場合には、単に信号線ＳＬと表す。
　図３に示すように、各副画素４９は、それぞれ、２つのトランジスタと、１つの容量と、を含む。具体的には、各副画素４９は、駆動トランジスタＤＲＴと、書込トランジスタＳＳＴと、容量Ｃｓと、を含む。
　各副画素４９が有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin　Film　Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。
　駆動トランジスタＤＲＴのゲートは、書込トランジスタＳＳＴのドレインに接続される。駆動トランジスタＤＲＴのソースは、アノード電源線ＬＶＤＤに接続される。駆動トランジスタＤＲＴのドレインは、発光素子３のアノードに接続されている。発光素子３のカソードは、カソード電源線ＬＶＳＳに接続され、基準電位が供給される。
　書込トランジスタＳＳＴのゲートは、ゲート線ＧＬに接続される。書込トランジスタＳＳＴのソースは、信号線ＳＬに接続される。書込トランジスタＳＳＴのドレインは、駆動トランジスタＤＲＴのゲートに接続されている。
　容量Ｃｓは、一端が駆動トランジスタＤＲＴのゲートと書込トランジスタＳＳＴのドレインとに接続され、他端が共通配線ＬＣｓに接続されている。共通配線ＬＣｓは、カソード電源線ＬＶＳＳと電気的に接続され、基準電位が供給される。容量Ｃｓは、駆動トランジスタＤＲＴの寄生容量とリーク電流とによるゲート電圧の変動を抑えるために、画素回路に付加されている。
　書込トランジスタＳＳＴは、２ノード間の導通と非導通とを選択するスイッチング素子として機能する。駆動トランジスタＤＲＴは、ゲートとドレインとの間の電圧に応じて、発光素子３に流れる電流を制御する電流制御素子として機能する。
　具体的には、駆動回路１２が、複数のゲート線ＧＬを選択し、選択されたゲート線ＧＬにゲート駆動信号を供給する。ゲート駆動信号によりゲート線ＧＬの電位がＨ（ハイ）レベルになると、書込トランジスタＳＳＴがオンになる。これにより、信号線ＳＬから供給される映像信号に基づいて容量Ｃｓに電荷が蓄積される。駆動トランジスタＤＲＴのゲートドレイン間の電圧は、容量Ｃｓの電荷量に応じて決定される。
　駆動トランジスタＤＲＴには、アノード電源線ＬＶＤＤから供給されたアノード電源電位ＰＶＤＤに基づいて電流が流れる。駆動トランジスタＤＲＴは、ゲートドレイン間の電圧の電圧に応じた電流を、発光素子３に供給する。発光素子３は、この電流に応じた輝度で発光する。また、書込トランジスタＳＳＴがオフになった後も、発光素子３には、駆動トランジスタＤＲＴを介してアノード電源線ＬＶＤＤから電流が供給される。
　次に、画素Ｐｉｘの平面視での具体的な構成例について説明する。図４は、複数の画素を模式的に示す平面図である。図４では、表示領域ＡＡに複数配列された画素Ｐｉｘのうち、２行４列の８個の画素Ｐｉｘを拡大して示している。具体的には、図４に示すように、画素Ｐｉｘ（１、１）、Ｐｉｘ（２、１）、Ｐｉｘ（３、１）、Ｐｉｘ（４、１）は、第１方向Ｄｘに配列される。また、画素Ｐｉｘ（１、１）、Ｐｉｘ（１、２）は、第２方向Ｄｙに配列される。画素Ｐｉｘ（２、１）、Ｐｉｘ（２、２）は、第２方向Ｄｙに配列される。画素Ｐｉｘ（３、１）、Ｐｉｘ（３、２）は、第２方向Ｄｙに配列される。画素Ｐｉｘ（４、１）、Ｐｉｘ（４、２）は、第２方向Ｄｙに配列される。なお、画素Ｐｉｘ（１、１）、Ｐｉｘ（２、１）、Ｐｉｘ（３、１）、Ｐｉｘ（４、１）、Ｐｉｘ（１、２）、Ｐｉｘ（２、２）、Ｐｉｘ（３、２）、Ｐｉｘ（４、２）を区別して説明する必要がない場合には、単に画素Ｐｉｘと表す。
　複数の画素Ｐｉｘは、それぞれ、第１発光素子３Ｒ（第１副画素４９Ｒ）、第２発光素子３Ｇ（第２副画素４９Ｇ）、第３発光素子３Ｂ（第３副画素４９Ｂ）、第１信号線ＳＬ－１、第２信号線ＳＬ－２、第３信号線ＳＬ－３及びゲート線ＧＬを有する。第１発光素子３Ｒは、第１信号線ＳＬ－１に電気的に接続される。第２発光素子３Ｇは、第２信号線ＳＬ－２に電気的に接続される。第３発光素子３Ｂは、第３信号線ＳＬ－３に電気的に接続される。
　本実施形態では、第１方向Ｄｘに隣接する２つの画素Ｐｉｘで、複数の発光素子３と、複数の信号線ＳＬ（信号線群ＳＬＧ）とがひとまとまりに近接して配置される。隣接する一方の画素Ｐｉｘと、他方の画素Ｐｉｘとは、第２方向Ｄｙに平行な仮想線を対称軸として、反転するような位置関係で配置される。
　第１方向Ｄｘに隣り合う２つの画素Ｐｉｘ（例えば、画素Ｐｉｘ（２、２）と画素Ｐｉｘ（３、２））は、第１方向Ｄｘに隣り合う２つの信号線群ＳＬＧと、第２方向Ｄｙに隣り合う２つのゲート線ＧＬとで囲まれた領域である。ここで、画素Ｐｉｘの第１方向Ｄｘでの配置ピッチＰＰｘは、信号線群ＳＬＧの幅Ｗ－ＳＬＧの、第１方向Ｄｘでの中点と仮想線ＣＬとの間の距離で表される。仮想線ＣＬは、第１方向Ｄｘに隣り合う信号線群ＳＬＧ間の中点を通り、信号線ＳＬに平行な方向に延在する仮想線である。言い換えると、配置ピッチＰＰｘは、第１方向Ｄｘに隣り合う信号線群ＳＬＧの配置ピッチの１／２である。
　画素Ｐｉｘの第２方向Ｄｙでの配置ピッチＰＰｙは、第２方向Ｄｙに隣り合うゲート線ＧＬの配置ピッチと等しい。つまり、配置ピッチＰＰｙは、第２方向Ｄｙに隣り合うゲート線ＧＬの第２方向Ｄｙ（＋Ｄｙ方向）での端部の距離で表される。
　複数の画素Ｐｉｘは、それぞれ、透光領域ＣＡと、非透光領域ＮＣＡとを有する。透光領域ＣＡは、所定の領域において、開口率が８０％以上の領域であり、すなわち、所定の領域の面積に対する、信号線ＳＬ、ゲート線ＧＬ等の各種配線や、発光素子３に接続されたアノード電極２３等と重ならない領域の割合が８０％以上となる領域である。非透光領域ＮＣＡは、所定の領域において、開口率が８０％よりも小さい領域であり、すなわち、所定の領域の面積に対する、信号線ＳＬ、ゲート線ＧＬ等の各種配線や、発光素子３に接続されたアノード電極２３等と重ならない領域の割合が８０％よりも小さい領域である。
　表示装置１は、非透光領域ＮＣＡの面積に比べて透光領域ＣＡの面積が大きく設けられている。このため、発光素子３が発光しない画素Ｐｉｘでは、透光領域ＣＡを介して基板２１（図７参照）の第１主面２１Ａ側（カバーガラス１０１側）から基板２１の第２主面２１Ｂ側の背景が視認され、また、基板２１の第２主面２１Ｂ側から第１主面２１Ａ側（カバーガラス１０１側）の背景が視認される。そして、本実施形態の表示装置１は、駆動ＩＣ２１０から映像信号が入力されると、画素Ｐｉｘの発光素子３が映像信号に応じて発光する。そして、画素Ｐｉｘで表示される画像は、背景とともに視認される。つまり、表示装置１は、表示領域ＡＡの向こう側が透けて見える態様で用いられる、いわゆる透明ディスプレイである。
　次に、第１方向Ｄｘに隣接する画素Ｐｉｘ（１、１）と画素Ｐｉｘ（２、１）に着目して、各画素Ｐｉｘの構成の具体例を説明する。図５は、図４の隣接する２つの画素を拡大して示す平面図である。なお、以下の説明では、第１方向Ｄｘの一方（図５右側方向）を＋Ｄｘ方向と表し、第１方向Ｄｘの他方（図５左側方向）を－Ｄｘ方向と表す場合がある。同様に、第２方向Ｄｙの一方（図５上側方向）を＋Ｄｙ方向と表し、第２方向Ｄｙの他方（図５下側方向）を－Ｄｙ方向と表す場合がある。
　信号線群ＳＬＧは、第１方向Ｄｘに隣り合う複数の信号線ＳＬを含む。具体的には、図５左側の画素Ｐｉｘ（１、１）（第１画素）に接続された３本の信号線ＳＬと、図５右側の画素Ｐｉｘ（２、１）（第２画素）に接続された３本の信号線ＳＬとが、第１方向Ｄｘに隣り合って配置され、ひとまとまりの信号線群ＳＬＧとして形成される。つまり、信号線群ＳＬＧは、１対の第１信号線ＳＬ－１、１対の第２信号線ＳＬ－２及び１対の第３信号線ＳＬ－３を含む。信号線群ＳＬＧは、第１方向Ｄｘで、第３信号線ＳＬ－３、第２信号線ＳＬ－２、第１信号線ＳＬ－１、第３信号線ＳＬ－３、第２信号線ＳＬ－２、第１信号線ＳＬ－１の順に配置される。左側の画素Ｐｉｘ（１、１）に接続された３本の信号線ＳＬと、右側の画素Ｐｉｘ（２、１）に接続された３本の信号線ＳＬとが、同じ配置関係で第１方向Ｄｘに配列される。ただし、これに限定されず、信号線群ＳＬＧの配置は適宜変更してもよい。
　１つの信号線群ＳＬＧで、複数の信号線ＳＬは、第１方向Ｄｘに間隔を設けて配列される。信号線群ＳＬＧの幅Ｗ－ＳＬＧは、複数の信号線ＳＬと、信号線ＳＬの間隔とを含む。信号線群ＳＬＧは、開口率が８０％よりも小さくなるように、各信号線ＳＬの線幅と、信号線ＳＬの間隔とが設定されており、信号線群ＳＬＧと重なる領域が非透光領域ＮＣＡとなっている。
　複数の画素Ｐｉｘのそれぞれにおいて、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、第１方向Ｄｘに隣り合って配置され、信号線群ＳＬＧとゲート線ＧＬとの交差部近傍に設けられる。具体的には、第１方向Ｄｘで、信号線群ＳＬＧは、画素Ｐｉｘ（１、１）を構成する複数の発光素子３と、画素Ｐｉｘ（２、１）を構成する複数の発光素子３との間に設けられる。また、第２方向Ｄｙで、信号線群ＳＬＧと交差するゲート線ＧＬは、画素Ｐｉｘ（１、１）を構成する複数の発光素子３と、画素Ｐｉｘ（２、１）を構成する複数の発光素子３との間に設けられる。
　画素Ｐｉｘ（１、１）を構成する第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、この順で第１方向Ｄｘに配列される。第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、信号線群ＳＬＧと第１方向Ｄｘ（－Ｄｘ方向）に隣り合って配置される。また、画素Ｐｉｘ（１、１）を構成する第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、信号線群ＳＬＧと交差するゲート線ＧＬの－Ｄｙ方向に隣り合って配置される。
　画素Ｐｉｘ（２、１）を構成する第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、この順で第１方向Ｄｘに配列され、信号線群ＳＬＧと第１方向Ｄｘ（＋Ｄｘ方向）に隣り合って配置される。また、画素Ｐｉｘ（２、１）を構成する第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、ゲート線ＧＬの＋Ｄｙ方向に隣り合って配置される。画素Ｐｉｘ（１、１）の複数の発光素子３と、画素Ｐｉｘ（２、１）の複数の発光素子３とは、第１方向Ｄｘで同じ配置関係で配列される。ただし、複数の発光素子３の配置の順番は、画素Ｐｉｘごとに異なっていてもよい。
　発光素子３は、それぞれ、書込トランジスタＳＳＴの半導体層７１を介して、各信号線ＳＬに接続される。また、発光素子３は、それぞれ、コンタクトホールＨ４を介して、アノード電源線ＬＶＤＤに電気的に接続される。アノード電源線ＬＶＤＤ及びカソード電源線ＬＶＳＳは、ゲート線ＧＬと重なって設けられ、第１方向Ｄｘに延在する。なお、図４及び図５では、図面を見やすくするために、アノード電源線ＬＶＤＤ及びカソード電源線ＬＶＳＳを二点鎖線で表している。
　各画素Ｐｉｘの非透光領域ＮＣＡは、第１方向Ｄｘに隣り合う第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂと、各発光素子３に接続されたアノード電極２３と、信号線群ＳＬＧとに重なる領域を含む。非透光領域ＮＣＡは、信号線ＳＬの間隔、アノード電極２３の間隔、アノード電極２３とゲート線ＧＬとの間隔等も含む領域である。言い換えると、信号線群ＳＧＬと複数の発光素子３とは、第１方向Ｄｘに隣り合って配置されて第１方向Ｄｘに連続する非透光領域ＮＣＡを形成する。
　画素Ｐｉｘ（１、１）において、非透光領域ＮＣＡの、第１方向Ｄｘの長さＰｘ－ＮＣＡは、第１発光素子３Ｒに接続されたアノード電極２３の第１方向Ｄｘ（－Ｄｘ方向）の端部から、信号線群ＳＬＧの第１方向Ｄｘ（＋Ｄｘ方向）の端部までの長さである。非透光領域ＮＣＡの、第２方向Ｄｙの長さＰｙ－ＮＣＡは、各発光素子３に接続されたアノード電極２３の第２方向Ｄｙ（－Ｄｙ方向）の端部から、アノード電源線ＬＶＤＤ又はカソード電源線ＬＶＳＳの第２方向Ｄｙ（＋Ｄｙ方向）の端部までの長さである。
　画素Ｐｉｘ（２、１）において、非透光領域ＮＣＡの、第１方向Ｄｘの長さＰｘ－ＮＣＡは、第３発光素子３Ｂに接続されたアノード電極２３の第１方向Ｄｘ（＋Ｄｘ方向）の端部から、隣接する画素Ｐｉｘ（１、１）に接続された第３信号線ＳＬ－３の第１方向Ｄｘ（－Ｄｘ方向）の端部までの長さである。非透光領域ＮＣＡの、第２方向Ｄｙの長さＰｙ－ＮＣＡは、発光素子に接続されたアノード電極２３の第２方向Ｄｙ（＋Ｄｙ方向）の端部から、アノード電源線ＬＶＤＤ又はカソード電源線ＬＶＳＳの第２方向Ｄｙ（－Ｄｙ方向）の端部までの長さである。
　図４に戻って、画素Ｐｉｘ（３、１）及び画素Ｐｉｘ（４、１）の構成は、画素Ｐｉｘ（１、１）及び画素Ｐｉｘ（２、１）と同様である。つまり、第１方向Ｄｘに隣接する２つの画素Ｐｉｘごとに、複数の信号線ＳＬが束ねて配置されて信号線群ＳＬＧが形成される。そして、第１方向Ｄｘに隣接する２つの画素Ｐｉｘをそれぞれ構成する複数の発光素子３はそれぞれの信号線群ＳＬＧに近接して配置される。また、画素Ｐｉｘ（２、１）の複数の発光素子３及び画素Ｐｉｘ（３、１）の複数の発光素子３は、第１方向Ｄｘに隣り合う信号線群ＳＬＧの間に配置される。つまり、画素Ｐｉｘ（２、１）の発光素子３と、画素Ｐｉｘ（３、１）の発光素子３との間には、信号線ＳＬが設けられず、第１方向Ｄｘで、２つの画素Ｐｉｘの配置ピッチＰＰｘ程度の長さで、透光領域ＣＡが連続して形成される。
　画素Ｐｉｘの配置ピッチＰＰｘ、ＰＰｙは、非透光領域ＮＣＡの長さＰｘ－ＮＣＡ、Ｐｙ－ＮＣＡに比べて十分に長い。つまり、透光領域ＣＡと、非透光領域ＮＣＡとが、第１方向Ｄｘに並んで配置される。一例として、図４の画素Ｐｉｘ（２、１）、画素Ｐｉｘ（２、２）及び画素Ｐｉｘ（３、２）について、透光領域ＣＡ及び非透光領域ＮＣＡの関係を具体的に説明する。透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡは、画素Ｐｉｘ（例えば画素Ｐｉｘ（２、２））のアノード電極２３の＋Ｄｘ方向の端部と、第１方向Ｄｘに隣接する画素Ｐｉｘ（例えば画素Ｐｉｘ（３、２））の信号線群ＳＬＧとの間の距離と等しい。透光領域ＣＡの第２方向Ｄｙの長さＰｙ－ＣＡは、画素Ｐｉｘ（例えば画素Ｐｉｘ（２、２））のアノード電極２３の＋Ｄｙ方向の端部と、第２方向Ｄｙに隣接する画素Ｐｉｘ（例えば画素Ｐｉｘ（２、１））の電源線（アノード電源線ＬＶＤＤ又はカソード電源線ＬＶＳＳ）との間の距離と等しい。
　透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡは、非透光領域ＮＣＡの第１方向Ｄｘの長さＰｘ－ＮＣＡに対して５倍以上である。同様に、透光領域ＣＡの第２方向Ｄｙの長さＰｙ－ＣＡは、非透光領域ＮＣＡの第２方向Ｄｙの長さＰｙ－ＮＣＡに対して５倍以上である。このような構成により、表示装置１は、背景を視認可能であって、透過率の低下を抑制できる。
　また、第１方向Ｄｘに隣接する画素Ｐｉｘ（例えば画素Ｐｉｘ（１、２）と画素Ｐｉｘ（２、２））では、発光素子３の第２方向Ｄｙでの位置が異なる。画素Ｐｉｘ（１、２）の複数の発光素子３は、ゲート線ＧＬに対して－Ｄｙ方向に隣り合って配置される。画素Ｐｉｘ（２、２）の複数の発光素子３は、ゲート線ＧＬに対して＋Ｄｙ方向に隣り合って配置される。これにより、第１方向Ｄｘに隣接する画素Ｐｉｘで、６個の発光素子３を第１方向Ｄｘに並べて配置した場合に比べて、非透光領域ＮＣＡの第１方向Ｄｘの長さＰｘ－ＮＣＡを小さくし、かつ、透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡを大きくすることができる。
　次に、画素Ｐｉｘの詳細な平面構造及び断面構造を説明する。図６は、１つの発光素子に対応して設けられたトランジスタの構成例を示す平面図である。なお、図６では、第１副画素４９Ｒの駆動回路の構成を拡大して示しているが、第１副画素４９Ｒについての説明は、第２副画素４９Ｇ及び第３副画素４９Ｂにも適用できる。また、図６では、アノード電極２３よりも上側の発光素子３や実装電極２４（図７参照）等の部材を省略して示している。
　図６に示すように、駆動トランジスタＤＲＴは半導体層６１、ソース電極６２、ドレイン電極６３及びゲート電極６４を有する。半導体層６１は、第２方向Ｄｙに延在し、ゲート電極６４と平面視で交差する。半導体層６１のうち、ゲート電極６４と重なる領域にチャネル領域が形成される。半導体層６１の一端側は、コンタクトホールＨ１を介してドレイン電極６３と接続される。ドレイン電極６３は、コンタクトホールＨ３を介してアノード電極２３と接続される。アノード電極２３は、コンタクトホールＨ６を介して、実装電極２４及び発光素子３に電気的に接続される。
　半導体層６１の他端側は、コンタクトホールＨ２を介してソース電極６２と接続される。ソース電極６２は、アノード電源線ＬＶＤＤと重なる領域まで延在し、コンタクトホールＨ４を介してアノード電源線ＬＶＤＤと接続される。なお、後述する図８にあるようにコンタクトホールＨ５は、カソード電源線ＬＶＳＳと、カソード電極２２とを電気的に接続する。コンタクトホールＨ５は、図５に示すように、各副画素４９にそれぞれ設けられ、ゲート線ＧＬ、アノード電源線ＬＶＤＤ、カソード電源線ＬＶＳＳに重なるように、ゲート線ＧＬにそって直線状に配置されている。また、各副画素４９にそれぞれコンタクトホールＨ５を設ける実施例に限らず、各画素Ｐｉｘに一つのコンタクトホールＨ５を形成し３副画素４９に亘るカソード電極２２を一つのコンタクトホールＨ５を介して接続する構造であってもよい。以上のように、駆動トランジスタＤＲＴは、アノード電源線ＬＶＤＤからのアノード電源電位ＰＶＤＤに応じた電圧信号を発光素子３に供給できる。
　図６に示すように、書込トランジスタＳＳＴは、半導体層７１、ソース電極７２、ドレイン電極７３及びゲート電極７４を有する。半導体層７１は、第２方向Ｄｙに延在する２つの部分と、これら２つの部分を接続する接続部と有する。半導体層７１のうち、第２方向Ｄｙに延在する２つの部分は、それぞれゲート線ＧＬと平面視で交差する。ゲート線ＧＬのうち、半導体層７１と重なる部分が、それぞれゲート電極７４として機能する。
　半導体層７１の一端側は、ソース電極７２と重なって設けられ、コンタクトホールＨ６Ａを介してソース電極７２と接続される。言い換えると、信号線ＳＬ（第１信号線ＳＬ－１）のうち半導体層７１と接続される部分がソース電極７２として機能する。半導体層７１の他端側は、コンタクトホールＨ７を介してドレイン電極７３と接続される。
　ドレイン電極７３は、第２方向Ｄｙに延在し、コンタクトホールＨ８を介してゲート電極６４と接続される。さらにドレイン電極７３は、コンタクトホールＨ９を介して対向電極２５と接続される。以上のように、書込トランジスタＳＳＴは、駆動トランジスタＤＲＴのゲートに接続される。
　なお、図６に示す副画素４９の駆動回路の配置等は、あくまで一例であり、変更してもよい。例えば、第２副画素４９Ｇの半導体層７１は、第１信号線ＳＬ－１と平面視で交差する。また、第２副画素４９Ｇの半導体層７１は、第１信号線ＳＬ－１及び第２信号線ＳＬ－２と平面視で交差する。これに限定されず、半導体層７１は、他の副画素４９に接続された信号線ＳＬと交差する部分において、半導体層７１とは異なる層に設けられたブリッジ配線を介して接続されてもよい。
　次に、表示装置１の断面構造について説明する。図７は、図５のＶＩＩ－ＶＩＩ’断面図である。図８は、図６のＶＩＩＩ－ＶＩＩＩ’断面図である。図７及び図８に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、アノード電極２３、実装電極２４、対向電極２５、各種トランジスタ、各種配線及び各種絶縁膜を有する。
　基板２１は絶縁基板であり、例えば、石英、無アルカリガラス等のガラス基板、又はポリイミド等の樹脂基板が用いられる。基板２１として、可撓性を有する樹脂基板を用いた場合には、シートディスプレイとして表示装置１を構成することができる。また、基板２１は、ポリイミドに限らず、他の樹脂材料を用いても良い。
　なお、本明細書において、基板２１の表面に垂直な方向において、基板２１から発光素子３に向かう方向を「上側」又は単に「上」とする。また、発光素子３から基板２１に向かう方向を「下側」又は単に「下」とする。
　基板２１の上にアンダーコート膜９１が設けられる。アンダーコート膜９１は、例えば、シリコン窒化膜やシリコン酸化膜等の複数の無機絶縁膜が積層されて形成される。なお、アンダーコート膜９１は、単層膜でもよいし、設けられていなくてもよい。
　駆動トランジスタＤＲＴ及び書込トランジスタＳＳＴは、アンダーコート膜９１の上に設けられる。半導体層６１及び半導体層７１（図８参照）は、アンダーコート膜９１の上に設けられる。半導体層６１、７１は、例えば、ポリシリコンが用いられる。ただし、半導体層６１、７１は、これに限定されず、微結晶酸化物半導体、アモルファス酸化物半導体、低温ポリシリコン等であってもよい。
　ゲート絶縁膜９２は、半導体層６１、７１を覆ってアンダーコート膜９１の上に設けられる。ゲート絶縁膜９２は、例えばシリコン酸化膜である。ゲート電極６４及びゲート線ＧＬ（図８参照）は、ゲート絶縁膜９２の上に設けられる。ゲート電極６４及びゲート線ＧＬは、例えば、モリブデン（Ｍｏ）が用いられる。あるいは、ゲート電極６４及びゲート線ＧＬは、モリブデンとアルミニウムとの積層膜（Ｍｏ／Ａｌ／Ｍｏ）や、チタンとアルミニウムとの積層膜（Ｔｉ／Ａｌ／Ｔｉ）であってもよい。また、ゲート線ＧＬには、上記の金属膜の表面に黒色部材が積層される。黒色部材については後述する。
　図７及び図８に示す例では、駆動トランジスタＤＲＴは、ゲート電極６４が半導体層６１の上側に設けられたトップゲート構造である。ただし、これに限定されず、駆動トランジスタＤＲＴは、半導体層６１の下側にゲート電極６４が設けられたボトムゲート構造でもよく、半導体層６１の上側及び下側の両方にゲート電極６４が設けられたデュアルゲート構造でもよい。書込トランジスタＳＳＴについても駆動トランジスタＤＲＴと同様の構造を採用できる。
　層間絶縁膜９３は、ゲート電極６４及びゲート線ＧＬを覆ってゲート絶縁膜９２の上に設けられる。層間絶縁膜９３は、例えば、シリコン窒化膜とシリコン酸化膜との積層構造を有する。ソース電極６２（図８参照）、ドレイン電極６３、信号線ＳＬ（ソース電極７２）及びドレイン電極７３は、層間絶縁膜９３の上に設けられる。
　図８に示すように、ドレイン電極６３は、ゲート絶縁膜９２及び層間絶縁膜９３を貫通するコンタクトホールＨ１を介して、半導体層６１のドレイン領域に接続される。ソース電極６２は、ゲート絶縁膜９２及び層間絶縁膜９３を貫通するコンタクトホールＨ２を介して、半導体層６１のソース領域に接続される。信号線ＳＬ、ソース電極６２、７２、ドレイン電極６３、７３は、例えば、チタンとアルミニウムとの積層膜（Ｔｉ／Ａｌ／Ｔｉ）が用いられる。あるいは、信号線ＳＬ、ソース電極６２、７２、ドレイン電極６３、７３は、モリブデンとアルミニウムとの積層膜（Ｍｏ／Ａｌ／Ｍｏ）であってもよい。また、信号線ＳＬ及び各種電極のうち、少なくとも信号線ＳＬは、表面に黒色部材が積層される。
　ドレイン電極６３は、ゲート電極６４と重なる領域まで延在する。層間絶縁膜９３を介して対向するドレイン電極６３とゲート電極６４とで、容量が形成される。
　図７及び図８に示すように、第１有機絶縁膜９４は、駆動トランジスタＤＲＴ、書込トランジスタＳＳＴ及び信号線ＳＬを覆って層間絶縁膜９３の上に設けられる。第１有機絶縁膜９４としては感光性アクリル等の有機材料が用いられる。感光性アクリル等の有機材料は、ＣＶＤ等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れる。第１有機絶縁膜９４及び第２有機絶縁膜９６は、アレイ基板２の表面を平坦化する平坦化膜である。
　第１有機絶縁膜９４の上に、対向電極２５、容量絶縁膜９５、アノード電極２３の順に積層される。対向電極２５は、例えばＩＴＯ（Indium　Tin　Oxide）等の透光性を有する導電性材料で構成される。
　容量絶縁膜９５は、対向電極２５を覆って設けられ、コンタクトホールＨ３、Ｈ４（図８参照）と重なる領域に開口を有する。容量絶縁膜９５は、例えば、シリコン窒化膜である。アノード電極２３は、容量絶縁膜９５を介して対向電極２５と対向する。アノード電極２３は、コンタクトホールＨ３を介してドレイン電極６３と電気的に接続される。これにより、アノード電極２３は、駆動トランジスタＤＲＴと電気的に接続される。アノード電極２３は、チタン（Ｔｉ）、アルミニウム（Ａｌ）の積層構造（例えば、Ｔｉ／Ａｌ／Ｔｉ）としている。ただし、これに限定されず、アノード電極２３は、モリブデンとアルミニウムとの積層膜（Ｍｏ／Ａｌ／Ｍｏ）であってもよく、モリブデン、チタンのいずれか１つ以上を含む合金、又は透光性導電材料であってもよい。
　容量絶縁膜９５を介して対向するアノード電極２３と対向電極２５との間に容量Ｃｓが形成される。また、ＩＴＯで形成される対向電極２５は、アノード電極２３を形成する工程において、ソース電極６２、ドレイン電極６３等の各種配線を保護するためのバリア膜としての機能も有する。
　第２有機絶縁膜９６は、アノード電極２３の上に設けられる。第２有機絶縁膜９６には、アノード電極２３に達するコンタクトホールＨ６（図８参照）が設けられる。第２有機絶縁膜９６は、第１有機絶縁膜９４と同じ有機材料が用いられる。実装電極２４は、第２有機絶縁膜９６の上に設けられ、コンタクトホールＨ６を介してアノード電極２３と電気的に接続される。実装電極２４は、アノード電極２３と同様にチタン、アルミニウムの積層構造としている。ただし、実装電極２４は、アノード電極２３と異なる導電材料が用いられてもよい。また、第２有機絶縁膜９６は、第１有機絶縁膜９４と異なる有機材料が用いられてもよい。
　発光素子３（第１発光素子３Ｒ、第２発光素子３Ｇ、第３発光素子３Ｂ）は、それぞれに対応する実装電極２４に実装される。各発光素子３は、アノード端子３３が実装電極２４に接するように実装される。各発光素子３のアノード端子３３と実装電極２４との間の接合は、両者の間で良好な導通が確保でき、かつアレイ基板２上の形成物を破損しないものであれば特に限定しない。アノード端子３３と実装電極２４との接合として、例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子３をアレイ基板２上に載せた後に焼成結合する手法が挙げられる。
　ここで、アレイ基板２に第２有機絶縁膜９６及び実装電極２４を設けずに、アノード電極２３上に発光素子３を直接実装することも可能である。ただし、第２有機絶縁膜９６及び実装電極２４を設けることにより、発光素子３の実装時に加えられる力によって容量絶縁膜９５が破損することを抑制できる。つまり、容量Ｃｓを形成するアノード電極２３と対向電極２５との間の絶縁破壊が生ずることを抑制できる。
　発光素子３は、半導体層３１、カソード端子３２及びアノード端子３３を有する。半導体層３１は、ｎ型クラッド層、活性層及びｐ型クラッド層が積層された構成を採用することができる。半導体層３１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）等の化合物半導体が用いられる。半導体層３１は、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂごとに異なる材料が用いられてもよい。また、活性層として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用されてもよい。また、発光素子３として、半導体基板上に半導体層３１が形成された構成でもよい。あるいは、発光素子３単体がアレイ基板２に実装される構成に限定されず、発光素子３を含むＬＥＤチップがアレイ基板２に実装される構成であってもよい。
　複数の発光素子３の間に素子絶縁膜９７が設けられる。素子絶縁膜９７は樹脂材料で形成される。素子絶縁膜９７は、発光素子３の少なくとも側面を覆っており、発光素子３のカソード端子３２は、素子絶縁膜９７から露出する。素子絶縁膜９７の上面と、カソード端子３２の上面とが同一面を形成するように、素子絶縁膜９７は平坦に形成される。ただし、素子絶縁膜９７の上面の位置は、カソード端子３２の上面の位置と異なっていてもよい。
　カソード電極２２は、複数の発光素子３及び素子絶縁膜９７を覆って設けられ、複数の発光素子３のカソード端子３２と電気的に接続される。カソード電極２２は、例えばＩＴＯ等の透光性を有する導電性材料が用いられる。これにより、発光素子３からの出射光を効率よく外部に取り出すことができる。
　図８に示すように、カソード電極２２はゲート線ＧＬと重なる領域まで延在し、コンタクトホールＨ５を介してカソード電源線ＬＶＳＳと接続される。カソード電源線ＬＶＳＳは、実装電極２４と同層、すなわち、第２有機絶縁膜９６の上に設けられる。また、アノード電源線ＬＶＤＤは、アノード電極２３と同層、すなわち、容量絶縁膜９５の上に設けられ、ゲート線ＧＬと重なる位置に設けられたコンタクトホールＨ４を介して、ソース電極６２と接続される。
　アノード電源線ＬＶＤＤ及びカソード電源線ＬＶＳＳの少なくとも一部は、ゲート線ＧＬと重なって設けられる。これにより、アノード電源線ＬＶＤＤ及びカソード電源線ＬＶＳＳを、平面視でゲート線ＧＬと重ならない位置に設けた場合に比べて、非透光領域ＮＣＡの面積（第２方向Ｄｙでの長さＰｙ－ＮＣＡ）を小さくすることができる。
　図７及び図８に示すように、カソード電極２２の上に、オーバーコート層９８を介してカバーガラス１０１が設けられる。カバーガラス１０１は、表示装置１の表面を保護するための部材である。なお、カバーガラス１０１に換えて、表示装置１のカバー部材として、透光性の樹脂基板や、透光性の樹脂フィルム等の保護部材を設けてもよい。また、オーバーコート層９８はカバーガラス１０１と接着性を有する透明の紫外線硬化樹脂であってもよく、オーバーコート層９８とカバーガラス１０１とを接着するための透明接着層を別途設けてもよい。
　図９は、信号線の積層構造を説明するための説明図である。図９に示すように、信号線ＳＬは、金属膜５１、５２、５３及び黒色部材５４を有する。信号線ＳＬは、層間絶縁膜９３の上に金属膜５１、５２、５３、黒色部材５４の順に積層される。黒色部材５４は、金属膜５３とカバーガラス１０１との間に設けられる。
　上述したように、金属膜５１及び金属膜５３は、例えばチタン（Ｔｉ）である。金属膜５２は、例えばアルミニウム（Ａｌ）である。あるいは、金属膜５１及び金属膜５３は、モリブデン（Ｍｏ）であってもよい。金属膜５１、５２、５３の膜厚は、例えば、２５ｎｍ以上７０ｎｍ以下である。信号線ＳＬは、３層の金属膜５１、５２、５３が積層されているが、これに限定されず、単層の金属膜であってもよく、２層又は４層以上の金属膜であってもよい。
　黒色部材５４は、金属膜５３の表面に設けられる。黒色部材５４は、例えば金属膜５１、５２、５３よりも光の吸収率が大きい材料で構成された低反射膜である。黒色部材５４は、黒色に着色された樹脂材料や、カーボン又は薄膜干渉により黒色を呈する金属酸化物、炭化物、金属炭化物が用いられる。黒色部材５４の膜厚は、例えば、４０ｎｍ以上８０ｎｍ以下である。黒色部材５４を設けることにより、基板２１の第１主面２１Ａ側（カバーガラス１０１側）から入射した光Ｌ１が、信号線ＳＬの表面で反射することを抑制できる。例えば、理想的な状態として、光Ｌ１が９０度入射、９０度反射した場合で、黒色部材５４が設けられた信号線ＳＬの可視光領域での反射率は、１０％以下である。この結果、信号線ＳＬでの反射光が観察者に視認されることを抑制でき、反射光による表示特性の低下を抑制できる。
　また、仮に黒色部材５４を設けていない場合、図４及び図５に示したように、透光領域ＣＡと、非透光領域ＮＣＡとが、第１方向Ｄｘに繰り返し配置された構成では、第１方向Ｄｘに配列された非透光領域ＮＣＡの金属膜で、それぞれ光が反射されることにより、虹色回折が発生する場合がある。本実施形態では、透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡを、非透光領域ＮＣＡの第１方向Ｄｘの長さＰｘ－ＮＣＡに対して５倍以上とすることで、回折効率を抑制することができ、かつ、黒色部材５４により金属膜５１、５２、５３の表面での反射を抑制できる。これにより、表示装置１は、虹色回折を抑制することで、表示特性の低下を抑制できる。
　なお、図９では、信号線ＳＬの積層構造を示したが、ゲート線ＧＬについても同様の構成を採用できる。
　図１０は、信号線及びアノード電源線の積層構造を説明するための説明図である。なお、図１０では、理解を容易にするために、信号線ＳＬ及びアノード電源線ＬＶＤＤの断面を並べて配置している。すなわち、図１０は、第１方向Ｄｘに沿って切断した信号線ＳＬの断面図と、第２方向Ｄｙに沿って切断したアノード電源線ＬＶＤＤの断面図とを、模式的に並べて示している。
　図１０に示すように、アノード電源線ＬＶＤＤは、金属膜５６、５７、５８及び黒色部材５９を有する。金属膜５６及び金属膜５８は、例えばチタン（Ｔｉ）である。金属膜５７は、例えばアルミニウム（Ａｌ）である。あるいは、金属膜５６及び金属膜５８は、モリブデン（Ｍｏ）であってもよい。黒色部材５９は、金属膜５８の表面に設けられ、上述した黒色部材５４と同じ材料を用いることができる。これにより、アノード電源線ＬＶＤＤは、第１主面２１Ａ側から入射する光Ｌ１の反射を抑制することができる。
　また、アノード電源線ＬＶＤＤの幅（第２方向Ｄｙでの幅）は、信号線ＳＬの幅（第１方向Ｄｘでの幅）よりも大きい。これにより、アノード電源線ＬＶＤＤのシート抵抗値を小さくすることができる。したがって、アノード電源線ＬＶＤＤを介して発光素子３に供給されるアノード電源電位ＰＶＤＤの電圧降下を抑制できる。
　黒色部材５９が金属酸化物又は金属炭化物である場合、黒色部材５９の比誘電率が金属膜５６、５７、５８よりも大きいので、アノード電源線ＬＶＤＤと、近傍の配線との間で形成される容量が大きくなる。このため、アノード電源電位ＰＶＤＤの電圧変動を抑制して、電源安定化を図ることができる。なお、カソード電源線ＬＶＳＳについてもアノード電源線ＬＶＤＤと同様の積層構造を採用することができる。
　図１１は、透光領域及び非透光領域の積層構造を示す断面図である。図１１に示すように、透光領域ＣＡには、基板２１とカバーガラス１０１との間に、透光性の絶縁膜及びカソード電極２２が積層されている。具体的には、透光領域ＣＡでは、基板２１の第１主面２１Ａに、アンダーコート膜９１、ゲート絶縁膜９２、層間絶縁膜９３、第１有機絶縁膜９４、容量絶縁膜９５、第２有機絶縁膜９６、素子絶縁膜９７、カソード電極２２、オーバーコート層９８、カバーガラス１０１の順に積層される。すなわち、透光領域ＣＡには、非透光領域ＮＣＡの、各トランジスタ（駆動トランジスタＤＲＴ及び書込トランジスタＳＳＴ）、各種配線、アノード電極２３等が設けられず、各絶縁膜（無機絶縁膜及び有機絶縁膜）が、非透光領域ＮＣＡ及び透光領域ＣＡに亘って連続して設けられる。
　このような構成により、透光領域ＣＡでは、非透光領域ＮＣＡに比べて光の透過率を向上させることができる。非透光領域ＮＣＡに設けられた各絶縁膜は、透光領域ＣＡまで連続して設けられている。ただし、これに限定されず、上述したアンダーコート膜９１からオーバーコート層９８までの各絶縁膜のうち一部の絶縁膜は、透光領域ＣＡに設けられていなくてもよい。また、カソード電極２２も、非透光領域ＮＣＡに設けられ、透光領域ＣＡに設けられていなくてもよい。
　以上説明したように、本実施形態の表示装置１は、基板２１と、基板２１に設けられ、光を照射する第１ＬＥＤ素子（例えば、画素Ｐｉｘ（２、１）の第１発光素子３Ｒ）と第２ＬＥＤ素子（例えば、画素Ｐｉｘ（１、１）の第２発光素子３Ｇ）と、第１ＬＥＤ素子と第２ＬＥＤ素子の間に設けられ、第１ＬＥＤ素子に電気的に接続される第１信号線ＳＬ－１と、第１ＬＥＤ素子と第２ＬＥＤ素子の間に設けられ、第２ＬＥＤ素子に電気的に接続される第２信号線ＳＬ－２と、第１信号線ＳＬ－１及び第２信号線ＳＬ－２に交差するゲート配線（ゲート線ＧＬ）と、ゲート配線に重畳し、第１ＬＥＤ素子及び第２ＬＥＤ素子に電気的に接続されるアノード配線（アノード電源線ＬＶＤＤ）と、を有し、アノード配線は、ゲート配線に平行に延出する。
　また、表示装置１は、ゲート配線及びアノード配線に重畳し、第１ＬＥＤ素子及び第２ＬＥＤ素子に電気的に接続されるカソード配線（カソード電源線ＬＶＳＳ）を有し、カソード配線は、ゲート配線及びアノード配線に平行に延出する。
　表示装置１は、さらに、第１ＬＥＤ素子及び第２ＬＥＤ素子に共通に接続されるカソード電極２２と、基板２１とカソード電極２２の間において、第１ＬＥＤ素子及び第２ＬＥＤ素子を囲う素子絶縁膜９７と、を有し、カソード配線は、基板２１と素子絶縁膜９７との間に位置し、カソード電極２２は、素子絶縁膜９７に形成されたコンタクトホールＨ５を介して、カソード配線に接続され、コンタクトホールＨ５はゲート配線又はアノード配線に重畳する。
　また、表示装置１において、アノード配線（アノード電源線ＬＶＤＤ）は、カソード配線（カソード電源線ＬＶＳＳ）とゲート配線（ゲート線ＧＬ）との間に位置する。
　また、表示装置１は、さらに、第３信号線を有し、第１方向Ｄｘに沿って、第１信号線は第２信号線と第３信号線との間にあり、第３信号線は第１信号線の次列の信号線ＳＬ（例えば画素Ｐｉｘ（３、１）の信号線ＳＬ）であり、第１ＬＥＤ素子（例えば、画素Ｐｉｘ（２、１）の第１発光素子３Ｒ）は、第１信号線と第３信号線との間にあり、第１ＬＥＤ素子と第３信号線の間の距離は、第１信号線と第１ＬＥＤ素子との間の距離の５倍以上である。
（第１変形例）
　図１２は、第１変形例に係る信号線の積層構造を説明するための説明図である。なお、以下の説明において、上述した実施形態で説明した構成要素については、同じ符号を付して、説明を省略する。図１２に示すように、変形例の信号線ＳＬＡは、黒色部材５４に加え、黒色部材５５を有する。黒色部材５４、５５は、それぞれ、金属膜５１、５２、５３の表面及び裏面に設けられる。具体的には、信号線ＳＬＡは、層間絶縁膜９３の上に黒色部材５５、金属膜５１、５２、５３、黒色部材５４の順に積層される。言い換えると、黒色部材５５は基板２１と金属膜５１との間に設けられる。
　黒色部材５５を設けることにより、基板２１の第２主面２１Ｂ側から入射した光Ｌ２が、信号線ＳＬＡの裏面で反射することを抑制できる。変形例の信号線ＳＬＡは、第１主面２１Ａ側（カバーガラス１０１側）及び第２主面２１Ｂ側の両面から観察される表示装置１に適用できる。
　なお、ゲート線ＧＬ、アノード電源線ＬＶＤＤ及びカソード電源線ＬＶＳＳにおいても、図１２に示す第１変形例と同様の積層構造を適用することができる。つまり、ゲート線ＧＬ、アノード電源線ＬＶＤＤ及びカソード電源線ＬＶＳＳの、表面及び裏面に黒色部材５４、５５が設けられていてもよい。
（第２変形例）
　図１３は、第２変形例に係る表示装置を模式的に示す断面図である。図１３に示すように、第２変形例に係る表示装置１Ａにおいて、透光領域ＣＡでは、基板２１の第１主面２１Ａの上に、第１有機絶縁膜９４及び第２有機絶縁膜９６が積層されている。第２有機絶縁膜９６の上に、空隙ＳＰを介してカバーガラス１０１が設けられている。
　つまり、非透光領域ＮＣＡでは、第３方向Ｄｚで、基板２１と発光素子３との間に複数の無機絶縁膜（アンダーコート膜９１、ゲート絶縁膜９２、層間絶縁膜９３、容量絶縁膜９５）及び複数の有機絶縁膜（第１有機絶縁膜９４及び第２有機絶縁膜９６）が積層されている。これに対し、透光領域ＣＡでは、複数の無機絶縁膜を有さず、第１有機絶縁膜９４及び第２有機絶縁膜９６が、基板２１の第１主面２１Ａの上に積層される。
　透光領域ＣＡでの第２有機絶縁膜９６（平坦化膜）の表面と基板２１との間の、第３方向Ｄｚでの距離は、非透光領域ＮＣＡでの第２有機絶縁膜９６（平坦化膜）の表面と基板２１との間の、第３方向Ｄｚでの距離よりも小さい。つまり、透光領域ＣＡに積層された絶縁膜の合計の厚さは、非透光領域ＮＣＡに積層された絶縁膜の合計の厚さよりも薄い。さらに、透光領域ＣＡでは、素子絶縁膜９７、カソード電極２２及びオーバーコート層９８も設けられていない。このような構成により、透光領域ＣＡの光の透過率をさらに向上させることができる。
（第３変形例）
　図１４は、第３変形例に係る表示装置を模式的に示す断面図である。第３変形例の表示装置１Ｂでは、上述した第１実施形態及び第２変形例に比べて、素子絶縁膜９７が、各発光素子３にそれぞれ設けられる構成が異なる。図１４に示すように、素子絶縁膜９７は、各発光素子３の側面及び実装電極２４の外縁を覆って設けられる。隣り合う発光素子３の間で、素子絶縁膜９７は凹状に設けられる。カソード電極２２は、発光素子３の上面及び素子絶縁膜９７で形成される凹凸形状に倣って形成される。
　カバーガラス１０１は接着層９８Ａを介してカソード電極２２の上端と接着される。隣り合う発光素子３の間で、カソード電極２２とカバーガラス１０１との間には空隙ＳＰが形成される。発光素子３及び素子絶縁膜９７が設けられない領域では、第２有機絶縁膜９６とカバーガラス１０１との間に空隙ＳＰが設けられる。このような構成であっても、素子絶縁膜９７は、隣り合う発光素子３及び隣り合う実装電極２４を絶縁できる。
（第２実施形態）
　図１５は、第２実施形態に係る表示装置の、複数の画素を模式的に示す平面図である。上述した第１実施形態では、第１方向Ｄｘに隣接する２つの画素Ｐｉｘで、複数の発光素子３と、複数の信号線ＳＬとがひとまとまりに近接して配置される構成を説明したが、これに限定されない。
　図１５では、複数配列された画素Ｐｉｘのうち、２行２列の４個の画素Ｐｉｘを示している。具体的には、図１５に示すように、画素Ｐｉｘ（１、１）、Ｐｉｘ（２、１）は、第１方向Ｄｘに配列される。また、画素Ｐｉｘ（１、１）、Ｐｉｘ（１、２）は、第２方向Ｄｙに配列される。画素Ｐｉｘ（２、１）、Ｐｉｘ（２、２）は、第２方向Ｄｙに配列される。
　本実施形態では、画素Ｐｉｘは、第１方向Ｄｘに隣り合う２つの信号線群ＳＬＧと、第２方向Ｄｙに隣り合う２つのゲート線ＧＬとで囲まれた領域である。ここで、画素Ｐｉｘの第１方向Ｄｘでの配置ピッチＰＰｘは、信号線群ＳＬＧの第１方向Ｄｘでの配置ピッチと等しい。画素Ｐｉｘの第２方向Ｄｙでの配置ピッチＰＰｙは、第２方向Ｄｙに隣り合うゲート線ＧＬの配置ピッチと等しい。
　第２実施形態の表示装置１Ｃでは、画素Ｐｉｘごとに、複数の発光素子３と、複数の信号線ＳＬとがひとまとまりに近接して配置される。各画素Ｐｉｘで第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、第１方向Ｄｘに並んで配置される。各画素Ｐｉｘを構成する発光素子群（第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂ）は、第１方向Ｄｘ及び第２方向Ｄｙに離れて配置される。
　ここで、１つの画素Ｐｉｘの構成の具体例を説明する。図１６は、図１５の１つの画素を拡大して示す平面図である。図１６では、画素Ｐｉｘ（１、１）を示しているが、画素Ｐｉｘ（１、１）についての説明は、他の画素Ｐｉｘにも適用できる。図１６に示すように、信号線群ＳＬＧは、第１方向Ｄｘに隣り合って設けられた、ひとまとまりの第１信号線ＳＬ－１、第２信号線ＳＬ－２、第３信号線ＳＬ－３を含む。信号線群ＳＬＧは、画素Ｐｉｘ（１、１）に接続される。
　信号線群ＳＬＧでは、第１方向Ｄｘに、第１信号線ＳＬ－１、第３信号線ＳＬ－３、第２信号線ＳＬ－２の順に配列される。ただし、信号線群ＳＬＧでの各信号線ＳＬの配置の順番は適宜変更することができる。信号線群ＳＬＧの幅Ｗ－ＳＬＧは、３本の信号線ＳＬの幅と、隣接する２本の信号線ＳＬの間隔とを含む。本実施形態においても、信号線群ＳＬＧが非透光領域ＮＣＡを形成するように、各信号線ＳＬの幅と間隔が設定される。
　第１発光素子３Ｒは、信号線群ＳＬＧの－Ｄｘ方向（図１６左側）に隣り合って配置される。第２発光素子３Ｇ及び第３発光素子３Ｂは、信号線群ＳＬＧの＋Ｄｘ方向（図１６右側）に隣り合って配置される。つまり、第１方向Ｄｘで、第１発光素子３Ｒと、第２発光素子３Ｇ及び第３発光素子３Ｂとの間に信号線群ＳＬＧが配置される。また、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、いずれもゲート線ＧＬの同じ側（＋Ｄｙ方向）に隣り合って配置される。
　各発光素子３及び信号線群ＳＬＧの配置の順番は、あくまで一例であり、適宜変更してもよい。例えば、第１発光素子３Ｒは、第２発光素子３Ｇ及び第３発光素子３Ｂの一方と、信号線群ＳＬＧの－Ｄｘ方向に配置されてもよく、第２発光素子３Ｇ及び第３発光素子３Ｂの他方が、信号線群ＳＬＧの＋Ｄｘ方向に配置されてもよい。又は、信号線群ＳＬＧの＋Ｄｘ方向（又は－Ｄｘ方向）に、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂがひとまとまりに近接して配置されていてもよい。
　各画素Ｐｉｘの非透光領域ＮＣＡは、第１方向Ｄｘに隣り合う第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂと、各発光素子３に接続されたアノード電極２３と重なる領域と、信号線群ＳＬＧを含む領域である。
　画素Ｐｉｘ（１、１）において、非透光領域ＮＣＡの、第１方向Ｄｘの長さＰｘ－ＮＣＡは、第１発光素子３Ｒに接続されたアノード電極２３の第１方向Ｄｘ（－Ｄｘ方向）の端部から、信号線群ＳＬＧ及び第２発光素子３Ｇを跨がって、第３発光素子３Ｂに接続されたアノード電極２３の第１方向Ｄｘ（＋Ｄｘ方向）の端部までの長さである。非透光領域ＮＣＡの、第２方向Ｄｙの幅Ｐｙ－ＮＣＡは、各発光素子３に接続されたアノード電極２３の第２方向Ｄｙ（＋Ｄｙ方向）の端部から、アノード電源線ＬＶＤＤ又はカソード電源線ＬＶＳＳの第２方向Ｄｙ（－Ｄｙ方向）の端部までの長さである。
　図１５に戻って、画素Ｐｉｘ（２、１）、Ｐｉｘ（１、２）、Ｐｉｘ（２、２）の構成は、画素Ｐｉｘ（１、１）と同様である。つまり、第１方向Ｄｘに配列された画素Ｐｉｘごとに、複数の信号線ＳＬが束ねて配置されて信号線群ＳＬＧが形成され、画素Ｐｉｘを構成する複数の発光素子３は信号線群ＳＬＧに近接して配置される。また、画素Ｐｉｘ（１、１）を構成する第２発光素子３Ｇ、第３発光素子３Ｂと、画素Ｐｉｘ（２、１）を構成する第１発光素子３Ｒとは、第１方向Ｄｘに離れて配置され、第１方向Ｄｘに隣り合う２つの信号線群ＳＬＧの間に配置される。同様に、画素Ｐｉｘ（１、２）を構成する第２発光素子３Ｇ、第３発光素子３Ｂと、画素Ｐｉｘ（２、２）を構成する第１発光素子３Ｒとは、第１方向Ｄｘに離れて配置され、第１方向Ｄｘに隣り合う２つの信号線群ＳＬＧの間に配置される。
　つまり、透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡは、第１方向Ｄｘに隣接する画素Ｐｉｘ（例えば画素Ｐｉｘ（１、２）と画素Ｐｉｘ（２、２））のアノード電極２３間の距離と等しい。透光領域ＣＡの第２方向Ｄｙの長さＰｙ－ＣＡは、画素Ｐｉｘ（例えば画素Ｐｉｘ（１、２））のアノード電極２３の＋Ｄｙ方向の端部と、第２方向Ｄｙに隣接する画素Ｐｉｘ（例えば画素Ｐｉｘ（１、１））の電源線（アノード電源線ＬＶＤＤ又はカソード電源線ＬＶＳＳ）との間の距離と等しい。
　以上のように、画素Ｐｉｘごとに、複数の発光素子３と、複数の信号線ＳＬとがひとまとまりに近接して配置された構成においても、透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡを、非透光領域ＮＣＡの第１方向Ｄｘの長さＰｘ－ＮＣＡに対して５倍以上とすることができる。また、透光領域ＣＡの第２方向Ｄｙの長さＰｙ－ＣＡも、非透光領域ＮＣＡの第２方向Ｄｙの長さＰｙ－ＮＣＡに対して５倍以上とすることができる。
（第４変形例）
　図１７は、第２実施形態の第４変形例に係る表示装置の、複数の画素を模式的に示す平面図である。図１８は、図１７の１つの画素を拡大して示す平面図である。図１８では、例えば画素Ｐｉｘ（１、１）を拡大して示している。
　図１７及び図１８に示すように、第４変形例の表示装置１Ｄでは、上述した第２実施形態と比べて、第２方向Ｄｙで、画素Ｐｉｘ（１、１）を構成する第１発光素子３Ｒと、画素Ｐｉｘ（１、１）を構成する第２発光素子３Ｇ及び第３発光素子３Ｂとの間にゲート線ＧＬが設けられる構成が異なる。第１発光素子３Ｒは、ゲート線ＧＬと－Ｄｙ方向に隣り合って配置される。第２発光素子３Ｇ及び第３発光素子３Ｂは、ゲート線ＧＬと＋Ｄｙ方向に隣り合って配置される。なお、第４変形例では、１つの画素Ｐｉｘで、第１副画素４９Ｒと、第２副画素４９Ｇ及び第３副画素４９Ｂとで、画素回路や各種配線の構成が異なる。例えば、第１副画素４９Ｒと、第２副画素４９Ｇ及び第３副画素４９Ｂとで、第１方向Ｄｘに平行な仮想線を対称軸として、反転された構成とすることができる。
　非透光領域ＮＣＡの、第１方向Ｄｘの長さＰｘ－ＮＣＡは、信号線群ＳＬＧの第１信号線ＳＬ－１の第１方向Ｄｘ（－Ｄｘ方向）の端部から、第３発光素子３Ｂに接続されたアノード電極２３の第１方向Ｄｘ（＋Ｄｘ方向）の端部までの長さである。また、非透光領域ＮＣＡの、第２方向Ｄｙの幅Ｐｙ－ＮＣＡは、上述した第２実施形態と同様に、各発光素子３に接続されたアノード電極２３の第２方向Ｄｙ（＋Ｄｙ方向）の端部から、アノード電源線ＬＶＤＤ又はカソード電源線ＬＶＳＳの第２方向Ｄｙ（－Ｄｙ方向）の端部までの長さである。
　透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡは、第１方向Ｄｘに隣接する画素Ｐｉｘ（例えば画素Ｐｉｘ（１、２）と画素Ｐｉｘ（２、２））において、画素Ｐｉｘ（１、２）のアノード電極２３の＋Ｄｘ方向の端部と、画素Ｐｉｘ（２、２）の信号線群ＳＬＧの－Ｄｘ方向の端部との間の距離と等しい。また、透光領域ＣＡの第２方向Ｄｙの長さＰｙ－ＣＡは、上述した第２実施形態と同様に、画素Ｐｉｘ（例えば画素Ｐｉｘ（１、２））のアノード電極２３の＋Ｄｙ方向の端部と、第２方向Ｄｙに隣接する画素Ｐｉｘ（例えば画素Ｐｉｘ（１、１））の電源線（アノード電源線ＬＶＤＤ又はカソード電源線ＬＶＳＳ）との間の距離と等しい。
　このように、第４変形例では、上述した第２実施形態に比べて、非透光領域ＮＣＡの、第１方向Ｄｘの長さＰｘ－ＮＣＡを小さくすることができ、かつ、透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡを大きくすることができる。すなわち、表示装置１Ｄは、第１方向Ｄｘで、透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡの、非透光領域ＮＣＡの第１方向Ｄｘの長さＰｘ－ＮＣＡに対する割合（Ｐｘ－ＣＡ／Ｐｘ－ＮＣＡ）を大きくすることができる。この結果、表示装置１Ｄは、光の透過率を向上させることができる。
　各発光素子３及びゲート線ＧＬの配置の関係は、あくまで一例であり、適宜変更してもよい。例えば、第１発光素子３Ｒ及び第２発光素子３Ｇは、ゲート線ＧＬと－Ｄｙ方向に隣り合って配置され、第３発光素子３Ｂは、ゲート線ＧＬと＋Ｄｙ方向に隣り合って配置されてもよい。
　なお、上述した各実施形態では、図面を見やすくするために、透光領域ＣＡに対する非透光領域ＮＣＡの面積を大きく拡大して示している。透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡ及び第２方向Ｄｙの長さＰｙ－ＣＡは、いずれも非透光領域ＮＣＡよりも十分に長く５倍以上に設けられる。また、画素Ｐｉｘの第１方向Ｄｘの配置ピッチＰＰｘと、第２方向Ｄｙの配置ピッチＰＰｙの割合も、表示の解像度や、透過率に応じて適宜変更できる。
　なお、これまでの説明において、アノード端子３３、カソード端子３２として表記してきた部分においては、発光素子３の接続方向、及び電圧の印加方向によっては明細書中の記載に限定するものではなく、逆転していても良い。
　以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
　１、１Ａ、１Ｂ、１Ｃ、１Ｄ　表示装置
　２　アレイ基板
　３　発光素子
　３Ｒ　第１発光素子
　３Ｇ　第２発光素子
　３Ｂ　第３発光素子
　１２　駆動回路
　２１　基板
　２２　カソード電極
　２３　アノード電極
　２４　実装電極
　２５　対向電極
　３１　半導体層
　３２　カソード端子
　３３　アノード端子
　４９　副画素
　５１、５２、５３、５６、５７、５８　金属膜
　５４、５５、５９　黒色部材
　６０　カソード配線
　１０１　カバーガラス
　２１０　駆動ＩＣ
　ＣＡ　透光領域
　ＮＣＡ　非透光領域
　ＤＲＴ　駆動トランジスタ
　ＳＳＴ　書込トランジスタ
　ＳＬ　信号線
　ＳＬ－１　第１信号線
　ＳＬ－２　第２信号線
　ＳＬ－３　第３信号線
　ＬＶＤＤ　アノード電源線
　ＬＶＳＳ　カソード電源線
　Ｐｉｘ　画素
　Ｐｘ－ＣＡ、Ｐｙ－ＣＡ、Ｐｘ－ＮＣＡ、Ｐｙ－ＮＣＡ　長さ
　ＰＰｘ、ＰＰｙ　配置ピッチ

Claims (18)

  1. 　基板と、
    　前記基板に設けられ、光を照射する第１ＬＥＤ素子と第２ＬＥＤ素子と、
    　前記第１ＬＥＤ素子と前記第２ＬＥＤ素子の間に設けられ、前記第１ＬＥＤ素子に電気的に接続される第１信号線と、
    　前記第１ＬＥＤ素子と前記第２ＬＥＤ素子の間に設けられ、前記第２ＬＥＤ素子に電気的に接続される第２信号線と、
    　前記第１信号線及び前記第２信号線に交差するゲート配線と、
    　前記ゲート配線に重畳し、前記第１ＬＥＤ素子及び前記第２ＬＥＤ素子に電気的に接続されるアノード配線と、を有し、
    　前記アノード配線は、前記ゲート配線に平行に延出する
    　表示装置。
  2. 　前記ゲート配線及び前記アノード配線に重畳し、前記第１ＬＥＤ素子及び前記第２ＬＥＤ素子に電気的に接続されるカソード配線を有し、
    　前記カソード配線は、前記ゲート配線及び前記アノード配線に平行に延出する
    　請求項１に記載の表示装置。
  3. 　さらに、前記第１ＬＥＤ素子及び前記第２ＬＥＤ素子に共通に接続されるカソード電極と、
    　前記基板と前記カソード電極の間において、前記第１ＬＥＤ素子及び前記第２ＬＥＤ素子を囲う素子絶縁膜と、を有し、
    　前記カソード配線は、前記基板と前記素子絶縁膜との間に位置し、
    　前記カソード電極は、前記素子絶縁膜に形成されたコンタクトホールを介して、前記カソード配線に接続され、
    　前記コンタクトホールは前記ゲート配線又は前記アノード配線に重畳する、
    　請求項２に記載の表示装置。
  4. 　前記アノード配線は、前記カソード配線と前記ゲート配線との間に位置する、
    　請求項２又は請求項３に記載の表示装置。
  5. 　さらに、第３信号線を有し、
    　第１方向に沿って、前記第１信号線は前記第２信号線と前記第３信号線との間にあり、
    　前記第３信号線は前記第１信号線の次列の信号線であり、
    　前記第１ＬＥＤ素子は、前記第１信号線と前記第３信号線との間にあり、
    　前記第１ＬＥＤ素子と前記第３信号線の間の距離は、前記第１信号線と前記第１ＬＥＤ素子との間の距離の５倍以上である、
    　請求項１から請求項４のいずれか１項に記載の表示装置。
  6. 　基板と、
    　前記基板に設けられた複数の画素と、
    　複数の前記画素の各々に設けられ、光を出射する複数の発光素子と、
    　複数の前記発光素子に対応して設けられた複数のトランジスタと、
    　複数の前記トランジスタに接続された信号線及びゲート線と、を有し、
    　開口率が８０％以上の領域である透光領域と、開口率が８０％よりも小さい領域である非透光領域とが、第１方向に並んで配置され、
    　前記透光領域の前記第１方向の長さは、前記非透光領域の前記第１方向の長さの５倍以上である
    　表示装置。
  7. 　前記非透光領域は、前記発光素子、前記発光素子に接続されたアノード電極、前記信号線及び前記ゲート線と重なる領域を含む
    　請求項６に記載の表示装置。
  8. 　前記第１方向に隣り合う複数の前記信号線を含む信号線群を有し、
    　複数の前記発光素子は、前記信号線群の複数の前記信号線のそれぞれに電気的に接続され、
    　前記信号線群と複数の前記発光素子とは、前記第１方向に隣り合って配置されて前記第１方向に連続する前記非透光領域を形成する
    　請求項６又は請求項７に記載の表示装置。
  9. 　前記第１方向に隣り合って設けられた第１信号線、第２信号線及び第３信号線を含む信号線群を有し、
    　複数の前記発光素子は、前記第１信号線に電気的に接続される第１発光素子と、前記第２信号線に電気的に接続される第２発光素子と、前記第３信号線に電気的に接続される第３発光素子と、を含み、
    　前記第１方向で、前記信号線群は、前記第１発光素子と、前記第２発光素子及び前記第３発光素子の少なくとも一方との間に配置される
    　請求項６又は請求項７に記載の表示装置。
  10. 　前記第１発光素子、前記第２発光素子及び前記第３発光素子は、前記信号線群と交差する前記ゲート線の、前記第１方向と交差する第２方向の一方に隣り合って配置される
    　請求項９に記載の表示装置。
  11. 　前記第１発光素子は、前記信号線群と交差する前記ゲート線の、前記第１方向と交差する第２方向の一方に隣り合って配置され、
    　前記第２発光素子及び前記第３発光素子の少なくとも一方は、前記ゲート線の、前記第２方向の他方に隣り合って配置される
    　請求項９に記載の表示装置。
  12. 　第１画素に接続される複数の前記信号線と、前記第１画素に隣接する第２画素に接続される複数の前記信号線とが、前記第１方向に隣り合って設けられた信号線群を有し、
    　前記第１方向で、前記信号線群は、前記第１画素を構成する複数の前記発光素子と、前記第２画素を構成する複数の前記発光素子との間に配置される
    　請求項６又は請求項７に記載の表示装置。
  13. 　前記第１画素を構成する複数の前記発光素子は、前記信号線群と交差する前記ゲート線の、前記第１方向と交差する第２方向の一方に隣り合って配置され、
    　前記第２画素を構成する複数の前記発光素子は、前記ゲート線の、前記第２方向の他方に隣り合って配置される
    　請求項１２に記載の表示装置。
  14. 　前記信号線及び前記ゲート線の少なくとも一方は、金属膜と、前記金属膜の表面に設けられた黒色部材とを有する
    　請求項６から請求項１３のいずれか１項に記載の表示装置。
  15. 　前記黒色部材は、前記信号線及び前記ゲート線の少なくとも一方の前記金属膜の表面及び裏面に設けられる
    　請求項１４に記載の表示装置。
  16. 　複数の前記発光素子に電源電位を供給する電源線を有し、
    　前記電源線は、前記ゲート線と重なって設けられ、
    　前記電源線は、金属膜と、前記金属膜の表面に設けられた黒色部材とを有する
    　請求項６から請求項１５のいずれか１項に記載の表示装置。
  17. 　前記非透光領域では、前記基板に垂直な方向で、前記基板と前記発光素子との間に複数の無機絶縁膜及び複数の有機絶縁膜が積層されており、
    　前記透光領域では、前記基板に垂直な方向で、複数の前記無機絶縁膜を有さず、複数の前記有機絶縁膜が積層される
    　請求項６から請求項１６のいずれか１項に記載の表示装置。
  18. 　複数の前記有機絶縁膜は、複数の前記発光素子が設けられる平坦化膜を含み、
    　前記透光領域での前記平坦化膜の表面と前記基板との間の、前記基板に垂直な方向での距離は、前記非透光領域での前記平坦化膜の表面と前記基板との間の、前記基板に垂直な方向での距離よりも小さい
    　請求項１７に記載の表示装置。
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