WO2023063164A1

WO2023063164A1 - 表示装置

Info

Publication number: WO2023063164A1
Application number: PCT/JP2022/037085
Authority: WO
Inventors: 良一横山
Original assignee: 京セラ株式会社
Priority date: 2021-10-15
Filing date: 2022-10-04
Publication date: 2023-04-20
Also published as: JPWO2023063164A1

Abstract

本願発明は、製造の歩留まりを向上させることができ、かつ信頼性を向上させることができる表示装置を提供することを目的とする。　本開示の表示装置（１）は、発光素子（３）および発光素子（３）を駆動する画素回路（４）をそれぞれ含む複数の画素（２）と、発光素子（３）が点灯不良である場合に点灯不良の発光素子（３）に代わって点灯する冗長発光素子（５）とを備える。複数の発光素子（３）は、第１発光素子（３１）および第２発光素子（３２）を含み、複数の画素回路（４）は、第１画素回路（４１）および第２画素回路（４２）を含む。複数の画素（２）は、第１発光素子（３１）および第１画素回路（４１）を含む第１画素（２１）と、第１画素（２１）に隣接し、第２発光素子（３２）および第２画素回路（４２）を含む第２画素（２２）とを含む。冗長発光素子（５）は、第１画素回路（４１）および第２画素回路（４２）に接続されている。

Description

表示装置

　本開示は、表示装置、特に発光ダイオード素子等の自発光型の発光素子を複数備えた表示装置に関する。

　従来、例えば特許文献１に記載された表示装置が知られている。

特開２０１９－４０１９２号公報

　本開示の表示装置は、発光素子および前記発光素子を駆動する画素回路をそれぞれ含む複数の画素と、
　前記発光素子が点灯不良である場合に点灯不良の前記発光素子に代わって点灯する冗長発光素子と、を備え、
　複数の前記発光素子は、第１発光素子および第２発光素子を含み、
　複数の前記画素回路は、第１画素回路および第２画素回路を含み、
　前記複数の画素は、前記第１発光素子および前記第１画素回路を含む第１画素と、前記第１画素に隣接し、前記第２発光素子および前記第２画素回路を含む第２画素と、を含み、
　前記冗長発光素子は、前記第１画素回路および前記第２画素回路に接続されている。

　本開示の目的、特色、および利点は、下記の詳細な説明と図面とからより明確になるであろう。
本開示の一実施形態に係る表示装置の構成を示す、基板の第１面側から見た平面図である。本開示の一実施形態に係る表示装置の構成を示す、基板の第２面側から見た平面図である。図１の切断面線Ａ１－Ａ２で切断した断面図である。本開示の一実施形態に係る表示装置の一部を抜粋して示す回路図である。本開示の一実施形態に係る表示装置の画素回路を示す回路図である。本開示の一実施形態に係る表示装置の切替部を示す回路図である。本開示の他の実施形態に係る表示装置の一部を抜粋して示す回路図である。図７の表示装置における複数の画素および冗長発光素子の配列を示す平面図である。図７の表示装置における複数の画素および冗長発光素子の配列を示す平面図である。図７の表示装置における複数の画素および冗長発光素子の配列を示す平面図である。図７の表示装置の他の例の一部を抜粋して示す回路図である。本開示の他の実施形態に係る表示装置の一部を抜粋して示す回路図である。図１０の表示装置における複数の画素および冗長発光素子の配列を示す平面図である。図１０の表示装置における複数の画素および冗長発光素子の配列を示す平面図である。図１０の表示装置における複数の画素および冗長発光素子の配列を示す平面図である。本開示の一実施形態に係る表示装置の一部を抜粋して示す回路図である。本開示の一実施形態に係る表示装置の一部を抜粋して示す回路図である。

　本開示の表示装置が基礎とする構成について説明する。発光ダイオード素子等の自発光型の発光素子を含む画素部を基板上に複数配列して成る表示装置が知られている。そのような表示装置では、例えば、発光素子自体の不良および基板上の電極パッドに対する発光素子の接続不良等に起因して、表示のために通常使用される発光素子（以下、正規発光素子ともいう）が欠陥化する場合がある。この場合、欠陥化した正規発光素子を含む画素が非発光状態になると、表示装置の製造の歩留まりが低下する。

　特許文献１は、欠陥化した正規発光素子に代わって点灯する発光素子（以下、冗長発光素子ともいう）を各画素に設けることによって、欠陥化した正規発光素子を含む画素が非発光状態とならないように構成された表示装置を記載している。

　特許文献１に記載された従来の表示装置は、正規発光素子のみが搭載された画素基板を形成し、正規発光素子の発光特性を検査する検査を行った後、該検査の結果に応じて、画素基板に形成されている配線の切断、冗長発光素子の搭載等を行うことによって製造される。このため、従来の表示装置は、配線を切断する際に、駆動回路等が不所望に破損する等して、動作信頼性等の信頼性が低下することがあった。また、従来の表示装置では、各画素に冗長発光素子を接続するためのパッドを設けているため、高精細表示等の表示品位を高めることが困難であった。

　以下、添付図面を参照して、本開示の実施形態に係る表示装置について説明する。以下で参照する各図は、実施形態に係る表示装置の主要な構成部材等を示している。実施形態に係る表示装置は、図示されていない回路基板、配線導体、制御ＩＣ，ＬＳＩ等の周知の構成部材を備えていてもよい。以下で参照する各図は、模式的なものであり、表示装置の構成部材の位置、形状、寸法等は、必ずしも正確に図示されたものではない。

　図１は、本開示の一実施形態に係る表示装置の構成を示す、基板の第１面側から見た平面図であり、図２は、本開示の一実施形態に係る表示装置の構成を示す、基板の第２面側から見た平面図であり、図３は、図１の切断面線Ａ１－Ａ２で切断した断面図である。図４は、本開示の一実施形態に係る表示装置の一部を抜粋して示す回路図であり、図５は、本開示の一実施形態に係る表示装置の画素回路を示す回路図であり、図６は、本開示の一実施形態に係る表示装置の切替部を示す回路図である。

　本実施形態の表示装置１は、図１に示すように、複数の画素２と、冗長発光素子５とを備える。複数の画素２は、各々、例えば図４に示すように、発光素子３と、発光素子３を駆動する画素回路４とを含んでいる。画素回路４は、発光素子３の発光、非発光、発光強度等を制御するように構成されている。冗長発光素子５は、発光素子３が点灯不良である場合に、発光素子３に代わって点灯するように構成されている。冗長発光素子５は、発光素子３と同一の発光特性を有していてもよい。同一の発光特性とは、発光波長（発光スペクトルのピーク波長）が同一であり、かつ同一の駆動電流に対する発光強度が同一であることを指す。

　複数の画素２は、図４に示すように、第１画素２１と、第２画素２２とを含んでいる。第１画素２１は、第１発光素子３１と、第１発光素子３１を駆動する第１画素回路４１とを含んでいる。第２画素２２は、第１画素２１に隣接して位置し、第２発光素子３２と、第２発光素子３２を駆動する第２画素回路４２とを含んでいる。冗長発光素子５は、第１画素回路４１および第２画素回路４２の両方に接続されている。第１画素回路４１および第２画素回路４２は、冗長発光素子５の発光、非発光、発光強度等を制御するように構成されている。

　表示装置１は、冗長発光素子５が第１画素回路４１および第２画素回路４２の両方に接続されているため、第１発光素子３１が点灯不良である場合に、第１発光素子３１の代わりに冗長発光素子５を点灯させることができ、第２発光素子３２が点灯不良である場合に、第２発光素子３２の代わりに冗長発光素子５を点灯させることができる。すなわち、冗長発光素子５は、各画素２に備わっておらず、複数の画素２に共有される構成である。この構成は、冗長発光素子５が各画素２に備わっている構成と比較して、冗長発光素子５の数を大幅に減らすことができる。また、冗長発光素子５は、互いに隣接する複数の発光素子３のいずれかの代わりに発光することができる。隣接する複数の発光素子３の２つ以上が同時に欠陥化する確率はかなり低いことから、上記構成は有効である。また、隣接する複数の発光素子３の２つ以上が同時に欠陥化したとしても、冗長発光素子５の輝度を、欠陥化した複数の発光素子３の輝度を平均化した輝度とすることができる。

　したがって、表示装置１は、製造の歩留まりを向上させることができる。また、表示装置１は、冗長発光素子５が第１画素回路４１および第２画素回路４２の両方に接続されているため、冗長発光素子５を駆動するために、配線の引き回しを変更しなくてよい。その結果、配線の引き回しを変更するためのレーザ加工処理、エッチング処理等によって、画素回路４等の駆動回路が不所望に破損したり、汚損したりすることがなく、信頼性を向上させることができる。さらには、表示装置１の製造における工程数の増大を抑制し、製造効率を向上させることができる。

　なお、第１発光素子３１および第２発光素子３２の両方が点灯不良である可能性は低いが、仮に第１発光素子３１および第２発光素子３２の両方が点灯不良である場合、表示装置１は、第１発光素子３１が出力すべき発光強度と、第２発光素子３２が出力すべき発光強度と、の平均の発光強度の光を出力するように、冗長発光素子５を駆動してよい。平均の発光強度は、第１発光素子３１が出力すべき発光強度と、第２発光素子３２が出力すべき発光強度と、の単純平均であってもよい。例えば、第１発光素子３１の発光強度をＥ１、第２発光素子３２の発光強度をＥ２としたとき、冗長発光素子５の発光強度ＥＲは、ＥＲ＝（Ｅ１＋Ｅ２）／２となる。平均の発光強度は、第１発光素子３１と冗長発光素子５との距離と、第２発光素子３２と冗長発光素子５との距離と、を考慮した加重平均であってもよい。例えば、第１発光素子３１と冗長発光素子５との距離をＬ１、第２発光素子３２と冗長発光素子５との距離をＬ２としたとき、冗長発光素子５の発光強度ＥＲは、ＥＲ＝（Ｌ２・Ｅ１）／（Ｌ１＋Ｌ２）＋（Ｌ１・Ｅ２）／（Ｌ１＋Ｌ２）となる。

　また、表示装置１は、各画素２が冗長発光素子５を有する構成ではなく、第１画素２１および第２画素２２が冗長発光素子５を共有する構成である。表示装置１は、各画素が冗長発光素子５を有する構成の表示装置と比べて、複数の画素２間の画素ピッチを狭くできるため、表示品位（精細性）を向上させることが可能となる。

　表示装置１は、図３に示す基板６を備えていてもよい。基板６は、第１面（主面または搭載面ともいう）６ａ、第１面６ａとは反対側の第２面（裏面ともいう）６ｂ、および、第１面６ａと第２面６ｂとを接続する第３面（側面ともいう）６ｃを有している。複数の画素２および冗長発光素子５は、第１面６ａ上に位置している。複数の画素２は、ｍ行ｎ列（ｍ，ｎは自然数）のマトリクス状に配列されていてもよい。

　基板６は、例えば、三角形板状、正方形板状および長方形板状を含む矩形板状、台形板状、六角形板状、八角形板状、円板状、楕円板状等の形状であってもよく、その他の形状
であってもよい。

　基板６は、例えば、ガラス材料、セラミック材料、樹脂材料、金属材料、半導体材料等から成っていてもよい。

　基板６に用いられるガラス材料としては、例えばホウケイ酸ガラス、結晶化ガラス、石英、ソーダガラス等が挙げられる。基板６に用いられるセラミック材料としては、例えばＡｌ₂Ｏ₃（アルミナ）、ＡｌＮ（窒化アルミニウム）、Ｓｉ₃Ｎ₄（窒化ケイ素）、ＺｒＯ₂（ジルコニア）、ＳｉＣ（炭化ケイ素）等が挙げられる。基板６に用いられる樹脂材料としては、例えばエポキシ樹脂、ポリイミド樹脂、ポリアミド樹脂等が挙げられる。基板６に用いられる金属材料としては、例えばＡｌ（アルミニウム）、Ｔｉ（チタン）、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム、特に純度９９．９５％以上の高純度マグネシウム）、Ｚｎ（亜鉛）、Ｓｎ（スズ）、Ｃｕ（銅）、Ｆｅ（鉄）、Ｃｒ（クロム）、Ｎｉ（ニッケル）、Ａｇ（銀）等が挙げられる。基板６に用いられる金属材料は、合金材料であってもよい。基板６に用いられる合金材料としては、例えばＦｅを主成分とするＦｅ合金（Ｆｅ－Ｎｉ合金、Ｆｅ－Ｎｉ－Ｃｏ（コバルト）合金、Ｆｅ－Ｃｒ合金、Ｆｅ－Ｃｒ－Ｎｉ合金）、Ａｌを主成分とするＡｌ合金であるジュラルミン（Ａｌ－Ｃｕ合金、Ａｌ－Ｃｕ－Ｍｇ合金、Ａｌ－Ｚｎ－Ｍｇ－Ｃｕ合金）、Ｍｇを主成分とするＭｇ合金（Ｍｇ－Ａｌ合金、Ｍｇ－Ｚｎ合金、Ｍｇ－Ａｌ－Ｚｎ合金）、ボロン化チタン、Ｃｕ－Ｚｎ合金等が挙げられる。基板６に用いられる半導体材料としては、例えばＳｉ（ケイ素）、Ｇｅ（ゲルマニウム）、ＧａＡｓ（ガリウムヒ素）等が挙げられる。

　基板６は、上記のガラス材料、セラミック材料、樹脂材料、金属材料、半導体材料等から成る単層構造であってもよく、複数層の積層構造であってもよい。基板６が複数層の積層構造である場合、該複数層は同一の材料から成っていてもよく、異なる材料から成っていてもよい。

　第１面６ａ上には、例えば図３に示すように、絶縁基体１４が位置していてもよい。絶縁基体１４は、単一の絶縁層から成る単層構造であってもよく、例えば図３に示すように、複数の絶縁層１４１，１４２，１４３が積層されて成る積層構造を有していてもよい。絶縁基体１４を構成する絶縁層は、例えばＳｉＯ₂（酸化ケイ素）、Ｓｉ₃Ｎ₄（窒化ケイ素）等から成る無機絶縁層であってもよく、例えばアクリル樹脂、ポリカーボネート樹脂等から成る有機絶縁層であってもよい。図３は、絶縁基体１４が３層の積層構造を有する例を示しているが、絶縁基体１４は、２層の積層構造を有していてもよく、４層以上の積層構造を有していてもよい。

　絶縁基体１４は、画素２が形成されるとともに冗長発光素子５が搭載される面（前面ともいう）１４ａと、基板６の第１面６ａに臨む面（背面ともいう）１４ｂを有している。前面１４ａ上または複数の絶縁層１４１，１４２，１４３の層間には、第１電極パッド１２および冗長電極パッド１３が位置している。第１電極パッド１２および冗長電極パッド１３には、発光素子３および冗長発光素子５がそれぞれ接続される。画素回路４は、前面１４ａ上に位置していてもよく、複数の絶縁層１４１，１４２，１４３の層間に位置していてもよい。

　なお、例えば図４～６に示すように、第１電極パッド１２は、第１アノード電極パッド１２ｐと第１カソード電極パッド１２ｎとを含んでおり、冗長電極パッド１３は、冗長アノード電極パッド１３ｐと、冗長カソード電極パッド１３ｎとを含んでいる。本実施形態では、第１アノード電極パッド１２ｐおよび冗長アノード電極パッド１３ｐには、発光素子３および冗長発光素子５を制御するための薄膜トランジスタを介して、第１電源電圧（アノード電圧または駆動信号ともいう）ＶＤＤが印加されている。第１カソード電極パッド１２ｎおよび冗長カソード電極パッド１３ｎには、第１電源電圧ＶＤＤよりも低電位である第２電源電圧（カソード電圧ともいう）ＶＳＳが印加されている。第１電源電圧ＶＤＤは、例えば３Ｖ～１５Ｖ程度であってもよい。第２電源電圧ＶＳＳは、例えば－３Ｖ～０Ｖ程度であってもよい。

　発光素子３は、例えば発光ダイオード（Light Emitting Diode：ＬＥＤ）素子、有機発光ダイオード（Organic Light Emitting Diode：ＯＬＥＤ）素子、半導体レーザ（Laser Diode：ＬＤ）素子等の自発光型の発光素子であってもよい。本実施形態では、発光素子３として、ＬＥＤ素子を用いる。発光素子３は、マイクロ発光ダイオード素子（以下、マイクロＬＥＤ素子ともいう）であってもよい。マイクロＬＥＤ素子は、第１面６ａに直交する方向から視たときに、一辺の長さが１μｍ～１００μｍ程度または５μｍ～２０μｍ程度以下である矩形状の形状を有していてもよい。

　冗長発光素子５は、発光素子３（第１発光素子３１および第２発光素子３２）と同一の発光特性を有している。同一の発光特性とは、発光波長（発光スペクトルのピーク波長）が同一であり、かつ同一の駆動電流に対する発光強度が同一であることを指してよい。冗長発光素子５は、例えばＬＥＤ素子、ＯＬＥＤ素子、ＬＤ素子等の自発光型の発光素子であってもよい。本実施形態では、冗長発光素子５として、ＬＥＤ素子を用いる。冗長発光素子５は、発光素子３と同様のマイクロＬＥＤ素子であってもよい。

　マイクロＬＥＤ素子は、消費電力が低く、発光効率が高いとともに、寿命が長い小型の発光素子である。また、マイクロＬＥＤ素子は、異方性導電性フィルム（Anisotropic Conductive Film：ＡＣＦ）等を介して電極パッドと比較的容易に接続することができる。このため、発光素子３および冗長発光素子５としてマイクロＬＥＤ素子を用いることで、表示装置１を表示品位および信頼性に優れたものとすることができる。

　マイクロＬＥＤ素子である発光素子３および冗長発光素子５は、アノード端子およびカソード端子を有する２端子素子である。発光素子３および冗長発光素子５は、フリップチップ型マイクロＬＥＤ素子であってもよい。この場合、発光素子３は、導電性接続部材を介して、絶縁基体１４の前面１４ａ上に位置する第１電極パッド１２にフリップチップ接続され、冗長発光素子５は、導電性接続部材を介して、前面１４ａ上に位置する冗長電極パッド１３にフリップチップ接続される。発光素子３のアノード端子およびカソード端子は、第１アノード電極パッド１２ｐおよび第１カソード電極パッド１２ｎにそれぞれ接続される。冗長発光素子５のアノード端子およびカソード端子は、冗長アノード電極パッド１３ｐおよび冗長カソード電極パッド１３ｎにそれぞれ接続される。導電性接続部材は、例えば異方性導電性フィルム（ＡＣＦ）、はんだボール、金属バンプ、導電性接着剤等であってもよい。

　発光素子３および冗長発光素子５は、縦型マイクロＬＥＤ素子であってもよい。この場合、発光素子３および冗長発光素子５は、基板６側とは反対側に向かって光を放射するように、絶縁基体１４に形成された第１凹部内および冗長凹部内にそれぞれ位置していてもよい。第１凹部および冗長凹部は、前面１４ａに開口を有していてもよい。発光素子３の外周面および冗長発光素子５の外周面は、第１凹部の内周面および冗長凹部の内周面と接触していてもよく、この場合、発光素子３および冗長発光素子５の駆動によって発生する熱を絶縁基体１４に効果的に放熱することができる。

　発光素子３が、縦型マイクロＬＥＤ素子である場合、例えば以下の構成となる。縦型マイクロＬＥＤ素子が、基板６の側（下側）からアノード端子、発光層、カソード端子がこの順に積層された積層構造である場合、発光素子３のアノード端子は、導電性接続部材を介して、複数の絶縁層１４１，１４２，１４３間に位置する第１アノード電極パッド１２ｐに接続される。また、発光素子３のカソード端子は、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等から成る透明導電層を介して、前面１４ａ上に位置する第１カソード電極パッド１２ｎに接続される。発光素子３が、基板６の側からカソード端子、発光層、アノード端子がこの順に積層された積層構造である場合、位置関係を上記と逆にした第１アノード電極パッド１２ｐおよび第１カソード電極パッド１２ｎに、アノード端子およびカソード端子をそれぞれ接続すればよい。

　発光素子３および冗長発光素子５は、フリップチップ型マイクロＬＥＤ素子および縦型マイクロＬＥＤ素子に限られず、アノード端子およびカソード端子が光放射面側に位置する横型マイクロＬＥＤ素子であってもよい。この場合、発光素子３および冗長発光素子５は、前面１４ａ上に位置するとともに、ボンディングワイヤ等の導電性接続部材を用いて、前面１４ａ上に位置する第１電極パッド１２および冗長電極パッド１３にそれぞれ電気的に接続されていてもよい。

　正規発光素子３が縦型マイクロＬＥＤ素子であり、冗長発光素子５がフリップチップ型マイクロＬＥＤ素子である構成であってもよい。この構成の場合、先ず、形状が小さく低コストに製造可能な縦型マイクロＬＥＤ素子から成る正規発光素子３を各画素２に実装し、次に、映像検査後に不良の画素２にのみ、縦型マイクロＬＥＤ素子よりも大型のフリップチップ型マイクロＬＥＤ素子から成る冗長発光素子５を実装することができる。また、正規発光素子３を各画素２に実装した後に映像検査で不良とされた画素２に、縦型マイクロＬＥＤ素子から成る冗長発光素子５を実装する場合、素子の上面にあるカソード電極を追加プロセスで共通カソード電極等に接続部材等によって接続する必要があり、製造の効率が非効率である。従って、上記の構成により、正規発光素子３及び冗長発光素子５の総数を減らすことができ、製造プロセスが簡略化され、製造コストを低減化することができる。

　第１電極パッド１２および冗長電極パッド１３は、例えばＴａ（タンタル）、Ｗ（タングステン）、Ｔｉ（チタン）、Ｍｏ（モリブデン）、Ａｌ（アルミニウム）、Ｃｒ（クロム）、Ａｇ（銀）、Ｃｕ（銅）、Ｎｉ（ニッケル）等を含む導体層で構成されていてもよい。第１電極パッド１２および冗長電極パッド１３は、例えばＡｌ、Ａｌ／Ｔｉ、Ｔｉ／Ａｌ／Ｔｉ、Ｍｏ、Ｍｏ／Ａｌ／Ｍｏ、Ｔｉ／Ａｌ／Ｍｏ、Ｍｏ／Ａｌ／Ｔｉ、Ｃｕ、Ｃｒ、Ｎｉ、Ａｇ等から構成されていてもよい。ここで、「Ａｌ」は、Ａｌ層の単層構造を示し、「Ｔｉ／Ａｌ／Ｔｉ」は、Ｔｉ層上にＡｌ層が積層され、Ａｌ層上にＴｉ層が積層された積層構造を示す。その他についても同様である。

　表示装置１は、例えば図４に示すように、平面視において、冗長電極パッド１３のサイズが、第１電極パッド１２のサイズよりも大きい構成であってもよい。この場合、冗長発光素子５を冗長電極パッド１３に接続する際の接続性が向上する。すなわち、冗長発光素子５が比較的大サイズの冗長電極パッド１３に接続されるため、冗長発光素子５が接続し易くなるとともに、冗長発光素子５の接続不良が発生し難くなるため、表示装置１の信頼性を向上させることができる。なお、第１電極パッド１２のサイズは、平面視における第１電極パッド１２の面積であってもよく、冗長電極パッド１３のサイズは、平面視における冗長電極パッド１３の面積であってもよい。冗長電極パッド１３の面積は、第１電極パッド１２の面積の１倍を超え５倍程度以下であってもよいが、この範囲に限らない。

　冗長発光素子５を冗長電極パッド１３に接続するために、カメラ等の撮像装置を用いて冗長電極パッド１３を光学的に認識し、冗長発光素子５を冗長電極パッド１３に対して位置合わせしてもよい。冗長電極パッド１３のサイズが比較的大きい場合、冗長電極パッド１３の光学的な認識が容易になる。その結果、冗長発光素子５を冗長電極パッド１３に良好に接続することができ、表示装置１の信頼性を向上させることができる。

　冗長電極パッド１３は、冗長発光素子５に臨む表面が粗面化されていてもよい。この場合、粗面の凹凸によるアンカー効果によって、導電性接続部材の冗長電極パッド１３に対する接合力が高められる。その結果、冗長発光素子５の冗長電極パッド１３に対する接続性を向上させることができ、表示装置１の信頼性を向上させることができる。冗長電極パッド１３の表面は、１μｍ～１００μｍ程度の算術平均粗さを有していてもよい。冗長電極パッド１３の表面は、ドライエッチング等のエッチング処理によって粗面化されていてもよい。冗長電極パッド１３の表面は、冗長電極パッド１３を化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法等の薄膜形成法によって形成する際に、成膜時間、成膜温度等を制御することによって、薄膜中に巨大単結晶粒子、巨大多結晶粒子等の粒子化構造を生成させることで粗面化されていてもよい。

　表示装置１は、冗長電極パッド１３の光反射率が、第１電極パッド１２の光反射率よりも大きい構成であってもよい。冗長発光素子５を冗長電極パッド１３に接続するために、カメラ等の撮像装置を用いて冗長電極パッド１３を光学的に認識し、冗長発光素子５を冗長電極パッド１３に対して位置合わせすることがある。冗長電極パッド１３の光反射率が比較的大きい場合、冗長電極パッド１３の光学的な認識が容易になる。その結果、冗長発光素子５を冗長電極パッド１３に良好に接続することができ、表示装置１の信頼性を向上させることができる。

　図１に示すように、表示装置１は、複数の走査信号線７と、複数の発光制御信号線８とを備えていてもよい。複数の走査信号線７は、基板６の第１面６ａ上に位置し、所定の第１方向（図１における左右方向）に延びていてもよい。複数の発光制御信号線８は、基板６の第１面６ａ上に位置し、第１方向と交差する第２方向（図１に示す上下方向）に延びていてもよい。複数の画素２は、複数の走査信号線７と複数の発光制御信号線８との複数の交差部にそれぞれ対応して位置していてもよい。

　複数の走査信号線７および複数の発光制御信号線８は、各々、基板６の第３面６ｃ上に位置する側面配線９を介して、第２面６ｂ上に位置する裏面配線１０に電気的に接続されている。裏面配線１０は、第２面６ｂ上に位置する駆動素子１１に接続されている。

　複数の走査信号線７および複数の発光制御信号線８は、例えばＭｏ（モリブデン）、Ａｌ（アルミニウム）、Ｎｄ（ネオジム）等を含む導体層で構成されていてもよい。複数の走査信号線７および複数の発光制御信号線８は、例えばＭｏ／Ａｌ／Ｍｏ、ＭｏＮｄ／ＡｌＮｄ／ＭｏＮｄ等から構成されていてもよい。裏面配線１０は、例えばＡｇ（銀）等から構成されていてもよい。側面配線９は、Ａｇ（銀）、Ｃｕ（銅）、Ａｌ（アルミニウム）、ステンレススチール等の導電性粒子、未硬化の樹脂成分、アルコール溶媒および水等を含む導電性ペーストを、基板６の第３面６ｃから第１面６ａおよび第２面６ｂにかけての所望の部位に塗布した後、加熱法、紫外線等の光照射によって硬化させる光硬化法、光硬化加熱法等の方法によって形成されていてもよい。側面配線９は、メッキ、蒸着、ＣＶＤ等の薄膜形成方法によって形成されていてもよい。第３面６ｃにおける側面配線９を形成する部位に、溝を予め形成しておいてもよい。これにより、側面配線９と成る導電性ペーストが、第３面６ｃにおける所望の部位に配置されやすくなる。

　走査信号線７および発光制御信号線８と、裏面配線１０とは、基板６を第１面６ａから第２面６ｂにかけて貫通するスルーホール等の貫通導体を介して、電気的に接続されていてもよい。なお、走査信号線７および発光制御信号線８と、裏面配線１０とを、側面配線９を介して電気的に接続することで、表示装置１の額縁領域の面積を削減することが可能となる。

　駆動素子１１は、例えばＩＣ、ＬＳＩ等を含んで構成されていてもよい。駆動素子１１は、例えばＣＯＧ（Chip On Glass）方式等の手段によって、基板６の第２面６ｂ上に搭載されていてもよい。駆動素子１１は、例えばＣＶＤ法等の薄膜形成法によって、第２面６ｂ上に形成された薄膜回路であってもよい。薄膜回路は、低温多結晶シリコン（Low Temperature Poly Silicon：ＬＴＰＳ）から成る半導体層を有する薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を含んでいてもよい。

　駆動素子１１は、基板６の第２面６ｂ上に位置していなくてもよい。駆動素子１１は、例えばフレキシブル回路基板等の外部回路基板（図示せず）に備わった駆動素子であってもよい。この場合、裏面配線１０は、第２面６ｂ上に位置する接続端子を介して、外部回路基板と接続されていてもよい。

　画素回路４は、例えば図５に示すように、複数のＴＦＴ６０，６１，６２と、容量素子６３とを含んで構成されていてもよい。なお、図５では、画素回路４と発光素子３および冗長発光素子５との間に設けられる切替部（第１切替部および第２切替部）１８を省略している。画素回路４は、発光素子３に駆動信号を入力するためのスイッチとしてのＴＦＴ６０と、発光制御信号線８から伝送される発光制御信号のレベル（すなわち、電圧）に応じた、アノード電圧ＶＤＤとカソード電圧ＶＳＳとの電位差に基づいて発光素子３を電流駆動するための駆動素子としてのＴＦＴ６１とを含む。容量素子６３は、ＴＦＴ６１のゲート電極とソース電極とを接続する接続配線上に配置されている。容量素子６３は、ＴＦＴ６１のゲート電極に入力された発光制御信号の電圧を、次の書き換えまでの期間（１フレームの期間）保持する保持容量として機能する。

　ＴＦＴ６０は、ｐチャネル型ＴＦＴで構成されている。ｐチャネル型ＴＦＴ６０のゲート電極に走査信号線７から伝送されたオン信号（Ｌ信号：－３Ｖ～０Ｖ程度）が入力されることによって、ｐチャネル型ＴＦＴ６０は、チャネルが導通状態となるオン状態となる。ｐチャネル型ＴＦＴ６０がオン状態となると、発光制御信号線８から伝送された発光制御信号（Ｌ信号：Ｖｇ）が、ｐチャネル型ＴＦＴで構成されているＴＦＴ６１に入力される。

　ｐチャネル型ＴＦＴ６１のゲート電極に発光制御信号（Ｌ信号：Ｖｇ）が入力されることによって、ｐチャネル型ＴＦＴ６１は、チャネルが導通状態となるオン状態となる。ｐチャネル型ＴＦＴ６１がオン状態となると、駆動信号（ＶＤＤ：３Ｖ～１５Ｖ程度）が、発光素子３に入力され、発光素子３が発光する。発光制御信号（Ｖｇ）のレベル（電圧）を制御することによって、発光素子３の発光強度（輝度）を制御することができる。

　ｐチャネル型ＴＦＴ６１と発光素子３とを接続する接続配線上には、発光素子３の発光、非発光を制御するｐチャネル型ＴＦＴ６２が配置されている。ｐチャネル型ＴＦＴ６２のゲート電極に発光／非発光制御信号（Ｌ信号：Ｅｍｉ）が入力されることによって、ｐチャネル型ＴＦＴ６２は、チャネルが導通状態となるオン状態となる。ｐチャネル型ＴＦＴ６２がオン状態となると、駆動信号（ＶＤＤ：３Ｖ～１５Ｖ程度）が、発光素子３に入力され、発光素子３が発光する。

　図６に示すように、表示装置１は切替部１８を備えている。切替部１８は、画素回路４に接続されており、画素回路４に対して、発光素子３および冗長発光素子５のいずれか一方を駆動させるように構成されている。切替部１８は、ｐチャネル型ＴＦＴ６２のドレイン電極から出力される駆動信号を、発光素子３および冗長発光素子５のいずれか一方に入力するように構成されている。

　図４に示すように、切替部１８は、第１切替部１８ａと第２切替部１８ｂを含んでいる。第１切替部１８ａは、第１画素回路４１に接続されている。第１切替部１８ａは、第１画素回路４１に第１発光素子３１および冗長発光素子５のいずれか一方を駆動させるように構成されている。第２切替部１８ｂは、第２画素回路４２に接続されている。第２切替部１８ｂは、第２画素回路４２に第２発光素子３２および冗長発光素子５のいずれか一方を駆動させるように構成されている。

　切替部１８は、例えば図６に示すように、スタティックメモリ回路１８１と、複数のＴＦＴ１８２，１８３，１８４と、インバータ（反転論理回路）１８５とを含んで構成される。スタティックメモリ回路１８１は、スタティックＲＡＭ（Static Random Access Memory：ＳＲＡＭ）で構成されていてもよい。複数のＴＦＴ１８２，１８３，１８４は、ｐチャネル型ＴＦＴであってもよい。インバータ１８５は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータで構成されていてもよい。

　ｐチャネル型ＴＦＴ１８２のゲート電極は、ゲート制御信号線Ｃｏｎｔに接続されている。ゲート制御信号線Ｃｏｎｔは、側面配線を介して、駆動素子１１に接続されている。ｐチャネル型ＴＦＴ１８２のソース電極は、発光制御信号線８に接続されている。ｐチャネル型ＴＦＴ１８２は、ゲート制御信号線Ｃｏｎｔから伝送されたオン信号（Ｌ信号）によって、チャネルが導通状態となるオン状態となる。

　スタティックメモリ回路１８１の出力端子は、ｐチャネル型ＴＦＴ（以下、第１スイッチともいう）１８３のゲート電極に接続されているとともに、インバータ１８５を介して、ｐチャネル型ＴＦＴ（以下、第２スイッチともいう）１８４のゲート電極に接続されている。スタティックメモリ回路１８１の出力がＬ信号である場合、第１スイッチ１８３は、チャネルが導通状態となるオン状態となり、第２スイッチ１８４は、チャネルが非導通状態となるオフ状態となる。スタティックメモリ回路１８１の出力がＨ信号である場合、第１スイッチ１８３は、チャネルが非導通状態となるオフ状態となり、第２スイッチ１８４は、チャネルが導通状態となるオン状態となる。第１スイッチ１８３のソース電極および第２スイッチ１８４のソース電極は、ｐチャネル型ＴＦＴ６２のドレイン電極に接続されている。第１スイッチ１８３のドレイン電極は、発光素子３のアノード端子に接続され、第２スイッチ１８４のドレイン電極は、冗長発光素子５のアノード端子に接続されている。

　発光素子３を駆動状態とし、冗長発光素子５を非駆動状態とする場合、ｐチャネル型ＴＦＴ１８２を、ゲート電極にオン信号（Ｌ信号）が入力されたオン状態とすることによって、発光制御信号線８から伝送されたオン信号（Ｌ信号）を、スタティックメモリ回路１８１を介して、第１スイッチ１８３に伝送するとともに、スタティックメモリ回路１８１およびインバータ１８５を介して、第２スイッチ１８４に伝送する。これにより、発光素子３を駆動状態とし、冗長発光素子５を非駆動状態とすることができる。スタティックメモリ回路１８１およびインバータ１８５は、第１スイッチ１８３にオン信号（Ｌ信号）を出力し、第２スイッチ１８４にオフ信号（Ｈ信号）を出力する信号出力状態を保持する。

　発光素子３を非駆動状態とし、冗長発光素子５を駆動状態とする場合、ｐチャネル型ＴＦＴ６０を、ゲート電極にオン信号（Ｌ信号）が入力されたオン状態とすることによって、発光制御信号線８から伝送されたオフ信号（Ｈ信号）を、スタティックメモリ回路１８１を介して、第１スイッチ１８３に伝送するとともに、スタティックメモリ回路１８１およびインバータ１８５を介して、第２スイッチ１８４に伝送する。これにより、発光素子３を非駆動状態とし、冗長発光素子５を駆動状態とすることができる。スタティックメモリ回路１８１およびインバータ１８５は、第１スイッチ１８３にオフ信号（Ｈ信号）を出力し、第２スイッチ１８４にオン信号（Ｌ信号）を出力する信号出力状態を保持する。

　スタティックメモリ回路１８１は、例えば図６に示すように、第１インバータ１８１ａと、第２インバータ１８１ｂとを直列的に接続して構成されていてもよい。第１インバータ１８１ａは、ゲート電極同士およびドレイン電極同士が共通接続された、ｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴから成る。ｐチャネル型ＴＦＴのソース電極は、第１電源電圧ＶＤＤに接続されており、ｎチャネル型ＴＦＴのソース電極は、第２電源電圧ＶＳＳに接続されている。第２インバータ１８１ｂは、第１インバータ１８１ａと同様の構成である。

　図６に示すスタティックメモリ回路１８１は、次のように動作する。第１インバータ１８１ａのゲート電極側に入力されたオン信号（オフ信号）は、第１インバータ１８１ａで反転されオフ信号（オン信号）となり、第１インバータ１８１ａのドレイン電極側から出力され、第２インバータ１８１ｂのゲート電極側に入力される。第２インバータ１８１ｂのゲート電極側に入力されたオフ信号（オン信号）は、第２インバータ１８１ｂで反転されオン信号（オフ信号）となり、第２インバータ１８１ｂのドレイン電極側から出力される。スタティックメモリ回路１８１は、ｐチャネル型ＴＦＴ１８２から新たにオフ信号（オン信号）が伝送されてくるまで、この信号出力状態を保持する。

　表示装置１は、切替部１８（第１切替部１８ａおよび第２切替部１８ｂ）を制御することによって、第１発光素子３１または第２発光素子３２が点灯不良である場合に、点灯不良である第１発光素子３１または第２発光素子３２の代わりに、冗長発光素子５を駆動することができる。その際、表示装置１は、ゲート制御信号線Ｃｏｎｔおよび発光制御信号線８から切替部１８に伝送される信号のオン（Ｌ）とオフ（Ｈ）とを切り替えるだけで、正規発光素子３の代わりに冗長発光素子５を駆動することができる。

　図６に示すように、表示装置１は、第１画素回路４１と第１発光素子３１とを接続する第１接続配線１５ａと、第１画素回路４１と冗長発光素子５とを接続する第１冗長接続配線１６ａと、を備えている。第１接続配線１５ａを介して、第１画素回路４１から第１発光素子３１に駆動信号ＶＤＤが伝送され、第１冗長接続配線１６ａを介して、第１画素回路４１から冗長発光素子５に駆動信号ＶＤＤが伝送される。また、表示装置１は、第２画素回路４２と第２発光素子３２とを接続する第２接続配線１５ｂと、第２画素回路４２と冗長発光素子５とを接続する第２冗長接続配線１６ｂとを備えている。第２接続配線１５ｂを介して、第２画素回路４２から第２発光素子３２に駆動信号ＶＤＤが伝送され、第２冗長接続配線１６ｂを介して、第２画素回路４２から冗長発光素子５に駆動信号ＶＤＤが伝送される。

　冗長発光素子５は、例えば図４に示すように、平面視において、第１画素２１と第２画素２２との間に位置していてもよい。冗長発光素子５が第１画素２１と第２画素２２との間に位置している場合、第１接続配線１５ａおよび第２接続配線１５ｂの配線長と、第１冗長接続配線１６ａの配線長と、第２冗長接続配線１６ｂの配線長とを互いに近づけることができる。これにより、第１接続配線１５ａおよび第２接続配線１５ｂにおける抵抗（電流値）と、第１冗長接続配線１６ａにおける抵抗（電流値）と、第２冗長接続配線１６ｂにおける抵抗（電流値）とを互いに近づけることができる。その結果、第１発光素子３１の代わりに冗長発光素子５を駆動する場合に、冗長発光素子５を所望の発光強度（例えば、第１発光素子３１が出力すべき発光強度に近い発光強度）で発光させることが容易になる。また、第２発光素子３２の代わりに冗長発光素子５を駆動する場合に、冗長発光素子５を所望の発光強度（例えば、第２発光素子３２が出力すべき発光強度に近い発光強度）で発光させることが容易になる。

　また、冗長発光素子５が第１画素２１と第２画素２２との間に位置していることで、第１発光素子３１および第２発光素子３２を駆動する場合と、第１発光素子３１または第２発光素子３２の代わりに冗長発光素子５を駆動する場合との間で、表示装置１が発する画像光の強度分布の変化を低減できる。その結果、視認者の違和感を低減し、表示品位の低下を抑制することができる。

　冗長発光素子５は、平面視において、第１画素２１と第２画素２２との間の中央位置に位置していてもよい。この場合、第１接続配線１５ａおよび第２接続配線１５ｂの配線長と、第１冗長接続配線１６ａの配線長と、第２冗長接続配線１６ｂの配線長とを互いに一層近づけることができる。これにより、第１接続配線１５ａおよび第２接続配線１５ｂにおける抵抗（電流値）と、第１冗長接続配線１６ａにおける抵抗（電流値）と、第２冗長接続配線１６ｂにおける抵抗（電流値）とを互いに一層近づけることができる。その結果、第１発光素子３１の代わりに冗長発光素子５を駆動する場合に、冗長発光素子５を所望の発光強度で発光させることがより容易になる。また、第２発光素子３２の代わりに冗長発光素子５を駆動する場合に、冗長発光素子５を所望の発光強度で発光させることがより容易になる。なお、第１画素２１と第２画素２２との間の中央位置は、平面視において、第１画素２１の中心と第２画素２２の中心とを結ぶ線分の中心点であってもよい。上記中央位置は、この中心点を含む所定の長さの範囲、例えば第１画素２１の中心と第２画素２２の中心とを結ぶ線分の１０％程度の長さの範囲にあってもよい。第１画素２１の中心は、第１発光素子３１の中心であってもよく、第２画素２２の中心は、第２発光素子３２の中心であってもよい。

　また、冗長発光素子５が第１画素２１と第２画素２２との中央位置に位置していることで、第１発光素子３１および第２発光素子３２を駆動する場合と、第１発光素子３１または第２発光素子３２の代わりに冗長発光素子５を駆動する場合との間で、表示装置１が発する画像光の強度分布の変化をより低減できる。その結果、視認者の違和感を低減し、表示品位の低下をより抑制することができる。

　第１冗長接続配線１６ａは、第１接続配線１５ａよりも抵抗（電気抵抗）が小さくてもよい。これにより、第１冗長接続配線１６ａの配線長が、第１接続配線１５ａの配線長よりも長い場合であっても、第１冗長接続配線１６ａにおける電流値の低下を抑制し、冗長発光素子５を所望の発光強度で発光させることが可能となる。第１冗長接続配線１６ａは、第１接続配線１５ａの断面積よりも大きい断面積を有していてもよい。すなわち、第１冗長接続配線１６ａは、第１接続配線１５ａと材料および厚みが同じであれば、第１接続配線１５ａの幅よりも大きい幅を有していてもよい。第１冗長接続配線１６ａおよび第１接続配線１５ａのそれぞれの厚みが０．０１μｍ～５μｍ程度であり、第１接続配線１５ａの幅が０．０１μｍ～５μｍ程度である場合、第１冗長接続配線１６ａの幅は、第１接続配線１５ａの幅の１倍を超え５倍程度以下（即ち、０．０１μｍを超え２５μｍ程度以下）であってもよいが、この範囲に限らない。

　図１２は、本開示の一実施形態に係る表示装置の一部を抜粋して示す回路図である。図１２に示すように、第１冗長接続配線１６ａの一部の幅が、第１接続配線１５ａの幅よりも大きい幅を有していてもよい。第１冗長接続配線１６ａの拡幅部１６ａ１は、冗長発光素子５の冗長アノード電極パッド１３ｐに接続される直線状の部位であり、第１冗長接続配線１６ａの全体の長さの半分以上の部位であってもよい。この場合、第１冗長接続配線１６ａの抵抗を小さくすることが容易になる。

　第１冗長接続配線１６ａは、第１接続配線１５ａと同じ材料であり同じ幅を有していれば、第１接続配線１５ａの厚みよりも厚い厚みを有していてもよい。第１冗長接続配線１６ａおよび第１接続配線１５ａのそれぞれの幅が０．０１μｍ～５μｍ程度であり、第１接続配線１５ａの厚みが０．０１μｍ～５μｍ程度である場合、第１冗長接続配線１６ａの厚みは、第１接続配線１５ａの厚みの１倍を超え５倍程度以下（即ち、０．０１μｍを超え２５μｍ程度以下）であってもよいが、この範囲に限らない。

　図１２に示すように、第１冗長接続配線１６ａの一部の厚みが、第１接続配線１５ａの厚みよりも厚くてもよい。第１冗長接続配線１６ａの増厚部１６ａ２は、冗長発光素子５の冗長アノード電極パッド１３ｐに接続される直線状の部位であり、第１冗長接続配線１６ａの全体の長さの半分以上の部位であってもよい。この場合、第１冗長接続配線１６ａの抵抗を小さくすることが容易になる。

　第１冗長接続配線１６ａは、第１接続配線１５ａと断面積が同じであれば、第１接続配線１５ａを構成する導電材料よりも電気抵抗率が小さい導電材料から構成されていてもよい。軟銅の抵抗率１６．７８ｎΩｍ（ナノ・オーム・メートル）を１００とした場合の導電率である国際焼鈍軟銅標準（International Annealed Copper Standard：ＩＡＣＳ％）で表した、各種の金属、合金の導電率を、以下に示す。銀（１０５．７％）、軟銅（１００．０％）、金（７５．８％）、アルミニウム（５９．５％）、タングステン（３１．８％）、モリブデン（３１．４％）、亜鉛（２８．４％）、ニッケル（２４．２％）、インジウム（２０．０％）、鉄（１７．５％）、プラチナ（１６．０％）、パラジウム（１５．９％）、スズ（１４．６％）、ニオブ（１１．０％）、チタン（４．０％）、クロム－銅合金（７１．０～８３．０％）、銅－マンガン－ニッケル合金（３４．８％）、銅－亜鉛合金（２６．０～４３．０％）である。例えば、第１接続配線１５ａの材料がアルミニウム（５９．５％）である場合、第１冗長接続配線１６ａの材料が軟銅（１００．０％）であってもよい。また、第１接続配線１５ａの材料がモリブデン（３１．４％）である場合、第１冗長接続配線１６ａの材料が軟銅（１００．０％）またはアルミニウム（５９．５％）であってもよい。また、第１接続配線１５ａの材料がニオブ（１１．０％）またはチタン（４．０％）である場合、第１冗長接続配線１６ａの材料が軟銅（１００．０％）、アルミニウム（５９．５％）、またはモリブデン（３１．４％）であってもよい。また、第１接続配線１５ａの材料が銅－マンガン－ニッケル合金（３４．８％）または銅－亜鉛合金（２６．０～４３．０％）である場合、第１冗長接続配線１６ａの材料がクロム－銅合金（７１．０～８３．０％）であってもよい。

　第２冗長接続配線１６ｂは、第２接続配線１５ｂよりも抵抗（電気抵抗）が小さくてもよい。これにより、第２冗長接続配線１６ｂの配線長が、第２接続配線１５ｂの配線長よりも長い場合であっても、第２冗長接続配線１６ｂにおける電流値の低下を抑制し、冗長発光素子５を所望の発光強度で発光させることが可能となる。第２冗長接続配線１６ｂは、第２接続配線１５ｂの断面積よりも大きい断面積を有していてもよい。すなわち、第２冗長接続配線１６ｂは、第２接続配線１５ｂと材料および厚みが同じであれば、第２接続配線１５ｂの幅よりも大きい幅を有していてもよい。第２冗長接続配線１６ｂおよび第２接続配線１５ｂのそれぞれの厚みが０．０１μｍ～５μｍ程度であり、第２接続配線１５ｂの幅が０．０１μｍ～５μｍ程度である場合、第２冗長接続配線１６ｂの幅は、第２接続配線１５ｂの幅の１倍を超え５倍程度以下（即ち、０．０１μｍを超え２５μｍ程度以下）であってもよいが、この範囲に限らない。

　図１２に示すように、第２冗長接続配線１６ｂの一部の幅が、第２接続配線１５ｂの幅よりも大きい幅を有していてもよい。第２冗長接続配線１６ｂの拡幅部１６ｂ１は、冗長発光素子５の冗長アノード電極パッド１３ｐに接続される直線状の部位であり、第２冗長接続配線１６ｂの全体の長さの半分以上の部位であってもよい。この場合、第２冗長接続配線１６ｂの抵抗を小さくすることが容易になる。

　第２冗長接続配線１６ｂは、第２接続配線１５ｂと同じ材料であり同じ幅を有していれば、第２接続配線１５ｂの厚みよりも厚い厚みを有していてもよい。第２冗長接続配線１６ｂおよび第２接続配線１５ｂのそれぞれの幅が０．０１μｍ～５μｍ程度であり、第２接続配線１５ｂの厚みが０．０１μｍ～５μｍ程度である場合、第２冗長接続配線１６ｂの厚みは、第２接続配線１５ｂの厚みの１倍を超え５倍程度以下（即ち、０．０１μｍを超え２５μｍ程度以下）であってもよいが、この範囲に限らない。

　図１２に示すように、第２冗長接続配線１６ｂの一部の厚みが、第２接続配線１５ｂの厚みよりも厚くてもよい。第２冗長接続配線１６ｂの増厚部１６ｂ２は、冗長発光素子５の冗長アノード電極パッド１３ｐに接続される直線状の部位であり、第２冗長接続配線１６ｂの全体の長さの半分以上の部位であってもよい。この場合、第２冗長接続配線１６ｂの抵抗を小さくすることが容易になる。

　第２冗長接続配線１６ｂは、第２接続配線１５ｂと断面積が同じであれば、第２接続配線１５ｂを構成する導電材料よりも電気抵抗率が小さい導電材料から構成されていてもよい。例えば、各材料の導電率を上記ＩＡＣＳ％で表すと、第２接続配線１５ｂの材料がアルミニウム（５９．５％）である場合、第２冗長接続配線１６ｂの材料が軟銅（１００．０％）であってもよい。また、第２接続配線１５ｂの材料がモリブデン（３１．４％）である場合、第２冗長接続配線１６ｂの材料が軟銅（１００．０％）またはアルミニウム（５９．５％）であってもよい。また、第２接続配線１５ｂの材料がニオブ（１１．０％）またはチタン（４．０％）である場合、第２冗長接続配線１６ｂの材料が軟銅（１００．０％）、アルミニウム（５９．５％）、またはモリブデン（３１．４％）であってもよい。また、第２接続配線１５ｂの材料が銅－マンガン－ニッケル合金（３４．８％）または銅－亜鉛合金（２６．０～４３．０％）である場合、第２冗長接続配線１６ｂの材料がクロム－銅合金（７１．０～８３．０％）であってもよい。

　第１冗長接続配線１６ａの拡幅部１６ａ１の幅と、第２冗長接続配線１６ｂの拡幅部１６ｂ１の幅と、は同じであってもよい。この場合、第１冗長接続配線１６ａの抵抗と第２冗長接続配線１６ｂの抵抗が同じになり易くなり、冗長発光素子５の制御が容易になる。第１冗長接続配線１６ａの増厚部１６ａ２の厚みと、第２冗長接続配線１６ｂの増厚部１６ｂ２の厚みと、は同じであってもよい。この場合、第１冗長接続配線１６ａの抵抗と第２冗長接続配線１６ｂの抵抗とが同じになり易くなり、冗長発光素子５の制御が容易になる。同様の目的で、第１冗長接続配線１６ａの材料の導電率と第２冗長接続配線１６ｂの材料の導電率とが同じであってもよい。

　図１３は、本開示の一実施形態に係る表示装置の一部を抜粋して示す回路図である。図１３に示すように、第１冗長接続配線１６ａおよび第２冗長接続配線１６ｂに接続される、冗長アノード電極パッド１３ｐの大きさ（面積）が、冗長カソード電極パッド１３ｎ大きさ（面積）よりも大きくてもよい。この場合、第１冗長接続配線１６ａおよび冗長アノード電極パッド１３ｐの全体の抵抗が小さくなるとともに、第１冗長接続配線１６ａおよび冗長アノード電極パッド１３ｐの接続抵抗が小さくなる。また、第２冗長接続配線１６ｂおよび冗長アノード電極パッド１３ｐの全体の抵抗が小さくなるとともに、第２冗長接続配線１６ｂおよび冗長アノード電極パッド１３ｐの接続抵抗が小さくなる。冗長アノード電極パッド１３ｐは、第１冗長接続配線１６ａの側に延出する第１延出部と、第２冗長接続配線１６ｂの側に延出する第２延出部と、を有するＴ字状、十字状等の形状であってもよい。

　次に、本開示の他の実施形態に係る表示装置について説明する。図７は、本開示の他の実施形態に係る表示装置の一部を抜粋して示す回路図であり、図８Ａ，８Ｂ，８Ｃは、図７の表示装置における複数の画素および冗長発光素子の配列を示す平面図であり、図９は、図７の表示装置の他の例の一部を抜粋して示す回路図である。本実施形態の表示装置１Ａは、上記実施形態の表示装置１に対して、複数の画素２および冗長発光素子５の構成が異なっており、その他については、同様の構成であるので、同様の構成については、表示装置１と同じ参照符号を付して詳細な説明は省略する。

　本実施形態の表示装置１Ａは、第１画素２１が、第１副画素２１ａと、第３副画素２１ｂとから構成され、第２画素２２が、第２副画素２２ａと、第４副画素２２ｂとから構成されている。

　第１副画素２１ａは、第１発光素子３１ａと、第１発光素子３１ａを駆動する第１画素回路４１ａとを含んでいる。第３副画素２１ｂは、第３発光素子３１ｂと、第３発光素子３１ｂを駆動する第３画素回路４１ｂとを含んでいる。第３発光素子３１ｂは、第１発光素子３１ａと発光色が異なっている。

　第２画素２２は、第２副画素２２ａと、第４副画素２２ｂとを含んでいる。第２副画素２２ａは、第２発光素子３２ａと、第２発光素子３２ａを駆動する第２画素回路４２ａとを含んでいる。第２発光素子３２ａは、第１発光素子３１ａと発光色が同一であってもよい。第４副画素２２ｂは、第４発光素子３２ｂと、第４発光素子３２ｂを駆動する第４画素回路４２ｂとを含む。第４発光素子３２ｂは、第２発光素子３２ａと発光色が異なっている。第４発光素子３２ｂは、第３発光素子３１ｂと発光色が同一であってもよい。

　冗長発光素子５は、第１冗長発光素子５ａおよび第２冗長発光素子５ｂを含んでいる。第１冗長発光素子５ａは、第１画素回路４１ａおよび第２画素回路４２ａに接続されている。第１発光素子３１ａ、第２発光素子３２ａおよび第１冗長発光素子５ａは、発光色が互いに同一であってもよい。第２冗長発光素子５ｂは、第３画素回路４１ｂおよび第４画素回路４２ｂに接続されている。第３発光素子３１ｂ、第４発光素子３２ｂおよび第２冗長発光素子５ｂは、発光色が互いに同一であってもよい。

　表示装置１Ａは、第１発光素子３１ａの発光色と第３発光素子３１ｂの発光色とが異なり、第２発光素子３２ａの発光色と第４発光素子３２ｂの発光色とが異なっていることから、カラーの階調表示が可能な表示装置となる。

　表示装置１Ａは、第１発光素子３１ａが点灯不良である場合、第１発光素子３１ａの代わりに、第１冗長発光素子５ａを駆動することができ、第２発光素子３２ａが点灯不良である場合、第２発光素子３２ａの代わりに、第１冗長発光素子５ａを駆動することができる。また、表示装置１Ａは、第３発光素子３１ｂが点灯不良である場合、第３発光素子３１ｂの代わりに、第２冗長発光素子５ｂを駆動することができ、第４発光素子３２ｂが点灯不良である場合、第４発光素子３２ｂの代わりに、第２冗長発光素子５ｂを駆動することができる。したがって、表示装置１Ａによれば、製造の歩留まりを向上させることができる。また、表示装置１Ａは、第１冗長発光素子５ａが第１画素回路４１ａおよび第２画素回路４２ａに接続され、第２冗長発光素子５ｂが第３画素回路４１ｂおよび第４画素回路４２ｂに接続されているため、第１冗長発光素子５ａまたは第２冗長発光素子５ｂを駆動するために、配線の引き回しを変更しなくてよい。その結果、配線の引き回しを変更するためのレーザ加工処理、エッチング処理等によって、画素回路等の駆動回路が不所望に破損したり、汚損したりすることがなく、信頼性を向上させることができる。さらには、表示装置の製造における工程数の増大を抑制し、製造効率を向上させることができる。

　また、表示装置１Ａは、各画素２が冗長発光素子５を有する構成ではなく、第１副画素２１ａおよび第２副画素２２ａが第１冗長発光素子５ａを共有し、第３副画素２１ｂおよび第４副画素２２ｂが第２冗長発光素子５ｂを共有する構成である。表示装置１Ａは、各画素２が冗長発光素子５を有する構成の表示装置と比べて、冗長発光素子５の数を大幅に減らすことができ、また複数の画素２間の画素ピッチを狭くできるため、高精細表示が可能となり、表示品位を向上させることが可能となる。

　表示装置１Ａは、第１切替部１８ａと、第２切替部１８ｂと、第３切替部１８ｃと、第４切替部１８ｄとを備える。

　第１切替部１８ａは、第１画素回路４１ａに接続されている。第１切替部１８ａは、第１画素回路４１ａに対して、第１発光素子３１ａおよび第１冗長発光素子５ａのいずれか一方を駆動させるように構成されている。第２切替部１８ｂは、第２画素回路４２ａに接続されている。第２切替部１８ｂは、第２画素回路４２ａに対して、第２発光素子３２ａおよび第１冗長発光素子５ａのいずれか一方を駆動させるように構成されている。第３切替部１８ｃは、第３画素回路４１ｂに接続されている。第３切替部１８ｃは、第３画素回路４１ｂに対して、第３発光素子３１ｂおよび第２冗長発光素子５ｂのいずれか一方を駆動させるように構成されている。第４切替部１８ｄは、第４画素回路４２ｂに接続されている。第４切替部１８ｄは、第４画素回路４２ｂに対して、第４発光素子３２ｂおよび第２冗長発光素子５ｂのいずれか一方を駆動させるように構成されている。第１切替部１８ａ、第２切替部１８ｂ、第３切替部１８ｃおよび第４切替部１８ｄの構成は、切替部１８の構成と同様であるため、詳細な説明は省略する。また、第１切替部１８ａ、第２切替部１８ｂ、第３切替部１８ｃおよび第４切替部１８ｄの、第１画素回路４１ａ、第２画素回路４２ａ、第３画素回路４１ｂおよび第４画素回路４２ｂのそれぞれに対する動作は、切替部１８の画素回路４に対する動作と同様であるため、詳細な説明は省略する。

　表示装置１Ａは、第１切替部１８ａ、第２切替部１８ｂ、第３切替部１８ｃおよび第４切替部１８ｄを備えることで、ゲート制御信号線Ｃｏｎｔおよび発光制御信号線８から第１切替部１８ａ、第２切替部１８ｂ、第３切替部１８ｃおよび第４切替部１８ｄに伝送される信号のオン（Ｌ）とオフ（Ｈ）とを切り替えるだけで、正規発光素子（第１発光素子３１ａ、第２発光素子３２ａ、第３発光素子３１ｂおよび第４発光素子３２ｂ）の代わりに冗長発光素子５（第１冗長発光素子５ａおよび第２冗長発光素子５ｂ）を駆動することができる。

　第１画素２１は、第５副画素２１ｃをさらに含んでいてもよい。第５副画素２１ｃは、第５発光素子３１ｃと、第５発光素子３１ｃを駆動する第５画素回路４１ｃとを含んでいてもよい。第５発光素子３１ｃは、第１発光素子３１ａおよび第３発光素子３１ｂと発光色が異なっていてもよい。第２画素２２は、第６副画素２２ｃをさらに含んでいてもよい。第６副画素２２ｃは、第６発光素子３２ｃと、第６発光素子３２ｃを駆動する第６画素回路４２ｃとを含んでいてもよい。第６発光素子３２ｃは、第２発光素子３２ａおよび第４発光素子３２ｂと発光色が異なっていてもよい。第６発光素子３２ｃは、第５発光素子３１ｃと発光色が同一であってもよい。冗長発光素子５は、第３冗長発光素子５ｃをさらに含んでいてもよい。第３冗長発光素子５ｃは、第５画素回路４１ｃおよび第６画素回路４２ｃに接続されていてもよい。第３冗長発光素子５ｃは、第５発光素子３１ｃおよび第６発光素子３２ｃと発光色が同一であってもよい。

　第１画素２１が第５副画素２１ｃをさらに含み、第２画素２２が第６副画素２２ｃをさらに含む場合、表示装置１Ａは、フルカラーの階調表示が可能な表示装置となる。第１発光素子３１ａおよび第２発光素子３２ａは、赤色光（波長６６０ｎｍ程度）を発光してもよい。第３発光素子３１ｂおよび第４発光素子３２ｂは、緑色光（波長５２０ｎｍ程度）を発光してもよい。第５発光素子３１ｃおよび第６発光素子３２ｃは、青色光（波長４５０ｎｍ程度）を発光してもよい。

　表示装置１Ａは、第５切替部１８ｅと、第６切替部１８ｆとをさらに備えていてもよい。第５切替部１８ｅは、第５画素回路４１ｃに接続されている。第５切替部１８ｅは、第５画素回路４１ｃに対して、第５発光素子３１ｃおよび第３冗長発光素子５ｃのいずれか一方を駆動させるように構成されていてもよい。第６切替部１８ｆは、第６画素回路４２ｃに接続されている。第６切替部１８ｆは、第６画素回路４２ｃに対して、第６発光素子３２ｃおよび第３冗長発光素子５ｃのいずれか一方を駆動させるように構成されていてもよい。第５切替部１８ｅおよび第６切替部１８ｆの構成は、切替部１８の構成と同様である。また、第５切替部１８ｅおよび第６切替部１８ｆの、第５画素回路４１ｃおよび第６画素回路４２ｃのそれぞれに対する動作は、切替部１８の画素回路４に対する動作と同様である。

　表示装置１Ａは、例えば図８Ａに示すように、第１画素２１と第２画素２２とが、行方向（図７，８Ａにおける左右方向）において、互いに隣接し、冗長発光素子５（第１冗長発光素子５ａ、第２冗長発光素子５ｂおよび第３冗長発光素子５ｃ）が第１画素２１と第２画素２２との間に位置する構成であってもよい。表示装置１Ａは、例えば図８Ｂに示すように、第１画素２１と第２画素２２とが、列方向（図７，８Ｂにおける左右方向）において、互いに隣接し、冗長発光素子５が第１画素２１と第２画素２２との間に位置する構成であってもよい。図８Ａ，８Ｂに示す構成によれば、冗長発光素子５を複数の画素２間に効率的に配置することができる。また、正規発光素子（第１発光素子３１ａ、第２発光素子３２ａ、第３発光素子３１ｂ、第４発光素子３２ｂ、第５発光素子３１ｃおよび第６発光素子３２ｃ）を駆動する場合と、正規発光素子の代わりに冗長発光素子５を駆動する場合との間で、表示装置１Ａが発する画像光の強度分布の変化を低減できる。その結果、視認者の違和感を低減し、表示品位の低下を抑制することができる。

　表示装置１Ａは、例えば図８Ｃに示すように、複数の画素２が、第１画素２１、第２画素２２、第３画素２３および第４画素２４を含み、第１画素２１、第２画素２２、第３画素２３および第４画素２４が、冗長発光素子５（第１冗長発光素子５ａ、第２冗長発光素子５ｂおよび第３冗長発光素子５ｃ）を共有する構成であってもよい。第３画素２３は、列方向において、第１画素２１に隣接して位置している。第３画素２３は、第１画素２１および第２画素２２の各々と同数の発光素子３３ａ，３３ｂ，３３ｃを含んでいる。第４画素２４は、列方向において、第２画素２２に隣接して位置し、行方向において、第３画素２３に隣接して位置している。第４画素２４は、第１画素２１および第２画素２２の各々と同数の発光素子３４ａ，３４ｂ，３４ｃを含んでいる。第３画素２３および第４画素２４の構成は、第１画素２１および第２画素２２の構成と同様であるため、詳細な説明は省略する。冗長発光素子５は、第１画素２１、第２画素２２、第３画素２３および第４画素２４の画素回路の全てに接続されている。

　図８Ｃに示す構成によれば、冗長発光素子５を複数の画素２間に効率的に配置することができる。また、正規発光素子（第１発光素子３１ａ、第２発光素子３２ａ、第３発光素子３１ｂ、第４発光素子３２ｂ、第５発光素子３１ｃ、第６発光素子３２ｃおよび発光素子３３ａ，３３ｂ，３３ｃ，３４ａ，３４ｂ，３４ｃ）の数に対する冗長発光素子５の数を減らすことができるため、複数の画素２間の画素ピッチを狭くし、表示品位（精細性）を向上させることが可能となる。特に、図８Ｃに示す構成は、各画素が３つ以下の発光素子から構成されている場合、各画素に１つの冗長発光素子を設けた構成の表示装置よりも、冗長発光素子の数を減らすことができる。なお、冗長発光素子５は、平面視において、第１画素２１の中心と第４画素２４の中心とを結ぶ線分と、第２画素２２の中心と第３画素２３の中心とを結ぶ線分との交点の近傍に位置していてもよい。この場合、正規発光素子を駆動する場合と、正規発光素子の代わりに冗長発光素子５を駆動する場合との間で、表示装置１Ａが発する画像光の強度分布の変化を低減できる。その結果、視認者の違和感を低減し、表示品位の低下を抑制することができる。

　表示装置１Ａは、例えば図９に示す表示装置１Ａａのように、第３切替部１８ｃおよび第４切替部１８ｄを備えておらず、第１副画素２１ａおよび第３副画素２１ｂが１つの切替部（以下、第１画素切替部ともいう）１８Ａを共有し、第２副画素２２ａおよび第４副画素２２ｂが他の１つの切替部（以下、第２画素切替部ともいう）１８Ｂを共有する構成であってもよい。

　第１画素切替部１８Ａは、第１画素回路４１ａおよび第３画素回路４１ｂに接続されている。第１画素切替部１８Ａは、第１画素回路４１ａおよび第３画素回路４１ｂに対して、第１発光素子３１ａおよび第３発光素子３１ｂを駆動させる、または、第１冗長発光素子５ａおよび第２冗長発光素子５ｂを駆動させるように構成されている。

　第１画素切替部１８Ａは、スタティックメモリ回路１８１と、ｐチャネル型ＴＦＴ１８２と、第１スイッチ１８３と、第２スイッチ１８４と、インバータ１８５とを含んでいる。第１画素切替部１８Ａの第１画素回路に対する動作は、切替部１８の画素回路４に対する動作と同様であるので、詳細な説明を省略する。

　第１画素切替部１８Ａは、第３スイッチ１８６と、第４スイッチ１８７とをさらに含んでいる。第３スイッチ１８６および第４スイッチ１８７は、ｐチャネル型ＴＦＴで構成される。スタティックメモリ回路１８１の出力端子は、第３スイッチ１８６のゲート電極に接続されているともに、インバータ１８５を介して、第４スイッチ１８７のゲート電極に接続されている。第３スイッチ１８６は、ソース電極が第３画素回路４１ｂのｐチャネル型ＴＦＴ６２のドレイン電極に接続され、ドレイン電極が第３発光素子３１ｂのアノード端子に電気的に接続されている。第４スイッチ１８７は、ソース電極が第３画素回路４１ｂのｐチャネル型ＴＦＴ６２のドレイン電極に接続され、ドレイン電極が第２冗長発光素子５ｂのアノード端子に電気的に接続されている。第１画素切替部１８Ａは、ゲート制御信号線Ｃｏｎｔおよび発光制御信号線８（図９に示すＳｉｇ［Ｒｍ］）から伝送される信号に基づいて、第３スイッチ１８６をオン状態とし、第４スイッチ１８７をオフ状態とする、または、第３スイッチ１８６をオフ状態とし、第４スイッチ１８７をオン状態とすることができる。

　第１画素切替部１８Ａは、ゲート制御信号線Ｃｏｎｔおよび発光制御信号線８（図９に示すＳｉｇＲ［ｍ］）から伝送される信号に基づいて、第１スイッチ１８３および第３スイッチ１８６をオン状態とし、第２スイッチ１８４および第４スイッチ１８７をオフ状態とする、または、第１スイッチ１８３および第３スイッチ１８６をオフ状態とし、第２スイッチ１８４および第４スイッチ１８７をオン状態とすることができる。これにより、第１画素切替部１８Ａは、正規発光素子（第１発光素子３１ａおよび第３発光素子３１ｂ）および冗長発光素子（第１冗長発光素子５ａおよび第２冗長発光素子５ｂ）のいずれか一方を駆動させることができる。

　第２画素切替部１８Ｂは、第２画素回路４２ａおよび第４画素回路４２ｂに接続されている。第２画素切替部１８Ｂは、第２画素回路４２ａおよび第４画素回路４２ｂに対して、第２発光素子３２ａおよび第４発光素子３２ｂを駆動させる、または、第１冗長発光素子５ａおよび第２冗長発光素子５ｂを駆動させるように構成されている。第２画素切替部１８Ｂの構成は、第１画素切替部１８Ａの構成と同様であり、第２画素切替部１８Ｂの第２画素回路４２ａおよび第４画素回路４２ｂに対する動作は、第１画素切替部１８Ａの第１画素回路４１ａおよび第３画素回路４１ｂに対する動作と同様であるので、詳細な説明は省略する。第２画素切替部１８Ｂは、ゲート制御信号線Ｃｏｎｔおよび発光制御信号線８（図９に示すＳｉｇＲ［ｍ＋１］）から伝送される信号に基づいて、正規発光素子（第２発光素子３２ａおよび第４発光素子３２ｂ）および冗長発光素子（第１冗長発光素子５ａおよび第２冗長発光素子５ｂ）のいずれか一方を駆動させることができる。

　表示装置１Ａａは、表示装置１Ａと同様に、製造の歩留まりを向上させることができるともに、信頼性を向上させることができる。また、表示装置の製造における工程数の増大を抑制し、製造効率を向上させることができる。さらには、表示装置１Ａａによれば、切替部の数を減らすことができるため、複数の副画素（第１副画素２１ａ、第２副画素２２ａ、第３副画素２１ｂおよび第４副画素２２ｂ）間の画素ピッチを狭くでき、表示品位（精細性）を向上させることが可能となる。また、表示装置の製造コストを削減することが可能となる。

　表示装置１Ａａは、例えば図９に示すように、第５副画素２１ｃと、第６副画素２２ｃと、第３冗長発光素子５ｃとを含んでいてもよい。第１画素切替部１８Ａは、ゲート制御信号線Ｃｏｎｔおよび発光制御信号線８から伝送される信号に基づいて、正規発光素子（第１発光素子３１ａ、第３発光素子３１ｂおよび第５発光素子３１ｃ）および冗長発光素子（第１冗長発光素子５ａ、第２冗長発光素子５ｂ）のいずれか一方を駆動させるように構成されていてもよい。第２画素切替部１８Ｂは、ゲート制御信号線Ｃｏｎｔおよび発光制御信号線８から伝送される信号に基づいて、正規発光素子（第２発光素子３２ａ、第４発光素子３２ｂおよび第６発光素子３２ｃ）および冗長発光素子（第１冗長発光素子５ａ、第２冗長発光素子５ｂ）のいずれか一方を駆動させるように構成されていてもよい。

　次に、本開示の他の実施形態に係る表示装置について説明する。図１０は、本開示の他の実施形態に係る表示装置の一部を抜粋して示す回路図であり、図１１Ａ，１１Ｂ，１１Ｃは、図１０の表示装置における複数の画素および冗長発光素子の配列を示す平面図である。本実施形態の表示装置１Ｂは、上記実施形態の表示装置１Ａに対して、冗長発光素子５の構成が異なっており、その他については、同様の構成であるので、同様の構成については、表示装置１Ａと同じ参照符号を付して詳細な説明は省略する。

　表示装置１Ｂは、表示装置１Ａと同様に、第１画素２１が、第１副画素２１ａと、第３副画素２１ｂとを含み、第２画素２２が、第２副画素２２ａと、第４副画素２２ｂとを含む。

　第１副画素２１ａは、第１発光素子３１ａと、第１発光素子３１ａを駆動する第１画素回路４１ａとを含む。第３副画素２１ｂは、第３発光素子３１ｂと、第３発光素子３１ｂを駆動する第３画素回路４１ｂとを含む。第３発光素子３１ｂは、第１発光素子３１ａと発光色が異なる。

　第２副画素２２ａは、第２発光素子３２ａと、第２発光素子３２ａを駆動する第２画素回路４２ａとを含む。第４副画素２２ｂは、第４発光素子３２ｂと、第４発光素子３２ｂを駆動する第４画素回路４２ｂとを含む。第４発光素子３２ｂは、第２発光素子３２ａと発光色が異なる。第２発光素子３２ａは、第１発光素子３１ａと発光色が同一であってもよい。第４発光素子３２ｂは、第３発光素子３１ｂと発光色が同一であってもよい。

　冗長発光素子５は、第１画素回路４１ａと第２画素回路４２ａとに接続されている第１冗長発光素子５ａ、および、第３画素回路４１ｂと第４画素回路４２ｂとに接続されている第２冗長発光素子５ｂのいずれか一方から構成されている。図１０では、冗長発光素子５が第１冗長発光素子５ａから構成されている場合を示している。

　表示装置１Ｂは、第１発光素子３１ａまたは第２発光素子３２ａが点灯不良である場合には、冗長発光素子５を第１冗長発光素子５ａで構成することによって、点灯不良である第１発光素子３１ａまたは第２発光素子３２ａの代わりに、第１冗長発光素子５ａを駆動することができる。また、表示装置１Ｂは、第３発光素子３１ｂまたは第４発光素子３２ｂが点灯不良である場合には、冗長発光素子５を第２冗長発光素子５ｂで構成することによって、点灯不良である第３発光素子３１ｂまたは第４発光素子３２ｂの代わりに、第１冗長発光素子５ａを駆動することができる。したがって、表示装置１Ｂによれば、製造の歩留まりを向上させることができる。また、表示装置１Ｂは、第１冗長発光素子５ａが第１画素回路４１ａと第２画素回路４２ａとに接続され、第２冗長発光素子５ｂが第３画素回路４１ｂと第４画素回路４２ｂとに接続されているため、第１冗長発光素子５ａまたは第２冗長発光素子５ｂを駆動するために、配線の引き回しを変更しなくてよい。その結果、配線の引き回しを変更するためのレーザ加工処理、エッチング処理等によって、画素回路等の駆動回路が不所望に破損したり、汚損したりすることがなく、信頼性を向上させることができる。さらには、表示装置１Ｂによれば、冗長発光素子５の数を減らすことができるため、複数の画素２間の画素ピッチを狭くでき、表示品位（精細性）を向上させることが可能となる。

　表示装置１Ｂは、冗長発光素子５が第１冗長発光素子５ａで構成されている場合、第１切替部１８ａおよび第２切替部１８ｂを備えていてもよい。第１切替部１８ａは、第１画素回路４１ａに接続され、第１画素回路４１ａに対して、第１発光素子３１ａおよび第１冗長発光素子５ａのいずれか一方を駆動させるように構成されていてもよい。第２切替部１８ｂは、第２画素回路４２ａに接続され、第２画素回路４２ａに対して、第２発光素子３２ａおよび第１冗長発光素子５ａのいずれか一方を駆動させるように構成されていてもよい。第１切替部１８ａおよび第２切替部１８ｂの構成は、切替部１８の構成と同様であるため、詳細な説明は省略する。また、第１切替部１８ａの第１画素回路４１ａに対する動作および第２切替部１８ｂの第２画素回路４２ａに対する動作は、切替部１８の画素回路４に対する動作と同様であるため、詳細な説明は省略する。

　表示装置１Ｂは、第１切替部１８ａおよび第２切替部１８ｂを備えることで、ゲート制御信号線Ｃｏｎｔおよび発光制御信号線８から第１切替部１８ａおよび第２切替部１８ｂに伝送される信号のオン（Ｌ）とオフ（Ｈ）とを切り替えるだけで、正規発光素子（第１発光素子３１ａ、第２発光素子３２ａ、第３発光素子３１ｂおよび第４発光素子３２ｂ）の代わりに冗長発光素子５を駆動することができる。したがって、表示装置１Ｂによれば、冗長発光素子５を駆動するために、配線の引き回しを変更する必要がない。このため、配線の引き回しを変更するためのレーザ加工処理、エッチング処理等によって、画素回路等の駆動回路が不所望に破損したり、汚損したりすることがないため、信頼性を向上させることができる。さらには、表示装置の製造における工程数の増大を抑制し、製造効率を向上させることができる。

　表示装置１Ｂは、例えば図１１Ａに示すように、第１画素２１と第２画素２２とが、行方向（図１０，１１Ａにおける左右方向）において、互いに隣接し、冗長発光素子５が第１画素２１と第２画素２２との間に位置する構成であってもよい。表示装置１Ｂは、例えば図１１Ｂに示すように、第１画素２１と第２画素２２とが、列方向（図１０，１１Ｂにおける上下方向）において、互いに隣接し、冗長発光素子５が第１画素２１と第２画素２２との間に位置する構成であってもよい。図１１Ａ，１１Ｂに示す構成によれば、冗長発光素子５を複数の画素２間に効率的に配置することができる。また、正規発光素子（第１発光素子３１ａ、第２発光素子３２ａ、第３発光素子３１ｂ、第４発光素子３２ｂ、第５発光素子３１ｃおよび第６発光素子３２ｃ）を駆動する場合と、正規発光素子の代わりに冗長発光素子５を駆動する場合との間で、表示装置１Ｂが発する画像光の強度分布の変化を低減できる。その結果、視認者の違和感を低減し、表示品位の低下を抑制することができる。

　表示装置１Ｂは、例えば図１１Ｃに示すように、複数の画素２が、第１画素２１、第２画素２２、第３画素２３および第４画素２４を含み、第１画素２１、第２画素２２、第３画素２３および第４画素２４が、冗長発光素子５を共有する構成であってもよい。第３画素２３は、列方向において、第１画素２１に隣接して位置している。第３画素２３は、第１画素２１および第２画素２２の各々と同数の発光素子３３ａ，３３ｂ，３３ｃを含んでいる。第４画素２４は、列方向において、第２画素２２に隣接して位置し、行方向において、第３画素２３に隣接して位置している。第４画素２４は、第１画素２１および第２画素２２の各々と同数の発光素子３４ａ，３４ｂ，３４ｃを含んでいる。第３画素２３および第４画素２４の構成は、第１画素２１および第２画素２２の構成と同様であるため、詳細な説明は省略する。冗長発光素子５は、第１画素２１、第２画素２２、第３画素２３および第４画素２４の画素回路の全てに接続されている。

　図１１Ｃに示す構成によれば、冗長発光素子５を複数の画素２間に効率的に配置することができる。また、正規発光素子（第１発光素子３１ａ、第２発光素子３２ａ、第３発光素子３１ｂ、第４発光素子３２ｂ、第５発光素子３１ｃ、第６発光素子３２ｃおよび発光素子３３ａ，３３ｂ，３３ｃ，３４ａ，３４ｂ，３４ｃ）の数に対する冗長発光素子５の数を格段に減らすことができるため、複数の画素２間の画素ピッチを狭くし、高精細表示が可能となり、表示品位を向上させることが可能となる。冗長発光素子５は、平面視において、第１画素２１の中心と第４画素２４の中心とを結ぶ線分と、第２画素２２の中心と第３画素２３の中心とを結ぶ線分との交点の近傍に位置していてもよい。この場合、正規発光素子を駆動する場合と、正規発光素子の代わりに冗長発光素子５を駆動する場合との間で、表示装置１Ｂが発する画像光の強度分布の変化を低減できる。その結果、視認者の違和感を低減し、表示品位の低下を抑制することができる。

　表示装置１Ｂは、例えば次の製造方法によって製造することができる。先ず、表示装置前駆体を準備する。表示装置前駆体は、基板６の第１面６ａ上に、画素回路４、第１電極パッド１２および冗長電極パッド１３等が形成された絶縁基体１４を配置したものである。次に、各画素２に正規発光素子（第１発光素子３１ａ、第２発光素子３２ａ、第３発光素子３１ｂ、第４発光素子３２ｂ等）を実装した後、正規発光素子が点灯不良であるか否かを検査する。第１発光素子３１ａ、第２発光素子３２ａ、第３発光素子３１ｂおよび第４発光素子３２ｂのいずれかが点灯不良である場合、点灯不良である発光素子と同一の発光色の冗長発光素子５を冗長電極パッド１３に実装することによって、表示装置１Ｂを製造することができる。

　また、各画素２に正規発光素子を実装する際に、すべての冗長電極パッド１３のそれぞれに冗長発光素子５を実装してもよい。

　本開示の表示装置は、冗長発光素子が、各画素に備わっておらず、複数の画素回路に共有される構成である。この構成により、製造の歩留まりを向上させることができるとともに、信頼性を向上させることができる。また、本開示の表示装置によれば、表示品位に優れた表示装置を提供することが可能となる。

　本開示の表示装置は、以下の構成（１）～（１５）の態様で実施可能である。

（１）発光素子および前記発光素子を駆動する画素回路をそれぞれ含む複数の画素と、
　前記発光素子が点灯不良である場合に点灯不良の前記発光素子に代わって点灯する冗長発光素子と、を備え、
　複数の前記発光素子は、第１発光素子および第２発光素子を含み、
　複数の前記画素回路は、第１画素回路および第２画素回路を含み、
　前記複数の画素は、前記第１発光素子および前記第１画素回路を含む第１画素と、前記第１画素に隣接し、前記第２発光素子および前記第２画素回路を含む第２画素と、を含み、
　前記冗長発光素子は、前記第１画素回路および前記第２画素回路に接続されている、表示装置。

（２）前記第１画素回路に接続され、前記第１画素回路に前記第１発光素子および前記冗長発光素子のいずれか一方を駆動させる第１切替部と、
　前記第２画素回路に接続され、前記第２画素回路に前記第２発光素子および前記冗長発光素子のいずれか一方を駆動させる第２切替部と、を備える、上記構成（１）に記載の表示装置。

（３）前記冗長発光素子は、平面視において、前記第１画素と前記第２画素との間に位置している、上記構成（１）または（２）に記載の表示装置。

（４）前記冗長発光素子は、平面視において、前記第１画素と前記第２画素との間の中央位置に位置している、上記構成（３）に記載の表示装置。

（５）前記第１画素回路と前記第１発光素子とを接続する第１接続配線と、前記第１画素回路と前記冗長発光素子とを接続する第１冗長接続配線と、前記第２画素回路と前記第２発光素子とを接続する第２接続配線と、前記第２画素回路と前記冗長発光素子とを接続する第２冗長接続配線と、を備え、
　前記第１冗長接続配線は、前記第１接続配線よりも抵抗が小さく、前記第２冗長接続配線は、前記第２接続配線よりも抵抗が小さい、上記構成（１）～（４）のいずれかに記載の表示装置。

（６）前記第１冗長接続配線の半分以上の長さの部位の幅が、前記第１接続配線の幅よりも大きく、
　前記第２冗長接続配線の半分以上の長さの部位の幅が、前記第２接続配線の幅よりも大きい、上記構成（５）に記載の表示装置。

（７）前記第１冗長接続配線の半分以上の長さの部位の厚みが、前記第１接続配線の厚みよりも厚く、
　前記第２冗長接続配線の半分以上の長さの部位の厚みが、前記第２接続配線の厚みよりも厚い、上記構成（５）または（６）に記載の表示装置。

（８）前記第１冗長接続配線の材料の導電率が前記第１接続配線の導電率よりも高く、
　前記第２冗長接続配線の材料の導電率が前記第２接続配線の導電率よりも高い、上記構成（５）～（７）のいずれかに記載の表示装置。

（９）前記第１冗長接続配線の長さと前記第２冗長接続配線の長さが同じである、上記構成（５）～（８）のいずれかに記載の表示装置。

（１０）前記発光素子が搭載される搭載面を有する基板を備え、
　前記搭載面上に、前記発光素子が接続される第１電極パッドと、前記冗長発光素子が接続される冗長電極パッドとが位置しており、
　平面視において、前記冗長電極パッドのサイズが、前記第１電極パッドのサイズよりも大きい、上記構成（１）～（９）のいずれかに記載の表示装置。

（１１）複数の前記発光素子は、前記第１発光素子と異なる発光色の第３発光素子と、前記第２発光素子と異なる発光色の第４発光素子と、を含み、
　複数の前記画素回路は、第３画素回路および第４画素回路を含み、
　前記第１画素は、前記第１発光素子および前記第１画素回路を含む第１副画素と、前記第３発光素子および前記第３画素回路を含む第３副画素と、から構成されており、
　前記第２画素は、前記第２発光素子および前記第２画素回路を含む第２副画素と、前記第４発光素子および前記第４画素回路を含む第４副画素と、から構成されており、
　前記第１画素回路および前記第２画素回路に接続されている第１冗長発光素子と、前記第３画素回路および前記第４画素回路に接続されている第２冗長発光素子と、を備える、上記構成（１）に記載の表示装置。

（１２）前記第１画素回路に接続され、前記第１画素回路に前記第１発光素子および前記第１冗長発光素子のいずれか一方を駆動させる第１切替部と、
　前記第２画素回路に接続され、前記第２画素回路に前記第２発光素子および前記第１冗長発光素子のいずれか一方を駆動させる第２切替部と、
　前記第３画素回路に接続され、前記第３画素回路に前記第３発光素子および前記第２冗長発光素子のいずれか一方を駆動させる第３切替部と、
　前記第４画素回路に接続され、前記第４画素回路に前記第４発光素子および前記第２冗長発光素子のいずれか一方を駆動させる第４切替部と、を備える、上記構成（１１）に記載の表示装置。

（１３）複数の前記発光素子は、前記第１発光素子と異なる発光色の第３発光素子と、前記第２発光素子と異なる発光色の第４発光素子と、を含み、
　複数の前記画素回路は、第３画素回路および第４画素回路を含み、
　前記第１画素は、前記第１発光素子および前記第１画素回路を含む第１副画素と、前記第３発光素子および前記第３画素回路を含む第３副画素と、から構成されており、
　前記第２画素は、前記第２発光素子および前記第２画素回路を含む第２副画素と、前記第４発光素子および前記第４画素回路を含む第４副画素と、から構成されており、
　前記第１画素回路および前記第２画素回路に接続されている第１冗長発光素子と、前記第３画素回路および前記第４画素回路に接続されている第２冗長発光素子と、のいずれか一方を備える、上記構成（１）に記載の表示装置。

（１４）前記第１冗長発光素子を備え、
　前記第１画素回路に接続され、前記第１画素回路に前記第１発光素子および前記第１冗長発光素子のいずれか一方を駆動させる第１切替部と、前記第２画素回路に接続され、前記第２画素回路に前記第２発光素子および前記第１冗長発光素子のいずれか一方を駆動させる第２切替部と、を備える、上記構成（１３）に記載の表示装置。

（１５）前記第２冗長発光素子を備え、
　前記第３画素回路に接続され、前記第３画素回路に前記第３発光素子および前記第２冗長発光素子のいずれか一方を駆動させる第３切替部と、前記第４画素回路に接続され、前記第４画素回路に前記第４発光素子および前記第２冗長発光素子のいずれか一方を駆動させる第４切替部と、を備える、上記構成（１３）に記載の表示装置。

　本開示の表示装置は、各種の電子機器に適用できる。その電子機器としては、自動車経路誘導システム（カーナビゲーションシステム）、船舶経路誘導システム、航空機経路誘導システム、自動車等の乗り物の計器用インジケータ、インスツルメントパネル、スマートフォン端末、携帯電話、タブレット端末、パーソナルデジタルアシスタント（ＰＤＡ）、ビデオカメラ、デジタルスチルカメラ、電子手帳、電子書籍、電子辞書、パーソナルコンピュータ、複写機、ゲーム機器の端末装置、テレビジョン、商品表示タグ、価格表示タグ、産業用のプログラマブル表示装置、カーオーディオ、デジタルオーディオプレイヤー、ファクシミリ、プリンタ、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療用表示装置、デジタル表示式腕時計、スマートウォッチ、駅および空港等に設置される案内表示装置、広告宣伝用のサイネージ（デジタルサイネージ）等がある。

　１，１Ａ，１Ａａ，１Ｂ　表示装置
　２　　　画素
　２１　　第１画素
　２１ａ　第１副画素
　２１ｂ　第３副画素
　２１ｃ　第５副画素
　２２　　第２画素
　２２ａ　第２副画素
　２２ｂ　第４副画素
　２２ｃ　第６副画素
　２３　　第３画素
　２４　　第４画素
　３　　　発光素子
　３１　　第１発光素子
　３１ａ　第１発光素子
　３１ｂ　第３発光素子
　３１ｃ　第５発光素子
　３２　　第２発光素子
　３２ａ　第２発光素子
　３２ｂ　第４発光素子
　３２ｃ　第６発光素子
　３３ａ，３３ｂ，３３ｃ　発光素子
　３４ａ，３４ｂ，３４ｃ　発光素子
　４　　　画素回路
　４１，４１ａ　第１画素回路
　４１ｂ　第３画素回路
　４１ｃ　第５画素回路
　４２，４２ａ　第２画素回路
　４２ｂ　第４画素回路
　４２ｃ　第６画素回路
　５　　　冗長発光素子
　５ａ　　第１冗長発光素子
　５ｂ　　第２冗長発光素子
　５ｃ　　第３冗長発光素子
　６　　　基板
　６ａ　　第１面（搭載面）
　６ｂ　　第２面
　６ｃ　　第３面
　７　　　走査信号線
　８　　　発光制御信号線
　９　　　側面配線
　１０　　裏面配線
　１１　　駆動素子
　１２　　第１電極パッド
　１２ｐ　第１アノード電極パッド
　１２ｎ　第１カソード電極パッド
　１３　　冗長電極パッド
　１３ｐ　冗長アノード電極パッド
　１３ｎ　冗長カソード電極パッド
　１４　　絶縁基体
　１４ａ　前面
　１４ｂ　背面
　１４１，１４２，１４３　絶縁層
　１５ａ　第１接続配線
　１５ｂ　第２接続配線
　１６ａ　第１冗長接続配線
　１６ａ１　拡幅部
　１６ａ２　増厚部
　１６ｂ　第２冗長接続配線
　１６ｂ１　拡幅部
　１６ｂ２　増厚部
　１８　　切替部
　１８Ａ　切替部（第１画素切替部）
　１８Ｂ　切替部（第２画素切替部）
　１８ａ　第１切替部
　１８ｂ　第２切替部
　１８ｃ　第３切替部
　１８ｄ　第４切替部
　１８ｅ　第５切替部
　１８ｆ　第６切替部
　１８１　スタティックメモリ回路
　１８１ａ　第１インバータ
　１８１ｂ　第２インバータ
　１８２　薄膜トランジスタ（ｐチャネル型ＴＦＴ）
　１８３　薄膜トランジスタ（ｐチャネル型ＴＦＴ，第１スイッチ）
　１８４　薄膜トランジスタ（ｐチャネル型ＴＦＴ，第２スイッチ）
　１８５　インバータ
　１８６　第３スイッチ
　１８７　第４スイッチ
　６０，６１，６２　薄膜トランジスタ（ｐチャネル型ＴＦＴ）
　６３　　容量素子

Claims

　発光素子および前記発光素子を駆動する画素回路をそれぞれ含む複数の画素と、
　前記発光素子が点灯不良である場合に点灯不良の前記発光素子に代わって点灯する冗長発光素子と、を備え、
　複数の前記発光素子は、第１発光素子および第２発光素子を含み、
　複数の前記画素回路は、第１画素回路および第２画素回路を含み、
　前記複数の画素は、前記第１発光素子および前記第１画素回路を含む第１画素と、前記第１画素に隣接し、前記第２発光素子および前記第２画素回路を含む第２画素と、を含み、
　前記冗長発光素子は、前記第１画素回路および前記第２画素回路に接続されている、表示装置。
　前記第１画素回路に接続され、前記第１画素回路に前記第１発光素子および前記冗長発光素子のいずれか一方を駆動させる第１切替部と、
　前記第２画素回路に接続され、前記第２画素回路に前記第２発光素子および前記冗長発光素子のいずれか一方を駆動させる第２切替部と、を備える、請求項１に記載の表示装置。
　前記冗長発光素子は、平面視において、前記第１画素と前記第２画素との間に位置している、請求項１または２に記載の表示装置。
　前記冗長発光素子は、平面視において、前記第１画素と前記第２画素との間の中央位置に位置している、請求項３に記載の表示装置。
　前記第１画素回路と前記第１発光素子とを接続する第１接続配線と、前記第１画素回路と前記冗長発光素子とを接続する第１冗長接続配線と、前記第２画素回路と前記第２発光素子とを接続する第２接続配線と、前記第２画素回路と前記冗長発光素子とを接続する第２冗長接続配線と、を備え、
　前記第１冗長接続配線は、前記第１接続配線よりも抵抗が小さく、前記第２冗長接続配線は、前記第２接続配線よりも抵抗が小さい、請求項１～４のいずれか１項に記載の表示装置。
　前記第１冗長接続配線の半分以上の長さの部位の幅が、前記第１接続配線の幅よりも大きく、
　前記第２冗長接続配線の半分以上の長さの部位の幅が、前記第２接続配線の幅よりも大きい、請求項５に記載の表示装置。
　前記第１冗長接続配線の半分以上の長さの部位の厚みが、前記第１接続配線の厚みよりも厚く、
　前記第２冗長接続配線の半分以上の長さの部位の厚みが、前記第２接続配線の厚みよりも厚い、請求項５または６に記載の表示装置。
　前記第１冗長接続配線の材料の導電率が前記第１接続配線の導電率よりも高く、
　前記第２冗長接続配線の材料の導電率が前記第２接続配線の導電率よりも高い、請求項５～７のいずれか１項に記載の表示装置。
　前記第１冗長接続配線の長さと前記第２冗長接続配線の長さが同じである、請求項５～８のいずれか１項に記載の表示装置。
　前記発光素子が搭載される搭載面を有する基板を備え、
　前記搭載面上に、前記発光素子が接続される第１電極パッドと、前記冗長発光素子が接続される冗長電極パッドとが位置しており、
　平面視において、前記冗長電極パッドのサイズが、前記第１電極パッドのサイズよりも大きい、請求項１～９のいずれか１項に記載の表示装置。
　複数の前記発光素子は、前記第１発光素子と異なる発光色の第３発光素子と、前記第２発光素子と異なる発光色の第４発光素子と、を含み、
　複数の前記画素回路は、第３画素回路および第４画素回路を含み、
　前記第１画素は、前記第１発光素子および前記第１画素回路を含む第１副画素と、前記第３発光素子および前記第３画素回路を含む第３副画素と、から構成されており、
　前記第２画素は、前記第２発光素子および前記第２画素回路を含む第２副画素と、前記第４発光素子および前記第４画素回路を含む第４副画素と、から構成されており、
　前記第１画素回路および前記第２画素回路に接続されている第１冗長発光素子と、前記第３画素回路および前記第４画素回路に接続されている第２冗長発光素子と、を備える、
請求項１に記載の表示装置。
　前記第１画素回路に接続され、前記第１画素回路に前記第１発光素子および前記第１冗長発光素子のいずれか一方を駆動させる第１切替部と、
　前記第２画素回路に接続され、前記第２画素回路に前記第２発光素子および前記第１冗長発光素子のいずれか一方を駆動させる第２切替部と、
　前記第３画素回路に接続され、前記第３画素回路に前記第３発光素子および前記第２冗長発光素子のいずれか一方を駆動させる第３切替部と、
　前記第４画素回路に接続され、前記第４画素回路に前記第４発光素子および前記第２冗長発光素子のいずれか一方を駆動させる第４切替部と、を備える、請求項１１に記載の表示装置。
　複数の前記発光素子は、前記第１発光素子と異なる発光色の第３発光素子と、前記第２発光素子と異なる発光色の第４発光素子と、を含み、
　複数の前記画素回路は、第３画素回路および第４画素回路を含み、
　前記第１画素は、前記第１発光素子および前記第１画素回路を含む第１副画素と、前記第３発光素子および前記第３画素回路を含む第３副画素と、から構成されており、
　前記第２画素は、前記第２発光素子および前記第２画素回路を含む第２副画素と、前記第４発光素子および前記第４画素回路を含む第４副画素と、から構成されており、
　前記第１画素回路および前記第２画素回路に接続されている第１冗長発光素子と、前記第３画素回路および前記第４画素回路に接続されている第２冗長発光素子と、のいずれか一方を備える、請求項１に記載の表示装置。
　前記第１冗長発光素子を備え、
　前記第１画素回路に接続され、前記第１画素回路に前記第１発光素子および前記第１冗長発光素子のいずれか一方を駆動させる第１切替部と、前記第２画素回路に接続され、前記第２画素回路に前記第２発光素子および前記第１冗長発光素子のいずれか一方を駆動させる第２切替部と、を備える、請求項１３に記載の表示装置。
　前記第２冗長発光素子を備え、
　前記第３画素回路に接続され、前記第３画素回路に前記第３発光素子および前記第２冗長発光素子のいずれか一方を駆動させる第３切替部と、前記第４画素回路に接続され、前記第４画素回路に前記第４発光素子および前記第２冗長発光素子のいずれか一方を駆動させる第４切替部と、を備える、請求項１３に記載の表示装置。