WO2023008243A1 - 画素構造体および表示装置 - Google Patents

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WO2023008243A1
WO2023008243A1 PCT/JP2022/027935 JP2022027935W WO2023008243A1 WO 2023008243 A1 WO2023008243 A1 WO 2023008243A1 JP 2022027935 W JP2022027935 W JP 2022027935W WO 2023008243 A1 WO2023008243 A1 WO 2023008243A1
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WO
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power supply
pixel structure
supply voltage
supply unit
light emitting
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PCT/JP2022/027935
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English (en)
French (fr)
Inventor
洋平 佐藤
Original Assignee
京セラ株式会社
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present disclosure relates to a pixel structure and a display device including the pixel structure.
  • Patent Document 1 Conventionally, for example, a display device described in Patent Document 1 is known.
  • a pixel structure of the present disclosure includes an insulating substrate having a first surface and a second surface opposite to the first surface; a power supply portion connected to an external power supply; a connection conductor layer provided on the insulating substrate for connecting the source electrode to the power supply portion; a light-emitting element electrically connected to an electrode, wherein the connection conductor layer has an enclosing portion positioned on the second surface and surrounding the light-emitting element in plan view.
  • a pixel structure of the present disclosure includes an insulating substrate having a first surface and a second surface opposite to the first surface; a drive transistor having a drain electrode, a power supply section connected to an external power supply, a connection conductor layer provided on the insulating base and connecting the source electrode to the power supply section, located on the second surface, a light-emitting element electrically connected to the drain electrode, wherein the connection conductor layer has a planar portion located on the second surface.
  • the pixel structure of the present disclosure includes an insulating substrate having a first surface and a second surface opposite to the first surface, the second surface being provided with a recess, and an interior of the insulating substrate.
  • a drive transistor located on the first surface and having a source electrode and a drain electrode, a power supply unit connected to an external power supply, and a connection provided on the insulating base for connecting the source electrode to the power supply unit and a light-emitting element located in the recess and electrically connected to the drain electrode, wherein the connection conductor layer surrounds the light-emitting element located on the second surface in plan view. It has at least one of an enveloping portion and a planar portion.
  • a display device of the present disclosure includes the above-described pixel structure and a substrate provided with the pixel structure on one main surface side, and the substrate is provided on the other main surface opposite to the one main surface.
  • a driver for driving the light emitting element is provided on the side.
  • FIG. 2 is a plan view showing a pixel structure according to an embodiment of the present disclosure
  • FIG. FIG. 2 is a cross-sectional view taken along a cutting plane line A1-A2 in FIG. 1
  • 1 is a circuit diagram of a pixel structure according to an embodiment of the present disclosure
  • FIG. 1 is a circuit diagram of a pixel structure according to an embodiment of the present disclosure
  • FIG. 4 is a plan view showing a pixel structure according to another embodiment of the present disclosure
  • FIG. 4 is a plan view showing a pixel structure according to another embodiment of the present disclosure
  • FIG. 1 is a circuit diagram of a pixel structure according to an embodiment of the present disclosure
  • FIG. 4 is a plan view showing a pixel structure according to another embodiment of the present disclosure
  • FIG. 4 is a plan view showing a pixel structure according to another embodiment of the present disclosure
  • FIG. 4 is a cross-sectional view showing a pixel structure according to another embodiment of the present disclosure
  • FIG. 10 is a plan view showing a pixel structure according to still another embodiment of the present disclosure
  • FIG. 8 is a cross-sectional view taken along a cutting plane line B1-B2 in FIG. 7
  • 1 is a cross-sectional view showing a display device according to an embodiment of the present disclosure
  • the display device described in Patent Document 1 includes a substrate, an insulating layer positioned on the substrate, a drive transistor between the substrate and the insulating layer, and a light emitting element positioned on the insulating layer. . Also, a large number of pixel portions including light emitting elements and driving transistors are arranged in a matrix on the substrate.
  • the drive transistor has its source electrode connected to a power supply voltage terminal provided on the substrate via an internal wiring inside the insulating layer.
  • the internal wiring is arranged inside an insulating layer provided with various wirings of the display device, various via conductors, and the like.
  • the power supply voltage supplied to the source electrode of the drive transistor tends to drop as the distance from the power supply voltage terminal increases in the planar direction of the display surface.
  • color unevenness, brightness unevenness, and the like may occur in the displayed image, and the display quality of the display device may be degraded.
  • FIG. 1 shows main constituent members and the like of a pixel structure and a display device according to an embodiment of the present disclosure.
  • the pixel structure and the display device according to the embodiments of the present disclosure may have well-known configurations such as circuit boards, wiring conductors, control ICs, and LSIs (not shown).
  • Each figure referred to below is schematic, and the positions, dimensional ratios, and the like of the constituent members of the pixel structure and the display device are not necessarily illustrated accurately.
  • FIG. 1 is a plan view showing a pixel structure according to an embodiment of the present disclosure
  • FIG. 2 is a cross-sectional view cut along the cutting plane line A1-A2 in FIG. 1
  • FIGS. 2 is a circuit diagram of a pixel structure according to an embodiment of FIG.
  • FIGS. 3 and 4 show the case where the drive transistor is an n-channel thin film transistor (TFT) and the case where the drive transistor is a p-channel TFT, respectively.
  • TFT thin film transistor
  • the pixel structure 1 of this embodiment includes an insulating substrate 2 , a driving transistor 3 , a power terminal 4 , a connecting conductor layer 5 and a light emitting element 6 .
  • the insulating substrate 2 has a first surface (one main surface) 2a and a second surface (the other main surface) 2b opposite to the first surface 2a.
  • the insulating substrate 2 may have, for example, a rectangular plate shape including a triangular plate shape, a square plate shape, and a rectangular plate shape, a trapezoidal plate shape, a hexagonal plate shape, a disk shape, an elliptical plate shape, and other shapes. It may be in shape.
  • the insulating substrate 2 may have a single-layer structure consisting of a single insulating layer, or may have a laminated structure consisting of a plurality of laminated insulating layers. That is, the insulating substrate 2 may be an insulating layer laminate.
  • the insulating substrate 2 has a laminated structure in which a plurality of insulating layers 21, 22 and 23 are laminated as shown in FIG. 2, for example.
  • the insulating layers 21, 22, and 23 may be composed of inorganic insulating layers such as silicon oxide (SiO 2 ) and silicon nitride (Si 3 N 4 ), or organic insulating layers such as acrylic resin, polyimide resin, and polycarbonate resin. good.
  • the insulating layers 21 and 22 on the lower side of the insulating substrate 2 (substrate 7 side) may be inorganic insulating layers, and the insulating layer 23 on the upper side of the insulating substrate 2 is thicker than the insulating layers 21 and 22. It may be an organic insulating layer as a planarization layer.
  • the insulating layers 21, 22, and 23 may have the same composition, dimensions (thickness), etc., or may differ from each other.
  • the insulating substrate 2 has internal wirings 24a, 24b, and 24c.
  • the internal wirings 24a, 24b, 24c serve to electrically connect the driving transistor 3, the power supply terminal 4, the connecting conductor layer 5, the light emitting element 6, and the like.
  • the internal wirings 24a, 24b, 24c may be positioned between the adjacent insulating layers 21, 22, 23 as shown in FIG. 2, for example.
  • the internal wirings 24a, 24b, 24c may be composed of, for example, Mo/Al/Mo, MoNd/AlNd/MoNd, or the like.
  • Mo/Al/Mo indicates a laminated structure in which an Al layer is laminated on a Mo layer and a Mo layer is laminated on the Al layer. The same applies to others.
  • the insulating substrate 2 has anode electrode wiring 25 and cathode electrode wiring 26 .
  • the anode electrode wiring 25 electrically connects the internal wiring 24 c and the anode terminal 61 of the light emitting element 6 .
  • the cathode electrode wiring 26 electrically connects the internal wiring 24 b and the cathode terminal 62 of the light emitting element 6 .
  • the anode electrode wiring 25 and the cathode electrode wiring 26 may be located on the second surface 2b, or may be located between adjacent insulating layers 21, 22, 23.
  • the anode electrode wiring 25 may be directly connected to the anode terminal, or may be connected to the anode terminal via the transparent conductive layer 25a.
  • the cathode electrode wiring 26 may be directly connected to the cathode terminal, or may be connected to the cathode terminal via the transparent conductive layer 26a.
  • FIG. 2 shows an example in which the anode electrode wiring 25 is connected to the anode terminal 61 via the transparent conductive layer 25a, and the cathode electrode wiring 26 is connected to the cathode terminal 62 via the transparent conductive layer 26a.
  • the transparent conductive layers 25a and 26a may be made of a transparent conductor such as indium tin oxide (ITO) or indium zinc oxide (IZO).
  • the pixel structure 1 may be located on the substrate 7, as shown in FIG. 2, for example.
  • the substrate 7 has a third surface (one principal surface) 7a, a fourth surface (the other principal surface) 7b opposite to the third surface 7a, and a fifth surface ( side) 7c (shown in FIG. 9).
  • the pixel structure 1 may be positioned on the substrate 7 such that the first surface 2a of the insulating base 2 faces the third surface 7a of the substrate 7 .
  • the substrate 7 may be made of, for example, a glass material, a ceramic material, or a resin material.
  • Glass materials used for the substrate 7 include, for example, borosilicate glass, crystallized glass, and quartz. Ceramic materials used for the substrate 7 include, for example, alumina (Al 2 O 3 ), zirconia (ZrO 2 ), silicon nitride (Si 3 N 4 ), silicon carbide (SiC), and aluminum nitride (AlN).
  • Examples of the resin material used for the substrate 7 include epoxy resin, polyimide resin, polyamide resin, acrylic resin, polycarbonate resin, and the like.
  • the substrate 7 may be made of, for example, a metal material, an alloy material, a semiconductor material, or the like.
  • Metal materials used for the substrate 7 include, for example, aluminum (Al), magnesium (Mg) (in particular, high-purity magnesium with a purity of 99.95% or more), zinc (Zn), tin (Sn), and copper (Cu). , chromium (Cr), nickel (Ni), and the like. Alloy materials used for the substrate 7 include duralumin (Al--Cu alloy, Al--Cu---Mg alloy, Al--Zn--Mg--Cu alloy) which is an aluminum alloy containing aluminum as a main component, and magnesium as a main component.
  • Magnesium alloy Mg--Al alloy, Mg--Zn alloy, Mg--Al--Zn alloy
  • titanium boride stainless steel
  • Cu--Zn alloy and the like.
  • Semiconductor materials used for the substrate 7 include silicon (Si), germanium (Ge), gallium arsenide (GaAs), and the like.
  • an insulating layer (not shown) may be arranged.
  • the driving transistor 3 is positioned inside the insulating base 2 or on the first surface 2 a of the insulating base 2 .
  • the drive transistor 3 controls the light emission operation (light emission, non-light emission, and light emission intensity) of the light emitting element 6 .
  • the drive transistor 3 may be a thin film transistor such as a thin film transistor (TFT).
  • the drive transistor 3 may have a semiconductor film (also called a channel) made of, for example, amorphous silicon (a-Si), low-temperature polysilicon (LTPS), or the like.
  • the drive transistor 3 may be configured to have three terminals of a gate electrode 31 , a source electrode 32 and a drain electrode 33 . The drive transistor 3 switches between conduction (ON) and non-conduction (OFF) between the source electrode 32 and the drain electrode 33 according to the voltage applied to the gate electrode 31 .
  • the driving transistor 3 is a TFT having a semiconductor film (channel) and a gate electrode 31, a source electrode 32 and a drain electrode 33 will be described below.
  • the drive transistor 3 may be an n-channel TFT or a p-channel TFT.
  • a power supply terminal 4 as a power supply unit is connected to an external power supply (not shown), and a power supply voltage is applied to the power supply terminal 4 .
  • the power terminal 4 may be positioned inside the insulating base 2 or on the second surface 2 b of the insulating base 2 , or may be positioned on the third surface 7 a of the substrate 7 .
  • the power terminal 4 may be positioned on the peripheral edge of the second surface 2b or may be positioned on the peripheral edge of the third surface 7a.
  • a plurality of power supply terminals 4 may be provided.
  • the power terminal 4 has one or more first power terminals (also referred to as a first power supply section) 41 and one or more second power terminals (also referred to as a second power supply section) 42 .
  • a first power supply voltage VDD is applied to the first power supply terminal 41
  • a second power supply voltage VSS lower than the first power supply voltage VDD is applied to the second power supply terminal 42 .
  • the first power supply voltage VDD and the second power supply voltage VSS are determined in advance according to the type of the light emitting element 6 and the like.
  • the power supply terminal 4 may be made of, for example, Al, Al/Ti, Ti/Al/Ti, Mo, Mo/Al/Mo, MoNd/AlNd/MoNd, Cu, Cr, Ni, Ag, or the like.
  • the power supply part does not have to be shaped like an island like the power supply terminal 4, it may be the end of a wiring, or the end of a penetrating conductor such as a through hole.
  • connection conductor layer 5 connects the source electrode 32 of the drive transistor 3 and the power supply terminal 4 .
  • the connection conductor layer 5 has a role of supplying a power supply voltage to the source electrode 32 of the drive transistor 3 .
  • the connection conductor layer 5 may be located on the second surface 2b, or may be located between adjacent insulating layers 21, 22, 23. As shown in FIG. A part of the connection conductor layer 5 may be located on the second surface 2b, and the other part may be located between the adjacent insulating layers 21, 22, 23.
  • the connection conductor layer 5 may be composed of, for example, Mo/Al/Mo, MoNd/AlNd/MoNd, or the like.
  • the connection conductor layer 5 may be made of a transparent conductor such as ITO or IZO.
  • connection conductor layer 5 When the connection conductor layer 5 has a portion (surface upper portion) located on the second surface 2b and an interlayer portion located between the adjacent insulating layers 21, 22, and 23, the area of the upper surface is the interlayer portion. It may be a configuration larger than the area of the portion. In this case, it becomes easy to form the driving circuit portion of the light emitting element 6 in the interlayer portion of the insulating substrate 2, and the volume of the insulating substrate 2 can be reduced.
  • the connection conductor layer 5 may be configured to be located only on the second surface 2b. In this case, it becomes easier to form the driving circuit portion of the light emitting element 6 in the interlayer portion of the insulating substrate 2, and the volume and thickness of the insulating substrate 2 can be reduced.
  • the signal path of the drive circuit is shortened and the connectivity of the internal wiring is improved. Therefore, the operating speed and operating reliability of the drive circuit are improved.
  • the light emitting element 6 is positioned on the second surface 2b of the insulating substrate 2.
  • the light emitting element 6 may be a light emitting element such as a light emitting diode (LED) element or a semiconductor laser (Laser Diode: LD) element. In this embodiment, an LED element is used as the light emitting element 6 .
  • the light emitting element 6 may be a Micro Light Emitting Diode ( ⁇ LED) element.
  • the light emitting element 6 has a rectangular shape with a side length of about 1 ⁇ m to about 100 ⁇ m or about 5 ⁇ m to about 20 ⁇ m when viewed from the direction perpendicular to the light emitting surface 6a. good too.
  • the first power supply voltage VDD may be, for example, approximately 10V to 15V
  • the second power supply voltage VSS may be, for example, approximately 0V to 3V.
  • the light-emitting element 6 is a two-terminal element having an anode terminal 61 and a cathode terminal 62 .
  • the anode terminal 61 and the cathode terminal 62 are electrically connected to the anode electrode wiring 25 and the cathode electrode wiring 26, for example, as shown in FIG.
  • the pixel structure 1 may include a plurality of light emitting elements 6 and a plurality of driving transistors 3 for driving the plurality of light emitting elements 6 respectively.
  • the plurality of light emitting elements 6 may be positioned on the second surface 2b and arranged in a matrix.
  • the pixel structure 1 may be described as having a plurality of pixels each including a light emitting element 6 and a driving transistor 3 for driving the light emitting element 6, without any particular mention.
  • Each pixel of the pixel structure 1 may have, for example, the circuit configuration shown in FIG. 3 when the drive transistor 3 is an n-channel TFT.
  • FIG. 3 shows a circuit diagram of each pixel of the pixel structure 1.
  • Each pixel includes a driving transistor 3, a light emitting element 6 and a capacitive element C, as shown in FIG. 3, for example.
  • a source electrode 32 of the drive transistor 3 is connected to a second power supply terminal 42 (shown in FIG. 1) to which a second power supply voltage VSS is applied.
  • the capacitive element C has a role of holding the level (voltage) of the light emission control signal written from the light emission control signal line (not shown) to the pixel node Vg.
  • Each pixel may have a TFT as a switching element for controlling writing of the level (voltage) of the light emission control signal to the pixel node Vg.
  • the driving transistor 3 current-drives the light emitting element 6 based on the potential difference between the first power supply voltage VDD and the second power supply voltage VSS according to the level (voltage) of the light emission control signal. Therefore, when the second power supply voltage VSS supplied from the power supply terminal 4 to the source electrode 32 fluctuates, color unevenness, luminance unevenness, and the like are likely to occur in the displayed image.
  • Each pixel of the pixel structure 1 may have, for example, the circuit configuration shown in FIG. 4 when the driving transistor 3 is a p-channel TFT.
  • a source electrode 32 of the drive transistor 3 is connected to a first power supply terminal 41 (shown in FIG. 1) to which a first power supply voltage VDD is applied.
  • Driving the light emitting element 6 by the driving transistor 3 is the same as when the driving transistor 3 is an n-channel TFT.
  • the driving transistor 3 is a p-channel TFT, fluctuations in the first power supply voltage VDD supplied from the power supply terminal 4 to the source electrode 32 easily cause color unevenness, luminance unevenness, and the like in the displayed image.
  • the connection conductor layer 5 connecting the source electrode 32 of the drive transistor 3 and the power supply terminal 4 has the surrounding portion 51 located on the second surface 2b of the insulating substrate 2.
  • the surrounding portion 51 surrounds the light emitting element 6 in plan view. Since the connection conductor layer 5 has the surrounding portion 51, the area in plan view is increased, and the cross-sectional area is accordingly increased, so that the electrical resistance between the power supply terminal 4 and the source electrode 32 is reduced. Accordingly, the pixel structure 1 can suppress a drop in the power supply voltage supplied from the power supply terminal 4 to the source electrode 32 in the in-plane direction of the second surface 2b as the distance from the power supply terminal 4 increases. Therefore, according to the pixel structure 1, it is possible to suppress color unevenness, brightness unevenness, and the like of a displayed image.
  • the driving transistor 3 is an n-channel TFT
  • the power supply voltage of the driving section that drives the pixel structure 1 can be made lower than the first power supply voltage VDD of the light emitting element 6, so that the area of the driving section can be reduced. and low power consumption.
  • the surrounding portion 51 is a mesh-shaped conductor layer, and is composed of a belt-shaped conductor layer that individually surrounds the plurality of light emitting elements 6. good too.
  • the surrounding portion 51 may collectively surround a predetermined number of light emitting elements 6 (for example, three light emitting elements 6).
  • the predetermined number of light-emitting elements 6 may be, for example, a light-emitting element that emits red light, a light-emitting element that emits green light, and a light-emitting element that emits blue light. That is, as shown in FIG.
  • a plurality of light emitting elements 6 and a plurality of surrounding portions 51 surrounding the plurality of light emitting elements 6 may be provided, and the plurality of surrounding portions 51 may be connected.
  • the connection conductor layer 5 since the area of the connection conductor layer 5 is further increased, the drop in the power supply voltage supplied to the source electrode 32 of the drive transistor 3 can be further suppressed.
  • the width W51 of the surrounding portion 51 may be about 20% to 50% of the interval S between the adjacent light emitting elements 6 in plan view. In this case, since the electrical resistance between the power supply terminal 4 and the source electrode 32 can be effectively reduced, the drop in the power supply voltage supplied from the power supply terminal 4 to the source electrode 32 can be effectively suppressed. In addition, in the manufacturing process of the pixel structure 1, it is possible to suppress short-circuiting between the surrounding portion 51 and the anode terminal 61 or the cathode terminal 62. FIG. Note that when the interval between the adjacent light emitting elements 6 is different in the horizontal direction (horizontal direction in FIG. 1) and the vertical direction (vertical direction in FIG. 1) of the pixel structure 1, the interval S is the horizontal interval and the vertical interval. It may be the smaller of the directional intervals. Alternatively, the width W51 of the surrounding portion 51 may be set separately for the horizontal direction and the vertical direction of the pixel structure 1 .
  • the planar shape of the portion of the second surface 2b surrounded by the surrounding portion 51 may be a rectangular shape such as a square or a rectangular shape, or may be a circular shape, an elliptical shape, or the like. good too. Further, the planar view shape of the surrounding portion may be similar to the planar view shape of the light emitting element 6 . In this case, there is no place where the enclosing part 51 and the anode terminal 61 or the cathode terminal 62 are locally close to each other, and short-circuiting between the enclosing part 51 and the anode terminal 61 or the cathode terminal 62 can be further suppressed.
  • the area (total area) of the connection conductor layer 5 may be about 20% to 60% of the area of the second surface 2b in plan view. In this case, since the electrical resistance between the power supply terminal 4 and the source electrode 32 can be effectively reduced, the drop in the power supply voltage supplied from the power supply terminal 4 to the source electrode 32 can be effectively suppressed.
  • the pixel structure 1 may have a configuration in which the total area of the plurality of surrounding portions 51 is larger than the total area of the plurality of surrounding portions 51a in which the light emitting elements 6 are respectively located.
  • the total area of the plurality of surrounding portions 51 may be more than 1 time and about 3 times or less than the total area of the plurality of surrounding portions 51a, but is not limited to this range.
  • the plan view shape of the enclosed portion 51a is circular, the area of the enclosed portion 51a can be easily minimized, which has the advantage of facilitating adoption of the above configuration.
  • the pixel structure 1 may have the following configuration.
  • the connection conductor layer 5 has a through hole 51h in which the light emitting element 6 is positioned, which is formed in the planar conductor portion 51e located on the second surface 2b.
  • the area of the surrounding portion 51 which is a portion excluding 51h, may be larger than the opening area of the through hole 51h. In this configuration, since the area of the connection conductor layer 5 is further increased, the drop in the power supply voltage supplied to the source electrode 32 of the drive transistor 3 can be further suppressed.
  • the power terminal 4 may have a plurality of first power terminals 41 and a plurality of second power terminals 42 .
  • the plurality of first power terminals 41 and the plurality of second power terminals 42 may be dispersedly positioned on the peripheral edge of the second surface 2b or the peripheral edge of the third surface 7a. In this case, since the power terminal 4 is close to the connection conductor layer 5, a drop in the power voltage supplied from the power terminal 4 to the source electrode 32 can be effectively suppressed.
  • connection conductor layer 5 and the light emitting element 6 may be positioned at the same height.
  • “height” refers to the position in the thickness direction of the insulating base 2 .
  • the height of the connection conductor layer 5 may be the height of the insulating layer surface on which the surrounding portion 51 is formed.
  • the height of the light emitting element 6 may be the height of the insulating layer surface on which the anode electrode wiring 25 and the cathode electrode wiring 26 are formed.
  • connection conductor layer 5 since there is no height difference between the connection conductor layer 5 and the anode electrode wiring 25 and the cathode electrode wiring 26 , the connection conductor layer 5 does not obstruct the light emitted from the light emitting element 6 . You can prevent it from happening.
  • FIG. 5A and 5B are plan views showing pixel structures according to other embodiments of the present disclosure
  • FIG. 6 is a cross-sectional view showing pixel structures according to other embodiments of the present disclosure.
  • 5A and 5B correspond to the plan view shown in FIG. 1
  • the sectional view of FIG. 6 corresponds to the sectional view shown in FIG.
  • the pixel structure 1A of the present embodiment differs from the pixel structure 1 of the above-described embodiment in the configurations of the connection conductor layer 5 and the light emitting element 6, and the other configurations are the same.
  • the same reference numerals as those of the pixel structure 1 are given to the parts of the configuration, and detailed description thereof will be omitted.
  • connection conductor layer 5 connecting the source electrode 32 of the drive transistor 3 and the power supply terminal 4 is located on the second surface 2b. contains.
  • the planar portion 52 may be positioned at the same height as the light emitting element 6 or may be positioned at a height different from that of the light emitting element 6 .
  • the height of the planar portion 52 may be the height of the insulating layer surface on which the planar portion 52 is formed.
  • the planar portion 52 may have a portion of a mesh-like conductor layer, for example, as shown in FIG. 5B.
  • the portion of the mesh-shaped conductor layer may be composed of a belt-shaped conductor layer that individually surrounds the plurality of light-emitting elements 6 . That is, the portion of the mesh-shaped conductor layer may have the same configuration as the surrounding portion 51 .
  • the belt-shaped conductor layer at the portion of the mesh-shaped conductor layer may have a width W52 of approximately 60% to 80% of the interval S between the adjacent light-emitting elements 6 .
  • connection conductor layer 5 since the electrical resistance of the connection conductor layer 5 can be reduced, the drop in the power supply voltage supplied from the power supply terminal 4 to the source electrode 32 in the in-plane direction of the second surface 2b can be suppressed. As a result, it is possible to suppress color unevenness, brightness unevenness, and the like of the displayed image.
  • the planar portion 52 may have an area that is half or more of the area of the second surface 2b. In this configuration, since the area of the connection conductor layer 5 is further increased, the drop in the power supply voltage supplied to the source electrode 32 of the drive transistor 3 can be further suppressed.
  • the area of the planar portion 52 may be approximately 50% or more and 90% or less of the area of the second surface 2b, but is not limited to this range.
  • the planar portion 52 may be located on the peripheral portion of the second surface 2b, as shown in FIG. 5A, for example.
  • the electrical resistance of the connection conductor layer 5 can be reduced.
  • the electrical resistance between the power supply terminal 4 and the connection conductor layer 5 can be reduced.
  • the planar portion 52 may be located near two opposing sides of the second surface 2b in plan view. In this case, since the area of the connection conductor layer 5 increases, the electric resistance of the connection conductor layer 5 can be effectively reduced. It is possible to effectively suppress the power supply voltage drop caused by As a result, it is possible to effectively suppress color unevenness, brightness unevenness, and the like of the displayed image. Further, in this configuration, the planar portion 52 may be positioned continuously in the vicinity of the four sides of the second surface 2b in plan view. In this case, since the area of the connection conductor layer 5 is further increased, the electrical resistance of the connection conductor layer 5 can be reduced more effectively.
  • the planar portion 52 may be positioned over substantially the entire area on the second surface 2b, as shown in FIGS. 5A and 6, for example.
  • the pixel structure 1A has a transparent insulating layer 28 covering substantially the entire second surface 2b, and the planar portion 52 is positioned substantially over the entire surface (upper surface) 28a of the transparent insulating layer 28. good too.
  • the electrical resistance of the connection conductor layer 5 can be more effectively reduced, the drop in the power supply voltage supplied from the power supply terminal 4 to the source electrode 32 in the in-plane direction of the second surface 2b can be more effectively suppressed. can. As a result, it is possible to effectively suppress color unevenness, brightness unevenness, and the like of the displayed image.
  • the transparent insulating layer 28 may be, for example, a transparent inorganic insulating layer made of silicon oxide (SiO 2 ), silicon nitride (Si 3 N 4 ), or the like, or a transparent organic insulating layer made of acrylic resin, polycarbonate resin, or the like. It may be an insulating layer.
  • the connection conductor layer 5 may be made of a transparent conductor such as ITO or IZO.
  • FIG. 7 is a plan view showing a pixel structure according to still another embodiment of the present disclosure
  • FIG. 8 is a cross-sectional view taken along line B1-B2 of FIG.
  • the plan view of FIG. 7 corresponds to the plan views shown in FIGS. 1, 5A and 5B.
  • the pixel structure 1B of the present embodiment differs from the pixel structure 1 of the above-described embodiment in the configurations of the light emitting element 6 and the cathode electrode wiring 26, and the other configurations are the same.
  • the same reference numerals as those of the pixel structure 1 are given to the parts of the configuration, and detailed description thereof will be omitted.
  • the light emitting element 6 is positioned within the recess 29 formed in the insulating substrate 2.
  • the recess 29 opens in the second surface 2 b of the insulating base 2 and is recessed in the thickness direction of the insulating base 2 .
  • the concave portion 29 may be a through hole penetrating the insulating layer 23 in the thickness direction.
  • the light emitting element 6 may be a vertical light emitting diode element, and in this case, the light emitting element 6 may be positioned within the recess 29 so that the light emitting surface 6a faces the opening of the recess 29. .
  • the anode terminal 61 of the light emitting element 6 may be connected to the anode electrode wiring 25 via the transparent conductive layer 25a located on the second surface 2b.
  • the cathode terminal 62 of the light emitting element 6 may be directly connected to the cathode electrode wiring 26 located between the insulating layers 22 and 23 .
  • the side surface of the light emitting element 6 may be in contact with the inner peripheral surface of the recess 29 , in which case the heat generated by driving the light emitting element 6 can be effectively radiated to the insulating substrate 2 .
  • connection conductor layer 5 is located on the second surface 2b.
  • the connection conductor layer 5 has at least one of an enveloping portion 51 and a planar portion 52 .
  • the surrounding portion 51 may be configured similarly to the surrounding portion 51 of the pixel structure 1
  • the planar portion 52 may be configured similarly to the planar portion 52 of the pixel structure 1A.
  • the electrical resistance of the connection conductor layer 5 can be reduced. can suppress the descent of As a result, it is possible to suppress color unevenness, brightness unevenness, and the like of the displayed image.
  • planar portion 52 located on the peripheral edge of the second surface 2b
  • the planar portion 52 is located, for example, on a portion inside the peripheral edge of the second surface 2b. may be Further, the planar portion 52 may be positioned over substantially the entire area of the second surface 2b, as shown in FIG. 6, for example.
  • the area of the conductor portion 51e as at least one of the enclosing portion 51 and the planar portion 52 may occupy half or more of the area of the second surface 2b.
  • the area of the connection conductor layer 5 since the area of the connection conductor layer 5 is further increased, the drop in the power supply voltage supplied to the source electrode 32 of the drive transistor 3 can be further suppressed.
  • the area of the conductor portion 51e may be approximately 50% or more and 90% or less of the area of the second surface 2b, but is not limited to this range.
  • the structure may be such that the area of the planar portion 52 is equal to or larger than the area of the surrounding portion 51 . It may be a configuration exceeding the area. In the case of these configurations, it becomes easy to increase the area of the connection conductor layer 5 . That is, since the enclosing portion 51 includes the enclosing portion 51a, even if the area of the enclosing portion 51 is increased, the effect of increasing the area of the connection conductor layer 5 is small. On the other hand, when the area of the planar portion 52 is increased, the area of the connection conductor layer 5 can be directly increased, and the effect of increasing the area of the connection conductor layer 5 is large.
  • the area of the planar portion 52 may be about 1 to 2 times the area of the surrounding portion 51, but is not limited to this range.
  • the thickness of the planar portion 52 may be equal to or greater than the thickness of the enclosing portion 51 . It may be a configuration exceeding the thickness. In the case of these configurations, it becomes easy to increase the thickness of the connection conductor layer 5 . As the thickness of the connection conductor layer 5 increases, the resistance of the connection conductor layer 5 decreases. Since the enclosing portion 51 includes the enclosing portion 51a, even if the thickness of the enclosing portion 51 is increased, the effect of increasing the thickness of the connection conductor layer 5 is small.
  • the thickness of the planar portion 52 when the thickness of the planar portion 52 is increased, the thickness of the connection conductor layer 5 can be directly increased, and the effect of increasing the thickness of the connection conductor layer 5 is large.
  • the thickness of the planar portion 52 may be approximately 1 to 5 times the thickness of the surrounding portion 51, but is not limited to this range.
  • FIG. 9 is a cross-sectional view showing a display device according to an embodiment of the present disclosure.
  • the cross-sectional view of FIG. 9 corresponds to the cross-sectional view shown in FIG.
  • a display device 100 of this embodiment includes a pixel structure 1 and a substrate 7 .
  • FIG. 9 shows the display device 100 including the pixel structure 1, the display device 100 may include at least one of the pixel structures 1, 1A, and 1B.
  • the pixel structure 1 is located on the third surface 7 a of the substrate 7 .
  • the pixel structure 1 is positioned so that the first surface 2a of the insulating substrate 2 faces the third surface 7a.
  • the power supply terminal 4 may be positioned on the peripheral edge of the third surface (also called surface or display surface) 7a, as shown in FIG. 9, for example.
  • FIG. 9 shows an example in which the power terminal 4 is composed of two metal layers 4a and 4b.
  • an insulating layer 27a is arranged partially between the metal layers 4a and 4b, and an insulating layer 27b is arranged partially between the metal layers 4a and the connecting conductor layer 5.
  • the substrate 7 has a drive section 71 that drives the pixel structure 1 .
  • the drive unit 71 is located on the fourth surface (also referred to as the rear surface or the non-display surface) 7b side of the substrate 7 .
  • the driving section 71 may be connected to an external power supply.
  • the drive unit 71 generates a first power supply voltage VDD and a second power supply voltage VSS based on power supplied from an external power supply, and applies the generated first power supply voltage VDD and second power supply voltage VSS to the pixel structure 1 .
  • the driving section 71 may be connected to an external circuit.
  • the driving unit 71 may generate control signals such as light emission control signals and scanning signals based on image signals and the like input from an external circuit, and supply the generated control signals to the pixel structure 1 .
  • the display device 100 includes a back power supply terminal 8 and back wiring 9 .
  • the back power supply terminal 8 is located on the fourth surface 7b.
  • the back power supply terminal 8 may be positioned on the peripheral edge of the fourth surface 7b.
  • the back power terminal 8 may overlap the power terminal 4 in plan view.
  • the rear surface wiring 9 is located on the fourth surface 7 b and connects the driving section 71 and the rear surface power supply terminal 8 .
  • the back power supply terminal 8 may be made of, for example, Al, Al/Ti, Ti/Al/Ti, Mo, Mo/Al/Mo, MoNd/AlNd/MoNd, Cu, Cr, Ni, Ag, or the like.
  • the back wiring 9 may be composed of, for example, Mo/Al/Mo, MoNd/AlNd/MoNd, or the like.
  • FIG. 9 shows an example in which the back power supply terminal 8 and the back wiring 9 are composed of a single metal layer.
  • the display device 100 may include side wirings 10 .
  • the side wiring 10 is located on the side surface 7 c of the substrate 7 .
  • the side wiring 10 extends over the third surface 7 a and the fourth surface 7 b and connects the power supply terminal 4 and the back power supply terminal 8 .
  • the side wiring 10 has a role of electrically connecting the pixel structure 1 and the driving section 71 .
  • the pixel structure 1 and the driving section 71 can be connected using a through conductor penetrating from the third surface 7a to the fourth surface 7b. It is possible to narrow the frame or eliminate the frame.
  • the side wiring 10 is formed by applying a conductive paste containing conductive particles such as Ag, Cu, Al, stainless steel, uncured resin components, an alcoholic solvent, water, etc. from the side surface 7c to the third surface 7a and the fourth surface 7b.
  • a heating method, a photo-curing method of curing by light irradiation such as ultraviolet rays, a photo-curing heating method, or the like may be used.
  • the side wiring 10 may be formed by a thin film formation method such as plating, vapor deposition, or CVD. A groove may be formed in advance in a portion of the side surface 7c of the substrate 7 where the side wiring 10 is to be formed. In this case, the conductive paste that forms the side wiring 10 can be easily arranged at a desired portion on the side surface 7c.
  • the display device 100 includes the pixel structure 1, it is possible to suppress color unevenness, brightness unevenness, etc. of the displayed image. Therefore, according to the display device 100, it is possible to provide a display device with improved display quality.
  • the light emitting element 6 may be positioned on the protrusion provided on the second surface 2 b of the insulating substrate 2 . In the case of this configuration, it is possible to prevent surrounding members from becoming obstacles to the light emitted from the light emitting element 6 . In addition, when the light emitting element 6 is arranged on the second surface 2b of the insulating substrate 2 by the transfer method, the transfer plate can be prevented from colliding with the second surface 2b, thereby improving the manufacturing yield.
  • the pixel structure of the present disclosure increases the area of the connection conductor layer, it is possible to suppress the drop in the power supply voltage supplied to the source electrode of the driving transistor. As a result, it is possible to reduce color unevenness, luminance unevenness, etc. of a displayed image and improve the display quality of the display device. Since the display device of the present disclosure includes the pixel structure described above, it is possible to reduce color unevenness, brightness unevenness, and the like of a displayed image and improve the display quality of the display device.
  • the present disclosure can be implemented in the following aspects (1) to (17).
  • an insulating substrate having a first surface and a second surface opposite to the first surface; a driving transistor located inside or on the first surface of the insulating substrate and having a source electrode and a drain electrode; a power supply unit connected to an external power supply; a connection conductor layer provided on the insulating base for connecting the source electrode to the power supply; a light emitting element located on the second surface and electrically connected to the drain electrode;
  • the pixel structure, wherein the connection conductor layer has an enclosing portion located on the second surface and surrounding the light emitting element in plan view.
  • connection conductor layer has a through hole in which the light emitting element is positioned, the through hole being formed in a planar conductor portion positioned on the second surface;
  • the drive transistor is a p-channel thin film transistor;
  • the power supply unit has a first power supply unit to which a first power supply voltage is applied, and a second power supply unit to which a second power supply voltage lower than the first power supply voltage is applied,
  • the pixel structure according to any one of (1) to (4) above, wherein the source electrode is connected to the first power supply section.
  • the drive transistor is an n-channel thin film transistor;
  • the power supply unit has a first power supply unit to which a first power supply voltage is applied, and a second power supply unit to which a second power supply voltage lower than the first power supply voltage is applied,
  • the pixel structure according to any one of (1) to (4) above, wherein the source electrode is connected to the second power supply section.
  • an insulating substrate having a first surface and a second surface opposite to the first surface; a driving transistor located inside or on the first surface of the insulating substrate and having a source electrode and a drain electrode; a power supply unit connected to an external power supply; a connection conductor layer provided on the insulating base for connecting the source electrode to the power supply; a light emitting element located on the second surface and electrically connected to the drain electrode;
  • the pixel structure, wherein the connection conductor layer has a planar portion located on the second surface.
  • connection conductor layer is located on the second surface at a height different from that of the light emitting element.
  • the drive transistor is a p-channel thin film transistor;
  • the power supply unit has a first power supply unit to which a first power supply voltage is applied, and a second power supply unit to which a second power supply voltage lower than the first power supply voltage is applied,
  • the pixel structure according to any one of (7) to (9) above, wherein the source electrode is connected to the first power supply section.
  • the driving transistor is an n-channel thin film transistor;
  • the power supply unit has a first power supply unit to which a first power supply voltage is applied, and a second power supply unit to which a second power supply voltage lower than the first power supply voltage is applied,
  • the pixel structure according to any one of (7) to (9) above, wherein the source electrode is connected to the second power supply section.
  • an insulating substrate having a first surface and a second surface opposite to the first surface, the second surface being provided with a recess; a driving transistor located inside or on the first surface of the insulating substrate and having a source electrode and a drain electrode; a power supply unit connected to an external power supply; a connection conductor layer provided on the insulating base for connecting the source electrode to the power supply; a light emitting element located in the recess and electrically connected to the drain electrode;
  • the pixel structure, wherein the connecting conductor layer has at least one of an enclosing portion and a planar portion located on the second surface and surrounding the light emitting element in plan view.
  • the drive transistor is a p-channel thin film transistor;
  • the power supply unit has a first power supply unit to which a first power supply voltage is applied, and a second power supply unit to which a second power supply voltage lower than the first power supply voltage is applied,
  • the drive transistor is an n-channel thin film transistor;
  • the power supply unit has a first power supply unit to which a first power supply voltage is applied, and a second power supply unit to which a second power supply voltage lower than the first power supply voltage is applied,
  • the pixel structure and display device of the present disclosure can be applied to various electronic devices.
  • the electronic devices include lighting devices, automobile route guidance systems (car navigation systems), ship route guidance systems, aircraft route guidance systems, instrument indicators for vehicles such as automobiles, instrument panels, smartphone terminals, mobile phones, and tablets.
  • Terminals personal digital assistants (PDAs), video cameras, digital still cameras, electronic notebooks, electronic books, electronic dictionaries, personal computers, copiers, terminal devices for game machines, televisions, product display tags, price display tags, industrial use programmable displays, car audio, digital audio players, facsimiles, printers, automated teller machines (ATMs), vending machines, medical displays, digital display watches, smart watches, stations and airports, etc.
  • PDAs personal digital assistants
  • video cameras digital still cameras
  • electronic notebooks electronic books, electronic dictionaries
  • personal computers copiers
  • terminal devices for game machines, televisions, product display tags, price display tags, industrial use programmable displays, car audio, digital audio players, facsimiles, printers, automated teller

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Abstract

画素構造体は、第１面および第１面とは反対側の第２面を有する絶縁基体と、絶縁基体の内部または第１面上に位置し、ソース電極およびドレイン電極を有する駆動トランジスタと、外部電源と接続する電源端子と、絶縁基体に設けられ、ソース電極を電源端子に接続させる接続導体層と、第２面上に位置し、ドレイン電極に電気的に接続された発光素子と、を備える。接続導体層は、第２面上に位置する、平面視で発光素子を囲む包囲部を有する。

Description

画素構造体および表示装置
　本開示は、画素構造体および画素構造体を備えた表示装置に関する。
　従来、例えば特許文献１に記載された表示装置が知られている。
特開２００８－６５２００号公報
　本開示の画素構造体は、第１面および前記第１面とは反対側の第２面を有する絶縁基体と、前記絶縁基体の内部または前記第１面上に位置し、ソース電極およびドレイン電極を有する駆動トランジスタと、外部電源と接続する電源供給部と、前記絶縁基体に設けられ、前記ソース電極を前記電源供給部に接続させる接続導体層と、前記第２面上に位置し、前記ドレイン電極に電気的に接続された発光素子と、を備え、前記接続導体層は、前記第２面上に位置する、平面視で前記発光素子を囲む包囲部を有する。
　また、本開示の画素構造体は、第１面および前記第１面とは反対側の第２面を有する絶縁基体と、前記絶縁基体の内部または前記第１面上に位置し、ソース電極およびドレイン電極を有する駆動トランジスタと、外部電源と接続する電源供給部と、前記絶縁基体に設けられ、前記ソース電極を前記電源供給部に接続させる接続導体層と、前記第２面上に位置し、前記ドレイン電極に電気的に接続された発光素子と、を備え、前記接続導体層は、前記第２面上に位置する面状部を有する。
　また、本開示の画素構造体は、第１面および前記第１面とは反対側の第２面を有し、前記第２面に凹部が設けられている絶縁基体と、前記絶縁基体の内部または前記第１面上に位置し、ソース電極およびドレイン電極を有する駆動トランジスタと、外部電源と接続する電源供給部と、前記絶縁基体に設けられ、前記ソース電極を前記電源供給部に接続させる接続導体層と、前記凹部に位置し、前記ドレイン電極に電気的に接続された発光素子と、を備え、前記接続導体層は、前記第２面上に位置する、平面視で前記発光素子を囲む包囲部および面状部のうちの少なくとも一方を有する。
　本開示の表示装置は、上記の画素構造体と、前記画素構造体が一方主面の側に設けられた基板と、を備え、前記基板は、前記一方主面と反対側の他方主面の側に、前記発光素子を駆動する駆動部を有する。
　本開示の目的、特色および利点は、下記の詳細な説明と図面とからより明確になるであろう。
本開示の実施形態に係る画素構造体を示す平面図である。 図１の切断面線Ａ１－Ａ２で切断した断面図である。 本開示の実施形態に係る画素構造体の回路図である。 本開示の実施形態に係る画素構造体の回路図である。 本開示の他の実施形態に係る画素構造体を示す平面図である。 本開示の他の実施形態に係る画素構造体を示す平面図である。 本開示の他の実施形態に係る画素構造体を示す断面図である。 本開示のさらに他の実施形態に係る画素構造体を示す平面図である。 図７の切断面線Ｂ１－Ｂ２で切断した断面図である。 本開示の実施形態に係る表示装置を示す断面図である。
　本開示の画素構造体および表示装置が基礎とする構成について説明する。特許文献１に記載された表示装置は、基板と、基板上に位置する絶縁層と、基板と絶縁層との間にある駆動トランジスタと、絶縁層上に位置する発光素子と、を備えている。また、発光素子と駆動トランジスタを含む画素部が、基板上にマトリックス状に多数配置されている。駆動トランジスタは、そのソース電極が、絶縁層の内部にある内部配線を介して、基板に設けられた電源電圧端子に接続されている。内部配線は、表示装置の各種配線、各種ビア導体等が備わった絶縁層の内部に配されている。このような構成の表示装置では、駆動トランジスタのソース電極に供給される電源電圧が、表示面の面方向において電源電圧端子から離れるに伴って降下し易い。その結果、表示画像に色むら、輝度むら等が発生し、表示装置の表示品位が低下することがあった。
　以下、添付図面を参照して、本開示の画素構造体および表示装置の実施形態について説明する。以下で参照する各図は、本開示の実施形態に係る画素構造体および表示装置の主要な構成部材等を示している。本開示の実施形態に係る画素構造体および表示装置は、図示されていない回路基板、配線導体、制御ＩＣ，ＬＳＩ等の周知の構成を備えていてもよい。以下で参照する各図は、模式的なものであり、画素構造体および表示装置の構成部材の位置、寸法比率等は、必ずしも正確に図示されたものではない。
　図１は、本開示の実施形態に係る画素構造体を示す平面図であり、図２は、図１の切断面線Ａ１－Ａ２で切断した断面図であり、図３，４は、本開示の実施形態に係る画素構造体の回路図である。図３および図４は、駆動トランジスタがｎチャネル型薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）である場合および駆動トランジスタがｐチャネル型ＴＦＴである場合をそれぞれ示している。本明細書においては、特に断らない限り、駆動トランジスタが図３に示すｎチャネル型ＴＦＴである場合について説明する。
　本実施形態の画素構造体１は、絶縁基体２、駆動トランジスタ３、電源端子４、接続導体層５および発光素子６を含んでいる。
　絶縁基体２は、第１面（一方主面）２ａおよび第１面２ａとは反対側の第２面（他方主面）２ｂを有している。絶縁基体２は、例えば三角形板状、正方形板状および長方形板状を含む矩形板状、台形板状、六角形板状、円板状、楕円板状等の形状であってもよく、その他の形状であってもよい。絶縁基体２は、単一の絶縁層から成る単層構造を有していてもよく、複数の絶縁層が積層されて成る積層構造を有していてもよい。すなわち、絶縁基体２は絶縁層積層体であってもよい。本実施形態では、絶縁基体２は、例えば図２に示すように、複数の絶縁層２１，２２，２３が積層されて成る積層構造を有している。絶縁層２１，２２，２３は、例えば酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）等の無機絶縁層、アクリル樹脂、ポリイミド樹脂、ポリカーボネート樹脂等の有機絶縁層から構成されていてもよい。例えば、絶縁基体２の下側（基板７側）にある絶縁層２１，２２は無機絶縁層であってよく、絶縁基体２の上側にある絶縁層２３は、絶縁層２１，２２よりも厚い、平坦化層としての有機絶縁層であってよい。絶縁層２１，２２，２３は、組成、寸法（厚み）等が互いに同一であってもよく、互いに異なっていてもよい。
　絶縁基体２は、内部配線２４ａ，２４ｂ，２４ｃを有している。内部配線２４ａ，２４ｂ，２４ｃは、駆動トランジスタ３、電源端子４、接続導体層５、発光素子６等を互いに電気的に接続する役割を有する。内部配線２４ａ，２４ｂ，２４ｃは、例えば図２に示すように、隣り合う絶縁層２１，２２，２３同士の層間に位置していてもよい。内部配線２４ａ，２４ｂ，２４ｃは、例えばＭｏ／Ａｌ／Ｍｏ、ＭｏＮｄ／ＡｌＮｄ／ＭｏＮｄ等から構成されていてもよい。ここで、「Ｍｏ／Ａｌ／Ｍｏ」は、Ｍｏ層上にＡｌ層が積層され、Ａｌ層上にＭｏ層が積層された積層構造を示す。その他についても同様である。
　絶縁基体２は、アノード電極配線２５およびカソード電極配線２６を有している。アノード電極配線２５は、内部配線２４ｃと発光素子６のアノード端子６１とを電気的に接続している。カソード電極配線２６は、内部配線２４ｂと発光素子６のカソード端子６２とを電気的に接続している。アノード電極配線２５およびカソード電極配線２６は、第２面２ｂ上に位置していてもよく、隣り合う絶縁層２１，２２，２３同士の層間に位置していてもよい。アノード電極配線２５は、アノード端子に直接に接続されていてもよく、アノード端子に透明導電層２５ａを介して接続されていてもよい。カソード電極配線２６は、カソード端子に直接に接続されていてもよく、カソード端子に透明導電層２６ａを介して接続されていてもよい。図２では、アノード電極配線２５が透明導電層２５ａを介してアノード端子６１に接続され、カソード電極配線２６が透明導電層２６ａを介してカソード端子６２に接続される例を示している。透明導電層２５ａ，２６ａは、例えばインジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等の透明導電体から構成されていてもよい。
　画素構造体１は、例えば図２に示すように、基板７上に位置していてもよい。基板７は、第３面（一方主面）７ａ、第３面７ａとは反対側の第４面（他方主面）７ｂ、および第３面７ａと第４面７ｂとを繋ぐ第５面（側面）７ｃ（図９に示す）を有している。画素構造体１は、絶縁基体２の第１面２ａが基板７の第３面７ａに対向するように、基板７上に位置していてもよい。
　基板７は、例えばガラス材料、セラミック材料、樹脂材料から構成されていてもよい。基板７に用いられるガラス材料としては、例えば、ホウケイ酸ガラス、結晶化ガラス、石英等が挙げられる。基板７に用いられるセラミック材料としては、例えば、アルミナ（Ａｌ2Ｏ3）、ジルコニア（ＺｒＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、炭化シリコン（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）等が挙げられる。基板７に用いられる樹脂材料としては、例えば、エポキシ樹脂、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、ポリカーボネート樹脂等が挙げられる。
　基板７は、例えば金属材料、合金材料、半導体材料等から構成されていてもよい。基板７に用いられる金属材料としては、例えば、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）（特に、純度９９．９５％以上の高純度マグネシウム）、亜鉛（Ｚｎ）、錫（Ｓｎ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）等が挙げられる。基板７に用いられる合金材料としては、アルミニウムを主成分とするアルミニウム合金であるジュラルミン（Ａｌ－Ｃｕ合金、Ａｌ－Ｃｕ－Ｍｇ合金、Ａｌ－Ｚｎ－Ｍｇ－Ｃｕ合金）、マグネシウムを主成分とするマグネシウム合金（Ｍｇ－Ａｌ合金、Ｍｇ－Ｚｎ合金、Ｍｇ－Ａｌ－Ｚｎ合金）、ボロン化チタン、ステンレススチール、Ｃｕ－Ｚｎ合金等が挙げられる。基板７に用いられる半導体材料としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）等が挙げられる。
　基板７が金属材料、合金材料または半導体材料から構成されている場合、駆動トランジスタ３と基板７との間に、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）等から成る絶縁層（図示せず）が配置されていてもよい。
　駆動トランジスタ３は、絶縁基体２の内部または絶縁基体２の第１面２ａ上に位置している。駆動トランジスタ３は、発光素子６の発光動作（発光、非発光および発光強度）を制御する。駆動トランジスタ３は、例えば薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）等の薄膜トランジスタであってよい。駆動トランジスタ３は、例えばアモルファスシリコン(ａ－Ｓｉ)、低温多結晶シリコン（Low-Temperature Poly Silicon：ＬＴＰＳ）等から構成される半導体膜（チャネルともいう）を有していてもよい。駆動トランジスタ３は、ゲート電極３１、ソース電極３２およびドレイン電極３３の３端子を有する構成であってもよい。駆動トランジスタ３は、ゲート電極３１に印加される電圧に応じてソース電極３２とドレイン電極３３との間の導通（ＯＮ）と非導通（ＯＦＦ）とを切り替える。
　以下では、駆動トランジスタ３が、半導体膜（チャネル）と、ゲート電極３１、ソース電極３２およびドレイン電極３３とを有するＴＦＴである場合について説明する。駆動トランジスタ３は、ｎチャネル型ＴＦＴであってもよく、ｐチャネル型ＴＦＴであってもよい。
　電源供給部としての電源端子４は、外部電源（図示せず）と接続しており、電源端子４には、電源電圧が印加される。電源端子４は、絶縁基体２の内部または絶縁基体２の第２面２ｂ上に位置していてもよく、基板７の第３面７ａ上に位置していてもよい。電源端子４は、第２面２ｂの周縁部上に位置していてもよく、第３面７ａの周縁部上に位置していてもよい。電源端子４は、複数設けられていてもよい。電源端子４は、１つまたは複数の第１電源端子（第１電源供給部ともいう）４１と、１つまたは複数の第２電源端子（第２電源供給部ともいう）４２とを有していてもよい。第１電源端子４１には、第１電源電圧ＶＤＤが印加され、第２電源端子４２には、第１電源電圧ＶＤＤよりも低電圧の第２電源電圧ＶＳＳが印加される。第１電源電圧ＶＤＤおよび第２電源電圧ＶＳＳは、発光素子６の種類等に応じて予め決定される。電源端子４は、例えばＡｌ、Ａｌ／Ｔｉ、Ｔｉ／Ａｌ／Ｔｉ、Ｍｏ、Ｍｏ／Ａｌ／Ｍｏ、ＭｏＮｄ／ＡｌＮｄ／ＭｏＮｄ、Ｃｕ、Ｃｒ、Ｎｉ、Ａｇ等から構成されていてもよい。
　電源供給部は、電源端子４のような島状の形状でなくてもよく、配線の端部であってもよく、スルーホール等の貫通導体の端部であってもよい。
　接続導体層５は、駆動トランジスタ３のソース電極３２と電源端子４とを接続している。接続導体層５は、駆動トランジスタ３のソース電極３２に電源電圧を供給する役割を有する。接続導体層５は、第２面２ｂ上に位置していてもよく、隣り合う絶縁層２１，２２，２３同士の層間に位置していてもよい。接続導体層５は、一部が第２面２ｂ上に位置していてもよく、他の一部が隣り合う絶縁層２１，２２，２３同士の層間に位置していてもよい。接続導体層５は、例えばＭｏ／Ａｌ／Ｍｏ、ＭｏＮｄ／ＡｌＮｄ／ＭｏＮｄ等から構成されていてもよい。接続導体層５は、例えばＩＴＯ、ＩＺＯ等の透明導電体から構成されていてもよい。
　接続導体層５が、第２面２ｂ上に位置する部位（面上部）と、隣り合う絶縁層２１，２２，２３同士の層間に位置する層間部と、を備える場合、面上部の面積が層間部の面積よりも大きい構成であってもよい。この場合、絶縁基体２の層間部に発光素子６の駆動回路部を形成することが容易になり、絶縁基体２の体積を小さくすることができる。また、接続導体層５は、第２面２ｂ上にのみ位置する構成であってもよい。この場合、絶縁基体２の層間部に発光素子６の駆動回路部を形成することがより容易になり、絶縁基体２の体積を小さくするとともに薄くすることができる。その結果、駆動回路の信号経路が短くなるとともに内部配線の接続性も向上する。従って、駆動回路の動作速度および動作信頼性が向上する。例えば、絶縁基体２を構成する絶縁層の層数を少なくして、ビアホール等の貫通導体による縦方向の接続箇所の数を少なくすることがよい。すなわち、貫通導体を形成するための貫通孔は、エッチング法で形成すると貫通孔の径が下方で小さくなりやすく、貫通導体の下端で接続不良が生じる場合があるからである。
　発光素子６は、絶縁基体２の第２面２ｂ上に位置している。発光素子６は、例えば発光ダイオード（Light Emitting Diode：ＬＥＤ）素子、半導体レーザ（Laser Diode：ＬＤ）素子等の自発光素子であってもよい。本実施形態では、発光素子６として、ＬＥＤ素子が用いられる。発光素子６は、マイクロ発光ダイオード（Micro Light Emitting Diode：μＬＥＤ）素子であってもよい。この場合、発光素子６は、その光放射面６ａに直交する方向から見て、一辺の長さが１μｍ程度以上１００μｍ程度以下または５μｍ程度以上２０μｍ程度以下である矩形状の形状を有していてもよい。また、発光素子６がμＬＥＤ素子である場合、第１電源電圧ＶＤＤは、例えば１０Ｖ～１５Ｖ程度であってもよく、第２電源電圧ＶＳＳは、例えば０Ｖ～３Ｖ程度であってもよい。
　発光素子６は、アノード端子６１およびカソード端子６２を有する２端子素子である。アノード端子６１およびカソード端子６２は、例えば図２に示すように、アノード電極配線２５およびカソード電極配線２６に電気的に接続されている。
　画素構造体１は、複数の発光素子６と、複数の発光素子６をそれぞれ駆動する複数の駆動トランジスタ３とを含んで構成されていてもよい。複数の発光素子６は、第２面２ｂ上に位置し、マトリクス状に配列されていてもよい。以下では、特に断ることなく、画素構造体１は、発光素子６と該発光素子６を駆動する駆動トランジスタ３とを含んで構成される画素を複数備えるものとして説明を行うことがある。
　画素構造体１の各画素は、駆動トランジスタ３がｎチャネル型ＴＦＴである場合、例えば図３に示す回路構成を有していてもよい。図３では、画素構造体１の各画素の回路図を示している。各画素は、例えば図３に示すように、駆動トランジスタ３、発光素子６および容量素子Ｃを含んで構成される。駆動トランジスタ３のソース電極３２は、第２電源電圧ＶＳＳが印加される第２電源端子４２（図１に示す）に接続されている。容量素子Ｃは、発光制御信号線（図示せず）から画素ノードＶｇに書き込まれる発光制御信号のレベル（電圧）を保持する役割を有する。なお、各画素は、画素ノードＶｇへの発光制御信号のレベル（電圧）の書込みを制御するスイッチング素子としてのＴＦＴを有していてもよい。駆動トランジスタ３は、発光制御信号のレベル（電圧）に応じた、第１電源電圧ＶＤＤと第２電源電圧ＶＳＳとの電位差に基づいて、発光素子６を電流駆動する。したがって、電源端子４からソース電極３２に供給される第２電源電圧ＶＳＳが変動すると、表示画像に色むら、輝度むら等が発生し易くなる。
　画素構造体１の各画素は、駆動トランジスタ３がｐチャネル型ＴＦＴである場合、例えば図４に示す回路構成を有していてもよい。駆動トランジスタ３のソース電極３２は、第１電源電圧ＶＤＤが印加される第１電源端子４１（図１に示す）に接続されている。駆動トランジスタ３による発光素子６の駆動は、駆動トランジスタ３がｎチャネル型ＴＦＴである場合と同様である。駆動トランジスタ３がｐチャネル型ＴＦＴである場合、電源端子４からソース電極３２に供給される第１電源電圧ＶＤＤが変動すると、表示画像に色むら、輝度むら等が発生し易くなる。
　本実施形態の画素構造体１では、駆動トランジスタ３のソース電極３２と電源端子４とを接続する接続導体層５が、絶縁基体２の第２面２ｂ上に位置する包囲部５１を有している。包囲部５１は、例えば図１に示すように、平面視において、発光素子６を囲んでいる。接続導体層５は、包囲部５１を有することで、平面視における面積が増大し、それに伴い断面積が増大するため、電源端子４とソース電極３２との間の電気抵抗が減少する。これにより、画素構造体１は、第２面２ｂの面内方向において、電源端子４からソース電極３２に供給される電源電圧が、電源端子４から離れるに伴って降下することを抑制できる。このため、画素構造体１によれば、表示画像の色むら、輝度むら等を抑制することが可能となる。
　また、駆動トランジスタ３がｎチャネル型ＴＦＴである場合、画素構造体１を駆動する駆動部の電源電圧を発光素子６の第１電源電圧ＶＤＤよりも低くすることができるため、駆動部の小面積化および低消費電力化が可能となる。
　画素構造体１が、複数の発光素子６を含んで構成されている場合、包囲部５１は、メッシュ状の導体層であり、複数の発光素子６を個別に囲む帯状導体層から構成されていてもよい。包囲部５１は、所定数の発光素子６（例えば３つの発光素子６）を一括して囲んでいてもよい。所定数の発光素子６は、例えば、赤色光を発光する発光素子、緑色光を発光する発光素子、および青色光を発光する発光素子であってもよい。すなわち、図１に示すように、複数の発光素子６と、複数の発光素子６をそれぞれ囲む複数の包囲部５１と、を備え、複数の包囲部５１は繋がっている構成であってもよい。この構成の場合、接続導体層５の面積がより増大することから、駆動トランジスタ３のソース電極３２に供給される電源電圧の降下をより抑制できる。
　接続導体層５は、平面視において、包囲部５１の幅Ｗ５１が隣り合う発光素子６同士の間隔Ｓの２０％程度～５０％程度であってもよい。この場合、電源端子４とソース電極３２との間の電気抵抗を効果的に低減できるため、電源端子４からソース電極３２に供給される電源電圧の降下を効果的に抑制できる。また、画素構造体１の製造工程において、包囲部５１とアノード端子６１またはカソード端子６２とが短絡することを抑制できる。なお、画素構造体１の横方向（図１における左右方向）と縦方向（図１における上下方向）とで隣り合う発光素子６同士の間隔が異なる場合、間隔Ｓは、横方向の間隔および縦方向の間隔のうちの小さい方であってもよい。あるいは、包囲部５１の幅Ｗ５１は、画素構造体１の横方向および縦方向について別個に設定されてもよい。
　包囲部５１によって包囲される第２面２ｂの部位（図１に示す被包囲部５１ａ）の平面視形状は、正方形、長方形等の矩形状であってもよく、円形、楕円形等であってもよい。また、包囲部位の平面視形状は、発光素子６の平面視形状と相似状の形状であってもよい。この場合、包囲部５１とアノード端子６１またはカソード端子６２とが局所的に近接する箇所がなくなり、包囲部５１とアノード端子６１またはカソード端子６２とが短絡することをより抑制できる。
　画素構造体１は、平面視において、接続導体層５の面積（総面積）が、第２面２ｂの面積の２０％程度～６０％程度であってもよい。この場合、電源端子４とソース電極３２との間の電気抵抗を効果的に低減できるため、電源端子４からソース電極３２に供給される電源電圧の降下を効果的に抑制できる。
　画素構造体１は、複数の包囲部５１の合計の面積が、発光素子６がそれぞれ位置する複数の被包囲部５１ａの合計の面積よりも大きい構成であってもよい。この構成の場合、接続導体層５の面積がより増大することから、駆動トランジスタ３のソース電極３２に供給される電源電圧の降下をより抑制できる。複数の包囲部５１の合計の面積は、複数の被包囲部５１ａの合計の面積の１倍を超え３倍程度以下であってもよいが、この範囲に限らない。また、被包囲部５１ａの平面視形状が円形であると、被包囲部５１ａの面積を最小化することが容易になることから、上記の構成を採用することが容易になるという利点がある。
　画素構造体１は、以下の構成であってもよい。接続導体層５は、第２面２ｂ上に位置する面状導体部５１ｅに形成された、発光素子６が位置する貫通孔５１ｈを有し、包囲部５１は、面状導体部５１ｅにおける貫通孔５１ｈを除いた部位であり、包囲部５１の面積が貫通孔５１ｈの開口面積よりも大きい構成であってもよい。この構成の場合、接続導体層５の面積がより増大することから、駆動トランジスタ３のソース電極３２に供給される電源電圧の降下をより抑制できる。
　電源端子４は、複数の第１電源端子４１および複数の第２電源端子４２を有していてもよい。複数の第１電源端子４１および複数の第２電源端子４２は、第２面２ｂの周縁部上または第３面７ａの周縁部上に分散して位置していてもよい。この場合、電源端子４が接続導体層５に近接していることから、電源端子４からソース電極３２に供給される電源電圧の降下を効果的に抑制することができる。
　接続導体層５と発光素子６とは、同じ高さに位置していてもよい。本明細書において、「高さ」とは、絶縁基体２の厚み方向における位置を指す。接続導体層５の高さとは、包囲部５１が形成されている絶縁層表面の高さであってもよい。発光素子６の高さとは、アノード電極配線２５およびカソード電極配線２６が形成されている絶縁層表面の高さであってもよい。接続導体層５と、アノード電極配線２５およびカソード電極配線２６とが同じ高さに位置する場合、接続導体層５ならびにアノード電極配線２５およびカソード電極配線２６を同時に形成することができるため、画素構造体１の製造が容易になる。また、接続導体層５と、アノード電極配線２５およびカソード電極配線２６と、の間に、高さ方向の段差がないことから、接続導体層５が発光素子６から放射される光の障害物になることを抑えることができる。
　次に、本開示の他の実施形態に係る画素構造体について説明する。図５Ａ，５Ｂは、本開示の他の実施形態に係る画素構造体を示す平面図であり、図６は、本開示の他の実施形態に係る画素構造体を示す断面図である。図５Ａ，５Ｂの平面図は、図１に示した平面図に対応し、図６の断面図は、図２に示した断面図に対応する。
　本実施形態の画素構造体１Ａは、上記実施形態の画素構造体１に対して、接続導体層５および発光素子６の構成が異なっており、その他については、同様の構成であるので、同様の構成の部位には画素構造体１と同じ参照符号を付して詳細な説明は省略する。
　図５Ａに示すように、本実施形態の画素構造体１Ａでは、駆動トランジスタ３のソース電極３２と電源端子４とを接続する接続導体層５が、第２面２ｂ上に位置する面状部５２を含んでいる。面状部５２は、発光素子６と同じ高さに位置していてもよく、発光素子６と異なる高さに位置していてもよい。面状部５２の高さとは、面状部５２が形成されている絶縁層表面の高さであってもよい。
　面状部５２は、例えば図５Ｂに示すように、メッシュ状の導体層の部位を備えていてもよい。メッシュ状の導体層の部位は、複数の発光素子６を個別に囲む帯状導体層から構成されていてもよい。すなわち、メッシュ状の導体層の部位は包囲部５１と同様の構成であってもよい。メッシュ状の導体層の部位における帯状導体層は、隣り合う発光素子６同士の間隔Ｓの６０％程度～８０％程度の幅Ｗ５２を有していてもよい。この場合、接続導体層５の電気抵抗を低減できるため、第２面２ｂの面内方向における、電源端子４からソース電極３２に供給される電源電圧の降下を抑制することができる。その結果、表示画像の色むら、輝度むら等を抑制することが可能となる。
　面状部５２は、第２面２ｂの面積の半分以上の面積を有している構成であってもよい。この構成の場合、接続導体層５の面積がより増大することから、駆動トランジスタ３のソース電極３２に供給される電源電圧の降下をより抑制できる。面状部５２の面積は、第２面２ｂの面積の５０％以上９０％程度以下であってもよいが、この範囲に限らない。
　面状部５２は、例えば図５Ａに示すように、第２面２ｂの周縁部上に位置していてもよい。この場合、接続導体層５の電気抵抗を低減できる。特に、電源端子４と接続導体層５との間の電気抵抗を低減できる。その結果、第２面２ｂの面内方向における、電源端子４からソース電極３２に供給される電源電圧の降下を抑制することができる。その結果、表示画像の色むら、輝度むら等を抑制することが可能となる。
　絶縁基体２が矩形板状の形状である場合、面状部５２は、平面視において、第２面２ｂの対向する２辺の近傍に位置していてもよい。この場合、接続導体層５の面積が増大することから、接続導体層５の電気抵抗を効果的に低減できるため、第２面２ｂの面内方向における、電源端子４からソース電極３２に供給される電源電圧の降下を効果的に抑制できる。その結果、表示画像の色むら、輝度むら等を効果的に抑制することが可能となる。またこの構成において、面状部５２は、平面視において、第２面２ｂの４辺の近傍に連続して位置していてもよい。この場合、接続導体層５の面積がより増大することから、接続導体層５の電気抵抗をより効果的に低減できる。
　面状部５２は、例えば図５Ａ，６に示すように、第２面２ｂ上の略全域に位置していてもよい。画素構造体１Ａは、第２面２ｂ上の略全域を覆う透明絶縁層２８を有しており、面状部５２は、透明絶縁層２８の表面（上面）２８ａの略全域に位置していてもよい。この場合、接続導体層５の電気抵抗をより効果的に低減できるため、第２面２ｂの面内方向における、電源端子４からソース電極３２に供給される電源電圧の降下をより効果的に抑制できる。その結果、表示画像の色むら、輝度むら等を効果的に抑制することが可能となる。
　透明絶縁層２８は、例えば、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）等から構成される透明無機絶縁層であってもよく、アクリル樹脂、ポリカーボネート樹脂等から構成される透明有機絶縁層であってもよい。接続導体層５は、例えばＩＴＯ，ＩＺＯ等の透明導電体から構成されていてもよい。
　次に、本開示のさらに他の実施形態に係る画素構造体について説明する。図７は、本開示のさらに他の実施形態に係る画素構造体を示す平面図であり、図８は、図７の切断面線Ｂ１－Ｂ２で切断した断面図である。図７の平面図は、図１，５Ａ，５Ｂに示した平面図に対応する。
　本実施形態の画素構造体１Ｂは、上記実施形態の画素構造体１に対して、発光素子６およびカソード電極配線２６の構成が異なっており、その他については、同様の構成であるので、同様の構成の部位には画素構造体１と同じ参照符号を付して詳細な説明は省略する。
　本実施形態の画素構造体１Ｂでは、図８に示すように、発光素子６が、絶縁基体２に形成された凹部２９内に位置している。凹部２９は、絶縁基体２の第２面２ｂに開口し、絶縁基体２の厚み方向に窪んでいる。凹部２９は、絶縁層２３を厚み方向に貫通する貫通孔であってもよい。
　発光素子６は、縦型発光ダイオード素子であってもよく、この場合、発光素子６は、その光放射面６ａが凹部２９の開口部に臨むように、凹部２９内に位置していてもよい。発光素子６のアノード端子６１は、第２面２ｂ上に位置する透明導電層２５ａを介して、アノード電極配線２５に接続されていてもよい。発光素子６のカソード端子６２は、絶縁層２２と絶縁層２３との層間に位置するカソード電極配線２６に直接に接続されていてもよい。発光素子６の側面は、凹部２９の内周面と接触していてもよく、この場合、発光素子６の駆動によって発生する熱を絶縁基体２に効果的に放熱することができる。
　接続導体層５は、第２面２ｂ上に位置している。接続導体層５は、包囲部５１および面状部５２のうちの少なくとも一方を有している。包囲部５１は、画素構造体１の包囲部５１と同様に構成されていてもよく、面状部５２は、画素構造体１Ａの面状部５２と同様に構成されていてもよい。この場合、接続導体層５の面積が増大することから、接続導体層５の電気抵抗を低減できるため、第２面２ｂの面内方向における、電源端子４からソース電極３２に供給される電源電圧の降下を抑制できる。その結果、表示画像の色むら、輝度むら等を抑制することが可能となる。なお、図７では、第２面２ｂの周縁部上に位置する面状部５２を示しているが、面状部５２は、例えば第２面２ｂの周縁部よりも内側の部位上に位置していてもよい。また、面状部５２は、例えば図６に示したように、第２面２ｂ上の略全域に位置していてもよい。
　図７に示すように、包囲部５１および面状部５２のうちの少なくとも一方としての導体部５１ｅの面積が、第２面２ｂの面積の半分以上を占めている構成であってもよい。この構成の場合、接続導体層５の面積がより増大することから、駆動トランジスタ３のソース電極３２に供給される電源電圧の降下をより抑制できる。導体部５１ｅの面積は、第２面２ｂの面積の５０％以上９０％程度以下であってもよいが、この範囲に限らない。
　包囲部５１および面状部５２を有する構成である場合、面状部５２の面積が包囲部５１の面積以上である構成であってもよく、また、面状部５２の面積が包囲部５１の面積を超える構成であってもよい。これらの構成の場合、接続導体層５の面積を増大させることが容易になる。すなわち、包囲部５１は被包囲部５１ａを含むことから、包囲部５１の面積を増大させても、接続導体層５の面積を増大させる効果が小さい。これに対して、面状部５２の面積を増大させると、接続導体層５の面積を直接的に増大させることができ、接続導体層５の面積を増大させる効果が大きい。面状部５２の面積は、包囲部５１の面積の１倍以上２倍程度以下であってもよいが、この範囲に限らない。
　包囲部５１および面状部５２を有する構成である場合、面状部５２の厚みが包囲部５１の厚み以上である構成であってもよく、また、面状部５２の厚みが包囲部５１の厚みを超える構成であってもよい。これらの構成の場合、接続導体層５の厚みを増大させることが容易になる。接続導体層５の厚みが増大すると、接続導体層５の抵抗が小さくなる。包囲部５１は被包囲部５１ａを含むことから、包囲部５１の厚みを増大させても、接続導体層５の厚みを増大させる効果が小さい。これに対して、面状部５２の厚みを増大させると、接続導体層５の厚みを直接的に増大させることができ、接続導体層５の厚みを増大させる効果が大きい。面状部５２の厚みは、包囲部５１の厚みの１倍以上５倍程度以下であってもよいが、この範囲に限らない。
　次に、本開示の実施形態に係る表示装置について説明する。図９は、本開示の実施形態に係る表示装置を示す断面図である。図９の断面図は、図２に示した断面図に対応する。
　本実施形態の表示装置１００は、画素構造体１および基板７を含んでいる。図９では、画素構造体１を含む表示装置１００を示しているが、表示装置１００は、画素構造体１，１Ａ，１Ｂの少なくとも１つを含んでいてもよい。
　画素構造体１は、基板７の第３面７ａ上に位置している。画素構造体１は、絶縁基体２の第１面２ａが第３面７ａに対向するように位置している。電源端子４は、例えば図９に示すように、第３面（表面または表示面ともいう）７ａの周縁部上に位置していてもよい。図９では、電源端子４が、２層の金属層４ａ，４ｂから構成された例を示している。例えば図９に示すように、金属層４ａと金属層４ｂとの層間の一部に絶縁層２７ａが配置され、金属層４ａと接続導体層５との層間の一部に絶縁層２７ｂが配置されていてもよい。
　基板７は、画素構造体１を駆動する駆動部７１を有している。駆動部７１は、基板７の第４面（裏面または反表示面ともいう）７ｂ側に位置している。駆動部７１は、外部電源と接続されていてもよい。駆動部７１は、外部電源から供給される電力に基づいて、第１電源電圧ＶＤＤおよび第２電源電圧ＶＳＳを生成し、生成した第１電源電圧ＶＤＤおよび第２電源電圧ＶＳＳを、画素構造体１に供給してもよい。駆動部７１は、外部回路と接続されていてもよい。駆動部７１は、外部回路から入力される画像信号等に基づいて、発光制御信号、走査信号等の制御信号を生成し、生成した制御信号を画素構造体１に供給してもよい。
　表示装置１００は、裏面電源端子８および裏面配線９を含んでいる。裏面電源端子８は、第４面７ｂ上に位置している。裏面電源端子８は、第４面７ｂの周縁部上に位置していてもよい。裏面電源端子８は、平面視において、電源端子４と重なっていてもよい。裏面配線９は、第４面７ｂ上に位置し、駆動部７１と裏面電源端子８とを接続している。裏面電源端子８は、例えばＡｌ、Ａｌ／Ｔｉ、Ｔｉ／Ａｌ／Ｔｉ、Ｍｏ、Ｍｏ／Ａｌ／Ｍｏ、ＭｏＮｄ／ＡｌＮｄ／ＭｏＮｄ、Ｃｕ、Ｃｒ、Ｎｉ、Ａｇ等から構成されていてもよい。裏面配線９は、例えばＭｏ／Ａｌ／Ｍｏ、ＭｏＮｄ／ＡｌＮｄ／ＭｏＮｄ等から構成されていてもよい。図９では、裏面電源端子８および裏面配線９が単一の金属層から構成された例を示している。
　表示装置１００は、側面配線１０を含んでいてもよい。側面配線１０は、基板７の側面７ｃ上に位置している。側面配線１０は、第３面７ａ上および第４面７ｂ上にかけて延びており、電源端子４と裏面電源端子８とを接続している。言い換えれば、側面配線１０は、画素構造体１と駆動部７１とを電気的に接続する役割を有している。
　画素構造体１と駆動部７１とは、第３面７ａから第４面７ｂにかけて貫通する貫通導体を用いて接続することもできるが、側面配線１０を用いて接続することで、表示装置１００を狭額縁化または額縁レス化することが可能となる。
　側面配線１０は、Ａｇ、Ｃｕ、Ａｌ、ステンレススチール等の導電性粒子、未硬化の樹脂成分、アルコール溶媒および水等を含む導電性ペーストを、側面７ｃから第３面７ａおよび第４面７ｂにかけての所望の部位に塗布した後、加熱法、紫外線等の光照射によって硬化させる光硬化法、光硬化加熱法等の方法によって形成されていてもよい。側面配線１０は、メッキ、蒸着、ＣＶＤ等の薄膜形成方法によって形成されていてもよい。基板７の側面７ｃにおける側面配線１０を形成する部位に、溝を予め形成しておいてもよい。この場合、側面配線１０と成る導電性ペーストが、側面７ｃにおける所望の部位に配置されやすくなる。
　表示装置１００は、画素構造体１を備えることから、表示画像の色むら、輝度むら等を抑制できる。したがって、表示装置１００によれば、表示品位が向上された表示装置を提供することができる。
　表示装置１００に備わった画素構造体１において、発光素子６は、絶縁基体２の第２面２ｂに設けられた凸部上に位置していてもよい。この構成の場合、発光素子６から放射された光にとって周囲の部材が障害になることを抑えることができる。また、発光素子６を絶縁基体２の第２面２ｂ上に転写法によって配置するときに、転写板が第２面２ｂに衝突することを抑えることができ、製造の歩留まりが向上する。
　本開示の画素構造体は、接続導体層の面積が増大することから、駆動トランジスタのソース電極に供給される電源電圧の降下を抑制できる。その結果、表示画像の色むら、輝度むら等を低減し、表示装置の表示品位を向上させることが可能となる。本開示の表示装置は、上記の画素構造体を備えることから、表示画像の色むら、輝度むら等を低減し、表示装置の表示品位を向上させることができる。
　本開示は、以下に示す（１）～（１７）の態様で実施可能である。
（１）第１面および前記第１面とは反対側の第２面を有する絶縁基体と、
　前記絶縁基体の内部または前記第１面上に位置し、ソース電極およびドレイン電極を有する駆動トランジスタと、
　外部電源と接続する電源供給部と、
　前記絶縁基体に設けられ、前記ソース電極を前記電源供給部に接続させる接続導体層と、
　前記第２面上に位置し、前記ドレイン電極に電気的に接続された発光素子と、を備え、
　前記接続導体層は、前記第２面上に位置する、平面視で前記発光素子を囲む包囲部を有する、画素構造体。
（２）複数の前記発光素子と、複数の前記発光素子をそれぞれ囲む複数の前記包囲部と、を備え、
　複数の前記包囲部は繋がっている、上記（１）に記載の画素構造体。
（３）複数の前記包囲部の面積が、前記発光素子がそれぞれ位置する複数の被包囲部の面積よりも大きい、上記（２）に記載の画素構造体。
（４）前記接続導体層は、前記第２面上に位置する面状導体部に形成された、前記発光素子が位置する貫通孔を有し、
　前記包囲部は、前記面状導体部における前記貫通孔を除いた部位であり、前記包囲部の面積が前記貫通孔の開口面積よりも大きい、上記（１）に記載の画素構造体。
（５）前記駆動トランジスタは、ｐチャネル型薄膜トランジスタであり、
　前記電源供給部は、第１電源電圧が印加される第１電源供給部と、前記第１電源電圧よりも低電位の第２電源電圧が印加される第２電源供給部とを有し、
　前記ソース電極は、前記第１電源供給部に接続される、上記（１）～（４）のいずれかに記載の画素構造体。
（６）前記駆動トランジスタは、ｎチャネル型薄膜トランジスタであり、
　前記電源供給部は、第１電源電圧が印加される第１電源供給部と、前記第１電源電圧よりも低電位の第２電源電圧が印加される第２電源供給部とを有し、
　前記ソース電極は、前記第２電源供給部に接続される、上記（１）～（４）のいずれかに記載の画素構造体。
（７）第１面および前記第１面とは反対側の第２面を有する絶縁基体と、
　前記絶縁基体の内部または前記第１面上に位置し、ソース電極およびドレイン電極を有する駆動トランジスタと、
　外部電源と接続する電源供給部と、
　前記絶縁基体に設けられ、前記ソース電極を前記電源供給部に接続させる接続導体層と、
　前記第２面上に位置し、前記ドレイン電極に電気的に接続された発光素子と、を備え、
　前記接続導体層は、前記第２面上に位置する面状部を有する、画素構造体。
（８）前記面状部は、前記第２面の面積の半分以上の面積を有している、上記（７）に記載の画素構造体。
（９）前記接続導体層は、前記第２面上における前記発光素子が位置する部位と異なる高さの部位にある、上記（８）に記載の画素構造体。
（１０）前記駆動トランジスタは、ｐチャネル型薄膜トランジスタであり、
　前記電源供給部は、第１電源電圧が印加される第１電源供給部と、前記第１電源電圧よりも低電位の第２電源電圧が印加される第２電源供給部とを有し、
　前記ソース電極は、前記第１電源供給部に接続される、上記（７）～（９）のいずれかに記載の画素構造体。
（１１）前記駆動トランジスタは、ｎチャネル型薄膜トランジスタであり、
　前記電源供給部は、第１電源電圧が印加される第１電源供給部と、前記第１電源電圧よりも低電位の第２電源電圧が印加される第２電源供給部とを有し、
　前記ソース電極は、前記第２電源供給部に接続される、上記（７）～（９）のいずれかに記載の画素構造体。
（１２）第１面および前記第１面とは反対側の第２面を有し、前記第２面に凹部が設けられている絶縁基体と、
　前記絶縁基体の内部または前記第１面上に位置し、ソース電極およびドレイン電極を有する駆動トランジスタと、
　外部電源と接続する電源供給部と、
　前記絶縁基体に設けられ、前記ソース電極を前記電源供給部に接続させる接続導体層と、
　前記凹部に位置し、前記ドレイン電極に電気的に接続された発光素子と、を備え、
　前記接続導体層は、前記第２面上に位置する、平面視で前記発光素子を囲む包囲部および面状部のうちの少なくとも一方を有する、画素構造体。
（１３）前記包囲部および前記面状部のうちの少なくとも一方としての導体部の面積が、前記第２面の面積の半分以上を占めている、上記（１２）に記載の画素構造体。
（１４）前記駆動トランジスタは、ｐチャネル型薄膜トランジスタであり、
　前記電源供給部は、第１電源電圧が印加される第１電源供給部と、前記第１電源電圧よりも低電位の第２電源電圧が印加される第２電源供給部とを有し、
　前記ソース電極は、前記第１電源供給部に接続される、上記（１２）または（１３）に記載の画素構造体。
（１５）前記駆動トランジスタは、ｎチャネル型薄膜トランジスタであり、
　前記電源供給部は、第１電源電圧が印加される第１電源供給部と、前記第１電源電圧よりも低電位の第２電源電圧が印加される第２電源供給部とを有し、
　前記ソース電極は、前記第２電源供給部に接続される、上記（１２）または（１３）に記載の画素構造体。
（１６）上記（１）～（１５）のいずれかに記載の画素構造体と、
　前記画素構造体が一方主面の側に設けられた基板と、を備え、
　前記基板は、前記一方主面と反対側の他方主面の側に、前記画素構造体を駆動する駆動部を有する、表示装置。
（１７）前記基板は、前記一方主面と前記他方主面を繋ぐ側面を有し、前記側面上に、前記画素構造体と前記駆動部を電気的に接続する側面配線が位置する、上記（１６）に記載の表示装置。
　以上、本開示の各実施形態について詳細に説明したが、また、本開示は上述の実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲内において、種々の変更、改良等が可能である。上記各実施形態をそれぞれ構成する全部または一部を、適宜、矛盾しない範囲で組み合わせ可能であることは、言うまでもない。
　本開示の画素構造体および表示装置は、各種の電子機器に適用できる。その電子機器としては、照明装置、自動車経路誘導システム（カーナビゲーションシステム）、船舶経路誘導システム、航空機経路誘導システム、自動車等の乗り物の計器用インジケータ、インスツルメントパネル、スマートフォン端末、携帯電話、タブレット端末、パーソナルデジタルアシスタント（ＰＤＡ）、ビデオカメラ、デジタルスチルカメラ、電子手帳、電子書籍、電子辞書、パーソナルコンピュータ、複写機、ゲーム機器の端末装置、テレビジョン、商品表示タグ、価格表示タグ、産業用のプログラマブル表示装置、カーオーディオ、デジタルオーディオプレイヤー、ファクシミリ、プリンタ、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療用表示装置、デジタル表示式腕時計、スマートウォッチ、駅および空港等に設置される案内表示装置、広告宣伝用のサイネージ（デジタルサイネージ）等がある。
　１，１Ａ，１Ｂ　画素構造体
　１００　表示装置
　２　　　絶縁基体
　２ａ　　第１面（一方主面）
　２ｂ　　第２面（他方主面）
　２１，２２，２３　絶縁層
　２４　　内部配線
　２４ａ，２４ｂ，２４ｃ　内部配線
　２５　　アノード電極配線
　２５ａ　透明導電層
　２６　　カソード電極配線
　２６ａ　透明導電層
　２７ａ，２７ｂ　絶縁層
　２８　　透明絶縁層
　２９　　凹部
　３　　　駆動トランジスタ
　３１　　ゲート電極
　３２　　ソース電極
　３３　　ドレイン電極
　４　　　電源端子
　４ａ，４ｂ　金属層
　４１　　第１電源端子
　４２　　第２電源端子
　５　　　接続導体層
　５１　　包囲部
　５１ａ　被包囲部
　５１ｅ　導体部
　５１ｈ　貫通孔
　５２　　面状部
　６　　　発光素子
　６ａ　　光放射面
　６１　　アノード端子
　６２　　カソード端子
　７　　　基板
　７ａ　　第３面（一方主面）
　７ｂ　　第４面（他方主面）
　７ｃ　　第５面（側面）
　７１　　駆動部
　８　　　裏面電源端子
　９　　　裏面配線
　１０　　側面配線

Claims (17)

  1. 　第１面および前記第１面とは反対側の第２面を有する絶縁基体と、
    　前記絶縁基体の内部または前記第１面上に位置し、ソース電極およびドレイン電極を有する駆動トランジスタと、
    　外部電源と接続する電源供給部と、
    　前記絶縁基体に設けられ、前記ソース電極を前記電源供給部に接続させる接続導体層と、
    　前記第２面上に位置し、前記ドレイン電極に電気的に接続された発光素子と、を備え、
    　前記接続導体層は、前記第２面上に位置する、平面視で前記発光素子を囲む包囲部を有する、画素構造体。
  2. 　複数の前記発光素子と、複数の前記発光素子をそれぞれ囲む複数の前記包囲部と、を備え、
    　複数の前記包囲部は繋がっている、請求項１に記載の画素構造体。
  3. 　複数の前記包囲部の面積が、前記発光素子がそれぞれ位置する複数の被包囲部の面積よりも大きい、請求項２に記載の画素構造体。
  4. 　前記接続導体層は、前記第２面上に位置する面状導体部に形成された、前記発光素子が位置する貫通孔を有し、
    　前記包囲部は、前記面状導体部における前記貫通孔を除いた部位であり、前記包囲部の面積が前記貫通孔の開口面積よりも大きい、請求項１に記載の画素構造体。
  5. 　前記駆動トランジスタは、ｐチャネル型薄膜トランジスタであり、
    　前記電源供給部は、第１電源電圧が印加される第１電源供給部と、前記第１電源電圧よりも低電位の第２電源電圧が印加される第２電源供給部とを有し、
    　前記ソース電極は、前記第１電源供給部に接続される、請求項１～４のいずれか１項に記載の画素構造体。
  6. 　前記駆動トランジスタは、ｎチャネル型薄膜トランジスタであり、
    　前記電源供給部は、第１電源電圧が印加される第１電源供給部と、前記第１電源電圧よりも低電位の第２電源電圧が印加される第２電源供給部とを有し、
    　前記ソース電極は、前記第２電源供給部に接続される、請求項１～４のいずれか１項に記載の画素構造体。
  7. 　第１面および前記第１面とは反対側の第２面を有する絶縁基体と、
    　前記絶縁基体の内部または前記第１面上に位置し、ソース電極およびドレイン電極を有する駆動トランジスタと、
    　外部電源と接続する電源供給部と、
    　前記絶縁基体に設けられ、前記ソース電極を前記電源供給部に接続させる接続導体層と、
    　前記第２面上に位置し、前記ドレイン電極に電気的に接続された発光素子と、を備え、
    　前記接続導体層は、前記第２面上に位置する面状部を有する、画素構造体。
  8. 　前記面状部は、前記第２面の面積の半分以上の面積を有している、請求項７に記載の画素構造体。
  9. 　前記接続導体層は、前記第２面上における前記発光素子が位置する部位と異なる高さの部位にある、請求項８に記載の画素構造体。
  10. 　前記駆動トランジスタは、ｐチャネル型薄膜トランジスタであり、
    　前記電源供給部は、第１電源電圧が印加される第１電源供給部と、前記第１電源電圧よりも低電位の第２電源電圧が印加される第２電源供給部とを有し、
    　前記ソース電極は、前記第１電源供給部に接続される、請求項７～９のいずれか１項に記載の画素構造体。
  11. 　前記駆動トランジスタは、ｎチャネル型薄膜トランジスタであり、
    　前記電源供給部は、第１電源電圧が印加される第１電源供給部と、前記第１電源電圧よりも低電位の第２電源電圧が印加される第２電源供給部とを有し、
    　前記ソース電極は、前記第２電源供給部に接続される、請求項７～９のいずれか１項に記載の画素構造体。
  12. 　第１面および前記第１面とは反対側の第２面を有し、前記第２面に凹部が設けられている絶縁基体と、
    　前記絶縁基体の内部または前記第１面上に位置し、ソース電極およびドレイン電極を有する駆動トランジスタと、
    　外部電源と接続する電源供給部と、
    　前記絶縁基体に設けられ、前記ソース電極を前記電源供給部に接続させる接続導体層と、
    　前記凹部に位置し、前記ドレイン電極に電気的に接続された発光素子と、を備え、
    　前記接続導体層は、前記第２面上に位置する、平面視で前記発光素子を囲む包囲部および面状部のうちの少なくとも一方を有する、画素構造体。
  13. 　前記包囲部および前記面状部のうちの少なくとも一方としての導体部の面積が、前記第２面の面積の半分以上を占めている、請求項１２に記載の画素構造体。
  14. 　前記駆動トランジスタは、ｐチャネル型薄膜トランジスタであり、
    　前記電源供給部は、第１電源電圧が印加される第１電源供給部と、前記第１電源電圧よりも低電位の第２電源電圧が印加される第２電源供給部とを有し、
    　前記ソース電極は、前記第１電源供給部に接続される、請求項１２または１３に記載の画素構造体。
  15. 　前記駆動トランジスタは、ｎチャネル型薄膜トランジスタであり、
    　前記電源供給部は、第１電源電圧が印加される第１電源供給部と、前記第１電源電圧よりも低電位の第２電源電圧が印加される第２電源供給部とを有し、
    　前記ソース電極は、前記第２電源供給部に接続される、請求項１２または１３に記載の画素構造体。
  16. 　請求項１～１５のいずれか１項に記載の画素構造体と、
    　前記画素構造体が一方主面の側に設けられた基板と、を備え、
    　前記基板は、前記一方主面と反対側の他方主面の側に、前記画素構造体を駆動する駆動部を有する、表示装置。
  17. 　前記基板は、前記一方主面と前記他方主面を繋ぐ側面を有し、前記側面上に、前記画素構造体と前記駆動部を電気的に接続する側面配線が位置する、請求項１６に記載の表示装置。
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