KR20220097210A - 표시 장치 - Google Patents

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KR20220097210A
KR20220097210A KR1020210155907A KR20210155907A KR20220097210A KR 20220097210 A KR20220097210 A KR 20220097210A KR 1020210155907 A KR1020210155907 A KR 1020210155907A KR 20210155907 A KR20210155907 A KR 20210155907A KR 20220097210 A KR20220097210 A KR 20220097210A
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electrode
opening
layer
undercut structure
light emitting
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KR1020210155907A
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이샘이누리
지석원
김문수
김도홍
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엘지디스플레이 주식회사
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Abstract

본 발명은 외부로부터 유입된 수분의 투습 경로를 차단할 수 있다. 본 발명의 일 실시예에 따른 표시 장치는 복수의 서브 화소들에 의하여 화상을 표시하는 표시 영역이 구비된 기판, 기판 상에서 복수의 서브 화소들 각각에 구비된 복수의 제1 전극들, 복수의 제1 전극들 상에 구비된 발광층, 발광층 상에 구비된 제2 전극, 및 기판과 제1 전극들 사이에 구비되고 제2 전극이 접속되는 컨택 영역을 포함하는 공통 전원 라인을 포함한다. 복수의 제1 전극들 각각은 공통 전원 라인의 컨택 영역과 인접한 가장자리 영역에 제1 개구부가 구비된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마 표시장치(PDP, Plasma Display Panel), 퀀텀닷발광 표시장치 (QLED: Quantum dot Light Emitting Display), 유기발광 표시장치(OLED, Organic Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.
표시장치들 중에서 유기발광 표시장치는 자체발광형으로서, 액정표시장치(LCD)에 비해 시야각, 대조비 등이 우수하며, 별도의 백라이트가 필요하지 않아 경량 박형이 가능하며, 소비전력이 유리한 장점이 있다. 또한, 유기발광 표시장치는 직류저전압 구동이 가능하고, 응답속도가 빠르며, 특히 제조비용이 저렴한 장점이 있다.
그러나, 유기발광표시장치는 발광소자가 외부의 수분, 산소와 같은 외적 요인에 의해 쉽게 열화가 일어나는 단점이 있다.
본 발명은 발광 소자에 외부의 수분이 유입되는 것을 방지할 수 있는 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 서브 화소들에 의하여 화상을 표시하는 표시 영역이 구비된 기판, 기판 상에서 복수의 서브 화소들 각각에 구비된 복수의 제1 전극들, 복수의 제1 전극들 상에 구비된 발광층, 발광층 상에 구비된 제2 전극, 및 기판과 제1 전극들 사이에 구비되고 제2 전극이 접속되는 컨택 영역을 포함하는 공통 전원 라인을 포함한다. 복수의 제1 전극들 각각은 공통 전원 라인의 컨택 영역과 인접한 가장자리 영역에 제1 개구부가 구비된다.
본 발명의 다른 실시예에 따른 표시 장치는 투과 영역들 및 투과 영역들 사이에 배치된 제1 내지 제4 발광 영역들이 구비된 기판, 제1 내지 제4 발광 영역들 각각에 구비되고, 제1 전극, 발광층 및 제2 전극을 포함하는 발광 소자, 기판 상에 구비되고, 제2 전극에 전원을 공급하는 공통 전원 라인, 제1 내지 제4 발광 영역들 사이에 구비되고 공통 전원 라인의 적어도 일부를 노출시키는 제1 언더컷 구조, 및 제1 내지 제4 발광 영역들 각각과 제1 언더컷 구조 사이에 구비된 제2 언더컷 구조를 포함한다. 발광층 및 제2 전극은 제2 언더컷 구조에 의하여 연결이 끊어진다.
본 발명은 제2 전극을 공통 전원 라인에 접속시키기 위한 제1 언더컷 구조와 서브 화소들 사이에 제2 언더컷 구조를 형성할 수 있다. 본 발명은 제2 전극이 제1 언더컷 구조의 금속 패턴의 끝단에서 유기 발광층을 덮으면서, 금속 패턴의 측부에 접촉되도록 형성할 수 있다. 이에 따라, 본 발명은 수분에 취약한 유기 발광층으로 외부의 수분이나 산소가 침투되는 것을 방지할 수 있다
또한, 본 발명은 제1 언더컷 구조와 서브 화소들 사이에서 유기 발광층 및 제2 전극의 연결을 끊어줌으로써, 제1 언더컷 구조와 중첩되는 영역에서 침투된 수분이나 산소가 발광 소자까지 전달되는 것을 방지할 수 있다.
또한, 본 발명은 제2 전극과 공통 전원 라인이 컨택하는 영역이 투과 영역으로 돌출되지 않고 복수의 서브 화소들 사이에 배치됨으로써, 개구율을 확보할 수 있고, 투과 영역의 광 투과율을 증가시킬 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 보여주는 평면도이다.
도 3은 표시 패널에 구비된 화소의 일 예를 개략적으로 보여주는 도면이다.
도 4는 도 3에 도시된 화소에 구비된 제1 언더컷 구조 및 제2 언더컷 구조의 일 예를 보여주는 도면이다.
도 5는 도 4의 I-I'의 일 예를 보여주는 단면도이다.
도 6은 도 3에 도시된 화소에 구비된 제1 언더컷 구조 및 제2 언더컷 구조의 다른 예를 보여주는 도면이다.
도 7는 도 6의 II-II'의 일 예를 보여주는 단면도이다.
도 8은 도 6의 변형된 예를 보여주는 도면이다.
도 9는 도 8의 III-III'의 일 예를 보여주는 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
'적어도 하나'의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ''제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나''의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 발명에 따른 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
이하에서, X축은 스캔 라인과 나란한 방향을 나타내고, Y축은 데이터 라인과 나란한 방향을 나타내며, Z축은 표시 장치(100)의 높이 방향을 나타낸다.
본 발명의 일 실시예에 따른 표시 장치(100)는 유기 발광 표시 장치(Organic Light Emitting Display)로 구현된 것을 중심으로 설명하였으나, 액정 표시 장치(Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 퀀텀닷 발광표시장치 (QLED: Quantum dot Light Emitting Display) 또는 전기 영동 표시 장치(Electrophoresis display)로도 구현될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 표시 패널(110), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(210), 연성필름(220), 회로보드(230), 및 타이밍 제어부(240)를 포함한다.
표시 패널(110)은 서로 마주보는 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)은 플라스틱 필름(plastic film), 유리 기판(glass substrate), 또는 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름일 수 있다. 이러한 제1 기판(111)과 제2 기판(112)은 투명한 재료로 이루어질 수 있다.
스캔 구동부는 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 스캔 구동부는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 부착될 수도 있다.
소스 드라이브 IC(210)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on panel) 방식으로 연성필름(220)에 실장될 수 있다.
표시 패널(110)의 비표시 영역에는 전원 패드들, 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(220)에는 패드들과 소스 드라이브 IC(210)를 연결하는 배선들, 패드들과 회로보드(230)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(220)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(220)의 배선들이 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 보여주는 평면도이고, 도 3은 표시 패널에 구비된 화소의 일 예를 개략적으로 보여주는 도면이다. 도 4는 도 3에 도시된 화소에 구비된 제1 언더컷 구조 및 제2 언더컷 구조의 일 예를 보여주는 도면이고, 도 5는 도 4의 I-I'의 일 예를 보여주는 단면도이다.
이하에서는 표시 패널(110)이 투과 영역(TA)이 구비된 투명 표시 패널로 구현된 것을 중심으로 설명하였으나, 반드시 이에 한정되는 것은 아니다. 표시 패널(110)은 투과 영역(TA)이 구비되지 않은 일반적인 표시 패널로도 구현될 수 있다.
도 2 내지 도 5를 참조하면, 제1 기판(111)은 화소(P)들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다.
비표시 영역(NDA)은 패드(PAD)들이 배치된 패드 영역(PA) 및 적어도 하나의 스캔 구동부(205)가 구비될 수 있다.
스캔 구동부(205)는 스캔 라인들에 접속되어 스캔 신호들을 공급한다. 이러한 스캔 구동부(205)는 게이트 드라이브 인 패널(GATE driver in panel, GIP) 방식으로 표시 영역(DA)의 일측 또는 양측에 배치될 수 있다. 일 예로, 도 2에 도시된 바와 같이 스캔 구동부(205)는 표시 영역(DA)의 양측에 배치될 수 있으나, 반드시 이에 한정되지는 않는다. 스캔 구동부(205)는 표시 영역(DA)의 일측에만 배치될 수도 있다.
표시 영역(DA)은 도 3에 도시된 바와 같이 투과 영역(TA)과 비투과 영역(NTA)을 포함한다. 투과 영역(TA)은 외부로부터 입사되는 빛의 대부분을 통과시키는 영역이고, 비투과 영역(NTA)은 외부로부터 입사되는 빛의 대부분을 투과시키기 않는 영역이다. 일 예로, 투과 영역(TA)은 광 투과율이 α%, 예컨대, 90% 보다 큰 영역이고, 비투과 영역(NTA)은 광 투과율이 β%, 예컨대, 50% 보다 작은 영역일 수 있다. 이때, α 는 β 보다 큰 값이다. 표시 패널(110)은 투과 영역(TA)들로 인해 표시 패널(110)의 배면(背面)에 위치한 사물 또는 배경을 볼 수 있다.
비투과 영역(NTA)에는 복수의 화소(P)들 및 복수의 화소(P)들 각각에 신호를 공급하기 위한 복수의 제1 신호 라인들(SL1) 및 복수의 제2 신호 라인들(SL2)이 구비될 수 있다.
복수의 제1 신호 라인들(SL1)은 제1 방향(X축 방향)으로 연장될 수 있다. 복수의 제1 신호 라인들(SL1)은 복수의 제2 신호 라인들(SL2)과 교차될 수 있다. 복수의 제1 신호 라인들(SL1) 각각은 적어도 하나의 스캔 라인(SCANL)을 포함할 수 있다.
이하에서는 제1 신호 라인(SL1)이 복수의 라인을 포함하는 경우, 하나의 제1 신호 라인(SL1)은 복수의 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다. 예컨대, 하나의 제1 신호 라인(SL1)은 2개의 스캔 라인(SCANL)으로 이루어진 신호 라인 그룹을 의미할 수 있다.
복수의 제2 신호 라인들(SL2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 제2 신호 라인들(SL2) 각각은 공통 전원 라인(VSSL)를 포함할 수 있다. 도면에 구체적으로 도시하고 있지 않으나, 복수의 제2 신호 라인들(SL2) 각각은 적어도 하나의 데이터 라인, 레퍼런스 라인 및 화소 전원 라인 중 적어도 하나를 더 포함할 수 있다.
이하에서는 제2 신호 라인(SL2)이 복수의 라인을 포함하는 경우, 하나의 제2 신호 라인(SL2)은 복수의 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다. 예컨대, 하나의 제2 신호 라인(SL2)은 2개의 데이터 라인, 레퍼런스 라인, 화소 전원 라인 및 공통 전원 라인(VSSL)으로 이루어진 신호 라인 그룹을 의미할 수 있다.
인접한 제1 신호 라인들(SL1) 사이에는 투과 영역(TA)이 배치될 수 있다. 또한, 인접한 제2 신호 라인들(SL2) 사이에는 투과 영역(TA)이 배치될 수 있다. 결과적으로, 투과 영역(TA)은 2개의 제1 신호 라인들(SL1) 및 2개의 제2 신호 라인들(SL2)에 의하여 둘러싸일 수 있다.
화소(P)들 각각은 제1 신호 라인(SL1) 또는 제2 신호 라인(SL2)과 중첩되도록 구비되어, 소정의 광을 방출하여 화상을 표시한다. 발광 영역(EA)은 화소(P)에서 광을 발광하는 영역에 해당할 수 있다.
화소(P)들 각각은 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4) 중 적어도 하나를 포함할 수 있다. 제1 서브 화소(SP1)는 적색 광을 방출하는 제1 발광 영역(EA1)을 포함하고, 제2 서브 화소(SP2)는 녹색 광을 방출하는 제2 발광 영역(EA2)을 포함하고, 제3 서브 화소(SP3)는 청색 광을 방출하는 제3 발광 영역(EA3)을 포함하고, 제4 서브 화소(SP4)는 백색 광을 방출하는 제4 발광 영역(EA4)을 포함하도록 구비될 수 있지만, 반드시 그에 한정되는 것은 아니다. 화소(P)들 각각은 적색, 녹색, 청색 및 백색 이외의 색의 광으로 발광하는 서브 화소를 포함할 수도 있다. 또한, 각각의 서브 화소(SP1, SP2, SP3, SP4)의 배열 순서는 다양하게 변경될 수 있다.
이하에서는 설명의 편의를 위하여, 제1 서브 화소(SP1)가 적색 광을 방출하는 적색 서브 화소이고, 제2 서브 화소(SP2)가 녹색 광을 방출하는 녹색 서브 화소이며, 제3 서브 화소(SP3)가 청색 광을 방출하는 청색 서브 화소이며, 제4 서브 화소(SP4)가 백색 광을 방출하는 백색 서브 화소인 것으로 설명하도록 한다.
복수의 화소(P)들 각각은 투과 영역(TA)들 사이에 배치된 비투과 영역(NTA)에 구비될 수 있다. 그리고, 복수의 화소(P)들은 비투과 영역(NTA)에서 제2 방향(Y축 방향)으로 인접하게 배치될 수 있다. 일 예로, 복수의 화소(P)들은 비투과 영역(NTA)에서 제1 신호 라인(SL1)을 사이에 두고 2개의 화소(P)들이 인접하게 배치될 수 있다.
복수의 화소(P)들 각각은 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함할 수 있으며, 일 실시예에 따라, 제4 서브 화소(SP4)를 더 포함할 수도 있다. 복수의 화소(P)들 각각은 도 3에 도시된 바와 같이 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)가 격자 구조로 배치될 수 있으나, 반드시 이에 한정되지는 않는다. 일 예로, 복수의 화소(P)들 각각은 가운데 영역을 중심으로 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)이 배치될 수 있다. 여기서, 상기 가운데 영역은 각 화소(P)의 가운데를 포함하고 소정의 면적을 가지는 영역을 나타낼 수 있다.
구체적으로, 제1 및 제2 서브 화소(SP1, SP2)는 화소(P)의 가운데 영역을 중심으로 제1 방향(X축 방향)으로 인접하게 배치되고, 제3 및 제4 서브 화소(SP3, SP4)는 화소(P)의 가운데 영역을 중심으로 제1 방향(X축 방향)으로 인접하게 배치될 수 있다. 그리고, 제1 및 제2 서브 화소(SP1, SP2) 중 하나는 제3 및 제4 서브 화소(SP3, SP4) 중 하나와 제2 방향(Y축 방향)으로 인접하게 배치될 수 있다.
상술한 바와 같이 배치된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4) 각각에는 커패시터, 박막 트랜지스터 등을 포함하는 회로 소자, 회로 소자에 신호를 공급하는 복수의 신호 라인들 및 발광 소자가 구비될 수 있다. 박막 트랜지스터는 스위칭 트랜지스터, 센싱 트랜지스터 및 구동 트랜지스터(TR)를 포함할 수 있다.
표시 패널(110)은 투과 영역(TA)을 제외한 비투과 영역(NTA)에 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)는 물론 복수의 신호 라인들을 모두 배치할 수 있다. 이에, 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)은 제1 신호 라인(SL1) 및 제2 신호 라인(SL2) 중 적어도 하나와 중첩될 수 있다.
일 실시예에 있어서, 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)는 도 3에 도시된 바와 같이 제2 신호 라인(SL2)의 적어도 일부와 중첩되고, 제1 신호 라인(SL1)과 중첩되지 않을 수 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4) 중 일부는 제1 신호 라인(SL1)에도 적어도 일부가 중첩될 수도 있다.
복수의 신호 라인들은 앞서 살펴본 바와 같이 제1 방향(X축 방향)으로 연장된 제1 신호 라인(SL1) 및 제2 방향(Y축 방향)으로 연장된 제2 신호 라인(SL2)을 포함할 수 있다.
제1 신호 라인(SL1)은 스캔 라인(SCANL)을 포함할 수 있다. 스캔 라인(SCANL)은 화소(P)의 서브 화소(SP1, SP2, SP3, SP4)들에 스캔 신호를 공급할 수 있다.
제2 신호 라인(SL2)은 공통 전원 라인(VSSL)을 포함할 수 있으며, 적어도 하나의 데이터 라인, 레퍼런스 라인, 및 화소 전원 라인 중 적어도 하나를 더 포함할 수 있다.
레퍼런스 라인은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4) 각각의 구동 트랜지스터(TR)에 기준 전압(또는 초기화 전압, 센싱 전압)을 공급할 수 있다.
적어도 하나의 데이터 라인 각각은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4) 중 적어도 하나에 데이터 전압을 공급할 수 있다. 일 예로, 제1 데이터 라인은 제1 및 제3 서브 화소(SP1, SP3) 각각의 구동 트랜지스터(TR)에 제1 데이터 전압을 공급하고, 제2 데이터 라인은 제2 및 제4 서브 화소(SP2, SP4) 각각의 구동 트랜지스터(TR)에 제2 데이터 전압을 공급할 수 있다.
화소 전원 라인은 서브 화소들(SP1, SP2, SP3, SP4) 각각의 제1 전극(120)에 제1 전원을 공급할 수 있다. 공통 전원 라인(VSSL)은 서브 화소들(SP1, SP2, SP3, SP4) 각각의 제2 전극(140)에 제2 전원을 공급할 수 있다.
스위칭 트랜지스터는 스캔 라인에 공급되는 스캔 신호에 따라 스위칭되어 데이터 라인으로부터 공급되는 데이터 전압을 구동 트랜지스터(TR)에 공급하는 역할을 한다.
센싱 트랜지스터는 화질 저하의 원인이 되는 구동 트랜지스터(TR)의 문턱 전압 편차를 센싱하는 역할을 한다.
구동 트랜지스터(TR)는 스위칭 박막 트랜지스터로부터 공급되는 데이터 전압에 따라 스위칭되어 화소 전원 라인에서 공급되는 전원으로부터 데이터 전류를 생성하여 서브 화소의 제1 전극(120)에 공급하는 역할을 한다. 구동 트랜지스터(TR)는 서브 화소(SP1, SP2, SP3, SP4) 별로 구비되며, 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
커패시터는 구동 트랜지스터(TR)에 공급되는 데이터 전압을 한 프레임 동안 유지시키는 역할을 한다. 커패시터는 제1 커패시터 전극과 제2 커패시터 전극을 포함할 수 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 커패시터는 3개의 커패시터 전극을 포함할 수도 있다.
구체적으로, 제1 기판(111) 상에는 액티브층(ACT)이 구비될 수 있다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.
액티브층(ACT)과 제1 기판(111) 사이에는 액티브층(ACT)으로 입사되는 외부광을 차단하기 위한 차광층(LS)이 구비될 수 있다. 차광층(LS)은 전도성을 가지는 물질로 이루어질 수 있으며, 예컨대, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 이러한 경우, 차광층(LS)과 액티브층(ACT) 사이에는 버퍼막(BF)이 구비될 수 있다.
액티브층(ACT) 상에는 게이트 절연막(GI)이 구비될 수 있다. 게이트 절연막(GI)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(GI) 상에는 게이트 전극(GE)이 구비될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(GE) 상에는 층간 절연막(ILD)이 구비될 수 있다. 층간 절연막(ILD)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막(ILD) 상에는 소스 전극(SE) 및 드레인 전극(DE)이 구비될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 게이트 절연막(GI)과 층간 절연막들(ILD)을 관통하는 콘택홀을 통해 액티브층(ACT)에 접속될 수 있다.
소스 전극(SE) 및 드레인 전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
한편, 복수의 신호 라인들, 예컨대, 스캔 라인(SCANL), 데이터 라인, 레퍼런스 라인, 화소 전원 라인 및 공통 전원 라인(VSSL) 각각은 차광층(LS), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 층에 배치될 수 있다. 일 예로, 공통 전원 라인(VSSL)은 도 5에 도시된 바와 같이 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 구비될 수 있다.
소스 전극(SE) 및 드레인 전극(DE) 상에는 구동 트랜지스터(TR)을 보호하기 위한 패시베이션막(PAS)이 구비될 수 있다. 패시베이션막(PAS) 상에는 구동 트랜지스터(TR)로 인한 단차를 평탄하게 하기 위한 평탄화막(PLN)이 구비될 수 있다.
평탄화막(PLN) 상에는 제1 전극(120), 발광층(130), 제2 전극(140)으로 이루어진 발광 소자들과 뱅크(BK)가 구비된다.
제1 전극(120)은 평탄화막(PLN) 상에 구비되어 구동 트랜지스터(TR)와 전기적으로 연결될 수 있다. 구체적으로, 제1 전극(120)은 평탄화막(PLN) 및 패시베이션막(PAS)을 관통하는 컨택홀(ACH)을 통해 구동 트랜지스터(TR)의 소스 전극(SE) 또는 드레인 전극(DE)에 접속될 수 있다.
이러한 제1 전극(120)은 서브 화소(SP1, SP2, SP3, SP4) 별로 구비될 수 있다. 구체적으로, 제1 서브 화소(SP1)에 하나의 제1 전극(120)이 형성되고, 제2 서브 화소(SP2)에 다른 하나의 제1 전극(120)이 형성되고, 제3 서브 화소(SP3)에 또 다른 제1 전극(120)이 형성되며, 제4 서브 화소(SP4)에 또 다른 제1 전극(120)이 형성될 수 있다. 그리고, 제1 전극(120)은 투과 영역(TA)에는 구비되지 않을 수 있다.
제1 전극(120)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO), MoTi 합금, 및 MoTi 합금과 ITO의 적층 구조(ITO/MoTi 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. MoTi 합금은 몰리브덴(Mo) 및 티타늄(Ti)의 합금일 수 있다.
뱅크(BK)는 평탄화막(PLN) 상에 구비될 수 있다. 또한, 뱅크(BK)은 제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)들 각각에 구비된 제1 전극들(120) 사이에 구비될 수 있다. 또한, 뱅크(BK)는 제1 전극들(120) 각각의 가장자리를 덮고, 제1 전극들(120) 각각의 일부가 노출되도록 형성될 수 있다. 이에 따라, 뱅크(BK)는 제1 전극들(120) 각각의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 발생하는 것을 방지할 수 있다.
한편, 뱅크(BK)는 서브 화소(SP1, SP2, SP3, SP4)들 각각의 발광 영역(EA1, EA2, EA3, EA4)을 정의할 수 있다. 서브 화소(SP1, SP2, SP3, SP4)들 각각의 발광 영역(EA1, EA2, EA3, EA4)은 제1 전극(120), 유기 발광층(130), 및 제2 전극(140)이 순차적으로 적층되어 제1 전극(120)들로부터의 정공과 제2 전극(140)으로부터의 전자가 유기 발광층(130)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 뱅크(BK)가 형성된 영역은 광을 발광하지 않으므로 비발광 영역이 되고, 뱅크(BK)가 형성되지 않고 제1 전극(120)들이 노출된 영역이 발광 영역(EA1, EA2, EA3, EA4)이 될 수 있다.
뱅크(BK)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
유기 발광층(130)은 제1 전극(120) 상에 구비될 수 있다. 유기 발광층(130)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 전극(120)과 제2 전극(140)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 발광하게 된다.
일 실시예에 있어서, 유기 발광층(130)은 서브 화소(SP1, SP2, SP3, SP4)에 공통으로 형성되는 공통층일 수 있다. 이때, 발광층은 백색 광을 방출하는 백색 발광층일 수 있다.
다른 실시예에 있어서, 유기 발광층(130)은 발광층이 서브 화소(SP1, SP2, SP3, SP4) 별로 형성될 수 있다. 일 예로, 제1 서브 화소(SP1)에는 적색 광을 방출하는 적색 발광층이 형성되고, 제2 서브 화소(SP2)에는 녹색 광을 방출하는 녹색 발광층이 형성되고, 제3 서브 화소(SP3)에는 청색 광을 방출하는 청색 발광층이 형성되고, 제4 서브 화소(SP4)에는 백색 광을 방출하는 백색 발광층이 형성될 수 있다. 이러한 경우, 유기 발광층(130)의 발광층은 투과 영역(TA)에 형성되지 않는다.
제2 전극(140)은 유기 발광층(130) 및 뱅크(BK) 상에 구비될 수 있다. 제2 전극(140)은 발광 영역(EA)을 포함하는 비투과 영역(NTA)뿐만 아니라 투과 영역(TA)에도 구비될 수 있으나, 반드시 이에 한정되지는 않는다. 제2 전극(140)은 발광 영역(EA1, EA2, EA3, EA4)을 포함하는 비투과 영역(NTA)에만 구비되고, 투과율 향상을 위하여 투과 영역(TA)에 구비되지 않을 수도 있다.
이러한 제2 전극(140)은 서브 화소(SP1, SP2, SP3, SP4)들에 공통적으로 형성되어 동일한 전압을 인가하는 공통층일 수 있다. 제2 전극(140)은 광을 투과시킬 수 있는 전도성 물질로 이루어질 수 있다. 일 예로, 제2 전극(140)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(140)은 캐소드 전극일 수 있다.
발광소자들 상에는 봉지막(150)이 구비될 수 있다. 봉지막(150)은 제2 전극(140) 상에서 제2 전극(140)을 덮도록 형성될 수 있다. 봉지막(150)은 유기 발광층(130)과 제2 전극(140)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위하여, 봉지막(150)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
한편, 도 5에 도시하고 있지 않지만, 제2 전극(140)과 봉지막(150) 사이에 캡핑층(Capping Layer)이 추가로 형성될 수도 있다.
봉지막(150) 상에는 컬러필터(CF)가 구비될 수 있다. 컬러필터(CF)는 제1 기판(111)과 마주보는 제2 기판(112)의 일면 상에 구비될 수 있다. 이러한 경우, 봉지막(150)이 구비된 제1 기판(111)과 컬러필터(CF)가 구비된 제2 기판(112)은 별도의 접착층(160)에 의하여 합착될 수 있다. 이때, 접착층(160)은 투명한 접착 레진층(optically clear resin layer, OCR) 또는 투명한 접착 레진 필름(optically clear adhesive film, OCA)일 수 있다.
컬러필터(CF)는 서브 화소들(SP1, SP2, SP3, SP4) 별로 패턴 형성될 수 있다. 구체적으로, 컬러필터(CF)는 제1 컬러필터, 제2 컬러필터 및 제3 컬러필터를 포함할 수 있다. 제1 컬러필터는 제1 서브 화소(SP1)의 발광 영역(EA1)에 대응되도록 배치될 수 있으며, 적색 광을 투과시키는 적색 컬러필터일 수 있다. 제2 컬러필터는 제2 서브 화소(SP2)의 발광 영역(EA2)에 대응되도록 배치될 수 있으며, 녹색 광을 투과시키는 녹색 컬러필터일 수 있다. 제3 컬러필터는 제3 서브 화소(SP3)의 발광 영역(EA3)에 대응되도록 배치될 수 있으며, 청색 광을 투과시키는 청색 컬러필터일 수 있다. 일 실시예에 있어서, 컬러필터(CF)는 제4 컬러필터를 더 포함할 수 있다. 제4 컬러필터는 제4 서브 화소(SP4)의 발광 영역(EA4)에 대응되도록 배치될 수 있으며, 백색 광을 투과시키는 백색 컬러필터일 수 있다. 백색 컬러필터는 백색 광을 투과시키는 투명한 유기 물질로 이루어질 수 있다.
컬러필터들(CF) 사이에는 블랙 매트릭스(BM)가 구비될 수 있다. 블랙 매트릭스(BM)는 서브 화소들(SP1, SP2, SP3, SP4) 사이에 구비되어, 인접한 서브 화소들(SP1, SP2, SP3, SP4) 간에 혼색이 발생하는 것을 방지할 수 있다.
한편, 블랙 매트릭스(BM)는 컬러필터(CF)와 투과 영역(TA) 사이에 구비될 수도 있다. 블랙 매트릭스(BM)는 투과 영역(TA)과 복수의 서브 화소들(SP1, SP2, SP3, SP4) 사이에 구비되어, 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각에서 발광된 광이 투과 영역(TA)으로 진행되는 것을 방지할 수 있다.
이러한 블랙 매트릭스(BM)는 광을 흡수하는 물질, 예컨대, 가시광선 파장대의 광을 모두 흡수하는 블랙 염료(black dye)를 포함할 수 있다.
상술한 바와 같이 구성된 표시 패널(110)은 제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)들 사이에 제1 언더컷 구조(UC1) 및 제2 언더컷 구조(UC2)가 구비되는 것을 특징으로 한다.
제1 언더컷 구조(UC1)는 제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)들 사이에 구비될 수 있다. 일 예로, 제1 언더컷 구조(UC1)는 제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)들 각각에 구비된 제1 전극(120)들 사이에 형성될 수 있다. 또한, 제1 언더컷 구조(UC1)는 제1 내지 제4 발광 영역(EA1, EA2, EA3, EA4)들 사이에 구비될 수 있다. 일 예로, 제1 언더컷 구조(UC1)는 제1 내지 제4 발광 영역(EA1, EA2, EA3, EA4)들 가운데에 배치될 수 있다.
제1 언더컷 구조(UC1)는 제1 내지 제4 발광 영역(EA1, EA2, EA3, EA4)들 사이에서 공통 전원 라인(VSSL)의 적어도 일부를 노출시킬 수 있다. 구체적으로, 제1 언더컷 구조(UC1)는 금속 패턴(123) 및 제1 전극(120)과 기판(111) 사이에 구비된 적어도 하나의 절연막을 포함할 수 있다.
일 예로, 제1 언더컷 구조(UC1)는 패시베이션막(PAS) 및 패시베이션막(PAS) 상에 구비된 금속 패턴(123)을 포함할 수 있다. 패시베이션막(PAS)은 공통 전원 라인(VSSL) 상에 구비되며, 공통 전원 라인(VSSL)의 적어도 일부를 노출시키는 제1 패시베이션막 개구부(POA1)가 구비될 수 있다. 또한, 평탄화막(PLN)은 패시베이션막(PAS) 상에 구비되며, 제1 패시베이션막 개구부(POA1)가 노출될 수 있도록 제1 패시베이션막 개구부(POA1) 보다 넓은 면적을 가진 제1 평탄화막 개구부(PLOA1)가 구비될 수 있다.
금속 패턴(123)은 제1 전극(120)과 동일한 층에 구비되며, 제1 전극(120)과 이격 배치될 수 있다. 금속 패턴(123)은 패시베이션막(PAS) 및 평탄화막(PLN) 상에 구비될 수 있다. 이때, 금속 패턴(123)은 패시베이션막(PAS)의 제1 패시베이션막 개구부(POA1)의 적어도 일부가 가려지도록 구비될 수 있다. 금속 패턴(123)은 패시베이션막(PAS) 상에서 제1 패시베이션막 개구부(POA1)로 돌출되어, 제1 패시베이션막 개구부(POA1)와 적어도 일부가 중첩될 수 있다. 이에 따라, 금속 패턴(123) 및 패시베이션막(PAS)으로 이루어진 제1 언더컷 구조(UC1)가 형성될 수 있다.
이러한 제1 언더컷 구조(UC1)는 제1 패시베이션막 개구부(POA1)의 적어도 일측에 구비될 수 있다. 예컨대, 제1 언더컷 구조(UC1)은 도 4 및 도 5에 도시된 바와 같이 제1 패시베이션막 개구부(POA1)의 일측에 형성될 수 있으나, 반드시 이에 한정되지는 않는다. 제1 언더컷 구조(UC1)는 제1 패시베이션막 개구부(POA1)의 복수의 측들에 형성될 수도 있다.
한편, 뱅크(BK)는 금속 패턴(123) 상에 구비되며, 공통 전원 라인(VSSL)이 노출될 수 있도록 제1 패시베이션막 개구부(POA1) 보다 넓은 면적을 가진 제1 뱅크 개구부(BOA1)가 구비될 수 있다.
유기 발광층(130) 및 제2 전극(140)은 제1 언더컷 구조(UC1)에 의하여 연결이 끊어질 수 있다. 유기 발광층(130)은 제1 언더컷 구조(UC1)의 금속 패턴(123)의 끝단에서 연결이 끊어질 수 있다. 그리고, 유기 발광층(130)은 제1 언더컷 구조(UC1)에 의하여 노출된 공통 전원 라인(VSSL) 상에 증착될 수 있다. 이때, 유기 발광층(130)은 제1 언더컷 구조(UC1)에 의하여 노출된 공통 전원 라인(VSSL)의 전부를 덮지 않고, 일부에만 증착될 수 있다. 이에, 공통 전원 라인(VSSL)은 적어도 일부, 예컨대, 제1 언더컷 구조(VSSL)의 금속 패턴(123) 아래에 구비된 영역이 여전히 노출될 수 있다.
유기 발광층(130) 상에 증착되는 제2 전극(140) 역시 제1 언더컷 구조(UC1)의 금속 패턴(123)의 끝단에서 연결이 끊어질 수 있다. 그리고, 제2 전극(140)은 제1 언더컷 구조(UC1)에 의하여 노출된 공통 전원 라인(VSSL) 상에 증착될 수 있다. 제2 전극(140)은 스텝 커버리지(Step Coverage)가 좋으므로, 발광층(130) 보다 넓은 면적으로 증착될 수 있다. 이에, 제2 전극(140)은 유기 발광층(130)에 의하여 덮이지 않고 여전히 노출되어 있는 공통 전원 라인(VSSL) 상에 증착될 수 있다. 결과적으로, 공통 전원 라인(VSSL)은 제1 언더컷 구조(UC1)에 의하여 노출된 영역 내에 제2 전극(140)과 접하는 컨택 영역(CA)이 구비되고, 컨택 영역(CA)에서 제2 전극(140)에 제2 전원을 공급할 수 있다.
앞서 설명한 바와 같이 본 발명의 일 실시예에 따른 표시 패널(110)은 제1 언더컷 구조(UC1)를 이용하여 제2 전극(140)을 공통 전원 라인(VSSL)에 접속시킬 수 있다. 그러나, 제2 전극(140) 상에 구비된 봉지막(150)은 도 5에 도시된 바와 같이 제1 언더컷 구조(UC1)의 단차로 인하여 제1 언더컷 구조(UC1)에서 두께가 얇게 형성될 수 있다. 이에, 봉지막(150)은 제1 언더컷 구조(UC1)와 중첩되는 영역에서 봉지 성능이 떨어지고, 외부의 수분이나 산소가 침투될 가능성이 높아진다. 특히, 제1 언더컷 구조(UC1)의 금속 패턴(123)의 끝단 상에 구비된 유기 발광층(130)을 통해 외부의 수분이나 산소가 침투되기 용이할 수 있다. 이러한 경우, 침투된 수분이나 산소는 유기 발광층(130)을 따라 발광 영역(EA)에 구비된 유기 발광층(130)까지 전달될 수 있다. 이에 따라, 발광 소자가 쉽게 열화될 수 있다.
본 발명의 일 실시예에 따른 표시 패널(110)은 제2 전극(140)이 제1 언더컷 구조(UC1)의 금속 패턴(123)의 끝단에서 유기 발광층(130)을 덮으면서, 금속 패턴(123)의 측부에 접촉되도록 형성될 수 있다. 이에 따라, 수분에 취약한 유기 발광층(130)으로 외부의 수분이나 산소가 침투되는 것을 방지할 수 있다.
더 나아가, 본 발명의 일 실시예에 따른 표시 패널(110)은 제1 언더컷 구조(UC1)와 중첩되는 영역에서 침투된 수분이나 산소가 발광 소자까지 전달되는 것을 차단하기 위하여 제2 언더컷 구조(UC2)를 구비하는 것을 특징으로 한다.
제2 언더컷 구조(UC2)는 제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)들, 구체적으로, 제1 내지 제4 발광 영역(EA1, EA2, EA3, EA4)들 각각과 제1 언더컷 구조(UC1) 사이에 구비될 수 있다. 제2 언더컷 구조(UC2)는 복수 개가 구비될 수 있다. 일 예로, 제1 발광 영역(EA1)과 제1 언더컷 구조(UC1) 사이에 하나의 제2 언더컷 구조(UC2)가 구비되고, 제2 발광 영역(EA2)과 제1 언더컷 구조(UC1) 사이에 다른 하나의 제2 언더컷 구조(UC2)가 구비될 수 있다. 제3 발광 영역(EA3)과 제1 언더컷 구조(UC1) 사이에 또 다른 하나의 제2 언더컷 구조(UC2)가 구비되고, 제4 발광 영역(EA4)과 제1 언더컷 구조(UC1) 사이에 또 다른 하나의 제2 언더컷 구조(UC2)가 구비될 수 있다.
본 발명의 일 실시예에 따른 표시 패널(110)은 제2 언더컷 구조(UC2)가 제1 전극(120) 내에 형성될 수 있으며, 제1 전극(120)과 적어도 일부가 중첩될 수 있다. 본 발명의 일 실시예에 따른 표시 패널(110)은 제2 언더컷 구조(UC2)를 형성하기 위하여, 제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)들 각각에 구비된 제1 전극(120)에 제1 개구부(AOA)를 형성할 수 있다.
구체적으로, 제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)들 각각에 구비된 제1 전극(120)은 도 5에 도시된 바와 같이 제1 개구부(AOA), 제1 전극 패턴(121) 및 제2 전극 패턴(122)을 포함할 수 있다.
제1 전극(120)은 가장자리 영역에 제1 개구부(AOA)가 구비될 수 있다. 일 예로, 제1 전극(120)은 공통 전원 라인(VSSL)의 컨택 영역(CA)과 인접한 가장자리 영역에 제1 개구부(AOA)가 구비될 수 있다. 제1 전극(120)은 복수의 측들을 포함할 수 있다. 제1 전극(120)은 복수의 측들 중 공통 전원 라인(VSSL)의 컨택 영역(CA)과 인접한 적어도 일측의 가장자리 영역에 제1 개구부(AOA)가 구비될 수 있다. 그리고, 제1 전극(120)은 제1 개구부(AOA)가 적어도 일측의 가장자리 영역을 따라 소정의 길이만큼 연장될 수 있다. 일 예로, 제1 개구부(AOA)는 가장자리 영역을 따라 라인 형태로 구비될 수 있다.
제1 전극 패턴(121)은 제1 개구부(AOA)의 제1 측에 배치되고, 유기 발광층(130)에서 광이 방출되는 발광 영역(EA)과 중첩될 수 있다. 제1 전극 패턴(121)은 컨택홀(ACH)를 통해 구동 트랜지스터(TR)의 소스 전극(SE) 또는 드레인 전극(DE)과 연결될 수 있다. 제1 전극 패턴(121)은 끝단이 뱅크(BK)에 의하여 덮일 수 있다.
제2 전극 패턴(122)은 제1 개구부(AOA)의 제1 측과 마주보는 제2 측에 배치되고, 유기 발광층(130)에서 광이 방출되지 않는 비발광 영역(NEA)과 중첩될 수 있다. 제2 전극 패턴(122)은 제1 개구부(AOA)를 사이에 두고 제1 전극 패턴(121)과 이격되나, 도 4에 도시된 바와 같이 일단 및 타단에서 제1 전극 패턴(121)과 연결될 수 있다. 이에, 제2 전극 패턴(122)은 제1 전극 패턴(121)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 표시 패널(110)은 제1 전극(120)의 제2 전극 패턴(122)을 이용하여 제2 언더컷 구조(UC2)를 형성하고, 유기 발광층(130) 및 제2 전극(140)이 제2 언더컷 구조(UC2)에 의하여 연결이 끊어질 수 있다.
구체적으로, 제2 언더컷 구조(UC2)는 제1 전극(120)의 제2 전극 패턴(122) 및 제1 전극(120)과 기판(111) 사이에 구비된 적어도 하나의 절연막을 포함할 수 있다.
일 예로, 제2 언더컷 구조(UC2)는 패시베이션막(PAS) 및 패시베이션막(PAS) 상에 구비된 제2 전극 패턴(122)을 포함할 수 있다. 패시베이션막(PAS)은 제1 전극(120)의 제1 개구부(AOA)와 적어도 일부가 중첩되는 제2 패시베이션막 개구부(POA2)가 구비될 수 있다. 또한, 평탄화막(PLN)은 패시베이션막(PAS) 상에 구비되며, 제2 패시베이션막 개구부(POA2)가 노출될 수 있도록 제2 패시베이션막 개구부(POA2) 보다 넓은 면적을 가진 제2 평탄화막 개구부(PLOA2)가 구비될 수 있다.
제2 전극 패턴(122)은 패시베이션막(PAS) 및 평탄화막(PLN) 상에 구비될 수 있다. 이때, 제2 전극 패턴(122)은 패시베이션막(PAS) 상에서 제2 패시베이션막 개구부(POA2)의 적어도 일부가 가려지도록 구비될 수 있다. 즉, 제2 전극 패턴(122)은 패시베이션막(PAS) 상에서 제2 패시베이션막 개구부(POA2)로 돌출되어, 제2 패시베이션막 개구부(POA2)와 적어도 일부가 중첩될 수 있다. 이에 따라, 제2 전극 패턴(122) 및 패시베이션막(PAS)으로 이루어진 제2 언더컷 구조(UC2)가 형성될 수 있다.
한편, 뱅크(BK)는 제2 전극 패턴(122) 상에 구비되며, 제2 패시베이션막 개구부(POA2)가 노출될 수 있도록 제2 패시베이션막 개구부(POA2) 보다 넓은 면적을 가진 제2 뱅크 개구부(BOA2)가 구비될 수 있다. 이때, 뱅크(BK)는 제1 전극 패턴(121)의 가장자리 및 제2 전극 패턴(122)의 적어도 일부 상에 구비될 수 있다.
유기 발광층(130) 및 제2 전극(140)은 제2 언더컷 구조(UC2)에 의하여 연결이 끊어질 수 있다. 유기 발광층(130)은 제2 언더컷 구조(UC2)의 제2 전극 패턴(122)의 끝단에서 연결이 끊어질 수 있다. 이에, 제1 전극 패턴(121) 상에 구비된 유기 발광층(130)은 제2 전극 패턴(122) 상에 구비된 유기 발광층(130)과 이격될 수 있다.
또한, 유기 발광층(130) 상에 증착되는 제2 전극(140) 역시 제2 언더컷 구조(UC2)의 제2 전극 패턴(122)의 끝단에서 연결이 끊어질 수 있다. 이에, 제1 전극 패턴(121) 상에 구비된 제2 전극(140)은 제2 전극 패턴(122) 상에 구비된 제2 전극(140)과 이격될 수 있다.
결과적으로, 제2 언더컷 구조(UC2)는 제1 내지 제4 발광 영역(EA1, EA2, EA3, EA4)들 각각과 제1 언더컷 구조(UC1) 사이에서 유기 발광층(130) 및 제2 전극(140)의 연결을 끊어줄 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 표시 패널(110)은 제1 언더컷 구조(UC1)와 중첩되는 영역에서 침투된 수분이나 산소가 발광 소자까지 전달되는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 패널(110)은 제2 전극(140)과 공통 전원 라인(VSSL)이 컨택하는 영역이 투과 영역으로 돌출되지 않고 복수의 서브 화소(SP1, SP2, SP3, SP4)들 사이에 배치됨으로써, 개구율을 확보할 수 있고, 투과 영역의 광 투과율을 증가시킬 수 있다.
도 4 및 도 5에서는 제1 언더컷 구조(UC1) 및 제2 언더컷 구조(UC2)가 발광 소자의 제1 전극(120)과 동일 층에 구비된 금속 패턴(122, 123)을 이용하여 형성되는 것으로 설명하고 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 따른 표시 패널(110)은 제1 전극(120)과 기판(111) 사이에 구비된 복수의 절연막들을 이용하여 제1 언더컷 구조(UC1) 및 제2 언더컷 구조(UC2)를 형성할 수 있다. 이하에서는 도 6 및 도 7을 참조하여 구체적으로 설명하도록 한다.
도 6은 도 3에 도시된 화소에 구비된 제1 언더컷 구조 및 제2 언더컷 구조의 다른 예를 보여주는 도면이고, 도 7는 도 6의 II-II'의 일 예를 보여주는 단면도이다. 도 8은 도 6의 변형된 예를 보여주는 도면이고, 도 9는 도 8의 III-III'의 일 예를 보여주는 단면도이다.
도 6 및 도 7을 참조하면, 제1 언더컷 구조(UC1)는 제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)들 사이에 구비될 수 있다. 일 예로, 제1 언더컷 구조(UC1)는 제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)들 각각에 구비된 제1 전극(120)들 사이에 형성될 수 있다. 또한, 제1 언더컷 구조(UC1)는 제1 내지 제4 발광 영역(EA1, EA2, EA3, EA4)들 사이에 구비될 수 있다. 일 예로, 제1 언더컷 구조(UC1)는 제1 내지 제4 발광 영역(EA1, EA2, EA3, EA4)들 가운데에 배치될 수 있다.
제1 언더컷 구조(UC1)는 제1 내지 제4 발광 영역(EA1, EA2, EA3, EA4)들 사이에서 공통 전원 라인(VSSL)의 적어도 일부를 노출시킬 수 있다. 구체적으로, 제1 언더컷 구조(UC1)는 제1 전극(120)과 기판(111) 사이에 구비된 복수의 절연막들을 포함할 수 있다.
일 예로, 제1 언더컷 구조(UC1)는 패시베이션막(PAS) 및 패시베이션막(PAS)과 제1 전극(120) 사이에 구비된 평탄화막(PLN)을 포함할 수 있다. 패시베이션막(PAS)은 공통 전원 라인(VSSL) 상에 구비되며, 공통 전원 라인(VSSL)의 적어도 일부를 노출시키는 제1 패시베이션막 개구부(POA1)가 구비될 수 있다. 또한, 평탄화막(PLN)은 패시베이션막(PAS) 상에 구비되며, 제1 패시베이션막 개구부(POA1)의 적어도 일부와 중첩되는 제1 평탄화막 개구부(PLOA1)가 형성될 수 있다.
평탄화막(PLN)은 도 7에 도시된 바와 같이 패시베이션막(PAS) 상에서 제1 패시베이션막 개구부(POA1)로 돌출되어, 제1 패시베이션막 개구부(POA1)와 적어도 일부가 중첩될 수 있다. 이에 따라, 제1 패시베이션막 개구부(POA1)가 평탄화막(PLN)에 의하여 적어도 일부가 가려지면서, 평탄화막(PLN) 및 패시베이션막(PAS)으로 이루어진 제1 언더컷 구조(UC1)가 형성될 수 있다.
이러한 제1 언더컷 구조(UC1)는 제1 패시베이션막 개구부(POA1)의 적어도 일측에 구비될 수 있다. 예컨대, 제1 언더컷 구조(UC1)은 도 6 및 도 7에 도시된 바와 같이 제1 패시베이션막 개구부(POA1)의 4개의 측들에 형성될 수 있다. 이러한 경우, 제1 패시베이션막 개구부(POA1) 및 제1 평탄화막 개구부(PLOA1) 각각은 사각 형상을 만드는 4개의 바깥쪽 측들 및 4개의 바깥쪽 측들 안쪽에 배치된 4개의 안쪽 측들로 이루어진 사각 띠 형상을 가질 수 있다. 제1 언더컷 구조(UC1)는 사각 띠 형상을 가진 제1 패시베이션막 개구부(POA1)의 4개의 안쪽 측들에 형성될 수 있다.
구체적으로, 패시베이션막(PAS)은 공통 전원 라인(VSSL) 상에서 제1 패시베이션막 개구부(POA1)로 둘러싸인 아일랜드 패턴(IPAS)으로 형성될 수 있다. 그리고, 평탄화막(PLN)은 패시베이션막(PAS)의 아일랜드 패턴(IPAS) 상에서 제1 평탄화막 개구부(PLOA1)로 둘러싸인 아일랜드 패턴(IPLN)으로 형성될 수 있다. 제1 언더컷 구조(UC1)를 형성하기 위하여, 평탄화막(PLN)의 아일랜드 패턴(IPLN)은 패시베이션막(PAS)의 아일랜드 패턴(IPAS) 보다 넓은 면적을 가지도록 형성될 수 있다.
도 6 및 도 7에서는 제1 언더컷 구조(UC1)가 제1 패시베이션막 개구부(POA1)의 4개의 측들에 형성되는 것으로 설명하고 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 제1 언더컷 구조(UC1)는 도 8 및 도 9에 도시된 바와 같이 제1 패시베이션막 개구부(POA1)의 2개의 측들에 형성될 수 있다. 이러한 경우, 제1 패시베이션막 개구부(POA1) 및 제1 평탄화막 개구부(PLOA1) 각각은 사각 형상을 가질 수 있다. 제1 언더컷 구조(UC1)는 제1 패시베이션막 개구부(POA1)의 제1 측 및 제1 측과 마주보는 제2측에 형성될 수 있다.
구체적으로, 평탄화막(PLN)은 제1 패시베이션막 개구부(POA1)의 제1 측의 적어도 일부가 가려지도록 형성되고, 제1 패시베이션막 개구부(POA1)의 제2 측의 적어도 일부가 가려지도록 형성될 수 있다.
한편, 제1 평탄화막 개구부(PLOA1)는 제1 패시베이션막 개구부(POA1)와 적어도 일부가 중첩될 수 있으며, 제1 패시베이션막 개구부(POA1)와 중첩되는 영역에서 공통 전원 라인(VSSL)의 일부를 노출시킬 수 있다.
한편, 뱅크(BK)는 평탄화막(PLN) 상에 구비되며, 공통 전원 라인(VSSL)이 노출될 수 있도록 제1 패시베이션막 개구부(POA1) 보다 넓은 면적을 가진 제1 뱅크 개구부(BOA1)가 구비될 수 있다.
유기 발광층(130) 및 제2 전극(140)은 제1 언더컷 구조(UC1)에 의하여 연결이 끊어질 수 있다. 유기 발광층(130)은 제1 언더컷 구조(UC1)의 평탄화막(PLN)의 끝단에서 연결이 끊어질 수 있다. 그리고, 유기 발광층(130)은 제1 언더컷 구조(UC1)에 의하여 노출된 공통 전원 라인(VSSL) 상에 증착될 수 있다. 이때, 유기 발광층(130)은 제1 언더컷 구조(UC1)에 의하여 노출된 공통 전원 라인(VSSL)의 전부를 덮지 않고, 일부에만 증착될 수 있다. 이에, 공통 전원 라인(VSSL)은 적어도 일부, 예컨대, 제1 언더컷 구조(VSSL)의 평탄화막(PLN) 아래에 구비된 영역이 여전히 노출될 수 있다.
유기 발광층(130) 상에 증착되는 제2 전극(140) 역시 제1 언더컷 구조(UC1)의 평탄화막(PLN)의 끝단에서 연결이 끊어질 수 있다. 그리고, 제2 전극(140)은 제1 언더컷 구조(UC1)에 의하여 노출된 공통 전원 라인(VSSL) 상에 증착될 수 있다. 제2 전극(140)은 스텝 커버리지(Step Coverage)가 좋으므로, 발광층(130) 보다 넓은 면적으로 증착될 수 있다. 이에, 제2 전극(140)은 유기 발광층(130)에 의하여 덮이지 않고 여전히 노출되어 있는 공통 전원 라인(VSSL) 상에 증착될 수 있다. 결과적으로, 공통 전원 라인(VSSL)은 제1 언더컷 구조(UC1)에 의하여 노출된 영역 내에 제2 전극(140)과 접하는 컨택 영역(CA)이 구비되고, 컨택 영역(CA)에서 제2 전극(140)에 제2 전원을 공급할 수 있다.
앞서 설명한 바와 같이 본 발명의 다른 실시예에 따른 표시 패널(110)은 제1 언더컷 구조(UC1)를 이용하여 제2 전극(140)을 공통 전원 라인(VSSL)에 접속시킬 수 있다. 그러나, 제2 전극(140) 상에 구비된 봉지막(150)은 도 7 및 도 9에 도시된 바와 같이 제1 언더컷 구조(UC1)의 단차로 인하여 제1 언더컷 구조(UC1)에서 두께가 얇게 형성될 수 있다. 이에, 봉지막(150)은 제1 언더컷 구조(UC1)와 중첩되는 영역에서 봉지 성능이 떨어지고, 외부의 수분이나 산소가 침투될 가능성이 높아질 수 있다. 특히, 제1 언더컷 구조(UC1)의 평탄화막(PLN)의 끝단 상에 구비된 유기 발광층(130)을 통해 외부의 수분이나 산소가 침투되기 용이할 수 있다. 이러한 경우, 침투된 수분이나 산소는 유기 발광층(130)을 따라 발광 영역(EA)에 구비된 유기 발광층(130)까지 전달될 수 있다. 이에 따라, 발광 소자가 쉽게 열화될 수 있다.
본 발명의 다른 실시예에 따른 표시 패널(110)은 제2 전극(140)이 제1 언더컷 구조(UC1)의 평탄화막(PLN)의 끝단에서 유기 발광층(130)을 덮으면서, 평탄화막(PLN)의 측부에 접촉되도록 형성될 수 있다. 이에 따라, 수분에 취약한 유기 발광층(130)으로 외부의 수분이나 산소가 침투되는 것을 방지할 수 있다.
더 나아가, 본 발명의 다른 실시예에 따른 표시 패널(110)은 제1 언더컷 구조(UC1)와 중첩되는 영역에서 침투된 수분이나 산소가 발광 소자까지 전달되는 것을 차단하기 위하여 제2 언더컷 구조(UC2)를 구비하는 것을 특징으로 한다.
제2 언더컷 구조(UC2)는 제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)들, 구체적으로, 제1 내지 제4 발광 영역(EA1, EA2, EA3, EA4)들 각각과 제1 언더컷 구조(UC1) 사이에 구비될 수 있다. 제2 언더컷 구조(UC2)는 복수 개가 구비될 수 있다. 일 예로, 제1 발광 영역(EA1)과 제1 언더컷 구조(UC1) 사이에 하나의 제2 언더컷 구조(UC2)가 구비되고, 제2 발광 영역(EA2)과 제1 언더컷 구조(UC1) 사이에 다른 하나의 제2 언더컷 구조(UC2)가 구비될 수 있다. 제3 발광 영역(EA3)과 제1 언더컷 구조(UC1) 사이에 또 다른 하나의 제2 언더컷 구조(UC2)가 구비되고, 제4 발광 영역(EA4)과 제1 언더컷 구조(UC1) 사이에 또 다른 하나의 제2 언더컷 구조(UC2)가 구비될 수 있다.
본 발명의 다른 실시예에 따른 표시 패널(110)은 제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)들 각각에 구비된 제1 전극(120)들 사이에 구비될 수 있다. 즉, 본 발명의 다른 실시예에 따른 표시 패널(110)은 제2 언더컷 구조(UC2)가 제1 전극(120) 밖에 형성될 수 있다.
구체적으로, 제2 언더컷 구조(UC2)는 제1 전극(120)의 외측에 구비될 수 있다. 일 예로, 제2 언더컷 구조(UC2)는 제1 전극(120)의 측들 중 공통 전원 라인(VSSL)의 컨택 영역(CA)과 인접한 적어도 하나의 측 바깥쪽에 구비될 수 있다. 그리고, 제2 언더컷 구조(UC2)는 제1 전극(120)의 적어도 하나의 측 바깥쪽에서 제1 전극(120)의 가장자리를 따라 소정의 길이만큼 연장될 수 있다. 일 예로, 제2 언더컷 구조(UC2)는 제1 전극(120)의 가장자리를 따라 라인 또는 띠 형태로 구비될 수 있다.
본 발명의 다른 실시예에 따른 표시 패널(110)은 제2 언더컷 구조(UC2)를 형성하기 위하여, 제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)들 각각에 구비된 제1 전극(120)들과 제1 언더컷 구조(UC1) 사이에 제2 패시베이션막 개구부(POA2) 및 제2 평탄화막 개구부(PLOA2)를 형성할 수 있다.
구체적으로, 제2 언더컷 구조(UC2)는 제1 전극(120)과 기판(111) 사이에 구비된 복수의 절연막들을 포함할 수 있다.
일 예로, 제2 언더컷 구조(UC2)는 패시베이션막(PAS) 및 패시베이션막(PAS)과 제1 전극(120) 사이에 구비된 평탄화막(PLN)을 포함할 수 있다. 패시베이션막(PAS)은 제1 전극(120)의 가장자리를 따라 라인 또는 띠 형태를 가진 제2 패시베이션막 개구부(POA2)가 구비될 수 있다. 또한, 평탄화막(PLN)은 패시베이션막(PAS) 상에 구비되며, 제2 패시베이션막 개구부(POA2)의 적어도 일부와 중첩되는 제2 평탄화막 개구부(PLOA2)가 형성될 수 있다.
평탄화막(PLN)은 도 7에 도시된 바와 같이 패시베이션막(PAS) 상에서 제2 패시베이션막 개구부(POA2)로 돌출되어, 제2 패시베이션막 개구부(POA2)와 적어도 일부가 중첩될 수 있다. 이에 따라, 제2 패시베이션막 개구부(POA2)가 평탄화막(PLN)에 의하여 적어도 일부가 가려지면서, 평탄화막(PLN) 및 패시베이션막(PAS)으로 이루어진 제2 언더컷 구조(UC2)가 형성될 수 있다.
한편, 뱅크(BK)는 평탄화막(PLN) 상에 구비되며, 제2 패시베이션막 개구부(POA2) 및 제2 평탄화막 개구부(PLOA2)의 적어도 일부가 노출될 수 있도록 제2 패시베이션막 개구부(POA2) 및 제2 평탄화막 개구부(PLOA2) 보다 넓은 면적을 가진 제2 뱅크 개구부(BOA2)가 구비될 수 있다.
유기 발광층(130) 및 제2 전극(140)은 제2 언더컷 구조(UC2)에 의하여 연결이 끊어질 수 있다. 유기 발광층(130)은 제2 언더컷 구조(UC2)의 평탄화막(PLN)의 끝단에서 연결이 끊어질 수 있다. 또한, 유기 발광층(130) 상에 증착되는 제2 전극(140) 역시 제2 언더컷 구조(UC2)의 평탄화막(PLN)의 끝단에서 연결이 끊어질 수 있다.
결과적으로, 제2 언더컷 구조(UC2)는 제1 내지 제4 발광 영역(EA1, EA2, EA3, EA4)들 각각과 제1 언더컷 구조(UC1) 사이에서 유기 발광층(130) 및 제2 전극(140)의 연결을 끊어줄 수 있다. 이를 통해, 본 발명의 다른 실시예에 따른 표시 패널(110)은 제1 언더컷 구조(UC1)와 중첩되는 영역에서 침투된 수분이나 산소가 발광 소자까지 전달되는 것을 방지할 수 있다.
또한, 본 발명의 다른 실시예에 따른 표시 패널(110)은 제2 전극(140)과 공통 전원 라인(VSSL)이 컨택하는 영역이 투과 영역으로 돌출되지 않고 복수의 서브 화소(SP1, SP2, SP3, SP4)들 사이에 배치됨으로써, 개구율을 확보할 수 있고, 투과 영역의 광 투과율을 증가시킬 수 있다.
또한, 본 발명의 다른 실시예에 따른 표시 패널(110)은 제2 전극(140)과 공통 전원 라인(VSSL)이 컨택하는 영역이 투과 영역으로 돌출되지 않고 복수의 서브 화소(SP1, SP2, SP3, SP4)들 사이에 배치됨으로써, 개구율을 확보할 수 있고, 투과 영역의 광 투과율을 증가시킬 수 있다.
본 발명의 다른 실시예에 따른 표시 패널(110)은 금속 패턴이 아닌 절연막들만을 이용하여 제1 및 제2 언더컷 구조(UC1, UC2)를 형성할 수 있다. 금속 패턴은 금속의 성질에 따라 금속 패턴들 간의 최소 이격 거리가 달라질 수 있다. 예컨대, 광효율을 향상시키기 위하여, 제1 전극(120)을 반사율이 높은 Ag를 포함하는 금속 물질로 형성할 수 있다. 그러나, Ag는 금속 패턴들 간의 최소 이격 거리가 14um 이상이 되어야 하므로, 14um 보다 작은 미세 패턴이 어렵다. 이러한 이유로, Ag로 이루어진 제1 전극(120)은 도 5 및 도 6에 도시된 바와 같이 내부에 제1 개구부(AOA)를 형성하는 것이 어려울 수 있다.
또한, 금속 패턴을 이용하여 제1 및 제2 언더컷 구조(UC1, UC2)를 형성하는 경우, 금속 패턴의 두께가 두꺼워지면 무게로 인하여 금속 패턴의 끝단이 쳐질 수 있다. 이에, 금속 패턴과 동일한 층에 배치된 제1 전극(120)은 광 효율을 고려하여 두께를 결정함에 있어서 한계가 있을 수 있다. 또한, 금속 패턴은 제조 공정에서 끝단에서 아킹(arcing)이 발생하여 언더컷 터짐과 같은 문제가 발생할 수 있다.
본 발명의 다른 실시예에 따른 표시 패널(110)은 제1 전극(120)의 물질과 두께 상관없이 제1 및 제2 언더컷 구조(UC1, UC2)을 형성할 수 있으며, 제조 공정에서 아킹이 발생하지 않아 언더컷 구조가 안정적으로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 투명 표시 장치 110: 투명 표시 패널
111: 제1 기판 112: 제2 기판
120: 제1 전극 UC1: 제1 언더컷 구조
UC2: 제2 언더컷 구조 AOA: 제1 개구부
ACH: 컨택홀 BK: 뱅크
130: 유기 발광층 140: 제2 전극
150: 봉지막 CF: 컬러필터
205: 스캔 구동부 VSSL: 공통 전원 라인

Claims (30)

  1. 복수의 서브 화소들에 의하여 화상을 표시하는 표시 영역이 구비된 기판;
    상기 기판 상에서 상기 복수의 서브 화소들 각각에 구비된 복수의 제1 전극들;
    상기 복수의 제1 전극들 상에 구비된 발광층;
    상기 발광층 상에 구비된 제2 전극; 및
    상기 기판과 상기 제1 전극들 사이에 구비되고, 상기 제2 전극이 접속되는 컨택 영역을 포함하는 공통 전원 라인을 포함하고,
    상기 복수의 제1 전극들 각각은 상기 공통 전원 라인의 컨택 영역과 인접한 가장자리 영역에 제1 개구부가 구비된 표시 장치.
  2. 제1항에 있어서,
    상기 공통 전원 라인은 제1 언더컷 구조에 의하여 적어도 일부가 노출되고, 상기 노출된 영역 내에 상기 제2 전극과 접하는 컨택 영역이 구비되는 표시 장치.
  3. 제2항에 있어서,
    상기 기판과 상기 제1 전극 사이에 구비된 구동 트랜지스터; 및
    상기 구동 트랜지스터와 상기 제1 전극 사이에 구비된 패시베이션막을 더 포함하고,
    상기 패시베이션막은 상기 공통 전원 라인의 적어도 일부를 노출시키는 제1 패시베이션막 개구부가 형성되고,
    상기 제1 언더컷 구조는 상기 패시베이션막, 및 상기 패시베이션막 상에 구비되고 상기 패시베이션막의 제1 패시베이션막 개구부의 적어도 일부를 가리는 금속 패턴을 포함하는 표시 장치.
  4. 제1항에 있어서,
    상기 복수의 제1 전극들 각각은 복수의 측들을 포함하고, 상기 복수의 측들 중 상기 공통 전원 라인의 컨택 영역과 인접한 적어도 하나의 측의 가장자리 영역에 상기 제1 개구부가 구비된 표시 장치.
  5. 제1항에 있어서,
    상기 복수의 제1 전극들 각각은 상기 제1 개구부가 적어도 일측의 가장자리 영역을 따라 연장되는 표시 장치.
  6. 제1항에 있어서,
    상기 복수의 제1 전극들 각각은 상기 제1 개구부의 제1 측에 배치된 제1 전극 패턴, 및 상기 제1 개구부의 상기 제1 측과 마주보는 제2 측에 배치된 제2 전극 패턴을 포함하고,
    상기 제1 전극 패턴 상에 구비된 발광층은 상기 제2 전극 패턴 상에 구비된 발광층과 이격되는 표시 장치.
  7. 제6항에 있어서,
    상기 제1 전극 패턴 상에 구비된 제2 전극은 상기 제2 전극 패턴 상에 구비된 제2 전극과 이격되는 표시 장치.
  8. 제6항에 있어서,
    상기 제1 전극 패턴은 상기 발광층에서 광이 방출되는 발광 영역과 중첩되고, 상기 제2 전극 패턴은 비발광 영역과 중첩되는 표시 장치.
  9. 제6항에 있어서,
    상기 제1 전극 패턴과 상기 제2 전극 패턴은 전기적으로 연결되는 표시 장치.
  10. 제6항에 있어서,
    상기 제2 전극 패턴은 상기 기판과 상기 제1 전극 사이에 구비된 적어도 하나의 절연막과 제2 언더컷 구조를 형성하는 표시 장치.
  11. 제6항에 있어서,
    상기 기판과 상기 제1 전극 사이에 구비된 구동 트랜지스터; 및
    상기 구동 트랜지스터와 상기 제1 전극 사이에 구비된 패시베이션막을 더 포함하고,
    상기 패시베이션막은 상기 제1 전극의 제1 개구부와 적어도 일부가 중첩되는 제2 패시베이션막 개구부가 형성되고,
    상기 제2 전극 패턴은 상기 패시베이션막의 제2 패시베이션막 개구부의 적어도 일부를 가리면서 제2 언더컷 구조를 형성하는 표시 장치.
  12. 제11항에 있어서,
    상기 제1 전극 패턴은 컨택홀을 통해 상기 구동 트랜지스터와 연결되는 표시 장치.
  13. 제6항에 있어서,
    상기 제1 전극 패턴의 가장자리 및 상기 제2 전극 패턴 상에 구비된 뱅크를 더 포함하고,
    상기 뱅크는 상기 제1 개구부와 적어도 일부가 중첩되는 뱅크 개구부가 형성된 표시 장치.
  14. 투과 영역들 및 상기 투과 영역들 사이에 배치된 제1 내지 제4 발광 영역들이 구비된 기판;
    상기 제1 내지 제4 발광 영역들 각각에 구비되고, 제1 전극, 발광층 및 제2 전극을 포함하는 발광 소자;
    상기 기판 상에 구비되고, 상기 제2 전극에 전원을 공급하는 공통 전원 라인;
    상기 공통 전원 라인의 적어도 일부를 노출시키는 제1 언더컷 구조; 및
    상기 제1 내지 제4 발광 영역들 각각과 상기 제1 언더컷 구조 사이에 구비된 제2 언더컷 구조를 포함하고,
    상기 발광층 및 상기 제2 전극은 상기 제2 언더컷 구조에 의하여 연결이 끊어지는 표시 장치.
  15. 제14항에 있어서,
    상기 제1 언더컷 구조는 상기 제1 내지 제4 발광 영역들의 가운데에 배치되는 표시 장치.
  16. 제14항에 있어서,
    상기 제2 전극은 상기 제1 언더컷 구조에 의하여 노출된 공통 전원 라인에 접속하는 표시 장치.
  17. 제14항에 있어서,
    상기 제1 언더컷 구조는 상기 제1 전극과 동일한 층에 구비된 금속 패턴 및 상기 제1 전극과 상기 기판 사이에 구비된 적어도 하나의 절연막을 포함하는 표시 장치.
  18. 제17항에 있어서,
    상기 기판과 상기 제1 전극 사이에 구비된 구동 트랜지스터; 및
    상기 구동 트랜지스터와 상기 제1 전극 사이에 구비된 패시베이션막을 더 포함하고,
    상기 패시베이션막은 상기 공통 전원 라인의 적어도 일부를 노출시키는 제1 패시베이션막 개구부가 형성되고,
    상기 제1 언더컷 구조는 상기 패시베이션막, 및 상기 패시베이션막 상에 구비되고 상기 패시베이션막의 제1 패시베이션막 개구부 방향으로 돌출되어 상기 제1 패시베이션막 개구부의 적어도 일부를 가리는 금속 패턴을 포함하는 표시 장치.
  19. 제18항에 있어서,
    상기 제2 전극은 상기 돌출된 금속 패턴의 측부에 접촉되는 표시장치.
  20. 제14항에 있어서,
    상기 제1 내지 제4 발광 영역들 각각에 구비된 제1 전극은 제1 개구부, 상기 제1 개구부의 제1 측에 배치된 제1 전극 패턴, 및 상기 제1 개구부의 상기 제1 측과 마주보는 제2 측에 배치된 제2 전극 패턴을 포함하는 표시 장치.
  21. 제20항에 있어서,
    상기 제1 전극 패턴은 상기 제1 내지 제4 발광 영역들 각각과 중첩되는 표시 장치.
  22. 제20항에 있어서,
    상기 제1 개구부는 상기 제1 내지 제4 발광 영역들 각각과 상기 제1 언더컷 구조 사이에 구비되는 표시 장치.
  23. 제20항에 있어서,
    상기 제2 언더컷 구조는 상기 기판과 상기 제1 전극 사이에 구비된 적어도 하나의 절연막 및 상기 제2 전극 패턴을 포함하는 표시 장치.
  24. 제23항에 있어서,
    상기 기판과 상기 제1 전극 사이에 구비된 구동 트랜지스터; 및
    상기 구동 트랜지스터와 상기 제1 전극 사이에 구비된 패시베이션막을 더 포함하고,
    상기 패시베이션막은 상기 제1 전극의 제1 개구부와 적어도 일부가 중첩되는 제2 패시베이션막 개구부가 형성되고,
    상기 제2 언더컷 구조는 상기 패시베이션막 및 상기 패시베이션막 상에 구비되고, 상기 패시베이션막의 제2 개구부의 적어도 일부를 가리는 상기 제2 전극 패턴을 포함하는 표시 장치.
  25. 제20항에 있어서,
    상기 제1 전극 패턴의 가장자리 및 상기 제2 전극 패턴 상에 구비된 뱅크를 더 포함하고,
    상기 뱅크는 상기 제1 개구부와 적어도 일부가 중첩되는 뱅크 개구부가 형성된 표시 장치.
  26. 제14항에 있어서,
    상기 제1 언더컷 구조는 상기 제1 전극과 상기 기판 사이에 구비된 복수의 절연막들을 포함하는 표시 장치.
  27. 제26항에 있어서,
    상기 기판과 상기 제1 전극 사이에 구비된 구동 트랜지스터;
    상기 구동 트랜지스터와 상기 제1 전극 사이에 구비된 패시베이션막; 및
    상기 패시베이션막과 상기 제1 전극 사이에 구비된 평탄화막을 더 포함하고,
    상기 패시베이션막은 상기 공통 전원 라인의 적어도 일부를 노출시키는 제1 패시베이션막 개구부가 형성되고, 상기 평탄화막은 상기 제1 패시베이션막 개구부의 적어도 일부가 중첩되는 제1 평탄화막 개구부가 형성되고,
    상기 제1 언더컷 구조는 상기 패시베이션막, 및 상기 패시베이션막 상에서 상기 패시베이션막의 제1 패시베이션막 개구부 방향으로 돌출되어 상기 제1 패시베이션막 개구부의 적어도 일부를 가리는 상기 평탄화막을 포함하는 표시 장치.
  28. 제14항에 있어서,
    상기 제2 언더컷 구조는 상기 제1 전극과 상기 기판 사이에 구비된 복수의 절연막들을 포함하는 표시 장치.
  29. 제28항에 있어서,
    상기 기판과 상기 제1 전극 사이에 구비된 구동 트랜지스터;
    상기 구동 트랜지스터와 상기 제1 전극 사이에 구비된 패시베이션막; 및
    상기 패시베이션막과 상기 제1 전극 사이에 구비된 평탄화막을 더 포함하고,
    상기 패시베이션막은 상기 제1 전극과 이격되도록 제2 패시베이션막 개구부가 형성되고, 상기 평탄화막은 상기 제2 패시베이션막 개구부의 적어도 일부가 중첩되는 제2 평탄화막 개구부가 형성되고,
    상기 제2 언더컷 구조는 상기 패시베이션막, 및 상기 패시베이션막 상에서 상기 패시베이션막의 제2 패시베이션막 개구부 방향으로 돌출되어 상기 제2 패시베이션막 개구부의 적어도 일부를 가리는 상기 평탄화막을 포함하는 표시 장치.
  30. 제29항에 있어서,
    상기 제2 패시베이션막 개구부 및 상기 제2 평탄화막 개구부는 상기 제1 전극의 적어도 일측의 가장자리를 따라 연장되는 표시 장치.
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