KR20220085419A - 투명 표시 장치 - Google Patents

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Abstract

본 발명은 리페어 라인에 의한 광 투과율 감소를 최소화시킬 수 있다. 본 발명의 일 실시예에 따른 투명 표시 장치는 제1 투과 영역의 제1 측을 따라 제1 방향으로 연장된 제1 리페어 라인, 제1 투과 영역과 인접하게 배치된 제2 투과 영역의 제2 측을 따라 제2 방향으로 연장된 제2 리페어 라인, 제1 투과 영역의 제1 측과 마주보는 제3 측을 따라 제1 방향으로 연장된 제3 리페어 라인, 및 제2 투과 영역의 제2 측과 마주보는 제4 측을 따라 제2 방향으로 연장된 제4 리페어 라인을 포함한다.

Description

투명 표시 장치{TRANSPARENT DISPLAY DEVICE}
본 발명은 투명 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마 표시장치(PDP, Plasma Display Panel), 퀀텀닷발광 표시장치 (QLED, Quantum dot Light Emitting Display), 유기발광 표시장치(OLED, Organic Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.
한편, 최근에는 사용자가 표시 장치를 투과해 반대편에 위치한 사물 또는 이미지를 볼 수 있는 투명 표시 장치에 대한 연구가 활발히 진행되고 있다.
투명 표시 장치는 화상이 표시되는 표시 영역과 비표시 영역을 포함하며, 표시 영역은 외부 광을 투과시킬 수 있는 투과 영역과 비투과 영역을 포함할 수 있다. 투명 표시 장치는 투과 영역을 통해서 표시 영역에서 높은 광 투과율을 가질 수 있다.
투명 표시 장치는 불량 서브 화소가 발생되면 리페어 라인을 이용하여 정상 동작하도록 하는 WDR(Weighted Data for Redundancy) 기술이 적용될 수 있다. 그러나, WDR 기술이 적용된 투명 표시 장치는 리페어 라인에 의하여 투과 영역의 면적이 감소할 수 있으며, 이로 인하여, 광 투과율이 저하될 수 있다.
본 발명은 리페어 라인에 의한 광 투과율 감소를 최소화시킬 수 있는 투명 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 발명의 일 실시예에 따른 투명 표시 장치는 제1 투과 영역의 제1 측을 따라 제1 방향으로 연장된 제1 리페어 라인, 제1 투과 영역과 인접하게 배치된 제2 투과 영역의 제2 측을 따라 제2 방향으로 연장된 제2 리페어 라인, 제1 투과 영역의 제1 측과 마주보는 제3 측을 따라 제1 방향으로 연장된 제3 리페어 라인, 및 제2 투과 영역의 제2 측과 마주보는 제4 측을 따라 제2 방향으로 연장된 제4 리페어 라인을 포함한다.
본 발명의 다른 실시예에 따른 투명 표시 장치는 투과 영역 및 투과 영역들 사이에 배치된 비투과 영역이 구비된 기판, 비투과 영역에서 제1 방향으로 연장된 복수의 제1 신호 라인들, 비투과 영역에서 제2 방향으로 연장된 복수의 제2 신호 라인들, 제2 신호 라인을 따라 배치된 복수의 제1 서브 화소들, 제1 신호 라인을 따라 배치된 복수의 제2 서브 화소들, 불량이 발생한 제1 서브 화소를 제1 방향으로 인접하게 배치된 제1 서브 화소에 연결하기 위한 제1 리페어 라인, 및 불량이 발생한 제2 서브 화소를 제2 방향으로 인접하게 배치된 제2 서브 화소에 연결하기 위한 제2 리페어 라인을 포함한다.
본 발명은 리페어 라인들이 중첩되지 않고 충분한 거리를 두고 서로 이격 배치됨으로써, 리페어 컨택부를 우회하지 않고 직선으로 형성될 수 있다. 이에 따라, 본 발명은 리페어 라인의 길이를 최소화시키고, 리페어 라인에 의한 광 투과율 저하를 줄일 수 있다.
또한, 본 발명은 리페어 라인을 비투과 영역에 배치함으로써, 리페어 라인에 의하여 투과 면적이 감소되는 것을 최소화시킬 수 있다. 결과적으로, 본 발명은 리페어 라인에 의한 광 투과율 저하를 최소화시킬 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 투명 표시 패널을 개략적으로 보여주는 평면도이다.
도 3은 도 2의 A영역을 확대한 확대도이다.
도 4는 도 3의 B영역을 보여주는 확대도이다.
도 5는 도 4의 I-I'의 일 예를 보여주는 단면도이다.
도 6은 불량이 발생한 서브 화소를 인접하게 배치된 서브 화소에 연결하는 리페어 공정을 설명하기 위한 단면도이다.
도 7은 도 3의 B영역에서 변형된 예를 보여주는 확대도이다.
도 8은 도 7의 II-II'의 일 예를 보여주는 단면도이다.
도 9는 도 3의 C영역에서 변형된 예를 보여주는 확대도이다.
도 10은 도 9의 III-III'의 일 예를 보여주는 단면도이다.
도 11은 리페어 공정 후 불량이 발생한 서브 화소에 인가되는 신호에 대한 알고리즘을 설명하기 위한 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
'적어도 하나'의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ''제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나''의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 발명에 따른 투명 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
이하에서, X축은 게이트 라인과 나란한 방향을 나타내고, Y축은 데이터 라인과 나란한 방향을 나타내며, Z축은 투명 표시 장치(100)의 높이 방향을 나타낸다.
본 발명의 일 실시예에 따른 투명 표시 장치(100)는 유기 발광 표시 장치(Organic Light Emitting Display)로 구현된 것을 중심으로 설명하였으나, 액정 표시 장치(Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 퀀텀닷 발광표시장치 (QLED: Quantum dot Light Emitting Display) 또는 전기 영동 표시 장치(Electrophoresis display)로도 구현될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 투명 표시 장치(100)는 투명 표시 패널(110), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(210), 연성필름(220), 회로보드(230), 및 타이밍 제어부(240)를 포함한다.
투명 표시 패널(110)은 서로 마주보는 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)은 플라스틱 필름(plastic film), 유리 기판(glass substrate), 또는 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름일 수 있다. 이러한 제1 기판(111)과 제2 기판(112)은 투명한 재료로 이루어질 수 있다.
스캔 구동부는 투명 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 스캔 구동부는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 투명 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 부착될 수도 있다.
소스 드라이브 IC(210)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on panel) 방식으로 연성필름(220)에 실장될 수 있다.
투명 표시 패널(110)의 비표시 영역에는 전원 패드들, 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(220)에는 패드들과 소스 드라이브 IC(210)를 연결하는 배선들, 패드들과 회로보드(230)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(220)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(220)의 배선들이 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 투명 표시 패널을 개략적으로 보여주는 평면도이고, 도 3은 도 2의 A영역을 확대한 확대도이다. 도 4는 도 3의 B영역을 보여주는 확대도이고, 도 5는 도 4의 I-I'의 일 예를 보여주는 단면도이며, 도 6은 불량이 발생한 서브 화소를 인접하게 배치된 서브 화소에 연결하는 리페어 공정을 설명하기 위한 단면도이다.
도 2 내지 도 6을 참조하면, 제1 기판(111)은 화소(P)들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다.
비표시 영역(NDA)은 패드(PAD)들이 배치된 패드 영역(PA) 및 적어도 하나의 스캔 구동부(205)가 구비될 수 있다.
스캔 구동부(205)는 스캔 라인들에 접속되어 스캔 신호들을 공급한다. 이러한 스캔 구동부(205)는 게이트 드라이브 인 패널(GATE driver in panel, GIP) 방식으로 표시 영역(DA)의 일측 또는 양측에 배치될 수 있다. 일 예로, 도 2에 도시된 바와 같이 스캔 구동부(205)는 표시 영역(DA)의 양측에 배치될 수 있으나, 반드시 이에 한정되지는 않는다. 스캔 구동부(205)는 표시 영역(DA)의 일측에만 배치될 수도 있다.
표시 영역(DA)은 도 3에 도시된 바와 같이 투과 영역(TA)과 비투과 영역(NTA)을 포함한다. 투과 영역(TA)은 외부로부터 입사되는 빛의 대부분을 통과시키는 영역이고, 비투과 영역(NTA)은 외부로부터 입사되는 빛의 대부분을 투과시키기 않는 영역이다. 일 예로, 투과 영역(TA)은 광 투과율이 α%, 예컨대, 90% 보다 큰 영역이고, 비투과 영역(NTA)은 광 투과율이 β%, 예컨대, 50% 보다 작은 영역일 수 있다. 이때, α 는 β 보다 큰 값이다. 투명 표시 패널(110)은 투과 영역(TA)들로 인해 투명 표시 패널(110)의 배면(背面)에 위치한 사물 또는 배경을 볼 수 있다.
비투과 영역(NTA)에는 복수의 화소(P)들 및 복수의 화소(P)들 각각에 신호를 공급하기 위한 복수의 제1 신호 라인들(SL1) 및 복수의 제2 신호 라인들(SL2)이 구비될 수 있다.
복수의 제1 신호 라인들(SL1)은 비투과 영역(NTA)에서 제1 방향(X축 방향)으로 연장될 수 있다. 복수의 제1 신호 라인들(SL1) 각각은 복수의 신호 라인들을 포함할 수 있으며, 일 예로, 제1 데이터 라인, 레퍼런스 라인, 화소 전원 라인, 공통 전원 라인 및 제2 데이터 라인 중 적어도 하나를 포함할 수 있다.
복수의 제2 신호 라인들(SL2)은 비투과 영역(NTA)에서 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 제2 신호 라인들(SL2)은 복수의 제1 신호 라인들(SL1)과 교차될 수 있다. 복수의 제2 신호 라인들(SL2) 각각은 복수의 신호 라인들을 포함할 수 있으며, 일 예로, 적어도 하나의 스캔 라인을 포함할 수 있다.
인접한 제1 신호 라인들(SL1) 사이에는 투과 영역(TA)이 배치될 수 있다. 또한, 인접한 제2 신호 라인들(SL2) 사이에는 투과 영역(TA)이 배치될 수 있다. 즉, 투과 영역(TA)은 2개의 제1 신호 라인들(SL1) 및 2개의 제2 신호 라인들(SL2)에 의하여 둘러싸일 수 있다.
화소(P)들은 제1 신호 라인(SL1) 및 제2 신호 라인(SL2) 중 적어도 하나와 중첩되도록 구비되어, 소정의 광을 방출하여 화상을 표시한다. 발광 영역은 화소(P)에서 광을 발광하는 영역에 해당할 수 있다.
화소(P)들 각각은 제1 서브 화소(P1), 제2 서브 화소(P2), 제3 서브 화소(P3) 및 제4 서브 화소(P4) 중 적어도 하나를 포함할 수 있다. 제1 서브 화소(P1)는 백색 광을 방출하는 제1 발광 영역(EA1)을 포함하고, 제2 서브 화소(P2)는 녹색 광을 방출하는 제2 발광 영역(EA2)을 포함하고, 제3 서브 화소(P3)는 청색 광을 방출하는 제3 발광 영역(EA3)을 포함하고, 제4 서브 화소(P4)는 적색 광을 방출하는 제4 발광 영역(EA4)을 포함하도록 구비될 수 있지만, 반드시 그에 한정되는 것은 아니다. 화소(P)들 각각은 적색, 녹색, 청색 및 백색 이외의 색의 광으로 발광하는 서브 화소를 포함할 수도 있다. 또한, 각각의 서브 화소(P1, P2, P3, P4)의 배열 순서는 다양하게 변경될 수 있다.
한편, 복수의 서브 화소(P1, P2, P3, P4)들 각각에 구비된 발광 영역(EA1, EA2, EA3, EA4)들은 복수개로 분할된 발광 영역들을 포함할 수 있다. 구체적으로, 제1 서브 화소(P1)에 구비된 제1 발광 영역(EA1)은 2개로 분할된 제1 분할 발광 영역(EA11) 및 제2 분할 발광 영역(EA12)을 포함할 수 있다. 제2 서브 화소(P2)에 구비된 제2 발광 영역(EA2)은 2개로 분할된 제1 분할 발광 영역(EA21) 및 제2 분할 발광 영역(EA22)을 포함할 수 있다. 제3 서브 화소(P3)에 구비된 제3 발광 영역(EA3)은 2개로 분할된 제1 분할 발광 영역(EA31) 및 제2 분할 발광 영역(EA32)을 포함할 수 있다. 제4 서브 화소(P4)에 구비된 제4 발광 영역(EA4)은 2개로 분할된 제1 분할 발광 영역(EA41) 및 제2 분할 발광 영역(EA42)을 포함할 수 있다.
이하에서는 설명의 편의를 위하여, 제1 서브 화소(P1)가 백색 광을 방출하는 백색 서브 화소이고, 제2 서브 화소(P2)가 녹색 광을 방출하는 녹색 서브 화소이며, 제3 서브 화소(P3)가 청색 광을 방출하는 청색 서브 화소이며, 제4 서브 화소(P4)가 적색 광을 방출하는 적색 서브 화소인 것으로 설명하도록 한다.
제2 서브 화소(P2) 및 제4 서브 화소(P4)는 제1 신호 라인(SL1)에 중첩되도록 구비되어, 제1 신호 라인(SL1)을 따라 교대로 배치될 수 있다.
제1 서브 화소(P1) 및 제3 서브 화소(P3)는 제2 신호 라인(SL2)에 중첩되도록 구비되어, 제2 신호 라인(SL2)을 따라 교대로 배치될 수 있다.
제1 신호 라인(SL1) 및 제2 신호 라인(SL2)이 교차되는 영역에는 도 3에 도시된 바와 같이 제2 서브 화소(P2) 및 제4 서브 화소(P4)이 구비될 수 있으나, 반드시 이에 한정되지는 않는다.
다른 실시예에 있어서, 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)이 교차되는 영역에는 제1 서브 화소(P1) 및 제3 서브 화소(P3)이 구비될 수 있다. 이러한 경우, 제2 서브 화소(P2) 및 제4 서브 화소(P4)는 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)이 교차되는 영역에서 제1 서브 화소(P1) 및 제3 서브 화소(P3)를 사이에 두고 서로 이격 배치될 수 있다.
제1 서브 화소(P1), 제2 서브 화소(P2), 제3 서브 화소(P3) 및 제4 서브 화소(P4) 각각에는 커패시터, 박막 트랜지스터 등을 포함하는 회로 소자 및 발광 소자가 구비될 수 있다. 박막 트랜지스터는 스위칭 트랜지스터, 센싱 트랜지스터 및 구동 트랜지스터(TR)를 포함할 수 있다.
스위칭 트랜지스터는 스캔 라인에 공급되는 스캔 신호에 따라 스위칭되어 데이터 라인으로부터 공급되는 데이터 전압을 구동 트랜지스터(TR)에 공급하는 역할을 한다.
센싱 트랜지스터는 화질 저하의 원인이 되는 구동 트랜지스터(TR)의 문턱 전압 편차를 센싱하는 역할을 한다.
구동 트랜지스터(TR)는 스위칭 박막 트랜지스터로부터 공급되는 데이터 전압에 따라 스위칭되어 화소 전원 라인에서 공급되는 전원으로부터 데이터 전류를 생성하여 서브 화소의 애노드 전극(120)에 공급하는 역할을 한다. 구동 트랜지스터(TR)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
커패시터는 구동 트랜지스터(TR)에 공급되는 데이터 전압을 한 프레임 동안 유지시키는 역할을 한다. 커패시터는 2개의 커패시터 전극을 포함할 수 있으나, 반드시 이에 한정되지는 않는다. 일 실시예에 있어서, 커패시터는 3개의 커패시터 전극들을 포함할 수도 있다.
구체적으로, 제1 기판(111) 상에는 액티브층(ACT)이 구비될 수 있다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.
액티브층(ACT)과 제1 기판(111) 사이에는 도 5에 도시된 바와 같이 액티브층(ACT)으로 입사되는 외부광을 차단하기 위한 차광층(LS)이 구비될 수 있다. 차광층(LS)은 전도성을 가지는 물질로 이루어질 수 있다. 일 예로, 차광층(LS)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 이러한 경우, 차광층(LS)과 액티브층(ACT) 사이에는 버퍼막(BF)이 구비될 수 있다.
액티브층(ACT) 상에는 게이트 절연막(GI)이 구비될 수 있다. 게이트 절연막(GI)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(GI) 상에는 게이트 전극(GE)이 구비될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(GE) 상에는 층간 절연막(ILD)이 구비될 수 있다. 층간 절연막(ILD)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막(ILD) 상에는 소스 전극(SE) 및 드레인 전극(DE)이 구비될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 게이트 절연막(GI)과 층간 절연막들(ILD)을 관통하는 콘택홀을 통해 액티브층(ACT)에 접속될 수 있다.
소스 전극(SE) 및 드레인 전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
소스 전극(SE) 및 드레인 전극(DE) 상에는 구동 트랜지스터(TR)를 보호하기 위한 패시베이션막(PAS)이 구비될 수 있다. 패시베이션막(PAS) 상에는 구동 트랜지스터(TR)로 인한 단차를 평탄하게 하기 위한 평탄화막(PLN)이 구비될 수 있다. 평탄화막(PLN)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
평탄화막(PLN) 상에는 애노드 전극(120), 발광층(130), 캐소드 전극(140)으로 이루어진 발광소자들과 뱅크(125)가 구비된다.
애노드 전극(120)은 평탄화막(PLN) 상에 구비되어 구동 트랜지스터(TR)와 연결될 수 있다. 구체적으로, 애노드 전극(120)은 평탄화막(PLN)을 관통하는 콘택홀을 통해 구동 트랜지스터(TR)의 소스 전극(SE) 또는 드레인 전극(DE)에 접속될 수 있다. 이에 따라, 애노드 전극(120)은 구동 트랜지스터(TR)와 전기적으로 연결될 수 있다.
이러한 애노드 전극(120)은 서브 화소(P1, P2, P3, P4) 별로 구비될 수 있다. 제1 서브 화소(P1)에 하나의 애노드 전극(120)이 형성되고, 제2 서브 화소(P2)에 다른 하나의 애노드 전극(120)이 형성되고, 제3 서브 화소(P3)에 또 다른 하나의 애노드 전극(120)이 형성되며, 제4 서브 화소(P4)에 또 다른 하나의 애노드 전극(120)이 형성될 수 있다. 그리고, 애노드 전극(120)은 투과 영역(TA)에는 구비되지 않는다.
이러한 애노드 전극(120)은 반사율이 높은 금속물질 또는 반사율이 높은 금속물질과 투명한 금속물질의 적층 구조로 이루어질 수 있다. 예컨대, 애노드 전극(120)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다.
한편, 복수의 서브 화소(P1, P2, P3, P4)들 각각에 구비된 애노드 전극(120)은 복수 개로 이루어질 수 있다. 일 예로, 복수의 서브 화소(P1, P2, P3, P4)들 각각에 구비된 애노드 전극(120)은 제1 애노드 전극(121) 및 제2 애노드 전극(122)을 포함할 수 있다.
제1 애노드 전극(121)은 제1 분할 발광 영역(EA11, EA21, EA31, EA41)에 배치되고, 제2 애노드 전극(122)은 제2 분할 발광 영역(EA12, EA22, EA32, EA42)에 배치될 수 있다. 제1 애노드 전극(121) 및 제2 애노드 전극(122)은 동일한 층에서 서로 이격 배치될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 애노드 전극(121) 및 제2 애노드 전극(122)을 연결하기 위한 애노드 연결 전극(ACE)을 더 포함할 수 있다. 애노드 연결 전극(ACE)은 도 4에 도시된 바와 같이 제1 애노드 연결부(ACE1), 제2 애노드 연결부(ACE2), 제3 애노드 연결부(ACE3) 및 제4 애노드 연결부(ACE4)를 포함할 수 있다.
제1 애노드 연결부(ACE1)는 제1 애노드 전극(121)으로부터 투과 영역(TA) 방향으로 소정의 길이만큼 연장될 수 있다. 제2 애노드 연결부(ACE2)는 제2 애노드 전극(122)으로부터 투과 영역(TA) 방향으로 소정의 길이만큼 연장될 수 있다.
제3 애노드 연결부(ACE3)는 제1 애노드 연결부(ACE1)의 일단 및 제2 애노드 연결부(ACE2)의 일단을 연결할 수 있다. 이에 따라, 제1 애노드 전극(121)은 제1 연결 전극(ACE)을 통해 제2 애노드 전극(122)과 전기적으로 연결될 수 있다.
제4 애노드 연결부(ACE4)는 제3 애노드 연결부(ACE3)로부터 연장되어 리페어 라인(RL)과 중첩되도록 배치될 수 있다. 제4 애노드 연결부(ACE4)는 리페어 라인(RL)에 접속되거나 적어도 하나의 절연층들을 사이에 두고 리페어 라인(RL)과 전기적으로 분리될 수 있다.
구체적으로, 일부 서브 화소(P1, P2, P3, P4)들의 제4 애노드 연결부(ACE4)는 제1 리페어 컨택부(RCNT1)를 통해 리페어 라인(RL)에 접속될 수 있다. 나머지 서브 화소(P1, P2, P3, P4)들의 제4 애노드 연결부(ACE4)는 적어도 하나의 절연층들, 예컨대, 평탄화막(PLN) 및 패시베이션막(PAS)을 사이에 두고 리페어 라인(RL)과 전기적으로 분리될 수 있다. 불량 서브 화소가 발생하면, 전기적으로 분리되어 있던 제4 애노드 연결부(ACE4)와 리페어 라인(RL)이 리페어 공정에 의하여 전기적으로 연결될 수 있다. 리페어 라인(RL) 및 리페어 공정에 대한 구체적인 내용은 후술하도록 한다.
제1 애노드 연결부(ACE1), 제2 애노드 연결부(ACE2), 제3 애노드 연결부(ACE3) 및 제4 애노드 연결부(ACE4)는 제1 애노드 전극(121) 및 제2 애노드 전극(122)과 동일한 층에서 일체로 형성될 수 있다. 제1 애노드 연결부(ACE1), 제2 애노드 연결부(ACE2), 제3 애노드 연결부(ACE3) 및 제4 애노드 연결부(ACE4)이 형성된 영역은 비투과 영역(NTA)일 수 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 제1 애노드 연결부(ACE1), 제2 애노드 연결부(ACE2), 제3 애노드 연결부(ACE3) 및 제4 애노드 연결부(ACE4)은 투명한 전도성 물질로 이루어질 수도 있다. 이러한 경우, 제1 애노드 연결부(ACE1), 제2 애노드 연결부(ACE2), 제3 애노드 연결부(ACE3) 및 제4 애노드 연결부(ACE4)이 형성된 영역은 투과 영역(TA)일 수 있다.
애노드 전극(120)은 애노드 연결 전극(ACE) 및 트랜지스터 연결 전극(TCE)을 통해 구동 트랜지스터(TR)과 전기적으로 연결될 수 있다.
트랜지스터 연결 전극(TCE)은 제1 애노드 연결부(ACE1)와 제2 애노드 연결부(ACE2) 사이에 배치될 수 있다. 트랜지스터 연결 전극(TCE)은 구동 트랜지스터(TR)의 소스 전극(SE) 또는 드레인 전극(DE)으로부터 투과 영역(TA) 방향으로 소정의 길이만큼 연장될 수 있다. 트랜지스터 연결 전극(TCE)은 제3 애노드 연결부(ACE3)와 적어도 일부가 중첩되고, 제3 애노드 연결부(ACE3)와 중첩되는 영역에서 제1 컨택홀(CH1)을 통해 전기적으로 연결될 수 있다.
트랜지스터 연결 전극(TCE)이 형성된 영역은 비투과 영역(NTA)일 수 있으나, 반드시 이에 한정되지 않는다. 트랜지스터 연결 전극(TCE)과 제1 애노드 연결부(ACE1) 사이, 및 트랜지스터 연결 전극(TCE)과 제2 애노드 연결부(ACE2) 사이에는 투과 영역(TA)이 구비될 수 있다. 다른 실시예에 있어서, 트랜지스터 연결 전극(TCE)은 투명한 전도성 물질로 이루어질 수도 있다. 이러한 경우, 트랜지스터 연결 전극(TCE)이 형성된 영역은 투과 영역(TA)일 수 있다.본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 애노드 전극(121) 및 제2 애노드 전극(122) 중 어느 하나에 공정 과정에서 이물 등이 유입되고, 이로 인하여, 암점이 발생할 수 있다. 이러한 경우, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 애노드 연결 전극(ACE)의 제1 애노드 연결부(ACE1) 및 제2 애노드 연결부(ACE2) 중 적어도 하나를 커팅함으로써 리페어할 수 있다.
일 예로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 애노드 전극(121)이 구비된 영역에서 이물에 의하여 제1 애노드 전극(121)과 캐소드 전극(140) 사이에 쇼트가 발생하면, 제1 애노드 연결부(ACE1)을 제1 커팅 라인(C1)을 따라 커팅함으로써 리페어할 수 있다.
다른 예로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 애노드 전극(122)이 구비된 영역에서 이물에 의하여 제2 애노드 전극(122)과 캐소드 전극(140) 사이에 쇼트가 발생하면, 제2 애노드 연결부(ACE2)을 제3 커팅 라인(C3)을 따라 커팅함으로써 리페어할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 이물에 의하여 암점이 발생하더라도 복수의 애노드 전극(121, 122)들 중 해당 애노드 전극만을 커팅을 통해 단락시킴으로써, 암점 발생에 의한 광 손실률을 줄일 수 있다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 구동 트랜지스터(TR)에 불량이 발생할 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 구동 트랜지스터(TR)에 의하여 오작동하게 되면, 해당 서브 화소의 구동 트랜지스터(TR)와 애노드 전극(120)을 전기적으로 분리시키기 위하여 트랜지스터 연결 전극(TCE)을 제2 커팅 라인(C2)을 따라 커팅할 수 있다. 이에 따라, 구동 트랜지스터(TR)에 불량이 발생한 서브 화소는 구동 트랜지스터(TR)로부터 인가되는 신호가 차단되어, 발광하지 않을 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 리페어 라인(RL)을 통해 불량이 발생한 서브 화소에 인접한 서브 화소의 신호를 인가시킬 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과 영역(TA)의 적어도 일 측에 리페어 라인(RL)이 구비될 수 있다. 리페어 라인(RL)은 인접하게 배치된 2개의 제1 서브 화소(P1)들 사이에 구비된 제1 리페어 라인(RL1), 인접하게 배치된 2개의 제2 서브 화소(P2)들 사이에 구비된 제2 리페어 라인(RL2), 인접하게 배치된 2개의 제3 서브 화소(P3)들 사이에 구비된 제3 리페어 라인(RL3) 및 인접하게 배치된 2개의 제4 서브 화소(P4)들 사이에 구비된 제4 리페어 라인(RL4) 중 적어도 둘을 포함할 수 있다.
투과 영역(TA)은 리페어 라인(RL)이 배치된 위치에 따라 제1 투과 영역(TA1) 및 제2 투과 영역(TA2)으로 구분될 수 있다. 제1 투과 영역(TA1)은 제1 방향과 나란한 측에 리페어 라인(RL)이 배치되며, 리페어 라인(RL)이 제1 방향으로 연장될 수 있다.
일 예로, 제1 투과 영역(TA1)은 도 3에 도시된 바와 같이 제1 방향과 나란한 제1 측(S1)에 제1 리페어 라인(RL1)이 구비될 수 있다. 제1 리페어 라인(RL1)은 제1 투과 영역(TA1)의 제1 측(S1)을 따라 제1 방향으로 연장될 수 있다. 이때, 제1 리페어 라인(RL1)은 제1 방향으로 인접하게 배치된 2개의 제1 서브 화소(P1)들 사이에 배치될 수 있다.
또한, 제1 투과 영역(TA1)은 하나의 제1 리페어 라인(RL1)이 구비될 있으나, 반드시 이에 한정되지는 않는다. 제1 투과 영역(TA1)은 제1 리페어 라인(RL1)과 마주보는 제3 리페어 라인(RL3)을 더 구비할 수도 있다.
일 예로, 제1 투과 영역(TA1)은 도 3에 도시된 바와 같이 제1 방향과 나란하고 제1 측(S1)과 마주보는 제3 측(S3)에 제3 리페어 라인(RL3)이 구비될 수 있다. 제3 리페어 라인(RL3)은 제1 투과 영역(TA1)의 제3 측(S3)을 따라 제1 방향으로 연장될 수 있다. 이때, 제3 리페어 라인(RL3)은 제1 리페어 라인(RL1)과 마주보며, 제1 방향으로 인접하게 배치된 2개의 제3 서브 화소(P3)들 사이에 배치될 수 있다.
한편, 제2 투과 영역(TA2)은 비투과 영역(NTA)를 사이에 두고 제1 투과 영역(TA1)의 반대측에 배치될 수 있다. 제2 투과 영역(TA2)은 제1 투과 영역(TA1)과 달리 제2 방향과 나란한 측에 리페어 라인(RL)이 배치되며, 리페어 라인(RL)이 제2 방향으로 연장될 수 있다.
일 예로, 제2 투과 영역(TA2)은 도 3에 도시된 바와 같이 제2 방향과 나란한 제2 측(S2)에 제2 리페어 라인(RL2)이 구비될 수 있다. 제2 리페어 라인(RL2)은 제2 투과 영역(TA2)의 제2 측(S2)을 따라 제2 방향으로 연장될 수 있다. 이때, 제2 리페어 라인(RL2)은 제2 방향으로 인접하게 배치된 2개의 제2 서브 화소(P2)들 사이에 배치될 수 있다.
또한, 제2 투과 영역(TA2)은 하나의 제2 리페어 라인(RL2)이 구비될 있으나, 반드시 이에 한정되지는 않는다. 제2 투과 영역(TA2)은 제2 리페어 라인(RL2)과 마주보는 제4 리페어 라인(RL4)을 더 구비할 수도 있다.
일 예로, 제2 투과 영역(TA2)은 도 3에 도시된 바와 같이 제2 방향과 나란하고 제2 측(S2)과 마주보는 제4 측(S4)에 제4 리페어 라인(RL4)이 구비될 수 있다. 제4 리페어 라인(RL4)은 제2 투과 영역(TA2)의 제4 측(S4)을 따라 제2 방향으로 연장될 수 있다. 이때, 제4 리페어 라인(RL4)은 제2 리페어 라인(RL2)과 마주보며, 제2 방향으로 인접하게 배치된 2개의 제4 서브 화소(P4)들 사이에 배치될 수 있다.
상술한 바와 같이 배치된 제1, 제2, 제3 및 제4 리페어 라인(RL1, RL2, RL3, RL4)들 각각은 일단에서 인접하게 배치된 2개의 서브 화소들 중 하나의 애노드 연결 전극(ACE)과 제1 리페어 컨택부(RCNT1)를 통해 전기적으로 연결될 수 있다. 그리고, 제1, 제2, 제3 및 제4 리페어 라인(RL1, RL2, RL3, RL4)들 각각은 타단에서 인접하게 배치된 2개의 서브 화소들 중 다른 하나의 애노드 연결 전극(ACE)과 적어도 하나의 절연층, 예컨대, 평탄화막(PLN) 및 패시베이션막(PAS)을 사이에 두고 전기적으로 분리될 수 있다.
구체적으로, 제1 서브 화소(P1)들은 제1 투과 영역(TA1)을 사이에 두고 제1 방향으로 인접하게 배치될 수 있다. 제1 서브 화소(P1)의 애노드 전극(120)으로부터 연장된 애노드 연결 전극(ACE)은 제1 투과 영역(TA1)의 제1 측(S1)과 제3 측(S3) 사이에 구비된 제2 측(S2) 또는 제4 측(S4)에 배치될 수 있다. 하나의 제1 서브 화소(P1)의 애노드 전극(120)으로부터 연장된 애노드 연결 전극(ACE)은 제1 투과 영역(TA1)의 제2 측(S2)에 배치되고, 이웃하는 다른 하나의 제1 서브 화소(P1)의 애노드 전극(120)으로부터 연장된 애노드 연결 전극(ACE)은 제1 투과 영역(TA1)의 제4 측(S4)에 배치될 수 있다. 결과적으로, 하나의 제1 서브 화소(P1)의 애노드 연결 전극(ACE)과 이웃하는 다른 하나의 제1 서브 화소(P1)의 애노드 연결 전극(ACE)은 제1 투과 영역(TA1)을 사이에 두고 서로 마주보도록 배치될 수 있다.
제1 리페어 라인(RL1)은 일단에서 평탄화막(PLN) 및 패시베이션막(PAS)을 관통하는 제1 리페어 컨택부(RCNT1)를 통해 하나의 제1 서브 화소(P1)의 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)와 전기적으로 연결될 수 있다.
제1 리페어 라인(RL1)은 타단에서 다른 하나의 제1 서브 화소(P1)의 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)와 적어도 일부가 중첩되어 웰딩 지점(WP)을 형성할 수 있다. 이때, 제1 리페어 라인(RL1)은 제4 애노드 연결부(ACE4)와 평탄화막(PLN) 및 패시베이션막(PAS)을 사이에 두고 전기적으로 분리될 수 있다. 제4 애노드 연결부(ACE4)는 평탄화막(PLN) 상에서 평탄하게 형성될 수도 있으나, 도 5에 도시된 바와 같이, 웰딩 지점(WP)에서 평탄화막(PLN)에 구비된 홀을 따라 단차를 가질 수도 있다. 구체적으로, 평탄화막(PLN)의 두께가 상대적으로 두꺼우므로, 평탄화막(PLN)은 웰딩 지점(WP)과 대응되는 위치에서 일부 제거되어 홀을 형성할 수 있다. 이에 따라, 제4 애노드 연결부(ACE4)는 웰딩 지점(WP)에서 패시베이션막(PAS)만을 사이에 두고 제1 리페어 라인(RL1)과 이격될 수 있다.
이를 통해, 리페어 공정이 이루어지기 전에는 하나의 제1 서브 화소(P1)로 인가되는 신호가 이웃하는 다른 하나의 제1 서브 화소(P1)에 인가되지 않을 수 있다.
그러나, 하나의 제1 서브 화소(P1) 및 다른 하나의 제1 서브 화소(P1) 중 어느 하나의 구동 트랜지스터(TR)에 불량이 발생하게 되면, 불량이 발생한 제1 서브 화소(P1)를 정상인 제1 서브 화소(P1)에 연결하는 리페어 공정이 수행될 수 있다.
리페어 공정은 검사 공정, 커팅(cutting) 공정 및 웰딩(welding) 공정을 포함할 수 있다. 검사 공정은 복수의 서브 화소들(P1, P2, P3, P4)의 불량 여부를 검출할 수 있다. 커팅 공정은 불량으로 판정된 제1 서브 화소(P1)에 구동 트랜지스터(TR)로부터 인가되는 신호를 차단하기 위하여 트랜지스터 연결 전극(TCE)을 커팅할 수 있다.
웰딩 공정은 이웃하는 정상인 제1 서브 화소(P1)의 신호를 불량인 제1 서브 화소(P1)에 인가하기 위하여 정상인 제1 서브 화소(P1)와 불량인 제1 서브 화소(P1)를 전기적으로 연결시킬 수 있다. 구체적으로, 웰딩 공정은 제1 리페어 라인(RL1)과 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)가 중첩된 웰딩 지점(WP)에 레이저를 조사함으로써, 전기적으로 분리되어 있던 제1 리페어 라인(RL1)의 타단과 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)를 도 6에 도시된 바와 같이 전기적으로 연결시킬 수 있다. 이때, 웰딩 공정은 제1 리페어 라인(RL1) 하부 또는 제4 애노드 연결부(ACE4) 상부에 레이저를 조사할 수 있다. 웰딩 공정은 발광층(130) 또는 캐소드 전극(140)이 증착되기 전에 수행될 수 있으며, 이러한 경우, 제4 애노드 연결부(ACE4) 상부에서 레이저를 조사함으로써, 전기적으로 분리되어 있던 제1 리페어 라인(RL1)의 타단과 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)를 전기적으로 연결시킬 수 있다. 또는, 웰딩 공정은 발광층(130) 또는 캐소드 전극(140)이 증착된 후에 수행될 수 있으며, 이러한 경우, 제1 리페어 라인(RL1) 하부에 레이저를 조사함으로써, 전기적으로 분리되어 있던 제1 리페어 라인(RL1)의 타단과 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)를 전기적으로 연결시킬 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 리페어 공정을 통하여 제1 리페어 라인(RL1)의 타단과 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)이 연결됨으로써, 정상인 제1 서브 화소(P1)의 신호를 불량인 제1 서브 화소(P1)에 인가시킬 수 있다.
한편, 제2 서브 화소(P2)들은 제2 투과 영역(TA2)을 사이에 두고 제2 방향으로 인접하게 배치될 수 있다. 제2 서브 화소(P2)의 애노드 전극(120)으로부터 연장된 애노드 연결 전극(ACE)은 제2 투과 영역(TA2)의 제2 측(S2)과 제4 측(S4) 사이에 구비된 제1 측(S1) 또는 제3 측(S3)에 배치될 수 있다. 하나의 제2 서브 화소(P2)의 애노드 전극(120)으로부터 연장된 애노드 연결 전극(ACE)은 제2 투과 영역(TA2)의 제1 측(S1)에 배치되고, 이웃하는 다른 하나의 제2 서브 화소(P2)의 애노드 전극(120)으로부터 연장된 애노드 연결 전극(ACE)은 제2 투과 영역(TA2)의 제3 측(S3)에 배치될 수 있다. 결과적으로, 하나의 제2 서브 화소(P2)의 애노드 연결 전극(ACE)과 이웃하는 다른 하나의 제2 서브 화소(P2)의 애노드 연결 전극(ACE)은 제2 투과 영역(TA2)을 사이에 두고 서로 마주보도록 배치될 수 있다.
제2 리페어 라인(RL2)은 일단에서 평탄화막(PLN) 및 패시베이션막(PAS)을 관통하는 제1 리페어 컨택부(RCNT1)를 통해 하나의 제2 서브 화소(P2)의 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)와 전기적으로 연결될 수 있다.
제2 리페어 라인(RL2)은 타단에서 다른 하나의 제2 서브 화소(P2)의 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)와 적어도 일부가 중첩되어 웰딩 지점(WP)을 형성할 수 있다. 이때, 제2 리페어 라인(RL2)은 웰딩 지점(WP)에서 제4 애노드 연결부(ACE4)와 평탄화막(PLN) 및 패시베이션막(PAS)을 사이에 두고 전기적으로 분리될 수 있다.
이를 통해, 리페어 공정이 이루어지기 전에는 하나의 제2 서브 화소(P2)로 인가되는 신호가 이웃하는 다른 하나의 제2 서브 화소(P2)에 인가되지 않을 수 있다.
그러나, 하나의 제2 서브 화소(P2) 및 다른 하나의 제2 서브 화소(P2) 중 어느 하나의 구동 트랜지스터(TR)에 불량이 발생하게 되면, 불량이 발생한 제2 서브 화소(P2)를 정상인 제2 서브 화소(P2)에 연결하는 리페어 공정이 수행될 수 있다.
리페어 공정은 커팅 공정을 통하여 불량으로 판정된 제2 서브 화소(P2)에 구동 트랜지스터(TR)로부터 인가되는 신호를 차단하기 위하여 트랜지스터 연결 전극(TCE)을 커팅할 수 있다.
리페어 공정은 웰딩 공정을 통하여 이웃하는 정상인 제2 서브 화소(P2)의 신호를 불량인 제2 서브 화소(P2)에 인가하기 위하여 정상인 제2 서브 화소(P2)와 불량인 제2 서브 화소(P2)를 전기적으로 연결시킬 수 있다. 구체적으로, 웰딩 공정은 제2 리페어 라인(RL2)과 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)가 중첩된 웰딩 지점(WP)에 레이저를 조사함으로써, 전기적으로 분리되어 있던 제2 리페어 라인(RL2)의 타단과 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)를 전기적으로 연결시킬 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 리페어 공정을 통하여 제2 리페어 라인(RL2)의 타단과 제2 서브 화소(P2)의 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)이 연결됨으로써, 정상인 제2 서브 화소(P2)의 신호를 불량인 제2 서브 화소(P2)에 인가시킬 수 있다.
한편, 제3 리페어 라인(RL3)은 제1 투과 영역(TA1)을 사이에 두고 제1 리페어 라인(RL1)과 나란하게 배치되어, 연결된 서브 화소가 상이할 뿐, 리페어 라인의 연결 구조나 리페어 공정 과정은 실질적으로 동일하다. 이에, 제3 리페어 라인(RL3)의 연결 구조 및 리페어 공정 과정에 대한 구체적인 설명은 생략하도록 한다.
또한, 제4 리페어 라인(RL4)은 제2 투과 영역(TA2)을 사이에 두고 제2 리페어 라인(RL2)과 나란하게 배치되어, 연결된 서브 화소가 상이할 뿐, 리페어 라인의 연결 구조나 리페어 공정 과정은 실질적으로 동일하다. 이에, 제4 리페어 라인(RL4)의 연결 구조 및 리페어 공정 과정에 대한 구체적인 설명은 생략하도록 한다.
리페어 라인(RL1, RL2, RL3, RL4)들은 애노드 전극(120)이 배치된 층을 제외한 층들 중 하나에 배치될 수 있다. 리페어 라인(RL1, RL2, RL3, RL4)들은 차광층(LS), 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 층에 구비될 수 있다.
일 예로, 리페어 라인(RL1, RL2, RL3, RL4)들은 차광층(LS)이 전도성 물질로 이루어지는 경우, 차광층(LS)과 동일한 층에 구비될 수 있다.
다른 예로, 리페어 라인(RL1, RL2, RL3, RL4)들은 소스 전극(SE) 또는 드레인 전극(DE)과 동일한 층에 구비될 수 있다. 리페어 라인(RL1, RL2, RL3, RL4)들을 소스 전극(SE) 또는 드레인 전극(DE)과 동일한 층에 구비하는 경우는 차광층(LS)과 동일한 층에 구비하는 경우에 비해 컨택부 개수가 감소하며 컨택부 면적도 감소시킬 수 있다.
리페어 라인(RL1, RL2, RL3, RL4)들을 차광층(LS)과 동일한 층에 구비하는 경우에는 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)과 연결되기 위하여 버퍼층(BF), 게이트 절연막(GI), 층간 절연막(ILD), 패시베이션막(PAS) 및 평탄화막(PLN)을 관통하는 제2 리페어 컨택부(RCNT2)가 필요할 수 있다. 이때, 제2 리페어 컨택부(RCNT2)는 버퍼층(BF), 게이트 절연막(GI), 층간 절연막(ILD), 패시베이션막(PAS) 및 평탄화막(PLN)을 한번에 관통하기 어려우며, 복수개로 형성될 수 있다. 일 예로, 제2 리페어 컨택부(RCNT2)는 버퍼층(BF), 게이트 절연막(GI), 층간 절연막(ILD)을 관통하는 제1 컨택부, 및 패시베이션막(PAS)과 평탄화막(PLN)을 관통하는 제2 컨택부로 이루어질 수 있다.
이와 같이 리페어 라인(RL1, RL2, RL3, RL4)들을 차광층(LS)과 동일한 층에 구비하는 경우에는 복수의 컨택부를 형성해야 하므로, 복수의 컨택부를 중첩해서 형성하기 위하여 컨택부 면적이 증가할 수 밖에 없다.
반면, 리페어 라인(RL1, RL2, RL3, RL4)들을 소스 전극(SE) 또는 드레인 전극(DE)과 동일한 층에 구비하는 경우에는 패시베이션막(PAS) 및 평탄화막(PLN)을 관통하는 제2 리페어 컨택부(RCNT2)가 필요할 수 있다. 이때, 제2 리페어 컨택부(RCNT2)는 패시베이션막(PAS) 및 평탄화막(PLN)을 관통하면 되므로, 하나의 컨택부만 형성되면 된다. 이에 따라, 리페어 라인(RL1, RL2, RL3, RL4)들을 소스 전극(SE) 또는 드레인 전극(DE)과 동일한 층에 구비하는 경우에는 투과 영역(TA) 내에 구비되는 컨택부의 면적을 최소화시킬 수 있으며, 리페어 구조를 적용함에 따른 광 손실률을 최소화시킬 수 있다.
뱅크(125)는 평탄화막(PLN) 상에 구비될 수 있다. 또한, 뱅크(125)은 애노드 전극들(120) 사이에 구비될 수 있다. 그리고 뱅크(125)는 애노드 전극들(120) 각각의 가장자리를 덮고 애노드 전극들(120) 각각의 일부가 노출되도록 형성될 수 있다. 이에 따라, 뱅크(125)는 애노드 전극들(120) 각각의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 발생하는 것을 방지할 수 있다.
뱅크(125)는 서브 화소(P1, P2, P3, P4)들 각각의 발광 영역(EA11, EA12, EA21, EA22, EA31, EA32, EA41, EA42)을 정의할 수 있다. 서브 화소(P1, P2, P3, P4)들 각각의 발광 영역(EA11, EA12, EA21, EA22, EA31, EA32, EA41, EA42)은 애노드 전극(120), 발광층(130), 및 캐소드 전극(140)이 순차적으로 적층되어 애노드 전극(120)으로부터의 정공과 캐소드 전극(140)으로부터의 전자가 발광층(130)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 뱅크(125)가 형성된 영역은 광을 발광하지 않으므로 비발광 영역이 되고, 뱅크(125)가 형성되지 않고 애노드 전극(120)이 노출된 영역이 발광 영역(EA11, EA12, EA21, EA22, EA31, EA32, EA41, EA42)이 될 수 있다.
또한, 뱅크(125)는 발광 영역에서 투과 영역(TA)으로 돌출되도록 형성된 애노드 연결 전극(ACE) 및 투과 영역(TA)의 적어도 일측에 형성된 리페어 라인(RL1, RL2, RL3, RL4)들 상에도 구비될 수 있다.
뱅크(125)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
유기 발광층(130)은 애노드 전극(120) 상에 구비될 수 있다. 유기 발광층(130)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 애노드 전극(120)과 캐소드 전극(140)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 발광하게 된다.
일 실시예에 있어서, 유기 발광층(130)은 발광층이 서브 화소(P1, P2, P3, P4) 별로 형성될 수 있다. 일 예로, 제1 서브 화소(P1)에는 백색 광을 방출하는 백색 발광층이 형성되고, 제2 서브 화소(P2)에는 녹색 광을 방출하는 녹색 발광층이 형성되고, 제3 서브 화소(P3)에는 청색 광을 방출하는 청색 발광층이 형성되고, 제4 서브 화소(P4)에는 적색 광을 방출하는 적색 발광층이 형성될 수 있다. 이러한 경우, 유기 발광층(130)의 발광층은 투과 영역(TA)에 형성되지 않는다.
다른 실시예에 있어서, 유기 발광층(130)은 서브 화소(P1, P2, P3, P4)에 공통으로 형성되는 공통층일 수 있다.
캐소드 전극(140)은 유기 발광층(130) 및 뱅크(125) 상에 구비될 수 있다. 캐소드 전극(140)은 발광 영역(EA)을 포함하는 비투과 영역(NTA)뿐만 아니라 투과 영역(TA)에도 구비될 수 있으나, 반드시 이에 한정되지는 않는다. 캐소드 전극(140)은 발광 영역(EA)을 포함하는 비투과 영역(NTA)에만 구비되고, 투과율 향상을 위하여 투과 영역(TA)에 구비되지 않을 수도 있다.
이러한 캐소드 전극(140)은 서브 화소(P1, P2, P3, P4)들에 공통적으로 형성되어 동일한 전압을 인가하는 공통층일 수 있다. 캐소드 전극(140)은 광을 투과시킬 수 있는 전도성 물질로 이루어질 수 있다. 일 예로, 캐소드 전극(140)은 저저항 금속 물질, 예컨대, 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금으로 형성될 수 있다.
발광소자들 상에는 봉지막(150)이 구비될 수 있다. 봉지막(150)은 캐소드 전극(140) 상에서 캐소드 전극(140)을 덮도록 형성될 수 있다. 봉지막(150)은 유기 발광층(130)과 캐소드 전극(140)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위하여, 봉지막(150)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
한편, 도 5 및 도 6에 도시하고 있지 않지만, 캐소드 전극(140)과 봉지막(150) 사이에 캡핑층(Capping Layer)이 추가로 형성될 수도 있다.
봉지막(150) 상에는 컬러필터(CF)가 구비될 수 있다. 컬러필터(CF)는 제1 기판(111)과 마주보는 제2 기판(112)의 일면 상에 구비될 수 있다. 이러한 경우, 봉지막(150)이 구비된 제1 기판(111)과 컬러필터(CF)가 구비된 제2 기판(112)은 별도의 접착층(160)에 의하여 합착될 수 있다. 이때, 접착층(160)은 투명한 접착 레진층(optically clear resin layer, OCR) 또는 투명한 접착 레진 필름(optically clear adhesive film, OCA)일 수 있다.
컬러필터(CF)는 서브 화소들(P1, P2, P3, P4) 별로 패턴 형성될 수 있다. 구체적으로, 컬러필터(CF)는 제1 컬러필터, 제2 컬러필터 및 제3 컬러필터를 포함할 수 있다. 제1 서브 화소(P1)에는 투명한 유기 물질로 이루어진 투명 컬러필터가 구비되거나 별도의 컬러필터가 구비되지 않을 수도 있다. 제1 컬러필터는 제2 서브 화소(P2)의 발광 영역(EA2)에 대응되도록 배치될 수 있으며, 녹색 광을 투과시키는 녹색 컬러필터일 수 있다. 제2 컬러필터는 제3 서브 화소(P3)의 발광 영역(EA3)에 대응되도록 배치될 수 있으며, 청색 광을 투과시키는 청색 컬러필터일 수 있다. 제3 컬러필터는 제4 서브 화소(P4)의 발광 영역(EA4)에 대응되도록 배치될 수 있으며, 적색 광을 투과시키는 적색 컬러필터일 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 편광판을 사용하지 않고, 제2 기판(112)에 컬러필터(CF)를 형성하는 것을 특징으로 한다. 투명 표시 패널(110)에 편광판을 부착하게 되면, 편광판에 의하여 투명 표시 패널(110)의 투과율이 감소하게 된다. 한편, 투명 표시 패널(110)에 편광판을 부착하지 않으면, 외부로부터 입사된 광이 전극들에 반사되는 문제가 발생한다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 편광판을 부착하지 않음으로써 투과율이 감소되는 것을 방지할 수 있다. 또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 기판(112)에 컬러필터(CF)를 형성함으로써, 외부로부터 입사된 광의 일부를 컬러필터(CF)이 흡수하여 전극들에 반사되는 것을 방지할 수 있다. 즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 투과율을 감소시키지 않으면서 외광 반사율을 줄일 수 있다.
한편, 컬러필터들(CF) 사이 및 컬러필터(CF)와 투과 영역(TA) 사이에는 블랙 매트릭스(BM)가 구비될 수 있다. 블랙 매트릭스(BM)는 서브 화소들(P1, P2, P3, P4) 사이에 구비되어, 인접한 서브 화소들(P1, P2, P3, P4) 간에 혼색이 발생하는 것을 방지할 수 있다. 또한, 블랙 매트릭스(BM)는 투과 영역(TA)과 복수의 서브 화소들(P1, P2, P3, P4) 사이에 구비되어, 복수의 서브 화소들(P1, P2, P3, P4) 각각에서 발광된 광이 투과 영역(TA)으로 진행되는 것을 방지할 수 있다.
이러한 블랙 매트릭스(BM)는 광을 흡수하는 물질, 예컨대, 가시광선 파장대의 광을 모두 흡수하는 블랙 염료(black dye)를 포함할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 투과 영역(TA1) 및 제2 투과 영역(TA2)에서 리페어 라인(RL)이 배치된 위치 및 연장 방향이 상이하게 구비되는 것을 특징으로 한다.
구체적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 투과 영역(TA1)에서 리페어 라인(RL)이 제1 투과 영역(TA1)의 제1 측(S1) 또는 제3 측(S3)을 따라 제1 방향으로 연장될 수 있다. 그리고, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 투과 영역(TA2)에서 리페어 라인(RL)이 제2 투과 영역(TA2)의 제2 측(S2) 또는 제4 측(S4)을 따라 제2 방향으로 연장될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 상술한 특징에 의하여 리페어 라인(RL)들이 중첩되지 않고 서로 이격 배치될 수 있다. 이때, 본 발명의 일 실시예에 따른 투명 표시 패널(110)에 배치된 리페어 라인(RL)들은 비투과 영역(NTA)의 폭 보다 큰 이격 거리를 가질 수 있다.
리페어 라인(RL)은 다른 리페어 라인(RL)과 일부 중첩되거나 근접하게 배치되는 경우 다른 리페어 라인(RL)의 리페어 컨택부를 우회해서 연장되므로, 길이가 증가하게 된다. 투명 표시 패널(110)에서 리페어 라인(RL)은 투과 영역(TA) 내에 배치될 수 있다. 이러한 경우, 리페어 라인(RL)의 면적이 증가하면, 투과 영역(TA)의 면적이 감소하여 광 투과율이 떨어질 수 있다.
반면, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 리페어 라인(RL)들 각각이 다른 리페어 라인(RL)과 중첩되거나 근접하게 배치되지 않으므로, 리페어 컨택부를 우회하지 않을 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 리페어 라인(RL)을 직선으로 형성할 수 있어 길이를 줄일 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 리페어 라인(RL)에 의하여 투과 영역(TA)의 면적이 감소되는 것을 줄일 수 있다. 즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 리페어 라인(RL)에 의하여 광 투과율이 감소되는 것을 줄일 수 있다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 상술한 특징에 의하여 리페어 라인(RL)이 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)과 중첩되지 않을 수 있다.
리페어 라인(RL)은 동일한 색의 서브 화소들 사이에 다른 색의 서브 화소가 배치된 경우 동일한 색의 서브 화소들을 연결하기 위하여 일부가 제1 신호 라인(SL1) 또는 제2 신호 라인(SL2)과 중첩될 수 있다. 이러한 경우, 리페어 라인(RL)과 다수의 신호 라인들 사이에 기생 용량(parasitic capacitance)이 증가할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 리페어 라인(RL)이 제1 투과 영역(TA1) 또는 제2 투과 영역(TA2)을 사이에 두고 서로 마주보고 있는 동일한 색의 서브 화소들을 연결하므로, 제1 신호 라인(SL1) 또는 제2 신호 라인(SL2)과 중첩되지 않고 충분한 거리를 가지고 이격될 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 리페어 라인(RL)과 다수의 신호 라인들 사이의 기생 용량을 최소화시킬 수 있다.
한편, 도 3 내지 도 6에서는 리페어 라인(RL)이 투과 영역(TA) 내에 배치되는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다.
다른 실시예에 있어서, 리페어 라인(RL)은 비투과 영역(NTA)에 배치될 수도 있다. 이하에서는 도 7 내지 도 10을 참조하여, 리페어 라인(RL)이 비투과 영역(NTA)에 배치된 실시예에 대하여 구체적으로 설명하도록 한다.
도 7은 도 3의 B영역에서 변형된 예를 보여주는 확대도이고, 도 8은 도 7의 II-II'의 일 예를 보여주는 단면도이고, 도 9는 도 3의 C영역에서 변형된 예를 보여주는 확대도이며, 도 10은 도 9의 III-III'의 일 예를 보여주는 단면도이다.
도 7 내지 도 9에 도시된 투명 표시 패널(110)은 리페어 라인(RL)이 비투과 영역(NTA)에 배치된다는 점에서 도 3 내지 도 6에 도시된 투명 표시 패널(110)과 차이가 있다. 이하에서는 중복되는 설명은 생략하고, 차이점을 중점적으로 설명하도록 한다.
도 7 및 도 8을 참조하면, 제1 서브 화소(P1)들은 제1 투과 영역(TA1)을 사이에 두고 제1 방향으로 인접하게 배치될 수 있다. 하나의 제1 서브 화소(P1)의 애노드 전극(120)으로부터 연장된 애노드 연결 전극(ACE)은 제1 투과 영역(TA1)의 제2 측(S2)에 배치되고, 이웃하는 다른 하나의 제1 서브 화소(P1)의 애노드 전극(120)으로부터 연장된 애노드 연결 전극(ACE)은 제1 투과 영역(TA1)의 제4 측(S4)에 배치될 수 있다. 결과적으로, 하나의 제1 서브 화소(P1)의 애노드 연결 전극(ACE)과 이웃하는 다른 하나의 제1 서브 화소(P1)의 애노드 연결 전극(ACE)은 제1 투과 영역(TA1)을 사이에 두고 서로 마주보도록 배치될 수 있다.
제1 리페어 라인(RL1)은 제1 방향으로 인접하게 배치된 2개의 제1 서브 화소(P1)들 사이에 배치되어, 제1 투과 영역(TA1)의 제1 측(S1)을 따라 제1 방향으로 연장될 수 있다. 이때, 제1 리페어 라인(RL1)은 제1 투과 영역(TA1) 내에 배치되지 않고, 적어도 일부가 비투과 영역(NTA)과 중첩될 수 있다.
구체적으로, 비투과 영역(NTA)은 서브 화소(P1, P2, P3, P4)들 각각에서 발광된 광이 외부로 방출되는 발광 영역(EA)을 포함할 수 있다. 제1 투과 영역(TA1)과 발광 영역(EA) 사이에는 복수의 서브 화소들(P1, P2, P3, P4) 각각에서 발광된 광이 제1 투과 영역(TA1)으로 진행되는 것을 방지하기 위한 블랙 매트릭스(BM)가 배치될 수 있다.
제1 리페어 라인(RL1)은 도 7 및 도 8에 도시된 바와 같이 적어도 일부가 블랙 매트릭스(BM)와 중첩될 수 있다. 일 실시예에 있어서, 제1 리페어 라인(RL1)은 제1 투과 영역(TA1)과의 경계가 블랙 매트릭스(BM)과 제1 투과 영역(TA1) 간의 경계 라인(BML)과 일치할 수 있다.
다만, 제1 리페어 라인(RL1)의 일단은 하나의 제1 서브 화소(P1)의 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)와 전기적으로 연결되기 위하여 제1 리페어 컨택부(RCNT1)까지 제1 투과 영역(TA1)을 향하여 돌출될 수 있다.
또한, 제1 리페어 라인(RL1)의 타단은 다른 하나의 제1 서브 화소(P1)의 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)와 중첩되기 위하여 웰딩 지점(WP)까지 제1 투과 영역(TA1)을 향하여 돌출될 수 있다.
본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 제1 리페어 컨택부(RCNT1) 및 웰딩 지점(WP)이 제1 투과 영역(TA1) 내에 형성되어 있더라도, 제1 리페어 라인(RL1)의 대부분이 비투과 영역(NTA) 내에 배치될 수 있다. 이에 따라, 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 제1 리페어 라인(RL1)에 의하여 제1 투과 영역(TA1)의 면적이 감소되는 것을 최소화시킬 수 있다. 즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 리페어 라인(RL1)에 의하여 광 투과율이 감소되는 것을 최소화시킬 수 있다.
도 7 및 도 8에는 제3 리페어 라인(RL3)에 대하여 구체적으로 도시하고 있지는 않는다. 그러나, 제3 리페어 라인(RL3)은 제1 투과 영역(TA1)을 사이에 두고 제1 리페어 라인(RL1)과 나란하게 배치되어, 연결된 서브 화소가 상이할 뿐, 리페어 라인의 연결 구조나 리페어 공정 과정은 실질적으로 동일하다. 이에, 제3 리페어 라인(RL3)의 배치에 대한 구체적인 설명은 생략하도록 한다.
도 9 및 도 10을 참조하면, 제2 서브 화소(P2)들은 제2 투과 영역(TA2)을 사이에 두고 제2 방향으로 인접하게 배치될 수 있다. 하나의 제2 서브 화소(P2)의 애노드 전극(120)으로부터 연장된 애노드 연결 전극(ACE)은 제2 투과 영역(TA2)의 제1 측(S1)에 배치되고, 이웃하는 다른 하나의 제2 서브 화소(P2)의 애노드 전극(120)으로부터 연장된 애노드 연결 전극(ACE)은 제2 투과 영역(TA2)의 제3 측(S3)에 배치될 수 있다. 결과적으로, 하나의 제2 서브 화소(P2)의 애노드 연결 전극(ACE)과 이웃하는 다른 하나의 제2 서브 화소(P2)의 애노드 연결 전극(ACE)은 제2 투과 영역(TA2)을 사이에 두고 서로 마주보도록 배치될 수 있다.
제2 리페어 라인(RL2)은 제2 방향으로 인접하게 배치된 2개의 제2 서브 화소(P2)들 사이에 배치되어, 제2 투과 영역(TA2)의 제2 측(S2)을 따라 제2 방향으로 연장될 수 있다. 이때, 제2 리페어 라인(RL2)은 도 9 및 도 10에 도시된 바와 같이 제2 신호 라인(SL2)와 나란하게 배치될 수 있다.
제2 신호 라인(SL2)은 화소 전원 라인(VDDL), 제1 데이터 라인(DL1), 레퍼런스 라인(REFL), 제2 데이터 라인(DL2) 및 공통 전원 라인(VSSL)을 포함할 수 있다.
레퍼런스 라인(REFL)은 비투과 영역(NTA)에 구비되어 제2 방향(Y축 방향)으로 연장될 수 있다. 레퍼런스 라인(REFL)은 서브 화소들(P1, P2, P3, P4) 각각의 구동 트랜지스터(TR)에 기준 전압(또는 초기화 전압, 센싱 전압)을 공급할 수 있다.
제1 데이터 라인(DL1)은 비투과 영역(NTA)에 구비되고 레퍼런스 라인(REFL)의 제1 측에 배치되어, 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 데이터 라인(DL1)은 서브 화소들(P1, P2, P3, P4) 중 적어도 일부에 데이터 전압을 공급할 수 있다. 제2 데이터 라인(DL2)은 비투과 영역(NTA)에 구비되고 레퍼런스 라인(REFL)의 제2 측에 배치되어, 제2 방향(Y축 방향)으로 연장될 수 있다. 이때, 레퍼런스 라인(REFL)의 제2 측은 제1 측과 마주보는 측일 수 있다. 제2 데이터 라인(DL2)은 서브 화소들(P1, P2, P3, P4) 중 제1 데이터 라인(DL1)과 연결된 서브 화소를 제외한 나머지에 데이터 전압을 공급할 수 있다.
화소 전원 라인(VDDL)은 비투과 영역(NTA)에 구비되어 제2 방향(Y축 방향)으로 연장될 수 있다. 화소 전원 라인(VDDL)은 서브 화소들(P1, P2, P3, P4) 각각의 애노드 전극(120)에 제1 전원을 공급할 수 있다.
공통 전원 라인(VSSL)은 비투과 영역(NTA)에 구비되어 제2 방향(Y축 방향)으로 연장될 수 있다. 공통 전원 라인(VSSL)은 서브 화소들(P1, P2, P3, P4) 각각의 캐소드 전극(140)에 제2 전원을 공급할 수 있다.
제2 리페어 라인(RL2)은 제2 투과 영역(TA2) 내에 배치되지 않고, 적어도 일부가 비투과 영역(NTA)과 중첩될 수 있다.
구체적으로, 비투과 영역(NTA)은 서브 화소(P1, P2, P3, P4)들 각각에서 발광된 광이 외부로 방출되는 발광 영역(EA)을 포함할 수 있다. 제2 투과 영역(TA2)과 발광 영역(EA) 사이에는 복수의 서브 화소들(P1, P2, P3, P4) 각각에서 발광된 광이 제2 투과 영역(TA2)으로 진행되는 것을 방지하기 위한 블랙 매트릭스(BM)가 배치될 수 있다.
제2 리페어 라인(RL1)은 도 9 및 도 10에 도시된 바와 같이 적어도 일부가 블랙 매트릭스(BM)와 중첩될 수 있다. 일 실시예에 있어서, 제2 리페어 라인(RL2)은 제2 투과 영역(TA2)과의 경계가 블랙 매트릭스(BM)과 제2 투과 영역(TA2) 간의 경계 라인(BML)과 일치할 수 있다.
다만, 제2 리페어 라인(RL2)의 일단은 하나의 제2 서브 화소(P2)의 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)와 전기적으로 연결되기 위하여 제1 리페어 컨택부(RCNT1)까지 제2 투과 영역(TA2)을 향하여 돌출될 수 있다.
또한, 제2 리페어 라인(RL2)의 타단은 다른 하나의 제2 서브 화소(P2)의 애노드 연결 전극(ACE)의 제4 애노드 연결부(ACE4)와 중첩되기 위하여 웰딩 지점(WP)까지 제2 투과 영역(TA2)을 향하여 돌출될 수 있다.
본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 제1 리페어 컨택부(RCNT1) 및 웰딩 지점(WP)이 제2 투과 영역(TA2) 내에 형성되어 있더라도, 제2 리페어 라인(RL2)의 대부분이 비투과 영역(NTA) 내에 배치될 수 있다. 이에 따라, 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 제2 리페어 라인(RL2)에 의하여 제2 투과 영역(TA2)의 면적이 감소되는 것을 최소화시킬 수 있다. 즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 리페어 라인(RL2)에 의하여 광 투과율이 감소되는 것을 최소화시킬 수 있다.
도 9 및 도 10에는 제4 리페어 라인(RL4)에 대하여 구체적으로 도시하고 있지는 않는다. 그러나, 제4 리페어 라인(RL4)은 제2 투과 영역(TA2)을 사이에 두고 제2 리페어 라인(RL2)과 나란하게 배치되어, 연결된 서브 화소가 상이할 뿐, 리페어 라인의 연결 구조나 리페어 공정 과정은 실질적으로 동일하다. 이에, 제4 리페어 라인(RL4)의 배치에 대한 구체적인 설명은 생략하도록 한다.
도 11은 리페어 공정 후 불량이 발생한 서브 화소에 인가되는 신호에 대한 알고리즘을 설명하기 위한 도면이다.
도 3 및 도 11을 참조하면, 제1 리페어 라인(RL1)은 N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1), 및 N번째 제1 신호 라인(SL1)과 M-1번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1) 사이에 배치될 수 있다. N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1)는 제1 측 방향, 예컨대, 좌측 방향에 제1 리페어 라인(RL1)이 배치될 수 있다. 반면, N번째 제1 신호 라인(SL1)과 M-1번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1)는 제2 측 방향, 예컨대, 우측 방향에 제1 리페어 라인(RL1)이 배치될 수 있다.
상기 N은 0 보다 큰 짝수 또는 홀수일 수 있다. 상기 M은 0 보다 큰 짝수 또는 홀수일 수 있다. 한편, 제1 신호 라인(SL1)은 제1 데이터 라인 또는 제2 데이터 라인일 수 있다. 제2 신호 라인(SL2)은 스캔 라인일 수 있다.
예컨대, 제1 리페어 라인(RL1)은 2번째 제1 신호 라인(SL1)과 2번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1), 및 2번째 제1 신호 라인(SL1)과 1번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1) 사이에 배치될 수 있다.
N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1)는 구동 트랜지스터에 불량이 발생하면, 리페어 공정을 통하여 N번째 제1 신호 라인(SL1)과 M-1번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1)의 신호가 인가될 수 있다.
일 예로, 리페어 알고리즘은 N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1)에 Row(n), Col(m-1)의 신호가 인가되도록 할 수 있다. 여기서, 상기 n은 해당 서브 화소의 열(Row)의 위치에 해당하고, 상기 m은 해당 서브 화소의 행(Col)의 위치에 해당할 수 있다.
한편, N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1)는 N+1번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1)와 동일한 방향에 제1 리페어 라인(RL1)이 배치될 수 있다. 이러한 경우, N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1)는 도 11에 도시된 바와 같이 N+1번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1)와 리페어 알고리즘이 동일할 수 있다.
반면, N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1)는 N번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1), 및 N+1번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1)와 상이한 방향에 제1 리페어 라인(RL1)이 배치될 수 있다. 이러한 경우, N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1)는 도 11에 도시된 바와 같이 N번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1), 및 N+1번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제1 서브 화소(P1)와 리페어 알고리즘이 상이할 수 있다.
제2 리페어 라인(RL2)은 N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2), 및 N+1번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2) 사이에 배치될 수 있다. N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2)는 제3 측 방향, 예컨대, 하측 방향에 제2 리페어 라인(RL2)이 배치될 수 있다. 반면, N+1번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2)는 제4 측 방향, 예컨대, 상측 방향에 제2 리페어 라인(RL2)이 배치될 수 있다.
예컨대, 제2 리페어 라인(RL2)은 2번째 제1 신호 라인(SL1)과 2번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2), 및 3번째 제1 신호 라인(SL1)과 2번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2) 사이에 배치될 수 있다.
N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2)는 구동 트랜지스터에 불량이 발생하면, 리페어 공정을 통하여 N+1번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2)의 신호가 인가될 수 있다.
일 예로, 리페어 알고리즘은 N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2)에 Row(n+1), Col(m)의 신호가 인가되도록 할 수 있다.
한편, N+1번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2)는 구동 트랜지스터에 불량이 발생하면, 리페어 공정을 통하여 N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2)의 신호가 인가될 수 있다.
일 예로, 리페어 알고리즘은 N+1번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2)에 Row(n-1), Col(m)의 신호가 인가되도록 할 수 있다.
한편, N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2)는 N+1번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2)와 동일한 방향에 제2 리페어 라인(RL2)이 배치될 수 있다. 이러한 경우, N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2)는 도 11에 도시된 바와 같이 N+1번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2)와 리페어 알고리즘이 동일할 수 있다.
반면, N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2)는 N번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2), 및 N+1번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2)와 상이한 방향에 제2 리페어 라인(RL2)이 배치될 수 있다. 이러한 경우, N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2)는 도 11에 도시된 바와 같이 N번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2), 및 N+1번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제2 서브 화소(P2)와 리페어 알고리즘이 상이할 수 있다.
제3 리페어 라인(RL3)은 N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3), 및 N번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3) 사이에 배치될 수 있다. N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3)는 제2 측 방향, 예컨대, 우측 방향에 제3 리페어 라인(RL3)이 배치될 수 있다. 반면, N번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3)는 제1 측 방향, 예컨대, 좌측 방향에 제3 리페어 라인(RL3)이 배치될 수 있다.
예컨대, 제3 리페어 라인(RL3)은 2번째 제1 신호 라인(SL1)과 2번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3), 및 2번째 제1 신호 라인(SL1)과 3번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3) 사이에 배치될 수 있다.
N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3)는 구동 트랜지스터에 불량이 발생하면, 리페어 공정을 통하여 N번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3)의 신호가 인가될 수 있다.
일 예로, 리페어 알고리즘은 N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3)에 Row(n), Col(m+1)의 신호가 인가되도록 할 수 있다.
한편, N번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3)는 구동 트랜지스터에 불량이 발생하면, 리페어 공정을 통하여 N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3)의 신호가 인가될 수 있다.
일 예로, 리페어 알고리즘은 N번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3)에 Row(n), Col(m-1)의 신호가 인가되도록 할 수 있다.
한편, N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3)는 N+1번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3)와 동일한 방향에 제3 리페어 라인(RL3)이 배치될 수 있다. 이러한 경우, N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3)는 도 11에 도시된 바와 같이 N+1번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3)와 리페어 알고리즘이 동일할 수 있다.
반면, N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3)는 N번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3), 및 N+1번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3)와 상이한 방향에 제1 리페어 라인(RL1)이 배치될 수 있다. 이러한 경우, N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3)는 도 11에 도시된 바와 같이 N번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3), 및 N+1번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제3 서브 화소(P3)와 리페어 알고리즘이 상이할 수 있다.
제4 리페어 라인(RL4)은 N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4), 및 N-1번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4) 사이에 배치될 수 있다. N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4)는 제4 측 방향, 예컨대, 상측 방향에 제4 리페어 라인(RL4)이 배치될 수 있다. 반면, N-1번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4)는 제3 측 방향, 예컨대, 하측 방향에 제4 리페어 라인(RL4)이 배치될 수 있다.
예컨대, 제4 리페어 라인(RL4)은 2번째 제1 신호 라인(SL1)과 2번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4), 및 1번째 제1 신호 라인(SL1)과 2번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4) 사이에 배치될 수 있다.
N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4)는 구동 트랜지스터에 불량이 발생하면, 리페어 공정을 통하여 N-1번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4)의 신호가 인가될 수 있다.
일 예로, 리페어 알고리즘은 N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4)에 Row(n-1), Col(m)의 신호가 인가되도록 할 수 있다.
한편, N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4)는 N+1번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4)와 동일한 방향에 제4 리페어 라인(RL4)이 배치될 수 있다. 이러한 경우, N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4)는 도 11에 도시된 바와 같이 N+1번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4)와 리페어 알고리즘이 동일할 수 있다.
반면, N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4)는 N번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4), 및 N+1번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4)와 상이한 방향에 제4 리페어 라인(RL4)이 배치될 수 있다. 이러한 경우, N번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4)는 도 11에 도시된 바와 같이 N번째 제1 신호 라인(SL1)과 M+1번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4), 및 N+1번째 제1 신호 라인(SL1)과 M번째 제2 신호 라인(SL2)에 연결된 제4 서브 화소(P4)와 리페어 알고리즘이 상이할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 투명 표시 장치 110: 투명 표시 패널
111: 제1 기판 112: 제2 기판
120: 애노드 전극 121: 제1 애노드 전극
122: 제2 애노드 전극 ACE: 제1 연결 전극
TCE: 제2 연결 전극 125: 뱅크
130: 유기 발광층 140: 캐소드 전극
150: 봉지막 160: 접착층
170: 컬러필터층 205: 스캔 구동부
VDDL: 화소 전원 라인 VSSL: 공통 전원 라인
DL1, DL2: 데이터 라인 REFL: 레퍼런스 라인
RL: 리페어 라인

Claims (21)

  1. 제1 투과 영역의 제1 측을 따라 제1 방향으로 연장된 제1 리페어 라인;
    상기 제1 투과 영역과 인접하게 배치된 제2 투과 영역의 제2 측을 따라 제2 방향으로 연장된 제2 리페어 라인;
    상기 제1 투과 영역의 상기 제1 측과 마주보는 제3 측을 따라 상기 제1 방향으로 연장된 제3 리페어 라인; 및
    상기 제2 투과 영역의 상기 제2 측과 마주보는 제4 측을 따라 상기 제2 방향으로 연장된 제4 리페어 라인을 포함하는 투명 표시 장치.
  2. 제1항에 있어서,
    상기 제1 리페어 라인을 사이에 두고 상기 제1 방향으로 인접하게 배치된 제1 서브 화소들;
    상기 제2 리페어 라인을 사이에 두고 상기 제2 방향으로 인접하게 배치된 제2 서브 화소들;
    상기 제3 리페어 라인을 사이에 두고 상기 제1 방향으로 인접하게 배치된 제3 서브 화소들; 및
    상기 제4 리페어 라인을 사이에 두고 상기 제2 방향으로 인접하게 배치된 제4 서브 화소들을 더 포함하는 투명 표시 장치.
  3. 제2항에 있어서,
    상기 제1, 제2, 제3 및 제4 서브 화소들 각각에 구비된 애노드 전극; 및
    상기 애노드 전극으로부터 연장되어 상기 제1, 제2, 제3 및 제4 리페어 라인 중 어느 하나와 중첩되도록 구비된 애노드 연결 전극을 더 포함하는 투명 표시 장치.
  4. 제3항에 있어서,
    상기 제1 서브 화소의 애노드 전극으로부터 연장된 애노드 연결 전극, 및 상기 제3 서브 화소의 애노드 전극으로부터 연장된 애노드 연결 전극은 상기 제1 투과 영역의 상기 제1 측과 상기 제3 측 사이에 구비된 제2 측 및 제4 측 중 적어도 하나에 배치되는 투명 표시 장치.
  5. 제3항에 있어서,
    상기 제2 서브 화소의 애노드 전극으로부터 연장된 애노드 연결 전극, 및 상기 제4 서브 화소의 애노드 전극으로부터 연장된 애노드 연결 전극은 상기 제2 투과 영역의 상기 제2 측과 상기 제4 측 사이에 구비된 제1 측 및 제3 측 중 적어도 하나에 배치되는 투명 표시 장치.
  6. 제3항에 있어서,
    상기 애노드 전극은 제1 애노드 전극 및 제2 애노드 전극을 포함하고,
    상기 애노드 연결 전극은 상기 제1 애노드 전극으로부터 연장된 제1 애노드 연결부, 상기 제2 애노드 전극으로부터 연장된 제2 애노드 연결부, 상기 제1 애노드 연결부와 상기 제2 애노드 연결부를 연결하는 제3 애노드 연결부, 및 상기 제3 애노드 연결부로부터 연장되어 상기 제1, 제2, 제3 및 제4 리페어 라인 중 어느 하나와 중첩되도록 배치된 제4 애노드 연결부를 포함하는 투명 표시 장치.
  7. 제6항에 있어서,
    상기 제1, 제2, 제3 및 제4 서브 화소들 각각에 구비되고, 액티브층, 게이트 전극, 소스 전극 및 드레인 전극으로 이루어진 구동 트랜지스터; 및
    상기 소스 전극 또는 드레인 전극으로부터 연장되어 상기 제3 애노드 연결부와 컨택홀을 통해 전기적으로 연결되는 트랜지스터 연결 전극을 더 포함하는 투명 표시 장치.
  8. 제3항에 있어서,
    상기 제1, 제2, 제3 및 제4 리페어 라인 각각은 일단에서 하나의 서브 화소의 애노드 연결 전극과 리페어 컨택부를 통해 전기적으로 연결되고, 타단에서 적어도 하나의 절연층을 사이에 두고 다른 하나의 서브 화소의 애노드 연결 전극과 전기적으로 분리된 투명 표시 장치.
  9. 제2항에 있어서,
    상기 제1 투과 영역 및 상기 제2 투과 영역 사이에 배치된 비투과 영역;
    상기 비투과 영역에서 제1 방향으로 연장된 복수의 제1 신호 라인들; 및
    상기 비투과 영역에서 제2 방향으로 연장된 복수의 제2 신호 라인들을 더 포함하고,
    상기 제1 서브 화소 및 상기 제3 서브 화소는 상기 제2 신호 라인을 따라 교대로 배치되고, 상기 제2 서브 화소 및 상기 제4 서브 화소는 상기 제1 신호 라인을 따라 교대로 배치되는 투명 표시 장치.
  10. 제9항에 있어서,
    상기 제1 투과 영역 및 상기 제2 투과 영역을 포함하는 투과 영역과 복수의 서브 화소들 사이에 구비된 블랙 매트릭스를 더 포함하고,
    상기 제1, 제2, 제3 및 제4 리페어 라인 각각은 적어도 일부가 상기 블랙 매트릭스와 중첩되는 투명 표시 장치.
  11. 투과 영역 및 상기 투과 영역들 사이에 배치된 비투과 영역이 구비된 기판;
    상기 비투과 영역에서 제1 방향으로 연장된 복수의 제1 신호 라인들;
    상기 비투과 영역에서 제2 방향으로 연장된 복수의 제2 신호 라인들;
    상기 제2 신호 라인을 따라 배치된 복수의 제1 서브 화소들;
    상기 제1 신호 라인을 따라 배치된 복수의 제2 서브 화소들;
    불량이 발생한 제1 서브 화소를 상기 제1 방향으로 인접하게 배치된 제1 서브 화소에 연결하기 위한 제1 리페어 라인; 및
    불량이 발생한 제2 서브 화소를 상기 제2 방향으로 인접하게 배치된 제2 서브 화소에 연결하기 위한 제2 리페어 라인을 포함하는 투명 표시 장치.
  12. 제11항에 있어서,
    상기 제2 신호 라인을 따라 상기 제1 서브 화소와 교대로 배치된 복수의 제3 서브 화소들;
    상기 제1 신호 라인을 따라 상기 제2 서브 화소와 교대로 배치된 복수의 제4 서브 화소들;
    불량이 발생한 제3 서브 화소를 상기 제1 방향으로 인접하게 배치된 제3 서브 화소에 연결하기 위한 제3 리페어 라인; 및
    불량이 발생한 제4 서브 화소를 상기 제2 방향으로 인접하게 배치된 제4 서브 화소에 연결하기 위한 제4 리페어 라인을 더 포함하는 투명 표시 장치.
  13. 제12항에 있어서,
    상기 투과 영역은 인접하게 배치된 제1 투과 영역 및 제2 투과 영역을 포함하고,
    상기 제1 리페어 라인 및 상기 제3 리페어 라인은 상기 제1 투과 영역을 사이에 두고 서로 마주보고 배치되고,
    상기 제2 리페어 라인 및 상기 제4 리페어 라인은 상기 제2 투과 영역을 사이에 두고 서로 마주보도록 배치되는 투명 표시 장치.
  14. 제11항에 있어서,
    상기 제1 리페어 라인은 N번째 제1 신호 라인과 M번째 제2 신호 라인에 연결된 제1 서브 화소, 및 N번째 제1 신호 라인과 M-1번째 제2 신호 라인에 연결된 제1 서브 화소 사이에 배치되고,
    상기 제2 리페어 라인은 N번째 제1 신호 라인과 M번째 제2 신호 라인에 연결된 제2 서브 화소, 및 N+1번째 제1 신호 라인과 M번째 제2 신호 라인에 연결된 제2 서브 화소 사이에 배치되는 투명 표시 장치.
  15. 제14항에 있어서,
    N번째 제1 신호 라인과 M번째 제2 신호 라인에 연결된 제1 서브 화소는 N+1번째 제1 신호 라인과 M+1번째 제2 신호 라인에 연결된 제1 서브 화소와 동일한 방향에 상기 제1 리페어 라인이 배치되고,
    N번째 제1 신호 라인과 M번째 제2 신호 라인에 연결된 제2 서브 화소는 N+1번째 제1 신호 라인과 M+1번째 제2 신호 라인에 연결된 제2 서브 화소와 동일한 방향에 상기 제2 리페어 라인이 배치된 투명 표시 장치.
  16. 제14항에 있어서,
    N번째 제1 신호 라인과 M번째 제2 신호 라인에 연결된 제1 서브 화소는 N번째 제1 신호 라인과 M+1번째 제2 신호 라인에 연결된 제1 서브 화소 및 N+1번째 제1 신호 라인과 M번째 제2 신호 라인에 연결된 제1 서브 화소와 상이한 방향에 상기 제1 리페어 라인이 배치되고,
    N번째 제1 신호 라인과 M번째 제2 신호 라인에 연결된 제2 서브 화소는 N번째 제1 신호 라인과 M+1번째 제2 신호 라인에 연결된 제2 서브 화소 및 N+1번째 제1 신호 라인과 M번째 제2 신호 라인에 연결된 제2 서브 화소와 상이한 방향에 상기 제2 리페어 라인이 배치된 투명 표시 장치.
  17. 제11항에 있어서,
    상기 제1 서브 화소 및 상기 제2 서브 화소 각각에 구비된 애노드 전극; 및
    상기 애노드 전극으로부터 연장되어 상기 제1 리페어 라인 및 상기 제2 리페어 라인 중 어느 하나와 중첩되도록 구비된 애노드 연결 전극을 더 포함하는 투명 표시 장치.
  18. 제17항에 있어서,
    N번째 제1 신호 라인과 M번째 제2 신호 라인에 연결된 제1 서브 화소의 애노드 전극으로부터 연장된 애노드 연결 전극은 N번째 제1 신호 라인과 M+1번째 제2 신호 라인에 연결된 제1 서브 화소의 애노드 전극으로부터 연장된 애노드 연결 전극과 마주보도록 배치되고,
    N번째 제1 신호 라인과 M번째 제2 신호 라인에 연결된 제2 서브 화소의 애노드 전극으로부터 연장된 애노드 연결 전극은 N+1번째 제1 신호 라인과 M번째 제2 신호 라인에 연결된 제2 서브 화소의 애노드 전극으로부터 연장된 애노드 연결 전극과 마주보도록 배치된 투명 표시 장치.
  19. 제11항에 있어서,
    상기 제1 서브 화소 및 상기 제2 서브 화소 각각에 구비되고, 액티브층, 게이트 전극, 소스 전극 및 드레인 전극으로 이루어진 구동 트랜지스터를 더 포함하고,
    상기 제1 리페어 라인 및 상기 제2 리페어 라인은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 구비되는 투명 표시 장치.
  20. 제11항에 있어서,
    상기 제1 리페어 라인은 상기 제1 신호 라인과 상기 투과 영역 사이에 배치되고, 상기 제2 리페어 라인은 상기 제2 신호 라인과 상기 투과 영역 사이에 배치되는 투명 표시 장치.
  21. 제11항에 있어서,
    상기 투과 영역과 상기 제1 및 제2 서브 화소들 사이에 구비된 블랙 매트릭스를 더 포함하고,
    상기 제1 및 제2 리페어 라인 각각은 적어도 일부가 상기 블랙 매트릭스와 중첩되는 투명 표시 장치.
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