KR20230018844A - 투명 표시 장치 - Google Patents

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박재희
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Abstract

본 발명은 터치 라인들의 기생 용량 평균값을 감소시키고, 기생 용량 균일성을 향상시킬 수 있다. 본 발명의 일 실시예에 따른 투명 표시 장치는 발광 소자가 배치된 적어도 둘 이상의 발광 영역들과 회로 소자가 배치된 적어도 둘 이상의 회로 영역들을 포함하는 비투과 영역 및 투과 영역이 구비된 기판, 기판 상에서 비투과 영역에 구비되고 제1 방향으로 연장된 복수의 제1 신호 라인들, 제1 신호 라인 상에 구비된 적어도 하나의 절연막, 및 적어도 하나의 절연막 상에서 비투과 영역에 구비되고 제1 방향으로 연장된 복수의 터치 라인들을 포함한다. 복수의 제1 신호 라인들 및 복수의 터치 라인들은 인접하게 배치된 회로 영역들 사이에 배치된다.

Description

투명 표시 장치{TRANSPARENT DISPLAY DEVICE}
본 발명은 투명 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마 표시장치(PDP, Plasma Display Panel), 퀀텀닷발광 표시장치 (QLED: Quantum dot Light Emitting Display), 유기발광 표시장치(OLED, Organic Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.
한편, 최근에는 사용자가 표시 장치를 투과해 반대편에 위치한 사물 또는 이미지를 볼 수 있는 투명 표시 장치에 대한 연구가 활발히 진행되고 있다.
투명 표시 장치는 화상이 표시되는 표시 영역이 외부 광을 투과시킬 수 있는 투과 영역과 비투과 영역을 포함하며, 투과 영역을 통해서 표시 영역에서 높은 광 투과율을 가질 수 있다. 이러한 투명 표시 장치는 터치 기능을 구현하기 위하여 복수의 터치 라인들을 구비할 수 있다.
이때, 투명 표시 장치는 복수의 터치 라인들로 인하여 광 투과율일 감소될 수 있으며, 신호 라인들과 터치 라인들 간에 이격 거리가 작아 기생 용량이 증가하는 문제가 있다.
본 발명은 터치 라인에 의한 광 투과율 손실을 최소화시킬 수 있는 투명 표시 장치를 제공하는 것을 기술적 과제로 한다.
또한, 본 발명은 신호 라인과 터치 라인 간에 기생 용량을 감소시킬 수 있는 투명 표시 장치를 제공하는 것을 다른 기술적 과제로 한다.
또한, 본 발명은 신호 라인과 터치 라인 간에 기생 용량의 균일성을 향상시킬 수 있는 투명 표시 장치를 제공하는 것을 또 다른 기술적 과제로 한다.
본 발명의 일 실시예에 따른 투명 표시 장치는 발광 소자가 배치된 적어도 둘 이상의 발광 영역들과 회로 소자가 배치된 적어도 둘 이상의 회로 영역들을 포함하는 비투과 영역 및 투과 영역이 구비된 기판, 기판 상에서 비투과 영역에 구비되고 제1 방향으로 연장된 복수의 제1 신호 라인들, 제1 신호 라인 상에 구비된 적어도 하나의 절연막, 및 적어도 하나의 절연막 상에서 비투과 영역에 구비되고 제1 방향으로 연장된 복수의 터치 라인들을 포함한다. 복수의 제1 신호 라인들 및 복수의 터치 라인들은 인접하게 배치된 회로 영역들 사이에 배치된다.
본 발명의 다른 실시예에 따른 투명 표시 장치는 터치 센서가 배치된 투과 영역, 및 발광 소자가 배치된 비투과 영역을 포함하고, 비투과 영역은, 제1 방향으로 연장되고 발광 소자에 신호를 공급하는 복수의 제1 신호 라인들 및 제1 방향으로 연장되고 터치 센서와 전기적으로 연결된 복수의 터치 라인들이 배치된 제1 신호 라인 영역, 및 발광 소자에 연결된 회로 소자가 배치되며 제1 신호 라인 영역을 사이에 두고 대칭되도록 배치된 제1 회로 영역 및 제2 회로 영역을 포함하는 회로 영역을 포함한다.
본 발명은 터치 라인을 화소와 중첩되도록 배치함으로써, 터치 라인으로 인하여 광 투과율이 저하되는 것을 방지할 수 있다.
또한, 본 발명은 터치 라인을 회로 영역과 중첩되지 않도록 배치함으로써, 회로 소자가 터치 라인에 미치는 영향을 최소화시킬 수 있다.
또한, 본 발명은 복수의 터치 라인들이 화소의 가운데 영역에 모여서 형성될 수 있다. 이에 따라, 본 발명은 복수의 터치 라인들 간에 수평 거리 차이를 줄이고, 기생 용량의 균일성을 향상시킬 수 있다.
또한, 본 발명은 제1 신호 라인들을 차광층과 동일한 층에 형성함으로써, 제1 신호 라인과 터치 라인 간에 수직 거리를 증가시킬 수 있다. 이에 따라, 본 발명은 제1 신호 라인으로 인한 터치 라인의 기생 용량을 감소시킬 수 있다.
또한, 본 발명은 제1 신호 라인들과 터치 라인들을 중첩되도록 형성할 수 있다. 본 발명은 터치 라인의 직선화가 가능하고, 터치 라인들 간 수평 거리 차이를 최소화시킬 수 있다. 이에 따라, 본 발명은 터치 라인의 저항을 감소시킬 수 있으며, 터치 라인 간에 기생 용량의 균일성을 향상시킬 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
도 2는 투명 표시 패널을 개략적으로 보여주는 평면도이다.
도 3은 도 2의 A영역에 구비된 화소의 일 실시예를 개략적으로 보여주는 도면이다.
도 4는 도 3의 B영역에 구비된 신호 라인들 및 터치 라인들의 일 예를 설명하기 위한 도면이다.
도 5는 복수의 터치 블록들 및 복수의 터치 라인들 간에 연결 관계를 설명하기 위한 도면이다.
도 6은 하나의 터치 블록 내에서 복수의 터치 라인들과 복수의 터치 센서들 간에 연결 관계를 설명하기 위한 도면이다.
도 7은 도 4의 I-I'의 일 예를 보여주는 단면도이다.
도 8은 도 4의 I-I'의 다른 예를 보여주는 단면도이다.
도 9는 도 3의 B영역에 구비된 신호 라인들 및 터치 라인들의 다른 예를 설명하기 위한 도면이다.
도 10은 도 9의 II-II'의 일 예를 보여주는 단면도이다.
도 11은 도 9의 변형된 실시예를 보여주는 도면이다.
도 12는 교차 영역에서 도 4에 도시된 신호 라인들 및 터치 라인들이 배치된 예를 구체적으로 보여주는 도면이다.
도 13은 교차 영역에서 도 9에 도시된 신호 라인들 및 터치 라인들이 배치된 예를 구체적으로 보여주는 도면이다.
도 14는 도 2의 A영역에 구비된 화소의 다른 실시예를 개략적으로 보여주는 도면이다.
도 15는 도 14의 C영역에 구비된 신호 라인들 및 터치 라인들의 일 예를 설명하기 위한 도면이다.
도 16은 도 14의 C영역에 구비된 신호 라인들 및 터치 라인들의 다른 예를 설명하기 위한 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
'적어도 하나'의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ''제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나''의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 발명에 따른 투명 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1는 본 발명의 일 실시예에 따른 투명 표시 장치를 보여주는 사시도이고, 도 2는 투명 표시 패널을 개략적으로 보여주는 평면도이다.
이하에서, X축은 스캔 라인과 나란한 방향을 나타내고, Y축은 데이터 라인과 나란한 방향을 나타내며, Z축은 투명 표시 장치(100)의 높이 방향을 나타낸다.
본 발명의 일 실시예에 따른 투명 표시 장치(100)는 유기 발광 표시 장치(Organic Light Emitting Display)로 구현된 것을 중심으로 설명하였으나, 액정 표시 장치(Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 퀀텀닷 발광표시장치 (QLED: Quantum dot Light Emitting Display) 또는 전기 영동 표시 장치(Electrophoresis display)로도 구현될 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 투명 표시 장치(100)는 투명 표시 패널(110), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(210), 연성필름(220), 회로보드(230), 및 타이밍 제어부(240)를 포함한다.
투명 표시 패널(110)은 서로 마주보는 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)은 플라스틱 필름(plastic film), 유리 기판(glass substrate), 또는 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름일 수 있다. 이러한 제1 기판(111)과 제2 기판(112)은 투명한 재료로 이루어질 수 있다.
투명 표시 패널(110)은 화소들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다.
표시 영역(DA)에는 제1 신호 라인들(SL1), 제2 신호 라인들(SL2) 및 화소들이 구비될 수 있으며, 비표시 영역(NDA)에는 패드들이 배치된 패드 영역(PA) 및 적어도 하나의 게이트 구동부(205)가 구비될 수 있다.
제1 신호 라인들(SL1)은 제1 방향(Y축 방향)으로 연장될 수 있으며, 표시 영역(DA)에서 제2 신호 라인들(SL2)과 교차될 수 있다. 제2 신호 라인들(SL2)은 표시 영역(DA)에서 제2 방향(X축 방향)으로 연장될 수 있다. 화소들은 제1 신호 라인(SL1)과 제2 신호 라인(SL2)이 교차하는 영역에 구비되며, 소정의 광을 방출하여 화상을 표시한다.
게이트 구동부(205)는 스캔 라인에 접속되어 스캔 신호들을 공급한다. 이러한 게이트 구동부(205)는 투명 표시 패널(110)의 표시 영역(DA)의 일측 또는 양측 바깥쪽의 비표시 영역(NDA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 게이트 구동부(205)는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 투명 표시 패널(110)의 표시 영역(DA)의 일측 또는 양측 바깥쪽의 비표시 영역(NDA)에 부착될 수도 있다.
일 예로, 게이트 구동부(205)는 도 2에 도시된 바와 같이 표시 영역(DA)의 제1 측 바깥쪽의 비표시 영역(NDA)에 형성된 제1 게이트 구동부(205a) 및 표시 영역(DA)의 제1 측과 마주보는 제2 측 바깥쪽의 비표시 영역(NDA)에 형성된 제2 게이트 구동부(205b)를 포함할 수 있으나, 반드시 이에 한정되지는 않는다.
소스 드라이브 IC(210)는 타이밍 제어부(240)로부터 디지털 비디오 데이터와 소스 제어신호를 입력받는다. 소스 드라이브 IC(210)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 데이터 라인들에 공급한다. 소스 드라이브 IC(210)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on panel) 방식으로 연성필름(220)에 실장될 수 있다.
투명 표시 패널(110)의 패드 영역(PA)에는 전원 패드들, 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(220)에는 패드들과 소스 드라이브 IC(210)를 연결하는 배선들, 패드들과 회로보드(230)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(220)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(220)의 배선들이 연결될 수 있다.
투명 표시 패널(110)에는 터치 기능을 구현하기 위하여 제1 신호 라인(SL1), 제2 신호 라인(SL2) 및 화소 이외에 터치 라인 및 터치 센서가 더 구비될 수 있다. 터치 라인 및 터치 센서에 대한 자세한 설명은 도 3 내지 도 15를 결부하여 후술하도록 한다.
도 3은 도 2의 A영역에 구비된 화소의 일 실시예를 개략적으로 보여주는 도면이고, 도 4는 도 3의 B영역에 구비된 신호 라인들 및 터치 라인들의 일 예를 설명하기 위한 도면이다. 도 5는 복수의 터치 블록들 및 복수의 터치 라인들 간에 연결 관계를 설명하기 위한 도면이고, 도 6은 하나의 터치 블록 내에서 복수의 터치 라인들과 복수의 터치 센서들 간에 연결 관계를 설명하기 위한 도면이다.
도 3 내지 도 6을 참조하면, 표시 영역(DA)은 도 3에 도시된 바와 같이 투과 영역(TA)과 비투과 영역(NTA)를 포함한다. 투과 영역(TA)는 외부로부터 입사되는 빛의 대부분을 통과시키는 영역이고, 비투과 영역(NTA)는 외부로부터 입사되는 빛의 대부분을 투과시키기 않는 영역이다. 일 예로, 투과 영역(TA)는 광 투과율이 α%, 예컨대, 90% 보다 큰 영역이고, 비투과 영역(NTA)는 광 투과율이 β%, 예컨대, 50% 보다 작은 영역일 수 있다. 이때, α는 β 보다 큰 값이다. 투명 표시 패널(110)은 투과 영역(TA)들로 인해 투명 표시 패널(110)의 배면(背面)에 위치한 사물 또는 배경을 볼 수 있다.
비투과 영역(NTA)에는 제1 신호 라인 영역(SLA1), 제2 신호 라인 영역(SLA2) 및 화소(P)가 구비될 수 있다.
화소들(P)은 제1 신호 라인 영역(SLA1)과 제2 신호 라인 영역(SLA2)이 교차하는 교차 영역에 구비되며, 광을 방출하여 화상을 표시한다. 발광 영역(EA)은 화소(P)에서 광을 발광하는 영역에 해당할 수 있다.
화소(P)들 각각은 도 3에 도시된 바와 같이 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)를 포함할 수 있다. 제1 서브 화소(SP1)는 제1 색 광을 방출하는 제1 발광 영역(EA1)을 포함하고, 제2 서브 화소(SP2)는 제2 색 광을 방출하는 제2 발광 영역(EA2)을 포함할 수 있다. 제3 서브 화소(SP3)는 제3 색 광을 방출하는 제3 발광 영역(EA3)을 포함하고, 제4 서브 화소(SP4)는 제4 색 광을 발광하는 제4 발광 영역(EA4)을 포함할 수 있다.
일 예로, 제1 내지 제4 발광 영역들(EA1, EA2, EA3, EA4)은 모두 서로 다른 색의 광을 방출할 수 있다. 예컨대, 제1 발광 영역(EA1)은 녹색 광을 방출할 수 있으며, 제2 발광 영역(EA2)은 적색 광을 방출할 수 있다. 제3 발광 영역(EA3)은 청색 광을 방출할 수 있으며, 제4 발광 영역(EA4)은 백색 광을 방출할 수 있다. 그러나, 반드시 이에 한정되지는 않는다.
다른 예로, 제1 내지 제4 발광 영역들(EA1, EA2, EA3, EA4) 중 적어도 둘은 동일한 색의 광을 방출할 수 있다. 예컨대, 제1 발광 영역(EA1) 및 제2 발광 영역(EA2)은 녹색 광을 방출할 수 있으며, 제3 발광 영역(EA3)은 적색 광을 방출할 수 있으며, 제4 발광 영역(EA4)은 청색 광을 방출할 수 있다. 그러나, 반드시 이에 한정되지는 않는다.
또한, 각각의 서브 화소(SP1, SP2, SP3, SP4)의 배열 순서는 다양하게 변경될 수 있다.
이하에서는 설명의 편의를 위하여, 제1 서브 화소(SP1)가 녹색 광을 방출하는 녹색 서브 화소이고, 제2 서브 화소(SP2)가 적색 광을 방출하는 적색 서브 화소이며, 제3 서브 화소(SP3)가 청색 광을 방출하는 청색 서브 화소이며, 제4 서브 화소(SP4)가 백색 광을 방출하는 백색 서브 화소인 것으로 설명하도록 한다.
제1 신호 라인 영역(SLA1)은 표시 영역(DA)에서 제1 방향(Y축 방향)으로 연장되며, 발광 영역(EA1, EA2, EA3, EA4)과 적어도 일부가 중첩되도록 배치될 수 있다. 투명 표시 패널(110)에는 제1 신호 라인 영역(SLA1)이 복수개가 구비되며, 인접한 2개의 제1 신호 라인 영역(SLA1) 사이에 투과 영역(TA)이 구비될 수 있다. 이러한 제1 신호 라인 영역(SLA1)에는 제1 방향(Y축 방향)으로 연장된 제1 신호 라인(SL1) 및 제1 방향(Y축 방향)으로 연장된 터치 라인(TL)이 서로 이격 배치될 수 있다.
제1 신호 라인(SL1)은 복수개가 구비될 수 있으며, 일 예로, 화소 전원 라인(VDD), 공통 전원 라인(VSS), 레퍼런스 라인(REF), 데이터 라인들(DL1, DL2, DL3, DL4) 중 적어도 하나를 포함할 수 있다.
화소 전원 라인(VDD)은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4) 각각의 구동 트랜지스터(TFT)에 제1 전원을 공급할 수 있다. 공통 전원 라인(VSS)은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4)의 제2 전극(140)에 제2 전원을 공급할 수 있다. 이때, 제2 전원은 서브 화소들(SP1, SP2, SP3, SP4)에 공통적으로 공급하는 공통 전원일 수 있다.
레퍼런스 라인(REF)은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4) 각각의 구동 트랜지스터(TFT)에 초기화 전압(또는 센싱 전압)을 공급할 수 있다.
복수의 제1 신호 라인(SL1)이 화소 전원 라인(VDD), 공통 전원 라인(VSS), 레퍼런스 라인(REF) 및 데이터 라인(DL1, DL2, DL3, DL4)을 포함하는 경우, 화소 전원 라인(VDD) 및 공통 전원 라인(VSS)은 복수의 데이터 라인들(DL1, DL2, DL3, DL4) 외측에 배치될 수 있다. 일 예로, 화소 전원 라인(VDD)는 복수의 데이터 라인들(DL1, DL2, DL3, DL4) 중 최좌측에 구비된 제1 데이터 라인(DL1)의 외측에 배치되고, 공통 전원 라인(VSS)은 복수의 데이터 라인들(DL1, DL2, DL3, DL4) 중 최우측에 구비된 제4 데이터 라인(DL4)의 외측에 배치될 수 있다.
화소 전원 라인(VDD) 및 공통 전원 라인(VSS)은 다른 신호 라인과 비교하여 높은 전압이 인가되므로, 다른 신호 라인들 보다 넓은 면적을 가지는 것이 바람직하다. 이에, 화소 전원 라인(VDD) 및 공통 전원 라인(VSS)은 복수의 데이터 라인들(DL1, DL2, DL3, DL4) 외측에 배치되어, 레퍼런스 라인(REF) 및 데이터 라인(DL1, DL2, DL3, DL4)들 보다 넓은 폭으로 형성될 수 있다.
한편, 레퍼런스 라인(REF)은 복수의 데이터 라인들(DL1, DL2, DL3, DL4) 사이에 배치될 수 있다. 일 예로, 레퍼런스 라인(REF)은 복수의 데이터 라인들(DL1, DL2, DL3, DL4)의 가운데, 즉, 제2 데이터 라인(DL2)과 제3 데이터 라인(DL3) 사이에 배치될 수 있다.
레퍼런스 라인(REF)은 분기되어 복수의 서브 화소들(SP1, SP2, SP3, SP4)과 연결될 수 있다. 구체적으로, 레퍼런스 라인(REF)은 복수의 서브 화소들(SP1, SP2, SP3, SP4)의 회로 소자와 연결되어, 각 서브 화소(SP1, SP2, SP3, SP4)에 기준 신호를 공급할 수 있다.
이러한 레퍼런스 라인(REF)은 제1 신호 라인 영역(SLA1)의 외곽에 배치되면, 분기된 지점에서 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각의 회로 소자까지의 연결 길이 간의 편차가 커지게 된다. 예컨대, 레퍼런스 라인(REF)이 제1 신호 라인 영역(SLA1)이 형성되는 영역의 가장 왼쪽에 배치된 경우, 분기된 지점에서 제1 신호 라인 영역(SLA1)의 오른쪽에 배치된 회로 소자까지의 연결 길이가 분기된 지점에서 제1 신호 라인 영역(SLA1)의 왼쪽에 배치된 회로 소자까지의 연결 길이 보다 많이 커질 수 있다. 이러한 경우, 제1 신호 라인 영역(SLA1)의 오른쪽에 배치된 회로부에 공급되는 신호와 제1 신호 라인 영역(SLA1)의 왼쪽에 배치된 회로부에 공급되는 신호 간에 차이가 발생할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 레퍼런스 라인(REF)을 복수의 데이터 라인들(DL1, DL2, DL3, DL4) 사이에 배치함으로써, 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각의 회로 소자까지의 연결 길이 간의 편차를 최소화시킬 수 있다. 이를 통해, 레퍼런스 라인(REF)은 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각의 회로 소자에 균등하게 신호를 공급할 수 있다.
한편, 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4)들 각각은 서브 화소들(SP1, SP2, SP3, SP4) 중 적어도 하나에 데이터 전압을 공급할 수 있다. 일 예로, 제1 데이터 라인(DL1)은 제1 서브 화소(SP1)의 제1 구동 트랜지스터(TFT)에 제1 데이터 전압을 공급하고, 제2 데이터 라인(DL2)은 제2 서브 화소(SP2)의 제2 구동 트랜지스터(TFT)에 제2 데이터 전압을 공급하고, 제3 데이터 라인(DL3)은 제3 서브 화소(SP3)의 제3 구동 트랜지스터(TFT)에 제3 데이터 전압을 공급하고, 제4 데이터 라인(DL4)은 제4 서브 화소(SP4)의 제4 구동 트랜지스터(TFT)에 제4 데이터 전압을 공급할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인 영역(SLA1)에 터치 라인(TL)을 더 배치하는 것을 특징으로 한다.
터치 라인(TL)은 터치 센서들과 전기적으로 연결되어 터치 센서들 각각에 형성된 정전 용량의 변화를 감지할 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 도 5에 도시된 바와 같이 복수의 터치 블록들(TB)을 포함할 수 있다. 복수의 터치 블록들(TB) 각각은 사용자 터치 위치를 결정하기 위한 기본 단위로서, 복수의 화소들(P) 및 복수의 화소들(P)과 일 대 일로 대응되도록 배치된 복수의 투과 영역들(TA)을 포함할 수 있다.
일 실시예에 있어서, 투명 표시 패널(110)은 도 6에 도시된 바와 같이 투과 영역(TA) 내에 터치 센서(TS)가 구비될 수 있다. 예컨대, 복수의 터치 블록들(TB) 각각은 12X15개의 화소들(P) 및 12X15개의 터치 센서들(TS)을 포함할 수 있다. 이러한 경우, 화상 해상도가 1920X1080이면, 터치 해상도는 160X72가 될 수 있다.
이때, 터치 센서(TS)는 터치 센서 전극(TSE)을 포함할 수 있다. 터치 센서 전극(TSE)은 화소(P)의 캐소드 전극(CE)과 동일한 층에서 동일한 물질로 형성될 수 있다. 이러한 경우, 터치 센서 전극(TSE)과 캐소드 전극(CE)은 서로 이격 배치될 수 있다.
투명 표시 패널(110)에 구비된 복수의 터치 라인들(TL) 각각은 도 5에 도시된 바와 같이 복수의 터치 블록들(TB) 중 하나에만 연결되어, 연결된 터치 블록(TB)에 구비된 터치 센서들(TS)의 정전 용량의 변화를 감지할 수 있다. 즉, 투명 표시 패널(110)에 구비된 복수의 터치 라인들(TL)은 복수의 터치 블록들(TB)과 일 대 일로 대응될 수 있다. 이에, 투명 표시 패널(110)에는 터치 라인(TL)이 터치 블록(TB)과 동일한 개수만큼 배치될 수 있다. 예컨대, 터치 블록(TB)의 개수가 160X72인 경우, 터치 라인(TL) 역시 160X72개만큼 배치되어, 터치 구동부(TIC)와 연결될 수 있다.
상술한 바와 같이, 터치 블록(TB)의 개수만큼의 터치 라인(TL)을 형성하기 위해서는, 하나의 제1 신호 라인 영역(SLA1)에 적어도 둘 이상의 터치 라인(TL)이 형성되어야 한다. 예컨대, 화상 해상도가 1920X1080이고, 터치 해상도가 160X72인 경우, 투명 표시 패널(110)에 160X72개의 터치 라인(TL)을 형성하기 위하여, 도 4 및 도 6에 도시된 바와 같이 하나의 제1 신호 라인 영역(SLA1)에는 6개의 터치 라인들(TL1, TL2, TL3, TL4, TL5, TL6)이 구비될 수 있다.
한편, 하나의 터치 블록(TB)에 구비된 복수의 터치 센서들(TS)은 도 6에 도시된 바와 같이 하나의 터치 블록(TB) 내에 구비된 복수의 터치 라인들(TL) 중 하나와 연결될 수 있다. 예컨대, 하나의 터치 블록(TB)에는 12개의 제1 신호 라인 영역(SLA1)들이 구비될 수 있고, 12개의 제1 신호 라인 영역(SLA1)들 각각에 6개의 터치 라인들(TL1, TL2, TL3, TL4, TL5, TL6)이 배치될 수 있다. 결과적으로, 하나의 터치 블록(TB)에는 72개의 터치 라인들(TL1, …, TL72)개가 구비될 수 있다. 이러한 경우, 하나의 터치 블록(TB)에 구비된 복수의 터치 센서들(TS)은 72개의 터치 라인들(TL1, …, TL72) 중 하나의 특정 터치 라인(TL3)에 연결될 수 있다. 이때, 특정 터치 라인(TL3)은 제2 방향(X축 방향)으로 연장된 브리지 라인(BL)들을 통하여 제2 방향(X축 방향)으로 배열된 복수의 터치 센서들(TS)과 연결될 수 있다.
이와 같이, 복수의 터치 라인들(TL) 각각은 터치 블록(TB)들과 일 대 일로 대응될 수 있다. 각 터치 라인(TL)은 대응되는 터치 블록(TB) 내에 구비된 복수의 터치 센서들(TS)를 터치 구동부(TIC)에 연결한다. 구체적으로, 각 터치 라인(TL)은 터치 블록(TB) 내에 구비된 터치 센서들(TS)로부터 제공된 변화된 정전 용량을 터치 구동부(TIC)로 전달할 수 있다. 터치 구동부(TIC)는 정전 용량의 변화를 감지하고, 사용자의 터치 위치를 결정할 수 있다. 또한, 각 터치 라인(TL)은 터치 구동부(TIC)로부터 생성된 센싱 전압을 터치 블록(TB) 내에 구비된 터치 센서들(TS)로 제공할 수 있다.
이와 같은 터치 라인(TL)은 앞서 설명한 바와 같이 하나의 제1 신호 라인 영역(SLA1)에 적어도 둘 이상이 구비될 수 있다.
투명 표시 패널(110)에서 복수의 터치 라인들(TL)을 투과 영역(TA)에 배치하게 되면, 복수의 터치 라인들(TL)로 인하여 광 투과율이 저하될 수 있다.
또한, 복수의 터치 라인들(TL) 사이로 슬릿, 구체적으로 기다란 선형 또는 직사각형이 형성될 수 있다. 외광이 슬릿을 통과하는 경우, 회절 현상이 발생될 수 있다. 회절 현상은 평면파인 광이 슬릿을 통과함에 따라 구면파들로 변경되고, 구면파들에서 간섭 현상이 발생될 수 있다. 따라서, 구면파들에서 보강 간섭과 상쇄 간섭이 발생됨에 따라, 슬릿을 통과한 외광은 불규칙한 광의 세기를 가질 수 있다. 이에 따라, 투명 표시 패널(110)은 반대편에 위치하는 사물 또는 이미지의 선명도가 감소될 수 있다.
이러한 이유로, 복수의 터치 라인들(TL)은 투과 영역(TA) 보다는 비투과 영역(NTA)에 배치하는 것이 바람직하다. 그러나, 투명 표시 패널(110)에서는 비투과 영역(NTA)의 면적이 일반 표시 패널과 비교하여 매우 작고, 작은 면적 내에 복수의 신호 라인들, 회로 소자 및 발광 소자가 모두 형성되어 있다. 이에 따라, 복수의 터치 라인들(TL)을 비투과 영역(NTA)에 배치하는데 공간적 제약이 따르며, 다른 신호 라인들과 거리가 가깝기 때문에 기생 용량 증가로 인한 문제가 발생할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 터치 라인들(TL)을 비투과 영역(NTA)에 배치함에 있어, 기생 용량의 평균값을 감소시키고, 기생 용량의 균일성을 향상시킬 수 있는 배치 구조를 제안한다.
터치 라인(TL)은 도 4에 도시된 바와 같이 복수개가 구비되어 복수의 제1 신호 라인들(SL1)과 교번적으로 배치될 수 있다. 일 예로, 터치 라인(TL)은 6개의 터치 라인들(TL1, TL2, TL3, TL4, TL5, TL6)을 포함할 수 있다. 제1 터치 라인(TL1)은 화소 전원 라인(VDD) 및 제1 데이터 라인(DL1) 사이에 배치되고, 제2 터치 라인(TL2)은 제1 데이터 라인(DL2) 및 제2 데이터 라인(DL2) 사이에 배치되며, 제3 터치 라인(TL3)은 제2 데이터 라인(DL2) 및 레퍼런스 라인(REF) 사이에 배치될 수 있다. 제4 터치 라인(TL4)은 레퍼런스 라인(REF) 및 제3 데이터 라인(DL3) 사이에 배치되며, 제5 터치 라인(TL5)은 제3 데이터 라인(DL3) 및 제4 데이터 라인(DL4) 사이에 배치되고, 제6 터치 라인(TL6)은 제4 데이터 라인(DL4) 및 공통 전원 라인(VSS) 사이에 배치될 수 있으나, 반드시 이에 한정되지는 않는다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 터치 라인들(TL) 및 복수의 제1 신호 라인들(SL1)이 화소(P)의 가운데 영역에 모여서 배치되는 것을 특징으로 한다.
구체적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 인접한 투과 영역(TA)들 사이에 화소(P)가 구비될 수 있다. 화소(P)는 발광 소자가 배치되어 광을 발광하는 발광 영역(EA1, EA2, EA3, EA4)을 포함할 수 있다. 투명 표시 패널(110)은 비투과 영역(NTA)의 면적이 작으므로, 회로 소자가 발광 영역(EA1, EA2, EA3, EA4)과 중첩되도록 배치될 수 있다. 즉, 발광 영역(EA1, EA2, EA3, EA4)은 회로 소자가 배치된 회로 영역(CA1, CA2, CA3, CA4)을 포함할 수 있다.
일 예로, 회로 영역은 제1 서브 화소(SP1)와 연결된 회로 소자가 배치된 제1 회로 영역(CA1), 제2 서브 화소(SP2)와 연결된 회로 소자가 배치된 제2 회로 영역(CA2), 제3 서브 화소(SP3)와 연결된 회로 소자가 배치된 제3 회로 영역(CA3) 및 제4 서브 화소(SP4)와 연결된 회로 소자가 배치된 제4 회로 영역(CA4)을 포함할 수 있다.
이러한 제1 내지 제4 회로 영역들(CA1, CA2, CA3, CA4)은 제1 신호 라인 영역(SLA1) 또는 제2 신호 라인 영역(SLA2)을 사이에 두고 서로 이격 배치될 수 있다.
일 예로, 제1 회로 영역(CA1) 및 제2 회로 영역(CA2)은 제1 신호 라인 영역(SLA1)을 사이에 두고 서로 이격 배치될 수 있고, 제1 회로 영역(CA1) 및 제3 회로 영역(CA3)은 제2 신호 라인 영역(SLA2)을 사이에 두고 서로 이격 배치될 수 있다. 또한, 제3 회로 영역(CA3) 및 제4 회로 영역(CA4)은 제1 신호 라인 영역(SLA1)을 사이에 두고 서로 이격 배치될 수 있고, 제2 회로 영역(CA2) 및 제4 회로 영역(CA4)은 제2 신호 라인 영역(SLA2)을 사이에 두고 서로 이격 배치될 수 있다.
이와 같은 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소(P)의 가운데 영역에 복수의 터치 라인들(TL) 및 복수의 제1 신호 라인들(SL1)이 배치된 제1 신호 라인 영역(SLA1)이 형성되고, 제1 신호 라인 영역(SLA1)과 투과 영역(TA) 사이에 회로 영역들(CA1, CA2, CA3, CA4)이 형성될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL)이 회로 영역들(CA1, CA2, CA3, CA4)과 중첩되지 않음으로써, 회로 소자로 인한 터치 라인들(TL)의 기생 용량을 최소화시킬 수 있다.
더 나아가, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL)의 수평 거리 차이를 최소화시킬 수도 있다. 회로 영역들(CA1, CA2, CA3, CA4)에는 적어도 둘 이상의 트랜지스터와 커패시터가 배치되어 있으므로, 회로 영역들(CA1, CA2, CA3, CA4) 내에서 터치 라인들(TL)이 일정한 수평 거리를 가지도록 배치하기 어려울 수 있다. 이에, 회로 영역들(CA1, CA2, CA3, CA4) 내에 터치 라인들(TL)을 배치하게 되면, 터치 라인들(TL)의 수평 거리 차이가 커지고, 이로 인하여, 기생 용량의 균일성이 매우 낮아질 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소(P)의 가운데 영역에서 회로 영역들(CA1, CA2, CA3, CA4)과 중첩되지 않도록 터치 라인들(TL)을 배치함으로써, 회로 소자로 인한 영향을 줄이는 동시에 터치 라인들(TL)의 수평 거리 차이를 줄여 기생 용량의 균일성도 향상시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소(P)이 가운데 영역에 터치 라인들(TL) 이외에 복수의 제1 신호 라인들(SL1)도 배치될 수 있으며, 제1 신호 라인들(SL1)이 터치 라인들(TL)의 기생 용량에 영향을 미칠 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 제1 신호 라인들(SL1)을 터치 라인들(TL)과 다른 층에서 터치 라인들(TL)과 교번적으로 배치시킴으로써, 제1 신호 라인들(SL1)과 터치 라인들(TL) 간에 충분한 이격 거리를 확보하는 것을 특징으로 한다.
이하에서는 도 7 및 도 8을 참조하여, 수직 단면도에서 제1 신호 라인들(SL1)과 터치 라인들(TL)이 배치된 예를 구체적으로 설명하도록 한다.
도 7은 도 4의 I-I'의 일 예를 보여주는 단면도이고, 도 8은 도 4의 I-I'의 다른 예를 보여주는 단면도이다.
도 4, 도 7 및 도 8을 참조하면, 화소(P)는 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)를 포함하며, 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각은 적어도 하나 이상의 트랜지스터 및 커패시터를 포함하는 회로 소자 및 발광 소자를 포함할 수 있다.
적어도 하나 이상의 트랜지스터는 구동 트랜지스터(TFT), 스위칭 트랜지스터 및 센싱 트랜지스터를 포함할 수 있다.
스위칭 트랜지스터는 스캔 라인에 공급되는 스캔 신호에 따라 스위칭되어 데이터 라인으로부터 공급되는 데이터 전압을 커패시터에 충전한다.
센싱 트랜지스터는 센싱 신호에 따라 화질 저하의 원인이 되는 구동 트랜지스터(TFT)의 문턱 전압 편차를 센싱하는 역할을 한다.
구동 트랜지스터(TFT)는 커패시터에 충전된 데이터 전압에 따라 스위칭되어 화소 전원 라인(VDD)에서 공급되는 전원으로부터 데이터 전류를 생성하여 서브 화소(SP1, SP2, SP3, SP4)의 제1 전극(120)에 공급하는 역할을 한다.
도 7 및 도 8에 구체적으로 도시하지는 않았지만, 구동 트랜지스터(TFT)는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 구체적으로, 제1 기판(111) 상에는 차광층(LS)이 구비될 수 있다. 차광층(LS)은 구동 트랜지스터(TFT)가 형성된 영역에서 액티브층으로 입사되는 외부광을 차단하는 역할을 할 수 있다. 차광층(LS)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 도 7에 도시된 바와 같이 차광층(LS)과 동일한 층에 제1 신호 라인들(SL1)을 형성할 수 있다. 일 예로, 화소 전원 라인(VDD), 공통 전원 라인(VSS), 레퍼런스 라인(REF), 데이터 라인들(DL1, DL2, DL3, DL4)은 차광층(LS)과 동일한 층에서 동일한 물질로 형성될 수 있다. 도 7 및 도 8에서는 화소 전원 라인(VDD), 공통 전원 라인(VSS), 레퍼런스 라인(REF), 데이터 라인들(DL1, DL2, DL3, DL4)이 모두 차광층(LS)과 동일한 층에 형성되는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 화소 전원 라인(VDD), 공통 전원 라인(VSS), 레퍼런스 라인(REF), 데이터 라인들(DL1, DL2, DL3, DL4) 중 일부만 차광층(LS)과 동일한 층에 형성되고, 나머지 일부는 다른 층, 예컨대, 게이트 전극 또는 소스 전극 및 드레인 전극과 동일한 층에 형성될 수도 있다.
차광층(LS) 및 제1 신호 라인들(SL1) 상에는 버퍼막(BF)이 구비될 수 있다. 버퍼막(BF)은 투습에 취약한 제1 기판(111)을 통해 침투하는 수분으로부터 트랜지스터들(TFT)를 보호하기 위한 것으로서, 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
버퍼막(BF) 상에는 액티브층이 구비될 수 있다. 액티브층은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 액티브층 상에는 게이트 절연막이 구비될 수 있다. 게이트 절연막은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 게이트 절연막 상에는 게이트 전극이 구비될 수 있다. 게이트 전극은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극 상에는 층간 절연막이 구비될 수 있다. 층간 절연막은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 층간 절연막 상에는 소스 전극 및 드레인 전극이 구비될 수 있다. 소스 전극 및 드레인 전극은 게이트 절연막과 층간 절연막을 관통하는 콘택홀을 통해 액티브층에 접속될 수 있다. 소스 전극 및 드레인 전극은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
소스 전극 및 드레인 전극 상에는 구동 트랜지스터(TFT)를 절연하기 위한 제1 패시베이션막(PAS1)이 구비될 수 있다. 제1 패시베이션막(PAS1)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제1 패시베이션막(PAS1) 상에는 복수의 터치 라인들(TL1, TL2, TL3, TL4, TL5, TL6)이 구비될 수 있다. 이때, 복수의 터치 라인들(TL1, TL2, TL3, TL4, TL5, TL6) 각각은 평면도 상에서 제1 신호 라인들(SL1) 사이에 배치되도록 형성될 수 있다. 복수의 터치 라인들(TL1, TL2, TL3, TL4, TL5, TL6)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
복수의 터치 라인들(TL1, TL2, TL3, TL4, TL5, TL6) 상에는 복수의 터치 라인들(TL1, TL2, TL3, TL4, TL5, TL6)을 절연하기 위한 제2 패시베이션막(PAS2)이 구비될 수 있다. 제2 패시베이션막(PAS2)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 제2 패시베이션막(PAS2)은 생략될 수도 있다.
제2 패시베이션막(PAS2) 상에는 구동 트랜지스터(TFT) 및 복수의 터치 라인들(TL1, TL2, TL3, TL4, TL5, TL6)로 인한 단차를 평탄하게 하기 위한 평탄화막(PLN)이 구비될 수 있다. 평탄화막(PLN)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
도 7에서는 제1 패시베이션막(PAS1) 상에 복수의 터치 라인들(TL1, TL2, TL3, TL4, TL5, TL6)이 직접 형성되는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 제1 패시베이션막(PAS1)과 복수의 터치 라인들(TL1, TL2, TL3, TL4, TL5, TL6)들 사이에는 도 8에 도시된 바와 같이 별도의 평탄화막이 더 구비될 수도 있다.
구체적으로, 제1 전극(120)과 구동 트랜지스터(TFT) 사이에는 제1 평탄화막(PLN1) 및 제2 평탄화막(PLN2)이 구비될 수 있다. 제1 평탄화막(PLN1)은 제1 패시베이션막(PAS1) 상에 배치되어 구동 트랜지스터(TFT)로 인한 단차를 평탄화시킬 수 있다. 제2 평탄화막(PLN2)은 제1 평탄화막(PLN1) 상에 배치될 수 있다. 이러한 구조에서, 복수의 터치 라인들(TL1, TL2, TL3, TL4, TL5, TL6)은 제1 평탄화막(PLN1)과 제2 평탄화막(PLN2) 사이에 구비되어, 제1 신호 라인들(SL1)과의 수직 거리를 증가시킬 수 있다.
평탄화막(PLN1) 상에는 제1 전극(120), 유기 발광층(130) 및 제2 전극(140)으로 이루어진 발광 소자와 뱅크(125)가 구비될 수 있다.
제1 전극(120)은 평탄화막(PLN) 상에서 서브 화소(SP1, SP2, SP3, SP4) 별로 구비될 수 있다. 그리고, 제1 전극(120)은 투과 영역(TA)에 구비되지 않는다.
제1 전극(120)은 구동 트랜지스터(TFT)와 연결될 수 있다. 구체적으로, 제1 전극(120)은 평탄화막(PLN), 제1 패시베이션막(PAS1) 및 제2 패시베이션막(PAS2) 등을 관통하는 제2 컨택홀(CH2)을 통해 구동 트랜지스터(TFT)의 소스 전극 및 드레인 전극 중 하나에 접속될 수 있다.
제1 전극(120)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO), MoTi 합금, 및 MoTi 합금과 ITO의 적층 구조(ITO/MoTi 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. MoTi 합금은 몰리브덴(Mo) 및 티타늄(Ti)의 합금일 수 있다. 제1 전극(120)은 애노드 전극일 수 있다.
뱅크(125)는 평탄화막(PLN) 상에 구비될 수 있다. 또한, 뱅크(125)은 제1 전극(120)의 가장자리를 덮고 제1 전극(120)의 일부가 노출되도록 형성될 수 있다. 이에 따라, 뱅크(125)는 제1 전극(120)의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 발생하는 것을 방지할 수 있다.
뱅크(125)는 서브 화소들(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)을 정의할 수 있다. 서브 화소들(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 제1 전극(120), 유기 발광층(130), 및 제2 전극(140)이 순차적으로 적층되어 제1 전극(120)으로부터의 정공과 제2 전극(140)으로부터의 전자가 유기 발광층(130)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 뱅크(125)가 형성된 영역은 광을 발광하지 않으므로 비발광 영역(NEA)이 되고, 뱅크(125)가 형성되지 않고 제1 전극(120)이 노출된 영역이 발광 영역(EA)이 될 수 있다.
뱅크(125)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
유기 발광층(130)은 제1 전극(120) 상에 구비될 수 있다. 유기 발광층(130)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 전극(120)과 제2 전극(140)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 발광하게 된다.
일 실시예에 있어서, 유기 발광층(130)은 서브 화소(SP1, SP2, SP3, SP4)에 공통으로 형성되는 공통층일 수 있다. 이때, 발광층은 백색 광을 방출하는 백색 발광층일 수 있다.
다른 실시예에 있어서, 유기 발광층(130)은 발광층이 서브 화소(SP1, SP2, SP3, SP4) 별로 형성될 수 있다. 일 예로, 제1 서브 화소(SP1)에는 녹색 광을 방출하는 녹색 발광층이 형성되고, 제2 서브 화소(SP2)에는 적색 광을 방출하는 적색 발광층이 형성되고, 제3 서브 화소(SP3)에는 청색 광을 방출하는 청색 발광층이 형성되고, 제4 서브 화소(SP4)에는 백색 광을 방출하는 백색 발광층이 형성될 수 있다. 이러한 경우, 유기 발광층(130)의 발광층은 투과 영역(TA)에 형성되지 않는다.
제2 전극(140)은 유기 발광층(130) 및 뱅크(125) 상에 구비될 수 있다. 비투과 영역(NTA)에 구비된 제2 전극(140)은 캐소드 전극으로서, 서브 화소(SP1, SP2, SP3, SP4)들에 공통적으로 형성되어 동일한 전압을 인가하는 공통층일 수 있다.
일 실시예에 있어서, 터치 센서의 터치 센서 전극이 발광 소자의 캐소드 전극과 동일한 층에서 동일한 물질로 형성될 수 있다. 이러한 경우, 제2 전극(140)은 비투과 영역(NTA)에 구비된 캐소드 전극과 투과 영역(TA)에 구비된 터치 센서 전극을 포함할 수 있다. 이때, 캐소드 전극과 터치 센서 전극은 서로 이격될 수 있다.
제2 전극(140)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(140)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
발광 소자들 상에는 봉지막(150)이 구비될 수 있다. 봉지막(150)은 제2 전극(140) 상에서 제2 전극(140)을 덮도록 형성될 수 있다. 도면에 구체적으로 도시하고 있지는 않지만, 투과 영역(TA)에는 터치 센서(미도시)가 구비될 수 있다. 이러한 경우, 봉지막(150)은 제2 전극(140)뿐만 아니라 터치 센서도 덮도록 형성될 수 있다.
봉지막(150)은 유기 발광층(130), 제2 전극(140) 및 터치 센서에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위하여, 봉지막(150)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
한편, 도 7 및 도 8에 도시하고 있지 않지만, 제2 전극(140)과 봉지막(150) 사이에 캡핑층(Capping Layer)이 추가로 형성될 수도 있다.
봉지막(150) 상에는 컬러필터(CF)가 구비될 수 있다. 컬러필터(CF)는 제1 기판(111)과 마주보는 제2 기판(112)의 일면 상에 구비될 수 있다. 이러한 경우, 봉지막(150)이 구비된 제1 기판(111)과 컬러필터(CF)가 구비된 제2 기판(112)은 별도의 접착층(160)에 의하여 합착될 수 있다. 이때, 접착층(160)은 투명한 접착 레진층(optically clear resin layer, OCR) 또는 투명한 접착 레진 필름(optically clear adhesive film, OCA)일 수 있다.
컬러필터(CF)는 서브 화소들(SP1, SP2, SP3, SP4) 별로 패턴 형성될 수 있다. 구체적으로, 컬러필터(CF)는 제1 컬러필터, 제2 컬러필터 및 제3 컬러필터를 포함할 수 있다. 제1 컬러필터는 제1 서브 화소(SP1)의 발광 영역(EA1)에 대응되도록 배치될 수 있으며, 녹색 광을 투과시키는 녹색 컬러필터일 수 있다. 제2 컬러필터는 제2 서브 화소(SP2)의 발광 영역(EA2)에 대응되도록 배치될 수 있으며, 적색 광을 투과시키는 적색 컬러필터일 수 있다. 제3 컬러필터는 제3 서브 화소(SP3)의 발광 영역(EA3)에 대응되도록 배치될 수 있으며, 청색 광을 투과시키는 청색 컬러필터일 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 편광판을 사용하지 않고, 제2 기판(112)에 컬러필터(CF)를 형성함으로써, 편광판에 의하여 투명 표시 패널(110)의 투과율이 감소되는 것을 방지하고, 외부로부터 입사된 광의 일부를 컬러필터(CF)가 흡수하여 전극들에 반사되는 것을 방지할 수 있다
한편, 컬러필터들(CF) 사이에는 블랙 매트릭스(BM)가 구비될 수 있다. 블랙 매트릭스(BM)는 서브 화소들(SP1, SP2, SP3, SP4) 사이에 구비되어, 인접한 서브 화소들(SP1, SP2, SP3, SP4) 간에 혼색이 발생하는 것을 방지할 수 있다. 또한, 블랙 매트릭스(BM)는 외부로부터 입사되는 광이 서브 화소들(SP1, SP2, SP3, SP4) 사이에 구비된 복수의 배선들, 예컨대, 스캔 라인들, 데이터 라인들, 화소 전원 라인들, 공통 전원 라인들, 레퍼런스 라인들 등에 반사되는 것을 방지할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인들(SL1)을 차광층(LS)과 동일한 층에 형성함으로써, 제1 신호 라인들(SL1)과 터치 라인들(TL) 간의 수직 거리를 증가시킬 수 있다. 제1 신호 라인들(SL1)과 터치 라인들(TL) 사이에는 버퍼막(BF), 게이트 절연막과 층간 절연막을 포함하는 절연막(ILD), 제1 패시베이션막(PAS1) 등 다수의 절연막들이 구비될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인들(SL1)로 인한 터치 라인들(TL)의 기생 용량을 감소시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인들(SL1)과 터치 라인들(TL)을 교번적으로 배치함으로써, 제1 신호 라인들(SL1)과 터치 라인들(TL) 간의 이격 거리를 증가시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인들(SL1)로 인한 터치 라인들(TL)의 기생 용량을 최소화시킬 수 있다. 나아가, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL)의 기생 용량의 평균값을 최소화시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL)을 발광 소자 아래에 배치함으로써, 터치 라인들(TL)로 인하여 화소(P)의 발광 효율이 저하되는 것을 방지할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL)을 발광 소자 아래에 배치하더라도, 제1 신호 라인들(SL1)들을 차광층(LS)에 구비하고 제1 신호 라인들(SL1)과 터치 라인들(TL)을 교번적으로 배치하고 있으므로, 제1 신호 라인들(SL1)과 터치 라인들(TL) 간의 이격 거리를 충분히 확보할 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 앞서 설명한 바와 같이 터치 라인들(TL)을 화소(P)의 가운데 영역에서 회로 영역들(CA1, CA2, CA3, CA4)과 중첩되지 않도록 배치하고 있으므로, 회로 소자로 인한 영향을 최소화시키는 동시에 기생 용량의 균일성도 향상시킬 수 있다.
다시 도 4를 참조하면, 제2 신호 라인 영역(SLA2)은 표시 영역(DA)에서 제2 방향(X축 방향)으로 연장되며, 발광 영역(EA1, EA2, EA3, EA4)과 적어도 일부가 중첩되도록 배치될 수 있다. 투명 표시 패널(110)에는 제2 신호 라인 영역(SLA2)이 복수개가 구비되며, 인접한 2개의 제2 신호 라인 영역(SLA2) 사이에 투과 영역(TA)이 구비될 수 있다. 이러한 제2 신호 라인 영역(SLA2)에는 제2 방향(X축 방향)으로 연장된 제2 신호 라인(SL2) 및 제2 방향(X축 방향)으로 연장된 브리지 라인(BL)이 서로 이격 배치될 수 있다.
제2 신호 라인(SL2)은 일 예로, 스캔 라인(SCANL)을 포함할 수 있다. 스캔 라인(SCANL)은 화소(P)의 서브 화소(SP1, SP2, SP3, SP4)들에 스캔 신호를 공급할 수 있다.
브리지 라인(BL)은 복수의 터치 라인들(TL) 중 어느 하나와 복수의 터치 센서들을 연결시킬 수 있다. 구체적으로, 브리지 라인(BL)은 복수의 터치 라인들(TL) 중 어느 하나와 제1 컨택홀(CH1)을 통해 연결될 수 있다. 브리지 라인(BL)은 제2 방향(X축 방향)으로 연장되면서 제2 방향(X축 방향)으로 배열된 복수의 터치 센서들 각각과 연결될 수 있다. 이에 따라, 하나의 브리지 라인(BL)에 연결된 복수의 터치 센서들은 모두 해당 브리지 라인(BL)이 제1 컨택홀(CH1)을 통해 접속된 터치 라인(TL)과 연결될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 터치 라인들(TL)을 제2 신호 라인 영역(SLA2)이 아닌 제1 신호 라인 영역(SLA1)에 배치함으로써, 복수의 터치 라인들(TL)로 인하여 광 투과율이 저하되는 것을 방지할 수 있다. 제2 방향(X축 방향)으로 연장되는 제2 신호 라인 영역(SLA2)은 도 4에 도시된 바와 같이 인접하게 배치된 투과 영역들(TA) 사이를 가로지른다. 투과 영역들(TA)을 가로지르는 제2 신호 라인 영역(SLA2)의 폭이 커지면, 투과 영역(TA)은 면적이 줄어들 수밖에 없다.
복수의 터치 라인들(TL)을 제2 신호 라인 영역(SLA2)에 배치하게 되면, 제2 신호 라인 영역(SLA2)은 많은 수의 라인들을 배치하기 위하여 폭이 커지게 되고, 투과 영역(TA)은 면적이 작아지게 된다. 즉, 복수의 터치 라인들(TL)로 인하여 투명 표시 패널(110)의 광 투과율이 감소하는 문제가 발생할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 터치 라인들(TL)을 제1 신호 라인 영역(SLA1)에 배치하고, 제2 신호 라인 영역(SLA2)에는 복수의 터치 센서들을 연결하기 위한 하나의 브리지 라인(BL)만을 구비한다. 이를 통해, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 터치 라인들(TL)로 인하여 투과 영역(TA)의 면적이 감소하거나 광 투과율이 감소하는 것을 방지할 수 있다.
도 9는 도 3의 B영역에 구비된 신호 라인들 및 터치 라인들의 다른 예를 설명하기 위한 도면이고, 도 10은 도 9의 II-II'의 일 예를 보여주는 단면도이며, 도 11은 도 9의 변형된 실시예를 보여주는 도면이다. 도 12는 교차 영역에서 도 4에 도시된 신호 라인들 및 터치 라인들이 배치된 예를 구체적으로 보여주는 도면이고, 도 13은 교차 영역에서 도 9에 도시된 신호 라인들 및 터치 라인들이 배치된 예를 구체적으로 보여주는 도면이다.
도 9 내지 도 11에 도시된 투명 표시 패널(110)은 도 4, 도 7 및 도 8에 도시된 투명 표시 패널(110)과 비교하여 제1 신호 라인들(SL1)과 터치 라인들(TL)이 중첩된다는 점에서 차이가 있다.
이하에서는 차이점을 중점적으로 설명하고, 도 4, 도 7 및 도 8에 도시된 투명 표시 패널(110)과 실질적으로 동일한 구성에 대한 구체적인 설명은 생략하도록 한다.
도 9 내지 도 13을 참조하면, 투명 표시 패널(110)은 투과 영역(TA)과 비투과 영역(NTA)를 포함하고, 비투과 영역(NTA)에는 제1 신호 라인 영역(SLA1), 제2 신호 라인 영역(SLA2) 및 화소(P)가 구비될 수 있다.
화소들(P)은 제1 신호 라인 영역(SLA1)과 제2 신호 라인 영역(SLA2)이 교차하는 교차 영역에 구비되며, 광을 방출하여 화상을 표시한다. 발광 영역(EA)은 화소(P)에서 광을 발광하는 영역에 해당할 수 있다.
제1 신호 라인 영역(SLA1)은 표시 영역(DA)에서 제1 방향(Y축 방향)으로 연장되며, 발광 영역(EA1, EA2, EA3, EA4)과 적어도 일부가 중첩되도록 배치될 수 있다. 투명 표시 패널(110)에는 제1 신호 라인 영역(SLA1)이 복수개가 구비되며, 인접한 2개의 제1 신호 라인 영역(SLA1) 사이에 투과 영역(TA)이 구비될 수 있다. 이러한 제1 신호 라인 영역(SLA1)에는 제1 방향(Y축 방향)으로 연장된 제1 신호 라인(SL1) 및 제1 방향(Y축 방향)으로 연장된 터치 라인(TL)이 서로 이격 배치될 수 있다.
제1 신호 라인(SL1)은 복수개가 구비될 수 있으며, 일 예로, 화소 전원 라인(VDD), 공통 전원 라인(VSS), 레퍼런스 라인(REF), 데이터 라인(DL) 중 적어도 하나를 포함할 수 있다.
화소 전원 라인(VDD) 및 공통 전원 라인(VSS)은 복수의 데이터 라인들(DL1, DL2, DL3, DL4) 외측에 배치될 수 있다. 일 예로, 화소 전원 라인(VDD)는 복수의 데이터 라인들(DL1, DL2, DL3, DL4) 중 최좌측에 구비된 제1 데이터 라인(DL1)의 외측에 배치되고, 공통 전원 라인(VSS)은 복수의 데이터 라인들(DL1, DL2, DL3, DL4) 중 최우측에 구비된 제4 데이터 라인(DL4)의 외측에 배치될 수 있다.
한편, 레퍼런스 라인(REF)은 제1 레퍼런스 라인(REF1) 및 제2 레퍼런스 라인(REF2)을 포함할 수 있으며, 제1 및 제2 레퍼런스 라인들(REF1, REF2)은 복수의 데이터 라인들(DL1, DL2, DL3, DL4) 사이에 배치될 수 있다. 일 예로, 제1 및 제2 레퍼런스 라인들(REF1, REF2)은 복수의 데이터 라인들(DL1, DL2, DL3, DL4)의 가운데, 즉, 제3 데이터 라인(DL3)과 제4 데이터 라인(DL4) 사이에 배치될 수 있다.
제1 및 제2 레퍼런스 라인들(REF1, REF2)은 화소(P)와 중첩되는 영역에서 분기되어 복수의 서브 화소들(SP1, SP2, SP3, SP4)과 연결될 수 있다. 구체적으로, 제1 및 제2 레퍼런스 라인들(REF1, REF2)은 복수의 서브 화소들(SP1, SP2, SP3, SP4)의 회로 소자와 연결되어, 각 서브 화소(SP1, SP2, SP3, SP4)에 기준 신호를 공급할 수 있다.
이러한 제1 및 제2 레퍼런스 라인들(REF1, REF2)은 제1 신호 라인 영역(SLA1)의 외곽에 배치되면, 분기된 지점에서 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각의 회로 소자까지의 연결 길이 간의 편차가 커지게 된다. 예컨대, 제1 및 제2 레퍼런스 라인들(REF1, REF2)이 제1 신호 라인 영역(SLA1)이 형성되는 영역의 가장 왼쪽에 배치된 경우, 분기된 지점에서 제1 신호 라인 영역(SLA1)의 오른쪽에 배치된 회로 소자까지의 연결 길이가 분기된 지점에서 제1 신호 라인 영역(SLA1)의 왼쪽에 배치된 회로 소자까지의 연결 길이 보다 많이 커질 수 있다. 이러한 경우, 제1 신호 라인 영역(SLA1)의 오른쪽에 배치된 회로부에 공급되는 신호와 제1 신호 라인 영역(SLA1)의 왼쪽에 배치된 회로부에 공급되는 신호 간에 차이가 발생할 수 있다.
본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 제1 및 제2 레퍼런스 라인들(REF1, REF2)을 복수의 데이터 라인들(DL1, DL2, DL3, DL4) 사이에 배치함으로써, 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각의 회로 소자까지의 연결 길이 간의 편차를 최소화시킬 수 있다. 이를 통해, 제1 및 제2 레퍼런스 라인들(REF1, REF2)은 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각의 회로 소자에 균등하게 신호를 공급할 수 있다.
제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4)들 각각은 서브 화소들(SP1, SP2, SP3, SP4) 중 적어도 하나에 데이터 전압을 공급할 수 있다. 일 예로, 제1 데이터 라인(DL1)은 제1 서브 화소(SP1)의 제1 구동 트랜지스터(TFT)에 제1 데이터 전압을 공급하고, 제2 데이터 라인(DL2)은 제2 서브 화소(SP2)의 제2 구동 트랜지스터(TFT)에 제2 데이터 전압을 공급하고, 제3 데이터 라인(DL3)은 제3 서브 화소(SP3)의 제3 구동 트랜지스터(TFT)에 제3 데이터 전압을 공급하고, 제4 데이터 라인(DL4)은 제4 서브 화소(SP4)의 제4 구동 트랜지스터(TFT)에 제4 데이터 전압을 공급할 수 있다.
본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인 영역(SLA1)에 터치 라인(TL)을 더 배치하는 것을 특징으로 한다.
터치 라인(TL)은 하나의 제1 신호 라인 영역(SLA1)에 적어도 둘 이상이 구비될 수 있다. 터치 라인(TL)은 도 9 및 도 10에 도시된 바와 같이 복수개가 구비되고 복수의 제1 신호 라인들(SL1)과 중첩되도록 배치될 수 있다.
일 예로, 터치 라인(TL)은 6개의 터치 라인들(TL1, TL2, TL3, TL4, TL5, TL6)을 포함할 수 있다. 제1 터치 라인(TL1)은 제1 데이터 라인(DL1) 상에서 제1 데이터 라인(DL1)과 적어도 일부가 중첩되도록 배치되고, 제2 터치 라인(TL2)은 제2 데이터 라인(DL2) 상에서 제2 데이터 라인(DL2)과 적어도 일부가 중첩되도록 배치되며, 제3 터치 라인(TL3)은 제1 레퍼런스 라인(REF1) 상에서 제1 레퍼런스 라인(REF1)과 적어도 일부가 중첩되도록 배치될 수 있다. 제4 터치 라인(TL4)은 제2 레퍼런스 라인(REF2) 상에서 제2 레퍼런스 라인(REF2)과 적어도 일부가 중첩되도록 배치되며, 제5 터치 라인(TL5)은 제3 데이터 라인(DL3) 상에서 제3 데이터 라인(DL3)과 적어도 일부가 중첩되도록 배치되고, 제6 터치 라인(TL6)은 제4 데이터 라인(DL4) 상에서 제4 데이터 라인(DL4)과 적어도 일부가 중첩되도록 배치될 수 있으나, 반드시 이에 한정되지는 않는다.
본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL)을 제1 신호 라인들(SL1)과 중첩되도록 배치함으로써, 인접한 라인들 간에 수평 거리를 증가시킬 수 있다. 이에 따라, 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 인접 라인들 간에 기생 용량 영향을 감소시킬 수 있다.
또한, 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL)이 일직선으로 형성될 수 있다.
구체적으로, 도 4에 도시된 투명 표시 패널(110)에서는 터치 라인들(TL)이 제1 신호 라인들(SL1)과 교번적으로 배치되고, 서로 중첩되지 않도록 배치될 수 있다. 이러한 경우, 터치 라인들(TL)은 제1 신호 라인들(SL1)과 중첩되지 않기 위하여 도 12에 도시된 바와 같이 다수의 꺽인 선들로 형성되게 된다.
제1 신호 라인들(SL1)은 복수의 서브 화소들(SP1, SP2, SP3, SP4) 중 적어도 하나와 연결된 연결 라인을 통하여 복수의 서브 화소들(SP1, SP2, SP3, SP4)에 신호를 전달할 수 있다. 구체적으로, 제1 데이터 라인(DL1)은 제3 컨택홀(CH3)을 통해 접속된 제1 연결 라인(CL1)을 이용하여 제1 서브 화소(SP1)에 제1 데이터 전압을 공급할 수 있고, 제2 데이터 라인(DL2)은 제4 컨택홀(CH4)을 통해 접속된 제2 연결 라인(CL2)을 이용하여 제2 서브 화소(SP2)에 제2 데이터 전압을 공급할 수 있다. 제3 데이터 라인(DL3)은 제5 컨택홀(CH5)을 통해 접속된 제3 연결 라인(CL3)을 이용하여 제3 서브 화소(SP3)에 제3 데이터 전압을 공급할 수 있고, 제4 데이터 라인(DL4)은 제6 컨택홀(CH6)을 통해 접속된 제4 연결 라인(CL4)을 이용하여 제4 서브 화소(SP4)에 제4 데이터 전압을 공급할 수 있다. 또한, 레퍼런스 라인(REF)는 하나의 제7 컨택홀(CH7)을 통해 접속된 제5-1 연결 라인(CL5-1)과 다른 하나의 제7 컨택홀(CH7)을 통해 접속된 제5-2 연결 라인(CL5-2)을 이용하여 복수의 서브 화소들(SP1, SP2, SP3, SP4)에 기준 신호를 공급할 수 있다.
상술한 바와 같이, 제1 신호 라인들(SL1) 각각은 컨택홀(CH3, CH4, CH5, CH6, CH7)을 통해 연결 라인(CL1, CL2, CL3, CL4, CL5-1, CL5-2)에 연결되어 복수의 서브 화소들(SP1, SP2, SP3, SP4)에 신호를 공급할 수 있다. 이와 같은 컨택홀들(CH3, CH4, CH5, CH6, CH7)은 제2 방향(X축 방향)으로 연장된 연결 라인(CL1, CL2, CL3, CL4, CL5-1, CL5-2)과 컨택하기 위하여, 제1 신호 라인 영역(SLA1)과 제2 신호 라인 영역(SLA2)이 교차하는 영역에 배치되게 된다.
터치 라인들(TL)은 제1 신호 라인들(SL1)은 물론 복수의 컨택홀들(CH3, CH4, CH5, CH6, CH7)과도 중첩되지 않기 위하여, 도 12에 도시된 바와 같이 다수의 꺽인 선들로 이루어질 수밖에 없다. 이와 같이 터치 라인(TL)이 꺽인 선들로 이루어지게 되면, 인접한 라인들 간에 수평 거리가 일정하지 않고 불균일할 수 있다. 이것은 터치 라인들(TL) 간에 기생 용량의 편차를 발생시킬 수 있다.
반면, 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL)을 제1 신호 라인들(SL1)과 적어도 일부가 중첩되도록 형성할 수 있다. 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL)을 도 13에 도시된 바와 같이 하나의 직선으로 형성될 수 있으며, 이에 따라, 터치 라인들(TL)의 저항이 감소될 수 있다.
또한, 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL)의 직선화로 인접한 라인들 간에 수평 거리도 일정하게 유지할 수 있다. 이에 따라, 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL) 간에 기생 용량의 편차를 감소시킬 수 있다.
더 나아가, 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인들(SL1)의 개수가 터치 라인들(TL)의 개수와 동일하게 형성될 수 있다. 일 예로, 터치 라인들(TL)은 6개일 수 있으며, 제1 신호 라인들(SL1)은 4개의 데이터 라인들(DL1, DL2, DL3, DL4)과 2개의 레퍼런스 라인들(REF1, REF2)을 포함할 수 있다. 이러한 경우, 모든 터치 라인들(TL) 각각은 제1 신호 라인들(SL1) 각각과 중첩될 수 있으며, 2개의 레퍼런스 라인들(REF1, REF2) 사이의 중심 라인을 기준으로 복수의 터치 라인들(TL)이 대칭되도록 배치될 수 있다. 이에 따라, 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL) 간에 기생 용량의 균일성을 향상시킬 수 있다. 또한, 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 레퍼런스 라인(REF)을 2개 구비함으로써, 레퍼런스 라인(REF)의 면적이 증가될 수 있고, 이로 인하여, 레퍼런스 라인(REF)의 저항이 감소될 수 있다.
한편, 도 9에서는 제1 레퍼런스 라인(REF1)과 제2 레퍼런스 라인(REF2)이 서로 이격되는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 제1 레퍼런스 라인(REF1)과 제2 레퍼런스 라인(REF2)은 도 11에 도시된 바와 같이 일체로 형성될 수도 있다. 구체적으로, 제1 레퍼런스 라인(REF1) 및 제2 레퍼런스 라인(REF2)은 제1 신호 라인 영역(SLA1)과 제2 신호 라인 영역(SLA2)이 교차하는 교차 영역을 제외한 영역에서 서로 연결될 수 있다. 이에 따라, 레퍼런스 라인(REF)은 데이터 라인(DL) 또는 터치 라인(TL) 보다 넓은 폭(W)을 가지며, 저항이 감소될 수 있다.
또한, 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 화소(P)의 가운데 영역에 복수의 터치 라인들(TL) 및 복수의 제1 신호 라인들(SL1)이 배치된 제1 신호 라인 영역(SLA1)이 형성되고, 제1 신호 라인 영역(SLA1)과 투과 영역(TA) 사이에 회로 영역들(CA1, CA2, CA3, CA4)이 형성될 수 있다.
또한, 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL)이 회로 영역들(CA1, CA2, CA3, CA4)과 중첩되지 않음으로써, 회로 소자로 인한 터치 라인들(TL)의 기생 용량을 최소화시킬 수 있다.
또한, 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 도 10에 도시된 바와 같이 제1 신호 라인들(SL1)을 차광층(LS)과 동일한 층에 형성함으로써, 제1 신호 라인들(SL1)과 터치 라인들(TL) 간의 수직 거리를 증가시킬 수 있다. 제1 신호 라인들(SL1)과 터치 라인들(TL) 사이에는 버퍼막(BF), 게이트 절연막과 층간 절연막을 포함하는 절연막(ILD), 제1 패시베이션막(PAS1) 등 다수의 절연막들이 구비될 수 있다. 이에 따라, 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인들(SL1)로 인한 터치 라인들(TL)의 기생 용량을 감소시킬 수 있다.
한편, 본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL)을 발광 소자 아래에 배치함으로써, 터치 라인들(TL)로 인하여 화소(P)의 발광 효율이 저하되는 것을 방지할 수 있다.
도 3, 도 4 및 도 9는 화소(P) 및 투과 영역(TA)이 사각 형상을 가지는 것을 도시하고 있으나, 반드시 이에 한정되지는 않는다. 이하에서는 도 14 내지 도 16을 참조하여, 사각 형상이 아닌 화소(P) 및 투과 영역(TA)을 포함하는 투명 표시 패널(110)에 복수이 터치 라인들(TL)이 배치된 예를 설명하도록 한다.
도 14는 도 2의 A영역에 구비된 화소의 다른 실시예를 개략적으로 보여주는 도면이다.
도 14에 도시된 투명 표시 패널(110)은 도 3에 도시된 투명 표시 패널(110)과 비교하여 화소(P)의 형상 및 투과 영역(TA)의 형상에 차이가 있다.
이하에서는 차이점을 중점적으로 설명하고, 도 3에 도시된 투명 표시 패널(110)과 실질적으로 동일한 구성에 대한 구체적인 설명은 생략하도록 한다.
표시 영역(DA)은 도 14에 도시된 바와 같이 투과 영역(TA)과 비투과 영역(NTA)를 포함하며, 비투과 영역(NTA)에는 제1 신호 라인 영역(SLA1), 제2 신호 라인 영역(SLA2) 및 화소(P)가 구비될 수 있다.
화소들(P)은 제1 신호 라인 영역(SLA1)과 제2 신호 라인 영역(SLA2)이 교차하는 교차 영역에 구비되며, 광을 방출하여 화상을 표시하는 발광 영역(EA)을 포함할 수 있다.
화소(P)들 각각은 도 14에 도시된 바와 같이 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)를 포함할 수 있다. 제1 서브 화소(SP1)는 제1 신호 라인 영역(SLA1)과 중첩되도록 배치되며, 제1 색 광을 방출하는 제1 발광 영역(EA1)을 포함할 수 있다. 제2 서브 화소(SP2)는 제2 신호 라인 영역(SLA2)과 중첩되도록 배치되며, 제2 색 광을 방출하는 제2 발광 영역(EA2)을 포함할 수 있다. 제3 서브 화소(SP3)는 교차 영역을 중심으로 제2 서브 화소(SP2)와 마주보도록 배치되며, 제3 색 광을 방출하는 제3 발광 영역(EA3)을 포함할 수 있다. 제4 서브 화소(SP4)는 교차 영역을 중심으로 제1 서브 화소(SP1)와 마주보도록 배치되며, 제4 색 광을 발광하는 제4 발광 영역(EA4)을 포함할 수 있다.
일 예로, 제1 내지 제4 발광 영역들(EA1, EA2, EA3, EA4)은 모두 서로 다른 색의 광을 방출할 수 있다. 예컨대, 제1 발광 영역(EA1)은 녹색 광을 방출할 수 있으며, 제2 발광 영역(EA2)은 적색 광을 방출할 수 있다. 제3 발광 영역(EA3)은 청색 광을 방출할 수 있으며, 제4 발광 영역(EA4)은 백색 광을 방출할 수 있다. 그러나, 반드시 이에 한정되지는 않는다.
다른 예로, 제1 내지 제4 발광 영역들(EA1, EA2, EA3, EA4) 중 적어도 둘은 동일한 색의 광을 방출할 수 있다. 예컨대, 제1 발광 영역(EA1) 및 제2 발광 영역(EA2)은 녹색 광을 방출할 수 있으며, 제3 발광 영역(EA3)은 적색 광을 방출할 수 있으며, 제4 발광 영역(EA4)은 청색 광을 방출할 수 있다. 그러나, 반드시 이에 한정되지는 않는다.
또한, 각각의 서브 화소(SP1, SP2, SP3, SP4)의 배열 순서는 다양하게 변경될 수 있다.
본 발명의 다른 실시예에 따른 투명 표시 패널(110)은 화소(P)가 투과 영역(TA)을 바라보는 복수의 측들을 포함하고, 화소(P)의 복수의 측들 각각이 제1 신호 라인 영역(SLA1) 및 제2 신호 라인 영역(SLA2) 각각에 대하여 경사를 가질 수 있다. 일 예로, 화소(P)는 도 14에 도시된 바와 같이 마름모 형상을 가질 수 있으며, 화소(P)에 포함된 복수의 서브 화소들(SP1, SP2, SP3, SP4) 역시 마름모 형상을 가질 수 있다. 이러한 경우, 투과 영역(TA)은 화소(P)의 크기 및 배치에 따라 마름모 형상, 육각 형상 또는 팔각 형상을 가질 수 있다.
이와 같이 마름모 형상을 가진 화소들(P)이 구비된 투명 표시 패널(110)에도 도 4, 도 7 및 도 8에 도시된 신호 라인들(SL1) 및 터치 라인들(TL)이 적용될 수 있다. 도 15는 도 14의 C영역에 구비된 신호 라인들 및 터치 라인들의 일 예를 설명하기 위한 도면으로, 마름모 형상을 가진 화소들(P)이 구비된 투명 표시 패널(110)에 도 4, 도 7 및 도 8에 도시된 신호 라인들(SL1) 및 터치 라인들(TL)이 적용된 예를 보여주고 있다.
또한, 마름모 형상을 가진 화소들(P)이 구비된 투명 표시 패널(110)은 도 9 내지 도 11에 도시된 신호 라인들(SL1) 및 터치 라인들(TL)도 적용될 수 있다. 도 16은 도 14의 C영역에 구비된 신호 라인들 및 터치 라인들의 다른 예를 설명하기 위한 도면으로, 마름모 형상을 가진 화소들(P)이 구비된 투명 표시 패널(110)에 도 9 내지 도 11에 도시된 신호 라인들(SL1) 및 터치 라인들(TL)이 적용된 예를 보여주고 있다.
도 14와 같이 마름모 형상을 가진 화소들(P)이 구비된 투명 표시 패널(110)은 도 3과 같이 사각 형상을 가진 화소들(P)이 구비된 투명 표시 패널(110)과 비교하여 제2 신호 라인 영역(SLA2) 중 화소(P)와 중첩되지 않고 투과 영역들(TA) 사이를 가로지르는 영역의 면적이 작다. 이에, 도 14와 같이 마름모 형상을 가진 화소들(P)이 구비된 투명 표시 패널(110)은 제2 신호 라인 영역(SLA2)에 브리지 라인(BL)이 추가됨에 따라 광 투과율이 감소되는 것을 최소화시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 투명 표시 장치 110: 투명 표시 패널
111: 제1 기판 112: 제2 기판
120: 제1 전극 130: 유기 발광층
140: 제2 전극 150: 봉지막
160: 접착층 170: 컬러필터층
205: 게이트 구동부 VDD: 화소 전원 라인
VSS: 공통 전원 라인 REF: 레퍼런스 라인
DL: 데이터 라인 TL: 터치 라인
BL: 브리지 라인 SCANL: 스캔 라인

Claims (24)

  1. 발광 소자가 배치된 적어도 둘 이상의 발광 영역들과 회로 소자가 배치된 적어도 둘 이상의 회로 영역들을 포함하는 비투과 영역 및 투과 영역이 구비된 기판;
    상기 기판 상에서 상기 비투과 영역에 구비되고 제1 방향으로 연장된 복수의 제1 신호 라인들;
    상기 제1 신호 라인 상에 구비된 적어도 하나의 절연막; 및
    상기 적어도 하나의 절연막 상에서 상기 비투과 영역에 구비되고 상기 제1 방향으로 연장된 복수의 터치 라인들을 포함하고,
    상기 복수의 제1 신호 라인들 및 상기 복수의 터치 라인들은 인접하게 배치된 회로 영역들 사이에 배치되는 투명 표시 장치.
  2. 제1항에 있어서,
    상기 복수의 제1 신호 라인들 및 상기 복수의 터치 라인들은 교번적으로 배치되는 투명 표시 장치.
  3. 제1항에 있어서,
    상기 복수의 터치 라인들 각각은 인접한 2개의 제1 신호 라인들 사이에서 상기 제1 신호 라인들과 중첩되지 않도록 배치되는 투명 표시 장치.
  4. 제1항에 있어서,
    상기 복수의 터치 라인들 각각은 상기 복수의 제1 신호 라인들 각각과 중첩되도록 배치되는 투명 표시 장치.
  5. 제1항에 있어서,
    상기 복수의 터치 라인들 각각은 일직선으로 구비되는 투명 표시 장치.
  6. 제1항에 있어서,
    상기 복수의 터치 라인들은 상기 복수의 제1 신호 라인들과 개수가 동일한 투명 표시 장치.
  7. 제1항에 있어서,
    상기 복수의 제1 신호 라인들은 복수의 데이터 라인들 및 적어도 하나의 레퍼런스 라인을 포함하는 투명 표시 장치.
  8. 제7항에 있어서,
    인접하게 배치된 회로 영역들 사이에 2개의 레퍼런스 라인이 배치되는 투명 표시 장치.
  9. 제7항에 있어서,
    상기 레퍼런스 라인은 상기 복수의 터치 라인들 중 적어도 하나와 중첩되고, 상기 터치 라인 보다 폭이 큰 투명 표시 장치.
  10. 제1항에 있어서,
    상기 복수의 터치 라인들 각각은 상기 발광 소자 및 상기 기판 사이에 구비되며, 상기 적어도 둘 이상의 발광 영역들 중 하나와 중첩되도록 배치되며, 투명 표시 장치.
  11. 제1항에 있어서,
    상기 기판 상에 구비된 구동 트랜지스터; 및
    상기 기판과 상기 구동 트랜지스터 사이에 구비된 차광층을 더 포함하고,
    상기 복수의 제1 신호 라인들은 상기 차광층과 동일한 층에 구비되는 투명 표시 장치.
  12. 제11항에 있어서,
    상기 적어도 하나의 절연막은 상기 구동 트랜지스터 상에 구비된 패시베이션막을 포함하고,
    상기 복수의 터치 라인들은 상기 패시베이션막 상에 구비되는 투명 표시 장치.
  13. 제11항에 있어서,
    상기 구동 트랜지스터 및 상기 발광 소자 사이에 구비된 제1 평탄화막; 및
    상기 제1 평탄화막 상에 구비된 제2 평탄화막을 더 포함하고,
    상기 복수의 터치 라인들은 상기 제1 평탄화막 및 상기 제2 평탄화막 사이에 구비되는 투명 표시 장치.
  14. 제1항에 있어서,
    상기 발광 영역은 마름모 형상을 가지는 투명 표시 장치.
  15. 터치 센서가 배치된 투과 영역; 및
    발광 소자가 배치된 비투과 영역을 포함하고,
    상기 비투과 영역은,
    제1 방향으로 연장되고 상기 발광 소자에 신호를 공급하는 복수의 제1 신호 라인들 및 상기 제1 방향으로 연장되고 상기 터치 센서와 전기적으로 연결된 복수의 터치 라인들이 배치된 제1 신호 라인 영역; 및
    상기 발광 소자에 연결된 회로 소자가 배치되며, 상기 제1 신호 라인 영역을 사이에 두고 대칭되도록 배치된 제1 회로 영역 및 제2 회로 영역을 포함하는 회로 영역을 포함하는 투명 표시 장치.
  16. 제15항에 있어서,
    상기 복수의 제1 신호 라인들 및 상기 복수의 터치 라인들은 교번적으로 배치되는 투명 표시 장치.
  17. 제15항에 있어서,
    상기 복수의 터치 라인들 각각은 상기 복수의 제1 신호 라인들 각각과 적어도 하나의 절연막을 사이에 두고 중첩되도록 배치되는 투명 표시 장치.
  18. 제15항에 있어서,
    상기 복수의 제1 신호 라인들은 상기 기판과 상기 회로 소자 사이에 구비된 층에 배치되고,
    상기 복수의 터치 라인들은 상기 회로 소자와 상기 발광 소자 사이에 구비된 층에 배치되는 투명 표시 장치.
  19. 제15항에 있어서,
    제2 방향으로 연장된 제2 신호 라인 및 상기 제2 방향을 연장되고 상기 복수의 터치 라인들 중 하나와 상기 터치 센서를 연결하는 브리지 라인이 배치된 제2 신호 라인 영역을 더 포함하는 투명 표시 장치.
  20. 제19항에 있어서,
    상기 회로 영역은 상기 제1 신호 라인 영역을 사이에 두고 대칭되도록 배치된 제1 회로 영역 및 제2 회로 영역, 상기 제2 신호 라인 영역을 사이에 두고 상기 제1 회로 영역과 대칭되도록 배치된 제3 회로 영역, 및 상기 제2 신호 라인 영역을 사이에 두고 상기 제2 회로 영역과 대칭되도록 배치된 제4 회로 영역을 포함하는 투명 표시 장치.
  21. 제19항에 있어서,
    상기 복수의 제1 신호 라인들은 복수의 데이터 라인들 및 적어도 하나의 레퍼런스 라인을 포함하고,
    상기 제2 신호 라인은 적어도 하나의 스캔 라인을 포함하는 투명 표시 장치.
  22. 제19항에 있어서,
    상기 복수의 제1 신호 라인들 중 하나와 상기 제2 신호 라인이 교차하는 교차 영역을 중심으로 배치된 복수의 서브 화소들을 더 포함하고,
    상기 복수의 서브 화소들 각각은 마름모 형상을 가지는 투명 표시 장치.
  23. 제15항에 있어서,
    상기 터치 센서는 터치 센서 전극을 포함하고,
    상기 발광 소자는 애노드 전극, 발광층 및 캐소드 전극을 포함하며,
    상기 터치 센서의 터치 센서 전극과 상기 발광 소자의 캐소드 전극은 동일한 층에서 동일한 물질로 형성되는 투명 표시 장치.
  24. 제15항에 있어서,
    상기 투과 영역은 광 투과율이 제1 값 이상이고, 상기 비투과 영역은 광 투과율이 상기 제1 값 보다 작은 제2 값 이하인 투명 표시 장치.
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