KR20210111926A

KR20210111926A - 표시 장치

Info

Publication number: KR20210111926A
Application number: KR1020200026459A
Authority: KR
Inventors: 방기호; 최원석
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-03-03
Filing date: 2020-03-03
Publication date: 2021-09-14
Also published as: US20210280641A1; US11217638B2; CN113345933A

Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 표시 영역, 상기 표시 영역 주변에 배치되는 비표시 영역, 및 상기 비표시 영역의 일측에 배치되는 벤딩 영역을 포함하는 기판, 상기 기판 상에 배치되며, 발광 소자를 포함하는 표시층, 상기 표시층 상에 배치되는 센서 전극층, 상기 표시 영역의 상기 표시층으로부터 상기 비표시 영역 및 상기 벤딩 영역으로 연장 배치되는 전원 배선들, 및 상기 센서 전극층으로부터 상기 비표시 영역 및 상기 벤딩 영역으로 연장 배치되는 센서 배선들을 포함하며, 상기 비표시 영역 및 상기 벤딩 영역에서 상기 전원 배선들과 상기 센서 배선들이 중첩할 수 있다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다.

표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.

최근에는 스마트 폰이나 태블릿 PC를 중심으로 터치 입력을 인식하는 터치 부재가 표시 장치에 적용되고 있다. 터치 부재는 표시 부재에 직접 형성되어 공정 단순화 및 표시 장치의 박막화를 도모하고 있다. 터치 부재가 표시 부재에 직접 형성됨으로써, 표시 부재의 배선들과 터치 부재의 배선들이 동일한 영역에 서로 이격되어 배치될 수 있다. 따라서, 터치 부재가 형성된 표시 장치는 표시 부재의 배선들과 터치 부재의 배선들을 효율적으로 배치하기 위한 연구가 요구되고 있다.

본 발명이 해결하고자 하는 과제는 표시 장치의 벤딩 영역에서 배선들의 저항을 낮추고 배선들 간의 쇼트 불량을 감소시킬 수 있는 표시 장치를 제공하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역, 상기 표시 영역 주변에 배치되는 비표시 영역, 및 상기 비표시 영역의 일측에 배치되는 벤딩 영역을 포함하는 기판, 상기 기판 상에 배치되며, 발광 소자를 포함하는 표시층, 상기 표시층 상에 배치되는 센서 전극층, 상기 표시 영역의 상기 표시층으로부터 상기 비표시 영역 및 상기 벤딩 영역으로 연장 배치되는 전원 배선들, 및 상기 센서 전극층으로부터 상기 비표시 영역 및 상기 벤딩 영역으로 연장 배치되는 센서 배선들을 포함하며, 상기 비표시 영역 및 상기 벤딩 영역에서 상기 전원 배선들과 상기 센서 배선들이 중첩할 수 있다.

상기 전원 배선들과 상기 센서 배선들은 나란하게 배열되며, 상기 전원 배선들 또는 상기 센서 배선들의 적어도 일부가 중첩할 수 있다.

상기 벤딩 영역에서 상기 전원 배선들과 상기 센서 배선들은 일대일 또는 일대다로 중첩할 수 있다.

상기 전원 배선들 및 상기 센서 배선들 중 선택된 어느 하나의 폭은 나머지 하나의 폭보다 클 수 있다.

상기 센서 배선들 사이에 배치되는 금속 패턴을 더 포함할 수 있다.

상기 금속 패턴은 상기 비표시 영역으로부터 상기 벤딩 영역으로 연장 배치될 수 있다.

상기 금속 패턴은 상기 센서 배선들 중 두 개의 센서 배선들 사이에 적어도 하나 이상 배치될 수 있다.

또한, 일 실시예에 따른 표시 장치는 표시 영역, 상기 표시 영역 주변에 배치되는 비표시 영역, 및 상기 비표시 영역의 일측에 배치되는 벤딩 영역을 포함하는 기판, 상기 기판 상의 표시 영역 상에 배치되며, 발광 소자를 포함하는 표시층, 상기 표시층 상에 배치되는 센서 전극층, 상기 표시 영역의 상기 표시층으로부터 상기 비표시 영역 및 상기 벤딩 영역으로 연장 배치되는 전원 배선들, 상기 표시층으로부터 상기 비표시 영역으로 연장되며, 상기 전원 배선들 상에 배치되는 유기막들, 및 상기 유기막들 상에 배치되며, 상기 센서 전극층으로부터 상기 비표시 영역 및 상기 벤딩 영역으로 연장 배치되는 센서 배선들을 포함하며, 상기 비표시 영역 및 상기 벤딩 영역에서 상기 전원 배선들과 상기 센서 배선들이 상기 유기막들을 사이에 두고 서로 중첩할 수 있다.

상기 표시층은 상기 기판 상에 배치되는 박막 트랜지스터 및 상기 전원 배선들, 상기 박막 트랜지스터 및 상기 전원 배선들 상에 배치되는 상기 유기막들, 및 상기 유기막들 상에 배치되는 발광 소자층을 더 포함할 수 있다.

상기 박막 트랜지스터는 상기 기판 상에 배치되는 반도체층, 상기 반도체층 상에 배치되는 게이트 전극, 상기 게이트 전극 상에 배치되며, 상기 반도체층에 연결되는 제1 전극 및 제2 전극, 및 상기 반도체층과 상기 게이트 전극 사이, 및 상기 게이트 전극과 상기 제1 전극 사이에 배치되는 무기 절연막들을 더 포함할 수 있다.

상기 무기 절연막들은 상기 표시 영역 및 상기 비표시 영역에 배치되며, 상기 벤딩 영역과 비중첩할 수 있다.

상기 센서 배선들 사이에 배치되는 금속 패턴을 더 포함하며, 상기 금속 패턴은 상기 비표시 영역 및 상기 벤딩 영역에 중첩할 수 있다.

상기 금속 패턴은 상기 비표시 영역에서 상기 무기 절연막들 및 상기 유기막들과 중첩하고 상기 벤딩 영역에서 상기 유기막들과 중첩할 수 있다.

상기 센서 전극층은 상기 표시층 상에 배치되는 구동 전극들 및 감지 전극들, 및 상기 구동 전극과 상기 감지 전극 상에 배치된 센서 절연막을 더 포함할 수 있다.

상기 센서 절연막은 상기 표시 영역 및 상기 비표시 영역에 배치되며, 상기 벤딩 영역과 비중첩할 수 있다.

상기 센서 배선들은 상기 구동 전극들 및 상기 감지 전극들에 연결되어, 상기 비표시 영역 및 상기 벤딩 영역으로 연장될 수 있다.

상기 센서 배선들은 상기 비표시 영역에 배치된 상기 센서 절연막의 상면 및 측면에 접하고 상기 벤딩 영역에 배치된 상기 유기막의 상면에 배치될 수 있다.

상기 센서 배선들은 제1 층, 상기 제1 층 상에 배치되는 제2 층, 및 상기 제2 층 상에 배치되는 제3 층을 포함하며, 상기 제1 층은 금속 질화물을 포함할 수 있다.

상기 제1 층은 상기 유기막과 접할 수 있다.

상기 제1 층과 상기 제2 층 사이에 개재되며, 금속을 포함하는 서브층을 더 포함할 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

일 실시예에 따른 표시 장치에 의하면, 비표시 영역 및 벤딩 영역에서 전원 배선들과 센서 배선들을 중첩 배치함으로써, 비표시 영역 및 벤딩 영역에서 배선들의 폭을 증가시켜 배선들의 저항을 감소시킬 수 있고, 배선들 간의 간격을 증가시켜 배선들이 서로 접촉하여 발생할 수 있는 쇼트를 방지할 수 있다.

또한, 비표시 영역 및 벤딩 영역에서 센서 배선들을 제3 금속층으로 연장 배치함으로써, 센서 배선의 저항을 감소시킬 수 있다.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 일 실시예에 따른 표시 장치의 평면도.
도 2는 일 실시예에 따른 표시 장치를 보여주는 단면도.
도 3은 일 실시예에 따른 표시 장치의 센서 전극층의 구성들을 나타낸 레이 아웃도.
도 4는 일 실시예에 따른 구동 전극들, 감지 전극들, 및 더미 전극들을 나타낸 레이 아웃도.
도 5는 도 4의 구동 전극들, 감지 전극들, 및 제1 연결부들을 상세히 보여주는 레이 아웃도.
도 6은 도 5의 Ⅰ-Ⅰ'를 따라 절단한 면의 일 예를 보여주는 단면도.
도 7은 일 실시예에 따른 표시 장치의 비표시 영역과 벤딩 영역의 배선들을 개략적으로 나타낸 레이 아웃도.
도 8은 도 7의 II-II'에 따라 절취한 단면을 개략적으로 나타낸 도면.
도 9는 다른 실시예에 따른 비표시 영역 및 벤딩 영역을 개략적으로 나타낸 레이 아웃도.
도 10은 도 9의 III-III'에 따라 절취한 단면을 개략적으로 나타낸 도면.
도 11은 도 9의 IV-IV'에 따라 절취한 단면을 개략적으로 나타낸 도면.
도 12는 도 9의 V-V'에 따라 절취한 단면을 개략적으로 나타낸 도면.
도 13 내지 도 15는 전원 배선과 센서 배선을 개략적으로 나타낸 평면도들
도 16 및 도 17은 또 다른 실시예에 따른 표시 장치의 전원 배선과 센서 배선을 개략적으로 나타낸 레이 아웃도들.
도 18은 도 16의 VI-VI'에 따라 절단한 단면 구조를 개략적으로 나타낸 도면.
도 19 및 도 20은 도 16의 VII-VII'에 따라 절단한 단면 구조를 개략적으로 나타낸 도면들.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.

이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.

도 1은 일 실시예에 따른 표시 장치의 평면도이다.

도 1을 참조하면, 일 실시예에 따른 표시 장치(10)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기에 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 텔레비전, 노트북, 모니터, 광고판, 또는 사물 인터넷(internet of things, IOT)의 표시부로 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 자동차의 계기판, 자동차의 센터페시아(center fascia), 자동차의 대쉬 보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 또는 자동차의 뒷좌석용 엔터테인먼트로서 앞좌석의 배면에 배치되는 디스플레이에 적용될 수 있다.

본 명세서에서, 제1 방향(X축 방향)은 표시 장치(10)의 단변 방향으로, 예를 들어 표시 장치(10)의 가로 방향일 수 있다. 제2 방향(Y축 방향)은 표시 장치(10)의 장변 방향으로, 예를 들어 표시 장치(10)의 세로 방향일 수 있다. 제3 방향(Z축 방향)은 표시 장치(10)의 두께 방향일 수 있다.

표시 장치(10)는 사각형과 유사한 평면 형태로 이루어질 수 있다. 예를 들어, 표시 장치(10)는 도 1과 같이 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 사각형과 유사한 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형과 유사하게 형성될 수 있다.

일 실시예에 따른 표시 장치(10)는 표시 패널(300), 표시 회로 보드(310), 표시 구동 회로(320), 및 터치 구동 회로(330)를 포함할 수 있다.

표시 패널(300)은 발광 소자(light emitting element)를 포함하는 발광 표시 패널일 수 있다. 예를 들어, 표시 패널(300)은 유기 발광층을 포함하는 유기 발광 다이오드(organic light emitting diode)를 이용하는 유기 발광 표시 패널, 및 초소형 발광 다이오드(micro LED)를 이용하는 초소형 발광 다이오드 표시 패널, 양자점 발광층을 포함하는 양자점 발광 소자(Quantum dot Light Emitting Diode)를 이용하는 양자점 발광 표시 패널, 또는 무기 반도체를 포함하는 무기 발광 소자를 이용하는 무기 발광 표시 패널일 수 있다.

표시 패널(300)은 강성이 있어 쉽게 구부러지지 않는 리지드(rigid) 표시 패널 또는 유연성이 있어 쉽게 구부러지거나 접히거나 말릴 수 있는 플렉서블(flexible) 표시 패널일 수 있다. 예를 들어, 표시 패널(300)은 접고 펼 수 있는 폴더블(foldable) 표시 패널, 표시면이 구부러진 커브드(curved) 표시 패널, 표시면 이외의 영역이 구부러진 벤디드(bended) 표시 패널, 말거나 펼 수 있는 롤러블(rollable) 표시 패널, 및 연신 가능한 스트레처블(stretchable) 표시 패널일 수 있다.

또는, 표시 패널(300)은 투명하게 구현되어 표시 패널(300)의 하면에 배치되는 물체나 배경을 표시 패널(300)의 상면에서 볼 수 있는 투명 표시 패널일 수 있다. 또는, 표시 패널(300)은 표시 패널(300)의 상면의 물체 또는 배경을 반사할 수 있는 반사형 표시 패널일 수 있다.

표시 패널(300)은 메인 영역(MA), 메인 영역(MA)의 일측으로부터 돌출된 서브 영역(SA), 및 메인 영역(MA)과 서브 영역(SA) 사이에 배치된 벤딩 영역(BA)을 포함할 수 있다.

메인 영역(MA)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 중앙에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 패널(300)의 가장자리 영역으로 정의될 수 있다.

서브 영역(SA)은 메인 영역(MA)의 일측으로부터 제2 방향(Y축 방향)으로 돌출될 수 있다. 도 1과 같이 서브 영역(SA)의 제1 방향(X축 방향)의 길이는 메인 영역(MA)의 제1 방향(X축 방향)의 길이보다 작으며, 서브 영역(SA)의 제2 방향(Y축 방향)의 길이는 메인 영역(MA)의 제2 방향(Y축 방향)의 길이보다 작을 수 있으나, 이에 한정되지 않는다.

표시 패널(300)의 서브 영역(SA)에는 표시 회로 보드(310)가 부착될 수 있다. 표시 회로 보드(310)는 이방성 도전 필름(anisotropic conductive film)이나 SAP(Self Assembly Anisotropic Conductive Paste) 등과 같은 저저항(低抵抗) 고신뢰성 소재를 이용하여 표시 패널(300)의 서브 영역(SA)의 패드들 상에 부착될 수 있다. 표시 회로 보드(310)는 구부러질 수 있는 연성 인쇄 회로 보드(flexible printed circuit board, FPCB), 단단하여 잘 구부러지지 않는 강성 인쇄 회로 보드(rigid printed circuit board, PCB), 또는 강성 인쇄 회로 보드와 연성 인쇄 회로 보드를 모두 포함하는 복합 인쇄 회로 보드일 수 있다.

표시 구동 회로(320)는 표시 패널(300)의 서브 영역(SA) 상에 배치될 수 있다. 표시 구동 회로(320)는 제어 신호들과 전원 전압들을 인가받고, 표시 패널(300)을 구동하기 위한 신호들과 전압들을 생성하여 출력할 수 있다. 표시 구동 회로(320)는 집적회로(integrated circuit, IC)로 형성될 수 있다.

표시 회로 보드(310) 상에는 터치 구동 회로(330)가 배치될 수 있다. 터치 구동 회로(330)는 집적회로로 형성될 수 있다. 터치 구동 회로(330)는 표시 회로 보드(310)에 부착될 수 있다.

터치 구동 회로(330)는 표시 회로 보드(310)를 통해 표시 패널(300)의 센서 전극층의 센서 전극들에 전기적으로 연결될 수 있다. 그러므로, 터치 구동 회로(330)는 센서 전극들 각각에 터치 구동 신호를 출력하고, 센서 전극들의 상호 정전 용량(mutual capacitance)에 충전된 전압을 감지할 수 있다. 센서 전극층의 센서 전극들에 대한 구체적인 설명은 후술하기로 한다.

표시 회로 보드(310) 상에는 표시 패널(300)의 표시 화소들, 및 표시 구동 회로(320)를 구동하기 위한 구동 전압들을 공급하기 위한 전원 공급부가 추가로 배치될 수 있다. 또는, 전원 공급부는 표시 구동 회로(320)와 통합될 수 있으며, 이 경우 표시 구동 회로(320)와 전원 공급부는 하나의 집적회로로 형성될 수 있다.

벤딩 영역(BA)은 메인 영역(MA)과 서브 영역(SA) 사이에 배치된 영역으로, 표시 패널(300)이 벤딩(bending)되는 영역일 수 있다. 벤딩 영역(BA)을 중심으로 표시 패널(300)은 벤딩 영역(BA)의 일측에 위치하는 메인 영역(MA)과 벤딩 영역(BA)의 타측에 위치하는 서브 영역(SA)으로 구분될 수 있다. 벤딩 영역(BA)은 메인 영역(MA)의 일측에 연결된다. 예를 들어, 벤딩 영역(BA)은 메인 영역(MA)의 하측 단변을 통해 연결될 수 있다.

벤딩 영역(BA)에서 표시 패널(300)은 두께 방향(Z축 방향), 다시 말하면 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 벤딩 영역(BA)은 일정한 곡률 반경은 가질 수 있지만, 이에 한정되지 않고 구간별로 다른 곡률 반경을 가질 수도 있다. 벤딩 영역(BA)이 구부러지는 경우, 서브 영역(SA)은 표시 패널(300)의 하면 상에 배치될 수 있다. 서브 영역(SA)은 제3 방향(Z축 방향)에서 메인 영역(MA)과 중첩할 수 있다.

도 2는 일 실시예에 따른 표시 장치를 보여주는 단면도이다.

도 2를 참조하면, 표시 패널(300)은 제1 기판(SUB1), 표시층(DISL), 센서 전극층(SENL), 편광 필름(PF), 및 패널 하부 커버(PB)를 포함할 수 있다.

제1 기판(SUB1)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 제1 기판(SUB1)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.

제1 기판(SUB1)의 메인 영역(MA) 상에 표시층(DISL)이 배치될 수 있다. 표시층(DISL)은 발광 영역들을 포함하여 화상을 표시하는 층일 수 있다. 표시층(DISL)은 박막 트랜지스터들이 형성되는 박막 트랜지스터층, 광을 발광하는 발광 소자들이 발광 영역들에 배치되는 발광 소자층, 및 발광 소자층을 봉지하기 위한 봉지층을 포함할 수 있다.

표시층(DISL)의 표시 영역(DA)에는 발광 영역들뿐만 아니라 발광 소자들을 구동하기 위한 스캔 배선들, 데이터 배선들, 전원 배선들 등이 배치될 수 있다. 표시층(DISL)의 비표시 영역(NDA)에는 스캔 배선들에 스캔 신호들을 출력하는 스캔 구동부, 및 데이터 배선들과 표시 구동 회로(320)를 연결하는 팬 아웃 배선들 등이 배치될 수 있다.

표시층(DISL) 상에 센서 전극층(SENL)이 배치될 수 있다. 센서 전극층(SENL)은 센서 전극들을 포함할 수 있다. 센서 전극층(SENL)은 센서 전극들을 이용하여 터치를 감지하기 위한 층일 수 있다.

센서 전극층(SENL) 상에는 편광 필름(PF)이 배치될 수 있다. 편광 필름(PF)은 제1 베이스 부재, 선편광판, λ/4 판(quarter-wave plate)과 같은 위상지연필름, 및 제2 베이스 부재를 포함할 수 있다. 센서 전극층(SENL) 상에는 제1 베이스 부재, 위상지연필름, 선편광판, 및 제2 베이스 부재가 순차적으로 적층될 수 있다.

편광 필름(PF) 상에는 추가적으로 커버 윈도우가 배치될 수 있다. 커버 윈도우는 OCA(optically clear adhesive) 필름과 같은 투명 접착 부재에 의해 편광 필름(PF) 상에 부착될 수 있다.

표시 패널(300)의 하부에 패널 하부 커버(PB)가 배치될 수 있다. 패널 하부 커버(PB)는 접착 부재를 통해 표시 패널(300)의 하면에 부착될 수 있다. 접착 부재는 압력 민감 점착제(pressure sensitive adhesive, PSA)일 수 있다. 패널 하부 커버(PB)는 외부로부터 입사되는 광을 흡수하기 위한 차광 부재, 외부로부터의 충격을 흡수하기 위한 완충 부재, 및 표시 패널(300)의 열을 효율적으로 방출하기 위한 방열 부재 중 적어도 하나를 포함할 수 있다.

차광 부재는 표시 패널(300)의 하부에 배치될 수 있다. 차광 부재는 광의 투과를 저지하여 차광 부재의 하부에 배치된 구성들, 예를 들어 표시 회로 보드(310) 등이 표시 패널(300)의 상부에서 시인되는 것을 방지한다. 차광 부재는 블랙 안료나 블랙 염료 등과 같은 광 흡수 물질을 포함할 수 있다.

완충 부재는 차광 부재의 하부에 배치될 수 있다. 완충 부재는 외부 충격을 흡수하여 표시 패널(300)이 파손되는 것을 방지한다. 완충 부재는 단일층 또는 복수층으로 이루어질 수 있다. 예를 들어, 완충 부재는 폴리우레탄(polyurethane), 폴리카보네이트(polycarbonate), 폴리프로필렌(polypropylene), 폴리에틸렌(polyethylene)등과 같은 고분자 수지로 형성되거나, 고무, 우레탄 계열 물질, 또는 아크릴 계열 물질을 발포 성형한 스폰지 등 탄성을 갖는 물질을 포함하여 이루어질 수 있다.

방열 부재는 완충 부재의 하부에 배치될 수 있다. 방열 부재는 그라파이트나 탄소 나노 튜브 등을 포함하는 제1 방열층과 전자기파를 차폐할 수 있고 열전도성이 우수한 구리, 니켈, 페라이트, 은과 같은 금속 박막으로 형성된 제2 방열층을 포함할 수 있다.

제1 기판(SUB1)의 서브 영역(SA)은 벤딩 영역(BA)이 구부러져, 표시 패널(300)의 하부에 배치될 수 있다. 제1 기판(SUB1)의 서브 영역(SA)은 접착층(391)에 의해 패널 하부 커버(PB)의 하면에 부착될 수 있다.

도 3은 일 실시예에 따른 표시 장치의 센서 전극층의 구성들을 나타낸 레이 아웃도이고, 도 4는 일 실시예에 따른 구동 전극들, 감지 전극들, 및 더미 전극들을 나타낸 레이 아웃도이다.

도 3 및 도 4에서는 센서 전극층(SENL)의 센서 전극(SE)들이 두 종류의 전극들, 예를 들어 구동 전극(TE)들과 감지 전극(RE)들을 포함하며, 구동 전극(TE)들에 구동 신호를 인가한 후 감지 전극(RE)들을 통해 상호 정전 용량(mutual capacitance)에 충전된 전압을 감지하는 상호 정전 용량 방식으로 구동되는 것을 중심으로 설명하였으나, 이에 한정되지 않는다.

도 3 및 도 4에서는 설명의 편의를 위해 센서 전극(TE, RE)들, 더미 패턴(DE)들, 센서 배선(TL1, TL2, RL)들, 및 센서 패드(TP1, TP2)들만을 도시하였다.

도 3 및 도 4를 참조하면, 센서 전극층(SENL)은 사용자의 터치를 감지하기 위한 터치 센서 영역(TSA)과 터치 센서 영역(TSA)의 주변에 배치되는 터치 주변 영역(TPA)을 포함한다. 터치 센서 영역(TSA)은 표시층(DISL)의 표시 영역(DA)에 중첩하고, 터치 주변 영역(TPA)은 표시층(DISL)의 비표시 영역(NDA)에 중첩할 수 있다.

터치 센서 영역(TSA)은 센서 전극(SE)들 및 더미 패턴(DE)들을 포함할 수 있다. 센서 전극(SE)들은 물체 또는 사람의 터치를 감지하기 위해 상호 정전 용량을 형성하기 위한 전극들일 수 있다.

센서 전극(SE)들은 구동 전극(TE)들과 감지 전극(RE)들을 포함할 수 있다. 감지 전극(RE)은 제1 센서 전극으로 정의되고, 구동 전극(TE)은 제2 센서 전극으로 정의될 수도 있다. 이 경우, 감지 배선(RL)은 제1 센서 배선으로 정의되고, 제1 구동 배선(TL1)과 제2 구동 배선(TL2)은 제2 센서 배선으로 정의될 수 있다. 또는, 구동 전극(TE)은 제1 센서 전극으로 정의되고, 감지 전극(RE)은 제2 센서 전극으로 정의될 수 있다. 이 경우, 제1 구동 배선(TL1)과 제2 구동 배선(TL2)은 제1 센서 배선으로 정의되고, 감지 배선(RL)은 제2 센서 배선으로 정의될 수 있다.

감지 전극(RE)들은 제1 방향(X축 방향)과 제2 방향(Y축 방향)으로 나란하게 배열될 수 있다. 감지 전극(RE)들은 제1 방향(X축 방향)으로 전기적으로 연결될 수 있다. 제1 방향(X축 방향)에서 인접한 감지 전극(RE)들은 서로 연결될 수 있다. 제2 방향(Y축 방향)에서 인접한 감지 전극(RE)들은 서로 전기적으로 분리될 수 있다.

구동 전극(TE)들은 제1 방향(X축 방향)과 제2 방향(Y축 방향)으로 나란하게 배열될 수 있다. 제1 방향(X축 방향)에서 인접한 구동 전극(TE)들은 서로 전기적으로 분리될 수 있다. 구동 전극(TE)들은 제2 방향(Y축 방향)으로 전기적으로 연결될 수 있다. 제2 방향(Y축 방향)에서 인접한 구동 전극(TE)들은 제1 연결부(CE1)를 통해 서로 연결될 수 있다.

제1 연결부(CE1)는 적어도 한 번 절곡되도록 형성될 수 있다. 도 4에서는 제1 연결부(CE1)는 꺾쇠 형태("<" 또는 ">")를 갖는 것을 예시하였으나, 제1 연결부(CE1)의 평면 형태는 이에 한정되지 않는다. 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들이 복수 개의 제1 연결부(CE1)들에 의해 연결되므로, 제1 연결부(CE1)들 중 어느 하나가 단선되더라도, 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들은 안정적으로 연결될 수 있다. 도 4에서는 서로 인접한 구동 전극(TE)들이 2 개의 제1 연결부(CE1)들에 의해 연결되는 것을 예시하였으나, 제1 연결부(CE1)들의 개수는 이에 한정되지 않는다.

제1 연결부(CE1)들로 인하여 구동 전극(TE)들과 감지 전극(RE)들이 그들의 교차부들에서 전기적으로 분리될 수 있다. 이로 인해, 구동 전극(TE)들과 감지 전극(RE)들 사이에는 상호 정전 용량이 형성될 수 있다.

더미 패턴(DE)들 각각은 구동 전극(TE) 또는 감지 전극(RE)에 둘러싸일 수 있다. 더미 패턴(DE)들 각각은 구동 전극(TE) 또는 감지 전극(RE)과 전기적으로 분리될 수 있다. 더미 패턴(DE)들 각각은 구동 전극(TE) 또는 감지 전극(RE)과 떨어져 배치될 수 있다. 더미 패턴(DE)들 각각은 전기적으로 플로팅될 수 있다.

구동 전극(TE)의 제1 방향(X축 방향)의 길이와 제2 방향(Y축 방향)의 길이는 대략 3㎜ 내지 5㎜일 수 있다. 구동 전극(TE)의 제1 방향(X축 방향)의 길이는 구동 전극(TE)의 좌측 끝단에서 우측 끝단까지의 거리를 가리킨다. 구동 전극(TE)의 제2 방향(Y축 방향)의 길이는 구동 전극(TE)의 상측 끝단에서 하측 끝단까지의 거리를 가리킨다. 감지 전극(RE)의 제1 방향(X축 방향)의 길이와 제2 방향(Y축 방향)의 길이 역시 대략 3㎜ 내지 5㎜일 수 있다.

도 3에서는 구동 전극(TE)들, 감지 전극(RE)들, 및 더미 패턴(DE)들 각각이 마름모의 평면 형태를 갖는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 구동 전극(TE)들, 감지 전극(RE)들, 및 더미 패턴(DE)들 각각은 마름모 이외의 다른 사각형, 사각형 이외의 다른 다각형, 원형, 또는 타원형의 평면 형태를 가질 수 있다.

센서 배선(TL1, TL2, RL)들은 센서 주변 영역(TPA)에 배치될 수 있다. 센서 배선들(TL1, TL2, RL)은 감지 전극(RE)들에 연결되는 감지 배선(RL)들, 구동 전극(TE)들에 연결되는 제1 구동 배선(TL1)들과 제2 구동 배선(TL2)들을 포함할 수 있다. 감지 배선(RL)은 제1 센서 배선으로 정의되고, 제1 구동 배선(TL1)과 제2 구동 배선(TL2)은 제2 센서 배선으로 정의될 수도 있다.

터치 센서 영역(TSA)의 일 측에 배치된 감지 전극(RE)들은 감지 배선(RL)들에 일대일로 연결될 수 있다. 예를 들어, 도 3과 같이 제1 방향(X축 방향)으로 전기적으로 연결된 감지 전극(RE)들 중 우측 끝에 배치된 감지 전극(RE)은 감지 배선(RL)에 연결될 수 있다. 감지 배선(RL)들은 제2 센서 패드(TP2)들에 일대일로 연결될 수 있다. 그러므로, 터치 구동 회로(330)는 감지 전극(RE)들에 전기적으로 연결될 수 있다.

터치 센서 영역(TSA)의 일 측에 배치된 구동 전극(TE)들은 제1 구동 배선(TL1)들에 일대일로 연결되고, 터치 센서 영역(TSA)의 타 측에 배치된 구동 전극(TE)들은 제2 구동 배선(TL2)들에 일대일로 연결될 수 있다. 예를 들어, 도 3과 같이 제2 방향(Y축 방향)으로 전기적으로 연결된 구동 전극(TE)들 중 하측 끝에 배치된 구동 전극(TE)은 제1 구동 배선(TL1)에 연결되며, 상측 끝에 배치된 구동 전극(TE)은 제2 구동 배선(TL2)에 연결될 수 있다. 제2 구동 배선(TL2)들은 터치 센서 영역(TSA)의 좌측 바깥쪽을 경유하여 터치 센서 영역(TSA)의 상측에서 구동 전극(TE)들에 연결될 수 있다.

제1 구동 배선(TL1)들과 제2 구동 배선(TL2)들은 제1 센서 패드(TP1)들에 일대일로 연결될 수 있다. 그러므로, 터치 구동 회로(330)는 구동 전극(TE)들에 전기적으로 연결될 수 있다. 구동 전극(TE)들은 터치 센서 영역(TSA)의 양 측에서 구동 배선들(TL1, TL2)에 연결되어 터치 구동 신호를 입력 받으므로, 터치 구동 신호의 RC 지연(RC delay)으로 인해 터치 센서 영역(TSA)의 하측에 배치된 구동 전극(TE)들에 인가되는 터치 구동 신호와 터치 센서 영역(TSA)의 상측에 배치된 구동 전극(TE)들에 인가되는 터치 구동 신호 간에 차이가 발생하는 것을 방지할 수 있다.

제1 센서 패드(TP1)들이 배치되는 제1 센서 패드 영역(TPA1)은 표시 패드(DP)들이 배치되는 표시 패드 영역(DPA)의 일 측에 배치될 수 있다. 제2 센서 패드(TP2)들이 배치되는 제2 센서 패드 영역(TPA2)은 표시 패드 영역(DPA)의 타 측에 배치될 수 있다. 표시 패드(DP)들은 표시 패널(300)의 데이터 배선(DL)들에 연결될 수 있다.

표시 패드 영역(DPA), 제1 센서 패드 영역(TPA1), 및 제2 센서 패드 영역(TPA2)은 표시 패널(300)의 하측에 배치될 수 있다. 표시 패드(DP)들, 제1 센서 패드(TP1)들, 및 제2 센서 패드(TP2)들 상에는 도 1과 같이 표시 회로 보드(310)가 배치될 수 있다. 표시 패드(DP)들, 제1 센서 패드(TP1)들, 및 제2 센서 패드(TP2)들은 이방성 도전 필름 또는 SAP 등과 같은 저저항(低抵抗) 고신뢰성 소재를 이용하여 표시 회로 보드(310)에 전기적으로 연결될 수 있다. 그러므로, 표시 패드(DP)들, 제1 센서 패드(TP1)들, 및 제2 센서 패드(TP2)들은 표시 회로 보드(310) 상에 배치된 터치 구동 회로(330)에 전기적으로 연결될 수 있다.

도 3 및 도 4와 같이, 터치 센서 영역(TSA)은 구동 전극(TE)들과 감지 전극(RE)들을 포함할 수 있다. 그러므로, 구동 전극(TE)들과 감지 전극(RE)들 사이의 상호 정전 용량을 이용하여 물체 또는 사람의 터치를 감지할 수 있다.

도 5는 도 4의 구동 전극들, 감지 전극들, 및 제1 연결부들을 상세히 보여주는 레이 아웃도이다. 구체적으로, 도 5는 도 4의 A 영역을 상세히 나타낸 레이 아웃도이다.

도 5를 참조하면, 구동 전극(TE)들, 감지 전극(RE)들, 및 더미 패턴(DE)들은 동일한 층에 배치되므로, 서로 떨어져 배치될 수 있다. 즉, 구동 전극(TE)과 감지 전극(RE) 사이에는 갭(gap)이 형성될 수 있다. 또한, 구동 전극(TE)과 더미 패턴(DE) 사이와 감지 전극(RE)과 더미 패턴(DE) 사이에는 갭이 형성될 수 있다.

제1 연결부(CE1)들은 구동 전극(TE)들 및 감지 전극(RE)들과 다른 층에 배치될 수 있다. 제1 연결부(CE1)는 제3 방향(Z축 방향)에서 제2 방향(Y축 방향)으로 인접한 구동 전극(TE)들에 중첩할 수 있다. 제1 연결부(CE1)는 제3 방향(Z축 방향)에서 감지 전극(RE)과 중첩할 수 있다. 제1 연결부(CE1)의 일 측은 제1 터치 콘택홀(TCNT1)들을 통해 제2 방향(Y축 방향)으로 인접한 구동 전극(TE)들 중 어느 한 구동 전극(TE)에 연결될 수 있다. 제1 연결부(CE1)의 타 측은 제1 터치 콘택홀(TCNT1)들을 통해 제2 방향(Y축 방향)으로 인접한 구동 전극(TE)들 중 다른 구동 전극(TE)에 연결될 수 있다.

구동 전극(TE)들, 감지 전극(RE)들, 및 제1 연결부(CE1)들 각각은 평면 상 메쉬 구조 또는 그물망 구조로 형성될 수 있다. 또한, 더미 패턴(DE)들 각각 역시 평면 상 메쉬 구조 또는 그물망 구조로 형성될 수 있다. 이로 인해, 구동 전극(TE)들, 감지 전극(RE)들, 제1 연결부(CE1)들, 및 더미 패턴(DE)들 각각은 발광 영역들(E1, E2, E3)과 중첩하지 않을 수 있다. 그러므로, 발광 영역들(E1, E2, E3)로부터 발광된 광이 구동 전극(TE)들, 감지 전극(RE)들, 제1 연결부(CE1)들, 및 더미 패턴(DE)들에 의해 가려짐으로써, 광의 휘도가 감소되는 것을 방지할 수 있다.

또는, 구동 전극(TE)들, 감지 전극(RE)들, 제1 연결부(CE1)들, 및 더미 패턴(DE)들 각각은 평면 상 메쉬 구조 또는 그물망 구조가 아닌 전체 면 구조로 형성될 수 있다. 구동 전극(TE)들, 감지 전극(RE)들, 제1 연결부(CE1)들, 및 더미 패턴(DE)들로 인해 발광 영역들(E1, E2, E3)로부터 발광된 광의 휘도가 감소되는 것을 방지하기 위해, 구동 전극(TE)들, 감지 전극(RE)들, 제1 연결부(CE1)들, 및 더미 패턴(DE)들은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 도전 물질로 형성될 수 있다.

발광 영역들(E1, E2, E3)은 제1 색의 광을 발광하는 제1 발광 영역(E1)들, 제2 색의 광을 발광하는 제2 발광 영역(E2)들, 및 제3 색의 광을 발광하는 제3 발광 영역(E3)들을 포함할 수 있다. 예를 들어, 제1 색은 적색이고, 제2 색은 녹색이며, 제3 색은 청색일 수 있다.

제1 발광 영역(E1)들, 제2 발광 영역(E2)들, 및 제3 발광 영역(E3)들 각각이 마름모의 평면 형태 또는 직사각형의 평면 형태일 수 있으나, 이에 한정되지 않는다. 제1 발광 영역(E1)들, 제2 발광 영역(E2)들, 및 제3 발광 영역(E3)들 각각은 사각형 이외의 다른 다각형, 원형, 또는 타원형의 평면 형태를 가질 수 있다. 또한, 도 5에서는 제3 발광 영역(E3)의 면적이 가장 크고, 제2 발광 영역(E2)의 면적이 가장 작은 것을 예시하였으나, 이에 한정되지 않는다.

하나의 제1 발광 영역(E1), 두 개의 제2 발광 영역(E2)들, 및 하나의 제3 발광 영역(E3)은 백색 계조를 표현하기 위한 하나의 화소 발광 그룹(PXG)으로 정의될 수 있다. 즉, 하나의 제1 발광 영역(E1)에서 발광된 광, 두 개의 제2 발광 영역(E2)들에서 발광된 광, 및 하나의 제3 발광 영역(E3)에서 발광된 광의 조합에 의해 백색 계조가 표현될 수 있다.

제2 발광 영역(E2)들은 홀수 행들에 배치될 수 있다. 제2 발광 영역(E2)들은 홀수 행들 각각에서 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 홀수 행들 각각에서 제1 방향(X축 방향)으로 인접한 제2 발광 영역(E2)들 중 어느 하나는 일 방향(DR1)의 장변과 타 방향(DR2)의 단변을 갖는 반면에, 다른 하나는 타 방향(DR2)의 장변과 일 방향(DR1)의 단변을 가질 수 있다. 일 방향(DR1)은 제1 방향(X축 방향)과 제2 방향(Y축 방향) 사이의 방향이고, 타 방향(DR2)은 일 방향(DR1)과 교차하는 방향일 수 있다.

제1 발광 영역(E1)들과 제3 발광 영역(E3)들은 짝수 행들에 배치될 수 있다. 제1 발광 영역(E1)들과 제3 발광 영역(E3)들은 짝수 행들 각각에서 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 제1 발광 영역(E1)들과 제3 발광 영역(E3)들은 짝수 행들 각각에서 교대로 배치될 수 있다.

제2 발광 영역(E2)들은 홀수 열들에 배치될 수 있다. 제2 발광 영역(E2)들은 홀수 열들 각각에서 제2 방향(Y축 방향)으로 나란하게 배치될 수 있다. 홀수 열들 각각에서 제2 방향(Y축 방향)으로 인접한 제2 발광 영역(E2)들 중 어느 하나는 일 방향(DR1)의 장변과 타 방향(DR2)의 단변을 갖는 반면에, 다른 하나는 타 방향(DR2)의 장변과 일 방향(DR1)의 단변을 가질 수 있다.

제1 발광 영역(E1)들과 제3 발광 영역(E3)들은 짝수 열들에 배치될 수 있다. 제1 발광 영역(E1)들과 제3 발광 영역(E3)들은 짝수 열들 각각에서 제2 방향(Y축 방향)으로 나란하게 배치될 수 있다. 제1 발광 영역(E1)들과 제3 발광 영역(E3)들은 짝수 열들 각각에서 교대로 배치될 수 있다.

도 6은 도 5의 Ⅰ-Ⅰ'를 따라 절단한 면의 일 예를 보여주는 단면도이다.

도 6을 참조하면, 기판(SUB) 상에 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 봉지층(TFEL)을 포함하는 표시층(DISL)이 배치되고, 표시층(DISL) 상에는 센서 전극(SE)들을 포함하는 센서 전극층(SENL)이 배치될 수 있다.

기판(SUB)의 일면 상에는 제1 버퍼막(BF1)이 배치되고, 제1 버퍼막(BF1) 상에는 제2 버퍼막(BF2)이 배치될 수 있다. 제1 및 제2 버퍼막들(BF1, BF2)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 박막 트랜지스터들과 발광 소자층(EML)의 발광층(172)을 보호하기 위해 기판(SUB)의 일면 상에 배치될 수 있다. 버퍼막(BF1, BF2)들은 교번하여 적층된 복수의 무기막들을 포함할 수 있다. 예를 들어, 제1 및 제2 버퍼막들(BF1, BF2) 각각은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 제1 및 제2 버퍼막들(BF1, BF2) 중 적어도 어느 하나는 생략될 수 있다.

제1 버퍼막(BF1) 상에 제1 차광층(BML)이 배치될 수 있다. 제1 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 또는, 제1 차광층(BML)은 블랙 안료를 포함하는 유기막일 수 있다.

제2 버퍼막(BF2) 상에 박막 트랜지스터(ST)의 액티브층(ACT)이 배치될 수 있다. 액티브층(ACT)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체 물질을 포함할 수 있다. 액티브층(ACT)이 다결정 실리콘 또는 산화물 반도체 물질을 포함하는 경우, 액티브층(ACT)에서 이온 도핑된 영역은 도전성을 갖는 도전 영역일 수 있다.

액티브층(ACT)은 제3 방향(Z축 방향)에서 제1 차광층(BML)과 중첩할 수 있다. 기판(SUB)을 통해 입사하는 광은 제1 차광층(BML)에 의해 차단될 수 있으므로, 기판(SUB)을 통해 입사하는 광에 의해 액티브층(ACT)에 누설 전류가 흐르는 것을 방지할 수 있다.

박막 트랜지스터(ST)의 액티브층(ACT) 상에 게이트 절연막(130)이 형성될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.

게이트 절연막(130) 상에 박막 트랜지스터(ST)의 게이트 전극(G)이 배치될 수 있다. 박막 트랜지스터(ST)의 게이트 전극(G)은 제3 방향(Z축 방향)에서 액티브층(ACT)과 중첩할 수 있다. 제3 방향(Z축 방향)에서 게이트 전극(G)과 중첩하는 액티브층(ACT)의 일부 영역은 채널 영역(CHA)일 수 있다. 게이트 전극(G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

게이트 전극(G) 상에 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 복수의 무기막을 포함할 수 있다.

제1 층간 절연막(141) 상에 커패시터 전극(CAE)이 배치될 수 있다. 커패시터 전극(CAE)은 제3 방향(Z축 방향)에서 게이트 전극(G)과 중첩할 수 있다. 커패시터 전극(CAE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

커패시터 전극(CAE) 상에 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.

제2 층간 절연막(142) 상에 박막 트랜지스터(ST)의 제1 전극(S)과 제2 전극(D)이 배치될 수 있다. 제1 전극(S)과 제2 전극(D)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

박막 트랜지스터(ST)의 제1 전극(S)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 콘택홀을 통해 액티브층(ACT)의 채널 영역(CHA)의 일 측에 배치된 제1 도전 영역(COA1)에 접속될 수 있다. 박막 트랜지스터(ST)의 제2 전극(D)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 콘택홀을 통해 액티브층(ACT)의 채널 영역(CHA)의 타 측에 배치된 제2 도전 영역(COA2)에 접속될 수 있다.

제1 전극(S)과 제2 전극(D) 상에는 박막 트랜지스터들로 인한 단차를 평탄하게 하기 위한 제1 유기막(150)이 배치될 수 있다. 제1 유기막(150)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.

제1 유기막(150) 상에 제1 연결 전극(ANDE1)이 배치될 수 있다. 제1 연결 전극(ANDE1)은 제1 유기막(150)을 관통하는 콘택홀을 통해 박막 트랜지스터(ST)의 제2 전극(D)에 접속될 수 있다. 제1 연결 전극(ANDE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

제1 연결 전극(ANDE1) 상에 제2 유기막(160)이 배치될 수 있다. 제2 유기막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.

도 6에서는 박막 트랜지스터(ST)의 게이트 전극(G)이 액티브층(ACT)의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 박막 트랜지스터(ST)의 게이트 전극(G)이 액티브층(ACT)의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극(G)이 액티브층(ACT)의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.

박막 트랜지스터층(TFTL) 상에 발광 소자층(EML)이 배치된다. 발광 소자층(EML)은 발광 소자(170)들과 제3 유기막(180)을 포함할 수 있다.

발광 소자(170)들 각각은 제1 발광 전극(171), 발광층(172), 및 제2 발광 전극(173)을 포함할 수 있다. 발광 영역들(E2, E3) 각각은 제1 발광 전극(171), 발광층(172), 및 제2 발광 전극(173)이 순차적으로 적층되어 제1 발광 전극(171)으로부터의 정공과 제2 발광 전극(173)으로부터의 전자가 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 제1 발광 전극(171)은 애노드 전극이고, 제2 발광 전극(173)은 캐소드 전극일 수 있다.

제1 발광 전극(171)은 제2 유기막(160) 상에 형성될 수 있다. 제1 발광 전극(171)은 제2 유기막(160)을 관통하는 콘택홀을 통해 제1 연결 전극(ANDE1)에 접속될 수 있다.

발광층(172)을 기준으로 제2 발광 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 발광 전극(171)은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 반사율을 높이기 위해 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.

제3 유기막(180)은 표시 화소들의 발광 영역들(E2, E3)을 정의하는 역할을 한다. 이를 위해, 제3 유기막(180)은 제2 유기막(160) 상에서 제1 발광 전극(171)의 일부 영역을 노출하도록 형성될 수 있다. 제3 유기막(180)은 제1 발광 전극(171)의 가장자리를 덮을 수 있다. 제3 유기막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.

제1 발광 전극(171) 상에는 발광층(172)이 형성된다. 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 유기 물질층은 호스트와 도펀트를 포함할 수 있다. 유기 물질층은 소정의 광을 발광하는 물질을 포함할 수 있으며, 인광 물질 또는 형광 물질을 이용하여 형성될 수 있다.

예를 들어, 제1 색의 광을 발광하는 제1 발광 영역(도 5에서 E1)의 발광층(172)의 유기 물질층은 CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum) 중에서 선택된 어느 하나 이상을 포함하는 도펀트를 포함하는 인광 물질일 수 있다. 또는, 제1 발광 영역(도 5에서 E1)의 발광층(172)의 유기 물질층은 PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함하는 형광 물질일 수 있으나, 이에 한정되지 않는다.

제2 색의 광을 발광하는 제2 발광 영역(E2)의 발광층(172)의 유기 물질층은 CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, Ir(ppy)3(fac tris(2-phenylpyridine)iridium)을 포함하는 도펀트 물질을 포함하는 인광 물질일 수 있다. 또는, 제2 색의 광을 발광하는 제2 발광 영역(E2)의 발광층(172)의 유기 물질층은 Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광 물질일 수 있으나, 이에 한정되지 않는다.

제3 색의 광을 발광하는 제3 발광 영역(E3)의 발광층(172)의 유기 물질층은 CBP, 또는 mCP를 포함하는 호스트 물질을 포함하며, (4,6-F2ppy)2Irpic 또는 L2BD111을 포함하는 도펀트 물질을 포함하는 인광 물질일 수 있으나, 이에 한정되지 않는다.

제2 발광 전극(173)은 발광층(172) 상에 형성된다. 제2 발광 전극(173)은 발광층(172)을 덮도록 형성될 수 있다. 제2 발광 전극(173)은 표시 화소들에 공통적으로 형성되는 공통층일 수 있다. 제2 발광 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.

상부 발광 구조에서 제2 발광 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 도전 물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 발광 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.

한편, 발광층(172)은 제1 발광 전극(171)의 상면과 제3 유기막(180)의 경사면들 상에 배치될 수 있다. 제2 발광 전극(173)은 발광층(172)의 상면과 제3 유기막(180)의 경사면들 상에 배치될 수 있다.

발광 소자층(EML) 상에는 봉지층(TFEL)이 형성될 수 있다. 봉지층(TFEL)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFEL)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin)일 수 있다.

봉지층(TFEL) 상에는 센서 전극층(SENL)이 배치된다. 센서 전극층(SENL)은 센서 전극(SE)들을 포함할 수 있다.

봉지층(TFEL) 상에 제3 버퍼막(BF3)이 배치될 수 있다. 제3 버퍼막(BF3)은 절연 및 광학적 기능을 갖는 층일 수 있다. 제3 버퍼막(BF3)은 적어도 하나의 무기막을 포함할 수 있다. 예를 들어, 제3 버퍼막(BF3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 제3 버퍼막(BF3)은 연성 재료를 이용한 라미네이션 공정, 솔루션 형태의 재료를 이용한 스핀 코팅, 슬릿 다이 코팅 등의 공정, 또는 증착 공정으로 형성될 수 있다. 제3 버퍼막(BF3)은 생략될 수 있다.

제3 버퍼막(BF3) 상에는 제1 연결부(CE1)들이 배치될 수 있다. 제1 연결부(CE1)들은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.

제1 연결부(CE1)들 상에 제1 센서 절연막(TINS1)이 배치될 수 있다. 제1 센서 절연막(TINS1)은 절연 및 광학적 기능을 갖는 층일 수 있다. 제1 센서 절연막(TINS1)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 센서 절연막(TINS1)은 연성 재료를 이용한 라미네이션 공정, 솔루션 형태의 재료를 이용한 스핀 코팅, 슬릿 다이 코팅 등의 공정, 또는 증착 공정으로 형성될 수 있다.

제1 센서 절연막(TNIS1) 상에는 구동 전극(TE)들 및 감지 전극(RE)들이 배치될 수 있다. 구동 전극(TE)들 및 감지 전극(RE)들은 발광 영역들(E2, E3)과 중첩하지 않는다. 구동 전극(TE)들 및 감지 전극(RE)들은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.

구동 전극(TE)들 및 감지 전극(RE)들 상에는 제2 센서 절연막(TINS2)이 배치될 수 있다. 제2 센서 절연막(TINS2)은 절연 및 광학적 기능을 갖는 층일 수 있다. 제2 센서 절연막(TINS2)은 무기막과 유기막 중 적어도 하나를 포함할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층일 수 있다. 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin)일 수 있다. 제2 센서 절연막(TINS2)은 연성 재료를 이용한 라미네이션 공정, 솔루션 형태의 재료를 이용한 스핀 코팅, 슬릿 다이 코팅 등의 공정, 또는 증착 공정으로 형성될 수 있다. 도 6과 같이, 구동 전극(TE)들 및 감지 전극(RE)들은 동일한 층에 배치되고, 동일한 물질로 동시에 형성될 수 있다.

도 7은 일 실시예에 따른 표시 장치의 비표시 영역과 벤딩 영역의 배선들을 개략적으로 나타낸 레이 아웃도이고, 구체적으로 도 1의 A 영역을 나타낸 레이 아웃도이다. 도 8은 도 7의 II-II'에 따라 절취한 단면을 개략적으로 나타낸 도면이다.

도 7을 참조하면, 비표시 영역(NDA) 및 벤딩 영역(BA)에는 표시 영역(도 1의 DA)으로부터 연장되는 데이터 배선들(DAL), 스캔 배선들(SCL), 전원 배선들(VDL), 및 센서 배선들(SSL)이 배치될 수 있다. 표시 영역은 비표시 영역(NDA)의 제2 방향(Y축 방향)에 배치될 수 있다.

구체적으로, 데이터 배선(DAL)들은 표시 영역(DA)에 배치된 어느 하나의 화소에 포함된 제1 박막 트랜지스터의 제1 전극 또는 제2 전극에 연결될 수 있다. 스캔 배선(SCL)들은 제1 박막 트랜지스터의 게이트 전극에 연결될 수 있다. 전원 배선(VDL)들은 화소에 포함된 제2 박막 트랜지스터의 제1 전극 또는 제2 전극에 연결되어 전원을 공급할 수 있거나, 제2 발광 전극에 연결되어 전원을 공급할 수 있다. 센서 배선(SSL)들은 비표시 영역(NDA) 상에 배치된 센서 배선(도 3의 RL, TL1, TL2)을 포함할 수 있다. 센서 배선(SSL)들은 전술한 구동 전극(TE)들 또는 감지 전극(RE)들에 각각 연결될 수 있다.

도 7에서는 도 1의 비표시 영역(NDA)과 벤딩 영역(BA)의 일측 영역을 예시하고 있으나, 도 1의 비표시 영역(NDA)과 벤딩 영역(BA)의 타측 영역에도 이와 동일한 배선들이 배치될 수 있다.

데이터 배선(DAL)들과 전원 배선(VDL)들은 제1 금속층(MTL1)으로 이루어질 수 있다. 제1 금속층(MTL1)은 박막 트랜지스터의 제1 전극(도 6에서 S)과 동일한 물질일 수 있다. 데이터 배선(DAL)들과 전원 배선(VDL)들은 비표시 영역(NDA)에서 박막 트랜지스터의 제1 전극(도 6에서 S)과 동일층 상에 배치될 수 있다. 제1 금속층(MTL1)은 예를 들어, 데이터 배선(DAL)들과 전원 배선(VDL)들은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

데이터 배선(DAL)들과 전원 배선(VDL)들은 각각 비표시 영역(NDA) 및 벤딩 영역(BA)에서 제1 금속층(MTL1)으로 형성될 수 있다. 즉, 데이터 배선(DAL)들과 전원 배선(VDL)들은 각각 비표시 영역(NDA)과 벤딩 영역(BA)에서 다른 층으로 점핑하거나 연결되는 것 없이 제1 금속층(MTL1)으로 형성될 수 있다.

스캔 배선(SCL)들은 비표시 영역(NDA)에서 제2 금속층(MTL2)으로 이루어질 수 있다. 제2 금속층(MTL2)은 박막 트랜지스터의 게이트 전극(도 6에서 G)과 동일한 물질일 수 있다. 스캔 배선(SCL)들은 비표시 영역(NDA)에서 박막 트랜지스터의 게이트 전극(도 6에서 G)과 동일층 상에 배치될 수 있다. 제2 금속층(MTL2)은 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

스캔 배선(SCL)들은 벤딩 영역(BA)에서 제1 금속층(MTL1)으로 이루어질 수 있다. 스캔 배선(SCL)들은 벤딩 영역(BA)과 인접한 비표시 영역(NDA)에서 콘택홀을 통해 제2 금속층(MTL2)에서 제1 금속층(MTL1)으로 점핑될 수 있다.

센서 배선(SSL)들은 비표시 영역(NDA)에서 제3 금속층(MTL3)으로 이루어질 수 있다. 제3 금속층(MTL3)은 센서 전극층의 구동 전극(도 6에서 TE)과 동일한 물질일 수 있다. 센서 배선(SSL)들은 비표시 영역(NDA)에서 센서 전극층의 구동 전극(도 6에서 TE)과 동일층 상에 배치될 수 있다. 다른 실시예에서 제3 금속층(MTL3)은 센서 전극층의 감지 전극(도 6에서 RE)과 동일한 물질일 수 있다. 이 경우, 센서 배선(SSL)들은 비표시 영역(NDA)에서 센서 전극층의 감지 전극(도 6에서 RE)과 동일층 상에 배치될 수 있다. 하기에서는 제3 금속층(MTL3)으로 이루어진 센서 배선(SSL)이 센서 전극층의 구동 전극과 동일한 물질로 이루어지고 동일층 상에 배치된 것을 예로 설명하나 이에 한정되지 않는다.

제3 금속층(MTL3)은 예를 들어, 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.

센서 배선(SSL)들은 벤딩 영역(BA)에서 제1 금속층(MTL1)으로 이루어질 수 있다. 센서 배선(SSL)들은 벤딩 영역(BA)과 인접한 비표시 영역(NDA)에서 제1 콘택홀(CH1)을 통해 제3 금속층(MTL3)에서 제1 금속층(MTL1)으로 점핑될 수 있다. 센서 배선(SSL)들의 제1 금속층(MTL1)은 비표시 영역(NDA) 및 벤딩 영역(BA) 상에 배치될 수 있다.

일 실시예에서 제1 금속층(MTL1)은 알루미늄과 티타늄의 적층 구조인 티타늄/알루미늄/티타늄의 적층 구조로 이루어질 수 있다. 티타늄/알루미늄/티타늄의 적층 구조는 기판(SUB)이 벤딩되어도 크랙(crack)이 발생하지 않는 등 신뢰성이 우수하다. 따라서, 일 실시예에서는 벤딩 영역(BA)에 배치된 배선들에 티타늄/알루미늄/티타늄의 적층 구조인 제1 금속층(MTL1)으로 형성함으로써, 배선의 크랙이 발생하는 것을 방지할 수 있다.

한편, 도 8을 참조하여 센서 배선(SSL)이 배치된 단면 구조를 살펴보면, 기판(SUB) 상에 비표시 영역(NDA)과 벤딩 영역(BA)이 구획될 수 있다.

비표시 영역(NDA) 상에 제1 버퍼막(BF1), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)이 순차 적층될 수 있다. 제1 버퍼막(BF1), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)은 벤딩 영역(BA)과 비중첩할 수 있다. 제2 층간 절연막(142) 상에 제1 금속층(MTL1)이 배치될 수 있다. 제1 금속층(MTL1)은 비표시 영역(NDA)에서 제2 층간 절연막(142) 상에 배치되고, 벤딩 영역(BA)에서 기판(SUB) 상에 배치될 수 있다. 제1 금속층(MTL1)은 비표시 영역(NDA)과 벤딩 영역(BA)의 경계부에서 제1 버퍼막(BF1), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)의 경사면 상에 배치될 수 있다. 제1 금속층(MTL1)은 비표시 영역(NDA) 및 벤딩 영역(BA)과 중첩할 수 있다.

비표시 영역(NDA)의 제2 층간 절연막(142) 상에 제1 유기막(150), 제2 유기막(160), 및 제3 유기막(180)이 순차 적층될 수 있다. 제1 유기막(150), 제2 유기막(160), 및 제3 유기막(180)은 비표시 영역(NDA) 상에 배치될 뿐만 아니라 벤딩 영역(BA) 상에 연장되어 배치될 수 있다. 제1 유기막(150), 제2 유기막(160), 및 제3 유기막(180)은 비표시 영역(NDA) 및 벤딩 영역(BA)에 중첩할 수 있다.

비표시 영역(NDA)의 제3 유기막(180) 상에 봉지층(TFEL), 제3 버퍼막(BF3), 및 제1 센서 절연막(TINS1)이 순차 적층될 수 있다. 봉지층(TFEL), 제3 버퍼막(BF3), 및 제1 센서 절연막(TINS1)은 비표시 영역(NDA)에 중첩하며 벤딩 영역(BA)에 비중첩할 수 있다.

비표시 영역(NDA)의 제1 센서 절연막(TINS1) 상에 제3 금속층(MTL3)이 배치될 수 있다. 제3 금속층(MTL3)은 비표시 영역(NDA)과 중첩하며 벤딩 영역(BA)과 비중첩할 수 있다. 제3 금속층(MTL3)은 제1 유기막(150), 제2 유기막(160), 제3 유기막(180), 봉지막(TFEL), 제3 버퍼막(BF3), 및 제1 센서 절연막(TINS1)을 관통하여 제1 금속층(MTL1)을 노출시키는 제1 콘택홀(CH1)을 통해 제1 금속층(MTL1)에 연결될 수 있다.

비표시 영역(NDA)의 제3 금속층(MTL3) 상에 제2 센서 절연막(TINS2)이 배치될 수 있다. 제2 센서 절연막(TINS2)은 비표시 영역(NDA)과 중첩하며 벤딩 영역(BA)과 비중첩할 수 있다.

벤딩 영역(BA)의 기판(SUB) 상에 제1 유기막(150), 제2 유기막(160) 및 제3 유기막(180)이 배치될 수 있다. 제1 유기막(150), 제2 유기막(160) 및 제3 유기막(180)은 비표시 영역(NDA)으로부터 벤딩 영역(BA)으로 연장되어 배치될 수 있다. 제1 유기막(150), 제2 유기막(160) 및 제3 유기막(180)은 비표시 영역(NDA) 및 벤딩 영역(BA)에 중첩할 수 있다.

도 7 및 도 8에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 무기 절연막들 예를 들어, 제1 버퍼막(BF1), 제2 버퍼막(BF1), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 봉지막(TFEL), 제3 버퍼막(BF3), 제1 센서 절연막(TINS1) 및 제2 센서 절연막(TINS2)을 벤딩 영역(BA)과 비중첩하게 배치함으로써, 벤딩 영역(BA)에서 표시 장치가 유연하게 벤딩될 수 있다. 다시 말해서, 일 실시예에 따른 표시 장치는 유기 절연막들 예를 들어, 제1 유기막(150), 제2 유기막(160), 및 제3 유기막(180)을 벤딩 영역(BA)과 중첩하여 배치함으로써, 벤딩 영역(BA)에서 표시 장치가 유연하게 벤딩될 수 있다.

도 9는 다른 실시예에 따른 비표시 영역 및 벤딩 영역을 개략적으로 나타낸 레이 아웃도이고, 도 10은 도 9의 III-III'에 따라 절취한 단면을 개략적으로 나타낸 도면이며, 도 11은 도 9의 IV-IV'에 따라 절취한 단면을 개략적으로 나타낸 도면이며, 도 12는 도 9의 V-V'에 따라 절취한 단면을 개략적으로 나타낸 도면이며, 도 13 내지 도 15는 전원 배선과 센서 배선을 개략적으로 나타낸 평면도들이다.

도 9 내지 도 15를 참조하면, 본 실시예에 따른 표시 장치는 전원 배선(VDL) 및 센서 배선(SSL)들을 포함할 수 있다. 특히, 전원 배선(VDL)과 센서 배선(SSL)이 중첩 배치되는 점에서 전술한 도 7 및 도 8의 실시예와 차이점을 가지며, 이외의 구성은 실질적으로 동일하거나 유사하다. 따라서, 중복되는 설명은 생략하며 차이점을 위주로 설명한다.

도 9에 도시된 바와 같이, 센서 배선(SSL)들은 전원 배선(VDL)들과 중첩 배치될 수 있다. 구체적으로, 비표시 영역(NDA)에서 센서 배선(SSL)들은 전원 배선(VDL)들과 중첩 배치될 수 있으며, 벤딩 영역(BA)에서 센서 배선(SSL)들은 전원 배선(VDL)들과 중첩 배치될 수 있다. 센서 배선(SSL)들은 전원 배선(VDL)들과 나란하게 배치될 수 있다.

일 실시예에서 센서 배선(SSL)들은 전원 배선(VDL)들과 일대일로 중첩 배치될 수 있다. 다른 예에서 센서 배선(SSL)들은 전원 배선(VDL)들과 일대다로 중첩 배치될 수 있다. 예를 들어, 하나의 전원 배선(VDL)과 복수의 센서 배선(SSL)들이 서로 중첩하거나, 하나의 센서 배선(SSL)과 복수의 전원 배선(VDL)들이 서로 중첩할 수 있다. 센서 배선(SSL)들은 비표시 영역(NDA) 및 벤딩 영역(BA)에서 제3 금속층(MTL3)으로 이루어질 수 있다.

구체적으로, 도 10 내지 도 12를 참조하면, 기판(SUB) 상에 비표시 영역(NDA)과 벤딩 영역(BA)이 구획될 수 있다.

비표시 영역(NDA) 상에 제1 버퍼막(BF1), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)이 순차 적층될 수 있다. 제1 버퍼막(BF1), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)은 벤딩 영역(BA)과 비중첩할 수 있다. 제2 층간 절연막(142) 상에 제1 금속층(MTL1)으로 이루어진 전원 배선(VDL)들이 배치될 수 있다. 전원 배선(VDL)들은 비표시 영역(NDA)에서 제2 층간 절연막(142) 상에 배치되고, 벤딩 영역(BA)에서 기판(SUB) 상에 배치될 수 있다. 전원 배선(VDL)들은 비표시 영역(NDA)과 벤딩 영역(BA)의 경계부에서 제1 버퍼막(BF1), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)의 경사면 상에 배치될 수 있다. 전원 배선(VDL)들은 비표시 영역(NDA) 및 벤딩 영역(BA)과 중첩할 수 있다.

비표시 영역(NDA)의 제1 센서 절연막(TINS1) 상에 제3 금속층(MTL3)으로 이루어진 센서 배선(SSL)들이 배치될 수 있다. 센서 배선(SSL)들은 벤딩 영역(BA)의 제3 유기막(180) 상에 배치될 수 있다. 센서 배선(SSL)들은 비표시 영역(NDA)과 벤딩 영역(BA)의 경계에서 봉지막(TFEL), 제3 버퍼막(BF3), 및 제1 센서 절연막(TINS1)의 측면 상에 배치될 수 있다. 센서 배선(SSL)들은 비표시 영역(NDA)에 배치된 제1 센서 절연막(TINS1) 상면 및 측면에 접할 수 있다. 센서 배선(SSL)들은 비표시 영역(NDA) 및 벤딩 영역(BA)과 중첩 배치될 수 있다.

비표시 영역(NDA)의 센서 배선(SSL)들 상에 제2 센서 절연막(TINS2)이 배치될 수 있다. 제2 센서 절연막(TINS2)은 비표시 영역(NDA)과 중첩하며 벤딩 영역(BA)과 비중첩할 수 있다.

제3 유기막(180) 상에 센서 배선(SSL)이 배치될 수 있다. 센서 배선(SSL)은 비표시 영역(NDA)으로부터 벤딩 영역(BA)으로 연장되어 배치될 수 있다. 센서 배선(SSL)은 제1 유기막(150), 제2 유기막(160) 및 제3 유기막(180)과 중첩될 수 있으며, 제3 유기막(180)의 상면에 접할 수 있다.

일 실시예에서, 기판(SUB) 상에 배치된 전원 배선(VDL), 제1 유기막(150), 제2 유기막(160), 제3 유기막(180), 및 센서 배선(SSL)은 벤딩 영역(BA)에서 서로 중첩 배치될 수 있다. 따라서, 유기 절연막들, 예를 들어 제1 유기막(150), 제2 유기막(160), 및 제3 유기막(180)을 벤딩 영역(BA)과 중첩하여 배치함으로써, 벤딩 영역(BA)에서 표시 장치가 유연하게 벤딩될 수 있다.

또한, 비표시 영역(NDA) 및 벤딩 영역(BA)에서 전원 배선(VDL)들과 센서 배선(SSL)들을 중첩 배치함으로써, 비표시 영역(NDA) 및 벤딩 영역(BA)에서 센서 배선(SSL)들의 폭만큼의 영역을 확보할 수 있다. 따라서, 비표시 영역(NDA) 및 벤딩 영역(BA)에서 데이터 배선들, 스캔 배선들, 전원 배선들, 및 센서 배선들의 폭을 증가시켜 배선들의 저항을 감소시킬 수 있고, 배선들 간의 간격 또한 증가시켜 배선들이 서로 접촉하여 발생할 수 있는 쇼트를 방지할 수 있다.

일 실시예에서는 전술한 도 7 및 도 8과 달리, 비표시 영역(NDA) 및 벤딩 영역(BA)에서 센서 배선(SSL)들을 제3 금속층(MTL3)으로 연장 배치함으로써, 센서 배선(SSL)의 저항을 감소시킬 수 있다.

한편, 전원 배선(VDL)과 센서 배선(SSL)은 각각 소정의 폭을 가지고 서로 중첩 배치될 수 있다. 전원 배선(VDL) 및 센서 배선(SSL) 중 선택된 어느 하나의 폭은 나머지 하나의 폭보다 클 수 있다.

구체적으로, 도 13에 도시된 바와 같이, 센서 배선(SSL)의 폭(W1)은 전원 배선(VDL)의 폭(W2)보다 작게 이루어질 수 있다. 즉, 전원 배선(VDL)의 폭(W2)이 센서 배선(SSL)의 폭(W1)보다 클 수 있다. 이 경우 센서 배선(SSL)은 전원 배선(VDL)에 완전히 중첩될 수 있다.

또한, 도 14에 도시된 바와 같이, 센서 배선(SSL)의 폭(W1)은 전원 배선(VDL)의 폭(W2)보다 작게 이루어질 수 있다. 센서 배선(SSL)은 전원 배선(VDL)의 일측으로 돌출되어 일부가 전원 배선(VDL)과 중첩하고 나머지 일부는 전원 배선(VDL)과 비중첩할 수 있다.

도 15에 도시된 바와 같이, 센서 배선(SSL)의 폭(W1)은 전원 배선(VDL)의 폭(W2)보다 크게 이루어질 수도 있다. 이 경우, 전원 배선(VDL)은 센서 배선(SSL)에 완전히 중첩될 수 있다. 센서 배선(SSL)은 일측과 타측이 전원 배선(VDL)보다 돌출되어, 일부가 전원 배선(VDL)과 중첩하고 나머지 일부는 전원 배선(VDL)과 비중첩할 수 있다.

도 16 및 도 17은 또 다른 실시예에 따른 표시 장치의 전원 배선과 센서 배선을 개략적으로 나타낸 레이 아웃도들이고, 도 18은 도 16의 VI-VI'에 따라 절단한 단면 구조를 개략적으로 나타낸 도면이며, 도 19 및 도 20은 도 16의 VII-VII'에 따라 절단한 단면 구조를 개략적으로 나타낸 도면이다.

도 16 내지 도 20을 참조하면, 본 실시예에 따른 표시 장치는 전원 배선(VDL) 및 센서 배선(SSL)들을 포함할 수 있다. 특히, 센서 배선(SSL)들 사이에 금속 패턴(MTP)이 배치된다는 점에서 전술한 도 7 내지 도 15의 실시예와 차이점을 가지며, 이외의 구성은 실질적으로 동일하거나 유사하다. 따라서, 중복되는 설명은 생략하며 차이점을 위주로 설명한다.

도 16을 참조하면, 전원 배선(VDL)들과 센서 배선(SSL)들이 비표시 영역(NDA) 및 벤딩 영역(BA)에서 제2 방향(Y축 방향)으로 연장되어 배치될 수 있다. 전원 배선(VDL)들은 비표시 영역(NDA)에서 복수의 가지 형태로 분기되어 벤딩 영역(BA)에서 서로 이격 배치될 수 있다. 센서 배선(SSL)들은 비표시 영역(NDA) 및 벤딩 영역(BA)에서 서로 이격 배치될 수 있다.

금속 패턴(MTP)들은 각각 비표시 영역(NDA) 및 벤딩 영역(BA)에 배치될 수 있다. 구체적으로, 금속 패턴(MTP)은 전원 배선(VDL)들이 이격된 간격(G1) 및/또는 센서 배선(SSL)들이 이격된 간격(G2) 사이에 배치될 수 있다. 금속 패턴(MTP)은 전원 배선(VDL)들 및 센서 배선(SSL)과 이격 배치되며, 전원 배선(VDL)들 및 센서 배선(SSL)들과 비중첩하여 배치될 수 있다.

도 16에 도시된 바와 같이, 금속 패턴(MTP)은 2개의 전원 배선(VDL)들 사이 또는 2개의 센서 배선(SSL)들 사이에 하나씩 배치될 수 있다. 다른 예로, 도 17에 도시된 바와 같이, 금속 패턴(MTP)은 2개의 전원 배선(VDL)들 사이 또는 2개의 센서 배선(SSL)들 사이에 2개씩 배치될 수도 있다. 그러나, 본 실시예는 이에 한정되지 않으며, 2개의 전원 배선(VDL)들 사이 또는 2개의 센서 배선(SSL)들 사이에 3개 이상의 금속 패턴(MTP)들이 배치될 수도 있다.

도 18을 참조하여 금속 패턴(MTP)이 형성된 표시 장치의 단면 구조를 살펴보면, 기판(SUB) 상에 비표시 영역(NDA)과 벤딩 영역(BA)이 구획될 수 있다.

비표시 영역(NDA) 상에 제1 버퍼막(BF1), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)이 순차 적층될 수 있다. 제1 버퍼막(BF1), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)은 벤딩 영역(BA)과 비중첩할 수 있다. 제2 층간 절연막(142) 상에 전원 배선(VDL)이 배치될 수 있다. 전원 배선(VDL)은 비표시 영역(NDA)에서 제2 층간 절연막(142) 상에 배치되고, 벤딩 영역(BA)에서 기판(SUB) 상에 배치될 수 있다. 전원 배선(VDL)은 비표시 영역(NDA)과 벤딩 영역(BA)의 경계부에서 제1 버퍼막(BF1), 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)의 경사면 상에 배치될 수 있다. 전원 배선(VDL)은 비표시 영역(NDA) 및 벤딩 영역(BA)과 중첩할 수 있다.

비표시 영역(NDA)의 제1 유기막(150)과 제2 유기막(160) 사이에 금속 패턴(MTP)이 배치될 수 있다. 구체적으로, 금속 패턴(MTP)은 제1 유기막(150) 상에 배치되어 제2 유기막(160)에 의해 덮혀질 수 있다. 금속 패턴(MTP)은 비표시 영역(NDA)에서부터 벤딩 영역(BA)으로 연속적으로 연장 배치될 수 있다. 금속 패턴(MTP)은 비표시 영역(NDA) 및 벤딩 영역(BA)에 중첩 배치될 수 있다.

비표시 영역(NDA)의 제3 유기막(180) 상에 봉지층(TFEL), 제3 버퍼막(BF3), 제1 센서 절연막(TINS1), 제2 센서 절연막(TINS2)이 순차 적층될 수 있다. 봉지층(TFEL), 제3 버퍼막(BF3), 제1 센서 절연막(TINS1), 및 제2 센서 절연막(TINS2)은 비표시 영역(NDA)에 중첩하며 벤딩 영역(BA)에 비중첩할 수 있다.

본 실시예에서 무기막들, 예를 들어 제1 버퍼막(BF1), 제2 버퍼막(BF1), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 봉지막(TFEL), 제3 버퍼막(BF3), 제1 센서 절연막(TINS1) 및 제2 센서 절연막(TINS2)이 비표시 영역(NDA)에 배치되는 반면 벤딩 영역(BA)에는 배치되지 않는다. 그리고 비표시 영역(NDA)과 벤딩 영역(BA)에는 유기 절연막들 예를 들어, 제1 유기막(150), 제2 유기막(160), 및 제3 유기막(180)이 배치되어, 비표시 영역(NDA)과 벤딩 영역(BA) 간의 두께 차이에 따른 단차가 이루어질 수 있다.

본 실시예에서는 비표시 영역(NDA)과 벤딩 영역(BA) 간의 단차가 이루어진 비표시 영역(NDA)과 벤딩 영역(BA)의 경계에 금속 패턴(MTP)을 형성함으로써, 비표시 영역(NDA)과 벤딩 영역(BA) 간의 단차를 완화시킬 수 있다. 따라서, 제3 유기막(180) 상에 배치된 센서 배선(SSL)들이 비표시 영역(NDA)과 벤딩 영역(BA)의 경계에서 단차로 인해 단선이 발생하는 것을 방지할 수 있다.

도 18에서는 금속 패턴(MTP)이 제1 유기막(150) 상에 배치된 것으로 예시하였다. 이 경우, 금속 패턴(MTP)은 도 6에 도시된 제1 연결 전극(ANDE1)과 동일한 물질로 형성될 수 있다. 다른 예로, 금속 패턴(MTP)은 제2 층간 절연막(142) 상에 배치될 수 있으며, 이 경우, 금속 패턴(MTP)은 도 6에 도시된 박막 트랜지스터의 제1 전극(S)과 동일한 물질로 형성될 수 있다. 또 다른 예로, 금속 패턴(MTP)은 제1 층간 절연막(141) 상에 배치될 수 있으며, 이 경우, 금속 패턴(MTP)은 도 6에 도시된 커패시터 전극(CAE)과 동일한 물질로 형성될 수 있다. 또 다른 예로, 금속 패턴(MTP)은 제2 유기막(160) 상에 배치될 수 있으며, 이 경우, 금속 패턴(MTP)은 도 6에 도시된 제1 발광 전극(171)과 동일한 물질로 형성될 수 있다. 또한, 본 실시예는 이에 한정되지 않으며 도 6에 도시된 표시 장치의 도전층이라면 금속 패턴(MTP)으로 형성 가능하다.

한편, 도 19 및 도 20을 참조하면, 일 실시예에 따른 센서 배선(SSL)은 다층 구조로 이루어질 수 있다.

도 19에 도시된 바와 같이, 센서 배선(SSL)은 제1 층(LL), 제2 층(SL) 및 제3 층(TL)이 적층된 다층 구조로 이루어질 수 있다. 제1 층(FL)은 센서 배선(SSL)의 최하층으로 센서 배선(SSL) 하부의 제3 유기막(180)과 접하는 층일 수 있다. 제1 층(FL)은 금속 질화물층일 수 있다. 예를 들어, 몰리브덴 질화물, 알루미늄 질화물, 크룸 질화물, 티타늄 질화물, 니켈 질화물, 네오디뮴 질화물, 구리 질화물 중 어느 하나일 수 있다.

제2 층(SL)은 제1 층(FL) 상에 배치되고 제3 층(TL) 하부에 배치될 수 있다. 제2 층(SL)은 저저항의 금속층으로, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

제3 층(TL)은 제2 층(SL) 상에 배치될 수 있으며, 제2 층(SL)을 보호하는 역할을 할 수 있다. 제3 층(TL)은 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

본 실시예에서 센서 배선(SSL)은 제3 유기막(180)과 접하는 제1 층(FL)으로 금속 질화물을 포함할 수 있다. 제1 층(FL)은 하부에 배치된 유기 절연막들, 예를 들어, 제1 유기막(150), 제2 유기막(160), 및 제3 유기막(180)에서 발생하는 아웃개싱으로 인해 제1 층(FL)에 금속 산화물이 생성되는 것을 방지할 수 있다. 제1 층(FL) 측면으로 금속 산화물이 생성되면 인접한 센서 배선(SSL)에 접하여 쇼트가 발생할 수 있다. 따라서, 본 실시예에서는 금속 질화물로 이루어진 제1 층(FL)을 형성함으로써, 금속 산화물의 생성을 방지하고 배선들의 쇼트를 방지할 수 있다.

일 실시예에서 센서 배선(SSL)은 티타늄 질화물의 제1 층(FL), 알루미늄의 제2 층(SL), 및 티타늄의 제3 층(TL)의 적층 구조로 이루어질 수 있다. 그러나, 실시예들은 이에 한정되지 않으며 제1 층(FL)이 금속 질화물로 형성된다면 제2 층(SL) 및 제3 층(TL)은 어떠한 금속으로도 형성 가능하다.

도 20에 도시된 바와 같이, 다른 실시예에서, 센서 배선(SSL)은 제1 층(FL)과 제2 층(SL) 사이에 서브층(SBL)이 더 개재될 수 있다. 서브층(SBL)은 제1 층(FL)과 제2 층(SL) 간의 계면 특성을 향상시키는 역할을 하는 것으로, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

상기와 같이, 일 실시예들에 따른 표시 장치는 무기 절연막들은 벤딩 영역(BA)과 비중첩하게 배치하고 제1 유기막(150), 제2 유기막(160), 및 제3 유기막(180)을 벤딩 영역(BA)과 중첩하여 배치함으로써, 벤딩 영역(BA)에서 유연하게 벤딩될 수 있다.

또한, 비표시 영역(NDA) 및 벤딩 영역(BA)에서 전원 배선(VDL)들과 센서 배선(SSL)들을 중첩 배치함으로써, 비표시 영역(NDA) 및 벤딩 영역(BA)에서 배선들의 폭을 증가시켜 배선들의 저항을 감소시킬 수 있고, 배선들 간의 간격을 증가시켜 배선들이 서로 접촉하여 발생할 수 있는 쇼트를 방지할 수 있다.

또한, 비표시 영역(NDA) 및 벤딩 영역(BA)에서 센서 배선(SSL)들을 제3 금속층(MTL3)으로 연장 배치함으로써, 센서 배선(SSL)의 저항을 감소시킬 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

NDA: 비표시 영역 BA: 벤딩 영역
VDL : 전원 배선 SSL: 센서 배선
MTP: 금속 패턴

Claims

표시 영역, 상기 표시 영역 주변에 배치되는 비표시 영역, 및 상기 비표시 영역의 일측에 배치되는 벤딩 영역을 포함하는 기판;
상기 기판 상에 배치되며, 발광 소자를 포함하는 표시층;
상기 표시층 상에 배치되는 센서 전극층;
상기 표시 영역의 상기 표시층으로부터 상기 비표시 영역 및 상기 벤딩 영역으로 연장 배치되는 전원 배선들; 및
상기 센서 전극층으로부터 상기 비표시 영역 및 상기 벤딩 영역으로 연장 배치되는 센서 배선들을 포함하며,
상기 비표시 영역 및 상기 벤딩 영역에서 상기 전원 배선들과 상기 센서 배선들이 중첩하는 표시 장치.
제1 항에 있어서,
상기 전원 배선들과 상기 센서 배선들은 나란하게 배열되며, 상기 전원 배선들 또는 상기 센서 배선들의 적어도 일부가 중첩하는 표시 장치.
제1 항에 있어서,
상기 벤딩 영역에서 상기 전원 배선들과 상기 센서 배선들은 일대일 또는 일대다로 중첩하는 표시 장치.
제1 항에 있어서,
상기 전원 배선들 및 상기 센서 배선들 중 선택된 어느 하나의 폭은 나머지 하나의 폭보다 큰 표시 장치.
제1 항에 있어서,
상기 센서 배선들 사이에 배치되는 금속 패턴을 더 포함하는 표시 장치.
제5 항에 있어서,
상기 금속 패턴은 상기 비표시 영역으로부터 상기 벤딩 영역으로 연장 배치되는 표시 장치.
제5 항에 있어서,
상기 금속 패턴은 상기 센서 배선들 중 두 개의 센서 배선들 사이에 적어도 하나 이상 배치되는 표시 장치.
표시 영역, 상기 표시 영역 주변에 배치되는 비표시 영역, 및 상기 비표시 영역의 일측에 배치되는 벤딩 영역을 포함하는 기판;
상기 기판 상의 표시 영역 상에 배치되며, 발광 소자를 포함하는 표시층;
상기 표시층 상에 배치되는 센서 전극층;
상기 표시 영역의 상기 표시층으로부터 상기 비표시 영역 및 상기 벤딩 영역으로 연장 배치되는 전원 배선들;
상기 표시층으로부터 상기 비표시 영역으로 연장되며, 상기 전원 배선들 상에 배치되는 유기막들; 및
상기 유기막들 상에 배치되며, 상기 센서 전극층으로부터 상기 비표시 영역 및 상기 벤딩 영역으로 연장 배치되는 센서 배선들을 포함하며,
상기 비표시 영역 및 상기 벤딩 영역에서 상기 전원 배선들과 상기 센서 배선들이 상기 유기막들을 사이에 두고 서로 중첩하는 표시 장치.
제8 항에 있어서,
상기 표시층은,
상기 기판 상에 배치되는 박막 트랜지스터 및 상기 전원 배선들;
상기 박막 트랜지스터 및 상기 전원 배선들 상에 배치되는 상기 유기막들; 및
상기 유기막들 상에 배치되는 발광 소자층을 더 포함하는 표시 장치.
제9 항에 있어서,
상기 박막 트랜지스터는,
상기 기판 상에 배치되는 반도체층;
상기 반도체층 상에 배치되는 게이트 전극;
상기 게이트 전극 상에 배치되며, 상기 반도체층에 연결되는 제1 전극 및 제2 전극;
상기 반도체층과 상기 게이트 전극 사이, 및 상기 게이트 전극과 상기 제1 전극 사이에 배치되는 무기 절연막들을 더 포함하는 표시 장치.
제10 항에 있어서,
상기 무기 절연막들은 상기 표시 영역 및 상기 비표시 영역에 배치되며, 상기 벤딩 영역과 비중첩하는 표시 장치.
제10 항에 있어서,
상기 센서 배선들 사이에 배치되는 금속 패턴을 더 포함하며,
상기 금속 패턴은 상기 비표시 영역 및 상기 벤딩 영역에 중첩하는 표시 장치.
제12 항에 있어서,
상기 금속 패턴은 상기 비표시 영역에서 상기 무기 절연막들 및 상기 유기막들과 중첩하고 상기 벤딩 영역에서 상기 유기막들과 중첩하는 표시 장치.
제9 항에 있어서,
상기 센서 전극층은,
상기 표시층 상에 배치되는 구동 전극들 및 감지 전극들; 및
상기 구동 전극과 상기 감지 전극 상에 배치된 센서 절연막을 더 포함하는 표시 장치.
제14 항에 있어서,
상기 센서 절연막은 상기 표시 영역 및 상기 비표시 영역에 배치되며, 상기 벤딩 영역과 비중첩하는 표시 장치.
제14 항에 있어서,
상기 센서 배선들은 상기 구동 전극들 및 상기 감지 전극들에 연결되어, 상기 비표시 영역 및 상기 벤딩 영역으로 연장되는 표시 장치.
제16 항에 있어서,
상기 센서 배선들은 상기 비표시 영역에 배치된 상기 센서 절연막의 상면 및 측면에 접하고 상기 벤딩 영역에 배치된 상기 유기막의 상면에 배치되는 표시 장치.
제8 항에 있어서,
상기 센서 배선들은 제1 층, 상기 제1 층 상에 배치되는 제2 층, 및 상기 제2 층 상에 배치되는 제3 층을 포함하며, 상기 제1 층은 금속 질화물을 포함하는 표시 장치.
제18 항에 있어서,
상기 제1 층은 상기 유기막과 접하는 표시 장치.
제18 항에 있어서,
상기 제1 층과 상기 제2 층 사이에 개재되며, 금속을 포함하는 서브층을 더 포함하는 표시 장치.