KR20240001764A - 표시 장치 및 이의 제조 방법 - Google Patents
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Abstract
표시 장치 및 이의 제조 방법이 제공된다. 표시 장치는 기판, 회로 어레이층, 발광 어레이층, 및 밀봉 구조물을 포함한다. 상기 회로 어레이층은 복수의 화소 구동부들, 제1 전원 배선, 및 제1 전원 팬 아웃 배선을 포함한다. 상기 밀봉 구조물은 제1 밀봉층, 제2 밀봉층, 및 제3 밀봉층을 포함한다. 상기 제1 밀봉층과 상기 제3 밀봉층은 무기 절연 재료로 각각 이루어지고, 메인 비표시 영역 중 표시 영역의 주변을 둘러싸는 메인 봉지 영역에서 상호 접한다. 상기 표시 장치는 상기 제1 전원 팬 아웃 배선 중 상기 메인 봉지 영역에 대응하는 일부의 측면을 덮는 완충층을 더 포함한다.
Description
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 발광 표시 장치(Light Emitting Display Device) 등과 같은 평판의 표시 장치일 수 있다. 여기서, 발광 표시 장치는 유기 발광 소자를 포함하는 유기 발광 표시 장치, 무기 반도체와 같은 무기 발광 소자를 포함하는 무기 발광 표시 장치, 및 초고형 발광 소자를 포함하는 초소형 발광 표시 장치를 포함할 수 있다.
유기 발광 표시 장치는 유기 재료의 발광층을 각각 포함한 복수의 발광 소자를 이용하여 영상을 표시한다. 이와 같이 유기 발광 표시 장치는 자발광소자를 이용하여 영상 표시를 구현함에 따라, 다른 표시 장치에 비해 소비 전력, 응답 속도, 발광 효율, 휘도 및 광시야각 등에서 비교적 우수한 성능을 가질 수 있다.
표시 장치는 표시 영역으로 둘러싸인 홀 영역에 대응한 관통부를 포함할 수 있다. 이 경우, 관통부 주변의 밀봉을 위한 마스크를 배치하는 과정에서, 회로 어레이층의 도전층 중 평탄화층으로 덮이지 않는 일부가 식각 공정에 노출되어 언더컷 구조로 변형될 수 있다. 이때, 언더컷 구조로 이루어진 도전층의 측면과 밀봉 구조물 간의 접착이 용이하지 않으므로, 밀봉 구조물의 이탈 또는 크랙이 발생됨으로써, 산소 또는 수분의 침투 경로가 될 수 있다.
본 발명이 해결하고자 하는 과제는 관통부 주변의 밀봉을 위한 공정에 의해 언더컷 구조로 변형된 도전층의 측면으로 인한 밀봉 구조물의 이탈 또는 크랙을 방지할 수 있는 표시 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 실시예들에 따른 표시 장치는 복수의 발광 영역들이 배열되는 표시 영역과 상기 표시 영역의 주변에 배치된 메인 비표시 영역을 포함하는 기판, 상기 기판 상에 배치되는 회로 어레이층, 상기 회로 어레이층 상에 배치되고 상기 복수의 발광 영역들에 각각 대응한 복수의 발광 소자들을 포함하는 발광 어레이층, 및 상기 기판 상에 배치되고 상기 발광 어레이층을 덮는 밀봉 구조물을 포함한다. 상기 회로 어레이층은 상기 복수의 발광 영역들에 각각 대응한 복수의 화소 구동부들, 상기 복수의 화소 구동부들에 소정의 제1 전원을 공급하는 제1 전원 배선, 및 상기 메인 비표시 영역에 배치되고 상기 제1 전원 배선과 연결되는 제1 전원 팬 아웃 배선을 포함한다. 상기 밀봉 구조물은 상기 기판 상에 배치되며 상기 발광 어레이층을 덮는 제1 밀봉층, 상기 제1 밀봉층 상에 배치되고 유기 절연 재료로 이루어지는 제2 밀봉층, 및 상기 제1 밀봉층 상에 배치되며 상기 제2 밀봉층을 덮는 제3 밀봉층을 포함한다. 상기 제1 밀봉층과 상기 제3 밀봉층은 무기 절연 재료로 각각 이루어지고, 상기 메인 비표시 영역 중 상기 표시 영역의 주변을 둘러싸는 메인 봉지 영역에서 상호 접한다. 상기 표시 장치는 상기 제1 전원 팬 아웃 배선 중 상기 메인 봉지 영역에 대응하는 일부의 측면을 덮는 완충층을 더 포함한다.
상기 표시 장치는 상기 표시 영역으로 둘러싸인 홀 영역, 및 상기 홀 영역에 대응하고 적어도 상기 기판을 관통하는 관통부를 더 포함할 수 있다. 상기 기판은 상기 홀 영역과 상기 표시 영역 사이에 배치된 부가 비표시 영역을 더 포함할 수 있다. 상기 부가 비표시 영역은 상기 홀 영역의 주변을 둘러싸는 서브 봉지 영역을 포함할 수 있다. 상기 제1 밀봉층과 상기 제3 밀봉층은 상기 서브 봉지 영역에서 상호 접할 수 있다.
상기 표시 장치는 상기 메인 비표시 영역의 상기 메인 봉지 영역 중 상기 표시 영역에 인접한 일부에 배치되고, 상기 표시 영역의 주변을 둘러싸는 형태로 이루어지는 메인 댐 구조물, 및 상기 부가 비표시 영역의 상기 서브 봉지 영역 중 상기 표시 영역에 인접한 일부에 배치되고 상기 홀 영역을 둘러싸는 형태로 이루어지는 서브 댐 구조물을 더 포함할 수 있다. 상기 제2 밀봉층은 상기 메인 댐 구조물과 상기 서브 댐 구조물로 정의되는 영역에 대응할 수 있다. 상기 제1 밀봉층은 상기 표시 영역과 상기 메인 봉지 영역과 상기 서브 봉지 영역에 대응하며 상기 메인 댐 구조물과 상기 서브 댐 구조물을 더 덮을 수 있다.
상기 회로 어레이층은 상기 기판 상의 반도체층을 덮는 제1 게이트 절연층, 상기 제1 게이트 절연층 상의 제1 도전층을 덮는 제2 게이트 절연층, 상기 제2 게이트 절연층 상의 제2 도전층을 덮는 층간 절연층, 상기 층간 절연층 상의 제3 도전층을 덮는 제1 평탄화층, 상기 제1 평탄화층 상의 제4 도전층을 덮는 제2 평탄화층, 및 상기 제2 평탄화층 상의 제5 도전층을 덮는 제3 평탄화층을 포함할 수 있다. 상기 제1 게이트 절연층, 상기 제2 게이트 절연층 및 상기 층간 절연층 각각은 무기 절연 재료로 이루어질 수 있다. 상기 제1 평탄화층, 상기 제2 평탄화층 및 상기 제3 평탄화층은 유기 절연 재료로 이루어지고 상기 메인 댐 구조물과 상기 서브 댐 구조물 사이의 영역에 대응하며 상기 메인 댐 구조물 및 상기 서브 댐 구조물 각각으로부터 이격될 수 있다. 상기 제1 밀봉층은 상기 메인 봉지 영역 중 상기 메인 댐 구조물이 배치된 일부 영역을 제외한 나머지 영역의 적어도 일부에서 상기 층간 절연층과 접할 수 있다.
상기 제1 전원 팬 아웃 배선은 상기 제5 도전층으로 이루어질 수 있다. 상기 제1 전원 팬 아웃 배선 중 상기 메인 봉지 영역의 나머지 영역에 대응하는 일부는 상기 층간 절연층 상에 배치되며 상기 제1 밀봉층에 노출될 수 있다. 상기 완충층은 상기 제1 전원 팬 아웃 배선의 측면과 상기 제1 밀봉층 사이에 배치될 수 있다.
상기 제5 도전층은 삼중층 구조로 이루어질 수 있다. 상기 제1 전원 팬 아웃 배선 중 상기 메인 봉지 영역의 나머지 영역에 대응하는 일부는 언더컷 형태로 이루어질 수 있다.
상기 기판은 상기 메인 비표시 영역의 일측에서 돌출되는 서브 영역을 더 포함할 수 있다. 상기 서브 영역은 벤딩 형태로 변형되는 벤딩 영역, 상기 메인 비표시 영역과 상기 벤딩 영역의 일측 사이의 제1 서브 영역, 및 상기 벤딩 영역의 다른 일측에 접하고 신호패드들이 배치되는 제2 서브 영역을 포함할 수 있다. 상기 제1 전원 팬 아웃 배선은 상기 벤딩 영역에 배치된 제1 전원 벤딩 배선과 연결될 수 있다. 상기 제1 전원 벤딩 배선은 상기 제2 서브 영역에 배치된 제1 전원 패드 배선을 통해 상기 신호패드들 중 적어도 하나와 연결될 수 있다. 상기 신호패드들 각각은 상기 제1 도전층으로 이루어진 제1 패드층, 상기 제1 패드층과 연결되고 상기 제3 도전층으로 이루어진 제2 패드층, 상기 제2 패드층을 덮고 상기 제4 도전층으로 이루어진 제3 패드층 및 상기 제3 패드층을 덮고 상기 제5 도전층으로 이루어진 제4 패드층을 포함할 수 있다. 상기 완충층은 상기 제4 패드층의 측면을 더 덮을 수 있다.
상기 발광 어레이층은 상기 제3 평탄화층 상에 배치되고 상기 복수의 발광 영역들에 각각 대응하는 복수의 애노드 전극들, 상기 제3 평탄화층 상에 배치되고 상기 복수의 발광 영역들 사이의 비발광 영역에 대응하며 상기 복수의 애노드 전극들 각각의 가장자리를 덮고 유기 절연 물질로 이루어진 화소정의층, 상기 복수의 애노드 전극들 상에 각각 배치되는 복수의 제1 공통층들, 상기 복수의 제1 공통층들 상에 각각 배치되는 복수의 발광층들, 상기 화소정의층과 상기 복수의 발광층들 상에 배치되는 제2 공통층, 및 상기 제2 공통층 상에 배치되는 캐소드 전극을 포함할 수 있다. 상기 복수의 발광 소자들 각각은 상호 대향하는 애노드 전극과 캐소드 전극 사이에 제1 공통층, 발광층 및 제2 공통층이 배치된 구조로 마련될 수 있다. 상기 제2 공통층 및 상기 캐소드 전극은 상기 표시 영역과 상기 부가 비표시 영역에 대응할 수 있다.
상기 부가 비표시 영역에 대응하는 상기 제2 공통층 및 상기 캐소드 전극 각각의 일부는 상기 층간 절연층 상에 배치될 수 있다. 상기 제1 밀봉층은 상기 부가 비표시 영역의 상기 서브 봉지 영역 중 상기 서브 댐 구조물이 배치된 일부 영역을 제외한 나머지 영역에서 상기 제2 공통층 및 상기 캐소드 전극을 각각 관통하고 상호 이격되는 둘 이상의 부가 개구홀들을 통해 상기 층간 절연층과 접할 수 있다.
상기 회로 어레이층은 상기 캐소드 전극에 상기 제1 전원보다 낮은 전압 레벨의 제2 전원을 공급하는 제2 전원 배선, 및 상기 메인 비표시 영역에 배치되고 상기 제2 전원 배선과 연결되는 제2 전원 팬 아웃 배선을 더 포함할 수 있다. 상기 제2 전원 팬 아웃 배선은 상기 제5 도전층으로 이루어지고 상기 제1 전원 팬 아웃 배선으로부터 이격될 수 있다. 상기 제2 전원 팬 아웃 배선 중 상기 메인 봉지 영역의 나머지 영역에 대응하는 일부는 상기 층간 절연층 상에 배치되며 상기 제1 밀봉층에 노출될 수 있다. 상기 완충층은 상기 제2 전원 팬 아웃 배선의 측면과 상기 제2 밀봉층 사이에 더 배치될 수 있다.
실시예들에 따른 표시 장치의 제조 방법은 복수의 발광 영역들이 배열되는 표시 영역과, 상기 표시 영역의 주변에 배치된 메인 비표시 영역과, 상기 표시 영역으로 둘러싸인 홀 영역과, 상기 홀 영역과 상기 표시 영역 사이에 배치된 부가 비표시 영역을 포함하는 기판을 마련하는 단계, 상기 기판 상의 반도체층을 덮는 제1 게이트 절연층, 상기 제1 게이트 절연층 상의 제1 도전층을 덮는 제2 게이트 절연층, 및 상기 제2 게이트 절연층 상의 제2 도전층을 덮는 층간 절연층을 무기 절연 재료로 각각 배치하는 단계, 상기 층간 절연층 상의 제3 도전층을 덮고 상기 표시 영역에 대응되며 유기 절연 재료로 이루어진 제1 평탄화층을 상기 층간 절연층 상에 배치하는 단계, 상기 층간 절연층 및 상기 제1 평탄화층 상에 제1 금속층, 제2 금속층 및 제3 금속층의 적층 구조로 이루어진 제4 도전층을 배치하는 단계, 상기 제4 도전층을 덮고 유기 절연 재료로 이루어진 제2 평탄화층을 상기 제1 평탄화층 상에 배치하는 단계, 상기 층간 절연층 및 상기 제2 평탄화층 상에 제4 금속층, 제5 금속층 및 제6 금속층의 적층 구조로 이루어진 제5 도전층을 배치하는 단계, 및 상기 제5 도전층을 덮고 유기 절연 재료로 이루어진 제3 평탄화층을 상기 제2 평탄화층 상에 배치하는 단계를 포함한다. 상기 제4 도전층을 배치하는 단계에서, 상기 제4 도전층은 상기 부가 비표시 영역의 일부에 대응하고 상기 홀 영역의 주변을 둘러싸는 형태로 각각 이루어지며 상호 이격되는 둘 이상의 필오프 패턴들을 포함한다. 상기 제5 도전층을 배치하는 단계에서, 상기 제4 금속층은 상기 둘 이상의 필오프 패턴들의 제3 금속층 상에 배치되고 상기 제3 금속층과 동일한 재료로 이루어지며, 상기 제5 도전층의 상기 제5 금속층은 상기 제4 도전층의 상기 제2 금속층과 동일한 재료로 이루어진다. 상기 제5 도전층을 배치하는 단계 중 상기 제4 금속층, 제5 금속층 및 제6 금속층을 패터닝하는 과정에서, 상기 둘 이상의 필오프 패턴들 각각의 제3 금속층이 상기 제4 금속층과 함께 패터닝된다. 상기 표시 장치의 제조 방법은 상기 제3 평탄화층을 배치하는 단계 이후에, 상기 둘 이상의 필오프 패턴들 각각의 제2 금속층을 제거하여, 상기 둘 이상의 필오프 패턴들 각각의 제1 금속층으로 이루어진 둘 이상의 필오프 마스크들을 마련하는 단계를 더 포함한다. 그리고, 상기 표시 장치의 제조 방법은 상기 제3 평탄화층을 배치하는 단계 이후에, 상기 제5 도전층 중 상기 층간 절연층 상에 배치된 일부의 측면을 덮는 완충층을 마련하는 단계를 더 포함한다.
상기 완충층을 마련하는 단계는 상기 둘 이상의 필오프 마스크들을 마련하는 단계 이후에 실시될 수 있다. 상기 둘 이상의 필오프 마스크들을 마련하는 단계에서, 상기 제5 도전층 중 상기 층간 절연층 상에 배치된 일부의 제5 금속층이 상기 제2 금속층과 함께 패터닝되어, 상기 제5 도전층 중 상기 층간 절연층 상에 배치된 일부는 언더컷 형태로 이루어질 수 있다. 상기 완충층은 상기 제5 도전층 중 상기 층간 절연층 상에 배치되고 상기 언더컷 형태로 이루어진 일부의 측면을 덮을 수 있다.
상기 완충층을 마련하는 단계는 상기 둘 이상의 필오프 마스크들을 마련하는 단계 이전에 실시될 수 있다.
상기 표시 장치의 제조 방법은 상기 둘 이상의 필오프 마스크들을 마련하는 단계 및 상기 완충층을 마련하는 단계 이후에, 상기 복수의 발광 영역들에 각각 대응하는 복수의 애노드 전극들을 상기 제3 평탄화층 상에 배치하는 단계, 상기 복수의 발광 영역들 사이의 이격 영역인 비발광 영역에 대응하며 상기 복수의 애노드 전극들 각각의 가장자리를 덮고 유기 절연 물질로 이루어진 화소정의층을 상기 제3 평탄화층 상에 배치하는 단계, 상기 복수의 발광 영역들에 각각 대응하는 복수의 제1 공통층들을 상기 복수의 애노드 전극들 상에 각각 배치하는 단계, 상기 복수의 발광 영역들에 각각 대응하는 복수의 발광층들을 상기 복수의 제1 공통층들 상에 각각 배치하는 단계, 상기 표시 영역과 상기 홀 영역과 상기 부가 비표시 영역에 대응하고, 상기 화소정의층과 상기 복수의 발광층들을 덮는 제2 공통층을 배치하는 단계, 및 상기 표시 영역과 상기 홀 영역과 상기 부가 비표시 영역에 대응하는 캐소드 전극을 상기 제2 공통층 상에 배치하는 단계를 더 포함할 수 있다. 상기 제2 공통층을 배치하는 단계에서, 상기 제2 공통층은 상기 부가 비표시 영역에서 대응한 상기 둘 이상의 필오프 마스크들을 덮을 수 있다.
상기 표시 장치의 제조 방법은 상기 캐소드 전극을 배치하는 단계 이후에, 상기 둘 이상의 필오프 마스크들을 상기 층간 절연층으로부터 분리하는 과정을 통해, 상기 둘 이상의 필오프 마스크들 각각 상에 배치된 제2 공통층과 캐소드 전극을 상기 둘 이상의 필오프 마스크들과 함께 제거하여, 상기 제2 공통층 및 상기 캐소드 전극을 각각 관통하고 상호 이격되는 둘 이상의 부가 개구홀들을 마련하는 단계를 더 포함할 수 있다.
상기 화소정의층을 배치하는 단계 이후에, 상기 메인 비표시 영역의 메인 봉지 영역 중 일부 영역에 배치되고 상기 표시 영역의 주변을 둘러싸는 형태로 이루어지는 메인 댐 구조물과, 상기 부가 비표시 영역의 서브 봉지 영역 중 일부 영역에 배치되고 상기 홀 영역을 둘러싸는 형태로 이루어지는 서브 댐 구조물이 마련될 수 있다. 상기 둘 이상의 필오프 마스크들을 마련하는 단계에서, 상기 둘 이상의 필오프 마스크들은 상기 서브 봉지 영역 중 상기 서브 댐 구조물과 상기 홀 영역 사이에 배치될 수 있다.
상기 표시 장치의 제조 방법은 상기 둘 이상의 부가 개구홀들을 마련하는 단계 이후에, 상기 표시 영역, 상기 메인 봉지 영역 및 상기 서브 봉지 영역에 대응되며 상기 캐소드 전극, 상기 메인 댐 구조물 및 상기 서브 댐 구조물을 덮고 무기 절연 재료로 이루어진 제1 밀봉층을 상기 층간 절연층 상에 배치하는 단계, 상기 메인 댐 구조물과 상기 서브 댐 구조물으로 둘러싸인 영역에 대응하고 유기 절연 재료로 이루어진 제2 밀봉층을 상기 제1 밀봉층 상에 배치하는 단계, 및 상기 제2 밀봉층을 덮고 무기 절연 재료로 이루어진 제3 밀봉층을 상기 제1 밀봉층 상에 배치하는 단계를 더 포함할 수 있다.
상기 표시 장치의 제조 방법은 상기 제3 밀봉층을 배치하는 단계 이후에, 상기 홀 영역에 대응하는 관통부를 배치하는 단계를 더 포함할 수 있다. 상기 관통부는 적어도 상기 기판, 상기 제1 게이트 절연층, 상기 제2 게이트 절연층, 상기 층간 절연층, 상기 제2 공통층, 상기 캐소드 전극, 상기 제1 밀봉층 및 상기 제3 밀봉층을 관통할 수 있다.
상기 제1 밀봉층을 배치하는 단계에서, 상기 메인 봉지 영역 중 상기 메인 댐 구조물이 배치된 일부 영역을 제외한 나머지 영역의 적어도 일부에서, 상기 제1 밀봉층은 상기 층간 절연층과 접할 수 있다. 상기 부가 비표시 영역의 상기 서브 봉지 영역 중 상기 서브 댐 구조물이 배치된 일부 영역을 제외한 나머지 영역에서, 상기 제1 밀봉층은 상기 둘 이상의 부가 개구홀들을 통해 상기 층간 절연층과 접할 수 있다.
상기 제3 평탄화층을 배치하는 단계 이후에, 상기 반도체층, 상기 제1 도전층, 상기 제2 도전층, 상기 제3 도전층, 상기 제4 도전층 및 상기 제5 도전층에 의한 회로 어레이층이 마련될 수 있다. 상기 회로 어레이층은 상기 복수의 발광 영역들에 각각 대응한 복수의 화소 구동부들, 상기 복수의 화소 구동부들에 소정의 제1 전원을 공급하는 제1 전원 배선, 상기 메인 비표시 영역에 배치되고 상기 제1 전원 배선과 연결되는 제1 전원 팬 아웃 배선, 상기 캐소드 전극에 상기 제1 전원보다 낮은 전압 레벨의 제2 전원을 공급하는 제2 전원 배선, 및 상기 메인 비표시 영역에 배치되고 상기 제2 전원 배선과 연결되는 제2 전원 팬 아웃 배선을 포함할 수 있다. 상기 제1 전원 팬 아웃 배선 및 상기 제2 전원 팬 아웃 배선은 상호 이격되고 상기 제5 도전층으로 이루어질 수 있다. 상기 완충층을 마련하는 단계에서, 상기 완충층은 상기 메인 봉지 영역의 나머지 영역에 대응하는 상기 제1 전원 팬 아웃 배선 및 상기 제2 전원 팬 아웃 배선 각각의 일부의 측면을 덮을 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치는 제5 도전층의 측면을 덮는 완충층을 포함함으로써, 제5 도전층의 측면이 언더컷 구조로 변형되더라도 밀봉 구조물과 용이하게 접착될 수 있다.
또는, 완충층에 의해 제5 도전층의 측면이 언더컷 구조로 변형되는 것이 방지될 수 있다.
이로써, 제5 도전층의 측면으로 인한 밀봉 구조물의 이탈 또는 크랙이 방지될 수 있으므로, 제5 도전층의 측면을 따라 산소 또는 수분의 침투 경로가 발생되는 것이 방지될 수 있다.
그로 인해, 표시 장치의 품질 신뢰도 및 수명이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2와 도 3은 도 1의 표시 장치를 보여주는 평면도이다.
도 4는 도 3의 D-D'에 대한 일 예시를 보여주는 단면도이다.
도 5는 도 2의 A 부분에 배열된 발광 영역들의 일 예시를 보여주는 레이아웃 도이다.
도 6은 도 5에 도시된 어느 하나의 발광 영역에 대응하는 화소 구동부의 일 예시를 보여주는 등가회로도이다.
도 7은 도 5에 도시된 어느 하나의 발광 영역에 대응하는 화소 구동부의 다른 일 예시를 보여주는 등가회로도이다.
도 8은 도 4에 도시된 센서 전극층의 일 예시를 보여주는 레이아웃 도이다.
도 9는 도 8에 도시된 터치 감지 영역의 일부와 터치 주변 영역의 일부를 보여주는 레이아웃 도이다.
도 10은 도 9의 E 부분에 대한 일 예시를 보여주는 레이아웃 도이다.
도 11은 도 10의 F 부분에 대한 일 예시를 보여주는 레이아웃 도이다.
도 12는 도 11의 G-G'에 대한 일 예시를 보여주는 단면도이다.
도 13은 도 2의 B 부분을 보여주는 레이아웃 도이다.
도 14는 도 13의 H-H'에 대한 일 예시를 보여주는 단면도이다.
도 15는 도 13의 I 부분을 보여주는 레이아웃 도이다.
도 16은 제1 실시예에 따른 도 15의 K-K'에 대한 일 예시를 보여주는 단면도이다.
도 17은 제1 실시예에 따른 도 15의 L-L'에 대한 일 예시를 보여주는 단면도이다.
도 18은 제1 실시예에 따른 도 13의 J-J'에 대한 일 예시를 보여주는 단면도이다.
도 19는 제2 실시예에 따른 도 15의 K-K'에 대한 일 예시를 보여주는 단면도이다.
도 20은 제2 실시예에 따른 도 13의 J-J'에 대한 일 예시를 보여주는 단면도이다.
도 21은 도 2의 C 부분에 대한 일 예시를 보여주는 레이아웃 도이다.
도 22는 도 21의 M-M'에 대한 일 예시를 보여주는 단면도이다.
도 23은 제1 실시예에 따른 표시 장치의 제조 방법을 보여주는 순서도이다.
도 24 내지 도 44는 도 23의 단계들을 보여주는 공정도이다.
도 45는 제2 실시예에 따른 표시 장치의 제조 방법 중 일부를 보여주는 순서도이다.
도 46 내지 도 50은 도 45의 단계들을 보여주는 공정도이다.
도 2와 도 3은 도 1의 표시 장치를 보여주는 평면도이다.
도 4는 도 3의 D-D'에 대한 일 예시를 보여주는 단면도이다.
도 5는 도 2의 A 부분에 배열된 발광 영역들의 일 예시를 보여주는 레이아웃 도이다.
도 6은 도 5에 도시된 어느 하나의 발광 영역에 대응하는 화소 구동부의 일 예시를 보여주는 등가회로도이다.
도 7은 도 5에 도시된 어느 하나의 발광 영역에 대응하는 화소 구동부의 다른 일 예시를 보여주는 등가회로도이다.
도 8은 도 4에 도시된 센서 전극층의 일 예시를 보여주는 레이아웃 도이다.
도 9는 도 8에 도시된 터치 감지 영역의 일부와 터치 주변 영역의 일부를 보여주는 레이아웃 도이다.
도 10은 도 9의 E 부분에 대한 일 예시를 보여주는 레이아웃 도이다.
도 11은 도 10의 F 부분에 대한 일 예시를 보여주는 레이아웃 도이다.
도 12는 도 11의 G-G'에 대한 일 예시를 보여주는 단면도이다.
도 13은 도 2의 B 부분을 보여주는 레이아웃 도이다.
도 14는 도 13의 H-H'에 대한 일 예시를 보여주는 단면도이다.
도 15는 도 13의 I 부분을 보여주는 레이아웃 도이다.
도 16은 제1 실시예에 따른 도 15의 K-K'에 대한 일 예시를 보여주는 단면도이다.
도 17은 제1 실시예에 따른 도 15의 L-L'에 대한 일 예시를 보여주는 단면도이다.
도 18은 제1 실시예에 따른 도 13의 J-J'에 대한 일 예시를 보여주는 단면도이다.
도 19는 제2 실시예에 따른 도 15의 K-K'에 대한 일 예시를 보여주는 단면도이다.
도 20은 제2 실시예에 따른 도 13의 J-J'에 대한 일 예시를 보여주는 단면도이다.
도 21은 도 2의 C 부분에 대한 일 예시를 보여주는 레이아웃 도이다.
도 22는 도 21의 M-M'에 대한 일 예시를 보여주는 단면도이다.
도 23은 제1 실시예에 따른 표시 장치의 제조 방법을 보여주는 순서도이다.
도 24 내지 도 44는 도 23의 단계들을 보여주는 공정도이다.
도 45는 제2 실시예에 따른 표시 장치의 제조 방법 중 일부를 보여주는 순서도이다.
도 46 내지 도 50은 도 45의 단계들을 보여주는 공정도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2와 도 3은 도 1의 표시 장치를 보여주는 평면도이다. 도 4는 도 3의 D-D'에 대한 일 예시를 보여주는 단면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 유기 절연 재료, 유기 발광 재료 및 금속 재료를 포함한 표시 장치에 적용될 수 있다.
표시 장치(10)는 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 장치(10)는 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 장치(10)는 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함할 수 있다.
표시 패널(100)은 화상을 표시하기 위한 복수의 발광 영역들(도 5의 EA)이 배열되는 표시 영역(DPA)과 표시 영역(DPA)의 주변에 배치된 메인 비표시 영역(MNDA)을 포함한다.
그리고, 표시 패널(100)은 표시 영역(DPA)으로 둘러싸인 홀 영역(HLA), 및 홀 영역(HLA)과 표시 영역(DPA) 사이에 배치되는 부가 비표시 영역(ANDA)을 더 포함할 수 있다.
표시 패널(100)은 홀 영역(HLA)에 대응하고 표시 패널(100)을 관통하는 관통부(도 21의 THM)를 더 포함할 수 있다. 관통부(THM)는 표시 패널(100) 외부에 배치된 기능성 모듈(미도시)의 적어도 일부에 중첩하고, 기능성 모듈의 센싱 정보 입력을 위한 경로, 또는 기능성 모듈의 사운드 출력을 위한 경로 등으로 마련될 수 있다.
일 예로, 기능성 모듈은 표시 패널(100)의 배면 중 관통부(THM) 및 그 주변에 중첩하도록 배치될 수 있고, 또는 관통부(THM) 내에 배치될 수도 있다.
일 예로, 기능성 모듈은 표시 장치(10)의 전면에 대응하는 이미지를 촬영 또는 인식하기 위한 카메라 모듈, 사용자의 얼굴을 감지하기 위한 얼굴 인식 센서 모듈, 사용자의 눈동자를 감지하기 위한 동공 인식 센서 모듈, 표시 장치의 움직임을 판단하기 위한 가속도 센서 모듈, 및 지자기 센서 모듈, 표시 장치(10)의 전면에 대한 근접 여부를 감지하기 위한 근접 센서 모듈 및 적외선 센서 모듈, 및 외부의 밝기 정도를 측정하기 위한 조도 센서 모듈 등을 포함할 수 있다.
일 예로, 표시 패널(100)은 표시 영역(DPA)과 메인 비표시 영역(MNDA)과 홀 영역(HLA)과 부가 비표시 영역(ANDA)을 포함한 메인 영역(MA), 및 메인 영역(MA)의 메인 비표시 영역(MNDA)의 일측으로부터 제2 방향(DR2)으로 돌출된 서브 영역(SBA)을 포함할 수 있다.
도 1 및 도 2는 서브 영역(SBA)이 메인 영역(MA)과 나란하게 펼쳐진 상태를 도시한다. 그리고, 도 3과 도 4는 서브 영역(SBA)의 일부가 구부러진 상태를 도시한다.
표시 영역(PDA)은 제1 방향(DR1)의 단변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 영역(DPA)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다.
표시 영역(DPA)은 메인 영역(MA)의 대부분의 영역을 차지할 수 있다. 표시 영역(DPA)은 메인 영역(MA)의 중앙에 배치될 수 있다.
메인 비표시 영역(MNDA)은 표시 영역(DPA)에 이웃하고 표시 영역(DPA)의 가장자리 밖에 배치될 수 있다. 즉, 메인 비표시 영역(MNDA)은 표시 영역(DPA)의 바깥쪽 영역일 수 있다. 메인 비표시 영역(MNDA)은 표시 영역(DPA)의 주변을 둘러싸도록 배치될 수 있다. 메인 비표시 영역(MNDA)은 메인 영역(MA)의 가장자리 영역일 수 있다.
홀 영역(HLA)은 표시 영역(DPA)의 가장자리에 인접하게 배치될 수 있다.
도 1 내지 도 3은 원형으로 마련된 하나의 홀 영역(HLA)을 도시하고 있으나, 일 실시예에 따른 홀 영역(HLA)의 형태는 원형으로 한정되지 않으며, 삼각형 및 사각형 등의 다각형 또는 타원형 등의 형태로 마련될 수 있다. 또한 일 실시예의 표시 패널(100)은 둘 이상의 홀 영역(HLA)을 포함할 수도 있다.
부가 비표시 영역(ANDA)은 홀 영역(HLA)과 표시 영역(DPA) 간의 이격 영역으로서, 홀 영역(HLA)의 가장자리 밖에 배치될 수 있다. 즉, 부가 비표시 영역(ANDA)은 홀 영역(HLA)의 바깥쪽 영역이며, 홀 영역(HLA)의 주변을 둘러싸도록 배치될 수 있다.
부가 비표시 영역(ANDA)은 홀 영역(HLA)과 닮은꼴 형태로 이루어질 수 있으나, 이에 한정되지 않으며, 일 실시예의 부가 비표시 영역(ANDA)은 홀 영역(HLA)과 상이한 형태로 이루어질 수도 있다.
서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출될 수 있다. 서브 영역(SBA)의 제2 방향(DR2)의 길이는 메인 영역(MA)의 제2 방향(DR2)의 길이보다 작을 수 있다. 서브 영역(SBA)의 제1 방향(DR1)의 길이는 메인 영역(MA)의 제1 방향(DR1)의 길이보다 작거나 메인 영역(MA)의 제1 방향(DR1)의 길이와 실질적으로 동일할 수 있다.
서브 영역(SBA)은 구부러진 형태, 즉 벤딩(BENDING) 형태로 변형되는 벤딩 영역(BA)과, 벤딩 영역(BA)의 양측에 접하는 제1 서브 영역(SB1) 및 제2 서브 영역(SB2)을 포함할 수 있다.
제1 서브영역(SB1)은 메인 영역(MA)과 벤딩 영역(BA) 사이에 배치된 영역이다. 제1 서브영역(SB1)의 일 측은 메인 영역(MA)의 메인 비표시 영역(MNDA)과 접하며, 제1 서브영역(SB1)의 타 측은 벤딩 영역(BA)에 접할 수 있다.
제2 서브영역(SB2)은 벤딩 영역(BA)을 사이에 두고 메인 영역(MA)으로부터 이격되며, 구부러진 형태로 변형된 벤딩 영역(BA)에 의해 표시 패널(100)의 배면에 배치되는 영역이다. 즉, 구부러진 형태로 변형된 벤딩 영역(BA)에 의해, 제2 서브 영역(SB2)은 표시 패널(100)의 두께 방향(DR3)에서 메인 영역(MA)과 중첩될 수 있다
제2 서브영역(SB2)의 일 측은 벤딩 영역(BA)과 접할 수 있다. 제2 서브영역(SB2)의 다른 일 측은 기판(도 4의 110)의 가장자리 일부에 접할 수 있다.
제2 서브영역(SB2)에는 신호 패드(SPD)들과 표시 구동 회로(200)가 배치될 수 있다.
표시 구동 회로(200)는 표시 영역(DPA)의 화소 구동부(PD)들을 구동하기 위한 신호들과 전압들을 생성할 수 있다.
표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 마련되고 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 제2 서브 영역(SB2)에 실장될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(200)는 COF(chip on film) 방식으로 회로 보드(300)에 실장되거나, 또는 표시 패널(100)의 일부로 내장될 수도 있다.
회로 보드(300)는 이방성 도전 필름이나 SAP과 같은 저저항(低抵抗) 고신뢰성 소재를 이용하여 제2 서브영역(SB2)의 신호 패드(SPD)들에 부착되고 전기적으로 연결될 수 있다.
표시 영역(DPA)의 화소 구동부(PD)들 및 표시 구동 회로(200)는 회로 보드(300)로부터 디지털 비디오 데이터와, 타이밍 신호들, 및 구동 전압들을 입력 받을 수 있다.
회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 4를 참조하면, 표시 장치(10)의 표시 패널(100)은 복수의 발광 영역(도 5의 EA)들이 배열된 표시 영역(DPA)과 표시 영역(DPA)의 주변에 배치된 메인 비표시 영역(MNDA)을 포함하는 기판(110), 기판(110) 상에 배치되는 회로 어레이층(120), 회로 어레이층(120) 상에 배치되는 발광 어레이층(130), 및 기판(110) 상에 배치되고 발광 어레이층(130)을 덮는 밀봉 구조물(140)을 포함한다.
그리고, 표시 장치(10)는 밀봉 구조물(140) 상에 배치되는 센서 전극층(150)을 더 포함할 수 있다.
기판(110)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 폴리이미드(polyimide)로 이루어질 수 있다. 기판(110)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
회로 어레이층(120)은 기판(110)의 메인 영역(MA) 및 서브 영역(SBA) 상에 배치되고, 복수의 발광 영역들(도 5의 EA)에 각각 대응한 복수의 화소 구동부(도 6, 도 7의 PXD)들을 포함한다.
회로 어레이층(120)은 복수의 화소 구동부(PXD)들에 소정의 제1 전원을 공급하는 제1 전원 배선(도 6, 도 7, 도 13의 VDL), 및 메인 비표시 영역(MNDA)에 배치되고 제1 전원 배선(VDL)과 연결되는 제1 전원 팬 아웃 배선(도 13의 VDFL)을 더 포함한다.
발광 어레이층(130)은 회로 어레이층(120)의 표시 영역(DPA) 상에 배치된다. 발광 어레이층(130)은 복수의 발광 영역(EA)들에 각각 대응되는 복수의 발광 소자(도 6의 LE)를 포함한다.
밀봉 구조물(140)은 회로 어레이층(120)의 메인 영역(MA) 상에 배치되고 발광 어레이층(130)을 덮는다. 밀봉 구조물(140)은 산소 또는 수분의 침투로부터 발광 어레이층(130)을 보호하기 위한 것이다. 이러한 밀봉 구조물(140)은 적어도 하나의 유기막과 각 유기막의 양면에 배치되는 무기막들을 포함할 수 있다.
센서 전극층(150)은 밀봉 구조물(140)의 메인 영역(MA) 상에 배치될 수 있다. 센서 전극층(150)는 사람 또는 물체의 터치를 감지하기 위한 터치 전극들을 포함할 수 있다.
표시 장치(10)는 센서 전극층(150) 상에 배치되는 커버 윈도우(미도시)를 더 포함할 수 있다. 커버 윈도우는 OCA(optically clear adhesive) 필름 또는 OCR(optically clear resin) 같은 투명 접착 부재에 의해 센서 전극층(150) 상에 부착될 수 있다. 커버 윈도우는 유리와 같은 무기물일 수도 있고, 플라스틱 또는 고분자 재료와 같은 유기물일 수도 있다. 이러한 커버 윈도우에 의해, 표시면에서의 전기적, 물리적 충격으로부터 센서 전극층(150), 밀봉 구조물(140), 발광 어레이층(130) 및 회로 어레이층(120)이 보호될 수 있다.
또한, 표시 장치(10)는 센서 전극층(150)과 커버 윈도우 사이에 배치되는 반사 방지 부재(미도시)를 더 포함할 수 있다. 반사 방지 부재는 편광 필름 또는 컬러 필터일 수 있다. 이러한 반사 방지 부재에 의해, 센서 전극층(150), 밀봉 구조물(140), 발광 어레이층(130) 및 회로 어레이층(120) 및 이들의 계면에서 반사되는 외부 광이 차단됨으로써, 표시 장치(10)에 의한 화상의 시인성이 저하되는 것이 방지될 수 있다.
표시 장치(10)는 센서 전극층(150)을 구동하기 위한 터치 구동 회로(400)를 더 포함할 수 있다.
터치 구동 회로(400)는 집적회로(IC)로 마련될 수 있다. 터치 구동 회로(400)는 신호 패드(SPD)들에 본딩된 회로 보드(300)에 실장됨으로써, 센서 전극층(150)과 전기적으로 연결될 수 있다.
또는, 터치 구동 회로(400)는 표시 구동 회로(200)와 마찬가지로, 기판(110)의 제2 서브 영역(SB2)에 실장될 수 있다.
터치 구동 회로(400)는 센서 전극층(150)에 구비된 복수의 구동 전극에 터치 구동 신호를 인가하고, 복수의 감지 전극을 통해 복수의 터치 노드 각각의 터치 감지 신호를 수신하며, 터치 감지 신호에 기초하여 상호 정전 용량의 차지 변화량을 감지할 수 있다.
즉, 터치 구동 회로(400)는 복수의 터치 노드 각각의 터치 감지 신호에 따라 사용자의 터치 여부와 근접 여부 등을 판단할 수 있다. 사용자의 터치는 사용자의 손가락 또는 펜 등과 같은 물체가 표시 장치(10)의 전면(前面)에 직접 접촉하는 것을 지칭한다. 사용자의 근접은 호버링(hovering)과 같이 사용자의 손가락 또는 펜 등과 같은 물체가 표시 장치(10)의 전면(前面) 상에서 떨어져 위치하는 것을 지칭한다.
도 5는 도 2의 A 부분에 배열된 발광 영역들의 일 예시를 보여주는 레이아웃 도이다.
도 5를 참조하면, 표시 영역(DPA)은 제1 방향(DR1) 및 제2 방향(DR2)으로 나란하게 배열된 복수의 발광 영역들(EA)과, 복수의 발광 영역들(EA) 간의 이격 영역인 비발광 영역(NEA)을 포함할 수 있다.
복수의 발광 영역들(EA) 각각은 서로 다른 둘 이상의 색상들 중 어느 하나의 광을 소정의 휘도로 표시하기 위해 개별적으로 구동되는 단위일 수 있다.
일 예로, 복수의 발광 영역들(EA)은 소정의 파장 대역에 의한 제1 색상의 광을 방출하는 제1 발광 영역(EA1)들과, 제1 색상보다 낮은 파장 대역에 의한 제2 색상의 광을 방출하는 제2 발광 영역(EA2)들과, 제2 색상보다 낮은 파장 대역에 의한 제3 색상의 광을 방출하는 제3 발광 영역(EA3)들을 포함할 수 있다.
예시적으로, 제1 색상은 대략 600㎚ 내지 750㎚의 파장 대역에 의한 적색(RED)이고, 제2 색상은 대략 480㎚ 내지 560㎚의 파장 대역에 의한 녹색(GREEN)이며, 제3 색상은 대략 370㎚ 내지 460㎚의 파장 대역에 의한 청색일 수 있다. 다만 이는 단지 예시일 뿐이며, 본 명세서의 일 실시예에 따른 제1, 제2 및 제3 발광 영역들(EA1, EA2, EA3) 각각에서 방출되는 광의 파장 대역은 이에 한정되지 않는다.
복수의 발광 영역들(EA) 중 상호 인접한 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)의 조합으로 각각 이루어진 복수의 화소(PX)들이 마련될 수 있다. 복수의 화소(PX)들 각각은 백색을 비롯한 다양한 색상을 개별적으로 표시하는 단위일 수 있다. 즉, 각 화소(PX)에서 표시되는 다양한 색상의 광은 각 화소(PX)를 이루는 둘 이상의 발광 영역(EA)에서 방출된 광의 혼색으로 구현될 수 있다.
도 5는 복수의 발광 영역들(EA)의 배열 형태가 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)이 제1 방향(DR1)에서 교번하여 배열되는 경우를 예시한다. 여기서, 제1 발광 영역(EA1)들은 제2 방향(DR2)으로 나란하게 배열되고, 제2 발광 영역(EA2)들은 제2 방향(DR2)으로 나란하게 배열되며, 제3 발광 영역(EA3)들이 제2 방향(DR2)으로 나란하게 배열될 수 있다.
그러나, 이는 단지 예시일 뿐이며, 일 실시예에 따른 발광 영역들(EA)의 배열 형태는 도 5의 도시로 한정되지 않는다.
다른 일 예로, 별도로 도시되지 않았으나, 복수의 발광 영역들(EA)의 배열 형태는 제1 발광 영역(EA1)들과 제3 발광 영역(EA3)들은 제1 방향(DR1) 또는 제2 방향(DR2)으로 교번하여 배열되는 열과, 제1 발광 영역(EA1)들과 제3 발광 영역(EA3)들에 대각선 방향으로 이웃한 제2 발광 영역(EA2)들이 제1 방향(DR1) 또는 제2 방향(DR2)으로 상호 나란하게 배열되는 열을 포함할 수 있다. 이 경우, 복수의 화소(PX) 각각은 제1 방향(DR1) 또는 제2 방향(DR2)으로 이웃한 어느 하나의 제1 발광 영역(EA1)과 어느 하나의 제3 발광 영역(EA3), 및 이들과 대각선 방향으로 이웃한 어느 두 개의 제2 발광 영역(EA2)들로 마련될 수 있다.
일 실시예의 표시 장치(10)는 비발광 영역(NEA)의 일부에 대응되는 스페이서(SPC)를 더 포함할 수 있다. 스페이서(SPC)는 복수의 발광 영역들(EA) 각각의 발광층(도 12의 133)을 배치하는 공정에서 사용되는 마스크를 지지하기 위한 것이다.
이러한 스페이서(SPC)는 둘 이상의 발광 영역(EA)들에 대응되는 간격으로 상호 이격된 복수 개로 마련될 수 있다. 스페이서(SPC)의 배치 형태는 도 5의 도시에 한정되지 않으며, 얼마든지 다양하게 변경될 수 있다.
도 6은 도 5에 도시된 어느 하나의 발광 영역에 대응하는 화소 구동부의 일 예시를 보여주는 등가회로도이다.
앞서 설명한 바와 같이, 표시 패널(100)의 회로 어레이층(120)은 복수의 발광 영역(EA)들에 각각 대응되는 복수의 화소 구동부(PXD)들을 포함할 수 있다.
복수의 화소 구동부(PXD)들 각각은 적어도 하나의 트랜지스터(T1, T2)를 포함할 수 있다.
도 6을 참조하면, 복수의 화소 구동부(PXD) 각각은 발광 소자(LE)에 연결된 제1 트랜지스터(T1), 및 제1 트랜지스터(T1)의 게이트 전극에 연결된 제2 트랜지스터(T2)와 스토리지 커패시터(CST)를 포함할 수 있다.
제1 트랜지스터(T1)는 소정의 고전위 전압인 제1 구동 전원을 공급하는 제1 전원 배선(VDL)과 발광 소자(LE) 사이에 배치된다.
제2 트랜지스터(T2)는 데이터 배선(DL)과 제1 트랜지스터(T1)의 게이트 전극 사이에 배치된다. 데이터 배선(DL)은 각 프레임 기간 및 각 발광 영역(EA)에 대응한 데이터 신호를 공급한다.
제2 트랜지스터(T2)의 게이트 전극은 스캔 배선(SL)에 연결된다. 스캔 배선(SL)은 각 프레임 기간의 일부 기간 동안 데이터신호의 기입 여부를 선택하기 위한 스캔신호를 공급한다.
스토리지 커패시터(CST)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 제1 노드(N1)는 제1 트랜지스터(T1)의 게이트전극과 제2 트랜지스터(T2) 사이의 접점이고, 제2 노드(N2)는 제1 트랜지스터(T1)와 전원배선(PL) 사이의 접점이다. 즉, 스토리지 커패시터(CST)는 제1 트랜지스터(T1)의 게이트전극과 제1 전극 사이에 연결된다.
제2 트랜지스터(T2)가 스캔 배선(SL)의 스캔신호에 기초하여 턴온되면, 턴온된 제2 트랜지스터(T2)를 통해 데이터 배선(DL)의 데이터신호가 제1 트랜지스터(T1)의 게이트전극 및 스토리지 커패시터(CST)로 공급된다.
제1 트랜지스터(T1)는 제1 노드(N1)로 전달된 데이터신호에 기초하여 턴온된다. 턴온된 제1 트랜지스터(T1)의 제1 전극과 제2 전극 사이에는 데이터신호에 대응한 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)가 발생되며, 구동전류(Ids)는 발광소자(LE)에 공급된다.
스토리지 커패시터(CST)는 제1 노드(N1)로 전달된 데이터신호에 기초하여 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제1 전극(예를 들면, 제1 전원 배선(VDL)에 연결된 소스 전극) 간의 차전압으로 충진된다.
제1 트랜지스터(T1)의 턴온 상태는 스토리지 커패시터(CST)에 충진된 전압에 기초하여 유지될 수 있다.
발광 소자(LE)의 애노드 전극은 제1 트랜지스터(T1)에 전기적으로 연결되고, 발광 소자(LE)의 캐소드 전극은 제1 구동 전원보다 낮은 전압인 제2 구동 전원을 공급하는 제2 전원 배선(VSL)에 전기적으로 연결될 수 있다.
발광 소자(LE)는 턴온된 제1 트랜지스터(T1)에 의한 구동 전류(Ids)에 기초하여 광을 방출한다. 발광 소자(LE)의 휘도는 구동 전류(Ids)에 비례할 수 있다.
도 6은 화소 구동부(PXD)가 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함하는 경우를 도시하고 있으나, 일 실시예의 화소 구동부(PXD)는 도 6의 도시로 한정되지 않는 것에 주의하여야 한다.
즉, 일 실시예의 화소 구동부(PXD)는 셋 이상의 트랜지스터들 또는 둘 이상의 커패시터들을 포함할 수 있고, 화소 구동부(PXD)에 포함된 트랜지스터들 중 적어도 하나는 P 타입 MOSFET으로 형성될 수도 있다.
도 7은 도 5에 도시된 어느 하나의 발광 영역에 대응하는 화소 구동부의 다른 일 예시를 보여주는 등가회로도이다.
도 7을 참조하면, 다른 예시에 따른 복수의 화소 구동부(PXD)들 각각은 구동 트랜지스터(transistor)(DT), 스위치 소자들, 및 커패시터(C1)를 포함할 수 있다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함할 수 있다.
구동 트랜지스터(DT)와 스위치 소자들 각각은 게이트 전극, 제1 전극, 및 제2 전극을 포함한다.
구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다.
커패시터(C1)는 구동 트랜지스터(DT)의 제2 전극과 제2 전원 배선(VSL) 사이에 형성된다. 커패시터(C1)의 일 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되고, 타 전극은 제2 전원 배선(VSL)에 접속될 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 반도체층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 반도체층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
구동 트랜지스터(DT)는 제1 전원 배선(VDL)과 제2 전원 배선(VSL) 사이에 발광소자(LE)와 직렬로 연결된다.
즉, 구동 트랜지스터(DT)의 제1 전극(예를 들면, 소스 전극)은 제1 전원 배선(VDL)에 대응되고, 구동 트랜지스터(DT)의 제2 전극(예를 들면, 드레인 전극)은 발광소자(LE)의 제1 전극(예를 들면, 애노드 전극)에 대응될 수 있다.
발광소자(LE)의 제2 전극(예를 들면, 캐소드 전극)은 제2 전원 배선(VSL)에 연결될 수 있다.
발광소자(LE)의 양단에는 기생 용량(Cel)이 형성될 수 있다.
커패시터(C1)는 구동 트랜지스터(DT)의 게이트 전극과 제1 전원 배선(VDL) 사이에 연결될 수 있다.
제1 트랜지스터(ST1)는 구동 트랜지스터(DT)의 게이트 전극과 구동 트랜지스터(DT)의 제2 전극(예를 들면, 드레인 전극) 사이에 연결될 수 있다. 제1 트랜지스터(ST1)가 기입 스캔 배선(GWL)의 게이트 신호에 기초하여 턴온되면, 구동 트랜지스터(DT)의 게이트 전극과 구동 트랜지스터(DT)의 제2 전극은 동전위로 변경될 수 있다.
제2 트랜지스터(ST2)는 데이터 배선(DTL)과 구동 트랜지스터(DT)의 제1 전극(예를 들면, 소스 전극) 사이에 연결될 수 있다. 제2 트랜지스터(ST2)가 기입 스캔 배선(GWL)의 게이트 신호에 기초하여 턴온되면, 데이터 배선(DTL)의 데이터 신호가 구동 트랜지스터(DT)의 제1 전극으로 전달될 수 있다.
이때, 구동 트랜지스터(DT)의 게이트 전극과 구동 트랜지스터(DT)의 제1 전극 간의 전압 차가 문턱 전압 이상이 되면, 구동 트랜지스터(DT)가 턴온되며, 게이트 전극과 소스 전극 간의 전압 차에 대응되는 구동 전류가 발생된다.
제3 트랜지스터(ST3)는 구동 트랜지스터(DT)의 게이트 전극과 초기화 전압 배선(VIL) 사이에 연결될 수 있다. 제3 트랜지스터(ST3)가 초기화 스캔 배선(GIL)의 게이트 신호에 의해 턴온되면, 구동 트랜지스터(DT)의 게이트 전극의 전위가 초기화 전압 배선(VIL)의 전압으로 초기화 될 수 있다.
제4 트랜지스터(ST4)는 발광소자(LE)의 제1 전극(예를 들면, 애노드 전극)과 초기화 전압 배선(VIL) 사이에 연결될 수 있다. 제4 트랜지스터(ST4)가 제어 스캔 배선(GCL)의 게이트 신호에 의해 턴온되면, 발광소자(LE)의 제1 전극(예를 들면, 애노드 전극)의 전위가 초기화 전압 배선(VIL)의 전압으로 초기화 될 수 있다.
제5 트랜지스터(ST5)는 제1 전원 배선(VDL)과 구동 트랜지스터(DT) 사이에 연결될 수 있다.
제6 트랜지스터(ST6)는 구동 트랜지스터(DT)와 발광소자(LE) 사이에 연결될 수 있다.
제5 트랜지스터(ST5) 및 제6 트랜지스터(ST6)가 발광 배선(EL)의 게이트 신호에 의해 턴온되면, 구동 트랜지스터(DT)에 의한 구동 전류가 발광소자(LE)에 공급될 수 있다.
도 7에서는 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다.
별도로 도시되지 않았으나, 복수의 화소 구동부(PXD) 각각의 트랜지스터들(DT, ST1~ST6) 중 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)는 P 타입 MOSFET으로 형성되고, 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성될 수 있다.
이 경우, N 타입 MOSFET으로 이루어진 제1 트랜지스터(ST1)의 게이트 전극은 기입 스캔 배선(GWL)이 아니라, 제어 스캔 배선(GCL)에 연결될 수 있다. 즉, 제1 트랜지스터(ST1)는 제어 스캔 배선(GCL)의 게이트 신호에 의해 턴온될 수 있다.
대신, 기입 스캔 배선(GWL)은 P 타입 MOSFET으로 이루어진 제4 트랜지스터(ST4)의 게이트 전극에 연결될 수 있다.
여기서, 제어 스캔 배선(GCL)의 게이트 신호 및 초기화 스캔 배선(GIL)의 게이트 신호는 N 타입 MOSFET을 턴온시키기 위한 게이트 하이 전압으로 이루어질 수 있다.
반면, 기입 스캔 배선(GWL)의 게이트 신호 및 발광 배선(EL)의 게이트 신호는 P 타입 MOSFET을 턴온시키기 위한 게이트 로우 전압으로 이루어질 수 있다.
P 타입 MOSFET으로 형성되는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6) 각각의 반도체층은 폴리 실리콘으로 형성되고, N 타입 MOSFET으로 형성되는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3) 각각의 반도체층은 산화물 반도체로 형성될 수 있다.
일 실시예의 화소 구동부(PXD)는 도 5 및 도 6의 도시로 한정되지 않으며, 예시되지 않은 다른 회로 구조로 형성될 수도 있다.
도 8은 도 4에 도시된 센서 전극층의 일 예시를 보여주는 레이아웃 도이다. 도 9는 도 8에 도시된 터치 감지 영역의 일부와 터치 주변 영역의 일부를 보여주는 레이아웃 도이다. 도 10은 도 9의 E 부분에 대한 일 예시를 보여주는 레이아웃 도이다. 도 11은 도 10의 F 부분에 대한 일 예시를 보여주는 레이아웃 도이다. 도 12는 도 11의 G-G'에 대한 일 예시를 보여주는 단면도이다.
도 8 및 도 9에서는 센서 전극층(150)이 두 종류의 센서 전극(SE), 즉, 구동 전극(TE)들과 감지 전극(RE)들을 포함하고, 구동 전극(TE)들에 구동 신호를 인가한 상태에서 감지 전극(RE)들을 통해 상호 정전 용량((mutual capacitance)에 충전된 전압을 감지하는 상호 정전 용량 방식으로 구동되는 경우를 도시하고 있으나, 일 실시예의 센서 전극층은 도 8 및 도 9의 도시로 한정되지 않는다.
도 8 및 도 9에서는 센서 전극층(150) 중 센서 전극(TE, RE)들, 더미 패턴(DE)들, 센서 배선(TSL)들, 및 센서 패드(TPD1, TPD2)들만을 도시하였다.
도 8을 참조하면, 센서 전극층(150)은 사용자의 터치를 감지하기 위한 터치 센서 영역(TSA)과 터치 센서 영역(TSA)의 주변에 배치되는 터치 주변 영역(TPA)을 포함한다. 일 예로, 터치 센서 영역(TSA)은 표시 영역(DPA)에 중첩하고, 터치 주변 영역(TPA)은 메인 비표시 영역(MNDA)에 중첩할 수 있다.
센서 전극층(150)은 터치 센서 영역(TSA)에 배치된 센서 전극(SE)들과 더미 패턴(DE)들을 포함할 수 있다.
센서 전극(SE)들은 물체 또는 사람의 터치를 감지하기 위해 상호 정전 용량을 형성하기 위한 전극들일 수 있다.
센서 전극(SE)들은 구동 전극(TE)들과 감지 전극(RE)들을 포함할 수 있다. 감지 전극(RE)은 제1 센서 전극으로 정의되고, 구동 전극(TE)은 제2 센서 전극으로 정의될 수도 있다. 또는, 구동 전극(TE)은 제1 센서 전극으로 정의되고, 감지 전극(RE)은 제2 센서 전극으로 정의될 수 있다.
감지 전극(RE)들은 제1 방향(DR1)과 제2 방향(DR2)으로 나란하게 배열될 수 있다. 감지 전극(RE)들은 제1 방향(DR1)으로 전기적으로 연결될 수 있다. 제1 방향(DR1)에서 인접한 감지 전극(RE)들은 서로 연결될 수 있다. 제2 방향(DR2)에서 인접한 감지 전극(RE)들은 서로 전기적으로 분리될 수 있다.
구동 전극(TE)들은 제1 방향(DR1)과 제2 방향(DR2)으로 나란하게 배열될 수 있다. 제1 방향(DR1)에서 인접한 구동 전극(TE)들은 서로 전기적으로 분리될 수 있다. 구동 전극(TE)들은 제2 방향(DR2)으로 전기적으로 연결될 수 있다. 제2 방향(DR2)에서 인접한 구동 전극(TE)들은 브릿지 전극(도 9의 BE)를 통해 서로 연결될 수 있다.
도 9을 참조하면, 브릿지 전극(BE)는 적어도 한 번 절곡되도록 형성될 수 있다. 도 9에서는 브릿지 전극(BE)는 꺾쇠 형태("<" 또는 ">")를 갖는 것을 예시하였으나, 브릿지 전극(BE)의 평면 형태는 이에 한정되지 않는다. 제2 방향(DR2)으로 서로 인접한 구동 전극(TE)들이 복수 개의 브릿지 전극(BE)들에 의해 연결되므로, 브릿지 전극(BE)들 중 어느 하나가 단선되더라도, 제2 방향(DR2)으로 서로 인접한 구동 전극(TE)들은 안정적으로 연결될 수 있다. 도 9에서는 서로 인접한 구동 전극(TE)들이 두 개의 브릿지 전극(BE)들에 의해 연결되는 것을 예시하였으나, 서로 인접한 구동 전극(TE)들 사이의 브릿지 전극(BE)들의 개수는 이에 한정되지 않는다.
구동 전극(TE)들과 감지 전극(RE)들은 상호 이격되므로, 그들의 교차부(도 8의 TN)들에서 전기적으로 분리된다. 이로 인해, 구동 전극(TE)들과 감지 전극(RE)들 사이에는 상호 정전 용량이 발생될 수 있다.
더미 패턴(DE)들 각각은 구동 전극(TE) 또는 감지 전극(RE)에 둘러싸일 수 있다. 더미 패턴(DE)들 각각은 구동 전극(TE) 또는 감지 전극(RE)과 전기적으로 분리될 수 있다. 더미 패턴(DE)들 각각은 구동 전극(TE) 또는 감지 전극(RE)과 떨어져 배치될 수 있다. 더미 패턴(DE)들 각각은 전기적으로 플로팅될 수 있다.
구동 전극(TE)의 제1 방향(DR1)의 길이와 제2 방향(DR2)의 길이는 대략 3㎜ 내지 5㎜일 수 있다. 구동 전극(TE)의 제1 방향(DR1)의 길이는 구동 전극(TE)의 좌측 끝단에서 우측 끝단까지의 거리를 가리킨다. 구동 전극(TE)의 제2 방향(DR2)의 길이는 구동 전극(TE)의 상측 끝단에서 하측 끝단까지의 거리를 가리킨다. 감지 전극(RE)의 제1 방향(DR1)의 길이와 제2 방향(DR2)의 길이 역시 대략 3㎜ 내지 5㎜일 수 있다.
도 8 및 도 9에서는 구동 전극(TE)들, 감지 전극(RE)들, 및 더미 패턴(DE)들 각각이 마름모의 평면 형태를 갖는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 구동 전극(TE)들, 감지 전극(RE)들, 및 더미 패턴(DE)들 각각은 마름모 이외의 다른 사각형, 사각형 이외의 다른 다각형, 원형, 또는 타원형의 평면 형태를 가질 수 있다.
도 8을 참조하면, 센서 배선(TSL)들은 센서 주변 영역(TPA)에 배치될 수 있다. 센서 배선들(SL)은 감지 전극(RE)들에 연결되는 감지 배선(RL)들, 구동 전극(TE)들에 연결되는 구동 배선(TL)들을 포함할 수 있다. 감지 배선(RL)은 제1 센서 배선으로 정의되고, 구동 배선(TL)은 제2 센서 배선으로 정의될 수도 있다.
터치 센서 영역(TSA)의 일 측에 배치된 감지 전극(RE)들은 감지 배선(RL)들에 일대일로 연결될 수 있다. 예를 들어, 도 8과 같이 제1 방향(DR1)으로 전기적으로 연결된 감지 전극(RE)들 중 우측 끝에 배치된 감지 전극(RE)은 감지 배선(RL)에 연결될 수 있다. 감지 배선(RL)들은 제2 센서 패드(TPD2)들에 일대일로 연결될 수 있다. 그러므로, 터치 구동 회로(400)는 감지 전극(RE)들에 전기적으로 연결될 수 있다.
터치 센서 영역(TSA)의 일 측에 배치된 구동 전극(TE)들은 구동 배선(TL)들에 일대일로 연결될 수 있다. 예를 들어, 도 8과 같이 제2 방향(DR2)으로 전기적으로 연결된 구동 전극(TE)들 중 하측 끝에 배치된 구동 전극(TE)은 구동 배선(TL)에 연결될 수 있다.
구동 배선(TL)들은 제1 센서 패드(TPD1)들에 일대일로 연결됨으로써, 터치 구동 회로(400)에 전기적으로 연결될 수 있다.
도 8에 도시되지 않았으나, 구동 전극(TE)들은 터치 센서 영역(TSA)의 양 측에서 구동 배선들(TL)에 연결될 수도 있다. 이 경우, 터치 구동 신호의 RC 지연(RC delay)으로 인해, 터치 센서 영역(TSA)의 하측에 배치된 구동 전극(TE)들에 인가되는 터치 구동 신호와 터치 센서 영역(TSA)의 상측에 배치된 구동 전극(TE)들에 인가되는 터치 구동 신호 간에 차이가 발생하는 것을 방지할 수 있다.
앞서 언급한 바와 같이, 서브 영역(SBA)의 제2 서브영역(SB2) 중 기판(110)의 가장자리에 인접한 일부 영역에는 신호 패드(SPD)들이 배치될 수 있다. 신호 패드(SPD)들은 회로 어레이층(120)에 연결되는 표시 패드(DPD)들과, 센서 전극층(150)에 연결되는 센서 패드들(TPD1, TPD2)을 포함할 수 있다.
제1 센서 패드(TPD1)들은 서브 영역(SBA)의 제2 서브영역(SB2)의 일부 중 회로 어레이층(120)에 연결된 표시 패드(DPD)들M의 일 측에 배치될 수 있다.
제2 센서 패드(TPD2)들은 서브 영역(SBA)의 제2 서브영역(SB2)의 일부 중 회로 어레이층(120)에 연결된 표시 패드(DPD)들의 다른 일측에 배치될 수 있다.
즉, 회로 어레이층(120)에 연결된 표시 패드(DPD)들은 서브 영역(SBA)의 제2 서브영역(SB2)의 일부 중 중앙 부분에 배치될 수 있다.
표시 패드(DPD)들 중 일부는 서브 영역(SBA)의 제2 서브영역(SB2)에 실장된 표시 구동 회로(200)와, 메인 비표시 영역(MNDA)에 배치된 스캔 구동부(도 13의 SDC)에 연결될 수 있다. 그리고, 표시 패드(DPD)들 중 다른 일부는 제1 전원 배선(VDL) 및 제2 전원 배선(VSL)에 연결될 수 있다.
표시 패드(DPD)들, 제1 센서 패드(TPD1)들, 및 제2 센서 패드(TPD2)들은 회로 보드(도 1의 300)와 중첩되고, 이방성 도전 필름 또는 SAP 등과 같은 저저항(低抵抗) 고신뢰성 소재를 통해 전기적으로 연결될 수 있다.
도 8 및 도 9과 같이, 센서 전극층(150)은 터치 센서 영역(TSA)에 구동 전극(TE)들과 감지 전극(RE)들을 포함하며, 구동 전극(TE)들과 감지 전극(RE)들 사이의 상호 정전 용량을 이용하여 물체 또는 사람의 터치를 감지할 수 있다.
도 10을 참조하면, 구동 전극(TE)과 감지 전극(RE)은 상호 동일한 층에 배치되고 상호 이격된다. 즉, 서로 인접한 구동 전극(TE)과 감지 전극(RE) 사이에 갭이 배치된다.
제2 방향(DR2)으로 이웃한 구동 전극(TE) 사이를 연결하기 위한 브릿지 전극(BE)은 구동 전극(TE) 및 감지 전극(RE)과 다른 층에 배치될 수 있다.
브릿지 전극(BE)은 제2 방향(DR2)으로 이웃한 구동 전극(TE)들은 연결시키기 위한 것이다.
도 10은 제2 방향(DR2)으로 이웃한 구동 전극(TE) 사이에 상호 대칭하는 두 개의 브릿지 전극(BE)이 배치되는 것을 도시하고 있으나, 일 실시예의 브릿지 전극(BE)의 배치 형태는 도 10의 도시에 한정되지 않는다.
브릿지 전극(BE)의 일측은 터치콘택홀(TCNT1)을 통해 제2 방향(DR2)으로 이웃한 구동 전극(TE) 중 어느 하나에 연결되고, 브릿지 전극(BE)의 다른 일측은 터치콘택홀(TCNT1)을 통해 제2 방향(DR2)으로 이웃한 구동 전극(TE) 중 다른 하나에 연결될 수 있다.
구동 전극(TE), 감지 전극(RE) 및 브릿지 전극(BE) 각각은 메쉬형 또는 그물망 구조의 평면 형태를 가질 수 있다. 더미패턴(DE) 또한 메쉬형 또는 그물망 구조의 평면 형태를 가질 수 있다. 이와 같이 하면, 복수의 발광 영역들(EA)이 구동 전극(TE), 감지 전극(RE), 더미패턴(DE) 및 브릿지 전극(BE)에 중첩되는 영역이 감소될 수 있으므로, 구동 전극(TE), 감지 전극(RE), 더미패턴(DE) 및 브릿지 전극(BE)으로 인한 광 방출 효율의 감소가 저감될 수 있다.
복수의 발광 영역들(EA)은 서로 다른 색상에 대응하는 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)을 포함할 수 있다.
여기서, 제1 발광 영역(EA1)들과 제3 발광 영역(EA3)들은 제1 방향(DR1) 및 제2 방향(DR2)에서 상호 교번하여 배열될 수 있다.
제2 발광 영역(EA2)들은 제1 방향(DR1) 및 제2 방향(DR2)에서 상호 나란하게 배열될 수 있다.
제2 발광 영역(EA2)은 제1 발광 영역(EA1) 및 제3 발광 영역(EA3) 각각과 제4 방향(DR4) 및 제5 방향(DR5)으로 이웃할 수 있다.
제4 방향(DR4)은 제1 방향(DR1)과 제2 방향(DR2) 사이의 대각선 방향이다. 제5 방향(DR5)은 제4 방향(DR4)에 직교하는 방향이다. 일 예로, 제4 방향(DR4)은 제1 방향(DR1) 대비 45° 기울어진 방향일 수 있다.
제1 색상, 제2 색상 및 제3 색상은 각각 적색, 녹색 및 청색일 수 있다. 이 경우, 도 10의 도시와 같이, 제3 발광 영역(EA3)은 비교적 큰 너비로 이루어지고, 제2 발광 영역(EA2)과 제1 발광 영역(EA1)은 비교적 작은 너비로 이루어질 수 있으나, 이는 단지 예시일 뿐이다.
한편, 일 실시예에 따른 표시패널(100)은 센서 전극층(150) 상에 배치되는 컬러필터층(CFL)을 더 포함할 수 있다.
도 11은 직관성을 높이기 위해, 구동 전극(TE), 감지 전극(RE), 브릿지 전극(BE), 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3)을 점섬으로 도시하고, 컬러필터층(CFL: Color Filter Layer)을 실선으로 도시한다.
도 11을 참조하면, 컬러필터층(CFL)은 제1 발광 영역(EA1)에 대응하는 제1 컬러필터(CF1), 제2 발광 영역(EA2)에 대응하는 제2 컬러필터(CF2), 제3 발광 영역(EA3)에 대응하는 제3 컬러필터(CF3)를 포함할 수 있다.
제1 발광 영역(EA1)의 광은 제1 컬러필터(CF1)를 통해 표시패널(100) 밖으로 출광될 수 있다.
제2 발광 영역(EA2)의 광은 제2 컬러필터(CF2)를 통해 표시패널(100) 밖으로 출광될 수 있다.
제3 발광 영역(EA3)의 광은 제3 컬러필터(CF3)를 통해 표시패널(100) 밖으로 출광될 수 있다.
도 12를 참조하면, 표시 장치(10)의 표시패널(100)은 기판(110), 기판(110) 상의 회로 어레이층(120), 회로 어레이층(120) 상의 발광 어레이층(130), 및 발광 어레이층(130) 상의 밀봉 구조물(140)을 포함한다.
그리고, 센서 전극층(150)은 밀봉 구조물(140) 상에 배치될 수 있다.
또한, 컬러필터층(CFL)은 센서 전극층(150) 상에 배치될 수 있다.
기판(110)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 특성을 갖는 재료로 마련될 수 있다.
기판(110)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 일 예로, 기판(110)은 폴리이미드(polyimide)로 이루어질 수 있다.
회로 어레이층(120)는 복수의 발광 영역(EA1, EA2, EA3)들에 각각 대응한 복수의 화소구동부(PXD)들을 포함한다.
복수의 화소구동부(PXD)들 각각은 구동 트랜지스터(도 6의 T1 또는 도 7의 DT)와 적어도 하나의 트랜지스터(도 6의 T2 또는 도 7의 ST1-6)를 포함할 수 있다. 도 12는 도 6에 도시된 화소구동부(PXD)에 따른 단면도를 예시한다.
회로 어레이층(120)은 기판(110)을 덮는 기판 버퍼층(121)을 포함할 수 있다.
기판 버퍼층(121)은 투습에 취약한 기판(110)을 통해 침투하는 수분으로부터 회로 어레이층(120)의 트랜지스터들과 발광 어레이층(130)의 발광층(133)을 보호하기 위한 것이다.
기판 버퍼층(121)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 기판 버퍼층(121)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제1 트랜지스터(T1)는 기판 버퍼층(121) 상에 배치될 수 있다.
제1 트랜지스터(T1)는 기판 버퍼층(121) 상의 반도체층(SEL), 및 반도체층(SEL)을 덮는 제1 게이트 절연층(122) 상의 게이트 전극(G)을 포함할 수 있다.
반도체층(SEL)은 캐리어의 이동 통로가 형성되는 채널영역(C)과, 채널영역(C)의 양측에 접하는 소스영역(SD1) 및 드레인영역(SD2)을 포함할 수 있다.
반도체층(SEL)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다.
반도체층(SEL)의 소스영역(SD1) 및 드레인영역(SD2)은 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
제1 게이트 절연층(122)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층의 무기막으로 이루어질 수 있다.
게이트전극(G)은 제1 게이트 절연층(122) 상의 제1 도전층으로 이루어지고 반도체층(SEL)의 채널영역(C)에 중첩된다.
회로 어레이층(120)는 게이트전극(G)을 덮는 제2 게이트 절연층(123) 상의 제2 도전층으로 이루어지고 게이트전극(G)과 적어도 일부 중첩되는 커패시터전극(CAE)을 더 포함할 수 있다.
게이트전극(G) 및 커패시터전극(CAE) 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있다.
제2 게이트 절연층(123)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층의 무기막으로 이루어질 수 있다. 또는, 제2 게이트 절연층(123)은 복수의 무기막이 적층된 구조로 이루어질 수 있다.
회로 어레이층(120)는 커패시터전극(CAE)을 덮는 층간 절연층(124) 상의 제3 도전층으로 이루어지는 제1 애노드 연결 전극(ANDE1), 제1 애노드 연결전극(ANDE1)을 덮는 제1 평탄화층(125) 상의 제4 도전층으로 이루어지는 제2 애노드 연결 전극(ANDE2), 제2 애노드 연결 전극(ANDE2)을 덮는 제2 평탄화층(126) 상의 제5 도전층으로 이루어지는 제3 애노드 연결 전극(ANDE3) 및 제3 애노드 연결 전극(ANDE3)을 덮는 제3 평탄화층(127)을 더 포함할 수 있다.
여기서, 제2 애노드 연결 전극(ANDE2)은 제1 평탄화층(125)을 관통하는 제1 애노드 콘택홀(ANDH1)을 통해 제1 애노드 연결 전극(ANDE1)과 전기적으로 연결될 수 있다. 그리고, 제3 애노드 연결 전극(ANDE3)은 제2 평탄화층(126)을 관통하는 제2 애노드 콘택홀(ANDH2)을 통해 제2 애노드 연결 전극(ANDE2)과 전기적으로 연결될 수 있다.
즉, 회로 어레이층(120)은 기판(110) 상의 반도체층(SEL)을 덮는 제1 게이트 절연층(122), 게이트전극(G)을 포함하는 제1 게이트 절연층(122) 상의 제1 도전층을 덮는 제2 게이트 절연층(123), 커패시터전극(CAE)을 포함하는 제2 게이트 절연층(123) 상의 제2 도전층을 덮는 층간 절연층(124), 제1 애노드 연결 전극(ANDE1)을 포함하는 층간 절연층(124) 상의 제3 도전층을 덮는 제1 평탄화층(125), 제2 애노드 연결 전극(ANDE2)을 포함하는 제1 평탄화층(125) 상의 제4 도전층을 덮는 제2 평탄화층(126), 및 제3 애노드 연결 전극(ANDE3)을 포함하는 제2 평탄화층(126) 상의 제5 도전층을 덮는 제3 평탄화층(127)을 포함할 수 있다.
제1 평탄화층(125), 제2 평탄화층(126) 및 제3 평탄화층(127) 각각은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.
제1 애노드 연결전극(ANDE1), 제2 애노드 연결전극(ANDE2) 및 제3 애노드 연결 전극(ANDE3) 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있다.
일 예로, 제2 애노드 연결 전극(ANDE2)을 포함하는 제1 평탄화층(125) 상의 제4 도전층은 제1 금속층, 제2 금속층 및 제3 금속층의 적층으로 이루어진 삼중층 구조로 이루어질 수 있다.
여기서, 제2 금속층은 비교적 낮은 저항을 갖는 알루미늄(Al) 등으로 선택될 수 있다. 그리고, 제1 금속층과 제3 금속층 각각은 제2 금속층의 이온이 주변으로 확산되는 것을 차단할 수 있는 티타늄(Ti) 등으로 선택될 수 있다. 즉, 제4 도전층은 Ti/Al/Ti의 삼중층구조로 이루어질 수 있다.
그리고, 제3 애노드 연결 전극(ANDE3)을 포함하는 제2 평탄화층(126) 상의 제5 도전층은 제4 금속층, 제5 금속층 및 제6 금속층의 적층으로 이루어진 삼중층 구조로 이루어질 수 있다.
여기서, 제5 금속층은 비교적 낮은 저항을 갖는 알루미늄(Al) 등으로 선택될 수 있다. 그리고, 제4 금속층과 제6 금속층 각각은 제5 금속층의 금속 이온이 주변으로 확산되는 것을 차단할 수 있는 티타늄(Ti) 등으로 선택될 수 있다. 즉, 제5 도전층은 Ti/Al/Ti의 삼중층구조로 이루어질 수 있다.
발광 어레이층(130)는 회로 어레이층(120) 상에 배치되고 복수의 발광 영역(EA1, EA2, EA3)들에 각각 대응한 복수의 발광 소자(LE)들을 포함한다.
발광 어레이층(130)은 회로 어레이층(120)의 제3 평탄화층(127) 상에 배치되고 복수의 발광 영역(EA1, EA2, EA3)들에 각각 대응하는 복수의 애노드 전극(131)들, 제3 평탄화층(127) 상에 배치되고 복수의 발광 영역(EA1, EA2, EA3)들 사이의 이격 영역인 비발광 영역(NEA)에 대응하며 복수의 애노드 전극(131)들 각각의 가장자리를 덮는 화소정의층(132), 복수의 애노드 전극(131)들 상에 각각 배치되는 복수의 제1 공통층(CML1)들, 복수의 제1 공통층(CML1)들 상에 각각 배치되는 복수의 발광층(133)들, 화소정의층(132)과 복수의 발광층(133)들 상에 배치되는 제2 공통층(CML2), 및 제2 공통층(CML2) 상에 배치되는 캐소드 전극(134)을 포함할 수 있다.
이로써, 복수의 발광 영역(EA1, EA2, EA3)들 각각에서, 상호 대향하는 애노드 전극(131)과 캐소드 전극(134) 사이에 제1 공통층(CML1), 발광층(133) 및 제2 공통층(CML2)이 배치된 구조로 각각 이루어진 복수의 발광 소자(LE)들이 마련될 수 있다.
복수의 애노드 전극(131)들 각각은 제3 평탄화층(127)을 관통하는 제4 애노드 콘택홀(ANDH4)을 통해 제3 애노드 연결 전극(ANDE3)과 전기적으로 연결될 수 있다.
애노드 전극(131)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO(Indium Tin Oxide)의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 이루어질 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
화소정의층(132)은 제3 평탄화층(127) 상에 배치되고 복수의 발광 영역(EA1, EA2, EA3)들 사이의 이격 영역인 비발광 영역(NEA)에 대응하며 복수의 애노드 전극(131) 각각의 가장자리를 덮는다.
화소정의층(132)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 절연 물질로 이루어질 수 있다.
복수의 애노드 전극(131)들과 복수의 발광층(133)들 사이에 각각 배치되는 복수의 제1 공통층(CML1)은 정공수송성의 유기 재료로 이루어진 정공수송층을 포함할 수 있다. 또는, 제1 공통층(CML1)은 애노드 전극(131)과 정공수송층 사이에 배치되고 정공주입성의 유기 재료로 이루어진 정공주입층을 더 포함할 수 있다.
복수의 발광층(133)들 각각은 전자-정공 쌍을 광으로 변환하는 유기 발광 물질로 이루어질 수 있다.
유기 발광 재료는 호스트 물질과 도펀트를 포함할 수 있다. 도펀트는 인광 물질 또는 형광 물질을 포함할 수 있다.
발광층(133)은 호스트 물질 또는 도펀트에 대응되는 색상의 광을 방출할 수 있다.
일 예로, 복수의 발광층(133) 중 제1 색상을 방출하는 제1 발광 영역(EA1)에 대응한 발광층들의 호스트 물질은 CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)을 포함할 수 있다.
그리고, 복수의 발광층(133) 중 제1 발광 영역(EA1)에 대응되는 발광층들의 도펀트는 PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum) 중에서 선택된 어느 하나 이상의 인광 물질, 또는 PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함한 형광 물질로 선택될 수 있다.
복수의 발광층(133) 중 제1 색상보다 낮은 파장 대역에 의한 제2 색상을 방출하는 제2 발광 영역(EA2)에 대응한 발광층들의 호스트 물질은 CBP 또는 mCP를 포함할 수 있다.
그리고, 복수의 발광층(133) 중 제1 색상보다 낮은 파장 대역에 의한 제2 색상을 방출하는 제2 발광 영역(EA2)에 대응한 발광층들의 도펀트는 Ir(ppy)3(fac tris(2-phenylpyridine)iridium)을 포함한 인광 물질, 또는 Alq3(tris(8-hydroxyquinolino)aluminum)을 포함한 형광 물질로 선택될 수 있다.
복수의 발광층(133) 중 제2 색상보다 낮은 파장 대역에 의한 제3 색상을 방출하는 제3 발광 영역(EA3)에 대응한 발광층들의 호스트 물질은 CBP 또는 mCP를 포함할 수 있다.
복수의 발광층(133) 중 제2 색상보다 낮은 파장 대역에 의한 제3 색상을 방출하는 제3 발광 영역(EA3)에 대응한 발광층들의 도펀트는 (4,6-F2ppy)2Irpic 또는 L2BD111을 포함한 인광 물질로 선택될 수 있다.
이러한 발광층(133)들의 유기 발광 재료에 대한 설명은 단지 예시일 뿐이며, 일 실시예에 따른 복수의 발광층(133)들의 재료는 위 설명으로 한정되지 않는다.
복수의 발광층(133)들과 캐소드 전극(134) 사이에 배치되는 제2 공통층(CML2)은 전자수송성의 유기 재료로 이루어진 전자수송층을 포함할 수 있다. 또는, 제2 공통층(CML2)은 전자수송층과 캐소드 전극(134) 사이에 배치되고 전자주입성의 유기 재료로 이루어진 전자주입층을 더 포함할 수 있다.
캐소드 전극(134)은 복수의 발광 영역(EA1, EA2, EA3)들에 전체적으로 대응되고, 화소정의층(132) 및 발광층(133) 상에 배치된다.
캐소드 전극(134)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 이루어질 수 있다. 캐소드 전극(134)이 반투과 금속물질로 이루어지는 경우, 마이크로 캐비티(micro cavity)에 의한 출광 효율의 개선을 기대할 수 있다.
밀봉 구조물(140)은 기판(110) 상에 배치되고 발광 어레이층(130)을 덮는 제1 밀봉층(141), 제1 밀봉층(141) 상에 배치되고 유기 절연 재료로 이루어지는 제2 밀봉층(142), 및 제1 밀봉층(141) 상에 배치되고 제2 밀봉층(142)을 덮는 제3 밀봉층(143)을 포함한다.
제1 밀봉층(141)과 제3 밀봉층(143)은 무기 절연 재료로 각각 이루어지고, 메인 비표시 영역(MNDA) 중 표시 영역(DPA)의 주변을 둘러싸는 메인 봉지 영역(도 14의 MENA)에서 상호 접한다. 이로써, 산소 또는 수분의 침투를 방지하기 위한 밀봉 구조가 제1 밀봉층(141)과 제3 밀봉층(143)의 접합, 즉 무기 절연 재료들 간의 접합으로 마련될 수 있다.
그리고, 유기 절연 재료로 비교적 두껍게 배치되는 제2 밀봉층(142)에 의해, 먼지 등의 이물질에 의한 발광 어레이층(130)의 손상이 방지될 수 있다.
제1 밀봉층(141) 및 제3 밀봉층(143) 각각은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 적층된 구조로 이루어질 수 있다.
제2 밀봉층(142)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.
센서 전극층(150)은 밀봉 구조물(140)의 제3 밀봉층(143) 상에 배치될 수 있다.
센서 전극층(150)은 구동 전극(TE), 감지 전극(RE) 및 브릿지 전극(BE)을 포함한다.
구동 전극(TE)과 감지 전극(RE)은 상호 동일한 층에 배치되고 상호 이격된다.
브릿지 전극(BE)은 감지 전극(RE)으로부터 절연되기 위해, 구동 전극(TE) 및 감지 전극(RE)과 다른 층에 배치된다.
일 예로, 센서 전극층(150)은 제3 밀봉층(143)을 덮는 터치 버퍼층(151)과, 터치 버퍼층(151) 상에 배치되는 브릿지 전극(BE)을 덮는 터치 층간 절연층(152)과, 터치 층간 절연층(152) 상에 배치되는 구동 전극(TE) 및 감지 전극(RE)을 덮는 터치 보호층(153)을 포함할 수 있다.
터치 버퍼층(151) 및 터치 층간 절연층(152) 각각은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층의 무기막으로 이루어질 수 있다.
또는, 터치 층간 절연층(152)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수도 있다.
브릿지 전극(BE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있다.
구동 전극(TE) 및 감지 전극(RE)과 함께, 구동 전극(TE) 및 감지 전극(RE) 각각의 내부에 배치되는 더미패턴(DE), 구동 전극(TE)에 연결되는 제1 구동배선(TL1)과 제2 구동배선(TL2), 및 감지 전극(RE)에 연결되는 감지배선(RL) 또한 구동 전극(TE) 및 감지 전극(RE)과 함께, 터치 층간 절연층(152) 상에 배치될 수 있다.
구동 전극(TE)은 터치 층간 절연층(152)을 관통하는 터치 콘택홀(TCNT1)을 통해 브릿지 전극(BE)에 전기적으로 연결될 수 있다.
터치 층간 절연층(152) 상에 배치되는 구동 전극(TE) 및 감지 전극(RE), 더미패턴(DE), 제1 구동배선(TL1)과 제2 구동배선(TL2), 및 감지배선(RL)은 저반사층을 포함하는 구조로 각각 이루어질 수 있다. 이러한 저반사층에 의해, 외부로부터 입사되고 표시패널(100) 내에서 반사된 광이 방출되는 외부광반사가 저감될 수 있다.
터치 보호층(153)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.
컬러필터층(CFL)은 터치 보호층(153) 상에 배치될 수 있다.
컬러필터층(CFL)은 제1 발광 영역(EA1)에 대응하는 제1 컬러필터(CF1), 제2 발광 영역(EA2)에 대응하는 제2 컬러필터(CF2) 및 제3 발광 영역(EA3)에 대응하는 제3 컬러필터(CF3)를 포함할 수 있다.
제1 컬러필터(CF1)는 제1 색상에 대응한 제1 파장범위의 광을 투과하고, 제3 방향(DR3)에서 제1 발광 영역(EA1)의 발광 소자(LE)와 중첩할 수 있다.
예시적으로, 제1 파장범위는 대략 600㎚ 내지 750㎚이고, 제1 색상은 적색일 수 있다.
제2 컬러필터(CF2)는 제2 색상에 대응한 제2 파장범위의 광을 투과하고 제3 방향(DR3)에서 제2 발광 영역(EA2)의 발광 소자(LE)와 중첩할 수 있다.
예시적으로, 제2 파장범위는 대략 480㎚ 내지 560㎚이고, 제2 색상은 녹색일 수 있다.
제3 컬러필터(CF3)는 제3 색상에 대응한 제3 파장범위의 광을 투과하고 제3 방향(DR3)에서 제3 발광 영역(EA3)의 발광 소자(LE)와 중첩할 수 있다.
예시적으로, 제3 파장범위는 대략 370㎚ 내지 460㎚이고, 제3 색상은 청색일 수 있다.
터치 보호층(153) 상의 비발광 영역(NEA)에서, 제1 컬러필터(CF1), 제2 컬러필터(CF2) 및 제3 컬러필터(CF3)는 제3 방향(DR3)으로 상호 중첩될 수 있다. 이와 같이 하면, 제1 컬러필터(CF1), 제2 컬러필터(CF2) 및 제3 컬러필터(CF3)의 중첩 구조로 이루어진 블랙 매트릭스가 비발광 영역(NEA)에 마련될 수 있다.
이로써, 구동 전극(TE) 및 감지 전극(RE), 더미패턴(DE), 제1 구동배선(TL1)과 제2 구동배선(TL2), 및 감지배선(RL) 각각의 저반사층과, 제1 컬러필터(CF1), 제2 컬러필터(CF2) 및 제3 컬러필터(CF3)의 중첩 구조에 의해, 외부광 반사로 인한 구동 전극(TE) 및 감지 전극(RE), 더미패턴(DE), 제1 구동배선(TL1)과 제2 구동배선(TL2), 및 감지배선(RL)의 시인성 증가가 방지될 수 있다.
또한, 외부광반사 저감을 위한 편광판(미도시)이 배치되지 않을 수 있으므로, 출광 효율이 개선될 수 있다.
도 13은 도 2의 B 부분을 보여주는 레이아웃 도이다. 도 14는 도 13의 H-H'에 대한 일 예시를 보여주는 단면도이다. 도 15는 도 13의 I 부분을 보여주는 레이아웃 도이다.
도 13은 도 2의 B 부분에 대응한 회로 어레이층(120)의 일부를 보여주는 레이아웃 도이다.
도 13을 참조하면, 회로 어레이층(120)은 복수의 발광 영역들(EA)에 대응하는 복수의 화소 구동부(PXD)들과, 표시 영역(DPA)에 배치되고 복수의 화소 구동부(PXD)들에 소정의 제1 전원을 공급하는 제1 전원 배선(VDL)과, 메인 비표시 영역(MNDA)에 배치되고 제1 전원 팬 아웃 배선(VDFL)을 포함한다.
제1 전원 배선(VDL)은 표시 영역(DPA)에 제2 방향(DR2)으로 연장된 형태로 배치될 수 있다. 다만 이는 단지 예시일 뿐이다. 즉, 제1 전원 배선(VDL)은 제1 방향(DR1)으로 연장되는 패턴들과, 제2 방향(DR2)으로 연장되는 패턴들로 이루어질 수 있고, 제1 방향(DR1)의 패턴들과 제2 방향(DR2)의 패턴들은 상호 다른 층에 배치될 수 있다.
제1 전원 배선(VDL)은 제1 애노드 연결 전극(ANDE1)과 함께, 층간 절연층(124) 상의 제3 도전층으로 마련될 수 있다. 또는, 제1 전원 배선(VDL) 중 제2 방향(DR2)의 패턴들은 제2 방향(DR2)의 배선들과 함께, 층간 절연층(124) 상의 제3 도전층으로 마련되고, 제1 전원 배선(VDL) 중 제1 방향(DR1)의 패턴들은 제1 평탄화층(125) 상의 제4 도전층으로 마련될 수 있다.
회로 어레이층(120)은 표시 영역(DPA)에 배치되고 발광 어레이층(130)의 캐소드 전극(134)에 제1 전원보다 낮은 전압 레벨의 제2 전원을 공급하는 제2 전원 배선(도 6, 도 7의 VSL)과, 메인 비표시 영역(MNDA)에 배치되고 제2 전원 배선과 연결되는 제2 전원 팬 아웃 배선(VSFL)을 더 포함할 수 있다.
일 예로, 제1 전원 팬 아웃 배선(VDFL)은 표시 영역(DPA)의 주변 중 적어도 일부를 둘러싸는 형태로 이루어질 수 있고, 제2 전원 팬 아웃 배선(VSFL)은 제1 전원 팬 아웃 배선(VDFL)의 주변 중 적어도 일부를 둘러싸는 형태로 이루어질 수 있다.
그리고, 회로 어레이층(120)은 표시 영역(DPA)에 제1 방향(DR1)으로 연장된 형태로 배치되고 복수의 화소 구동부(PXD)들에 스캔신호를 전달하는 스캔 배선(SL)과, 표시 영역(DPA)에 제2 방향(DR2)으로 연장된 형태로 배치되고 복수의 화소 구동부(PXD)들에 데이터신호를 전달하는 데이터 배선(DL)들과, 메인 비표시 영역(MNDA) 중 표시 영역(DPA)의 제2 방향(DR2)의 적어도 일측에 인접한 일부에 배치되고 스캔 배선(SL)의 스캔신호를 공급하는 스캔구동부(SDC)와, 데이터 배선(DL)들과 각각 연결되는 데이터 팬 아웃 배선(DFL)들을 더 포함할 수 있다.
회로 어레이층(120)은 스캔신호의 생성을 위한 정전압들을 스캔구동부(SDC)에 공급하는 정전압 공급 배선(CVL)들과, 스캔신호의 생성을 제어하기 위한 스캔 제어 신호들을 스캔구동부(SDC)에 공급하는 스캔 제어 신호 공급 배선(CSL)들을 더 포함할 수 있다.
벤딩 영역(BA)은 벤딩 형태로 변형되는 영역이므로, 벤딩 스트레스로 인한 크랙을 감소시키기 위해, 벤딩 영역(BA)에 대응되는 무기막들 각각의 일부가 제거될 수 있다. 즉, 벤딩 영역(BA)에 대응되는 기판 버퍼층(121), 제1 게이트 절연층(122), 제2 게이트 절연층(123) 및 층간 절연층(124) 각각의 일부는 제거될 수 있다. 이에 따라, 제1 서브 영역(SB1)의 배선들과 제2 서브 영역(SB2)의 배선들은 벤딩 영역(BA)의 배선 및 콘택홀을 이용한 점핑 구조로 각각 연결될 수 있다.
그러므로, 회로 어레이층(120)에 구비되는 벤딩 영역(BA)의 배선들은 제1 전원 팬 아웃 배선(VDFL)과 연결되는 제1 전원 벤딩 배선(VDBL), 제2 전원 팬 아웃 배선(VSFL)과 연결되는 제2 전원 벤딩 배선(VSBL), 데이터 팬 아웃 배선(DFL)들과 각각 연결되는 데이터 벤딩 배선(DBL)들, 정전압 공급 배선(CVL)들과 각각 연결되는 정전압 공급 벤딩 배선(미도시)들, 및 스캔 제어 신호 공급 배선(CSL)들과 각각 연결되는 스캔 제어 신호 공급 벤딩 배선(미도시)들을 포함할 수 있다.
그리고, 회로 어레이층(120)에 구비되는 벤딩 영역(BA)의 배선들은 제1 서브 영역(SB1)까지 연장되는 센서 감지층(150)의 센서 배선(TSL)들과 각각 연결되는 센서 벤딩 배선(TSBL)들을 더 포함할 수 있다.
회로 어레이층(120)은 제2 서브 영역(SB2)의 일측에 나란하게 배열되는 신호 패드(SPD)들과, 신호 패드(SPD)들에 각각 연결되는 패드 배선들을 더 포함할 수 있다.
신호 패드(SPD)들은 표시 구동 회로(200)에 대응되는 표시 패드(DPD)들, 및 센서 전극층(150)의 센서 배선(TSL)들과 각각 대응되는 센서 패드(TPD1, TPD2)들을 포함할 수 있다. 또한, 신호 패드(SPD)들은 제1 전원 배선(VDL)에 대응되는 제1 전원 패드(VDPD), 및 제2 전원 배선(VSL)에 대응되는 제2 전원 패드(VSPD)를 더 포함할 수 있다.
회로 어레이층(120)은 벤딩 영역(BA)의 배선들 각각을 신호 패드들(SPD) 및 표시 구동 회로(200) 중 어느 하나에 연결시키기 위한 패드 배선들을 더 포함할 수 있다.
즉, 회로 어레이층(120)의 패드 배선들은 표시 구동 회로(200)와 표시 패드(DPD)들 사이를 연결하는 데이터 패드 배선들, 제1 전원 벤딩 배선(VDBL)과 제1 전원 패드(VDPD) 사이를 연결하는 제1 전원 패드 배선(VDPL), 제2 전원 벤딩 배선(VSBL)과 제2 전원 패드(VSPD) 사이를 연결하는 제2 전원 패드 배선(VSPL)을 포함할 수 있다.
그리고, 회로 어레이층(120)의 패드 배선들은 센서 벤딩 배선(TSBL)들과 센서 패드(TPD1, TPD2)들 사이를 각각 연결하는 센서 패드 배선(TSPL)들을 더 포함할 수 있다.
그리고, 신호 패드(SPD)들 중 일부는 정전압 공급 배선(CVL)들 및 스캔 제어 신호 공급 배선(CSL)들과 각각 대응하는 경우, 회로 어레이층(120)의 패드 배선들 중 일부는 정전압 공급 벤딩 배선(미도시)들 및 스캔 제어 신호 공급 벤딩 배선(미도시)들과 신호 패드(SPD)들 중 일부 사이를 각각 연결할 수 있다.
또는, 별도로 도시하고 있지 않으나, 정전압 공급 배선(CVL)들 및 스캔 제어 신호 공급 배선(CSL)들은 정전압 공급 벤딩 배선(미도시)들 및 스캔 제어 신호 공급 벤딩 배선(미도시)들을 통해 표시 구동 회로(200)에 연결될 수도 있다.
도 14를 참조하면, 표시 영역(DPA)의 주변에 배치되는 메인 비표시 영역(MNDA)은 표시 영역(DPA)의 주변을 둘러싸는 형태의 메인 봉지 영역(MENA)을 포함할 수 있다.
제1 전원 팬 아웃 배선(VDFL)과 제2 전원 팬 아웃 배선(VSFL)은 제3 애노드 연결 전극(ANDE3)과 함께, 제2 평탄화층(126) 상의 제5 도전층으로 이루어질 수 있다.
캐소드 전극(134)은 메인 비표시 영역(MNDA)의 일부 영역까지 연장되고 제3 평탄화층(127)을 관통하는 홀을 통해 제2 전원 팬 아웃 배선(VSFL)과 연결될 수 있다.
일 실시예에 따르면, 밀봉 구조물(140) 중 제1 밀봉층(141)과 제3 밀봉층(143)은 무기 절연 재료로 각각 이루어지고 메인 비표시 영역(MNDA) 중 표시 영역(DPA)의 주변을 둘러싸는 메인 봉지 영역(MENA)에서 상호 접할 수 있다. 이로써, 메인 비표시 영역(MNDA)의 메인 봉지 영역(MENA)에, 제1 밀봉층(141)과 제3 밀봉층(143)에 의한 무기 재료의 접합 구조로 밀봉 구조가 마련될 수 있다.
일 실시예의 표시 장치(10)는 메인 비표시 영역(MNDA)의 메인 봉지 영역(MENA) 중 표시 영역(DPA)에 인접한 일부 영역인 메인 댐 영역((MDAA)에 배치되고 표시 영역(DPA)의 주변을 둘러싸는 형태로 이루어지는 메인 댐 구조물(MDMS)을 더 포함할 수 있다.
메인 댐 구조물(MDMS)은 유기 절연 재료의 제2 밀봉층(142)의 배치 영역을 한정하기 위한 것이다. 즉, 제2 밀봉층(142)은 메인 댐 구조물(MDMS)에 의해 정의되는 영역 내에 배치될 수 있다.
메인 댐 구조물(MDMS)은 회로 어레이층(120) 및 발광 어레이층(130)에 구비된 유기막들 중 둘 이상의 적층으로 마련될 수 있다.
일 예로, 메인 댐 구조물(MDMS)은 제2 평탄화층(126)과 동일층으로 이루어진 제1 댐층(DML1), 제1 댐층(DML1)을 덮고 제3 평탄화층(127)과 동일층으로 이루어진 제2 댐층(DML2), 제2 댐층(DML2)을 덮고 화소 정의층(132)과 동일층으로 이루어진 제3 댐층(DML3) 및 제3 댐층(DML3)을 덮고 스페이서(도 5의 SPC)와 동일층으로 이루어진 제4 댐층(DML4)을 포함할 수 있다.
또는, 메인 댐 구조물(MDMS)은 메인 댐 영역(MDAA)에 상호 이격된 두 개 이상으로 마련될 수 있으며, 둘 이상의 메인 댐 구조물(MDMS) 중 표시 영역(DPA)에 인접한 어느 하나는 제1 내지 제4 댐층(DML1~4)으로 이루어지고, 둘 이상의 메인 댐 구조물(MDMS) 중 다른 하나는 제2 내지 제4 댐층(DML2~4)으로 이루어질 수 있다. 다만 이는 단지 예시일 뿐이며, 메인 댐 구조물(MDMS)의 배치 형태는 제2 밀봉층(142)의 재료, 두께 및 너비 등에 따라 변경될 수 있다.
메인 댐 구조물(MDMS)은 회로 어레이층(120) 및 발광 어레이층(130)에 구비된 유기막들로부터 이격된다. 즉, 회로 어레이층(120) 및 발광 어레이층(130)에 구비된 유기막들과 메인 댐 구조물(MDMS) 사이, 메인 댐 구조물(MDMS)들 사이, 및 메인 댐 구조물(MDMS)과 기판(110)의 일부 가장자리 사이에는 층간 절연층(124)이 노출되는 밸리 영역이 구비될 수 있다.
그러므로, 메인 비표시 영역(MNDA)의 메인 봉지 영역(MENA) 중 메인 댐 구조물(MDMS)이 배치되는 일부 영역을 제외한 나머지 일부 영역의 적어도 일부에서, 제1 밀봉층(141)은 층간 절연층(124)과 접할 수 있다. 여기서, 제1 밀봉층(141)과 층간 절연층(124) 간의 접합은 메인 봉지 영역(MENA)의 나머지 일부 영역에 대응되고 표시 영역(DPA)의 주변을 둘러싸는 형태로 마련될 수 있다. 이로써, 제1 밀봉층(141)과 층간 절연층(124)에 의한 무기 재료의 접합 구조로 밀봉 구조가 메인 봉지 영역(MENA)에 마련될 수 있다.
도 15를 참조하면, 제1 전원 팬 아웃 배선(VDFL) 및 제2 전원 팬 아웃 배선(VSFL) 각각의 일부는 메인 봉지 영역(MENA)에 배치될 수 있다.
데이터 팬 아웃 배선(DFL)들과 정전압 공급 배선(CVL)들과 스캔 제어 신호 공급 배선(CSL)들은 메인 비표시 영역(MNDA)과 제1 서브 영역(SB1)에 배치되고, 제1 게이트 절연층(122) 상의 제1 도전층 및 제2 게이트 절연층(123) 상의 제2 도전층 중 적어도 하나로 각각 마련될 수 있다.
그리고, 제1 전원 팬 아웃 배선(VDFL)과 제2 전원 팬 아웃 배선(VSFL)은 데이터 팬 아웃 배선(DFL)들, 정전압 공급 배선(CVL)들 및 스캔 제어 신호 공급 배선(CSL)들 각각과 다른 층에 배치된다. 일 예로, 제1 전원 팬 아웃 배선(VDFL)과 제2 전원 팬 아웃 배선(VSFL)은 제2 평탄화층(126) 상의 제5 도전층(CDL5)으로 이루어질 수 있다.
이에 따라, 제1 전원 팬 아웃 배선(VDFL)과 제2 전원 팬 아웃 배선(VSFL) 각각의 적어도 일부는 데이터 팬 아웃 배선(DFL)들과 정전압 공급 배선(CVL)들과 스캔 제어 신호 공급 배선(CSL)들에 중첩될 수 있다.
제1 전원 벤딩 배선(VDBL)의 일단은 제1 서브 영역(SB1)의 제1 전원 콘택홀(VDCH1)을 통해 제1 전원 팬 아웃 배선(VDFL)과 연결되고, 제1 전원 벤딩 배선(VDBL)의 다른 일단은 제2 서브 영역(SB2)의 제2 전원 콘택홀(VDCH2)을 통해 제1 전원 패드 배선(VDPL)과 연결될 수 있다.
그리고, 제2 전원 벤딩 배선(VSBL)의 일단은 제1 서브 영역(SB1)의 제3 전원 콘택홀(VSCH1)을 통해 제2 전원 팬 아웃 배선(VSFL)과 연결되고, 제2 전원 벤딩 배선(VSBL)의 다른 일단은 제2 서브 영역(SB2)의 제4 전원 콘택홀(VSCH2)을 통해 제2 전원 패드 배선(VSPL)과 연결될 수 있다.
제1 전원 벤딩 배선(VDBL) 및 제2 전원 벤딩 배선(VSBL)은 애노드 전극(131), 캐소드 전극(134), 브릿지 전극(BE), 구동 전극(TE)과 감지 전극(RE) 중 적어도 하나와 동일층으로 마련될 수 있다.
도 16은 제1 실시예에 따른 도 15의 K-K'에 대한 일 예시를 보여주는 단면도이다. 도 17은 제1 실시예에 따른 도 15의 L-L'에 대한 일 예시를 보여주는 단면도이다. 도 18은 제1 실시예에 따른 도 13의 J-J'에 대한 일 예시를 보여주는 단면도이다.
도 16을 참조하면, 제1 실시예에 있어서, 정전압 공급 배선(CVL)들의 일부와 스캔 제어 신호 공급 배선(CSL)들의 일부는 제1 게이트 절연층(122) 상의 제1 도전층으로 이루어지고, 데이터 팬 아웃 배선(DFL)들의 일부는 제2 게이트 절연층(123) 상의 제2 도전층으로 이루어질 수 있다.
그리고, 제1 전원 팬 아웃 배선(VDFL)과 제2 전원 팬 아웃 배선(VSFL)은 제2 평탄화층(126) 상의 제5 도전층(CDL5)으로 이루어질 수 있다. 여기서, 제5 도전층(CDL5)은 제4 금속층(MM4), 제5 금속층(MM5) 및 제6 금속층(MM6)을 포함한 삼중층 구조로 이루어질 수 있다.
더불어, 제2 전원 벤딩 배선(VSBL)은 애노드 전극(131)과 함께, 제3 평탄화층(127) 상에 배치될 수 있다. 이 경우, 제2 전원 벤딩 배선(VSBL)은 제1 서브 영역(SB1)에 배치되고 제3 평탄화층(127)을 관통하는 제3 전원 콘택홀(VSCH1)을 통해 제2 전원 팬 아웃 배선(VSFL)과 연결되고, 제2 서브 영역(SB2)에 배치되고 제3 평탄화층(127)을 관통하는 제4 전원 콘택홀(VSCH2)을 통해 제2 전원 패드 배선(VSPL)과 연결될 수 있다.
제3 전원 콘택홀(VSCH1) 및 제4 전원 콘택홀(VSCH2) 각각은 복수 개로 마련될 수 있다.
더불어, 별도로 도시되지 않았으나, 제1 전원 팬 아웃 배선(VDFL)과 제1 전원 벤딩 배선(VDBL) 및 제1 전원 패드 배선(VDPL) 간의 연결 형태는 제2 전원 팬 아웃 배선(VSFL), 제2 전원 벤딩 배선(VSBL) 및 제2 전원 패드 배선(VSPL) 간의 연결 형태와 사실상 동일하므로, 이하에서 중복되는 설명을 생략한다.
한편, 앞서 설명한 바와 같이, 회로 어레이층(120) 및 발광 어레이층(130)에 구비된 유기막들과 메인 댐 구조물(MDMS) 사이, 메인 댐 구조물(MDMS)들 사이, 및 메인 댐 구조물(MDMS)과 기판(110)의 가장자리 사이에는 층간 절연층(124)이 노출되는 밸리 영역이 구비될 수 있다.
이에 따라, 메인 비표시 영역(MNDA)의 메인 봉지 영역(MENA) 중 메인 댐 구조물(MDMS)이 배치되는 일부 영역을 제외한 나머지 영역의 적어도 일부에 대응하는 제1 전원 팬 아웃 배선(VDFL) 및 제2 전원 팬 아웃 배선(VSFL) 각각의 일부는 밸리 영역에 의해 층간 절연층(124) 상에 배치되고, 제1 밀봉층(141)에 노출될 수 있다.
도 17의 도시와 같이, 제1 실시예에 따르면, 메인 봉지 영역(MENA)의 나머지 영역에 대응하는 제1 전원 팬 아웃 배선(VDFL) 및 제2 전원 팬 아웃 배선(VSFL) 각각의 일부는 제3 평탄화층(127)으로 덮이지 않으므로, 다른 부분보다 많은 횟수의 식각 공정에 노출됨으로써, 언더컷 형태로 이루어질 수 있다. 즉, 메인 봉지 영역(MENA)의 나머지 영역에서, 제6 금속층(MM6)의 가장자리가 제5 금속층(MM5)보다 돌출되는 언더컷 형태의 제5 도전층(CDL5)이 배치될 수 있다. 이때, 제1 밀봉층(141)이 제5 도전층(CDL5) 상에 배치되면, 제1 밀봉층(141)이 제5 도전층(CDL5)의 측면에 접합되기 어렵고, 제5 도전층(CDL5)의 언더컷 형태에 대응되는 크랙이 제1 밀봉층(141)에 발생될 수 있다. 이러한 제1 밀봉층(141)과 제5 도전층(CDL5) 간의 틈새는 산소 또는 수분의 침투 경로가 될 수 있으므로, 표시 장치(10)의 수명 및 표시 품질을 저하시킬 수 있다.
이에 따라, 제1 실시예에 따른 표시 장치(10)는 언더컷 형태로 이루어진 제5 도전층(CDL5)의 측면과 제1 밀봉층(141) 사이에 배치되는 완충층(ABS)을 더 포함한다.
완충층(ABS)은 제1 밀봉층(141)과 마찬가지로, 무기 절연 재료로 이루어진다.
이러한 완충층(ABS)에 의해 제5 도전층(CDL5)의 측면에 배치된 언더컷의 너비가 감소될 수 있고, 동일한 무기 절연 재료로 이루어진 완충층(ABS)과 제1 밀봉층(141) 간의 접합이 더욱 용이해질 수 있으므로, 더욱 견고한 밀봉 구조가 마련될 수 있다.
더불어, 도 18을 참조하면, 제1 실시예에 따른 신호 패드(SPD)들 각각은 층간 절연층(124) 상의 제1 패드층(PDL1), 층간 절연층(124) 상에 배치되고 제1 패드층(PDL1)과 연결되며 제3 도전층으로 이루어지는 제2 패드층(PDL2), 제2 패드층(PDL2)을 덮고 제4 도전층(CDL4)으로 이루어지는 제3 패드층(PDL3) 및 제3 패드층(PDL3)을 덮고 제5 도전층(CDL5)으로 이루어지는 제4 패드층(PDL4)을 포함할 수 있다.
제2 서브 영역(SB2)에는 표시 구동 회로(200)가 실장되고, 회로 보드(300)가 연결되는 신호 패드(SPD)들이 배치되므로, 회로 어레이층(120) 및 발광 어레이층(130)에 구비된 유기막들이 배치되지 않을 수 있다.
즉, 제1 평탄화층(125), 제2 평탄화층(126) 및 제3 평탄화층(127)은 제2 서브 영역(SB2)에 배치되지 않을 수 있다.
이에 따라, 메인 봉지 영역(MENA)의 나머지 영역에 대응하는 제1 전원 팬 아웃 배선(VDFL) 및 제2 전원 팬 아웃 배선(VSFL) 각각의 일부와 마찬가지로, 제5 도전층(CDL5)으로 이루어진 제4 패드층(PDL4)은 제1 전원 팬 아웃 배선(VDFL) 및 제2 전원 팬 아웃 배선(VSFL) 각각의 다른 일부보다 많은 횟수의 식각 공정에 노출됨으로써, 언더컷 형태로 이루어질 수 있다.
이 경우, 신호 패드(SPD)들의 가장자리를 덮는 터치 버퍼층(151)이 제4 패드층(PDL4)의 측면에 접착되기 어려우므로, 용이하게 이탈될 수 있다.
이를 방지하기 위해, 제1 실시예에 따르면, 완충층(ABS)은 제4 패드층(PDL4)의 측면을 더 덮을 수 있다.
이상과 같이, 제1 실시예에 따른 표시 장치(10)는 제1 전원 팬 아웃 배선(VDFL) 및 제2 전원 팬 아웃 배선(VSFL)과 제4 패드층(PDL4) 등을 포함하는 제2 평탄화층(126) 상의 제5 도전층(CDL5) 중 제3 평탄화층(127)로 덮이지 않는 일부가 언더컷 형태로 이루어지며, 이러한 언더컷 형태의 측면을 덮는 완충층(ABS)을 포함한다. 이로써, 제1 밀봉층(141) 또는 터치 버퍼층(151)의 접착 불량이 방지될 수 있으므로, 표시 장치(10)의 수명 저하가 방지될 수 있다.
도 19는 제2 실시예에 따른 도 15의 K-K'에 대한 일 예시를 보여주는 단면도이다. 도 20은 제2 실시예에 따른 도 13의 J-J'에 대한 일 예시를 보여주는 단면도이다.
도 19 및 도 20을 참조하면, 제2 실시예의 표시 장치는 제1 전원 팬 아웃 배선(VDFL) 및 제2 전원 팬 아웃 배선(VSFL)과 제4 패드층(PDL4) 등을 포함하는 제2 평탄화층(126) 상의 제5 도전층(CDL5) 중 제3 평탄화층(127)로 덮이지 않는 일부가 언더컷 형태가 아니라 테이퍼 형태로 이루어지는 점을 제외하면, 도 16 내지 도 18에 도시된 제1 실시예와 사실상 동일하므로, 이하에서 중복 설명을 생략한다.
제2 실시예에 따르면, 추가적인 식각 공정에 노출되기 전에, 제2 평탄화층(126) 상의 제5 도전층(CDL5) 중 제3 평탄화층(127)로 덮이지 않는 일부의 측면을 덮는 완충층(ABS')을 먼저 배치함으로써, 제2 평탄화층(126) 상의 제5 도전층(CDL5) 중 제3 평탄화층(127)로 덮이지 않는 일부의 측면이 테이퍼 형태로 유지될 수 있다.
한편, 앞서 언급한 바와 같이, 일 실시예에 따른 표시 장치(10)는 홀 영역(HLA) 및 부가 비표시 영역(ANDA)을 포함한다.
도 21은 도 2의 C 부분에 대한 일 예시를 보여주는 레이아웃 도이다. 도 22는 도 21의 M-M'에 대한 일 예시를 보여주는 단면도이다.
도 21을 참조하면, 일 실시예에 따른 표시 장치(10)의 표시 패널(100)은 표시 영역(DPA)으로 둘러싸인 홀 영역(HLA)과, 홀 영역(HLA)에 대응하고 적어도 기판(110)을 관통하는 관통부(THM)를 더 포함할 수 있다.
이 경우, 기판(110)은 홀 영역(HLA)과 표시 영역(DPA) 사이에 배치된 부가 비표시 영역(ANDA)을 더 포함할 수 있다.
부가 비표시 영역(ANDA)은 홀 영역(HLA)의 주변을 둘러싸는 서브 봉지 영역(SENA)을 포함할 수 있다.
그리고, 부가 비표시 영역(ANDA)은 서브 봉지 영역(SENA)과 표시 영역(DPA) 사이에 배치되는 배선 회피 영역(LSSA)을 더 포함할 수 있다.
스캔 배선(SL)들 등과 같이, 회로 어레이층(120)에 구비된 제1 방향(DR1)의 배선들 중 홀 영역(HLA)에 중첩되는 일부는 홀 영역(HLA)의 관통부(THM)에 의해 단선되지 않기 위해서, 배선 회피 영역(LSSA)에서 홀 영역(HLA)의 주변을 따라 우회할 수 있다.
마찬가지로, 데이터 배선(DL) 및 제1 전원 배선(VDL) 등과 같이, 회로 어레이층(120)에 구비된 제2 방향(DR2)의 배선들 중 홀 영역(HLA)에 중첩되는 일부는 홀 영역(HLA)의 관통부(THM)에 의해 단선되지 않기 위해서, 배선 회피 영역(LSSA)에서 홀 영역(HLA)의 주변을 따라 우회할 수 있다.
표시 장치(10)는 서브 봉지 영역(SENA) 중 표시 영역(DPA)에 인접한 일부 영역인 서브 댐 영역(SDAA)에 배치되고, 홀 영역(HLA)을 둘러싸는 형태로 이루어진 서브 댐 구조물(SDMS)을 더 포함할 수 있다.
서브 댐 영역(SDAA)의 서브 댐 구조물(SDMS)은 표시 영역(DPA)의 제2 밀봉층(142)이 홀 영역(HLA) 및 서브 봉지 영역(SENA)으로 확산되는 것을 제한하기 위한 것이다.
한편, 제2 공통층(CML2) 및 캐소드 전극(134)은 표시 영역(DPA)에 전체적으로 대응함에 따라, 마스크를 배제한 상태의 적층 공정으로 마련될 수 있다. 그로 인해, 제2 공통층(CML2) 및 캐소드 전극(134)은 층간 절연층(124) 상의 부가 비표시 영역(ANDA)에도 배치될 수 있다.
이에, 일 실시예에 따르면, 서브 봉지 영역(SENA)에 제1 밀봉층(141)과 층간 절연층(124) 간의 접합 구조를 마련하기 위해, 표시 장치(10)는 서브 봉지 영역(SENA)에 배치되고 상호 이격되며 제2 공통층(CML2) 및 캐소드 전극(134)을 각각 관통하는 둘 이상의 부가 개구홀(AOPH)들을 더 포함할 수 있다.
둘 이상의 부가 개구홀(AOPH) 중 적어도 하나는 서브 댐 구조물(SDMS)들 사이에 배치될 수 있다.
도 22를 참조하면, 서브 댐 구조물(SDMS)은 메인 댐 구조물(MDMS)과 마찬가지로, 제2 평탄화층(126)과 동일층으로 이루어진 제1 댐층(DML1), 제1 댐층(DML1)을 덮고 제3 평탄화층(127)과 동일층으로 이루어진 제2 댐층(DML2), 제2 댐층(DML2)을 덮고 화소 정의층(132)과 동일층으로 이루어진 제3 댐층(DML3) 및 제3 댐층(DML3)을 덮고 스페이서(도 5의 SPC)와 동일층으로 이루어진 제4 댐층(DML4)을 포함할 수 있다.
또는, 서브 댐 구조물(SDMS)은 서브 댐 영역(SDAA)에 상호 이격된 두 개 이상으로 마련될 수 있다. 둘 이상의 서브 댐 구조물(SDMS) 중 표시 영역(DPA)에 인접한 어느 하나는 제1 내지 제4 댐층(DML1~4)으로 이루어지고, 둘 이상의 서브 댐 구조물(SDMS) 중 다른 하나는 제2 내지 제4 댐층(DML2~4)으로 이루어질 수 있다. 다만 이는 단지 예시일 뿐이며, 서브 댐 구조물(SDMS)의 배치 형태는 제2 밀봉층(142)의 재료, 두께 및 너비 등에 따라 변경될 수 있다.
서브 댐 구조물(SDMS)은 회로 어레이층(120) 및 발광 어레이층(130)에 구비된 유기막들로부터 이격된다. 즉, 회로 어레이층(120) 및 발광 어레이층(130)에 구비된 유기막들과 서브 댐 구조물(SDMS) 사이 및 서브 댐 구조물(SDMS)들 사이에는 층간 절연층(124)이 노출되는 밸리 영역이 구비될 수 있다.
더불어, 앞서 설명한 바와 같이, 표시 영역(DPA)에 전체적으로 대응하는 제2 공통층(CML2) 및 캐소드 전극(134)은 부가 비표시 영역(ANDA)의 층간 절연층(124) 상에도 배치될 수 있다.
이에 따라, 캐소드 전극(134) 상의 제1 밀봉층(141)을 층간 절연층(124)와 접합시키기 위해, 표시 장치(10)는 서브 봉지 영역(SENA)에 배치되고 상호 이격되며 제2 공통층(CML2) 및 캐소드 전극(134)을 각각 관통하는 둘 이상의 부가 개구홀(AOPH)들을 더 포함할 수 있다.
제1 밀봉층(141)은 층간 절연층(124) 상의 부가 비표시 영역(ANDA)에 더 배치되고, 서브 댐 구조물(SDMS)과 둘 이상의 부가 개구홀(AOPH)들을 덮을 수 있다.
제3 밀봉층(143)은 부가 비표시 영역(ANDA)에서 제1 밀봉층(141)과 접할 수 있다. 이로써, 부가 비표시 영역(ANDA)에, 제1 밀봉층(141)과 제3 밀봉층(143)에 의한 무기 재료의 접합 구조로 밀봉 구조가 마련될 수 있다.
그리고, 제1 밀봉층(141)은 부가 비표시 영역(ANDA)의 서브 봉지 영역(SENA) 중 서브 댐 구조물(SDMS)이 배치된 일부 영역을 제외한 나머지 영역에서 제2 공통층(CML2) 및 캐소드 전극(134)을 각각 관통하고 상호 이격되는 둘 이상의 부가 개구홀(AOPH)들을 통해 층간 절연층(124)과 접할 수 있다.
이로써, 제1 밀봉층(141)과 층간 절연층(124)에 의한 무기 재료의 접합 구조로 밀봉 구조가 서브 봉지 영역(SENA)에 마련될 수 있다.
관통부(THM)는 표시 패널(100)을 관통할 수 있다. 즉, 관통부(THM)는 홀 영역(HLA)에 대응되는 기판(110), 기판 버퍼층(121), 제1 게이트 절연층(122), 제2 게이트 절연층(123), 층간 절연층(124), 제2 공통층(CML2), 캐소드 전극(134), 제1 밀봉층(141), 제3 밀봉층(143), 터치 버퍼층(151), 터치 층간 절연층(152) 및 터치 보호층(153) 각각의 일부를 관통할 수 있다.
이러한 관통부(THM)는 표시 패널(100) 외부에 배치된 기능성 모듈(미도시)의 적어도 일부에 중첩하고, 기능성 모듈의 센싱 정보 입력을 위한 경로, 또는 기능성 모듈의 사운드 출력을 위한 경로 등으로 마련될 수 있다.
이상과 같이, 일 실시예에 따르면, 표시 영역(DPA)에 의해 둘러싸인 홀 영역(HLA)을 포함하더라도, 홀 영역(HLA)과 표시 영역(DPA) 사이의 부가 비표시 영역(ANDA) 중 서브 봉지 영역(SENA)에 배치되는 둘 이상의 부가 개구홀(AOPH)들에 의해 제1 밀봉층(141)과 층간 절연층(124) 간의 접합이 마련될 수 있다. 따라서, 홀 영역(HLA)의 관통부(THM)를 더 포함하더라도, 부가 비표시 영역(ANDA)에 마련된 층간 절연층(124), 제1 밀봉층(141) 및 제3 밀봉층(143)에 의한 무기 재료들의 접합 구조에 의해, 관통부(THM)를 통한 산소 또는 수분의 침투가 차단될 수 있다.
다음, 제1 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다.
도 23은 제1 실시예에 따른 표시 장치의 제조 방법을 보여주는 순서도이다. 도 24 내지 도 44는 도 23의 단계들을 보여주는 공정도이다.
도 23을 참조하면, 제1 실시예에 따른 표시 장치의 제조 방법은 복수의 발광 영역들(EA)이 배열되는 표시 영역(DPA)과, 표시 영역(DPA)의 주변에 배치된 메인 비표시 영역(MNDA)과, 표시 영역(DPA)으로 둘러싸인 홀 영역(HLA)과, 홀 영역(HLA)과 표시 영역(DPA) 사이에 배치된 부가 비표시 영역(ANDA)을 포함하는 기판(110)을 마련하는 단계(S10), 기판(110) 상의 반도체층(SEL)을 덮는 제1 게이트 절연층(122), 제1 게이트 절연층(122) 상의 제1 도전층을 덮는 제2 게이트 절연층(123), 제2 게이트 절연층(123) 상의 제2 도전층을 덮는 층간 절연층(124)을 무기 절연 재료로 각각 배치하는 단계(S21), 층간 절연층(124) 상의 제3 도전층을 덮고 표시 영역(DPA)에 대응되며 유기 절연 재료로 이루어진 제1 평탄화층(125)을 층간 절연층(124) 상에 배치하는 단계(S22), 층간 절연층(124) 및 제1 평탄화층(125) 상에 제1 금속층(MM1), 제2 금속층(MM2) 및 제3 금속층(MM3)의 적층 구조로 이루어진 제4 도전층(CDL4)을 배치하는 단계(S23), 제4 도전층(CDL4)을 덮고 유기 절연 재료로 이루어진 제2 평탄화층(126)을 제1 평탄화층(125) 상에 배치하는 단계(S24), 층간 절연층(124) 및 제2 평탄화층(126) 상에 제4 금속층(MM2), 제5 금속층(MM5) 및 제6 금속층(MM6)의 적층 구조로 이루어진 제5 도전층(CDL5)을 배치하는 단계(S25) 및 제5 도전층(CDL5)을 덮고 유기 절연 재료로 이루어진 제3 평탄화층(127)을 제2 평탄화층(126) 상에 배치하는 단계(S26)를 포함한다.
제4 도전층(CDL4)을 배치하는 단계(S23)에서, 제4 도전층(CDL4)은 부가 비표시 영역(ANDA)의 일부에 대응하고 홀 영역의 주변을 둘러싸는 형태로 각각 이루어지며 상호 이격되는 둘 이상의 필오프 패턴(도 25의 POP)들을 포함한다.
제5 도전층(CDL5)을 배치하는 단계(S25)에서, 제4 금속층(MM4)은 둘 이상의 필오프 패턴(POP)들의 제3 금속층(MM3) 상에 배치되고 제3 금속층(MM3)과 동일한 재료로 이루어지며, 제5 도전층(CDL5)의 제5 금속층(MM5)은 제4 도전층(CDL4)의 제2 금속층(MM2)과 동일한 재료로 이루어진다.
제5 도전층(CDL5)을 배치하는 단계(S26) 중 제4 금속층(MM4), 제5 금속층(MM5) 및 제6 금속층(MM6)을 패터닝하는 과정에서, 둘 이상의 필오프 패턴(POP)들 각각의 제3 금속층이 제4 금속층(MM4)와 함께 패터닝된다.
제1 실시예에 따른 표시 장치의 제조 방법은 제3 평탄화층(127)을 배치하는 단계(S26) 이후에, 둘 이상의 필오프 패턴(POP)들 각각의 제2 금속층(MM2)을 제거하여, 둘 이상의 필오프 패턴(POP)들 각각의 제1 금속층(MM1)으로 이루어진 둘 이상의 필오프 마스크(도 33의 POM)들을 마련하는 단계(S31), 및 제5 도전층(CDL5) 중 층간 절연층(124) 상에 배치된 일부의 측면을 덮는 완충층(ABS)을 마련하는 단계(S32)를 더 포함한다.
그리고, 제1 실시예에 따른 표시 장치의 제조 방법은 둘 이상의 필오프 마스크(POM)들을 마련하는 단계(S31) 및 완충층(ABS)을 마련하는 단계 이후에, 복수의 발광 영역들(EA)에 각각 대응하는 복수의 애노드 전극(131)들을 제3 평탄화층(127) 상에 배치하는 단계(S41), 복수의 발광 영역들(EA) 사이의 이격 영역인 비발광 영역(NEA)에 대응하며 복수의 애노드 전극(131)들 각각의 가장자리를 덮고 유기 절연 물질로 이루어진 화소정의층(132)을 제3 평탄화층(127) 상에 배치하는 단계(S42), 복수의 발광 영역들(EA)에 각각 대응하는 복수의 제1 공통층(CML1)들을 복수의 애노드 전극(131)들 상에 각각 배치하는 단계(S43), 복수의 발광 영역들(EA)에 각각 대응하는 복수의 발광층(133)들을 복수의 제1 공통층(CML1) 상에 각각 배치하는 단계(S44), 표시 영역(DPA)과 홀 영역(HLA)과 부가 비표시 영역(ANDA)에 대응하고 화소정의층(132)과 복수의 발광층(133)들을 덮는 제2 공통층(CML2)을 배치하는 단계(S45), 및 표시 영역(DPA)과 홀 영역(HLA)과 부가 비표시 영역(ANDA)에 대응하는 캐소드 전극(134)을 제2 공통층(CML2) 상에 배치하는 단계(S46)를 더 포함할 수 있다.
제2 공통층(CML2)을 배치하는 단계(S45)에서, 제2 공통층(CML2)은 부가 비표시 영역(ANDA)에 대응한 둘 이상의 필오프 마스크(POM)들을 덮는다.
그리고, 제1 실시예에 따른 표시 장치의 제조 방법은 캐소드 전극(134)을 배치하는 단계(S46) 이후에, 둘 이상의 필오프 마스크(POM)들을 층간 절연층(124)로부터 분리하는 과정을 통해, 둘 이상의 필오프 마스크(POM)들 각각 상에 배치된 제2 공통층(CML2)과 캐소드 전극(134)을 둘 이상의 필오프 마스크(POM)들과 함께 제거하여, 제2 공통층(CML2) 및 캐소드 전극(134)을 각각 관통하고 상호 이격되는 둘 이상의 부가 개구홀(AOPH)들을 마련하는 단계(S50)를 더 포함할 수 있다.
그리고, 화소정의층(132)을 배치하는 단계(S42) 이후에, 메인 비표시 영역(MNDA)의 메인 봉지 영역(MENA) 중 일부 영역(MDAA)에 배치되고 표시 영역(DPA)의 주변을 둘러싸는 형태로 이루어지는 메인 댐 구조물(MDMS)과, 부가 비표시 영역(ANDA)의 서브 봉지 영역(SENA) 중 일부 영역(SDAA)에 배치되고 홀 영역(HLA)을 둘러싸는 형태로 이루어지는 서브 댐 구조물(SDMS)이 마련될 수 있다.
더불어, 둘 이상의 필오프 마스크(POM)들을 마련하는 단계(S31)에서, 둘 이상의 필오프 마스크(POM)들은 서브 봉지 영역(SENA) 중 서브 댐 구조물(SDMS)과 홀 영역(HLA) 사이에 배치될 수 있다.
제1 실시예에 따른 표시 장치의 제조 방법은 둘 이상의 부가 개구홀(AOPH)들을 마련하는 단계(S50) 이후에, 표시 영역(DPA), 메인 봉지 영역(MENA) 및 서브 봉지 영역(SENA)에 대응되며 캐소드 전극(134), 메인 댐 구조물(MDMS) 및 서브 댐 구조물(SDMS)을 덮고 무기 절연 재료로 이루어진 제1 밀봉층(141)을 층간 절연층(124) 상에 배치하는 단계(S61), 메인 댐 구조물(MDMS)과 서브 댐 구조물(SDMS)로 둘러싸인 영역에 대응하고 유기 절연 재료로 이루어진 제2 밀봉층(142)을 제1 밀봉층(141) 상에 배치하는 단계(S62), 및 제2 밀봉층(142)을 덮고 무기 절연 재료로 이루어진 제3 밀봉층(143)을 제1 밀봉층(141) 상에 배치하는 단계(S63)를 더 포함할 수 있다.
제1 실시예에 따른 표시 장치의 제조 방법은 제3 밀봉층(143)을 배치하는 단계(S63) 이후에, 홀 영역(HLA)에 대응하는 관통부(THM)를 배치하는 단계(S70)를 더 포함할 수 있다. 여기서, 관통부(THM)는 적어도 기판(110), 제1 게이트 절연층(122), 제2 게이트 절연층(123), 층간 절연층(124), 제2 공통층(CML2), 캐소드 전극(134), 제1 밀봉층(141) 및 제3 밀봉층(143)을 관통할 수 있다.
도 24를 참조하면, 복수의 발광 영역(EA)들이 배열된 표시 영역(DPA)을 포함한 기판(110)이 마련된다. (S10) 기판(110) 상의 전면에 무기 절연 재료를 적층하는 과정으로, 기판 버퍼층(121)이 배치될 수 있다.
기판 버퍼층(121) 상의 반도체 재료(미도시)를 패터닝하는 과정으로, 반도체층(SEL)이 배치될 수 있다.
기판 버퍼층(121) 상에 반도체층(SEL)을 덮는 무기 절연 재료를 적층하는 과정으로, 제1 게이트 절연층(122)이 배치될 수 있다.
제1 게이트 절연층(122) 상의 도전성 재료(미도시)를 패터닝하는 과정으로, 제1 도전층이 배치될 수 있다. 제1 도전층은 반도체층(SEL)의 채널영역(C)과 중첩하는 게이트 전극(G)을 포함할 수 있다. 또는, 도 27의 도시와 같이, 제1 도전층은 스캔 제어 신호 공급 배선(CSL)들과 정전압 공급 배선(CVL)들 각각의 적어도 일부를 더 포함할 수 있다.
이로써, 복수의 발광 영역(EA)들에 각각 대응한 복수의 화소 구동부(PXD)들 각각의 제1 트랜지스터(T1)가 마련될 수 있다.
제1 게이트 절연층(122) 상에 게이트 전극(G) 등을 포함한 제1 도전층을 덮는 무기 절연 재료를 적층하는 과정으로, 제2 게이트 절연층(123)이 배치될 수 있다.
제2 게이트 절연층(123) 상의 도전성 재료(미도시)를 패터닝하는 과정으로, 제2 도전층이 배치될 수 있다. 제2 도전층은 커패시터전극(CAE)을 포함할 수 있다. 또는, 도 27의 도시와 같이, 제2 도전층은 데이터 팬 아웃 배선(DFL)들의 적어도 일부를 더 포함할 수 있다.
제2 게이트 절연층(123) 상에 커패시터전극(CAE) 등을 포함한 제2 도전층을 덮는 무기 절연 재료를 적층하는 과정으로, 층간 절연층(124)이 배치될 수 있다. (S21)
층간 절연층(124) 상의 도전성 재료(미도시)를 패터닝하는 과정으로, 제3 도전층이 배치될 수 있다. 제3 도전층은 제1 애노드 연결 전극(ANDE1)을 포함할 수 있다. 제1 애노드 연결 전극(ANDE1)은 층간 절연층(124), 제2 게이트 절연층(123) 및 제1 게이트 절연층(122)을 관통하는 제1 애노드 콘택홀(ANDH1)을 통해 제1 트랜지스터(T1)의 반도체층(SEL)의 드레인영역(SD2)과 전기적으로 연결될 수 있다.
층간 절연층(124) 상에 제1 애노드 연결 전극(ANDE1) 등을 포함한 제3 도전층을 덮는 유기 절연 재료를 적층하는 과정으로, 제1 평탄화층(125)이 배치될 수 있다. (S22)
제1 평탄화층(125) 상의 제1 금속층(MM1), 제2 금속층(MM2) 및 제3 금속층(MM3)을 일괄 패터닝하는 과정으로, 제4 도전층(CDL4)이 배치될 수 있다. (S23)
여기서, 제2 금속층(MM2)은 비교적 낮은 저항을 갖는 알루미늄(Al) 등으로 선택될 수 있다. 그리고, 제1 금속층(MM1)과 제3 금속층(MM3) 각각은 제2 금속층(MM2)의 이온이 주변으로 확산되는 것을 차단할 수 있는 티타늄(Ti) 등으로 선택될 수 있다. 즉, 제4 도전층(CDL4)은 Ti/Al/Ti의 삼중층구조로 이루어질 수 있다.
제4 도전층(CDL4)은 제1 평탄화층(125)을 관통하는 제2 애노드 콘택홀(ANDH2)을 통해 제1 애노드 연결 전극(ANDE1)과 전기적으로 연결되는 제2 애노드 연결 전극(ANDE2)을 포함할 수 있다.
도 25를 참조하면, 제4 도전층(CDL4)은 부가 비표시 영역(ANDA)의 서브 밀봉 영역(SENA)에 배치되고 홀 영역(HLA)의 주변을 둘러싸는 형태이며 상호 이격되는 둘 이상의 필오프 패턴(POP)들을 더 포함할 수 있다.
제1 평탄화층(125)은 표시 영역(DPA)에 대응되고, 서브 댐 영역(SDAA)으로부터 이격되므로, 둘 이상의 필오프 패턴(POP)들은 층간 절연층(124) 상에 배치될 수 있다.
둘 이상의 필오프 패턴(POP)들 중 적어도 하나는 서브 댐 영역(SDAA)에 배치될 수 있다.
도 24의 도시와 같이, 제1 평탄화층(125) 상에 제2 애노드 연결 전극(ANDE2) 등을 포함한 제4 도전층(CDL4)을 덮는 유기 절연 재료를 적층하는 과정으로, 제2 평탄화층(126)이 배치될 수 있다. (S24)
이후, 제2 평탄화층(125)을 패터닝하는 과정으로, 제2 평탄화층(126)을 관통하고 제2 애노드 연결 전극(ANDE2)의 일부에 대응하는 제3 애노드 콘택홀(ANDH3)이 배치될 수 있다.
도 26을 참조하면, 기판(110)의 전체 영역에 대응하는 제4 금속층(MM4), 제5 금속층(MM5) 및 제6 금속층(MM6)을 순차 적층하고, 제4 금속층(MM4), 제5 금속층(MM5) 및 제6 금속층(MM6)을 일괄 패터닝하는 과정으로, 제5 도전층(CDL5)이 배치될 수 있다. (S23)
여기서, 제5 금속층(MM5)은 비교적 낮은 저항을 갖는 알루미늄(Al) 등으로 선택될 수 있다. 그리고, 제4 금속층(MM4)과 제6 금속층(MM6) 각각은 제5 금속층(MM5)의 이온이 주변으로 확산되는 것을 차단할 수 있는 티타늄(Ti) 등으로 선택될 수 있다. 즉, 제5 도전층(CDL5)은 Ti/Al/Ti의 삼중층구조로 이루어질 수 있다.
제5 도전층(CDL5)은 제3 애노드 콘택홀(ANDH3)을 통해 제2 애노드 연결 전극(ANDE2)과 전기적으로 연결되는 제3 애노드 연결 전극(ANDE3)을 포함할 수 있다.
도 27을 참조하면, 제5 도전층(CDL5)은 메인 비표시 영역(MNDA)과 제1 서브 영역(SB1)에 배치되고 상호 이격되는 제1 전원 팬 아웃 배선(VDFL) 및 제2 전원 팬 아웃 배선(VSFL)을 더 포함할 수 있다. 그리고, 제5 도전층(CDL5)은 제2 서브 영역(SB2)에 배치되는 제1 전원 패드 배선(VDPL) 및 제2 전원 패드 배선(VSPL)을 더 포함할 수 있다.
메인 비표시 영역(MNDA)의 메인 봉지 영역(MENA)에서 제1 평탄화층(125) 및 제2 평탄화층(126)이 배제되므로, 메인 봉지 영역(MENA)에 대응하는 제1 전원 팬 아웃 배선(VDFL) 및 제2 전원 팬 아웃 배선(VSFL) 각각의 일부는 층간 절연층(124) 상에 배치된다.
이때, 층간 절연층(124) 상에 배치된 제1 전원 팬 아웃 배선(VDFL) 및 제2 전원 팬 아웃 배선(VSFL) 각각의 일부의 측면은 테이퍼 형태로 이루어진다.
도 28을 참조하면, 제5 도전층(CDL5)을 배치하는 단계(S25)에서, 제2 서브 영역(SB2)의 일부에 나란하게 배열되는 신호 패드(SPD)들이 마련될 수 있다.
신호 패드(SPD)들 각각은 층간 절연층(124) 상의 제1 패드층(PDL1), 층간 절연층(124) 상에 배치되고 제1 패드층(PDL1)과 연결되며 제3 도전층으로 이루어지는 제2 패드층(PDL2), 제2 패드층(PDL2)을 덮고 제4 도전층(CDL4)으로 이루어지는 제3 패드층(PDL3) 및 제3 패드층(PDL3)을 덮고 제5 도전층(CDL5)으로 이루어지는 제4 패드층(PDL4)을 포함할 수 있다.
도 25의 도시와 같이, 제4 금속층(MM4), 제5 금속층(MM5) 및 제6 금속층(MM6)을 순차 적층하는 과정에서, 부가 비표시 영역(ANDA) 및 홀 영역(HLA)에도 제4 금속층(MM4), 제5 금속층(MM5) 및 제6 금속층(MM6)이 배치될 수 있다. 즉, 제4 금속층(MM4)은 표시 영역(DPA)의 제2 평탄화층(126), 및 서브 봉지 영역(SENA)의 제2 댐층(DML2)과 둘 이상의 필오프 패턴(POP)들을 덮을 수 있다.
도 29를 참조하면, 제5 도전층(CDL5)을 배치하는 단계(S25) 중 제4 금속층(MM4), 제5 금속층(MM5) 및 제6 금속층(MM6)을 일괄 패터닝하는 과정에서, 둘 이상의 필오프 패턴(POP)들 각각의 제3 금속층(MM3)이 제4 금속층(MM4)과 동일한 재료로 이루어짐에 따라, 둘 이상의 필오프 패턴(POP)들을 덮은 제4 금속층(MM4)와 함께 제거될 수 있다.
이로써, 제1 금속층(MM1)과 제2 금속층(MM2)의 적층 구조로 변형된 둘 이상의 필오프 패턴(POP')들이 마련될 수 있다.
도 30을 참조하면, 제2 평탄화층(126) 상에 제3 애노드 연결 전극(ANDE3) 등을 포함한 제5 도전층(CDL5)을 덮는 유기 절연 재료를 적층하는 과정으로, 제3 평탄화층(127)이 배치될 수 있다. (S26)
이후, 제3 평탄화층(127)을 패터닝하는 과정으로, 제3 평탄화층(127)을 관통하고 제3 애노드 연결 전극(ANDE3)의 일부에 대응하는 제4 애노드 콘택홀(ANDH4)이 배치될 수 있다.
도 31 및 도 32를 참조하면, 제3 평탄화층(127)은 제2 평탄화층(127) 상에 배치되며, 메인 봉지 영역(MENA) 및 서브 봉지 영역(SENA) 각각으로부터 배제된다.
도 33을 참조하면, 제2 금속층(MM2)에 대한 식각 공정을 통해, 변형된 둘 이상의 필오프 패턴(POP')들 각각의 제2 금속층(MM2)을 제거함으로써, 둘 이상의 필오프 패턴(POP')들 각각의 잔류된 제1 금속층(MM1)으로 이루어진 둘 이상의 필오프 마스크(POM)이 마련될 수 있다. (S31)
이때, 도 34의 도시와 같이, 메인 봉지 영역(MENA)의 일부에 대응되고 층간 절연층(124) 상에 배치되는 제5 도전층(CDL5)은 제2 금속층(MM2)에 대한 식각 공정에 노출된다. 제5 도전층(CDL5)의 제5 금속층(MM5)은 제2 금속층(MM2)과 동일 재료로 이루어지므로, 메인 봉지 영역(MENA)의 일부에 대응되고 층간 절연층(124) 상에 배치되는 제5 도전층(CDL5)은 제6 금속층(MM6)의 가장자리가 제5 금속층(MM5)보다 돌출되는 언더컷 형태로 변형된다. 즉, 메인 봉지 영역(MENA)의 일부에 대응되고 층간 절연층(124) 상에 배치되는 제5 도전층(CDL5)의 측면은 언더컷 형태로 변형된다.
또한, 도 35의 도시와 같이, 제5 도전층(CDL5)으로 이루어지고 제3 평탄화층(127)으로 덮이지 않은 신호 패드(SPD)들의 제4 패드층(PDL4) 또한 제2 금속층(MM2)에 대한 식각 공정에 노출됨으로써, 언더컷 형태로 변형된다.
이러한 제5 도전층(CDL5)의 언더컷 형태는 무기 절연 재료의 크랙을 유발시킬 수 있고, 크랙은 산소 또는 수분의 침투 경로가 될 수 있다.
이에 따라, 제1 실시예에 따르면, 도 36의 도시와 같이, 메인 봉지 영역(MENA)의 일부에 대응되고 층간 절연층(124) 상에 배치되는 제1 전원 팬 아웃 배선(VDFL) 및 제2 전원 팬 아웃 배선(VSFL) 각각의 일부의 측면을 덮는 완충층(ABS)이 배치된다. (S32)
또한, 도 37의 도시와 같이, 완충층(ABS)은 각 신호 패드(SPD)의 제4 패드층(PDL4)의 측면을 더 덮을 수 있다.
일 예로, 완충층(ABS)은 기판(110)의 전체 영역에 대응하고 제3 평탄화층(127) 및 제5 도전층(CDL5)을 덮는 무기 절연 재료에 대한 이방성 애싱 공정을 통해, 마련될 수 있다.
도 38을 참조하면, 제3 평탄화층(127) 상의 도전성 재료(미도시)를 패터닝하는 과정으로, 복수의 발광 영역들(EA)에 각각 대응하는 복수의 애노드 전극(131)들이 배치될 수 있다. (S41)
그리고, 제3 평탄화층(127) 상에 배치되고 복수의 애노드 전극(131)들을 덮는 유기 절연 재료(미도시)를 패터닝하는 과정으로, 비발광 영역(NEA)에 대응하고 복수의 애노드 전극(131)들 각각의 가장자리를 덮는 화소정의층(132)이 배치될 수 있다. (S42)
복수의 발광 영역들(EA)에 대응한 개구부를 갖는 마스크(미도시)를 정렬한 상태에서 정공수송성의 유기 재료를 적층하는 과정으로, 복수의 제1 공통층(CML1)이 배치될 수 있다. (S43)
그리고, 복수의 발광 영역들(EA)에 대응한 개구부를 갖는 마스크(미도시)를 정렬한 상태에서 유기 발광 재료를 적층하는 과정으로, 복수의 발광층(133)이 배치될 수 있다. (S44)
다음, 마스크(미도시) 없이, 화소정의층(132)과 복수의 발광층(133) 상에 전자수송성의 유기 재료를 적층하는 과정으로, 제2 공통층(CML2)이 배치될 수 있다. (S45)
이후, 제2 공통층(CML2) 상에 도전성 재료를 적층하는 과정으로, 캐소드 전극(134)이 배치될 수 있다. (S46)
도 39를 참조하면, 캐소드 전극(134)를 배치하는 단계(S46) 이후에, 제2 공통층(CML2)과 캐소드 전극(134)은 표시 영역(DPA)과 표시 영역(DPA)으로 둘러싸인 홀 영역(HLA)과 부가 비표시 영역(ANDA)에서, 서브 댐 구조물(SDMS)과 둘 이상의 필오프 마스크(POM)들과 이들 사이의 층간 절연층(124) 상에 배치된다.
도 40을 참조하면, 둘 이상의 필오프 마스크(POM)를 층간 절연층(1240로부터 분리시키기 위한 레이저(LASER) 조사가 실시될 수 있다.
이에 따라, 도 41의 도시와 같이, 둘 이상의 필오프 마스크(POM) 각각 상에 배치되는 제2 공통층(CML2)과 캐소드 전극(134)이 둘 이상의 필오프 마스크(POM)와 함께 제거됨으로써, 제2 공통층(CML2)과 캐소드 전극(134)을 각각 관통하는 둘 이상의 부가 개구홀(AOPH)들이 마련될 수 있다. (S50)
도 42를 참조하면, 캐소드 전극(134) 상에 무기 절연 재료를 도포하여 제1 밀봉층(141)이 배치될 수 있다. (S61)
도 43을 참조하면, 부가 비표시 영역(ANDA)에 대응한 둘 이상의 부가 개구홀(AOPH)들을 통해, 제1 밀봉층(141)은 층간 절연층(124)과 접할 수 있다. 즉, 부가 비표시 영역(ANDA)의 서브 봉지 영역(SENA)에 제2 공통층(CML2)과 캐소드 전극(134)을 각각 관통하는 둘 이상의 부가 개구홀(AOPH)들이 배치됨에 따라, 제1 밀봉층(141)과 층간 절연층(124) 간의 접착 구조가 마련될 수 있다.
도 44를 참조하면, 제1 밀봉층(141) 상에 투하된 유기 절연 재료를 메인 댐 구조물(MDMS)과 서브 댐 구조물(SDMS)에 의해 정의되는 영역 내에 확산시킨 후, 경화함으로써, 제2 밀봉층(142)이 마련될 수 있다. (S62)
그리고, 제2 밀봉층(142) 상에 무기 절연 재료를 도포하여 제3 밀봉층(143)이 배치될 수 있다. (S63)
제3 밀봉층(143)은 메인 봉지 영역(MENA) 및 서브 봉지 영역(SENA)에서 제1 밀봉층(141)과 접한다.
이후, 센서 전극층(151, 152, 153)을 배치한 다음, 홀 영역(HLA)에 대응되는 구성들을 제거함으로써, 관통부(THM)가 배치될 수 있다. (S70)
이상과 같이, 제1 실시예에 따른 표시 장치의 제조 방법은 필오프 마스크(POM)들을 배치하기 위한 별도의 증착 공정 또는 마스크 공정이 불필요하고, 필오프 마스크(POM)들의 배치를 위한 식각 공정으로부터 제5 도전층(CDL5)을 보호하기 위한 완충층(ABS)의 배치에 마스크 공정이 불필요하다. 이에 따라, 제5 도전층(CDL5)의 변형에 따른 크랙으로 인한 산소 또는 수분의 침투가 방지될 수 있으면서도, 공정의 간소화에 유리해질 수 있다.
도 45는 제2 실시예에 따른 표시 장치의 제조 방법 중 일부를 보여주는 순서도이다. 도 46 내지 도 50은 도 45의 단계들을 보여주는 공정도이다.
도 45를 참조하면, 제2 실시예에 따른 표시 장치의 제조 방법은 제3 평탄화층(127)을 배치하는 단계(S26) 이후에, 완충층(ABS)을 마련하는 단계(S32')를 먼저 실시한 후, 둘 이상의 필오프 마스크(도 33의 POM)들을 마련하는 단계(S31')를 실시하는 점을 제외하면, 도 23 내지 도 44에 도시된 제1 실시예와 사실상 동일하므로, 이하에서 중복 설명을 생략한다.
도 46, 도 47 및 도 48의 도시와 같이, 제2 실시예에 따르면, 제5 도전층(CDL5)을 배치하는 단계(S25)에서 제1 금속층(MM1) 및 제2 금속층(MM2)의 적층 구조로 각각 변형된 둘 이상의 필오프 패턴(POP')을 마련하고, 제5 도전층(CDL5)을 덮는 제3 평탄화층(127)을 배치한 다음(S26), 기판(110)의 전체 영역에 대응하고 제3 평탄화층(127) 및 제5 도전층(CDL5)을 덮는 무기 절연 재료층(INSM)이 도포된다.
이때, 메인 봉지 영역(MENA)의 일부에 대응되고 층간 절연층(124) 상에 배치되는 제1 전원 팬 아웃 배선(VDFL) 및 제2 전원 팬 아웃 배선(VSFL) 각각의 일부의 측면은 테이퍼 형태이다.
그리고, 도 49 및 도 50의 도시와 같이, 제3 평탄화층(127) 및 제5 도전층(CDL5)을 덮는 무기 절연 재료층(INSM)에 대한 이방성 애싱 공정을 통해, 메인 봉지 영역(MENA)의 일부에 대응되고 층간 절연층(124) 상에 배치되는 제1 전원 팬 아웃 배선(VDFL) 및 제2 전원 팬 아웃 배선(VSFL) 각각의 일부의 측면을 덮는 완충층(ABS)이 배치될 수 있다. (S30')
이어서, 제2 금속층(MM2)에 대한 식각 공정을 통해, 변형된 둘 이상의 필오프 패턴(POP')들 각각의 제2 금속층(MM2)을 제거함으로써, 둘 이상의 필오프 패턴(POP')들 각각의 잔류된 제1 금속층(MM1)으로 이루어진 둘 이상의 필오프 마스크(POM)이 마련될 수 있다. (S31')
이때, 메인 봉지 영역(MENA)의 일부에 대응되고 층간 절연층(124) 상에 배치되는 제1 전원 팬 아웃 배선(VDFL) 및 제2 전원 팬 아웃 배선(VSFL) 각각의 일부의 측면은 완충층(ABS)에 의해 제2 금속층(MM2)에 대한 식각 공정으로부터 보호되므로, 테이퍼 형태를 유지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
100: 표시 영역
DPA: 표시 영역 MNDA: 메인 비표시 영역
HLA: 홀 영역 ANDA: 부가 비표시 영역
EA: 발광 영역 PXD: 화소 구동부
110: 기판 120: 회로 어레이층
130: 발광 어레이층 140: 밀봉 구조물
150: 센서 전극층 CFL: 컬러필터층
122, 123: 제1, 제2 게이트 절연층
124: 층간 절연층
125, 126, 127: 제1, 제2, 제3 평탄화층
131: 애노드 전극 132: 화소정의층
133: 발광층 134: 캐소드 전극
CML1, CML2: 제1, 제2 공통층
VDL, VSL: 제1, 제2 전원 배선
VDFL, VSFL: 제1, 제2 전원 팬 아웃 배선
VDBL, VSBL: 제1, 제2 전원 벤딩 배선
VDPL, VSPL: 제1, 제2 전원 패드 배선
VDPD, VSPD: 제1, 제2 전원 패드
MENA: 메인 봉지 영역 SENA: 서브 봉지 영역
MM1, MM2, MM3: 제1, 제2, 제3 금속층
MM4, MM5, MM6: 제4, 제5, 제6 금속층
CDL4, CDL5: 제4, 제5 도전층
AOPH: 부가 개구홀 THM: 관통부
POP: 필오프 패턴 POM: 필오프 마스크
DPA: 표시 영역 MNDA: 메인 비표시 영역
HLA: 홀 영역 ANDA: 부가 비표시 영역
EA: 발광 영역 PXD: 화소 구동부
110: 기판 120: 회로 어레이층
130: 발광 어레이층 140: 밀봉 구조물
150: 센서 전극층 CFL: 컬러필터층
122, 123: 제1, 제2 게이트 절연층
124: 층간 절연층
125, 126, 127: 제1, 제2, 제3 평탄화층
131: 애노드 전극 132: 화소정의층
133: 발광층 134: 캐소드 전극
CML1, CML2: 제1, 제2 공통층
VDL, VSL: 제1, 제2 전원 배선
VDFL, VSFL: 제1, 제2 전원 팬 아웃 배선
VDBL, VSBL: 제1, 제2 전원 벤딩 배선
VDPL, VSPL: 제1, 제2 전원 패드 배선
VDPD, VSPD: 제1, 제2 전원 패드
MENA: 메인 봉지 영역 SENA: 서브 봉지 영역
MM1, MM2, MM3: 제1, 제2, 제3 금속층
MM4, MM5, MM6: 제4, 제5, 제6 금속층
CDL4, CDL5: 제4, 제5 도전층
AOPH: 부가 개구홀 THM: 관통부
POP: 필오프 패턴 POM: 필오프 마스크
Claims (20)
- 복수의 발광 영역들이 배열되는 표시 영역과 상기 표시 영역의 주변에 배치된 메인 비표시 영역을 포함하는 기판;
상기 기판 상에 배치되는 회로 어레이층;
상기 회로 어레이층 상에 배치되고 상기 복수의 발광 영역들에 각각 대응한 복수의 발광 소자들을 포함하는 발광 어레이층; 및
상기 기판 상에 배치되고 상기 발광 어레이층을 덮는 밀봉 구조물을 포함하고,
상기 회로 어레이층은 상기 복수의 발광 영역들에 각각 대응한 복수의 화소 구동부들, 상기 복수의 화소 구동부들에 소정의 제1 전원을 공급하는 제1 전원 배선, 및 상기 메인 비표시 영역에 배치되고 상기 제1 전원 배선과 연결되는 제1 전원 팬 아웃 배선을 포함하며,
상기 밀봉 구조물은 상기 기판 상에 배치되며 상기 발광 어레이층을 덮는 제1 밀봉층, 상기 제1 밀봉층 상에 배치되고 유기 절연 재료로 이루어지는 제2 밀봉층, 및 상기 제1 밀봉층 상에 배치되며 상기 제2 밀봉층을 덮는 제3 밀봉층을 포함하고,
상기 제1 밀봉층과 상기 제3 밀봉층은 무기 절연 재료로 각각 이루어지고, 상기 메인 비표시 영역 중 상기 표시 영역의 주변을 둘러싸는 메인 봉지 영역에서 상호 접하며,
상기 제1 전원 팬 아웃 배선 중 상기 메인 봉지 영역에 대응하는 일부의 측면을 덮는 완충층을 더 포함하는 표시 장치. - 제1 항에 있어서,
상기 표시 영역으로 둘러싸인 홀 영역; 및
상기 홀 영역에 대응하고 적어도 상기 기판을 관통하는 관통부를 더 포함하고,
상기 기판은 상기 홀 영역과 상기 표시 영역 사이에 배치된 부가 비표시 영역을 더 포함하며,
상기 부가 비표시 영역은 상기 홀 영역의 주변을 둘러싸는 서브 봉지 영역을 포함하고,
상기 제1 밀봉층과 상기 제3 밀봉층은 상기 서브 봉지 영역에서 상호 접하는 표시 장치. - 제2 항에 있어서,
상기 메인 비표시 영역의 상기 메인 봉지 영역 중 상기 표시 영역에 인접한 일부에 배치되고, 상기 표시 영역의 주변을 둘러싸는 형태로 이루어지는 메인 댐 구조물; 및
상기 부가 비표시 영역의 상기 서브 봉지 영역 중 상기 표시 영역에 인접한 일부에 배치되고 상기 홀 영역을 둘러싸는 형태로 이루어지는 서브 댐 구조물을 더 포함하고,
상기 제2 밀봉층은 상기 메인 댐 구조물과 상기 서브 댐 구조물로 정의되는 영역에 대응하며,
상기 제1 밀봉층은 상기 표시 영역과 상기 메인 봉지 영역과 상기 서브 봉지 영역에 대응하며 상기 메인 댐 구조물과 상기 서브 댐 구조물을 더 덮는 표시 장치. - 제3 항에 있어서,
상기 회로 어레이층은
상기 기판 상의 반도체층을 덮는 제1 게이트 절연층;
상기 제1 게이트 절연층 상의 제1 도전층을 덮는 제2 게이트 절연층;
상기 제2 게이트 절연층 상의 제2 도전층을 덮는 층간 절연층;
상기 층간 절연층 상의 제3 도전층을 덮는 제1 평탄화층;
상기 제1 평탄화층 상의 제4 도전층을 덮는 제2 평탄화층; 및
상기 제2 평탄화층 상의 제5 도전층을 덮는 제3 평탄화층을 포함하고,
상기 제1 게이트 절연층, 상기 제2 게이트 절연층 및 상기 층간 절연층 각각은 무기 절연 재료로 이루어지며,
상기 제1 평탄화층, 상기 제2 평탄화층 및 상기 제3 평탄화층은 유기 절연 재료로 이루어지고 상기 메인 댐 구조물과 상기 서브 댐 구조물 사이의 영역에 대응하며 상기 메인 댐 구조물 및 상기 서브 댐 구조물 각각으로부터 이격되고,
상기 제1 밀봉층은 상기 메인 봉지 영역 중 상기 메인 댐 구조물이 배치된 일부 영역을 제외한 나머지 영역의 적어도 일부에서 상기 층간 절연층과 접하는 표시 장치. - 제4 항에 있어서,
상기 제1 전원 팬 아웃 배선은 상기 제5 도전층으로 이루어지고,
상기 제1 전원 팬 아웃 배선 중 상기 메인 봉지 영역의 나머지 영역에 대응하는 일부는 상기 층간 절연층 상에 배치되며 상기 제1 밀봉층에 노출되고,
상기 완충층은 상기 제1 전원 팬 아웃 배선의 측면과 상기 제1 밀봉층 사이에 배치되는 표시 장치. - 제5 항에 있어서,
상기 제5 도전층은 삼중층 구조로 이루어지고,
상기 제1 전원 팬 아웃 배선 중 상기 메인 봉지 영역의 나머지 영역에 대응하는 일부는 언더컷 형태로 이루어지는 표시 장치. - 제4 항에 있어서,
상기 기판은 상기 메인 비표시 영역의 일측에서 돌출되는 서브 영역을 더 포함하고,
상기 서브 영역은 벤딩 형태로 변형되는 벤딩 영역, 상기 메인 비표시 영역과 상기 벤딩 영역의 일측 사이의 제1 서브 영역, 및 상기 벤딩 영역의 다른 일측에 접하고 신호패드들이 배치되는 제2 서브 영역을 포함하며,
상기 제1 전원 팬 아웃 배선은 상기 벤딩 영역에 배치된 제1 전원 벤딩 배선과 연결되고,
상기 제1 전원 벤딩 배선은 상기 제2 서브 영역에 배치된 제1 전원 패드 배선을 통해 상기 신호패드들 중 적어도 하나와 연결되며,
상기 신호패드들 각각은 상기 제1 도전층으로 이루어진 제1 패드층, 상기 제1 패드층과 연결되고 상기 제3 도전층으로 이루어진 제2 패드층, 상기 제2 패드층을 덮고 상기 제4 도전층으로 이루어진 제3 패드층 및 상기 제3 패드층을 덮고 상기 제5 도전층으로 이루어진 제4 패드층을 포함하고,
상기 완충층은 상기 제4 패드층의 측면을 더 덮는 표시 장치. - 제4 항에 있어서,
상기 발광 어레이층은
상기 제3 평탄화층 상에 배치되고 상기 복수의 발광 영역들에 각각 대응하는 복수의 애노드 전극들;
상기 제3 평탄화층 상에 배치되고 상기 복수의 발광 영역들 사이의 비발광 영역에 대응하며 상기 복수의 애노드 전극들 각각의 가장자리를 덮고 유기 절연 물질로 이루어진 화소정의층;
상기 복수의 애노드 전극들 상에 각각 배치되는 복수의 제1 공통층들;
상기 복수의 제1 공통층들 상에 각각 배치되는 복수의 발광층들;
상기 화소정의층과 상기 복수의 발광층들 상에 배치되는 제2 공통층; 및
상기 제2 공통층 상에 배치되는 캐소드 전극을 포함하며,
상기 복수의 발광 소자들 각각은 상호 대향하는 애노드 전극과 캐소드 전극 사이에 제1 공통층, 발광층 및 제2 공통층이 배치된 구조로 마련되고,
상기 제2 공통층 및 상기 캐소드 전극은 상기 표시 영역과 상기 부가 비표시 영역에 대응하는 표시 장치. - 제8 항에 있어서,
상기 부가 비표시 영역에 대응하는 상기 제2 공통층 및 상기 캐소드 전극 각각의 일부는 상기 층간 절연층 상에 배치되고,
상기 제1 밀봉층은 상기 부가 비표시 영역의 상기 서브 봉지 영역 중 상기 서브 댐 구조물이 배치된 일부 영역을 제외한 나머지 영역에서 상기 제2 공통층 및 상기 캐소드 전극을 각각 관통하고 상호 이격되는 둘 이상의 부가 개구홀들을 통해 상기 층간 절연층과 접하는 표시 장치. - 제8 항에 있어서,
상기 회로 어레이층은 상기 캐소드 전극에 상기 제1 전원보다 낮은 전압 레벨의 제2 전원을 공급하는 제2 전원 배선, 및 상기 메인 비표시 영역에 배치되고 상기 제2 전원 배선과 연결되는 제2 전원 팬 아웃 배선을 더 포함하며,
상기 제2 전원 팬 아웃 배선은 상기 제5 도전층으로 이루어지고 상기 제1 전원 팬 아웃 배선으로부터 이격되며,
상기 제2 전원 팬 아웃 배선 중 상기 메인 봉지 영역의 나머지 영역에 대응하는 일부는 상기 층간 절연층 상에 배치되며 상기 제1 밀봉층에 노출되고,
상기 완충층은 상기 제2 전원 팬 아웃 배선의 측면과 상기 제2 밀봉층 사이에 더 배치되는 표시 장치. - 복수의 발광 영역들이 배열되는 표시 영역과, 상기 표시 영역의 주변에 배치된 메인 비표시 영역과, 상기 표시 영역으로 둘러싸인 홀 영역과, 상기 홀 영역과 상기 표시 영역 사이에 배치된 부가 비표시 영역을 포함하는 기판을 마련하는 단계;
상기 기판 상의 반도체층을 덮는 제1 게이트 절연층, 상기 제1 게이트 절연층 상의 제1 도전층을 덮는 제2 게이트 절연층, 및 상기 제2 게이트 절연층 상의 제2 도전층을 덮는 층간 절연층을 무기 절연 재료로 각각 배치하는 단계;
상기 층간 절연층 상의 제3 도전층을 덮고 상기 표시 영역에 대응되며 유기 절연 재료로 이루어진 제1 평탄화층을 상기 층간 절연층 상에 배치하는 단계;
상기 층간 절연층 및 상기 제1 평탄화층 상에 제1 금속층, 제2 금속층 및 제3 금속층의 적층 구조로 이루어진 제4 도전층을 배치하는 단계;
상기 제4 도전층을 덮고 유기 절연 재료로 이루어진 제2 평탄화층을 상기 제1 평탄화층 상에 배치하는 단계;
상기 층간 절연층 및 상기 제2 평탄화층 상에 제4 금속층, 제5 금속층 및 제6 금속층의 적층 구조로 이루어진 제5 도전층을 배치하는 단계; 및
상기 제5 도전층을 덮고 유기 절연 재료로 이루어진 제3 평탄화층을 상기 제2 평탄화층 상에 배치하는 단계를 포함하고,
상기 제4 도전층을 배치하는 단계에서, 상기 제4 도전층은 상기 부가 비표시 영역의 일부에 대응하고 상기 홀 영역의 주변을 둘러싸는 형태로 각각 이루어지며 상호 이격되는 둘 이상의 필오프 패턴들을 포함하며,
상기 제5 도전층을 배치하는 단계에서, 상기 제4 금속층은 상기 둘 이상의 필오프 패턴들의 제3 금속층 상에 배치되고 상기 제3 금속층과 동일한 재료로 이루어지며, 상기 제5 도전층의 상기 제5 금속층은 상기 제4 도전층의 상기 제2 금속층과 동일한 재료로 이루어지고,
상기 제5 도전층을 배치하는 단계 중 상기 제4 금속층, 제5 금속층 및 제6 금속층을 패터닝하는 과정에서, 상기 둘 이상의 필오프 패턴들 각각의 제3 금속층이 상기 제4 금속층과 함께 패터닝되며,
상기 제3 평탄화층을 배치하는 단계 이후에, 상기 둘 이상의 필오프 패턴들 각각의 제2 금속층을 제거하여, 상기 둘 이상의 필오프 패턴들 각각의 제1 금속층으로 이루어진 둘 이상의 필오프 마스크들을 마련하는 단계를 더 포함하고,
상기 제3 평탄화층을 배치하는 단계 이후에, 상기 제5 도전층 중 상기 층간 절연층 상에 배치된 일부의 측면을 덮는 완충층을 마련하는 단계를 더 포함하는 표시 장치의 제조 방법. - 제11 항에 있어서,
상기 완충층을 마련하는 단계는 상기 둘 이상의 필오프 마스크들을 마련하는 단계 이후에 실시되고,
상기 둘 이상의 필오프 마스크들을 마련하는 단계에서, 상기 제5 도전층 중 상기 층간 절연층 상에 배치된 일부의 제5 금속층이 상기 제2 금속층과 함께 패터닝되어, 상기 제5 도전층 중 상기 층간 절연층 상에 배치된 일부는 언더컷 형태로 이루어지며,
상기 완충층은 상기 제5 도전층 중 상기 층간 절연층 상에 배치되고 상기 언더컷 형태로 이루어진 일부의 측면을 덮는 표시 장치의 제조 방법. - 제11 항에 있어서,
상기 완충층을 마련하는 단계는 상기 둘 이상의 필오프 마스크들을 마련하는 단계 이전에 실시되는 표시 장치의 제조 방법. - 제11 항에 있어서,
상기 둘 이상의 필오프 마스크들을 마련하는 단계 및 상기 완충층을 마련하는 단계 이후에,
상기 복수의 발광 영역들에 각각 대응하는 복수의 애노드 전극들을 상기 제3 평탄화층 상에 배치하는 단계;
상기 복수의 발광 영역들 사이의 이격 영역인 비발광 영역에 대응하며 상기 복수의 애노드 전극들 각각의 가장자리를 덮고 유기 절연 물질로 이루어진 화소정의층을 상기 제3 평탄화층 상에 배치하는 단계;
상기 복수의 발광 영역들에 각각 대응하는 복수의 제1 공통층들을 상기 복수의 애노드 전극들 상에 각각 배치하는 단계;
상기 복수의 발광 영역들에 각각 대응하는 복수의 발광층들을 상기 복수의 제1 공통층들 상에 각각 배치하는 단계;
상기 표시 영역과 상기 홀 영역과 상기 부가 비표시 영역에 대응하고, 상기 화소정의층과 상기 복수의 발광층들을 덮는 제2 공통층을 배치하는 단계; 및
상기 표시 영역과 상기 홀 영역과 상기 부가 비표시 영역에 대응하는 캐소드 전극을 상기 제2 공통층 상에 배치하는 단계를 더 포함하고,
상기 제2 공통층을 배치하는 단계에서, 상기 제2 공통층은 상기 부가 비표시 영역에서 대응한 상기 둘 이상의 필오프 마스크들을 덮는 표시 장치의 제조 방법. - 제14 항에 있어서,
상기 캐소드 전극을 배치하는 단계 이후에,
상기 둘 이상의 필오프 마스크들을 상기 층간 절연층으로부터 분리하는 과정을 통해, 상기 둘 이상의 필오프 마스크들 각각 상에 배치된 제2 공통층과 캐소드 전극을 상기 둘 이상의 필오프 마스크들과 함께 제거하여, 상기 제2 공통층 및 상기 캐소드 전극을 각각 관통하고 상호 이격되는 둘 이상의 부가 개구홀들을 마련하는 단계를 더 포함하는 표시 장치의 제조 방법. - 제15 항에 있어서,
상기 화소정의층을 배치하는 단계 이후에, 상기 메인 비표시 영역의 메인 봉지 영역 중 일부 영역에 배치되고 상기 표시 영역의 주변을 둘러싸는 형태로 이루어지는 메인 댐 구조물과, 상기 부가 비표시 영역의 서브 봉지 영역 중 일부 영역에 배치되고 상기 홀 영역을 둘러싸는 형태로 이루어지는 서브 댐 구조물이 마련되며,
상기 둘 이상의 필오프 마스크들을 마련하는 단계에서, 상기 둘 이상의 필오프 마스크들은 상기 서브 봉지 영역 중 상기 서브 댐 구조물과 상기 홀 영역 사이에 배치되는 표시 장치의 제조 방법. - 제16 항에 있어서,
상기 둘 이상의 부가 개구홀들을 마련하는 단계 이후에,
상기 표시 영역, 상기 메인 봉지 영역 및 상기 서브 봉지 영역에 대응되며 상기 캐소드 전극, 상기 메인 댐 구조물 및 상기 서브 댐 구조물을 덮고 무기 절연 재료로 이루어진 제1 밀봉층을 상기 층간 절연층 상에 배치하는 단계;
상기 메인 댐 구조물과 상기 서브 댐 구조물으로 둘러싸인 영역에 대응하고 유기 절연 재료로 이루어진 제2 밀봉층을 상기 제1 밀봉층 상에 배치하는 단계; 및
상기 제2 밀봉층을 덮고 무기 절연 재료로 이루어진 제3 밀봉층을 상기 제1 밀봉층 상에 배치하는 단계를 더 포함하는 표시 장치의 제조 방법. - 제17 항에 있어서,
상기 제3 밀봉층을 배치하는 단계 이후에,
상기 홀 영역에 대응하는 관통부를 배치하는 단계를 더 포함하고,
상기 관통부는 적어도 상기 기판, 상기 제1 게이트 절연층, 상기 제2 게이트 절연층, 상기 층간 절연층, 상기 제2 공통층, 상기 캐소드 전극, 상기 제1 밀봉층 및 상기 제3 밀봉층을 관통하는 표시 장치의 제조 방법. - 제17 항에 있어서,
상기 제1 밀봉층을 배치하는 단계에서,
상기 메인 봉지 영역 중 상기 메인 댐 구조물이 배치된 일부 영역을 제외한 나머지 영역의 적어도 일부에서, 상기 제1 밀봉층은 상기 층간 절연층과 접하고,
상기 부가 비표시 영역의 상기 서브 봉지 영역 중 상기 서브 댐 구조물이 배치된 일부 영역을 제외한 나머지 영역에서, 상기 제1 밀봉층은 상기 둘 이상의 부가 개구홀들을 통해 상기 층간 절연층과 접하는 표시 장치의 제조 방법. - 제19 항에 있어서,
상기 제3 평탄화층을 배치하는 단계 이후에, 상기 반도체층, 상기 제1 도전층, 상기 제2 도전층, 상기 제3 도전층, 상기 제4 도전층 및 상기 제5 도전층에 의한 회로 어레이층이 마련되고,
상기 회로 어레이층은
상기 복수의 발광 영역들에 각각 대응한 복수의 화소 구동부들, 상기 복수의 화소 구동부들에 소정의 제1 전원을 공급하는 제1 전원 배선, 상기 메인 비표시 영역에 배치되고 상기 제1 전원 배선과 연결되는 제1 전원 팬 아웃 배선, 상기 캐소드 전극에 상기 제1 전원보다 낮은 전압 레벨의 제2 전원을 공급하는 제2 전원 배선, 및 상기 메인 비표시 영역에 배치되고 상기 제2 전원 배선과 연결되는 제2 전원 팬 아웃 배선을 포함하며,
상기 제1 전원 팬 아웃 배선 및 상기 제2 전원 팬 아웃 배선은 상호 이격되고 상기 제5 도전층으로 이루어지며,
상기 완충층을 마련하는 단계에서, 상기 완충층은 상기 메인 봉지 영역의 나머지 영역에 대응하는 상기 제1 전원 팬 아웃 배선 및 상기 제2 전원 팬 아웃 배선 각각의 일부의 측면을 덮는 표시 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220078150A KR20240001764A (ko) | 2022-06-27 | 2022-06-27 | 표시 장치 및 이의 제조 방법 |
Applications Claiming Priority (1)
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| KR1020220078150A KR20240001764A (ko) | 2022-06-27 | 2022-06-27 | 표시 장치 및 이의 제조 방법 |
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Family Applications (1)
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| KR1020220078150A KR20240001764A (ko) | 2022-06-27 | 2022-06-27 | 표시 장치 및 이의 제조 방법 |
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2022
- 2022-06-27 KR KR1020220078150A patent/KR20240001764A/ko unknown
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