KR102543918B1 - 표시 장치 - Google Patents

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KR102543918B1
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layer
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정환희
김기철
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 표시부를 포함하는 제1 영역, 패드부를 포함하는 제2 영역, 제1 영역과 제2 영역 사이에 배치된 벤딩 영역, 및 제2 영역으로부터 벤딩 영역을 거쳐 제1 영역으로 연장되는 복수의 신호 배선을 포함하되, 복수의 신호 배선은 복수의 터치 신호 배선, 및 제1 전원 배선을 포함하고, 제1 영역에서 복수의 터치 신호 배선은 제1 전원 배선과 적어도 부분적으로 중첩한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 터치 부재를 포함하는 표시 장치에 관한 것이다.
사용자에게 영상을 제공하는 스마트 폰, 태블릿 PC, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비젼 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하여 표시하는 표시 패널 및 다양한 입력 장치를 포함한다.
최근에는 스마트 폰이나 태블릿 PC를 중심으로 터치 입력을 인식하는 터치 패널이 표시 장치에 많이 적용되고 있다. 터치 패널은 입력 여부를 판단하고, 해당 위치를 터치 입력 좌표로 산출한다. 터치 패널은 복수의 터치 신호 배선을 포함하는데, 표시부의 신호 배선과 중첩될 경우 터치 감지 신호에 노이즈가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 터치 신호 배선의 노이즈가 차폐된 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시부를 포함하는 제1 영역, 패드부를 포함하는 제2 영역, 상기 제1 영역과 제2 영역 사이에 배치된 벤딩 영역, 및 상기 제2 영역으로부터 상기 벤딩 영역을 거쳐 상기 제1 영역으로 연장되는 복수의 신호 배선을 포함하되, 상기 복수의 신호 배선은 복수의 터치 신호 배선, 및 제1 전원 배선을 포함하고, 상기 제1 영역에서 상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 적어도 부분적으로 중첩한다.
상기 벤딩 영역에서 상기 터치 신호 배선과 상기 제1 전원 배선은 동일한 도전층으로 이루어지고, 상기 제1 영역 및 상기 제2 영역에서 상기 터치 신호 배선과 상기 제1 전원 배선은 상이한 도전층으로 이루어질 수 있다.
상기 벤딩 영역에서 상기 터치 신호 배선은 제1 도전층으로 이루어지고, 상기 제1 영역 및 상기 제2 영역에서 상기 터치 신호 배선은 상기 제1 도전층과 컨택을 통해 전기적으로 연결된 제2 도전층으로 이루어질 수 있다.
상기 제1 전원 배선은 상기 제1 영역, 상기 제2 영역 및 상기 벤딩 영역에서 상기 제1 도전층으로 이루어질 수 있다.
상기 제1 전원 배선과 상기 터치 신호 배선이 중첩하는 영역에 중첩 배치된 제3 도전층을 더 포함하되, 상기 제1 전원 배선은 상기 터치 신호 배선과 상기 제3 도전층 사이에 배치될 수 있다.
상기 제1 전원 배선은 상기 제1 영역에서 상기 벤딩 영역보다 폭이 더 큰 부분을 포함할 수 있다.
상기 제2 영역에서 상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 적어도 부분적으로 중첩할 수 있다.
상기 복수의 신호 배선은 제2 전원 배선을 더 포함할 수 있다.
상기 제1 전원 배선과 상기 제2 전원 배선은 동일한 도전층으로 이루어지고 이격되어 배치될 수 있다.
상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 상기 제2 전원 배선 사이에 위치할 수 있다.
상기 제2 영역에서 상기 복수의 터치 신호 배선은 상기 제2 전원 배선과 적어도 부분적으로 중첩할 수 있다.
상기 제2 전원 배선은 상기 제2 영역에서 상기 벤딩 영역보다 폭이 큰 부분을 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 표시부를 포함하는 제1 영역, 패드부를 포함하는 제2 영역, 상기 제1 영역과 제2 영역 사이에 배치된 벤딩 영역, 및 상기 제2 영역으로부터 상기 벤딩 영역을 거쳐 상기 제1 영역으로 연장되는 복수의 신호 배선을 포함하는 표시 장치로서, 기판, 상기 기판 상에 배치된 게이트 도전층, 상기 게이트 도전층 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치된 데이터 도전층, 상기 데이터 도전층 상에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치된 터치 도전층을 포함하되, 상기 복수의 신호 배선은 복수의 터치 신호 배선, 및 제1 전원 배선을 포함하고, 상기 제1 전원 배선은 상기 데이터 도전층을 포함하여 이루어지고, 상기 각 터치 신호 배선은 상기 제1 영역 및 상기 제2 영역에서 상기 터치 도전층을 포함하여 이루어지고, 상기 벤딩 영역에서 상기 데이터 도전층을 포함하여 이루어지며, 상기 제1 영역에서 상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 적어도 부분적으로 중첩한다.
상기 제1 전원 배선은 상기 제1 영역에서 상기 벤딩 영역보다 폭이 더 큰 부분을 포함할 수 있다.
상기 제2 영역에서 상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 적어도 부분적으로 중첩할 수 있다.
상기 복수의 신호 배선은 제2 전원 배선을 더 포함할 수 있다.
상기 제2 전원 배선은 상기 데이터 도전층을 포함하여 이루어질 수 있다.
상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 상기 제2 전원 배선 사이에 위치할 수 있다.
상기 제2 영역에서 상기 복수의 터치 신호 배선은 상기 제2 전원 배선과 적어도 부분적으로 중첩할 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 터치 영역을 포함하는 표시부를 포함하는 제1 영역, 패드부를 포함하는 제2 영역, 상기 제1 영역과 제2 영역 사이에 배치된 벤딩 영역, 및 상기 제2 영역으로부터 상기 벤딩 영역을 거쳐 상기 제1 영역으로 연장되는 복수의 신호 배선을 포함하는 표시 장치로서, 기판, 상기 기판 상에 배치된 게이트 도전층, 상기 게이트 도전층 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치된 데이터 도전층, 상기 데이터 도전층 상에 배치된 제2 절연층, 상기 제2 절연층 상에 배치된 애노드 전극, 상기 애노드 전극을 노출하는 개구부를 포함하는 뱅크층, 상기 애노드 전극 상의 상기 뱅크층의 개구부 내에 배치된 발광층, 상기 발광층 상에 배치된 캐소드 전극, 상기 캐소드 전극 상에 배치된 봉지층, 상기 봉지층 상에 배치된 제1 터치 도전층, 상기 제1 터치 도전층 상에 배치된 제1 터치 절연층, 및 상기 제1 터치 절연층 상에 배치된 제2 터치 도전층을 포함하며, 상기 복수의 신호 배선은 복수의 터치 신호 배선, 및 제1 전원 배선을 포함하고, 상기 제1 전원 배선은 상기 데이터 도전층을 포함하여 이루어지고, 상기 각 터치 신호 배선은 상기 제1 영역 및 상기 제2 영역에서 상기 제1 터치 도전층 및 상기 제2 터치 도전층을 포함하여 이루어지고, 상기 벤딩 영역에서 상기 데이터 도전층을 포함하여 이루어지며, 상기 제1 영역에서 상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 적어도 부분적으로 중첩한다.
상기 표시부에 배치된 복수의 제1 감지 전극 및 복수의 제2 감지 전극을 포함하되, 상기 각 제1 감지 전극은 제1 방향으로 배열된 복수의 제1 센서부 및 인접한 제1 센서부를 연결하는 제1 연결부를 포함하고, 상기 각 제2 감지 전극은 상기 제1 방향과 교차하는 제2 방향으로 배열된 복수의 제2 센서부 및 인접한 제2 센서부를 연결하는 제2 연결부를 포함할 수 있다.
상기 제1 연결부는 상기 제1 터치 도전층으로 이루어지고, 상기 제1 센서부, 상기 제2 센서부 및 상기 제2 연결부는 상기 제2 터치 도전층으로 이루어질 수 있다.
상기 제1 센서부 및 상기 제2 센서부는 메쉬형 패턴을 포함할 수 있다.
상기 메쉬형 패턴은 상기 뱅크층과 중첩할 수 있다.
상기 제1 터치 도전층 및 상기 제2 터치 도전층은 불투명 금속을 포함할 수 있다.
상기 제2 영역에서 상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 적어도 부분적으로 중첩할 수 있다.
상기 복수의 신호 배선은 상기 데이터 도전층을 포함하여 이루어진 제2 전원 배선을 더 포함할 수 있다.
상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 상기 제2 전원 배선 사이에 위치할 수 있다.
상기 제2 영역에서 상기 복수의 터치 신호 배선은 상기 제2 전원 배선과 적어도 부분적으로 중첩할 수 있다.
상기 봉지층과 상기 제1 터치 도전층 사이에 배치되고 무기 물질을 포함하는 베이스층을 더 포함할 수 있다.
상기 제2 터치 도전층 상에 배치된 제2 터치 절연층을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 터치 신호 배선이 전압 배선에 중첩하여 차폐되므로, 신호 노이즈를 줄일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면 배치도이다. 도 2는 일 실시예에 따른 표시 장치의 개략적인 부분 단면도이다.
도 3은 일 실시예에 따른 표시 패널의 예시적인 적층 구조를 나타낸 개략적인 단면도이다.
도 4는 일 실시예에 따른 터치 부재의 개략적인 평면 배치도이다.
도 5는 도 4의 터치 영역의 부분 확대도이다.
도 6은 도 5의 VI-VI'선을 따라 자른 단면도이다. 도 7은 도 5의 VII-VII'선을 따라 자른 단면도이다.
도 8은 일 실시예에 따른 표시부의 화소와 터치 부재의 메쉬형 패턴의 상대적인 배치 관계를 나타낸 배치도이다.
도 9는 도 8의 IX-IX'선을 따라 자른 단면도이다.
도 10은 일 실시예에 따른 표시 장치의 일 화소의 회로도이다.
도 11은 일 실시예에 따른 표시 장치의 표시부의 일 화소의 단면도이다.
도 12는 일 실시예에 따른 표시 장치의 비표시부의 부분 평면 배치도이다.
도 13은 벤딩 영역 주변에서의 제1 전원 배선의 배치도이다.
도 14는 벤딩 영역 주변에서의 터치 신호 배선의 배치도이다. 도 15는 도 14의 XV-XV'선을 따라 자른 단면도이다.
도 16은 도 12의 XVI-XVI'선을 따라 자른 단면도이다.
도 17은 도 12의 XVII-XVII'선을 따라 자른 단면도이다. 도 18은 도 12의 주요 신호 배선의 관계를 도시한 개략도이다.
도 19는 다른 실시예에 따른 표시 장치의 비표시부의 주요 신호 배선의 관계를 도시한 개략도이다.
도 20은 또 다른 실시예에 따른 표시 장치의 비표시부의 주요 신호 배선의 관계를 도시한 개략도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면 배치도이다. 도 2는 일 실시예에 따른 표시 장치의 개략적인 부분 단면도이다.
실시예들에서, 제1 방향(DR1)과 제2 방향(DR2)은 서로 다른 방향으로 상호 교차한다. 도 1의 평면도에서는 설명의 편의상 세로 방향인 제1 방향(DR1)과 가로 방향인 제2 방향(DR2)이 정의되어 있다. 이하의 실시예들에서 제1 방향(DR1) 일측은 평면도상 상측 방향을, 제1 방향(DR1) 타측은 평면도상 하측 방향을, 제2 방향(DR2) 일측은 평면도상 우측 방향을 제2 방향(DR2) 타측은 평면도상 좌측 방향을 각각 지칭하는 것으로 한다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 언급한 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 표시 장치(1)는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 표시 장치(1)의 예로는 유기발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기영동 표시 장치, 전기습윤 표시 장치, 양자점 발광 표시 장치, 마이크로 LED 표시 장치 등일 수 있다. 이하에서는 표시 장치(1)로 유기발광 표시 장치를 예로 하여 설명하지만, 본 발명이 그에 제한되는 것은 아니다.
표시 장치(1)는 표시 패널(10)을 포함할 수 있다. 아울러 표시 장치(1)는 터치 부재를 포함할 수 있다. 터치 부재는 표시 패널(10)과 별도의 패널이나 필름으로 제공되어 표시 패널(10) 상에 부착될 수도 있지만, 표시 패널(10) 내부에 터치층의 형태로 제공될 수도 있다. 이하의 실시예에서는 터치 부재가 터치 패널 내부에 마련되어 표시 패널(10)에 포함되는 경우를 예시하지만, 이에 제한되는 것은 아니다.
표시 패널(10)은 폴리이미드 등과 같은 가요성 고분자 물질을 포함하는 플렉시블 기판을 포함할 수 있다. 그에 따라, 표시 패널(10)은 휘어지거나, 절곡되거나, 접히거나, 말릴 수 있다.
표시 패널(10)은 패널이 벤딩되는 영역인 벤딩 영역(BR)을 포함할 수 있다. 벤딩 영역(BR)을 중심으로 표시 패널(10)은 제1 영역과 제2 영역으로 구분될 수 있다. 제1 영역은 벤딩 영역(BR)의 일측에, 제2 영역은 벤딩 영역(BR)의 타측에 배치된다. 제1 영역은 표시부(DDR)를 포함하는 메인 영역(MR)일 수 있다. 제2 영역은 패드부를 포함하는 서브 영역(SR)일 수 있다. 화면을 표시하는 부분을 표시부(DDR)로, 화면을 표시하지 않는 부분을 비표시부(NDA)로 정의하면, 표시 패널의 표시부(DDR)는 메인 영역(MR) 내에 배치된다. 표시부(DDR)를 제외한 나머지 부분은 표시 패널의 비표시부(NDA)가 되는데, 일 실시예에서 메인 영역(MR)에서 표시부(DDR)의 주변 에지 부분, 벤딩 영역(BR) 전체 및 서브 영역(SR) 전체가 비표시부(NDA)일 수 있다. 그러나, 이에 제한되는 것은 아니고, 벤딩 영역(BR) 및/또는 서브 영역(SR)도 표시부(DDR)를 포함할 수 있다.
메인 영역(MR)은 대체로 표시 장치(1)의 평면상 외형과 유사한 형상을 가질 수 있다. 메인 영역(MR)은 일 평면에 위치한 평탄 영역일 수 있다. 그러나, 이에 제한되지 않고, 메인 영역(MR)에서 벤딩 영역(BR)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 휘어져 곡면을 이루거나 수직 방향으로 절곡될 수도 있다.
표시 패널의 표시부(DDR)는 메인 영역(MR)의 중앙부에 배치될 수 있다. 표시부(DDR)는 복수의 화소를 포함할 수 있다. 터치 부재의 터치 영역은 표시부(DDR)에 중첩하거나 표시부(DDR) 내에 배치될 수 있다.
표시부(DDR)는 직사각형 형상 또는 모서리가 둥근 직사각형 형상을 가질 수 있다. 예시된 표시부(DDR)의 형상은 모서리가 둥글고 제1 방향(DR1)이 제2 방향(DR2)보다 긴 직사각형이다. 그러나, 이에 제한되는 것은 아니고, 표시부(DDR)는 제2 방향(DR2)이 제1 방향(DR1)보다 긴 직사각형 형상, 정사각형이나 기타 다각형 또는 원형, 타원형 등과 같은 다양한 형상을 가질 수 있다.
메인 영역(MR)에서 벤딩 영역(BR)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 곡면을 이루거나 절곡되어 있는 경우, 해당 에지에도 표시부(DDR)가 배치될 수도 있다. 그러나, 이에 제한되지 않고 곡면 또는 절곡된 에지는 화면을 표시하지 않는 비표시부(NDA)가 배치되거나, 표시부(DDR)와 비표시부(NDA)가 함께 배치될 수도 있다.
메인 영역(MR)에서 표시부(DDR)의 주변에는 비표시부(NDA)가 위치할 수 있다. 메인 영역(MR)의 비표시부(NDA)는 표시부(DDR)의 외측 경계로부터 표시 패널(10)의 에지까지의 영역에 놓일 수 있다. 메인 영역(MR)의 비표시부(NDA)에는 표시부(DDR) 및/또는 터치 영역에 신호를 인가하기 위한 신호 배선이나 구동 회로들이 배치될 수 있다. 또한, 메인 영역(MR)의 비표시부(NDA)에는 최외곽 블랙 매트릭스가 배치될 수 있지만, 이에 제한되는 것은 아니다.
벤딩 영역(BR)은 메인 영역(MR)의 제1 방향(DR1) 타측에 연결된다. 예를 들어, 벤딩 영역(BR)은 메인 영역(MR)의 하측 단변을 통해 연결될 수 있다. 벤딩 영역(BR)의 폭은 메인 영역(MR)의 폭(단변의 폭)보다 작을 수 있다. 메인 영역(MR)과 벤딩 영역(BR)의 연결부는 L자 커팅 형상을 가질 수 있다.
벤딩 영역(BR)에서 표시 패널(10)은 두께 방향으로 하측 방향, 다시 말하면 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 벤딩 영역(BR)은 일정한 곡률 반경은 가질 수 있지만, 이에 제한되지 않고 구간별로 다른 곡률 반경을 가질 수도 있다. 표시 패널(10)이 벤딩 영역(BR)에서 벤딩됨에 따라 표시 패널(10)의 면이 반전될 수 있다. 즉, 상부를 항하는 표시 패널(10)의 일면이 벤딩 영역(BR)을 통해 외측을 항하였다가 다시 하부를 향하도록 변경될 수 있다.
서브 영역(SR)은 벤딩 영역(BR)으로부터 연장된다. 서브 영역(SR)은 벤딩이 완료된 이후부터 시작하여 메인 영역(MR)과 평행한 방향으로 연장될 수 있다. 서브 영역(SR)은 표시 패널(10)의 두께 방향으로 메인 영역(MR)과 중첩할 수 있다. 서브 영역(SR)은 메인 영역(MR) 에지의 비표시부(NDA)와 중첩하고, 나아가 메인 영역(MR)의 표시부(DDR)에까지 중첩할 수 있다.
서브 영역(SR)의 폭은 벤딩 영역(BR)의 폭과 동일할 수 있지만 이에 제한되는 것은 아니다.
표시 패널(10)의 서브 영역(SR) 상에는 구동칩(20)이 배치될 수 있다. 구동칩(20)은 표시 패널(10)을 구동하는 집적 회로를 포함할 수 있다. 일 실시예에서, 상기 집적 회로는 데이터 신호를 생성하여 제공하는 디스플레이 데이터 구동 집적 회로일 수 있지만, 이에 제한되는 것은 아니다. 구동칩(20)은 서브 영역(SR)에서 표시 패널(10)에 실장될 수 있다. 구동칩(20)은 표시면과 동일한 면인 표시 패널(10)의 일면 상에 실장되되, 상술한 것처럼 벤딩 영역(BR)이 벤딩되어 반전됨에 따라 두께 방향으로 하부를 향하는 표시 패널(10)의 면에 실장되어 구동칩(20)의 상면이 하부를 향할 수 있다.
구동칩(20)은 이방성 도전 필름을 통해 표시 패널(10) 상에 부착되거나, 초음파 접합 본딩을 통해 표시 패널(10) 상에 부착될 수 있다. 구동칩(20)의 가로 방향(제2 방향(DR2)) 폭은 표시 패널(10)의 가로 방향(제2 방향(DR2)) 폭보다 작을 수 있다. 구동칩(20)은 서브 영역(SR)의 가로 방향(제2 방향(DR2))의 중앙부에 배치되고, 구동칩(20)의 양 측면은 서브 영역(SR)의 좌측 에지와 우측 에지로부터 이격될 수 있다.
표시 패널(10)의 서브 영역(SR) 단부에는 패드부가 배치될 수 있다. 패드부는 복수의 디스플레이 신호 배선 패드 및 터치 신호 배선 패드를 포함할 수 있다. 표시 패널(10)의 서브 영역(SR) 단부의 패드부에는 구동 기판(30)이 연결될 수 있다. 구동 기판(30)은 연성 인쇄회로기판이나 필름일 수 있다. 구동 기판(30)은 디스플레이 구동과 터치 부재의 구동을 함께 하는 통합 구동 기판(30)일 수 있다. 그러나, 이에 제한되는 것은 아니며, 별도의 디스플레이 구동 기판과 터치 구동 기판이 표시 패널(10)의 서브 영역(SR)에 부착될 수도 있다.
도 3은 일 실시예에 따른 표시 패널의 예시적인 적층 구조를 나타낸 개략적인 단면도이다.
도 3을 참조하면, 표시 패널은 기판(SUB) 상에 배치된 회로 구동층(DRL)을 포함할 수 있다. 회로 구동층(DRL)은 화소의 발광층(EML)을 구동하는 회로를 포함할 수 있다. 회로 구동층(DRL)은 복수의 박막 트랜지스터를 포함할 수 있다.
회로 구동층(DRL) 상부에는 발광층(EML)이 배치될 수 있다. 발광층(EML)은 유기 발광층을 포함할 수 있다. 발광층(EML)은 회로 구동층(DRL)에서 전달하는 구동 신호에 따라 다양한 휘도로 발광할 수 있다.
발광층(EML) 상부에는 봉지층(ENL)이 배치될 수 있다. 봉지층(ENL)은 무기막 또는 무기막과 유기막의 적층막을 포함할 수 있다. 다른 예로 봉지층(ENL)으로 글래스나 봉지 필름 등이 적용될 수도 있다.
봉지층(ENL) 상부에는 터치층(TSL)이 배치될 수 있다. 터치층(TSL)은 터치 입력을 인지하는 층으로서, 터치 부재의 기능을 수행할 수 있다. 터치층(TSL)은 복수의 감지 영역과 감지 전극들을 포함할 수 있다.
터치층(TSL) 상부에는 보호층(WDL)이 배치될 수 있다. 보호층(WDL)은 예컨대 윈도우 부재를 포함할 수 있다. 보호층(WDL)은 광학 투명 접착제 등에 의해 터치층(TSL) 상에 부착될 수 있다.
도시하지는 않았지만, 표시 패널(10)은 광학 부재를 더 포함할 수 있다. 예를 들어, 터치층(TSL)과 보호층(WDL) 사이에 편광 필름 등의 광학 부재가 개재될 수 있다.
이하, 상술한 터치 부재에 대해 상세히 설명한다.
도 4는 일 실시예에 따른 터치 부재의 개략적인 평면 배치도이다.
도 4를 참조하면, 터치 부재는 활성화 영역인 터치 영역과 비활성화 영역인 비터치 영역을 포함한다. 터치 영역은 상술한 표시부(DDR)와 중첩하고, 비터치 영역은 상술한 비표시부(NDA)와 중첩할 수 있다. 도 4에서는 설명의 편의상 터치 부재의 전반적인 형상을 단순화하고, 비터치 영역을 상대적으로 넓게 도시하였지만, 터치 영역의 형상과 비터치 영역의 형상은 상술한 표시부(DDR) 및 비표시부(NDA)의 형상과 실질적으로 동일할 수 있다. 이하에서는 별도로 구분할 필요가 있는 경우를 제외하고는 비터치 영역을 비표시부(NDA)로 지칭하기로 한다.
터치 부재의 터치 영역은 복수의 제1 감지 전극(IE1)(또는 제1 터치 전극) 및 복수의 제2 감지 전극(IE2)(또는 제2 터치 전극)을 포함할 수 있다. 제1 감지 전극(IE1)과 제2 감지 전극(IE2) 중 어느 하나는 구동 전극이고, 다른 하나는 센싱 전극일 수 있다. 본 실시예에서는 제1 감지 전극(IE1)이 구동 전극이고, 제2 감지 전극(IE2)이 센싱 전극인 경우를 예시한다.
제1 감지 전극(IE1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 감지 전극(IE1)은 제1 방향(DR1)을 따라 배열된 복수의 제1 센서부(SP1) 및 인접한 제1 센서부(SP1)를 전기적으로 연결하는 제1 연결부(CP1)를 포함할 수 있다. 복수의 제1 감지 전극(IE1)은 제2 방향(DR2)으로 배열될 수 있다.
제2 감지 전극(IE2)은 제2 방향(DR2)으로 연장될 수 있다. 제2 감지 전극(IE2)은 제2 방향(DR2)으로 배열된 복수의 제2 센서부(SP2) 및 인접한 제2 센서부(SP2)를 전기적으로 연결하는 제2 연결부(CP2)를 포함할 수 있다. 복수의 제2 감지 전극(IE2)은 제1 방향(DR1)으로 배열될 수 있다.
도면에서는 4개의 제1 감지 전극(IE1)과 6개의 제2 감지 전극(IE2)이 배열된 경우를 예시하고 있지만, 제1 감지 전극(IE1)과 제2 감지 전극(IE2)의 수가 상기 예시된 바에 제한되지 않음은 자명하다.
도 5는 도 4의 터치 영역의 부분 확대도이다.
도 4 및 도 5를 참조하면, 적어도 일부의 제1 센서부(SP1) 및 제2 센서부(SP2)는 마름모 형상일 수 있다. 몇몇 제1 센서부(SP1) 및 제2 센서부(SP2)는 마름모 형상으로부터 잘린 도형 형상을 가질 수 있다. 예를 들어, 연장 방향 양 단부를 제외한 제1 센서부(SP1)들 및 제2 센서부(SP2)들은 모두 마름모 형상이고, 연장 방향 양 단부에 위치하는 제1 센서부(SP1)들 및 제2 센서부(SP2)들은 각각 마름모를 절반으로 절단한 삼각형 형상일 수 있다. 마름모 형상의 제1 센서부(SP1)들과 마름모 형상의 제2 센서부(SP2)들은 그 크기 및 형상이 실질적으로 서로 동일할 수 있다. 삼각형 형상의 제1 센서부(SP1)들과 삼각형 형상의 제2 센서부(SP2)들은 그 크기 및 형상이 실질적으로 서로 동일할 수 있다. 그러나, 실시예가 상기 예시된 것에 제한되는 것은 아니고, 제1 센서부(SP1)와 제2 센서부(SP2)의 형상 및 크기는 다양하게 변형 가능하다.
제1 연결부(CP1)는 이웃하는 제1 센서부(SP1)들의 마름모 또는 삼각형의 모서리 부위를 연결할 수 있다. 제2 연결부(CP2)는 이웃하는 제2 센서부(SP2)들의 마름모 또는 삼각형의 모서리 부위를 연결할 수 있다. 제1 연결부(CP1)와 제2 연결부(CP2)의 폭은 제1 센서부(SP1)와 제2 센서부(SP2)의 폭보다 작을 수 있다.
제1 감지 전극(IE1)과 제2 감지 전극(IE2)은 절연되어 교차할 수 있다. 서로 교차하는 영역에서 다른 층에 위치하는 도전층을 통해 연결됨으로써 제1 감지 전극(IE1)과 제2 감지 전극(IE2) 간 절연을 확보할 수 있다. 제1 감지 전극(IE1)과 제2 감지 전극(IE2)의 교차는 제1 연결부(CP1) 및/또는 제2 연결부(CP2)에 의해 이루어질 수 있다. 절연 교차를 위해 제1 연결부(CP1)와 제2 연결부(CP2) 중 적어도 하나는 제1 감지 전극(IE1) 및 제2 감지 전극(IE2)과 다른 층에 위치할 수 있다.
일 예로 제1 감지 전극(IE1)의 제1 센서부(SP1)와 제2 감지 전극(IE2)의 제2 센서부(SP2)는 동일한 층에 위치하는 도전층으로 이루어지고, 제1 센서부(SP1)와 제2 센서부(SP2) 자체는 서로 교차하거나 중첩하지 않을 수 있다. 인접한 제1 센서부(SP1)와 제2 센서부(SP2)는 물리적으로 상호 이격될 수 있다.
제2 연결부(CP2)는 제2 센서부(SP2)와 동일한 도전층으로 이루어져 인접한 제2 센서부(SP2)를 연결할 수 있다. 제2 연결부(CP2)가 지나는 영역을 중심으로 제1 감지 전극(IE1)의 인접한 제1 센서부(SP1)들은 물리적으로 이격된다. 제1 센서부(SP1)들을 연결하는 제1 연결부(CP1)는 제1 센서부(SP1)와 다른 도전층으로 이루어져 제2 감지 전극(IE2)의 영역을 가로지를 수 있다. 제1 연결부(CP1)는 컨택을 통해 인접한 각 제1 센서부(SP1)와 전기적으로 연결될 수 있다.
제1 연결부(CP1)는 복수개일 수 있다. 예를 들어, 이에 제한되는 것은 아니지만, 제1 연결부(CP1)는 인접한 일측의 제2 감지 전극(IE2)를 중첩하여 지나는 하나의 제1 연결부(CP1_1)와 인접한 타측의 제2 감지 전극(IE2)를 중첩하여 지나는 다른 하나의 제1 연결부(CP1_2)를 포함할 수 있다. 인접한 2개의 제1 센서부(SP1)를 연결하는 제1 연결부(CP1)가 복수개 마련되면 어느 하나가 정전기 등에 의해 단선되더라도 해당 제1 감지 전극(IE1)의 단선이 방지될 수 있다.
서로 인접한 제1 센서부(SP1)들과 제2 센서부(SP2)들은 단위 감지 영역(SUT)을 구성할 수 있다. 예를 들어, 제1 감지 전극(IE1)과 제2 감지 전극(IE2)이 교차하는 영역을 중심으로 인접한 2개의 제1 센서부(SP1)의 절반과 인접한 2개의 제2 센서부(SP2)의 절반은 하나의 정사각형 또는 직사각형을 구성할 수 있다. 이와 같이 인접한 2개의 제1 센서부(SP1) 및 제2 센서부(SP2)의 절반 영역에 의해 정의된 영역은 하나의 단위 감지 영역(SUT)이 될 수 있다. 복수의 단위 감지 영역(SUT)은 행열 방향으로 배열될 수 있다.
각 단위 감지 영역(SUT)에서는 인접한 제1 센서부(SP1)와 제2 센서부(SP2)들 사이의 커패시턴스 값을 측정함으로써, 터치 입력 여부를 판단하고, 해당 위치를 터치 입력 좌표로 산출할 수 있다. 터치 감지는 뮤추얼 캡 방식으로 이루어질 수 있지만, 이에 제한되는 것은 아니다.
각 단위 감지 영역(SUT)은 화소의 크기보다 클 수 있다. 예를 들어, 단위 감지 영역(SUT)은 복수개의 화소에 대응할 수 있다. 단위 감지 영역(SUT)의 한 변의 길이는 4~5mm의 범위일 수 있지만 이에 제한되는 것은 아니다.
도 4를 참조하면, 터치 영역의 외측인 비표시부(NDA)에는 복수의 터치 신호 배선이 배치된다. 터치 신호 배선은 서브 영역(SR)에 위치하는 터치 패드부(TPA1, TPA2)로부터 벤딩 영역(BR)을 거쳐 메인 영역(MR)의 비표시부(NDA)으로 연장된다.
복수의 터치 신호 배선은 복수의 터치 구동 배선(TX) 및 복수의 터치 센싱 배선(RX)을 포함한다. 복수의 터치 신호 배선은 터치 접지 배선(G) 및/또는 터치 정전기 방지 배선(ES)을 더 포함할 수 있다.
터치 구동 배선(TX)은 제1 감지 전극(IE1)과 연결된다. 일 실시예에서, 하나의 제1 감지 전극(IE1)에는 복수의 터치 구동 배선이 연결될 수 있다. 예를 들어, 터치 구동 배선은 제1 감지 전극(IE1)의 하측 단부에 연결되는 제1 터치 구동 배선(TX1_1, TX2_1, TX3_1, TX4_1) 및 제1 감지 전극(IE1)의 상측 단부에 연결되는 제2 터치 구동 배선(TX1_2, TX2_2, TX3_2, TX4_2)을 포함할 수 있다. 제1 터치 구동 배선(TX1_1, TX2_1, TX3_1, TX4_1)은 터치 신호 배선 패드부(TPA1)로부터 제1 방향(DR1) 일측으로 연장되어 제1 감지 전극(IE1)의 하측 단부와 연결될 수 있다. 제2 터치 구동 배선(TX1_2, TX2_2, TX3_2, TX4_2)은 터치 신호 배선 패드부(TPA1)로부터 제1 방향(DR1) 일측으로 연장되고 터치 영역의 좌측 에지를 우회하여 제1 감지 전극(IE1)의 상측 단부와 연결될 수 있다.
터치 센싱 배선(RX)은 제2 감지 전극(IE2)과 연결된다. 일 실시예에서, 하나의 제2 감지 전극(IE2)에는 하나의 터치 센싱 배선(RX)이 연결될 수 있다. 각 터치 센싱 배선(RX1, RX2, RX3, RX4, RX5, RX6)은 터치 신호 배선 패드부(TPA2)로부터 제1 방향(DR1) 일측으로 연장되고 터치 영역의 우측 에지 측으로 연장하여 제2 감지 전극(IE2)의 우측 단부와 연결될 수 있다.
터치 신호 배선의 최외곽부에는 터치 정전기 방지 배선(ES)이 배치될 수 있다. 일 실시예에서, 터치 정전기 방지 배선은 제1 터치 정전기 방지 배선(ES1), 제2 터치 정전기 방지 배선(ES2), 제3 터치 정전기 방지 배선(ES3), 및 제4 터치 정전기 방지 배선(ES4)을 포함할 수 있다. 제1 내지 제4 터치 정전기 방지 배선(ES)은 터치 영역 및 신호 배선들을 링 형상으로 둘러쌀 수 있다.
제1 터치 정전기 방지 배선(ES1)은 우측에 위치하는 터치 신호 배선의 외측에서 커버할 수 있다.
제2 터치 정전기 방지 배선(ES2)은 우측에 위치하는 터치 신호 배선의 내측을 커버할 수 있다.
제3 터치 정전기 방지 배선(ES3)은 좌측에 위치하는 터치 신호 배선의 내측 및 터치 영역의 하측에서 제2 방향(DR2)으로 연장되는 터치 신호 배선의 외측을 커버할 수 있다.
제4 터치 정전기 방지 배선(ES4)은 좌측에 위치하는 터치 신호 배선의 외측 및 터치 영역의 상측에서 제2 방향(DR2)으로 연장되는 터치 신호 배선의 외측을 커버할 수 있다.
터치 접지 배선(G)은 신호 배선들 사이에 배치된다. 터치 접지 배선(G)은 제1 터치 접지 배선(G1), 제2 터치 접지 배선(G2), 제3 터치 접지 배선(G3), 제4 터치 접지 배선(G4) 및 제5 터치 접지 배선(G5)을 포함할 수 있다.
제1 터치 접지 배선(G1)은 터치 센싱 배선(RX)과 제1 터치 정전기 방지 배선(ES1) 사이에 배치될 수 있다.
제2 터치 접지 배선(G2)은 제2 터치 정전기 방지 배선(ES)과 터치 센싱 배선(RX) 사이에 배치될 수 있다.
제3 터치 접지 배선(G3)은 제1 터치 구동 배선(TX_1)과 제3 터치 정전기 방지 배선(ES3) 사이에 배치될 수 있다.
제4 터치 접지 배선(G4)은 제1 터치 구동 배선(TX_1)과 제2 터치 구동 배선(TX_2) 사이에 배치될 수 있다.
제5 터치 접지 배선(G5)은 제2 터치 구동 배선(TX_2)과 제4 터치 정전기 방지 배선(ES4) 사이에 배치될 수 있다.
도 6은 도 5의 VI-VI'선을 따라 자른 단면도이다. 도 7은 도 5의 VII-VII'선을 따라 자른 단면도이다.
도 5 내지 도 7을 참조하면, 터치 부재는 베이스층(205), 베이스층(205) 상의 제1 터치 도전층(210), 제1 터치 도전층(210) 상의 제1 터치 절연층(215), 제1 터치 절연층(215) 상의 제2 터치 도전층(220) 및 제2 터치 도전층(220)을 덮는 제2 터치 절연층(230)을 포함할 수 있다.
구체적으로, 베이스층(205) 상에는 제1 터치 도전층(210)이 배치된다. 제1 터치 도전층(210)은 제1 터치 절연층(215)에 의해 덮인다. 제1 터치 절연층(215)은 제1 터치 도전층(210)과 제2 터치 도전층(220)을 절연한다. 제1 터치 절연층(215) 상에는 제2 터치 도전층(220)이 배치된다. 제2 터치 절연층(230)은 제2 터치 도전층(220)을 덮어 보호할 수 있다.
베이스층(205)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 베이스층(205)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 또는 알루미늄 옥사이드층 등을 포함할 수 있다. 베이스층(205)은 후술하는 박막 봉지층을 구성하는 무기막일 수도 있다.
제1 터치 도전층(210) 및 제2 터치 도전층(220)은 각각 금속이나 투명 도전층을 포함할 수 있다. 상기 금속은 알루미늄, 티타늄, 구리, 몰리브덴, 은 또는 이들의 합금을 포함할 수 있다. 상기 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등과 같은 투명한 전도성 산화물이나, PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
제1 터치 도전층(210) 및/또는 제2 터치 도전층(220)은 다층구조의 도전층을 포함할 수도 있다. 예를 들어, 제1 터치 도전층(210) 및/또는 제2 터치 도전층(220)은 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다른 예로, 제1 터치 도전층(210) 및/또는 제2 터치 도전층(220)은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수도 있다.
몇몇 실시예에서, 제1 터치 도전층(210)과 제2 터치 도전층(220)은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 터치 도전층(210)과 제2 터치 도전층(220)은 모두 알루미늄을 포함할 수 있다. 일 실시예에서, 제1 터치 도전층(210)과 제2 터치 도전층(220)은 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다.
다른 몇몇 실시예에서, 제1 터치 도전층(210)과 제2 터치 도전층(220)은 상이한 물질을 포함할 수 있다. 예를 들어, 제1 터치 도전층(210)은 금속을 포함하고, 제2 터치 도전층(220)은 투명 도전층을 포함할 수 있다.
일 실시예에서, 상술한 제1 연결부(CP1)는 제1 터치 도전층(210)으로 이루어지고, 제1 센서부(SP1), 제2 센서부(SP2) 및 제2 연결부(CP2)는 제2 터치 도전층(220)으로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니고, 감지 전극의 각 부재를 구성하는 터치 도전층은 다양하게 변형 가능하다.
제1 감지 전극(IE1)의 제1 센서부(SP1)와 제2 감지 전극(IE2)의 제2 센서부(SP2)는 각각 면형 패턴 또는 메쉬형 패턴으로 이루어질 수 있다. 제1 센서부(SP1)와 제2 센서부(SP2)가 면형 패턴으로 이루어진 경우, 제1 센서부(SP1)와 제2 센서부(SP2)를 구성하는 제2 터치 도전층(220)은 투명한 도전층으로 이루어질 수 있다. 제1 센서부(SP1)와 제2 센서부(SP2)가 메쉬형 패턴으로 이루어진 경우 제1 센서부(SP1)와 제2 센서부(SP2)를 구성하는 제2 터치 도전층(220)은 불투명한 물질로 이루어지더라도 무방하다. 이하에서는 제1 센서부(SP1)와 제2 센서부(SP2)가 각각 메쉬형 패턴으로 이루어진 경우를 예로 하여 설명하지만, 이에 제한되는 것은 아니다.
제1 터치 절연층(215)과 제2 터치 절연층(230)은 무기 물질 또는 유기 물질을 포함할 수 있다. 일 실시예에서, 제1 터치 절연층(215)과 제2 터치 절연층(230) 중 어느 하나는 무기 물질을 포함하고, 다른 하나는 유기 물질을 포함할 수 있다. 일 실시예에서, 제1 터치 절연층(215)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 또는 알루미늄 옥사이드층 등을 포함하고, 제2 터치 절연층(230)은 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
제1 터치 절연층(215)은 컨택홀(CNT_T)을 포함할 수 있다. 컨택홀(CNT_T)을 통해 제1 터치 도전층(210)(예컨대 제1 연결부(CP1))과 제2 터치 도전층(220)의 일부(예컨대, 제1 센서부(SP1))가 전기적으로 연결될 수 있다.
제1 센서부(SP1)와 제2 센서부(SP2)가 각각 메쉬형 패턴으로 이루어진 경우 이를 구성하는 제2 터치 도전층(220)은 표시 패널의 비발광 영역 상에 배치될 수 있다. 제2 터치 도전층(220)이 비발광 영역에 배치되면, 제2 터치 도전층(220)으로 불투명한 저저항 금속을 적용하더라도 발광을 방해하지 않으며, 사용자에게 시인되지 않을 수 있다.
도 8은 일 실시예에 따른 표시부의 화소와 터치 부재의 메쉬형 패턴의 상대적인 배치 관계를 나타낸 배치도이다.
도 8을 참조하면, 표시부는 복수의 화소를 포함한다. 각 화소는 발광 영역(EMA)을 포함한다. 각 화소의 발광 영역(EMA) 사이에는 비발광 영역(NEM)이 배치된다. 메쉬형 패턴(MSH)은 비발광 영역(NEM)에 배치된다.
화소는 제1 색 화소, 제2 색 화소 및 제3 색 화소를 포함할 수 있다. 각 색 화소는 다양한 방식으로 배열될 수 있다. 일 실시예에서, 제2 방향(DR2)을 따라 제1 행을 이루며 제1 색 화소(예컨대, 적색 화소)와 제2 색 화소(예컨대, 청색 화소)가 교대 배열되고, 그에 인접하는 제2 행은 제2 방향(DR2)을 따라 제3 색 화소(예컨대, 녹색 화소)가 배열될 수 있다. 제2 행에 속하는 화소는 제1 행에 속하는 화소에 대해 제2 방향(DR2)으로 엇갈려 배치될 수 있다. 제2 행에 속하는 제3 색 화소의 개수는 제1 행에 속하는 제1 색 화소 또는 제2 색 화소의 개수의 2배일 수 있다. 상기 제1 행과 제2 행의 배열은 제2 방향(DR2)을 따라 반복될 수 있다.
각 색 화소 내의 발광 영역(EMA)의 크기는 상이할 수 있다. 예를 들어, 제2 색 화소의 발광 영역(EMA_B)은 제1 색 화소의 발광 영역(EMA_R)보다 크고, 제3 색 화소의 발광 영역(EMA_G)은 제1 색 화소의 발광 영역(EMA_R)의 크기보다 작을 수 있다.
각 색 화소의 발광 영역(EMA)의 형상은 대체로 팔각형일 수 있다. 그러나, 이에 제한되는 것은 아니고, 각 발광 영역(EMA)의 형상은 원형, 마름모나 기타 다른 다각형, 모서리가 둥근 다각형 등일 수 있다.
메쉬형 패턴(MSH)은 비발광 영역(NEM)에서 화소의 경계를 따라 배치될 수 있다. 메쉬형 패턴(MSH)은 발광 영역(EMA)과는 비중첩할 수 있다. 메쉬형 패턴(MSH)의 폭은 비발광 영역(NEM)의 폭보다 작을 있다. 일 실시예에서, 메쉬형 패턴(MSH)이 노출하는 메쉬홀(MHL)은 실질적인 마름모 형상일 수 있다. 각 메쉬홀(MHL)의 크기는 동일할 수도 있지만, 해당 메쉬홀(MHL)이 노출하는 발광 영역(EMA)의 크기에 따라 상이할 수도 있고, 그와 무관하게 상이할 수도 있다. 도면에서는 하나의 메쉬홀(MHL)이 하나의 발광 영역(EMA)에 대응된 경우가 예시되어 있지만, 이에 제한되는 것은 아니며, 하나의 메쉬홀(MHL)이 2 이상의 발광 영역(EMA)에 대응될 수도 있다.
도 9는 도 8의 IX-IX'선을 따라 자른 단면도이다. 도 9의 단면도에서는 애노드 전극 하부의 층들은 대부분 생략하고 유기 발광 소자 상부의 구조를 중심으로 도시하였다.
도 9를 참조하면, 기판(110) 상에 화소마다 애노드 전극(170)이 배치된다. 애노드 전극(170) 상에는 애노드 전극(170)을 노출하는 뱅크층(126)이 배치될 수 있다. 뱅크층(126)은 비발광 영역(NEM) 내에 배치된다.
뱅크층(126)이 노출하는 애노드 전극(170) 상에 유기층(175)이 배치되고, 그 위에 캐소드 전극(180)이 배치될 수 있다. 캐소드 전극(180)은 화소의 구별없이 전면적으로 배치될 수 있다. 애노드 전극(170), 유기층(175) 및 캐소드 전극(180)은 각각 유기 발광 소자를 구성한다.
캐소드 전극(180) 상부에는 제1 무기막(191), 유기막(192) 및 제2 무기막(193)을 포함하는 박막 봉지층(190)이 배치되고, 그 위에 터치 부재의 베이스층(205), 제1 터치 절연층(215), 제2 터치 도전층(220), 및 제2 터치 절연층(230)이 순차 배치될 수 있다. 도 9는 센서부를 절단한 단면도이므로, 해당 단면도에서 제1 터치 도전층(210)은 도시되어 있지 않다.
제2 터치 도전층(220)은 뱅크층(126)과 중첩 배치되고, 비발광 영역(NEM) 내에 배치될 수 있다. 제2 터치 도전층(220)은 센서부의 메쉬형 패턴(MSH)을 구성하며, 발광 영역(EMA)과 중첩하지 않기 때문에 발광을 방해하지 않고, 사용자에게 시인되지 않을 수 있다.
이하, 표시 장치의 화소에 대해 설명한다.
도 10은 일 실시예에 따른 표시 장치의 일 화소의 회로도이다.
도 10을 참조하면, 화소 회로는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 커패시터(Cst), 및 유기발광 다이오드(OLED)를 포함할 수 있다.
제1 트랜지스터(TR1)는 구동 트랜지스터이고, 제2 트랜지스터(TR2)는 스위칭 트랜지스터일 수 있다. 도면에서는 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)가 모두 PMOS 트랜지스터인 경우를 예시하였지만, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2) 중 어느 하나 또는 전부는 NMOS 트랜지스터일 수도 있다.
제1 트랜지스터(TR1)의 제1 전극(소스 전극)은 제1 전원 배선(ELVDDL)에 연결되고, 제2 전극(드레인 전극)은 유기발광 다이오드(OLED)의 애노드 전극에 연결된다. 제2 트랜지스터(TR2)의 제1 전극(소스 전극)은 데이터 배선(DL)에 연결되고, 제2 전극(드레인 전극)은 제1 트랜지스터(TR1)의 게이트 전극에 연결된다. 커패시터(Cst)는 제1 트랜지스터(TR1)의 게이트 전극과 제1 전극 사이에 연결된다. 유기발광 다이오드(OLED)의 캐소드 전극은 제2 전원 전압(ELVSS)을 제공받는다. 제2 전원 전압(ELVSS)은 제1 전원 배선(ELVDDL)으로부터 제공되는 제1 전원 전압(ELVDD)보다 낮은 전압일 수 있다.
제2 트랜지스터(TR2)는 주사 라인(GL)에 인가된 주사 신호에 응답하여 데이터 배선(DL)에 인가된 데이터 신호를 출력할 수 있다. 커패시터(Cst)는 제2 트랜지스터(TR2)로부터 수신한 데이터 신호에 대응하는 전압을 충전할 수 있다. 제1 트랜지스터(TR1)는 커패시터(Cst)에 저장된 전하량에 대응하여 유기발광 다이오드(OLED)에 흐르는 구동전류를 제어할 수 있다.
도 10의 등가 회로는 하나의 일 실시예에 불과하며, 화소 회로는 더 많은 수(예컨대 7개)의 트랜지스터와 커패시터를 포함할 수 있다.
도 11은 일 실시예에 따른 표시 장치의 표시부의 일 화소의 단면도이다. 도 11을 참조하여 표시 장치의 단면 구조에 대해 상세히 설명한다.
도 11을 참조하면, 표시 장치는 기판(110)을 포함한다. 기판(110)은 그 위에 배치되는 각 층들을 지지한다. 기판(110)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 수 있다.
일 실시예에서, 기판(110)은 복수의 서브 기판(111, 112)을 포함할 수 있다. 예를 들어, 기판(1110)은 두께 방향으로 적층된 제1 서브 기판(111)과 제2 서브 기판(112)을 포함할 수 있다. 제1 서브 기판(111)과 제2 서브 기판(112)은 각각 폴리이미드 등으로 이루어진 플렉시블 기판일 수 있다. 기판(110)은 제1 서브 기판(111)과 제2 서브 기판(112) 사이에 배치된 제1 배리어층(113) 및 제2 서브 기판(112) 상에 배치된 제2 배리어층(114)을 더 포함할 수 있다. 제1 배리어층(113)과 제2 배리어층(114)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다.
기판(110) 상에는 버퍼층(121)이 배치된다. 버퍼층(121)은 제2 배리어층(114) 상에 배치될 수 있다. 버퍼층(121)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다.
버퍼층(121) 상에는 반도체층(130)이 배치된다. 반도체층(130)은 화소의 박막 트랜지스터의 채널을 이룬다. 반도체층(130)은 다결정 실리콘을 포함할 수 있다. 다른 실시예에서, 반도체층(130)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 예를 들어 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 반도체층(130)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다.
반도체층(130) 상에는 제1 절연층(122)이 배치된다. 제1 절연층(122)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 절연층(122)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 절연층(122)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 절연층(122) 상에는 제1 게이트 도전층(140)이 배치된다. 제1 게이트 도전층(140)은 박막 트랜지스터의 게이트 전극(141)과 그에 연결된 스캔 라인, 및 커패시터 제1 전극(142)을 포함할 수 있다.
제1 게이트 도전층(140)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제1 게이트 도전층(140) 상에는 제2 절연층(123)이 배치될 수 있다. 제2 절연층(123)은 층간 절연막일 수 있다. 제2 절연층(123)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다.
제2 절연층(123) 상에는 제2 게이트 도전층(150)이 배치된다. 제2 게이트 도전층(150)은 유지 커패시터 제2 전극(150)을 포함할 수 있다. 제2 게이트 도전층(150)은 제1 게이트 도전층(140)과 마찬가지로, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 게이트 도전층(150)은 제1 게이트 도전층(140)과 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 제2 게이트 도전층(150)은 단일막 또는 다층막일 수 있다.
제2 게이트 도전층(150) 상에는 제3 절연층(124)이 배치된다. 제3 절연층(124)은 층간 절연막일 수 있다. 제3 절연층(124)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제3 절연층(124)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제3 절연층(124) 상에는 데이터 도전층(160)이 배치된다. 데이터 도전층(160)은 박막 트랜지스터의 제1 전극(161), 제2 전극(162) 및 제1 전원 배선(163)을 포함할 수 있다. 박막 트랜지스터의 제1 전극(161)과 제2 전극(162)은 제3 절연층(124), 제2 절연층(123) 및 제1 절연층(122)을 관통하는 컨택홀을 통해 반도체층(130)의 소스 영역 및 드레인 영역과 전기적으로 연결될 수 있다. 제1 전원 배선(163)은 제3 절연층(124)을 관통하는 컨택홀을 통해 유지 커패시터 제2 전극(150)과 전기적으로 연결될 수 있다.
데이터 도전층(160)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 데이터 도전층(160)은 단일막 또는 다층막일 수 있다. 예를 들어, 데이터 도전층(160)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
데이터 도전층(160) 상에는 제4 절연층(125)이 배치된다. 제4 절연층(125)은 데이터 도전층(160)을 덮는다. 제4 절연층(125)은 비아층일 수 있다. 제4 절연층(125)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제4 절연층(125) 상에는 애노드 전극(170)이 배치된다. 애노드 전극(170)은 제4 절연층(125)을 관통하는 컨택홀을 통해 박막 트랜지스터의 제2 전극(162)과 연결될 수 있다.
애노드 전극(170)은 이에 제한되는 것은 아니지만 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 유기층에 가깝게 배치될 수 있다. 애노드 전극(170)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
애노드 전극(170) 상에는 뱅크층(126)이 배치될 수 있다. 뱅크층(126)은 애노드 전극을 노출하는 개구부를 포함할 수 있다. 뱅크층(126)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 뱅크층(126)은 무기 물질을 포함할 수도 있다.
뱅크층(126)의 개구부 내에는 유기층(175)이 배치된다. 유기층(175)은 유기 발광층(175_1), 정공 주입/수송층(175_2), 전자 주입/수송층(175_3)을 포함할 수 있다. 도면에서는 정공 주입/수송층(175_2)과 전자 주입/수송층(175_3)이 하나의 층으로 이루어진 경우를 예시하였지만, 각각 주입층과 수송층의 복수층이 적층될 수도 있다.
유기층(175)과 뱅크층(126) 상에는 캐소드 전극(180)이 배치된다. 캐소드 전극(180)은 표시 영역 전체에 걸쳐 배치될 수 있다. 캐소드 전극(180)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 캐소드 전극(180)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
캐소드 전극(180) 상부에는 박막 봉지층(190)이 배치된다. 박막 봉지층(190)은 제1 무기막(191), 유기막(192) 및 제2 무기막(193)을 포함할 수 있다. 제1 무기막(191) 및 제2 무기막(193)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 유기막(192)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
박막 봉지층(190) 상부에는 터치 부재가 배치된다. 터치 부재의 적층 구조에 대해서는 전술하였으므로, 중복 설명은 생략한다.
이하, 표시 장치의 벤딩 영역(BR) 주변의 신호 배선들에 대해 상세히 설명한다.
도 12는 일 실시예에 따른 표시 장치의 비표시부의 부분 평면 배치도이다.
도 12를 참조하면, 터치 신호 배선(TSW)은 제1 전원 배선(ELVDDL) 및 제2 전원 배선(ELVSSL)에 인접하여 배치될 수 있다. 데이터 배선(DL)은 제1 전원 배선(ELVDDL)에 인접할 수 있다. 예시적인 실시예에서, 서브 영역(SR)에서의 각 신호 배선은 제2 방향(DR2)을 따라 제2 전원 배선(ELVSSL), 터치 신호 배선(TSW), 제1 전원 배선(ELVDDL), 및 데이터 배선(DL)의 순서로 배치될 수 있다. 터치 신호 배선(TSW)은 제1 전원 배선(ELVDDL)과 제2 전원 배선(ELVSSL) 사이에 배치될 수 있다.
패드부(PAD)는 터치 신호 배선 패드부(TSW_PAD), 제1 전원 배선 패드부(ELVDDL_PAD), 제2 전원 배선 패드부(ELVSSL_PAD) 를 포함한다. 터치 신호 배선 패드부(TSW_PAD)는 제1 전원 배선 패드부(ELVDDL_PAD), 제2 전원 배선 패드부(ELVSSL_PAD) 사이에 배치될 수 있다. 도시하지는 않았지만, 데이터 배선(DL) 패드부(PAD)는 제1 전원 배선 패드부(ELVDDL_PAD)의 제2 방향(DR2) 일측에 위치할 수 있다.
제1 전원 배선(ELVDDL)과 제2 전원 배선(ELVSSL)은 각각 제1 전원 배선 패드부(ELVDDL_PAD)와 제2 전원 배선 패드부(ELVSSL_PAD)로부터 메인 영역(MR) 방향으로 연장될 수 있다. 제1 전원 배선(ELVDDL)과 제2 전원 배선(ELVSSL)은 동일한 도전층, 예컨대 데이터 도전층으로 이루어질 수 있다. 제1 전원 배선(ELVDDL)과 제2 전원 배선(ELVSSL)은 서브 영역(SR), 벤딩 영역(BR) 및 메인 영역(MR)에 걸쳐 데이터 도전층을 이용하여 연장될 수 있다. 제1 전원 배선(ELVDDL)과 제2 전원 배선(ELVSSL)은 동일한 도전층으로 형성되기 때문에 서로 접하지 않고 이격될 수 있다.
도 13은 벤딩 영역 주변에서의 제1 전원 배선의 배치도이다. 도 13을 참조하면, 벤딩 영역(BR)의 제1 전원 배선(ELVDDL)은 슬릿(SLT) 및 홀(HL)을 포함할 수 있다. 제1 전원 배선(ELVDDL)은 메인 영역(MR) 및 서브 영역(SR)에서 모두 면형 배선의 형태를 띠지만, 벤딩 영역(BR)에서 슬릿(SLT)에 의해 나누어질 수 있다. 슬릿(SLT)에 의해 나뉜 부분들은 복수의 선형 신호 배선과 유사한 형상을 갖는다. 이처럼, 면형 배선을 벤딩 영역(BR)에서 선형 패턴으로 나누게 되면 벤딩 스트레스를 완화할 수 있다. 또한, 터치 신호 배선(TSW)과 데이터 배선(DL)과 유사한 형상을 가짐으로써 스트레스 불균형을 완화할 수 있다.
벤딩 영역(BR)의 제1 전원 배선(ELVDDL_BR)은 슬릿(SLT)으로 나뉘어진 선형 패턴 내부에 복수의 홀(HL)을 포함할 수 있다. 선행 패턴 내부에 홀(HL)이 형성됨에 따라 제1 전원 배선(ELVDDL)의 스트레스 완화 기능이 배가될 수 있다. 또한, 홀(HL)은 선형 패턴은 일측과 타측으로 분할하는데, 일측이 단선되더라도 다른 타측을 통해 신호를 전달할 수 있으므로 제1 전원 배선(ELVDDL)의 단선 또는 급격한 저항 증가를 방지할 수 있다.
도면으로 도시하지는 않았지만, 동일한 면형 배선인 제2 전원 배선(ELVSSL)의 경우에도 제1 전원 배선(ELVDDL)과 마찬가지의 슬릿(SLT) 및/또는 홀(HL) 구조를 포함할 수 있다.
다시 도 12를 참조하면, 제1 전원 배선(ELVDDL) 및 제2 전원 배선(ELVSSL)은 각각 서브 영역(SR)으로부터 벤딩 영역(BR)을 지나 메인 영역(MR)의 표시부(DDR) 근처까지 연장될 수 있다. 제1 전원 배선(ELVDDL)은 표시부(DDR) 근처에서 제2 방향(DR2)의 일측 및 타측으로 연장될 수 있다. 제2 전원 배선(ELVSSL)은 제1 전원 배선(ELVDDL)이 제2 방향(DR2)으로 연장하는 부분 근처에서 제1 전원 배선(ELVDDL)과 이격된 채 제2 방향(DR2)의 일측을 따라 연장될 수 있다. 제2 전원 배선(ELVSSL)은 비표시부(DDR)의 좌측 에지를 따라 연장될 수 있다.
표시부(DDR)에 배치된 캐소드 전극(180)은 비표시부(DDR)로 일부 돌출되어 제2 전원 배선(ELVSSL)과 중첩할 수 있다. 상기 제2 전원 배선(ELVSSL)과 캐소드 전극(180)이 중첩하는 영역에서 제2 전원 배선(ELVSSL)과 캐소드 전극은 제4 컨택(CNT4)을 통해 컨택할 수 있다. 일 실시예에서, 제2 전원 배선(ELVSSL)과 캐소드 전극(180)의 컨택은 애노드 전극과 동일한 층에 위치하는 애노드 도전층에 의해 매개될 수 있다.
데이터 배선(DL)은 제1 전원 배선(ELVDDL)과 나란하게 연장할 수 있다. 데이터 배선(DL)은 데이터 도전층으로 이루어질 수 있다. 데이터 배선(DL)은 패드부로부터 벤딩 영역(BR)을 지나 표시부(DDR) 측으로 연장하는데, 제1 전원 배선(ELVDDL)의 제2 방향(DR2) 연장 부분과 교차하는 부분에서 제3 컨택(CNT3)을 통해 다른 도전층으로 갈아탈 수 있다. 예를 들어, 데이터 배선(DL)은 제1 게이트 도전층, 제2 게이트 도전층 또는 애노드 도전층으로 갈아타서 제1 전원 배선(ELVDDL)과 교차하고, 표시부(DDR)(터치 영역)에 이르기 직전에 다시 컨택을 이용하여 데이터 도전층으로 갈아탈 수 있다.
터치 신호 배선(TSW)은 터치 신호 배선 패드부(TSW_PAD)로부터 메인 영역(MR) 방향으로 연장된다. 메인 영역(MR)에서 비표시부(DDR)에 진입하기 직전 터치 신호 배선(TSW)은 제2 방향(DR2)으로 꺾여서 연장될 수 있다.
터치 신호 배선(TSW)은 서브 영역(SR) 및 메인 영역(MR)에서는 터치 도전층을 포함하여 이루어지지만, 벤딩 영역(BR)에서는 제1 전원 배선(ELVDDL) 및 제2 전원 배선(ELVSSL)과 동일한 층인 데이터 도전층을 포함할 수 있다.
도 14는 벤딩 영역 주변에서의 터치 신호 배선의 배치도이다. 도 15는 도 14의 XV-XV'선을 따라 자른 단면도이다.
도 14 및 도 15를 참조하면, 터치 신호 배선(TSW)은 서브 영역(SR) 및 메인 영역(MR)에서 각각 제1 터치 도전층(210) 및 제2 터치 도전층(220)을 포함하여 이루어진다. 제1 터치 도전층(210)과 제2 터치 도전층(220)은 실질적으로 동일한 평면 패턴 형상을 가지며 중첩할 수 있다. 제1 터치 도전층(210)과 제2 터치 도전층(220)은 제1 터치 절연층(215)을 관통하는 컨택홀(CNT1, CNT2)을 통해 서로 전기적으로 연결될 수 있다.
벤딩 영역(BR)은 개구부 및 그 내부에 배치된 벤딩 절연층(127)을 포함할 수 있다. 개구부는 하부 절연 물질층들을 순차 제거하여 제2 서브 기판(112)의 표면을 노출할 수 있다. 벤딩 절연층(127)은 개구부를 채울 수 있다. 벤딩 절연층(127)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
터치 신호 배선(TSW)은 벤딩 영역(BR)에서 데이터 도전층(160)을 통해 연장된다. 즉, 메인 영역(MR)의 터치 신호 배선(TSW) 및 서브 영역(SR)의 터치 신호 배선(TSW)은 터치 도전층으로 이루어지지만, 벤딩 영역(BR) 부근에서 데이터 도전층(160)으로 층을 바꾼다.
구체적으로 메인 영역(MR)에서 벤딩 영역(BR)에 인접한 부분은 박막 봉지층이 제거된 상태로 뱅크층(126) 상에 베이스층(205)이 배치될 수 있다. 터치 신호 배선(TSW)은 베이스층(205) 상의 제1 터치 도전층(210)과 제1 컨택(CNT1)을 통해 전기적으로 연결된 제2 터치 도전층(220)을 포함한다. 제2 터치 도전층(220)은 제1 터치 도전층(210)의 단부로부터 벤딩 영역(BR) 측으로 더욱 연장되어 하부의 데이터 도전층(160)과 중첩한다. 제2 터치 도전층(220)은 제1 컨택을 통해 데이터 도전층(160)과 전기적으로 연결된다. 제2 터치 도전층(220) 상부에는 제2 터치 절연층(230)이 배치된다.
서브 영역(SR)의 경우도 메인 영역(MR)과 실질적으로 동일한 적층 구조를 가질 수 있다. 즉, 서브 영역(SR)의 제2 터치 도전층(220)이 제1 터치 도전층(210)의 단부로부터 벤딩 영역(BR) 측으로 더욱 연장되어 하부의 데이터 도전층(160)과 중첩하고, 제2 컨택(CNT2)을 통해 데이터 도전층(160)과 전기적으로 연결된다.
한편, 벤딩 영역(BR)의 경우, 벤딩 절연층(127) 상에 데이터 도전층(160)이 배치된다. 데이터 도전층(160)의 상부에는 유기 물질로 이루어진 제4 절연층(125) 및 뱅크층(126)이 배치될 수 있다. 벤딩 영역(BR)의 뱅크층(126) 상부에는 제1 및 제2 터치 도전층(210, 220)이 배치되지 않을 수 있다. 벤딩 영역(BR)에서는 그 밖의 터치 부재를 구성하는 층들이 생략될 수 있다.
이처럼, 터치 신호 배선(TSW)은 메인 영역(MR)과 서브 영역(SR)에서는 대체로 제2 터치 도전층(220) 및/또는 제1 터치 도전층(210)을 포함하여 이루어지지만, 벤딩 영역(BR)에서는 다른 신호 배선들과 마찬가지로 데이터 도전층(160)을 포함하여 이루어질 수 있다. 따라서, 벤딩 영역(BR) 전체에 걸쳐 균일한 벤딩 연결 구조를 구현할 수 있다.
도 16은 도 12의 XVI-XVI'선을 따라 자른 단면도이다.
도 16을 참조하면, 터치 신호 배선(TSW)은 패드부(TSW_PAD)에 이르러 제2 터치 도전층(220)이 데이터 도전층(160)과 컨택을 통해 연결된다. 터치 신호 배선 패드부(TSW_PAD)에서는 제2 터치 절연층(230)이 제거되어 제2 터치 도전층(220)이 노출된다. 노출된 제2 터치 도전층(220) 상에 구동 기판의 범프가 부착될 수 있다. 터치 신호 배선 패드부(TSW_PAD) 부근에서는 뱅크층도 생략되어 있을 수 있다.
도시하지는 않았지만, 다른 신호 배선(제1 전원 배선(ELVDDL), 제2 전원 배선(ELVSSL), 데이터 배선(DL))의 패드부(PAD)도 터치 신호 배선 패드부(TSW_PAD)와 동일한 구조를 가질 수 있다. 예를 들어, 제1 전원 배선(ELVDDL)의 경우 서브 영역(SR)에서 데이터 도전층(160)으로 연장되지만 패드부(ELVDDL_PAD)에 이르러 그 상부에 컨택으로 연결된 제2 터치 도전층(220)을 형성함으로써 도 16에 도시한 단면 구조를 가질 수 있다. 이와 같이 패드부(PAD)들이 동일한 적층 구조를 가짐으로써, 구동 기판의 부착이 더욱 용이해질 수 있다.
도 17은 도 12의 XVII-XVII'선을 따라 자른 단면도이다. 도 18은 도 12의 주요 신호 배선의 관계를 도시한 개략도이다.
도 12, 도 17 및 도 18을 참조하면, 터치 신호 배선(TSW)은 다른 배선과 중첩될 경우 노이즈가 발생할 수 있다. 예를 들어, 터치 신호 배선(TSW)이 다양한 전압을 가지며 변동하는 신호를 전달하는 신호 배선에 대해 절연층을 사이에 두고 중첩하면 절연막을 사이에 두고 커플링되어 터치 신호 배선(TSW)을 흐르는 터치 정보가 왜곡될 수 있다.
터치 신호 배선(TSW)이 메인 영역(MR)으로 진입하여 표시부(DDR)로 진행하면 캐소드 전극(180)과 중첩한다. 캐소드 전극(180)에는 일정한 제2 전원 전압(ELVSS)이 인가되므로, 터치 신호 배선(TSW)이 캐소드 전극(180)과 중첩하고, 캐소드 전극(180)이 터치 신호 배선(TSW)을 커버하면, 그 하부에 다른 신호 배선이 존재하더라도 그에 의한 노이즈가 차폐될 수 있다.
캐소드 전극(180)의 단부와 패드부(PAD) 사이의 터치 신호 배선(TSW)은 일정한 제2 전원 전압(ELVSS)을 전달하는 제2 전원 배선(ELVSSL)과 중첩시킴으로써 다른 신호에 의한 노이즈를 차단할 수 있다. 즉, 도 18에 도시된 바와 같이, 제2 전원 배선(ELVSSL)은 서브 영역(SR)에서 터치 신호 배선 영역(TSW_AR)과 나란하게 연장하는 부분 뿐만 아니라 터치 신호 배선 영역(TSW_AR)과 중첩하는 부분(TSW_OL)을 포함한다. 또한, 제2 전원 배선(ELVSSL)은 메인 영역(MR)에서 터치 신호 배선 영역(TSW_AR)과 나란하게 연장하는 부분 뿐만 아니라, 터치 신호 배선 영역(TSW_AR) 측으로 돌출되어 터치 신호 배선 영역(TSW_AR)과 중첩하는 부분(TSW_OL)을 포함한다. 상기 터치 신호 배선 영역(TSW_AR)과 중첩하는 영역(TSW_OL)에서 제2 전원 배선(ELVSSL)은 복수의 터치 신호 배선(TSW)을 커버한다. 일 실시예에서, 제2 전원 배선(ELVSSL)은 메인 영역(MR)이나 서브 영역(SR)에 벤딩 영역(BR)보다 제2 방향(DR2) 폭이 더 큰 부분을 포함할 수 있다.
상기 터치 신호 배선(TSW)과 제2 전원 배선(ELVSSL)이 중첩하는 영역(TSW_OL)에서 제2 전원 배선(ELVSSL)은 데이터 도전층(160)으로 이루어지고, 터치 신호 배선(TSW)은 제1 및 제2 터치 도전층(210, 220)으로 이루어지므로, 이들이 중첩하더라도 단락이 발생하지 않는다. 상기 중첩 영역에서 도 17에 도시된 바와 같이 터치 신호 배선(TSW) 하부에 제1 게이트 도전층(140)으로 이루어진 다른 신호 배선이 중첩하여 존재하더라도, 그 사이에 일정한 제2 전원 전압(ELVSS)을 제공하는 제2 전원 배선(ELVSSL)이 개재되어 있으므로 터치 신호 배선(TSW)에 대한 영향력을 차폐시킬 수 있다.
한편, 벤딩 영역(BR)의 터치 신호 배선(TSW), 터치 신호 배선(TSW)의 제1 컨택(CNT1)과 제2 컨택(CNT2)이 이루어지는 영역, 및 터치 신호 배선 패드부(TSW_PAD)는 데이터 도전층(160)을 포함하므로, 해당 부위에서는 절연을 위해 제2 전원 배선(ELVSSL)과 중첩시키지 않는다. 다만, 상기 부위들은 하부에 다른 노이즈 신호 배선이 개재되지 않는 영역이므로 터치 신호 배선(TSW)이 받는 노이즈를 방지할 수 있다.
도 19는 다른 실시예에 따른 표시 장치의 비표시부의 주요 신호 배선의 관계를 도시한 개략도이다.
도 19를 참조하면, 본 실시예는 제2 전원 배선(ELVSSL) 대신 제1 전원 배선(ELVDDL)이 좌측으로 확장하여 터치 신호 배선(TSW)과 중첩(TSW_OL)하는 점에서 도 18의 실시예와 차이가 있다. 제1 전원 배선(ELVDDL)의 경우에도 일정한 제1 전원 전압(ELVDD)을 전달하기 때문에, 도 18과 동일하게 터치 신호 배선(TSW)이 받는 노이즈를 차단할 수 있다.
한편, 도 19는 캐소드 전극(180)의 제1 방향(DR1) 단부가 제2 전원 배선(ELVSSL)과 중첩하지 않는 경우를 예시한다. 표시 장치의 베젤을 줄이기 위해 표시부(DDA)로부터 캐소드 전극(180)이 돌출되는 폭을 줄이는 경우에 이와 같이 캐소드 전극(180)이 제2 전원 배선(ELVSSL)과 중첩하지 않을 수 있다. 제1 전원 배선(ELVDDL)의 제2 방향(DR2)으로 연장하는 부분을 제2 전원 배선(ELVSSL)과 캐소드 전극(180) 사이에 배치하면, 제1 전원 배선(ELVDDL)과 캐소드 전극(180)의 단부 사이의 공간에 터치 신호 배선(TSW)을 배치하더라도 노이즈 차폐가 이루어질 수 있다. 이를 통해 메인 영역(MR) 내에서 표시부(DDA)에 이르기 직전에 제2 방향(DR2)으로 연장하는 노이즈 차폐가 이루어진 터치 신호 배선(TSW)을 배치할 수 있는 공간을 충분히 확보할 수 있다.
도 20은 또 다른 실시예에 따른 표시 장치의 비표시부의 주요 신호 배선의 관계를 도시한 개략도이다.
도 20을 참조하면, 본 실시예는 서브 영역(SR)에서는 제2 전원 배선(ELVSSL)이 폭을 확장하여 터치 신호 배선(TSW)과 중첩하여 노이즈를 차폐하는 반면, 메인 영역(MR)에서는 제1 전원 배선(ELVDDL)이 폭을 확장하여 터치 신호 배선(TSW)과 중첩하여 노이즈를 차폐하는 점에서 이전의 실시예와 차이가 있다. 도시된 예와는 반대로 서브 영역에서 제1 전원 배선(ELVDDL)을 확장하여 터치 신호 배선(TSW)과 중첩시키고, 메인 영역에서 제2 전원 배선(ELVSSL)을 확장하여 터치 신호 배선(TSW)과 중첩시킬 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시 패널
20: 구동칩
30: 구동 기판

Claims (31)

  1. 표시부를 포함하는 제1 영역;
    패드부를 포함하는 제2 영역;
    상기 제1 영역과 제2 영역 사이에 배치된 벤딩 영역; 및
    상기 제2 영역으로부터 상기 벤딩 영역을 거쳐 상기 제1 영역으로 연장되는 복수의 신호 배선을 포함하되,
    상기 복수의 신호 배선은 복수의 터치 신호 배선, 및 제1 전원 배선을 포함하고,
    상기 제1 영역에서 상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 적어도 부분적으로 중첩하며,
    상기 제2 영역에서 상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 적어도 부분적으로 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 벤딩 영역에서 상기 터치 신호 배선과 상기 제1 전원 배선은 동일한 도전층으로 이루어지고,
    상기 제1 영역 및 상기 제2 영역에서 상기 터치 신호 배선과 상기 제1 전원 배선은 상이한 도전층으로 이루어지는 표시 장치.
  3. 제2 항에 있어서,
    상기 벤딩 영역에서 상기 터치 신호 배선은 제1 도전층으로 이루어지고, 상기 제1 영역 및 상기 제2 영역에서 상기 터치 신호 배선은 상기 제1 도전층과 컨택을 통해 전기적으로 연결된 제2 도전층으로 이루어지는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 전원 배선은 상기 제1 영역, 상기 제2 영역 및 상기 벤딩 영역에서 상기 제1 도전층으로 이루어지는 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 전원 배선과 상기 터치 신호 배선이 중첩하는 영역에 중첩 배치된 제3 도전층을 더 포함하되, 상기 제1 전원 배선은 상기 터치 신호 배선과 상기 제3 도전층 사이에 배치되는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 전원 배선은 상기 제1 영역에서 상기 벤딩 영역보다 폭이 더 큰 부분을 포함하는 표시 장치.
  7. 삭제
  8. 제1 항에 있어서,
    상기 복수의 신호 배선은 제2 전원 배선을 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 전원 배선과 상기 제2 전원 배선은 동일한 도전층으로 이루어지고 이격되어 배치되는 표시 장치.
  10. 제9 항에 있어서,
    상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 상기 제2 전원 배선 사이에 위치하는 표시 장치.
  11. 제9 항에 있어서,
    상기 제2 영역에서 상기 복수의 터치 신호 배선은 상기 제2 전원 배선과 적어도 부분적으로 중첩하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 전원 배선은 상기 제2 영역에서 상기 벤딩 영역보다 폭이 큰 부분을 포함하는 표시 장치.
  13. 표시부를 포함하는 제1 영역,
    패드부를 포함하는 제2 영역,
    상기 제1 영역과 제2 영역 사이에 배치된 벤딩 영역, 및
    상기 제2 영역으로부터 상기 벤딩 영역을 거쳐 상기 제1 영역으로 연장되는 복수의 신호 배선을 포함하는 표시 장치로서,
    기판;
    상기 기판 상에 배치된 게이트 도전층;
    상기 게이트 도전층 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치된 데이터 도전층;
    상기 데이터 도전층 상에 배치된 제2 절연층; 및
    상기 제2 절연층 상에 배치된 터치 도전층을 포함하되,
    상기 복수의 신호 배선은 복수의 터치 신호 배선, 및 제1 전원 배선을 포함하고,
    상기 제1 전원 배선은 상기 데이터 도전층을 포함하여 이루어지고,
    상기 각 터치 신호 배선은 상기 제1 영역 및 상기 제2 영역에서 상기 터치 도전층을 포함하여 이루어지고, 상기 벤딩 영역에서 상기 데이터 도전층을 포함하여 이루어지며,
    상기 제1 영역에서 상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 적어도 부분적으로 중첩하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 전원 배선은 상기 제1 영역에서 상기 벤딩 영역보다 폭이 더 큰 부분을 포함하는 표시 장치.
  15. 제13 항에 있어서,
    상기 제2 영역에서 상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 적어도 부분적으로 중첩하는 표시 장치.
  16. 제13 항에 있어서,
    상기 복수의 신호 배선은 제2 전원 배선을 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제2 전원 배선은 상기 데이터 도전층을 포함하여 이루어지는 표시 장치.
  18. 제17 항에 있어서,
    상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 상기 제2 전원 배선 사이에 위치하는 표시 장치.
  19. 제17 항에 있어서,
    상기 제2 영역에서 상기 복수의 터치 신호 배선은 상기 제2 전원 배선과 적어도 부분적으로 중첩하는 표시 장치.
  20. 터치 영역을 포함하는 표시부를 포함하는 제1 영역,
    패드부를 포함하는 제2 영역,
    상기 제1 영역과 제2 영역 사이에 배치된 벤딩 영역, 및
    상기 제2 영역으로부터 상기 벤딩 영역을 거쳐 상기 제1 영역으로 연장되는 복수의 신호 배선을 포함하는 표시 장치로서,
    기판;
    상기 기판 상에 배치된 게이트 도전층;
    상기 게이트 도전층 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치된 데이터 도전층;
    상기 데이터 도전층 상에 배치된 제2 절연층;
    상기 제2 절연층 상에 배치된 애노드 전극;
    상기 애노드 전극을 노출하는 개구부를 포함하는 뱅크층;
    상기 애노드 전극 상의 상기 뱅크층의 개구부 내에 배치된 발광층;
    상기 발광층 상에 배치된 캐소드 전극;
    상기 캐소드 전극 상에 배치된 봉지층;
    상기 봉지층 상에 배치된 제1 터치 도전층;
    상기 제1 터치 도전층 상에 배치된 제1 터치 절연층; 및
    상기 제1 터치 절연층 상에 배치된 제2 터치 도전층을 포함하며,
    상기 복수의 신호 배선은 복수의 터치 신호 배선, 및 제1 전원 배선을 포함하고,
    상기 제1 전원 배선은 상기 데이터 도전층을 포함하여 이루어지고,
    상기 각 터치 신호 배선은 상기 제1 영역 및 상기 제2 영역에서 상기 제1 터치 도전층 및 상기 제2 터치 도전층을 포함하여 이루어지고, 상기 벤딩 영역에서 상기 데이터 도전층을 포함하여 이루어지며,
    상기 제1 영역에서 상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 적어도 부분적으로 중첩하는 표시 장치.
  21. 제20 항에 있어서,
    상기 표시부에 배치된 복수의 제1 감지 전극 및 복수의 제2 감지 전극을 포함하되, 상기 각 제1 감지 전극은 제1 방향으로 배열된 복수의 제1 센서부 및 인접한 제1 센서부를 연결하는 제1 연결부를 포함하고, 상기 각 제2 감지 전극은 상기 제1 방향과 교차하는 제2 방향으로 배열된 복수의 제2 센서부 및 인접한 제2 센서부를 연결하는 제2 연결부를 포함하는 표시 장치.
  22. 제21 항에 있어서,
    상기 제1 연결부는 상기 제1 터치 도전층으로 이루어지고, 상기 제1 센서부, 상기 제2 센서부 및 상기 제2 연결부는 상기 제2 터치 도전층으로 이루어지는 표시 장치.
  23. 제21 항에 있어서,
    상기 제1 센서부 및 상기 제2 센서부는 메쉬형 패턴을 포함하는 표시 장치.
  24. 제23 항에 있어서,
    상기 메쉬형 패턴은 상기 뱅크층과 중첩하는 표시 장치.
  25. 제24 항에 있어서,
    상기 제1 터치 도전층 및 상기 제2 터치 도전층은 불투명 금속을 포함하는 표시 장치.
  26. 제20 항에 있어서,
    상기 제2 영역에서 상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 적어도 부분적으로 중첩하는 표시 장치.
  27. 제20 항에 있어서,
    상기 복수의 신호 배선은 상기 데이터 도전층을 포함하여 이루어진 제2 전원 배선을 더 포함하는 표시 장치.
  28. 제27 항에 있어서,
    상기 복수의 터치 신호 배선은 상기 제1 전원 배선과 상기 제2 전원 배선 사이에 위치하는 표시 장치.
  29. 제28 항에 있어서,
    상기 제2 영역에서 상기 복수의 터치 신호 배선은 상기 제2 전원 배선과 적어도 부분적으로 중첩하는 표시 장치.
  30. 제20 항에 있어서,
    상기 봉지층과 상기 제1 터치 도전층 사이에 배치되고 무기 물질을 포함하는 베이스층을 더 포함하는 표시 장치.
  31. 제20 항에 있어서,
    상기 제2 터치 도전층 상에 배치된 제2 터치 절연층을 더 포함하는 표시 장치.


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