KR20210111935A - 표시 장치 - Google Patents

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김미영
김광혁
박소연
박용환
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 복수의 화소들이 위치한 표시 영역 및 상기 표시 영역에 접하는 비표시 영역을 포함하는 기판, 상기 표시 영역과 중첩되도록 배치되는 복수의 센싱 전극들, 상기 비표시 영역에 배치되고, 제1 방향을 따라 배치된 복수의 표시 패드들, 상기 표시 패드들 사이에 배치된 복수의 센싱 패드들, 및 상기 센싱 전극들과 상기 센싱 패드들을 전기적으로 연결하는 멀티플렉서를 포함하되, 상기 멀티플렉서는 상기 센싱 패드들 중 적어도 하나와 상기 제1 방향으로 인접한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
유기 발광 표시 장치는 전자와 정공의 재결합에 의해 빛을 발생하는 유기 발광 소자(OLED)를 이용하여 영상을 표시한다. 유기 발광 표시 장치는 빠른 응답속도를 가지면서, 휘도 및 시야각이 크고 동시에 낮은 소비 전력으로 구동되는 장점이 있다.
본 발명이 해결하고자 하는 과제는 데드 스페이스(dead space)를 최소화할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 복수의 화소들이 위치한 표시 영역 및 상기 표시 영역에 접하는 비표시 영역을 포함하는 기판, 상기 표시 영역과 중첩되도록 배치되는 복수의 센싱 전극들, 상기 비표시 영역에 배치되고, 제1 방향을 따라 배치된 복수의 표시 패드들, 상기 표시 패드들 사이에 배치된 복수의 센싱 패드들, 및 상기 센싱 전극들과 상기 센싱 패드들을 전기적으로 연결하는 멀티플렉서를 포함하되, 상기 멀티플렉서는 상기 센싱 패드들 중 적어도 하나와 상기 제1 방향으로 인접한다.
복수의 상기 센싱 패드들은 상기 표시 패드의 일측에 배치된 제1 센싱 패드 및 상기 표시 패드의 타측에 배치된 제2 센싱 패드를 포함할 수 있다.
상기 멀티플렉서는 상기 제1 센싱 패드와 상기 제2 센싱 패드 사이에 배치될 수 있다.
상기 멀티플렉서는 상기 제1 센싱 패드 및 상기 제2 센싱 패드와 상기 제1 방향으로 인접할 수 있다.
상기 표시 장치는 상기 제1 센싱 패드와 상기 멀티플렉서를 전기적으로 연결하는 제1 패드 라인, 및 상기 제2 센싱 패드와 상기 멀티플렉서를 전기적으로 연결하는 제2 패드 라인을 더 포함할 수 있다.
상기 멀티플렉서는 상기 센싱 패드와 상기 표시 패드 사이에 배치될 수 있다.
상기 멀티플렉서는 상기 센싱 패드 및 상기 표시 패드와 상기 제1 방향으로 인접할 수 있다.
상기 표시 장치는 상기 표시 패드와 상기 화소를 전기적으로 연결하는 복수의 팬아웃 라인들을 더 포함할 수 있다.
상기 표시 장치는 상기 센싱 전극들과 상기 멀티플렉서를 연결하는 복수의 센싱 연결 라인들, 및 상기 멀티플렉서와 상기 센싱 패드들을 연결하는 복수의 패드 라인들을 더 포함하되, 상기 센싱 연결 라인의 수는 상기 패드 라인의 수보다 많을 수 있다.
상기 기판은, 벤딩 영역, 상기 벤딩 영역의 일측에 위치하는 메인 영역, 및 상기 벤딩 영역의 타측으로부터 연장되는 서브 영역을 포함하고, 상기 멀티플렉서는 상기 서브 영역에 배치될 수 있다.
상기 메인 영역과 상기 서브 영역은 제3 방향으로 중첩할 수 있다.
상기 표시 장치는 상기 센싱 전극들과 상기 멀티플렉서를 연결하는 복수의 센싱 연결 라인들을 더 포함하고, 상기 센싱 연결 라인들 각각은, 상기 메인 영역에 배치되는 메인 센싱 연결 라인, 상기 서브 영역에 배치되는 서브 센싱 연결 라인, 및 상기 벤딩 영역에 배치되고, 상기 메인 센싱 연결 라인과 상기 서브 센싱 연결 라인을 연결하는 벤딩 센싱 연결 라인을 포함할 수 있다.
상기 메인 센싱 연결 라인은 서로 다른 도전층으로 이루어진 제1 내지 제3 메인 센싱 연결 라인을 포함할 수 있다.
상기 제1 메인 센싱 연결 라인은 상기 센싱 전극과 동일한 도전층으로 이루어질 수 있다.
상기 제2 메인 센싱 연결 라인은 상기 벤딩 센싱 연결 라인과 동일한 도전층으로 이루어질 수 있다.
상기 제2 메인 센싱 연결 라인의 일단은 상기 제1 메인 센싱 연결 라인과 접하고, 상기 제2 메인 센싱 연결 라인의 타단은 상기 제3 메인 센싱 연결 라인과 접할 수 있다.
상기 제3 메인 센싱 연결 라인의 일단은 상기 제2 메인 센싱 연결 라인과 접하고, 상기 제3 메인 센싱 연결 라인의 타단은 상기 벤딩 센싱 연결 라인과 접할 수 있다.
상기 표시 패드와 상기 화소를 전기적으로 연결하는 복수의 팬아웃 라인을 더 포함하고, 상기 팬아웃 라인 각각은, 상기 메인 영역에 배치되는 메인 팬아웃 라인, 상기 서브 영역에 배치되는 서브 팬아웃 라인, 및 상기 메인 팬아웃 라인과 상기 서브 팬아웃 라인을 연결하는 벤딩 팬아웃 라인을 포함할 수 있다.
상기 벤딩 센싱 연결 라인과 상기 벤딩 팬아웃 라인은 동일한 도전층으로 이루어질 수 있다.
상기 벤딩 팬아웃 라인은 제1 도전층으로 이루어지고, 상기 벤딩 센싱 연결 라인은 제2 도전층으로 이루어지고, 상기 제1 도전층과 상기 제2 도전층 사이에는 절연층이 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 복수의 패드 사이의 이격 공간에 멀티플렉서를 배치함으로써 표시 장치의 데드 스페이스를 최소화할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 일 실시예에 따른 표시 장치의 평면도이다.
도 3은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 4는 일 실시예에 따른 표시 패널의 단면도이다.
도 5는 도 4의 표시 유닛과 관련된 구성을 나타내는 평면도이다.
도 6 내지 도 8은 도 5의 표시 유닛 상에 적층된 센싱층과 관련된 구성을 나타내는 평면도들이다.
도 9는 멀티플렉서와 관련된 구성의 회로도이다.
도 10은 일 실시예에 따른 표시 패널의 단면도이다.
도 11은 다른 실시예에 따른 센싱층의 평면도이다.
도 12는 또 다른 실시예에 따른 표시 장치의 평면도이다.
도 13은 도 12의 표시 장치의 측면도이다.
도 14는 도 13의 표시 패널의 표시 유닛과 관련된 구성을 나타내는 평면도이다.
도 15는 도 14의 표시 유닛 상에 적층된 센싱층과 관련된 구성을 나타내는 평면도이다.
도 16은 도 15의 A 영역의 확대도이다.
도 17은 도 16의 A-A' 선을 기준으로 자른 단면도이다.
도 18은 또 다른 실시예에 따른 A 영역의 확대도이다.
도 19는 도 18의 B-B' 선을 기준으로 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다. 도 2는 일 실시예에 따른 표시 장치의 평면도이다.
본 명세서에서, "상부", "탑", "상면"은 표시 장치(1000)를 기준으로 상부 방향, 즉 Z축 방향을 가리키고, "하부", "바텀", "하면"은 표시 장치(1000)를 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, "좌", "우", "상", "하"는 표시 장치(1000)를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, "좌"는 X축 방향의 반대 방향, "우"는 X축 방향, "상"은 Y축 방향, "하"는 Y축 방향의 반대 방향을 가리킨다.
도 1 및 도 2를 참조하면, 표시 장치(1000)는 태블릿 PC, 스마트폰, 자동차 내비게이션 유닛, 카메라, 자동차에 제공되는 중앙정보 디스플레이(center information display, CID), 손목 시계형 전자 기기, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 게임기와 같은 중소형 전자 장비와 텔레비전, 외부 광고판, 모니터, 퍼스널 컴퓨터, 노트북 컴퓨터와 같은 중대형 전자 장비 등 다양한 전자기기에 적용될 수 있다. 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 채용될 수 있음은 물론이다.
표시 장치(1000)는 평면상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 장치(1000)는 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(1000)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다.
표시 장치(1000)는 표시 패널(DSP)을 포함할 수 있다. 표시 패널(DSP)은 발광 소자(light emitting element)를 포함하는 발광 표시 패널일 수 있다. 예를 들어, 표시 패널(DSP)은 유기 발광 다이오드(organic light emitting diode)를 이용하는 유기 발광 표시 패널, 및 초소형 발광 다이오드(micro LED)를 이용하는 초소형 발광 다이오드 표시 패널, 및 양자점 발광 소자(Quantum dot Light Emitting Diode)를 포함하는 양자점 발광 표시 패널일 수 있다. 이하에서는, 표시 패널(DSP)이 유기 발광 표시 패널인 것을 중심으로 설명한다.
표시 패널(DSP)은 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 복수의 화소(PX)가 제공되는 영역일 수 있다. 표시 영역(DA)은 표시 장치(1000)의 전면 또는 측면에 배치될 수 있다. 복수의 화소(PX)는 표시 영역(DA) 내에 제공될 수 있다.
복수의 화소(PX) 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 복수의 화소(PX) 각각은 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
복수의 화소(PX)는 제1 방향(X축 방향) 및 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)을 따라 행과 열을 이루며 매트릭스(matrix) 형태로 배열될 수 있다. 다만, 화소(PX)의 배열이 이에 제한되는 것은 아니며, 다양한 형태로 변형될 수 있다.
비표시 영역(NDA)은 복수의 화소(PX)를 구동하기 위한 구동부들, 및 화소(PX)와 구동부를 연결하는 각종 배선부(미도시)들이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 배치될 수 있다. 예를 들어, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다.
표시 패널(DSP)의 일단에는 제1 회로 기판(CB1)의 일단이 부착될 수 있다. 제1 회로 기판(CB1)의 일단은 이방성 도전 필름을 이용하여 표시 패널(DSP)의 일단에 부착될 수 있다. 제1 회로 기판(CB1)은 연성 인쇄 회로 보드(Flexible Prinited Circuit Board, FPCB), 인쇄 회로 보드(Printed Circuit Board, PCB) 또는 칩온 필름(Chip on Film, COF)과 같은 연성 필름(Flexible Film)일 수 있다. 제1 회로 기판(CB1)은 표시 패널(DSP)의 하면으로 벤딩될 수 있다. 제1 회로 기판(CB1)은 표시 구동 회로(DIC)가 제공되는 영역일 수 있다.
표시 구동 회로(DIC)는 표시 패널(DSP)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 예를 들어, 표시 구동 회로(DIC)는 데이터 라인에 데이터 전압을 공급할 수 있다. 또한, 표시 구동 회로(DIC)는 전원 라인에 전원 전압을 공급할 수 있고, 게이트 구동부에 스캔 제어 신호를 공급할 수 있다. 표시 구동 회로(DIC)는 집적 회로(Integrated Circuit, IC)로 형성되어 COG(Chip on Glass) 방식, COP(Chip on Plastic) 방식, 또는 초음파 접합 방식으로 제1 회로 기판(CB1)에 배치될 수 있으나, 반드시 이에 한정되지 않는다. 다른 예를 들어, 표시 구동 회로(DIC)는 제2 회로 기판(CB2) 상에 실장될 수도 있다.
제1 회로 기판(CB1)의 타단에는 제2 회로 기판(CB2)이 부착될 수 있다. 제2 회로 기판(CB2)은 연성 인쇄 회로 보드(Flexible Prinited Circuit Board, FPCB), 인쇄 회로 보드(Printed Circuit Board, PCB) 또는 칩온 필름(Chip on Film, COF)과 같은 연성 필름(Flexible Film)일 수 있다. 제2 회로 기판(CB2)은 센싱 구동 회로(SIC)가 제공되는 영역일 수 있다.
센싱 구동 회로(SIC)는 제2 회로 기판(CB2) 상에 배치될 수 있다. 예를 들어, 센싱 구동 회로(SIC)는 집적 회로(IC)로 형성되어 제2 회로 기판(CB2) 상에 실장될 수 있고, 연결 라인을 통해 표시 패널(DSP)의 패드들과 전기적으로 연결될 수 있다.
센싱 구동 회로(SIC)는 표시 패널(DSP)의 센싱층(도 4의 TSL)의 복수의 센싱 전극에 연결될 수 있다. 이러한 센싱 구동 회로(SIC)는 센싱층(TSL)의 센싱 전극들의 정전 용량 변화를 측정할 수 있다. 센싱 구동 회로(SIC)는 센싱 전극들의 정전 용량 변화를 기초로, 사용자의 터치 여부와 사용자 터치 위치 등을 판단할 수 있다. 여기에서, 사용자의 터치는 사용자의 손가락 또는 펜 등과 같은 물체가 센싱층(TSL) 상에 배치되는 표시 장치(1000)의 일 면에 직접 접촉하는 것을 의미할 수 있다. 그리고, 센싱 구동 회로(SIC)는 복수의 센싱 전극 중 사용자 터치가 발생한 부분과, 사용자 터치가 발생하지 않은 부분을 구별하여, 사용자 터치 위치를 판단할 수 있다.
도 3은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 3을 참조하면, 표시 장치(1000)는 게이트 구동부(GDR), 데이터 구동부(DDR), 및 타이밍 제어부(TCON)를 포함할 수 있다.
복수의 화소(PX)는 복수의 스캔 라인들(GL1 내지 GLn, n은 양의 정수)과 복수의 데이터 라인들(DL1 내지 DLm, m은 양의 정수)의 교차부에 위치되어, 행렬 형태로 배열된다. 복수의 화소(PX) 각각은 스캔 라인들(GL1 내지 GLn) 중 적어도 하나 및 데이터 라인들(DL1 내지 DLm) 중 적어도 하나에 연결될 수 있다.
복수의 스캔 라인들(GL1 내지 GLn)은 행 방향으로 연장되고, 복수의 데이터 라인들(DL1 내지 DLm)은 열 방향으로 연장될 수 있다. 행 방향과 열 방향은 서로 바뀔 수도 있다.
복수의 화소(PX) 각각에는 제1 및 제2 전원들(VDD, VSS)이 제공될 수 있다. 제1 및 제2 전원들(VDD, VSS)은 화소(PX)의 동작에 필요한 전압들이며, 제1 전원(VDD)은 제2 전원(VSS)의 전압 레벨보다 높은 전압 레벨을 가질 수 있다.
게이트 구동부(GDR)는 타이밍 제어부(TCON)로부터 스캔 스타트 신호 및 클럭 신호와 같은 게이트 제어 신호(GCS)를 수신할 수 있다. 게이트 구동부(GDR)에는 게이트 구동부(GDR)의 동작에 필요한 제3 전원 및 제4 전원이 더 제공될 수 있다. 예를 들어, 제3 전원은 논리 하이(logic high) 레벨의 전압이고, 제4 전원은 논리 노우(logic low) 레벨의 전압일 수 있다.
게이트 구동부(GDR)는 스캔 신호를 생성하고, 스캔 신호를 스캔 라인들(GL1 내지 GLn)에 순차적으로 제공할 수 있다. 게이트 구동부(GDR)는 게이트 제어 신호(GCS)의 클럭 신호를 이용하여 펄스 형태의 개시 신호에 대응하는 펄스 형태의 스캔 신호를 순차적으로 생성 및 출력하는 시프트 레지스터(shift register)(또는, 스테이지)를 포함할 수 있다. 게이트 구동부(GDR)에서 생성된 펄스 형태의 스캔 신호는 각 화소(PX)에 인가될 수 있다.
데이터 구동부(DDR)는 타이밍 제어부(TCON)로부터 제공되는 영상 데이터(DATA2) 및 데이터 제어 신호(DCS)에 기초하여 데이터 신호들을 생성하고, 데이터 신호들을 화소(PX)에 제공할 수 있다. 여기서, 데이터 제어 신호(DCS)는 데이터 구동부(DDR)의 동작을 제어하는 신호이며, 유효 데이터 신호의 출력을 지시하는 로드 신호(또는, 데이터 인에이블 신호) 등을 포함할 수 있다. 화소(PX)는 데이터 라인들(DL1 내지 DLm)을 통해 데이터 신호를 전달받을 수 있고, 데이터 신호에 대응하는 휘도로 발광할 수 있다.
타이밍 제어부(TCON)는 외부(예를 들어, 그래픽 프로세서)로부터 입력 영상 데이터(DATA1) 및 제어 신호(CS)를 수신하고, 제어 신호(CS)에 기초하여 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성하며, 입력 영상 데이터(DATA1)를 변환하여 영상 데이터(DATA2)를 생성할 수 있다.
도 4는 일 실시예에 따른 표시 패널의 단면도이다.
도 4를 참조하면, 표시 패널(DSP)은 표시 유닛(DU) 및 표시 유닛(DU) 상에 배치된 센싱층(TSL)을 포함할 수 있다.
표시 유닛(DU)은 기판(SUB), 기판(SUB) 상에 배치된 박막 트랜지스터층(TFTL), 박막 트랜지스터층(TFTL) 상에 배치된 발광 소자층(EML), 및 박막 트랜지스터층(TFTL)과 발광 소자층(EML)을 덮는 박막 봉지층(TFEL)을 포함할 수 있다.
기판(SUB)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 고분자 수지는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이트(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합으로 이루어질 수 있다. 다른 예를 들어, 기판(SUB)은 금속 재질의 물질을 포함할 수도 있다.
기판(SUB)은 리지드(rigid) 기판이거나, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 기판(SUB)이 플렉서블 기판인 경우, 폴리이미드(PI)로 형성될 수 있지만, 이에 한정되는 것은 아니다.
박막 트랜지스터층(TFTL)은 기판(SUB) 상에 배치될 수 있다. 박막 트랜지스터층(TFTL)에는 화소들 각각의 박막 트랜지스터들뿐만 아니라, 스캔 라인들, 데이터 라인들, 전원 라인들, 스캔 제어 라인들, 및 패드들과 데이터 라인들을 연결하는 라우팅 라인들 등이 형성될 수 있다. 박막 트랜지스터들 각각은 반도체층, 게이트 전극, 소스 전극, 및 드레인 전극을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 표시 영역(DA)과 비표시 영역(NDA)에 배치될 수 있다. 구체적으로, 박막 트랜지스터층(TFTL)의 화소들 각각의 박막 트랜지스터들, 스캔 라인들, 데이터 라인들, 및 전원 라인들은 표시 영역(DA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 스캔 제어 라인들과 링크 라인들은 비표시 영역(NDA)에 배치될 수 있다.
발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 제1 전극, 발광층, 및 제2 전극을 포함하는 화소들과 화소들을 정의하는 화소 정의막을 포함할 수 있다. 여기에서, 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 이 때, 발광층은 정공 수송층(hole transporting layer), 유기 발광층(organic light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 예를 들어, 제1 전극은 박막 트랜지스터층(TFTL)의 박막 트랜지스터를 통해 소정의 전압을 인가받을 수 있고, 제2 전극은 캐소드 전압을 인가받을 수 있다. 이와 같이, 제1 및 제2 전극 각각이 소정의 전압을 인가받으면, 정공과 전자 각각이 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동할 수 있고, 유기 발광층에서 서로 결합하여 유기 발광층이 발광할 수 있다.
박막 봉지층(TFEL)은 발광 소자층(EML) 상에 배치되어, 박막 트랜지스터층(TFTL)과 발광 소자층(EML)을 덮을 수 있다. 이러한 박막 봉지층(TFEL)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지할 수 있다. 이를 위해, 박막 봉지층(TFEL)은 적어도 하나의 무기막을 포함할 수 있다. 예를 들어, 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층일 수 있으나, 이에 한정되지 않는다. 또한, 박막 봉지층(TFEL)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호할 수 있다. 이를 위해, 박막 봉지층(TFEL)은 적어도 하나의 유기막을 포함할 수 있다. 예를 들어, 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin)일 수 있으나, 이에 한정되지 않는다.
박막 봉지층(TFEL)은 표시 영역(DA)과 비표시 영역(NDA) 모두에 배치될 수 있다. 구체적으로, 박막 봉지층(TFEL)은 표시 영역(DA)과 비표시 영역(NDA)의 발광 소자층(EML)을 덮으며, 비표시 영역(NDA)의 박막 트랜지스터층(TFTL)을 덮도록 배치될 수 있다.
센싱층(TSL)은 박막 봉지층(TFEL) 상에 배치될 수 있다. 센싱층(TSL)은 박막 봉지층(TFEL) 상에 바로 배치됨으로써, 센싱층(TSL)을 포함하는 별도의 센싱 패널이 박막 봉지층(TFEL) 상에 부착되는 경우보다 표시 장치(1000)의 두께를 줄일 수 있는 장점이 있다.
센싱층(TSL)은 자기 정전 용량(Self Capacitance) 방식으로 사용자의 터치를 감지하기 위한 센싱 전극들, 및 패드들과 센싱 전극들을 연결하는 센싱 라인들을 포함할 수 있다. 센싱층(TSL)의 센싱 전극들은 표시 영역(DA)과 중첩되는 센싱 영역에 배치될 수 있다. 센싱층(TSL)에 대한 상세한 설명은 도 6 내지 도 10을 참조하여 후술하기로 한다.
도 5는 도 4의 표시 유닛과 관련된 구성을 나타내는 평면도이다.
도 5를 참조하면, 복수의 화소(PX), 스캔 라인들(GL), 및 데이터 라인들(DL)은 표시 영역(DA)에 배치될 수 있다. 스캔 라인들(GL)은 게이트 구동부(GDR)와 연결되어 제1 방향(X축 방향)으로 나란하게 형성되고, 데이터 라인들(DL)은 데이터 구동부(DDR)와 연결되어 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다. 복수의 화소(PX) 각각은 스캔 라인들(GL) 중 적어도 어느 하나와 데이터 라인들(DL) 중 어느 하나에 접속될 수 있다.
비표시 영역(NDA)에는 패드 영역(PA)이 배치될 수 있다. 패드 영역(PA)에는 복수의 표시 패드(DP)와 센싱 패드(SP1, SP2)가 배치될 수 있다.
복수의 표시 패드(DP)는 패드 영역(PA)에서 제1 방향(X축 방향)을 따라 배치될 수 있다. 복수의 표시 패드(DP)는 표시 구동 회로(DIC)와 전기적으로 연결될 수 있다. 표시 구동 회로(DIC)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 팬아웃 라인(FL)을 통해 데이터 라인(DL)에 공급할 수 있다.
팬아웃 라인(FL)은 비표시 영역(NDA)에 배치될 수 있다. 팬아웃 라인(FL)은 표시 패드(DP)로부터 표시 영역(DA)과 비표시 영역(NDA)의 경계까지 연장할 수 있다. 팬아웃 라인(FL)의 일단은 데이터 라인(DL)과 전기적으로 연결되고, 팬아웃 라인(FL)의 타단은 표시 패드(DP)와 전기적으로 연결될 수 있다.
복수의 표시 패드(DP) 각각의 일측 및/또는 타측에는 복수의 센싱 패드(SP1, SP2)가 배치될 수 있다. 복수의 센싱 패드(SP1, SP2)는 인접한 표시 패드(DP) 사이의 이격 공간에 배치될 수 있다. 복수의 센싱 패드(SP1, SP2)는 표시 패드(DP)의 일측에 배치되는 제1 센싱 패드(SP1)와 표시 패드(DP)의 타측에 배치되는 제2 센싱 패드(SP2)를 포함할 수 있다. 제1 센싱 패드(SP1)는 표시 패드(DP)와 제1 방향(X축 방향)으로 인접할 수 있다. 제2 센싱 패드(SP2)는 표시 패드(DP)와 제1 방향(X축 방향)의 반대 방향으로 인접할 수 있다.
복수의 센싱 패드(SP1, SP2)는 센싱 구동 회로(SIC)와 전기적으로 연결될 수 있다. 센싱 구동 회로(SIC)는 센싱 라인을 통해 센싱 전극들의 정전 용량 변화를 측정하여 사용자의 터치 여부 및 터치 위치 등을 판단할 수 있다. 이에 대한 상세한 설명을 위해 도 6 내지 도 8이 참조된다.
도 6 내지 도 8은 도 5의 표시 유닛 상에 적층된 센싱층과 관련된 구성을 나타내는 평면도들이다.
도 6을 참조하면, 센싱층(TSL)은 사용자의 터치를 센싱할 수 있는 센싱 영역(SA)과 센싱 영역(SA)을 제외한 비센싱 영역(NSA)을 포함할 수 있다. 센싱 영역(SA)은 표시 패널(DSP)의 표시 영역(DA)과 중첩될 수 있다.
센싱 영역(SA)에는 복수의 센싱 전극(SE)과 연결되는 복수의 센싱 라인(SL)이 배치될 수 있다.
복수의 센싱 전극(SE)은 표시 장치(1000)의 표면에서 발생된 사용자 터치를 센싱할 수 있다. 센싱 전극(SE)의 크기는 손가락의 접촉 면적, 펜의 접촉 면적 등을 고려하여 설정될 수 있다.
센싱 전극들(SE)은 제1 방향(X축 방향)의 행들 및 제2 방향(Y축 방향)의 열들을 포함하는 행렬 형태로 배열될 수 있다.
센싱 전극들(SE) 각각은 센싱 구동 전압을 공급받을 수 있고, 센싱 전극들(SE) 각각은 표시 유닛(DU)의 전극 또는 배선들과 소정의 정전 용량을 형성할 수 있다. 이 때, 사용자 터치가 발생되면, 센싱 전극들(SE)과 사용자 사이에 추가적인 정전 용량이 발생함으로써, 센싱 전극들(SE)의 정전 용량이 변경될 수 있다. 센싱 구동 회로(SIC)는 센싱 전극들(SE) 각각에 형성된 정전 용량의 변화를 감지함으로써, 사용자 터치의 발생 여부와 터치 위치 등을 센싱할 수 있다.
예를 들어, 센싱 전극들(SE) 각각의 행과 열에는 전기적인 노드가 서로 다른 적어도 두 개의 센싱 전극들(SE)이 배치될 수 있다. 즉, 센싱층(TSL)의 센싱 전극들(SE) 및 센싱 라인들(SL)은 자기 정전 용량 방식으로 구현될 수 있다. 이 경우, 상호 정전 용량 방식 대비 RC 지연(RC delay)이 개선될 수 있으므로, 대면적의 표시 장치(1000)를 구현할 수 있다.
센싱 전극들(SE)은 센싱 패드들(SP1, SP2)에 접속될 수 있다. 구체적으로, 센싱 전극들(SE)은 센싱 라인들(SL)의 일단과 전기적으로 연결되고, 센싱 라인들(SL)의 타단은 센싱 연결 라인들(SSL)과 전기적으로 연결될 수 있다. 센싱 연결 라인들(SSL)은 멀티플렉서(MUX)에 의해 패드 라인들(PL1, PL2)과 연결되고, 패드 라인들(PL1, PL2)은 센싱 패드들(SP1, SP2)에 접속될 수 있다. 따라서, 센싱 전극들(SE)은 센싱 라인들(SL), 센싱 연결 라인들(SSL), 멀티플렉서(MUX), 및 패드 라인들(PL1, PL2)을 통해 센싱 패드들(SP1, SP2)에 접속되어 결과적으로 센싱 구동 회로(SIC)와 접속될 수 있다.
센싱 라인들(SL)의 일단은 각각 센싱 전극(SE)과 전기적으로 연결되고, 센싱 라인들(SL)의 타단은 각각 센싱 연결 라인(SSL)과 전기적으로 연결될 수 있다. 센싱 라인들(SL)은 센싱 영역(SA)에서 제2 방향(Y축 방향)을 따라 연장할 수 있다.
센싱 전극들(SE) 및/또는 센싱 라인들(SL)은 하나의 도전층을 패터닝하여 동시에 형성될 수 있다. 예를 들어, 센싱 전극들(SE) 및/또는 센싱 라인들(SL)은 불투명한 저저항 도전체로 구성될 수 있다. 이 경우, 센싱 전극들(SE) 및/또는 센싱 라인들(SL)은 표시 패널(DSP)의 화소(PX)들과 중첩되지 않도록 메쉬(mesh) 형태로 구성될 수 있다.
또는, 센싱 전극들(SE) 및/또는 센싱 라인들(SL)은 서로 다른 도전층이 절연층의 비아홀을 통해 연결된 형태일 수도 있다. 예를 들어, 센싱 전극들(SE) 및/또는 센싱 라인들(SL)은 ITO 등의 투명 도전 물질로 구성될 수 있다. 이 경우, 센싱 전극들(SE) 및/또는 센싱 라인들(SL)은 표시 패널(DSP)의 화소(PX)들과 제3 방향(Z축 방향) 중첩되는 판형으로 구성될 수도 있다.
센싱 연결 라인(SSL)은 비센싱 영역(NSA)에 배치될 수 있다.
센싱 연결 라인(SSL)은 센싱 라인(SL)과 센싱 패드(SP1, SP2)를 연결하는 역할을 할 수 있다. 센싱 연결 라인(SSL)의 일단은 센싱 라인(SL)과 전기적으로 연결되고, 센싱 연결 라인(SSL)의 타단은 멀티플렉서(MUX)에 의해 패드 라인(PL1, PL2)과 전기적으로 연결될 수 있다.
멀티플렉서(MUX)는 센싱 제어 신호에 따라 센싱 연결 라인(SSL) 중 적어도 하나를 패드 라인(PL1, PL2)과 연결시킬 수 있다. 센싱 연결 라인(SSL)과 패드 라인(PL1, PL2)이 멀티플렉서(MUX)에 의해 연결됨에 따라 패드 라인(PL1, PL2)의 수는 센싱 연결 라인(SSL)의 수보다 적을 수 있다. 즉, 멀티플렉서(MUX)로 인해 패드 라인(PL1, PL2) 및 패드 라인(PL1, PL2)에 연결되는 센싱 패드(SP1, SP2)의 수를 최소화할 수 있다. 따라서, 센싱 패드를 배치하기 위한 추가 공간이 불필요하므로, 표시 장치(1000)의 비표시 영역(NDA) 즉, 데드 스페이스를 최소화할 수 있다.
멀티플렉서(MUX)는 패드 영역(PA)에 배치될 수 있다. 구체적으로, 멀티플렉서(MUX)는 패드 영역(PA)에서 복수의 패드(DP, SP1, SP2)들 사이의 이격 공간에 배치될 수 있다. 예를 들어, 복수의 표시 패드(DP)들 사이의 이격 공간에는 제1 센싱 패드(SP1)와 제2 센싱 패드(SP2)가 배치되고, 멀티플렉서(MUX)는 제1 센싱 패드(SP1)와 제2 센싱 패드(SP2) 사이의 이격 공간에 배치될 수 있다. 멀티플렉서(MUX)는 제1 센싱 패드(SP1)와 제1 방향(X축 방향)의 반대 방향으로 인접할 수 있다. 또한, 멀티플렉서(MUX)는 제2 센싱 패드(SP2)와 제1 방향(X축 방향)으로 인접할 수 있다. 멀티플렉서(MUX)는 제1 방향(X축 방향)을 따라 센싱 패드(SP1, SP2)들과 동일 선상에 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 도 7에 도시된 바와 같이, 멀티플렉서(MUX)는 복수의 패드(DP, SP1, SP2)들과 제1 방향(X축 방향)으로 인접하되, 복수의 패드(DP, SP1, SP2)들을 기준으로 제2 방향(Y축 방향) 측에 배치될 수 있다. 즉, 멀티플렉서(MUX)는 복수의 패드(DP, SP1, SP2)들보다 센싱 영역(SA)과 인접하게 배치될 수 있다. 또한, 도 8에 도시된 바와 같이, 멀티플렉서(MUX)는 복수의 패드(DP, SP1, SP2)들과 제1 방향(X축 방향)으로 인접하되, 복수의 패드(DP, SP1, SP2)들을 기준으로 제2 방향(Y축 방향)의 반대 방향 측에 배치될 수 있다. 즉, 멀티플렉서(MUX)는 복수의 패드(DP, SP1, SP2)들보다 센싱 영역(SA)으로부터 멀리 배치될 수 있다.
상술한 바와 같이, 멀티플렉서(MUX)가 센싱 패드(SP1, SP2)들 사이의 이격 공간에 배치되는 경우, 표시 패널(DSP)의 하단에 멀티플렉서(MUX)를 배치하기 위한 추가 공간이 불필요할 수 있다. 따라서, 표시 장치(1000)의 비표시 영역(NDA) 즉, 데드 스페이스를 최소화할 수 있다.
멀티플렉서(MUX)에 대한 상세한 설명을 위해 도 9가 참조된다.
도 9는 멀티플렉서와 관련된 구성의 회로도이다.
도 9를 참조하면, 복수의 센싱 전극(SE1 내지 SEn)은 멀티플렉서(MUX)를 통해 증폭기(AMP)와 연결될 수 있다.
멀티플렉서(MUX)는 n개의 센싱 전극들(SE1 내지 SEn) 중에서 선택적으로 센싱 대상 센싱 전극(SE1)을 증폭기(AMP)와 연결시킬 수 있다. 센싱 대상 센싱 전극(SE1)을 제외한 다른 센싱 전극들(SE2 내지 SEn)에는 공통 전압(Vcom)이 인가될 수 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 다른 센싱 전극들(SE2 내지 SEn)은 플로팅 상태(floating state)일 수 있다. 전원 공급부(PMIC)는 배터리 등 외부 전원으로부터 입력되는 입력 전원을 기반으로 공통 전압(Vcom)을 생성할 수 있다.
증폭기(AMP)의 입력단(I2)은 멀티플렉서(MUX)와 전기적으로 연결될 수 있다. 입력단(I2)은 반전 단자일 수 있다. 이 때, 증폭기(AMP)의 다른 입력단(I1)에는 특정 전압, 예를 들어 센싱 구동 신호(Vdrv)가 인가될 수 있다. 예를 들어, 센싱 구동 신호(Vdrv)는 구형파 펄스들을 포함할 수 있다. 다른 입력단(I1)은 비반전 단자일 수 있다. 증폭기(AMP)는 센싱 대상 센싱 전극(SE1)으로부터 센싱 신호를 수신할 수 있다. 증폭기(AMP) 및 캐패시터(Cfb)는 적분기(INTG)로 동작할 수 있다. 증폭기(AMP)의 출력단(O)으로 출력된 신호는 아날로그 디지털 컨버터(ADC)로 입력될 수 있다.
출력단(O)으로 출력된 신호는 아날로그 디지털 컨버터(ADC)에 의해 디지털 값으로 변환될 수 있다. 아날로그 디지털 컨버터(ADC)는 디지털 값으로 변환된 센싱 데이터를 센싱 구동 회로(SIC)로 출력할 수 있다.
다시 도 6을 참조하면, 멀티플렉서(MUX)와 센싱 패드들(SP1, SP2)은 패드 라인(PL1, PL2)에 의해 전기적으로 연결될 수 있다.
패드 라인(PL1, PL2)은 제1 센싱 패드(SP1)와 연결되는 제1 패드 라인(PL1)과 제2 센싱 패드(SP2)와 연결되는 제2 패드 라인(PL2)을 포함할 수 있다.
제1 패드 라인(PL1)의 일단은 제1 센싱 패드(SP1)와 전기적으로 연결되고, 제1 패드 라인(PL1)의 타단은 멀티플렉서(MUX)와 전기적으로 연결될 수 있다.
제2 패드 라인(PL2)의 일단은 제2 센싱 패드(SP2)와 전기적으로 연결되고, 제2 패드 라인(PL2)의 타단은 멀티플렉서(MUX)와 전기적으로 연결될 수 있다.
도 10은 일 실시예에 따른 표시 패널의 단면도이다.
도 10을 참조하면, 표시 패널(DSP)은 기판(SUB), 버퍼층(BF), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 박막 봉지층(TFEL), 및 센싱층(TSL)을 포함할 수 있다.
기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 기판(SUB)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌나프탈레이트(polyethylenenapthalate: PEN), 폴리에틸렌 테레프탈레이트(polyethyleneterepthalate: PET), 폴리페닐렌설파이드 (polyphenylenesulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리아세테이트(cellulosetriacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합일 수 있다. 기판(SUB)은 금속 재질의 물질을 포함할 수도 있다.
기판(SUB) 상에는 버퍼층(BF)이 배치될 수 있다. 버퍼층(BF)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터들과 발광 소자들을 보호하기 위해 기판(SUB) 상에 배치될 수 있다. 버퍼층(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼층(BF)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiON) 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼층(BF)은 생략될 수 있다.
버퍼층(BF) 상에는 박막 트랜지스터층(TFTL)이 배치될 수 있다. 박막 트랜지스터층(TFTL)은 액티브층(ACT), 제1 절연층(IL1), 제1 도전층(110), 제2 절연층(IL2), 제2 도전층(120), 제3 절연층(IL3), 제3 도전층(130), 및 제4 절연층(IL4)을 포함할 수 있다.
버퍼층(BF) 상에는 액티브층(ACT)이 배치될 수 있다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 이루어질 수 있다. 버퍼층(BF)과 액티브층(ACT) 사이에는 액티브층(ACT)으로 입사되는 외부광을 차단하기 위한 차광층이 더 배치될 수 있다.
액티브층(ACT) 상에는 제1 절연층(IL1)이 배치될 수 있다. 제1 절연층(IL1)은 기판(SUB)의 전면 상에 배치될 수 있다. 제1 절연층(IL1)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 이루어질 수 있다.
제1 절연층(IL1) 상에는 제1 도전층(110)이 배치될 수 있다. 제1 도전층(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있다. 제1 도전층(110)은 박막 트랜지스터들의 게이트 전극(GE), 유지 커패시터의 제1 전극(CE1), 및 상술한 팬아웃 라인(FL)을 포함할 수 있다.
제1 도전층(110) 상에는 제2 절연층(IL2)이 배치될 수 있다. 제2 절연층(IL2)은 기판(SUB)의 전면 상에 배치될 수 있다. 제2 절연층(IL2)은 상술한 제1 절연층(IL1)과 동일한 물질을 포함하거나, 제1 절연층(IL1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 절연층(IL2) 상에는 제2 도전층(120)이 배치될 수 있다. 제2 도전층(120)은 상술한 제1 도전층(110)과 동일한 물질을 포함하거나, 제1 도전층(110)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 제2 도전층(120)은 유지 커패시터의 제2 전극(CE2)을 포함할 수 있다.
제2 도전층(120) 상에는 제3 절연층(IL3)이 배치될 수 있다. 제3 절연층(IL3)은 기판(SUB)의 전면 상에 배치될 수 있다. 제3 절연층(IL3)은 상술한 제1 절연층(IL1)과 동일한 물질을 포함하거나, 제1 절연층(IL1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제3 절연층(IL3) 상에는 제3 도전층(130)이 배치될 수 있다. 제3 도전층(130)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(130)은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층(130)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다. 제3 도전층(130)은 박막 트랜지스터들의 소스 전극(131) 및 드레인 전극(132)을 포함할 수 있다. 소스 전극(131) 및 드레인 전극(132)은 각각 제1 절연층(IL1), 제2 절연층(IL2) 및 제3 절연층(IL3)을 관통하는 컨택홀을 통해 액티브층(ACT)에 접속될 수 있다.
제3 도전층(130) 상에는 제4 절연층(IL4)이 배치될 수 있다. 제4 절연층(IL4)은 비아층일 수 있다. 제4 절연층(IL4)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제4 절연층(IL4) 발광 소자층(EML)이 배치될 수 있다. 발광 소자층(EML)은 발광 소자들과 화소 정의막(BANK)을 포함할 수 있다.
발광 소자는 유기 발광 소자일 수 있다. 이 경우, 발광 소자는 제1 전극(ANO), 발광층(EL), 및 제2 전극(CAT)을 포함할 수 있다.
제1 전극(ANO)은 제4 절연층(IL4) 상에 배치될 수 있다. 제1 전극(ANO)은 제4 절연층(IL4)을 관통하는 컨택홀을 통해 박막 트랜지스터의 드레인 전극(132)에 접속될 수 있다.
제1 전극(ANO)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다.
제1 전극(ANO) 상에는 화소 정의막(BANK)이 배치될 수 있다. 화소 정의막(BANK)은 화소들의 발광 영역을 구획하기 위해 제4 절연층(IL4) 상에서 제1 전극(ANO)의 가장자리를 덮도록 배치될 수 있다.
화소 정의막(BANK)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(baenzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제1 전극(ANO)과 화소 정의막(BANK) 상에는 발광층(EL)이 배치될 수 있다. 발광층(EL)은 유기 발광층일 수 있다. 발광층(EL)은 적색(red) 광, 녹색(green) 광 및 청색(blue) 광 중 하나를 발광할 수 있다. 또는, 발광층(EL)은 백색 광을 발광하는 백색 발광층일 수 있으며, 이 경우 적색 발광층, 녹색 발광층 및 청색 발광층이 적층된 형태를 가질 수 있으며, 화소들에 공통적으로 형성되는 공통층일 수 있다. 이 경우, 표시 패널(DSP)은 적색, 녹색 및 청색을 표시하기 위한 별도의 컬러 필터(color filter)를 더 포함할 수도 있다.
발광층(EL)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 또한, 발광층(EL)은 2 스택(stack) 이상의 탠덤 구조로 형성될 수 있으며, 이 경우, 스택들 사이에는 전하 생성층이 형성될 수 있다.
발광층(EL) 상에는 제2 전극(CAT)이 배치될 수 있다. 제2 전극(CAT)은 발광층(EL)을 덮도록 배치될 수 있다. 제2 전극(CAT)은 화소들에 공통적으로 형성되는 공통층일 수 있다. 제2 전극(CAT)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 제2 전극(CAT)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
제2 전극(CAT)은 기판(SUB)의 표시 영역(DA)의 전면 상에 배치되되, 팬아웃 라인(FL) 및 센싱 연결 라인(SSL)이 배치되는 비표시 영역(NDA)에서는 생략될 수 있다. 즉, 팬아웃 라인(FL) 및 센싱 연결 라인(SSL)은 제2 전극(CAT)과 비중첩할 수 있다.
제2 전극(CAT) 상에는 박막 봉지층(TFEL)이 배치될 수 있다. 박막 봉지층(TFEL)은 발광층(EL)과 제2 전극(CAT)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 할 수 있다. 이를 위해, 박막 봉지층(TFEL)은 적어도 하나의 무기막을 포함할 수 있다. 무기막은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물로 형성될 수 있다.
또한, 박막 봉지층(TFEL)은 적어도 하나의 유기막을 더 포함할 수 있다. 유기막은 이물들(particles)이 박막 봉지층(TFEL)을 뚫고 발광층(EL)과 제2 전극(CAT)에 투입되는 것을 방지하기 위해 충분한 두께로 형성될 수 있다. 유기막은 에폭시, 아크릴레이트 또는 우레탄아크릴레이트 중 어느 하나를 포함할 수 있다.
박막 봉지층(TFEL)은 기판(SUB)의 표시 영역(DA)의 전면 상에 배치되되, 팬아웃 라인(FL) 및 센싱 연결 라인(SSL)이 배치되는 비표시 영역(NDA)에서는 생략될 수 있다. 즉, 팬아웃 라인(FL) 및 센싱 연결 라인(SSL)은 박막 봉지층(TFEL)과 비중첩할 수 있다.
박막 봉지층(TFEL) 상에는 센싱층(TSL)이 배치될 수 있다. 센싱층(TSL)이 봉지층(TFEL) 상에 바로 배치됨으로써, 센싱층(TSL)을 포함하는 별도의 터치 패널이 봉지층(TFEL) 상에 부착되는 경우보다 표시 장치의 두께를 줄일 수 있다.
센싱층(TSL)은 센싱 절연층(SIL), 센싱 도전층(SCL), 및 센싱 보호층(SPVX)을 포함할 수 있다.
상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
센싱 절연층(SIL)은 박막 봉지층(TFEL) 상에 배치될 수 있다. 센싱 절연층(SIL)은 크랙을 방지하고, 센싱 감도를 향상시키는 역할을 할 수 있다. 또한, 센싱 절연층(SIL)은 봉지층(TFEL)과 함께 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 할 수 있다.
센싱 절연층(SIL) 상에는 센싱 도전층(SCL)이 배치될 수 있다. 센싱 도전층(SCL)은 몰리브덴, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 센싱 도전층(SCL)은 사용자의 터치를 감지하기 위한 복수의 센싱 전극(SE) 및 센싱 전극(SE)과 센싱 패드를 연결하는 센싱 연결 라인(SSL)을 포함할 수 있다.
센싱 도전층(SCL) 상에는 센싱 보호층(SPVX)이 배치된다. 센싱 보호층(SPVX)은 기판(SUB)의 전면 상에 배치되어 센싱 도전층(SCL)을 덮도록 배치될 수 있다. 센싱 보호층(SPVX)은 센싱 도전층(SCL)을 절연시키는 역할을 할 수 있다. 센싱 보호층(SPVX)은 센싱 절연층(SIL)과 직접 접할 수 있다.
센싱 보호층(SPVX)은 유기막 및/또는 무기막을 포함할 수 있다. 상기 유기막은 예를 들어, 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 상기 무기막은 예를 들어, 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
상술한 바와 같이, 멀티플렉서(MUX)가 센싱 패드(SP1, SP2)들 사이의 이격 공간에 배치되는 경우, 표시 패널(DSP)의 하단에 멀티플렉서(MUX)를 배치하기 위한 추가 공간이 불필요할 수 있다. 따라서, 표시 장치(1000)의 비표시 영역(NDA) 즉, 데드 스페이스를 최소화할 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 11은 다른 실시예에 따른 센싱층의 평면도이다.
도 11을 참조하면, 본 실시예에 따른 센싱층(TSL_A)은 멀티플렉서(MUX)가 센싱 패드(SP)와 표시 패드(DP) 사이의 이격 공간에 배치된다는 점에서 도 1 내지 도 10의 실시예와 상이하다.
구체적으로, 멀티플렉서(MUX)는 패드 영역(PA)에서 복수의 패드(DP, SP)들 사이의 이격 공간에 배치될 수 있다. 예를 들어, 복수의 표시 패드(DP)들 사이의 이격 공간에는 센싱 패드(SP)가 배치되고, 멀티플렉서(MUX)는 센싱 패드(SP)와 표시 패드(DP) 사이의 이격 공간에 배치될 수 있다. 즉, 멀티플렉서(MUX)의 일측에는 센싱 패드(SP)가 배치되고, 멀티플렉서(MUX)의 타측에는 표시 패드(DP)가 배치될 수 있다. 예를 들어, 멀티플렉서(MUX)는 표시 패드(DP)와 제1 방향(X축 방향)으로 인접할 수 있다. 또한, 멀티플렉서(MUX)는 센싱 패드(SP)와 제1 방향(X축 방향)의 반대 방향으로 인접할 수 있다. 즉, 멀티플렉서(MUX)는 제1 방향(X축 방향)을 따라 센싱 패드(SP) 및 표시 패드(DP)와 동일 선상에 배치될 수 있다.
상술한 바와 같이, 멀티플렉서(MUX)가 센싱 패드(SP)와 표시 패드(DP) 사이의 이격 공간에 배치되는 경우, 표시 패널(DSP)의 하단에 멀티플렉서(MUX)를 배치하기 위한 추가 공간이 불필요할 수 있다. 따라서, 표시 장치의 비표시 영역(NDA) 즉, 데드 스페이스를 최소화할 수 있음은 앞서 설명한 바와 같다.
멀티플렉서(MUX)와 센싱 패드(SP)는 패드 라인(PL)을 통해 전기적으로 연결될 수 있다. 멀티플렉서(MUX)는 센싱 제어 신호에 따라 센싱 연결 라인들(SSL) 중 적어도 하나를 패드 라인(PL)과 연결시킬 수 있다.
센싱 연결 라인(SSL)과 패드 라인(PL)이 멀티플렉서(MUX)에 의해 연결됨에 따라 패드 라인(PL)의 수는 센싱 연결 라인(SSL)의 수보다 적을 수 있다. 즉, 멀티플렉서(MUX)로 인해 패드 라인(PL) 및 패드 라인(PL)에 연결되는 센싱 패드(SP)의 수를 최소화할 수 있다. 따라서, 센싱 패드(SP)를 배치하기 위한 추가 공간이 불필요하므로, 표시 장치의 비표시 영역(NDA) 즉, 데드 스페이스를 최소화할 수 있음은 앞서 설명한 바와 같다.
한편, 도 11은 멀티플렉서(MUX)가 표시 패드(DP)와 제1 방향(X축 방향)으로 인접하고, 센싱 패드(SP)와 제1 방향(X축 방향)의 반대 방향으로 인접하는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 즉, 멀티플렉서(MUX), 센싱 패드(SP), 및 표시 패드(DP)가 동일 선상에 배치될 수 있다면 멀티플렉서(MUX), 센싱 패드(SP), 및 표시 패드(DP)의 배열 순서는 다양하게 변형될 수 있다. 예를 들어, 멀티플렉서(MUX)는 표시 패드(DP)와 제1 방향(X축 방향)의 반대 방향으로 인접할 수 있다. 또한, 멀티플렉서(MUX)는 센싱 패드(SP)와 제1 방향(X축 방향)으로 인접할 수 있다.
이외 센싱층(TSL_A)과 관련된 구성은 도 6을 참조하여 설명한 센싱층(TSL)의 구성과 실질적으로 동일하거나 유사할 수 있으므로, 중복되는 내용은 생략한다.
도 12는 또 다른 실시예에 따른 표시 장치의 평면도이다. 도 13은 도 12의 표시 장치의 측면도이다.
도 12 및 도 13을 참조하면, 본 실시예에 따른 표시 장치(1000_B)는 벤딩 영역(BR)을 포함한다는 점에서 도 1 내지 도 10의 실시예와 상이하다.
구체적으로, 표시 패널(DSP_B)은 패널이 벤딩되는 벤딩 영역(BR), 벤딩 영역(BR)의 일측에 위치하는 메인 영역(MR), 및 벤딩 영역(BR)의 타측으로부터 연장하는 서브 영역(SR)을 포함할 수 있다.
메인 영역(MR)은 표시 장치(1000_B)의 평면상 외형과 유사한 형상을 가질 수 있다. 메인 영역(MR)은 일면에 위치한 평탄 영역일 수 있다.
메인 영역(MR)은 표시 영역(DA)을 포함할 수 있다. 메인 영역(MR)의 표시 영역(DA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다.
메인 영역(MR)의 비표시 영역(NDA)에는 표시 영역(DA)에 신호를 인가하기 위한 신호 배선이나 구동 회로들이 배치될 수 있다. 또한, 메인 영역(MR)의 비표시 영역(NDA)에는 최외곽 블랙 매트릭스가 배치될 수 있지만, 이에 제한되는 것은 아니다.
벤딩 영역(BR)은 메인 영역(MR)에 연결된다. 예를 들어, 벤딩 영역(BR)은 메인 영역(MR)의 일 단변을 통해 연결될 수 있다. 표시 패널(DSP_B)은 벤딩 영역(BR)에서 제3 방향(Z축 방향)의 반대 방향, 즉, 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 표시 패널(DSP_B)이 벤딩 영역(BR)에서 벤딩됨에 따라 표시 패널(DSP_B)의 면이 반전될 수 있다. 즉, 상부를 향하는 일면이 벤딩 영역(BR)을 통해 외측을 항하였다가 다시 하부를 향하도록 변경될 수 있다.
서브 영역(SR)은 벤딩 영역(BR)으로부터 연장될 수 있다. 벤딩된 서브 영역(SR)은 대체적으로 메인 영역(MR)과 평행할 수 있다. 벤딩된 서브 영역(SR)은 표시 패널(DSP_B)의 제3 방향(Z축 방향)으로 메인 영역(MR)과 중첩할 수 있다. 벤딩된 서브 영역(SR)은 메인 영역(MR) 에지의 비표시 영역(NDA)과 중첩하고, 나아가 메인 영역(MR)의 표시 영역(DA)과도 중첩할 수 있다.
서브 영역(SR)은 표시 구동 회로(DIC)가 제공되는 영역일 수 있다. 표시 구동 회로(DIC)는 집적 회로(Integrated Circuit, IC)로 형성되어 COG(Chip on Glass) 방식, COP(Chip on Plastic) 방식, 또는 초음파 접합 방식으로 서브 영역(SR)에 배치될 수 있으나, 반드시 이에 한정되지 않는다. 다른 예를 들어, 표시 구동 회로(DIC)는 회로 기판(CB) 상에 실장될 수도 있다. 이외 표시 구동 회로(DIC)는 도 2를 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
서브 영역(SR)의 타단에는 회로 기판(CB)이 부착될 수 있다. 회로 기판(CB)은 연성 인쇄 회로 보드(Flexible Prinited Circuit Board, FPCB), 인쇄 회로 보드(Printed Circuit Board, PCB) 또는 칩온 필름(Chip on Film, COF)과 같은 연성 필름(Flexible Film)일 수 있다. 회로 기판(CB)은 센싱 구동 회로(SIC)가 제공되는 영역일 수 있다.
센싱 구동 회로(SIC)는 회로 기판(CB) 상에 배치될 수 있다. 예를 들어, 센싱 구동 회로(SIC)는 집적 회로(IC)로 형성되어 회로 기판(CB) 상에 실장될 수 있다. 이외 센싱 구동 회로(SIC)는 도 2를 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
도 14는 도 13의 표시 패널의 표시 유닛과 관련된 구성을 나타내는 평면도이다.
도 14를 참조하면, 복수의 화소(PX), 스캔 라인들(GL), 및 데이터 라인들(DL)은 메인 영역(MR)의 표시 영역(DA)에 배치될 수 있다. 스캔 라인들(GL)은 게이트 구동부(GDR)와 연결되어 제1 방향(X축 방향)으로 나란하게 형성되고, 데이터 라인들(DL)은 데이터 구동부(DDR)와 연결되어 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다. 복수의 화소(PX) 각각은 스캔 라인들(GL) 중 적어도 어느 하나와 데이터 라인들(DL) 중 어느 하나에 접속될 수 있다.
서브 영역(SR)에는 패드 영역(PA)이 배치될 수 있다. 패드 영역(PA)에는 복수의 표시 패드(DP)와 센싱 패드(SP1, SP2)가 배치될 수 있다.
복수의 표시 패드(DP)는 패드 영역(PA)에서 제1 방향(X축 방향)을 따라 배치될 수 있다. 복수의 표시 패드(DP)는 표시 구동 회로(DIC)와 전기적으로 연결될 수 있다. 표시 구동 회로(DIC)는 디지털 비디오 데이터를 아날로그 데이터 전압들로 변환하여 팬아웃 라인(FL')을 통해 데이터 라인(DL)에 공급할 수 있다.
팬아웃 라인(FL')은 비표시 영역(NDA)에 배치될 수 있다. 팬아웃 라인(FL')은 표시 패드(DP)로부터 연장하여 서브 영역(SR), 벤딩 영역(BR), 및 메인 영역(MR)의 비표시 영역(NDA)을 거쳐 표시 영역(DA)과 비표시 영역(NDA)의 경계까지 연장될 수 있다. 팬아웃 라인(FL')은 벤딩 영역(BR)에서 제2 방향(Y축 방향)을 따라 연장하며 제1 방향(X축 방향)을 따라 특정 간격을 가지고 순차적으로 배열될 수 있다. 팬아웃 라인(FL')의 일단은 데이터 라인(DL)과 전기적으로 연결되고, 팬아웃 라인(FL')의 타단은 표시 패드(DP)와 전기적으로 연결될 수 있다.
도 15는 도 14의 표시 유닛 상에 적층된 센싱층과 관련된 구성을 나타내는 평면도이다.
도 15를 참조하면, 센싱층(TSL_B)은 사용자의 터치를 센싱할 수 있는 센싱 영역(SA)과 센싱 영역(SA)을 제외한 비센싱 영역(NSA)을 포함할 수 있다. 센싱 영역(SA)은 메인 영역(MR)의 표시 영역(DA)과 중첩될 수 있다.
센싱 영역(SA)에는 복수의 센싱 전극(SE)과 연결되는 복수의 센싱 라인(SL)이 배치될 수 있다.
센싱 전극들(SE)은 센싱 패드들(SP1, SP2)에 접속될 수 있다. 구체적으로, 센싱 전극들(SE)은 센싱 라인들(SL)의 일단과 전기적으로 연결되고, 센싱 라인들(SL)의 타단은 센싱 연결 라인들(SSL')과 전기적으로 연결될 수 있다. 센싱 연결 라인들(SSL')은 멀티플렉서(MUX)에 의해 패드 라인들(PL1, PL2)과 연결되고, 패드 라인들(PL1, PL2)은 센싱 패드들(SP1, SP2)에 접속될 수 있다. 따라서, 센싱 전극들(SE)은 센싱 라인들(SL), 센싱 연결 라인들(SSL'), 멀티플렉서(MUX), 및 패드 라인들(PL1, PL2)을 통해 센싱 패드들(SP1, SP2)에 접속되어 결과적으로 센싱 구동 회로(SIC)와 접속될 수 있다.
센싱 라인들(SL)의 일단은 각각 센싱 전극(SE)과 전기적으로 연결되고, 센싱 라인들(SL)의 타단은 각각 센싱 연결 라인(SSL')과 전기적으로 연결될 수 있다. 센싱 라인들(SL)은 센싱 영역(SA)에서 제2 방향(Y축 방향)을 따라 연장할 수 있다.
센싱 라인들(SL)은 센싱 연결 라인(SSL')의 일단과 전기적으로 연결될 수 있다. 센싱 연결 라인(SSL')의 타단은 멀티플렉서(MUX)와 전기적으로 연결될 수 있다.
센싱 연결 라인(SSL')은 비센싱 영역(NSA)에 배치될 수 있다. 센싱 연결 라인(SSL')은 멀티플렉서(MUX)로부터 연장하여 서브 영역(SR), 벤딩 영역(BR), 및 메인 영역(MR)의 비표시 영역(NDA)을 거쳐 센싱 영역(SA)과 비센싱 영역(NSA)의 경계까지 연장될 수 있다. 센싱 연결 라인(SSL')은 벤딩 영역(BR)에서 제2 방향(Y축 방향)을 따라 연장하며 제1 방향(X축 방향)을 따라 특정 간격을 가지고 순차적으로 배열될 수 있다. 센싱 연결 라인(SSL')에 대한 상세한 설명은 도 16 및 도 17을 참조하여 후술하기로 한다.
센싱 연결 라인(SSL')은 센싱 라인(SL)과 센싱 패드(SP1, SP2)를 연결하는 역할을 할 수 있다. 센싱 연결 라인(SSL')의 일단은 센싱 라인(SL)과 전기적으로 연결되고, 센싱 연결 라인(SSL')의 타단은 멀티플렉서(MUX)에 의해 패드 라인(PL1, PL2)과 전기적으로 연결될 수 있다.
멀티플렉서(MUX)는 센싱 제어 신호에 따라 센싱 연결 라인(SSL') 중 적어도 하나를 패드 라인(PL1, PL2)과 연결시킬 수 있다. 센싱 연결 라인(SSL')과 패드 라인(PL1, PL2)이 멀티플렉서(MUX)에 의해 연결됨에 따라 패드 라인(PL1, PL2)의 수는 센싱 연결 라인(SSL')의 수보다 적을 수 있다. 즉, 멀티플렉서(MUX)로 인해 패드 라인(PL1, PL2) 및 패드 라인(PL1, PL2)에 연결되는 센싱 패드(SP1, SP2)의 수를 최소화할 수 있다. 따라서, 센싱 패드를 배치하기 위한 추가 공간이 불필요하므로, 표시 장치(1000_B)의 비표시 영역(NDA) 즉, 데드 스페이스를 최소화할 수 있음은 앞서 설명한 바와 같다.
멀티플렉서(MUX)는 패드 영역(PA)에서 복수의 패드(DP, SP1, SP2)들 사이의 이격 공간에 배치될 수 있다. 예를 들어, 복수의 표시 패드(DP)들 사이의 이격 공간에는 제1 센싱 패드(SP1)와 제2 센싱 패드(SP2)가 배치되고, 멀티플렉서(MUX)는 제1 센싱 패드(SP1)와 제2 센싱 패드(SP2) 사이의 이격 공간에 배치될 수 있다. 예를 들어, 멀티플렉서(MUX)는 제1 방향(X축 방향)을 따라 센싱 패드(SP1, SP2)들과 동일 선상에 배치될 수 있다.
상술한 바와 같이, 멀티플렉서(MUX)가 센싱 패드(SP1, SP2)들 사이의 이격 공간에 배치되는 경우, 표시 패널(DSP_B)의 하단에 멀티플렉서(MUX)를 배치하기 위한 추가 공간이 불필요할 수 있다. 따라서, 표시 장치(1000_B)의 비표시 영역(NDA) 즉, 데드 스페이스를 최소화할 수 있음은 앞서 설명한 바와 같다.
이하에서는 도 16 및 도 17을 참조하여, 벤딩 영역(BR)에서의 센싱 연결 라인(SSL') 및 팬아웃 라인(FL')의 배치 관계에 대해 상세히 설명한다.
도 16은 도 15의 A 영역의 확대도이다. 도 17은 도 16의 A-A' 선을 기준으로 자른 단면도이다.
도 16 및 도 17을 참조하면, 복수의 센싱 연결 라인(SSL')은 각각 메인 센싱 연결 라인(MSSL1, MSSL2, MSSL3), 메인 센싱 연결 라인(MSSL1, MSSL2, MSSL3)과 이격된 서브 센싱 연결 라인(SSSL1, SSSL2, SSSL3), 및 메인 센싱 연결 라인(MSSL1, MSSL2, MSSL3)과 서브 센싱 연결 라인(SSSL1, SSSL2, SSSL3)을 연결하는 벤딩 센싱 연결 라인(BSSL)을 포함할 수 있다.
메인 센싱 연결 라인(MSSL1, MSSL2, MSSL3)은 메인 영역(MR)의 비표시 영역(NDA)에 배치될 수 있다. 메인 센싱 연결 라인(MSSL1, MSSL2, MSSL3)은 제1 내지 제3 메인 센싱 연결 라인(MSSL1, MSSL2, MSSL3)을 포함할 수 있다.
제1 메인 센싱 연결 라인(MSSL1)의 일단은 센싱 라인(SL)과 전기적으로 연결되고, 제1 메인 센싱 연결 라인(MSSL1)의 타단은 제2 메인 센싱 연결 라인(MSSL2)과 전기적으로 연결될 수 있다.
제2 메인 센싱 연결 라인(MSSL2)의 일단은 제1 메인 센싱 연결 라인(MSSL1)과 전기적으로 연결되고, 제2 메인 센싱 연결 라인(MSSL2)의 타단은 제3 메인 센싱 연결 라인(MSSL3)과 전기적으로 연결될 수 있다. 제2 메인 센싱 연결 라인(MSSL2)은 서로 이격된 제1 메인 센싱 연결 라인(MSSL1)과 제3 메인 센싱 연결 라인(MSSL3)을 연결하는 역할을 할 수 있다.
제3 메인 센싱 연결 라인(MSSL3)의 일단은 제2 메인 센싱 연결 라인(MSSL2)과 전기적으로 연결되고, 제3 메인 센싱 연결 라인(MSSL3)의 타단은 벤딩 센싱 연결 라인(BSSL)과 전기적으로 연결될 수 있다.
제1 내지 제3 메인 센싱 연결 라인(MSSL1, MSSL2, MSSL3)은 서로 다른 도전층으로 이루어질 수 있다.
예를 들어, 도 17에 도시된 바와 같이, 제1 메인 센싱 연결 라인(MSSL1)은 센싱 도전층(SCL)으로 이루어질 수 있다. 제1 메인 센싱 연결 라인(MSSL1)은 센싱 절연층(SIL)을 관통하는 컨택홀을 통해 제2 메인 센싱 연결 라인(MSSL2)과 접할 수 있다.
제2 메인 센싱 연결 라인(MSSL2)은 제3 도전층(130)으로 이루어질 수 있다. 제2 메인 센싱 연결 라인(MSSL2)은 제2 절연층(IL2) 및 제3 절연층(IL3)을 관통하는 컨택홀을 통해 제3 메인 센싱 연결 라인(MSSL3)과 접할 수 있다.
제3 메인 센싱 연결 라인(MSSL3)은 제1 도전층(110)으로 이루어질 수 있다. 제3 메인 센싱 연결 라인(MSSL3)은 제2 절연층(IL2) 및 제3 절연층(IL3)을 관통하는 컨택홀을 통해 벤딩 센싱 연결 라인(BSSL)과 접할 수 있다.
서브 센싱 연결 라인(SSSL1, SSSL2, SSSL3)은 서브 영역(SR)에 배치될 수 있다. 서브 센싱 연결 라인(SSSL1, SSSL2, SSSL3)은 메인 센싱 연결 라인(MSSL1, MSSL2, MSSL3)과 이격되도록 배치될 수 있다. 서브 센싱 연결 라인(SSSL1, SSSL2, SSSL3)은 벤딩 센싱 연결 라인(BSSL)에 의해 메인 센싱 연결 라인(MSSL1, MSSL2, MSSL3)과 전기적으로 연결될 수 있다.
서브 센싱 연결 라인(SSSL1, SSSL2, SSSL3)은 제1 내지 제3 서브 센싱 연결 라인(SSSL1, SSSL2, SSSL3)을 포함할 수 있다.
제1 서브 센싱 연결 라인(SSSL1)의 일단은 센싱 패드(SP1, SP2)와 전기적으로 연결되고, 제1 서브 센싱 연결 라인(SSSL1)의 타단은 제2 서브 센싱 연결 라인(SSSL2)과 전기적으로 연결될 수 있다.
제2 서브 센싱 연결 라인(SSSL2)의 일단은 제1 서브 센싱 연결 라인(SSSL1)과 전기적으로 연결되고, 제2 서브 센싱 연결 라인(SSSL2)의 타단은 제3 서브 센싱 연결 라인(SSSL3)과 전기적으로 연결될 수 있다. 제2 서브 센싱 연결 라인(SSSL2)은 서로 이격된 제1 서브 센싱 연결 라인(SSSL1)과 제3 서브 센싱 연결 라인(SSSL3)을 연결하는 역할을 할 수 있다.
제3 서브 센싱 연결 라인(SSSL3)의 일단은 제2 서브 센싱 연결 라인(SSSL2)과 전기적으로 연결되고, 제3 서브 센싱 연결 라인(SSSL3)의 타단은 벤딩 센싱 연결 라인(BSSL)과 전기적으로 연결될 수 있다.
제1 내지 제3 서브 센싱 연결 라인(SSSL1, SSSL2, SSSL3)은 서로 다른 도전층으로 이루어질 수 있다.
예를 들어, 도 17에 도시된 바와 같이, 제1 서브 센싱 연결 라인(SSSL1)은 센싱 도전층(SCL)으로 이루어질 수 있다. 제1 서브 센싱 연결 라인(SSSL1)은 센싱 절연층(SIL)을 관통하는 컨택홀을 통해 제2 서브 센싱 연결 라인(SSSL2)과 접할 수 있다.
제2 서브 센싱 연결 라인(SSSL2)은 제3 도전층(130)으로 이루어질 수 있다. 제2 서브 센싱 연결 라인(SSSL2)은 제2 절연층(IL2) 및 제3 절연층(IL3)을 관통하는 컨택홀을 통해 제3 서브 센싱 연결 라인(SSSL3)과 접할 수 있다.
제3 서브 센싱 연결 라인(SSSL3)은 제1 도전층(110)으로 이루어질 수 있다. 제3 서브 센싱 연결 라인(SSSL3)은 제2 절연층(IL2) 및 제3 절연층(IL3)을 관통하는 컨택홀을 통해 벤딩 센싱 연결 라인(BSSL)과 접할 수 있다.
벤딩 센싱 연결 라인(BSSL)은 벤딩 영역(BR)에 배치될 수 있다. 벤딩 센싱 연결 라인(BSSL)은 제2 방향(Y축 방향)으로 연장하며, 제1 방향(X축 방향)을 따라 특정 간격을 가지고 순차적으로 배열될 수 있다.
벤딩 센싱 연결 라인(BSSL)의 일단은 메인 영역(MR)의 비표시 영역(NDA)까지 연장되어 상술한 메인 센싱 연결 라인(MSSL1, MSSL2, MSSL3)과 연결될 수 있다. 벤딩 센싱 연결 라인(BSSL)의 타단은 서브 영역(SR)까지 연장되어 상술한 서브 센싱 연결 라인(SSSL1, SSSL2, SSSL3)과 연결될 수 있다. 구체적으로, 벤딩 센싱 연결 라인(BSSL)의 일단은 제3 메인 센싱 연결 라인(MSSL3)과 연결되고, 벤딩 센싱 연결 라인(BSSL)의 타단은 제3 서브 센싱 연결 라인(SSSL3)과 연결될 수 있다.
벤딩 센싱 연결 라인(BSSL)은 제3 메인 센싱 연결 라인(MSSL3) 및 제3 서브 센싱 연결 라인(SSSL3)과 서로 다른 도전층으로 이루어질 수 있다.
예를 들어, 도 17에 도시된 바와 같이, 벤딩 센싱 연결 라인(BSSL)은 제3 도전층(130)으로 이루어질 수 있다. 벤딩 센싱 연결 라인(BSSL)의 일단은 제2 절연층(IL2) 및 제3 절연층(IL3)을 관통하는 컨택홀을 통해 제1 도전층(110)으로 이루어진 제3 메인 센싱 연결 라인(MSSL3)과 접할 수 있다. 벤딩 센싱 연결 라인(BSSL)의 타단은 제2 절연층(IL2) 및 제3 절연층(IL3)을 관통하는 컨택홀을 통해 제1 도전층(110)으로 이루어진 제3 서브 센싱 연결 라인(SSSL3)과 접할 수 있다.
버퍼층(BF), 제1 절연층(IL1), 제2 절연층(IL2), 및/또는 제3 절연층(IL3)은 벤딩 영역(BR)에서 생략될 수 있다. 즉, 버퍼층(BF), 제1 절연층(IL1), 제2 절연층(IL2), 및/또는 제3 절연층(IL3)이 벤딩 영역(BR)에서 부분적으로 제거되어 기판(SUB)의 표면을 노출할 수 있다. 버퍼층(BF), 제1 절연층(IL1), 제2 절연층(IL2), 및/또는 제3 절연층(IL3)이 제거된 개구부에는 벤딩 절연층(BIL)이 더 배치될 수 있다.
벤딩 절연층(BIL)은 벤딩 영역(BR)에 배치되되, 메인 영역(MR) 및/또는 서브 영역(SR)으로 부분적으로 연장될 수 있다. 벤딩 절연층(BIL)은 기판(SUB)과 벤딩 센싱 연결 라인(BSSL) 사이에 배치될 수 있다.
벤딩 절연층(BIL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
복수의 팬아웃 라인(FL')은 각각 메인 팬아웃 라인(MFL), 메인 팬아웃 라인(MFL)과 이격된 서브 팬아웃 라인(SFL), 및 메인 팬아웃 라인(MFL)과 서브 팬아웃 라인(SFL)을 연결하는 벤딩 팬아웃 라인(BFL)을 포함할 수 있다.
메인 팬아웃 라인(MFL)은 메인 영역(MR)의 비표시 영역(NDA)에 배치될 수 있다. 메인 팬아웃 라인(MFL)의 일단은 데이터 라인(DL)과 전기적으로 연결되고, 메인 팬아웃 라인(MFL)의 타단은 벤딩 팬아웃 라인(BFL)과 전기적으로 연결될 수 있다.
서브 팬아웃 라인(SFL)은 서브 영역(SR)에 배치될 수 있다. 서브 팬아웃 라인(SFL)은 메인 팬아웃 라인(MFL)과 이격되도록 배치될 수 있다. 서브 팬아웃 라인(SFL)은 벤딩 팬아웃 라인(BFL)에 의해 메인 팬아웃 라인(MFL)과 전기적으로 연결될 수 있다.
서브 팬아웃 라인(SFL)의 일단은 표시 패드(DP)와 전기적으로 연결되고, 서브 팬아웃 라인(SFL)의 타단은 벤딩 팬아웃 라인(BFL)과 전기적으로 연결될 수 있다.
벤딩 팬아웃 라인(BFL)은 벤딩 영역(BR)에 배치될 수 있다. 벤딩 팬아웃 라인(BFL)은 제2 방향(Y축 방향)으로 연장하며, 제1 방향(X축 방향)을 따라 특정 간격을 가지고 순차적으로 배열될 수 있다.
벤딩 팬아웃 라인(BFL)의 일단은 메인 영역(MR)의 비표시 영역(NDA)까지 연장되어 상술한 메인 팬아웃 라인(MFL)과 연결될 수 있다. 벤딩 팬아웃 라인(BFL)의 타단은 서브 영역(SR)까지 연장되어 상술한 서브 팬아웃 라인(SFL)과 연결될 수 있다.
벤딩 팬아웃 라인(BFL)은 센싱 연결 라인(SSL')과 교차하여 부분적으로 중첩할 수 있다. 예를 들어, 벤딩 팬아웃 라인(BFL)은 제3 메인 센싱 연결 라인(MSSL3)과 교차하여 부분적으로 중첩할 수 있다. 벤딩 팬아웃 라인(BFL)은 제3 메인 센싱 연결 라인(MSSL3)과 서로 다른 도전층으로 이루어질 수 있다. 예를 들어, 도 17에 도시된 바와 같이, 벤딩 팬아웃 라인(BFL)은 제3 도전층(130)으로 이루어지고, 제3 메인 센싱 연결 라인(MSSL3)은 제1 도전층(110)으로 이루어질 수 있다. 벤딩 팬아웃 라인(BFL)과 제3 메인 센싱 연결 라인(MSSL3)은 제2 절연층(IL2) 및/또는 제3 절연층(IL3)에 의해 절연될 수 있다.
한편, 도 16 및 도 17에서는 벤딩 팬아웃 라인(BFL)이 제3 메인 센싱 연결 라인(MSSL3)과 교차하여 중첩하는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 벤딩 팬아웃 라인(BFL)은 제1 메인 센싱 연결 라인(MSSL1) 또는 제2 메인 센싱 연결(MSSL2)과 교차하여 중첩할 수도 있다. 이 경우, 벤딩 팬아웃 라인(BFL)은 제1 메인 센싱 연결 라인(MSSL1) 또는 제2 메인 센싱 연결(MSSL2)과 서로 다른 도전층으로 이루어질 수 있다.
도 18은 또 다른 실시예에 따른 A 영역의 확대도이다. 도 19은 도 18의 B-B' 선을 기준으로 자른 단면도이다.
도 18 및 도 19를 참조하면, 본 실시예에 따른 표시 장치는 제4 도전층(140) 및 제5 절연층(IL5)을 더 포함하고, 벤딩 센싱 연결 라인(BSSL')이 제4 도전층(140)으로 이루어진다는 점에서 도 16 내지 도 17의 실시예와 상이하다.
복수의 센싱 연결 라인(SSL'')은 각각 메인 센싱 연결 라인(MSSL'), 메인 센싱 연결 라인(MSSL')과 이격된 서브 센싱 연결 라인(SSSL'), 및 메인 센싱 연결 라인(MSSL')과 서브 센싱 연결 라인(SSSL')을 연결하는 벤딩 센싱 연결 라인(BSSL')을 포함할 수 있다.
메인 센싱 연결 라인(MSSL')은 메인 영역(MR)의 비표시 영역(NDA)에 배치될 수 있다. 메인 센싱 연결 라인(MSSL')의 일단은 센싱 라인(SL)과 전기적으로 연결되고, 메인 센싱 연결 라인(MSSL')의 타단은 벤딩 센싱 연결 라인(BSSL')과 전기적으로 연결될 수 있다.
서브 센싱 연결 라인(SSSL')은 서브 영역(SR)에 배치될 수 있다. 서브 센싱 연결 라인(SSSL')은 메인 센싱 연결 라인(MSSL')과 이격되도록 배치될 수 있다. 서브 센싱 연결 라인(SSSL')은 벤딩 센싱 연결 라인(BSSL')에 의해 메인 센싱 연결 라인(MSSL')과 전기적으로 연결될 수 있다.
서브 센싱 연결 라인(SSSL')의 일단은 센싱 패드(SP1, SP2)와 전기적으로 연결되고, 서브 센싱 연결 라인(SSSL')의 타단은 벤딩 센싱 연결 라인(BSSL')과 전기적으로 연결될 수 있다.
벤딩 센싱 연결 라인(BSSL')은 벤딩 영역(BR)에 배치될 수 있다. 벤딩 센싱 연결 라인(BSSL')은 제2 방향(Y축 방향)으로 연장하며, 제1 방향(X축 방향)을 따라 특정 간격을 가지고 순차적으로 배열될 수 있다.
벤딩 센싱 연결 라인(BSSL')의 일단은 메인 영역(MR)의 비표시 영역(NDA)까지 연장되어 상술한 메인 센싱 연결 라인(MSSL')과 연결될 수 있다. 벤딩 센싱 연결 라인(BSSL')의 타단은 서브 영역(SR)까지 연장되어 상술한 서브 센싱 연결 라인(SSSL')과 연결될 수 있다.
벤딩 센싱 연결 라인(BSSL')은 메인 센싱 연결 라인(MSSL') 및 서브 센싱 연결 라인(SSSL')과 서로 다른 도전층으로 이루어질 수 있다.
예를 들어, 도 19에 도시된 바와 같이, 벤딩 센싱 연결 라인(BSSL')은 제4 도전층(140)으로 이루어질 수 있다.
제4 도전층(140)은 제4 절연층(IL4) 상에 배치될 수 있다. 제4 도전층(140)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제4 도전층(140)은 단일막 또는 다층막일 수 있다. 예를 들어, 제4 도전층(140)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.
제4 도전층(140) 상에는 제5 절연층(IL5)이 배치될 수 있다. 제5 절연층(IL5)은 비아층일 수 있다. 제5 절연층(IL5)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
벤딩 센싱 연결 라인(BSSL')의 일단은 센싱 절연층(SIL)을 관통하는 컨택홀을 통해 센싱 도전층(SCL)으로 이루어진 메인 센싱 연결 라인(MSSL')과 접할 수 있다. 벤딩 센싱 연결 라인(BSSL')의 타단은 센싱 절연층(SIL)을 관통하는 컨택홀을 통해 센싱 도전층(SCL)으로 이루어진 서브 센싱 연결 라인(SSSL')과 접할 수 있다.
버퍼층(BF), 제1 절연층(IL1), 제2 절연층(IL2), 제3 절연층(IL3), 및/또는 제4 절연층(IL4)은 벤딩 영역(BR)에서 생략될 수 있다. 즉, 버퍼층(BF), 제1 절연층(IL1), 제2 절연층(IL2), 제3 절연층(IL3), 및/또는 제4 절연층(IL4)이 벤딩 영역(BR)에서 부분적으로 제거되어 기판(SUB)의 표면을 노출할 수 있다. 버퍼층(BF), 제1 절연층(IL1), 제2 절연층(IL2), 제3 절연층(IL3), 및/또는 제4 절연층(IL4)이 제거된 개구부에는 벤딩 절연층(BIL)이 더 배치될 수 있다.
벤딩 절연층(BIL)은 벤딩 영역(BR)에 배치되되, 메인 영역(MR) 및/또는 서브 영역(SR)으로 부분적으로 연장될 수 있다. 벤딩 절연층(BIL)은 기판(SUB)과 벤딩 센싱 연결 라인(BSSL') 사이에 배치될 수 있다. 벤딩 절연층(BIL)은 도 17을 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
복수의 팬아웃 라인(FL')은 센싱 연결 라인(SSL'')과 교차하여 부분적으로 중첩할 수 있다. 예를 들어, 벤딩 팬아웃 라인(BFL)은 벤딩 센싱 연결 라인(BSSL')과 교차하여 부분적으로 중첩할 수 있다. 벤딩 팬아웃 라인(BFL)은 벤딩 센싱 연결 라인(BSSL')과 서로 다른 도전층으로 이루어질 수 있다. 예를 들어, 도 19에 도시된 바와 같이, 벤딩 팬아웃 라인(BFL)은 제3 도전층(130)으로 이루어지고, 벤딩 센싱 연결 라인(BSSL')은 제4 도전층(140)으로 이루어질 수 있다. 벤딩 팬아웃 라인(BFL)과 벤딩 센싱 연결 라인(BSSL')은 제4 절연층(IL4)에 의해 절연될 수 있다.
한편, 도 18 및 도 19에서는 벤딩 팬아웃 라인(BFL)이 벤딩 센싱 연결 라인(BSSL')과 교차하여 중첩하는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 벤딩 팬아웃 라인(BFL)은 메인 센싱 연결 라인(MSSL')과 교차하여 중첩할 수도 있다. 이 경우, 벤딩 팬아웃 라인(BFL)은 메인 센싱 연결 라인(MSSL')과 서로 다른 도전층으로 이루어질 수 있다.
이외 팬아웃 라인(FL')은 도 16 및 도 17을 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1000: 표시 장치
DSP: 표시 패널
DU: 표시 유닛
TSL: 센싱층
SE: 센싱 전극
SL: 센싱 라인
SSL: 센싱 연결 라인
MUX: 멀티플렉서
SP1, SP2: 센싱 패드
PL1, PL2: 패드 라인

Claims (20)

  1. 복수의 화소들이 위치한 표시 영역 및 상기 표시 영역에 접하는 비표시 영역을 포함하는 기판;
    상기 표시 영역과 중첩되도록 배치되는 복수의 센싱 전극들;
    상기 비표시 영역에 배치되고, 제1 방향을 따라 배치된 복수의 표시 패드들;
    상기 표시 패드들 사이에 배치된 복수의 센싱 패드들; 및
    상기 센싱 전극들과 상기 센싱 패드들을 전기적으로 연결하는 멀티플렉서를 포함하되,
    상기 멀티플렉서는 상기 센싱 패드들 중 적어도 하나와 상기 제1 방향으로 인접한 표시 장치.
  2. 제1 항에 있어서,
    복수의 상기 센싱 패드들은 상기 표시 패드의 일측에 배치된 제1 센싱 패드 및 상기 표시 패드의 타측에 배치된 제2 센싱 패드를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 멀티플렉서는 상기 제1 센싱 패드와 상기 제2 센싱 패드 사이에 배치되는 표시 장치.
  4. 제3 항에 있어서,
    상기 멀티플렉서는 상기 제1 센싱 패드 및 상기 제2 센싱 패드와 상기 제1 방향으로 인접한 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 센싱 패드와 상기 멀티플렉서를 전기적으로 연결하는 제1 패드 라인; 및
    상기 제2 센싱 패드와 상기 멀티플렉서를 전기적으로 연결하는 제2 패드 라인을 더 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 멀티플렉서는 상기 센싱 패드와 상기 표시 패드 사이에 배치되는 표시 장치.
  7. 제6 항에 있어서,
    상기 멀티플렉서는 상기 센싱 패드 및 상기 표시 패드와 상기 제1 방향으로 인접한 표시 장치.
  8. 제6 항에 있어서,
    상기 표시 패드와 상기 화소를 전기적으로 연결하는 복수의 팬아웃 라인들을 더 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 센싱 전극들과 상기 멀티플렉서를 연결하는 복수의 센싱 연결 라인들; 및
    상기 멀티플렉서와 상기 센싱 패드들을 연결하는 복수의 패드 라인들을 더 포함하되,
    상기 센싱 연결 라인의 수는 상기 패드 라인의 수보다 많은 표시 장치.
  10. 제1 항에 있어서,
    상기 기판은,
    벤딩 영역;
    상기 벤딩 영역의 일측에 위치하는 메인 영역; 및
    상기 벤딩 영역의 타측으로부터 연장되는 서브 영역을 포함하고,
    상기 멀티플렉서는 상기 서브 영역에 배치되는 표시 장치.
  11. 제10 항에 있어서,
    상기 메인 영역과 상기 서브 영역은 제3 방향으로 중첩하는 표시 장치.
  12. 제10 항에 있어서,
    상기 센싱 전극들과 상기 멀티플렉서를 연결하는 복수의 센싱 연결 라인들을 더 포함하고,
    상기 센싱 연결 라인들 각각은,
    상기 메인 영역에 배치되는 메인 센싱 연결 라인;
    상기 서브 영역에 배치되는 서브 센싱 연결 라인; 및
    상기 벤딩 영역에 배치되고, 상기 메인 센싱 연결 라인과 상기 서브 센싱 연결 라인을 연결하는 벤딩 센싱 연결 라인을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 메인 센싱 연결 라인은 서로 다른 도전층으로 이루어진 제1 내지 제3 메인 센싱 연결 라인을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 메인 센싱 연결 라인은 상기 센싱 전극과 동일한 도전층으로 이루어진 표시 장치.
  15. 제13 항에 있어서,
    상기 제2 메인 센싱 연결 라인은 상기 벤딩 센싱 연결 라인과 동일한 도전층으로 이루어진 표시 장치.
  16. 제13 항에 있어서,
    상기 제2 메인 센싱 연결 라인의 일단은 상기 제1 메인 센싱 연결 라인과 접하고, 상기 제2 메인 센싱 연결 라인의 타단은 상기 제3 메인 센싱 연결 라인과 접하는 표시 장치.
  17. 제13 항에 있어서,
    상기 제3 메인 센싱 연결 라인의 일단은 상기 제2 메인 센싱 연결 라인과 접하고, 상기 제3 메인 센싱 연결 라인의 타단은 상기 벤딩 센싱 연결 라인과 접하는 표시 장치.
  18. 제12 항에 있어서,
    상기 표시 패드와 상기 화소를 전기적으로 연결하는 복수의 팬아웃 라인을 더 포함하고,
    상기 팬아웃 라인 각각은,
    상기 메인 영역에 배치되는 메인 팬아웃 라인;
    상기 서브 영역에 배치되는 서브 팬아웃 라인; 및
    상기 메인 팬아웃 라인과 상기 서브 팬아웃 라인을 연결하는 벤딩 팬아웃 라인을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 벤딩 센싱 연결 라인과 상기 벤딩 팬아웃 라인은 동일한 도전층으로 이루어진 표시 장치.
  20. 제18 항에 있어서,
    상기 벤딩 팬아웃 라인은 제1 도전층으로 이루어지고, 상기 벤딩 센싱 연결 라인은 제2 도전층으로 이루어지고, 상기 제1 도전층과 상기 제2 도전층 사이에는 절연층이 배치되는 표시 장치.
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KR102096800B1 (ko) 2013-11-26 2020-04-06 엘지디스플레이 주식회사 유기발광표시장치의 제조방법
EP3080686A1 (en) 2013-12-12 2016-10-19 Qualcomm Incorporated Micromechanical ultrasonic transducers and display
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KR102434845B1 (ko) 2018-01-29 2022-08-24 삼성디스플레이 주식회사 터치 패널 및 이를 포함하는 표시 장치
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KR102601818B1 (ko) * 2018-07-19 2023-11-14 엘지디스플레이 주식회사 터치 센서를 구비하는 표시장치

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