KR20200126473A - 표시 장치 - Google Patents

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KR20200126473A
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disposed
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김재능
심진보
홍정무
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Abstract

표시 장치는 표시 패널 및 입력 감지층을 포함한다. 입력 감지층은 입력 감지부 및 복수 개의 입력 감지 라인들을 포함한다. 표시 패널은 베이스층, 복수 개의 클럭 신호 라인들을 포함하는 회로층, 클럭 신호 라인들과 제1 입력 감지 라인들 사이에 배치되며 복수 개의 제2 홀들이 정의된 제1 전극, 및 클럭 신호 라인들 중 적어도 일부와 평면 상에서 중첩하는 제2 전극을 포함하므로 균일한 입력 감도를 달성할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 균일한 입력 감도를 제공하는 표시 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시 장치들이 개발되고 있다. 표시 장치들의 입력 장치로써 키보드 또는 마우스 등을 포함한다. 또한, 최근에 표시 장치들은 입력 장치로써 입력 감지층을 구비한다.
본 발명은 균일한 입력 감도를 갖는 입력 감지층을 포함하는 표시 장치를 제공하는 것을 목적으로 한다.
표시 장치는 영상을 표시하는 표시 패널, 상기 표시 패널 상에 배치딘 입력 감지층을 포함할 수 있다. 상기 입력 감지층은 상기 표시 패널 상에 배치되고 입력 감지부 및 상기 입력 감지부와 전기적으로 연결된 복수 개의 입력 감지 라인들을 포함하는 입력 감지층을 포함할 수 있다. 상기 표시 패널은 베이스층, 회로층, 발광 소자층, 제1 전극, 및 제2 전극을 포함할 수 있다. 상기 베이스층은 표시 영역과 비표시 영역을 포함할 수 있다. 상기 회로층은 상기 베이스층의 상기 표시 영역 상에 배치된 화소 회로층 및 상기 베이스층의 상기 비표시 영역 상에 배치되며 전원 전극 및 복수 개의 클럭 신호 라인들을 포함할 수 있고, 상기 화소 회로층을 구동하는 구동 신호를 제공하는 구동 회로층을 포함할 수 있다. 상기 발광 소자층은 상기 화소 회로층 상에 배치되며 상기 화소 회로층과 전기적으로 연결된 화소 전극, 상기 화소 전극 상에 배치된 발광층, 상기 발광층 상에 배치되며 상기 표시 영역으로부터 상기 비표시 영역을 향해 연장된 공통 전극을 포함할 수 있다. 상기 제1 전극은 상기 복수 개의 클럭 신호 라인들과 상기 복수 개의 입력 감지 라인들 사이에 배치되며, 복수 개의 제2 홀들이 정의될 수 있다. 상기 제2 전극은 상기 공통 전극 하부에 접촉하며 상기 복수 개의 클럭 신호 라인들 중 적어도 일부와 평면 상에서 중첩할 수 있다.
상기 제2 전극은 상기 복수 개의 클럭 신호 라인들 중 상기 표시 영역으로부터 가장 멀리 이격된 클럭 신호 라인과 상기 평면 상에서 중첩할 수 있다.
상기 제2 전극은 복수 개로 제공될 수 있다. 상기 복수 개의 제2 전극들은 상기 복수 개의 제2 홀들을 일대일 대응하여 커버할 수 있다.
상기 제1 전극은 상기 전원 전극과 상기 공통 전극을 전기적으로 연결할 수 있다.
상기 표시 패널은 상기 화소 전극 상에 배치되어 상기 화소 전극의 적어도 일부를 노출하는 화소 정의막을 더 포함할 수 있다. 상기 제2 전극은 상기 화소 정의막 상에 배치될 수 있다.
상기 제2 전극은 상기 화소 정의막을 사이에 두고 상기 제1 전극과 이격될 수 있다.
상기 제1 전극은 상기 화소 전극과 동일한 층 상에 배치될 수 있다. 상기 제2 전극은 도전성을 가질 수 있다. 상기 제2 전극은 IZO(Indium-Zinc Oxide)를 포함하는 표시 장치. 상기 표시 패널은 상기 발광 소자층 상에 배치된 박막 봉지층을 더 포함할 수 있다. 상기 입력 감지층은 상기 박막 봉지층 상에 직접 배치될 수 있다.
상기 표시 장치에는 상기 표시 패널 및 상기 입력 감지층을 관통하는 제1 홀이 정의될 수 있다. 상기 제1 홀은 상기 평면 상에서 상기 표시 영역에 의해 둘러싸일 수 있다.
상기 복수 개의 제2 홀들은 절연 물질로 충진될 수 있다.
본 발명의 다른 실시예에서, 표시 장치는 베이스층, 회로층, 발광 소자층, 화소 정의막, 및 제2 전극을 포함할 수 있다. 상기 베이스층은 표시 영역과 비표시 영역이 정의될 수 있다. 상기 회로층은 상기 베이스층 상에 배치되며 전원 전극과 복수 개의 클럭 신호 라인들을 포함하는 구동 회로층, 및 화소 회로층을 포함할 수 있다. 상기 발광 소자층은 상기 회로층 상에 배치되며 순차로 적층된 화소 전극, 발광층, 및 공통 전극을 포함할 수 있다. 상기 화소 정의막은 상기 화소 전극 상에 배치되어, 상기 화소 전극의 적어도 일부를 노출하는 것일 수 있다. 상기 제2 전극은 상기 화소 정의막 상에 배치되며 상기 복수 개의 클럭 신호 라인들 중 적어도 일부와 평면 상에서 중첩할 수 있다.
상기 표시 장치는 제1 전극을 더 포함할 수 있다. 상기 제1 전극은 상기 전원 전극과 상기 공통 전극을 전기적으로 연결하며, 상기 복수 개의 클럭 신호 라인들 중 적어도 일부와 평면상에서 중첩할 수 있다.
상기 제1 전극에는 복수 개의 제2 홀들이 정의되고, 상기 제2 전극은 상기 복수 개의 제2 홀들과 상기 평면상에서 중첩할 수 있다. 상기 제2 전극은 복수 개로 제공될 수 있다. 상기 제2 전극들은 상기 복수 개의 제2 홀들 각각과 일대일 대응할 수 있다. 표시 장치는 상기 공통 전극 상에 배치된 박막 봉지층을 더 포함할 수 있다.
상기 표시 장치는 입력 감지층을 더 포함할 수 있다. 입력 감지층은 상기 박막 봉지층 상에 직접 배치되며, 입력 감지부 및 상기 입력 감지부와 전기적으로 연결된 복수 개의 입력 감지 라인들을 포함할 수 있다.
상기 제2 전극은 상기 입력 감지 라인들과 상기 복수 개의 클럭 신호 라인들 사이에 배치될 수 있다.
상기 제2 전극은 IZO를 포함할 수 있다.
상기 표시 장치는 상기 베이스층의 상기 표시 영역을 관통하는 적어도 하나의 제1 홀이 정의될 수 있다.
상기 제2 전극은 상기 복수 개의 클럭 신호 라인들 중 상기 표시 영역으로부터 가장 멀리 이격된 클럭 신호 라인과 중첩할 수 있다.
본 발명의 일 실시예에 따를 때, 표시 장치는 제2 전극을 포함할 수 있다. 제2 전극은 입력 감지 배선들에 노이즈가 발생하는 것을 방지할 수 있고, 따라서, 균일한 입력 감도를 갖는 입력 감지층을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 4는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 6는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 7은 본 발명의 일 실시예에 따른 게이트 구동회로의 구동 스테이지의 블록도이다.
도 8는 본 발명의 일 실시예에 따른 입력 감지층의 평면도이다.
도 9는 도 4의 AA 영역을 확대하여 도시한 확대 단면도이다.
도 10a는 본 발명의 일 실시예에 따른 제1 전극 및 제2 전극을 간략히 도시한 평면도이다.
도 10b는 도 10a의 I-I'영역을 따라 절단한 단면도이다.
도 11a는 본 발명의 일 실시예에 따른 제1 전극 및 제2 전극을 간략히 도시한 평면도이다.
도 11b는 도 11a의 II-II'영역을 따라 절단한 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 개의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된 것으로 해석될 수 있다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(DD)의 사시도이다. 본 발명에 따른 표시 장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 휴대 전화, 태블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 사용될 수 있다.
표시 장치(DD)에는 표시 영역(DD-DA), 및 비표시 영역(DD-NDA)이 정의될 수 있다.
표시 장치(DD)는 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장되는 폴딩축(FX)을 기준으로 폴딩될 수 있다. 즉, 표시 장치(DD)는 폴더블 표시 장치라 지칭될 수 있다.
표시 장치(DD)는 표시 영역(DD-DA)을 통해 영상을 표시할 수 있다. 도 1에서는 영상의 일 예로 시계창 및 애플리케이션 아이콘들을 도시하였다. 폴딩축(FX)을 기준으로 좌측의 표시 영역(DD-DA)을 제1 표시 영역(DD-DA1) 및 우측의 표시 영역(DD-DA)을 제2 표시 영역(DD-DA2)이라 지칭할 수 있다. 제1 표시 영역(DD-DA1)과 제2 표시 영역(DD-DA2)은 제1 방향(DR1)에서 서로 인접할 수 있다.
도 1에서는 폴딩축(FX)이 표시 장치(DD)의 중심을 통과하며 제2 방향(DR2)을 따라 연장하는 것을 예시적으로 도시하였다. 또한, 도 1에서는 제1 표시 영역(DD-DA1)의 면적과 제2 표시 영역(DD-DA2)의 면적이 동일한 것을 예시적으로 도시하였다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 폴딩축(FX)의 위치는 한 쪽 방향으로 치우쳐 정의 될 수도 있으며, 이 경우, 제1 표시 영역(DD-DA1)의 면적과 제2 표시 영역(DD-DA2)의 면적은 서로 상이할 수도 있다.
표시 장치(DD)가 폴딩되지 않은 상태, 즉 플랫한 상태는 제1 상태라 지칭될 수 있다. 제1 상태에서 표시 장치(DD)의 제1 표시 영역(DD-DA1) 및 제2 표시 영역(DD-DA2) 각각은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행할 수 있다.
본 발명의 일 실시예에서, 제1 홀(MH)이 표시 영역(DD-DA)에 정의될 수 있다. 제1 홀(MH)은 표시 영역(DD-DA)에 의해 둘러싸일 수 있다. 전자 모듈(미도시)은 제1 홀(MH)과 평면 상에서 중첩할 수 있다. 전자 모듈은 제1 홀(MH)을 통해 전달되는 외부 입력을 수신하거나, 제1 홀(MH)을 통해 출력을 제공할 수 있다.
본 실시예에서는 표시 장치(DD)가 제1 상태일 때, 영상이 표시되는 방향을 기준으로 각 부재들의 전면(또는 전면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR3, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1 및 도 2를 참조하면, 표시 장치(DD)는 폴딩축(FX)을 기준으로 인-폴딩될 수 있다. 도 2 는 인-폴딩된 표시 장치(DD)를 도시한 것이다. 도 2와 같이 표시 장치(DD)가 완전히 폴딩된 상태를 제2 상태라 지칭할 수 있다.
인-폴딩은 제1 표시 영역(DD-DA1)과 제2 표시 영역(DD-DA2)이 서로 마주하도록 폴딩되는 상태일 수 있다. 따라서, 완전히 폴딩된 상태에서 제1 표시 영역(DD-DA1)과 제2 표시 영역(DD-DA2)은 외부에서 시인되지 않을 수 있다.
표시 장치(DD)가 플랫한 제1 상태에서 인-폴딩된 제2 상태로 변화될 때, 제2 표시 영역(DD-DA2)을 포함하는 표시 장치(DD)의 일부분은 제1 표시 영역(DD-DA1)을 포함하는 표시 장치(DD)의 다른 일부분에 대해 제1 회전 방향(RDa)을 따라 회전할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1 및 도 3을 참조하면, 표시 장치(DD)는 폴딩축(FX)을 기준으로 아웃-폴딩될 수 있다. 도 3은 아웃-폴딩된 표시 장치(DD)를 도시한 것이다. 도 3과 같이 표시 장치(DD)가 완전히 폴딩된 상태를 제2 상태라 지칭할 수 있다.
아웃-폴딩은 제1 표시 영역(DD-DA1)과 제2 표시 영역(DD-DA2)이 서로 마주하지 않도록 폴딩되는 상태일 수 있다. 따라서, 완전히 폴딩된 상태에서도 제1 표시 영역(DD-DA1)과 제2 표시 영역(DD-DA2)은 외부에서 시인될 수 있다.
표시 장치(DD)가 플랫한 제1 상태에서 아웃-폴딩된 제2 상태로 변화될 때, 제2 표시 영역(DD-DA2)을 포함하는 표시 장치(DD)의 일부분은 제1 표시 영역(DD-DA1)을 포함하는 표시 장치(DD)의 다른 일부분에 대해 제2 회전 방향(RDb)을 따라 회전할 수 있다. 제2 회전 방향(RDb)은 앞서 도 2에서 설명된 제1 회전 방향(RDa)의 반대 방향일 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 모듈(DM)의 단면도이다. 도 5는 본 발명의 일 실시예에 따른 표시 모듈(DM)의 단면도이다. 도 6는 본 발명의 일 실시예에 따른 표시 패널(DP)의 평면도이다. 도 7은 본 발명의 일 실시예에 따른 게이트 구동회로(GDC)의 구동 스테이지(GDSi)의 블록도이다.
도 4 및 도 5를 참조하면, 표시 패널(DP)은 베이스층(SUB), 베이스층(SUB) 상에 배치된 회로층(DP-CL), 발광 소자층(DP-ED), 및 박막 봉지층(TFE)을 포함한다.
표시 패널(DP)은 평면상에서 표시 영역(DA)과 비표시 영역(NDA)을 포함한다. 표시 패널(DP)의 표시 영역(DA) 및 비표시 영역(NDA)은 표시 장치(DD, 도 1)의 표시 영역(DD-DA, 도 1) 및 비표시 영역(DD-NDA, 도 1)에 각각 대응한다. 표시 패널(DP)의 표시 영역(DA) 및 비표시 영역(NDA)은 표시 장치(DD, 도 1)의 표시 영역(DD-DA, 도 1) 및 비표시 영역(DD-NDA, 도 1)과 반드시 동일할 필요는 없고, 표시 패널(DP)의 구조 및 디자인에 따라 변경될 수 있다.
본 명세서에서, 평면상에서는 제3 방향(DR3)을 기준으로 바라보았을 때를 의미할 수 있다.
베이스층(SUB)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(SUB)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 플라스틱 기판은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
회로층(DP-CL)은 베이스층(SUB) 상에 배치될 수 있다. 회로층(DP-CL)은 복수 개의 절연층들, 복수 개의 도전층들 및 반도체층을 포함할 수 있다. 회로층(DP-CL)의 복수 개의 도전층들은 신호라인들 또는 화소의 제어회로를 구성할 수 있다. 회로층(DP-CL)은 표시 영역(DD-DA)에 배치된 화소 회로층(DP-PCL) 및 비표시 영역(DD-NDA)에 배치된 구동 회로층(DP-DCL)을 포함할 수 있다.
발광 소자층(DP-ED)은 회로층(DP-CL) 상에 배치될 수 있다. 발광 소자층(DP-ED)은 복수 개의 발광 소자(ED, 도 9)들을 포함한다.
박막 봉지층(TFE)은 회로층(DP-CL), 및 발광 소자층(DP-ED) 상에 배치될 수 있다. 박막 봉지층(TFE)은 회로층(DP-CL), 및 발광 소자층(DP-ED)을 밀봉할 수 있다. 박막 봉지층(TFE)은 복수개의 무기 박막들과 그 사이에 배치된 적어도 하나의 유기 박막을 포함할 수 있다. 무기 박막들은 수분/산소로부터 발광 소자층(DP-ED)을 보호하고, 유기 박막은 먼지 입자와 같은 이물질로부터 발광 소자층(DP-ED)을 보호한다.
입력 감지층(TSL)은 박막 봉지층(TFE) 상에 배치된다. 입력 감지층(TSL)은 박막 봉지층(TFE) 상에 직접 배치될 수 있다. 다만, 이에 제한되는 것은 아니고, 박막 봉지층(TFE) 상에 보호층이 배치되고, 보호층 상에 입력 감지층(TSL)이 직접 배치될 수도 있다. 보호층은 무기층 또는 유기층일 수 있다. 무기층은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드 및 실리콘 옥사이드 중 적어도 어느 하나를 포함할 수 있다. 유기층은 고분자를 포함할 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니다. 보호층이 별개의 구성인 것으로 설명하였으나, 보호층은 박막 봉지층(TFE)에 포함되는 구성일 수 있다.
입력 감지층(TSL)은 입력 감지부(TSP)와 입력 감지 라인들(TL)을 포함한다. 입력 감지부(TSP)와 입력 감지 라인들(TL)은 단층 또는 다층구조를 가질 수 있다. 입력 감지부(TSP)와 입력 감지 라인들(TL)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 입력 감지부(TSP)와 입력 감지 라인들(TL)은 금속층, 예컨대 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 입력 감지부(TSP)와 입력 감지 라인들(TL)은 동일한 층구조를 갖거나, 다른 층구조를 가질 수 있다. 입력 감지층(TSL)에 대한 구체적인 내용은 후술한다.
도 5는 제1 홀(MH)이 배치된 영역에 대응되는 영역을 절단한 단면도이다. 도 5를 참조하면, 제1 홀(MH)은 표시 패널(DP) 및 입력 감지층(TSL)을 관통할 수 있다. 제1 홀(MH)은 표시 패널(DP)의 구성들 및 입력 감지층(TSL)의 구성들 모두가 제거된 영역으로 정의될 수 있다.
한편, 본 실시예에서, 제1 홀(MH)은 제3 방향(DR3)에서의 높이를 가진 원통 형상으로 도시되었으나, 이에 한정되지 않고, 제1 홀(MH)은 다각 기둥, 타원 기둥, 뿔 대 등 다양한 형상으로 제공될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
전자 모듈(미도시)은 표시 패널(DP) 아래에 배치되거나, 제1 홀(MH) 내에 배치될 수 있다. 전자 모듈은 제1 홀(MH) 내에 수용되는 크기를 갖거나, 적어도 제1 홀(MH)과 유사한 크기를 가진 모듈일 수 있다. 예를 들어, 전자 모듈(미도시)은 카메라일 수 있다.
도 6을 참조하면, 표시 패널(DP)은 복수 개의 화소들(PX)을 포함한다. 복수 개의 화소들(PX)이 배치된 영역이 표시 영역(DA)으로 정의된다. 본 실시예에서 비표시 영역(NDA)은 표시 영역(DA)의 테두리를 따라 정의될 수 있다.
표시 패널(DP)은 게이트 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 전압 라인(SL-VDD), 전원 전극(E-VSS), 및 패드부(PD)를 포함한다.
게이트 라인들(GL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 발광 라인들(EL) 각각은 게이트 라인들(GL) 중 대응하는 게이트 라인(GL)에 나란하게 배열될 수 있다. 제어신호 라인(SL-D)은 게이트 구동회로(GDC)에 제어신호들을 제공할 수 있다. 초기화 전압 라인(SL-Vint)은 복수 개의 화소들(PX)에 초기화 전압을 제공할 수 있다. 전압 라인(SL-VDD)은 복수 개의 화소들(PX)에 연결되며, 복수 개의 화소들(PX)에 제1 전압을 제공할 수 있다. 전압 라인(SL-VDD)은 제1 방향(DR1)으로 연장하는 복수 개의 라인들 및 제2 방향(DR2)으로 연장하는 복수 개의 라인들을 포함할 수 있다. 전원 전극(E-VSS)은 비표시 영역(NDA)에 배치되고, 표시 영역(DA)의 3개의 측면을 둘러싸며 배치될 수 있다. 전원 전극(E-VSS)은 복수 개의 화소들(PX)에 공통 전압(예컨대, 제2 전압)을 제공할 수 있다. 공통 전압은 제1 전압보다 낮은 레벨의 전압일 수 있다.
비표시 영역(NDA)의 일측에는 게이트 라인들(GL) 및 발광 라인들(EL)이 연결된 게이트 구동회로(GDC)가 배치될 수 있다.
패드부(PD)는 데이터 라인들(DL), 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 및 전압 라인(SL-VDD)의 말단에 연결될 수 있다.
도 4 내지 도 7을 참조하면, 회로층(DP-CL)은 복수 개의 절연층들, 복수 개의 도전층들 및 반도체층을 포함할 수 있다. 회로층(DP-CL)의 복수 개의 도전층들은 신호라인들 또는 화소의 제어회로를 구성할 수 있다. 회로층(DP-CL)은 표시 영역(DA)에 배치된 화소 회로층(DP-PCL) 및 비표시 영역(NDA)에 배치된 구동 회로층(DP-DCL)을 포함할 수 있다. 화소 회로층(DP-PCL)은 도 6에서 설명된 게이트 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 초기화 전압 라인(SL-Vint), 전압 라인(SL-VDD), 및 화소들(PX)이 포함하는 회로들을 포함할 수 있다.
구동 회로층(DP-DCL)은 전원 전극(E-VSS), 게이트 구동회로(GDC), 및 제어신호 라인(SL-D)을 포함할 수 있다. 제어신호 라인(SL-D)은 도 7에 도시된, 제1 클럭 신호 라인(CL1), 제2 클럭 신호 라인(CL2), 제3 클럭 신호 라인(CL3), 제4 클럭 신호 라인(CL4), 제1 전압 라인(VL1), 제2 전압 라인(VH1), 제3 전압 라인(VL2), 제4 전압 라인(VH2), 제1 개시신호 라인(EF1), 및 제2 개시신호 라인(EF2)을 포함할 수 있다. 상기 구성 중, 제1 클럭 신호 라인(CL1), 제2 클럭 신호 라인(CL2), 제3 클럭 신호 라인(CL3), 제4 클럭 신호 라인(CL4)은 통칭하여 클럭 신호라인들이라 지칭할 수 있다.
도 7에서는 복수 개의 게이트 구동회로(GDC)의 구동 스테이지들 중 i번째 게이트 라인(GLi) 및 i번째 발광 라인(ELi)에 연결된 구동 스테이지(GDSi)를 예시적으로 도시하였다.
구동 스테이지(GDSi)는 발광 제어 스테이지(EC-S) 및 게이트 구동 스테이지(GC-S)를 포함할 수 있다. 발광 제어 스테이지(EC-S)에는 제1 클럭 신호 라인(CL1), 제2 클럭 신호 라인(CL2), 제1 전압 라인(VL1), 제2 전압 라인(VH1), 제1 개시신호 라인(EF1)을 통해 발광 제어 신호들(CLK1, CLK2, VGL, VGH, EMFLM)이 제공될 수 있다. 게이트 구동 스테이지(GC-S)에는 제3 클럭 신호 라인(CL3), 제4 클럭 신호 라인(CL4), 제3 전압 라인(VL2), 제4 전압 라인(VH2), 제2 개시신호 라인(EF2)을 통해 게이트 제어 신호들(CLK3, CLK4, VGH1, VGL1, FLM)이 제공될 수 있다.
본 실시예에서는 하나의 구동 스테이지(GDSi)안에 발광 제어 스테이지(EC-S) 및 게이트 구동 스테이지(GC-S)가 포함되는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 예컨대, 발광 제어 스테이지(EC-S) 및 게이트 구동 스테이지(GC-S)는 서로 다른 구동 스테이지 안에 포함될 수 있다.
발광 제어 스테이지(EC-S)는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 전압 입력 단자(VPL1), 제2 전압 입력 단자(VPH1), 입력 단자(IN), 캐리단자(CR), 및 출력 단자(OUT1)를 포함할 수 있다.
제1 클럭 단자(CK1)는 제1 클럭 신호(CLK1)를 수신하고, 제2 클럭 단자(CK2)는 제2 클럭 신호(CLK2)를 수신한다. 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 위상이 다른 신호일 수 있다. 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)의 위상이 반전된 신호이거나 위상이 지연된 신호일 수 있다.
제1 전압 입력 단자(VPL1)는 제1 전압(VGL)을 수신하고, 제2 전압 입력 단자(VPH1)는 제2 전압(VGH)을 수신한다. 제1 전압(VGL)의 전압 레벨은 제2 전압(VGH)의 전압 레벨보다 낮을 수 있다.
입력 단자(IN)는 이전 발광 제어 스테이지(예를 들어, EC-S-1(미도시))의 캐리 신호를 수신할 수 있고, 캐리단자(CR)는 다음 발광 제어 스테이지(예를 들어, EC-S+1(미도시))로 캐리 신호를 출력할 수 있다. 출력 단자(OUT1)는 발광 제어 스테이지(EC-S)로부터 생성된 발광 제어 신호를 발광 라인(ELi)에 제공할 수 있다.
개시신호(EMFLM)는 발광 제어 스테이지 중 첫 번째 발광 제어 스테이지(예를 들어, EC-C1(미도시))의 입력 단자(IN)로 입력될 수 있다.
게이트 구동 스테이지(GC-S)는 제3 클럭 단자(CK3), 제4 클럭 단자(CK4), 제3 전압 입력 단자(VPL2), 제4 전압 입력 단자(VPH2), 입력 단자(IN), 캐리단자(CR), 및 출력 단자(OUT2)를 포함할 수 있다.
제3 클럭 단자(CK3)는 제3 클럭 신호(CLK3)를 수신하고, 제4 클럭 단자(CK4)는 제4 클럭 신호(CLK4)를 수신한다. 제3 클럭 신호(CLK3)와 제4 클럭 신호(CLK4)는 위상이 다른 신호일 수 있다. 제4 클럭 신호(CLK4)는 제3 클럭 신호(CLK3)의 위상이 반전된 신호이거나 위상이 지연된 신호일 수 있다.
제3 전압 입력 단자(VPL2)는 제3 전압(VL)을 수신하고, 제4 전압 입력 단자(VPH2)는 제4 전압(VGH1)을 수신한다. 제3 전압(VGL1)의 전압 레벨은 제4 전압(VGH1)의 전압 레벨보다 낮을 수 있다.
입력 단자(IN)는 이전 게이트 구동 스테이지(예를 들어, GC-S-1(미도시))의 캐리 신호를 수신할 수 있고, 캐리단자(CR)는 다음 게이트 구동 스테이지(예를 들어, GC-S+1(미도시))로 캐리 신호를 출력할 수 있다. 출력 단자(OUT2)는 게이트 구동 스테이지(GC-S)로부터 생성된 게이트 신호 게이트 라인(GLi)에 제공할 수 있다.
개시신호(FLM)는 게이트 구동 스테이지 중 첫 번째 게이트 구동 스테이지(예를 들어, GC-C1(미도시))의 입력 단자(IN)로 입력될 수 있다.
본 발명의 일 실시예에서 발광 제어 스테이지(EC-S)의 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 전압 입력 단자(VPL1), 제2 전압 입력 단자(VPH1), 입력 단자(IN), 캐리단자(CR), 및 출력 단자(OUT1) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 예컨대, 캐리단자(CR)는 생략될 수 있다.
본 발명의 일 실시예에서 게이트 구동 스테이지(GC-S)의 제3 클럭 단자(CK3), 제4 클럭 단자(CK4), 제3 전압 입력 단자(VPL2), 제4 전압 입력 단자(VPH2), 입력 단자(IN), 캐리단자(CR), 및 출력 단자(OUT2) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 예컨대, 캐리단자(CR)는 생략될 수 있다.
또한, 도 7에서는 발광 제어 스테이지(EC-S)의 입력 단자(IN) 및 게이트 구동 스테이지(GC-S)의 입력 단자(IN)가 이전 스테이지의 캐리단자들 각각과 연결된 것을 예시적으로 설명하였으나, 이에 제한되는 것은 아니다. 구동 스테이지 간의 연결은 다양하게 변경될 수 있다.
도 8는 본 발명의 일 실시예에 따른 입력 감지층(TSL)의 평면도이다.
도 8에 도시된 것과 같이, 입력 감지층(TSL)은 입력 감지부(TSP) 및 복수 개의 입력 감지 라인들(TL)을 포함할 수 있다. 입력 감지층(TSL)은 뮤추얼 캡 방식 또는 셀프 캡 방식으로 외부 입력을 감지할 수 있다. 입력 감지부(TSP)는 제1 터치 전극들(TE1-1 내지 TE1-5) 및 제2 터치 전극들(TE2-1 내지 TE2-4)을 포함할 수 있다. 입력 감지 라인들(TL, 도 4)은 제1 터치 전극들(TE1-1 내지 TE1-5)에 전기적으로 연결된 제1 입력 감지 라인들(TL1-1 내지 TL1-5), 및 제2 터치 전극들(TE2-1 내지 TE2-4)에 전기적으로 연결된 제2 입력 감지 라인들(TL2-1 내지 TL2-4)을 포함할 수 있다. 제1 입력 감지 라인들(TL1-1 내지 TL1-5)과 제2 입력 감지 라인들(TL2-1 내지 TL2-4)은 감지 신호패드들(TS-PD)과 전기적으로 연결될 수 있다.
제1 터치 전극들(TE1-1 내지 TE1-5)과 제2 터치 전극들(TE2-1 내지 TE2-4)은 서로 교차한다. 제1 터치 전극들(TE1-1 내지 TE1-5)은 제2 방향(DR2)으로 나열되며, 각각이 제1 방향(DR1)으로 연장된 형상이다. 제2 터치 전극들(TE2-1 내지 TE2-4)은 제1 방향(DR1)으로 나열되며, 각각이 제2 방향(DR2)으로 연장된 형상이다.
제1 터치 전극들(TE1-1 내지 TE1-5) 각각은 제1 센서부들(SP1) 및 제1 연결부들(CP1)을 포함한다. 제2 터치 전극들(TE2-1 내지 TE2-4) 각각은 제2 센서부들(SP2) 및 제2 연결부들(CP2)을 포함한다. 다섯 개의 제1 센서부들(SP1) 중 양단에 배치된 두 개의 제1 센서부들은 중앙에 배치된 제1 센서부 대비 작은 크기, 예컨대 1/2 크기를 가질 수 있다. 여섯 개의 제2 센서부들(SP2) 중 양단에 배치된 두 개의 제2 센서부들은 중앙에 배치된 제2 센서부 대비 작은 크기, 예컨대 1/2 크기를 가질 수 있다.
도 8에는 일 실시예에 따른 제1 터치 전극들(TE1-1 내지 TE1-5)과 제2 터치 전극들(TE2-1 내지 TE2-4)을 도시하였으나, 그 형상은 도시된 형상에 제한되는 것은 아니다. 예를 들어, 본 발명의 일 실시예에서 제1 터치 전극들(TE1-1 내지 TE1-5)과 제2 터치 전극들(TE2-1 내지 TE2-4)은 센서부와 연결부의 구분이 없는 형상을 가질 수 있다.
제1 센서부들(SP1)은 제1 방향(DR1)을 따라 나열되고, 제2 센서부들(SP2)은 제2 방향(DR2)을 따라 나열된다. 제1 연결부들(CP1) 각각은 인접한 제1 센서부들(SP1)을 연결하고, 제2 연결부들(CP2) 각각은 인접한 제2 센서부들(SP2)을 연결한다.
제1 입력 감지 라인들(TL1-1 내지 TL1-5)은 제1 터치 전극들(TE1-1 내지 TE1-5)의 일단에 각각 연결된다. 제2 입력 감지 라인들(TL2-1 내지 TL2-4)은 제2 터치 전극들(TE2-1 내지 TE2-4)의 양단에 연결된다. 본 발명의 일 실시예에서 제1 입력 감지 라인들(TL1-1 내지 TL1-5) 역시 제1 터치 전극들(TE1-1 내지 TE1-5)의 양단에 연결될 수 있다. 본 발명의 일 실시예에서 제2 입력 감지 라인들(TL2-1 내지 TL2-4)은 제2 터치 전극들(TE2-1 내지 TE2-4)의 일단에만 각각 연결될 수 있다.
도 9는 도 4의 AA 영역을 확대하여 도시한 확대 단면도이다.
도 9를 참조하면, 베이스층(SUB) 상에 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 베이스층(SUB)과 도전성 패턴들 또는 반도체 패턴들의 결합력을 향상시킨다. 버퍼층(BFL)은 무기층을 포함할 수 있다. 별도로 도시되지 않았으나, 이물질이 유입되는 것을 방지하는 배리어층이 베이스층(SUB)의 상면에 더 배치될 수도 있다. 버퍼층(BFL)과 배리어층은 선택적으로 배치되거나 생략될 수 있다.
화소 회로층(DP-PCL, 도 4)은 복수 개의 트랜지스터들을 포함할 수 있다. 도 9에서는 복수 개의 트랜지스터들 중 하나의 트랜지스터(TR)에 대해 도시하였다. 트랜지스터(TR)는 반도체 패턴(OP), 제어 전극(GE), 입력 전극(IE), 및 출력 전극(OE)을 포함할 수 있다. 버퍼층(BFL) 상에는 반도체 패턴(OP)이 배치될 수 있다. 반도체 패턴(OP)은 아몰포스 실리콘, 폴리 실리콘, 및 금속 산화물을 중 적어도 하나를 포함할 수 있다.
반도체 패턴(OP) 상에는 제1 절연층(10)이 배치될 수 있다. 도 9 에서는 제1 절연층(10)이 반도체 패턴(OP)을 커버하는 층 형태로 제공되는 것을 예시적으로 도시하였으나, 실시예가 이에 한정되는 것은 아니다.
제1 절연층(10)은 복수 개의 무기 박막들을 포함할 수 있다. 복수 개의 무기 박막들은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에는 트랜지스터(TR)의 제어 전극(GE)이 배치될 수 있다. 제어 전극(GE)은 게이트 라인들(GL, 도 6)과 동일한 포토리소그래피 공정에 따라 제조될 수 있다.
제1 절연층(10) 상에는 제어 전극(GE)을 커버하는 제2 절연층(20)이 배치될 수 있다. 제2 절연층(20)은 평탄한 상면을 제공할 수 있다. 제2 절연층(20)은 유기 물질 및/또는 무기 물질을 포함할 수 있다.
제2 절연층(20) 상에 트랜지스터(TR)의 입력 전극(IE) 및 출력 전극(OE) 이 배치될 수 있다. 입력 전극(IE)과 출력전극(OE)은 제1 절연층(10) 및 제2 절연층(20)을 관통하는 제1 관통홀(CH1)과 제2 관통홀(CH2)을 통해 반도체 패턴(OP)에 각각 연결된다.
한편, 본 발명의 다른 실시예에서 트랜지스터(TR)는 바텀 게이트 구조로 변형되어 실시될 수 있다.
제2 절연층(20) 상에는 전원 전극(E-VSS), 및 도 7에서 설명한 복수의 신호 라인들이 배치될 수 있다. 구체적으로 제2 절연층(20) 상에는 전원 전극(E-VSS), 및 제1 클럭 신호 라인(CL1), 제2 클럭 신호 라인(CL2), 제3 클럭 신호 라인(CL3), 제4 클럭 신호 라인(CL4), 제1 전압 라인(VL1), 제2 전압 라인(VH1), 제3 전압 라인(VL2), 제4 전압 라인(VH2), 제1 개시신호 라인(EF1), 및 제2 개시신호 라인(EF2)이 배치될 수 있다.
제2 절연층(20) 상에 입력 전극(IE), 출력 전극(OE), 및 복수의 신호 라인들(CL1, CL2, CL3, CL4, VL1, VH1, VL2, VH2, EF1, EF2)을 커버하는 제3 절연층(30)이 배치될 수 있다. 제3 절연층(30)은 전원 전극(E-VSS)의 일부를 커버할 수 있다. 제3 절연층(30)은 유기층 및/또는 무기층을 포함한다. 특히, 제3 절연층(30)은 평탄면을 제공하기 위해서 유기물질을 포함할 수 있다.
제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30) 중 어느 하나는 화소의 회로 구조에 따라 생략될 수 있다. 제2 절연층(20), 및 제3 절연층(30) 각각은 층간 절연층(interlayer)으로 정의될 수 있다. 층간 절연층은 층간 절연층을 기준으로 하부에 배치된 도전패턴과 상부에 배치된 도전패턴의 사이에 배치되어 도전패턴들을 절연시킨다.
제3 절연층(30) 상에는 화소 정의막(PDL) 및 발광 소자(ED)가 배치될 수 있다. 표시 영역(DA)에는 발광 소자(ED)가 배치될 수 있다. 발광 소자(ED)는 순차로 적층된 화소 전극(PE), 발광층(EML), 및 공통 전극(CE)을 포함할 수 있다.
제3 절연층(30) 상에 화소 전극(PE)이 배치될 수 있다. 화소 전극(PE)은 화소 회로층(DP-PCL)과 전기적으로 연결될 수 있다. 예를 들어, 화소 전극(PE)은 제3 절연층(30)을 관통하는 제3 관통홀(CH3)을 통해 출력 전극(OE)에 연결될 수 있다.
화소 정의막(PDL)은 제3 절연층(30) 상에 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(PE)의 적어도 일부를 커버하며, 화소 전극(PE)의 다른 일부를 노출 시킬 수 있다. 발광층(EML)은 화소 전극(PE) 상에 배치될 수 있다. 발광층(EML)은 유기 발광 물질을 포함할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 발광층(EML)은 발광 재료로 무기 물질을 포함할 수 있다. 예를 들어, 양자점(Quantum dot)을 발광 재료로 포함할 수 있다.
공통 전극(CE)을 발광층(EML) 상에 배치될 수 있다. 공통 전극(CE)은 전원 전극(E-VSS)에 전기적으로 연결될 수 있다. 공통 전극(CE)은 전원 전극(E-VSS)으로부터 전원 전압을 수신할 수 있다. 공통 전극(CE)은 표시 영역(DA)으로부터 비표시 영역(NDA)을 향해 연장될 수 있다. 공통 전극(CE)은 입력 감지 라인들(TL)과 복수 개의 클럭 신호 라인들(CL1, CL2, CL3, CL4, 이하 CL) 사이에 배치될 수 있다. 공통 전극(CE) 중 비표시 영역(NDA)을 향해 연장된 부분은 화소 정의막(PDL) 상에 배치될 수 있다.
도시 된 바는 없으나, 화소 전극(PE) 및 발광층(EML) 사이에는 정공 주입층(미도시), 정공 수송층(미도시), 전자 저지층(미도시) 중 적어도 하나가 배치될 수 있다. 발광층(EML) 및 공통 전극(CE) 사이에는 전자 주입층(미도시), 전자 수송층(미도시), 정공 저지층(미도시) 중 적어도 하나가 배치될 수 있다. 발광 소자(ED)의 화소 전극(PE) 및 공통 전극(CE)에서 각각 주입된 정공 및 전자가 만나 여기자(exiton)를 형성하고, 여기자가 바닥 상태로 떨어질 때 광이 방출될 수 있다.
발광 소자(ED) 상에는 박막 봉지층(TFE)이 배치될 수 있다. 박막 봉지층(TFE)은 발광 소자(ED) 상에 직접 배치되는 것일 수 있다. 도 9에는 박막 봉지층(TFE)이 공통 전극(CE) 상에 직접 배치되는 것으로 도시 되었다. 그러나, 실시예가 이에 한정 되는 것은 아니다. 예를 들어, 발광 소자(ED)는 공통 전극(CE) 상에 배치된 캐핑층(미도시)을 더 포함할 수 있다. 캐핑층(미도시)은 발광층(EML)에서 방출되는 빛의 굴절률을 조절하거나, 광의 공진 거리를 조절하는 광학 기능층일 수 있다. 이 경우 박막 봉지층(TFE)은 캐핑층(미도시) 상에 직접 배치되는 것일 수 있다.
박막 봉지층(TFE)은 제1 무기 박막(IOL1), 제1 유기 박막(OL1), 및 제2 무기 박막(IOL2)을 포함하는 다층 구조일 수 있다. 제1 무기 박막(IOL1), 제1 유기 박막(OL1), 및 제2 무기 박막(IOL2)은 각각 독립적으로 단일층 또는 다층 구조일 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며, 박막 봉지층(TFE)은 유기 박막 및 무기 박막을 더 포함할 수 있다.
입력 감지층(TSL)은 박막 봉지층(TFE) 상에 배치될 수 있다. 입력 감지층(TSL)은 박막 봉지층(TFE) 상에 직접 배치될 수 있다. 입력 감지층(TSL)은 입력 감지 라인들(TL)들 아래에 배치된 제1 입력 절연층(TS-TL1), 및 입력 감지 라인들(TL)을 커버하는 제2 입력 절연층(TS-TL2)을 포함할 수 있다. 도시된 바는 없으나, 제1 입력 절연층(TS-TL1) 하부에는 제1 터치 전극들(TE1-1 내지 TE1-5, 도 8 참조) 및 제2 터치 전극들(TE2-1 내지 TE2-4, 도 8 참조) 각각의 일부 구성들이 배치될 수 있다. 예를 들어, 제1 입력 절연층(TS-TL1) 아래에는 제1 연결부들(CP1, 도 8 참조)이 배치될 수 있고, 제1 입력 절연층(TS-IL1)과 제2 입력 절연층(TS-TL2) 사이에는 제2 연결부들(CP2, 도 8 참조), 제1 센서부들(SP1), 및 제2 센서부들(SP2)이 배치될 수 있다.
비표시 영역(NDA)에는 제1 댐부(DM1) 및 제2 댐부(DM2)가 배치될 수 있다. 제1 댐부(DM1) 및 제2 댐부(DM2)는 평면 상에서 표시 영역(DA)을 둘러싸며 배치될 수 있다. 박막 봉지층(TFE)의 유기 박막(OL1)을 형성하기 위해 유기 모노머를 인쇄할 때, 유기 모노머가 흘러넘칠 수 있다. 이 때, 제1 댐부(DM1) 및 제2 댐부(DM2)가 유기 모노머가 흘러 넘치는 것을 방지할 수 있다.
제1 댐부(DM1)는 전원 전극(E-VSS) 상에 배치될 수 있다. 제1 댐부(DM1)는 단일층으로 형성될 수 있고, 제1 댐부(DM1)는 화소 정의막(PDL)과 동시에 형성될 수 있다.
제2 댐부(DM2)는 제1 댐부(DM1)의 외곽에 배치될 수 있다. 예를 들어, 제1 댐부(DM1)와 표시 영역(DA) 사이의 거리보다 제2 댐부(DM2)와 표시 영역(DA) 사이의 거리가 클 수 있다.
제2 댐부(DM2)는 전원 전극(E-VSS)의 일부를 커버할 수 있다. 제2 댐부(DM2)는 복수 개의 층으로 형성될 수 있고, 제2 댐부(DM2)는 제1 층(DM2-1) 및 제2 층(DM2-2)을 포함할 수 있다. 제1 층(DM2-1)은 제3 절연층(30)과 동시에 형성될 수 있고, 제2 층(DM2-2)은 화소 정의막(PDL)과 동시에 형성될 수 있다.
공통 전극(CE) 및 전원 전극(E-VSS)은 제1 전극(CNE)에 의해 서로 전기적으로 연결되는 것일 수 있다. 즉, 제1 전극(CNE)은 공통 전극(CE) 및 전원 전극(E-VSS)을 전기적으로 연결하는 연결 전극의 역할을 하는 것일 수 있다. 제1 전극(CNE)은 비표시 영역(NDA)과 중첩하게 배치될 수 있다. 제1 전극(CNE)은 전원 전극(E-VSS) 및 제1 댐부(DM1) 사이에 배치될 수 있다. 제1 전극(CNE)은 전원 전극(E-VSS) 상에 직접 배치될 수 있다. 제1 전극(CNE)은 제3 절연층(30) 및 화소 정의막(PDL)의 사이에서 표시 영역(DA)을 향해 연장되도록 배치될 수 있다. 제1 전극(CNE)은 화소 전극(PE)과 동일한 층 상에 배치되는 것일 수 있다. 예를 들어, 제1 전극(CNE) 및 화소 전극(PE)은 제3 절연층(30) 상에 배치될 수 있다. 제1 전극(CNE) 및 화소 전극(PE)은 동일한 공정에서 증착되는 것일 수 있으며, 동일한 재료로 형성된 것일 수 있다.
제1 전극(CNE)에는 적어도 하나의 제2 홀들(CNE-H)이 정의될 수 있다. 예를 들어, 제1 전극(CNE)에는 화소 정의막(PDL)과 중첩하는 부분에 적어도 하나의 제2 홀(CNE-H)이 정의될 수 있다. 제2 홀(CNE-H)은 복수 개로 제공될 수 있다. 제2 홀(CNE-H)은 절연 물질로 충진될 수 있다. 실시예가 이에 한정되는 것은 아니나, 제2 홀(CNE-H)은 도전성 물질로 충진되지 않을 수 있다. 예를 들어, 제2 홀(CNE-H)은 화소 정의막(PDL)으로 충진될 수 있다.
일 실시예에서, 공정 중에 발생하는 가스는 제2 홀(CNE-H)들을 통해 외부로 배출 될 수 있다. 예를 들어, 공정 중에 제1 내지 제3 절연층(10, 20, 30)에서 수소가 발생할 수 있다. 수소가 배출 되지 않는 경우, 수소는 게이트 구동 회로(GDC)의 반도체층에 흡수될 수 있다. 수소는 캐리어 역할을 하므로 게이트 구동 회로(GDC)의 불량을 발생시킬 수 있다. 그러나, 일 실시예에서 수소는 아웃 개싱(out gassing) 역할을 하는 제2 홀(CNE-H)을 통해 외부로 배출될 수 있다.
제1 전극(CNE)에는 공통 전압이 제공될 수 있다. 따라서, 제1 전극(CNE)에 의해 클럭 신호 라인들(CL)과 입력 감지 라인들(TL) 사이에 발생하는 노이즈를 차단시킬 수 있다. 하지만, 제2 홀들(CNE-H) 중 일부는 클럭 신호 라인들(CL) 중 적어도 일부와 평면상에서 중첩할 수 있다. 따라서, 클럭 신호 라인들(CL)에 인가되는 클럭 신호가 차폐되지 않아 입력 감지 라인들(TL)에 인가되는 신호에 노이즈가 발생할 수 있다. 특히, 폴더플 표시 장치와 같은 중형 표시 장치의 경우, 휴대 전화와 같은 소형 표시 장치에 비하여 입력 감지 라인(TL)의 폭이 커지게 되므로 클럭 신호에 의한 영향을 크게 받게 된다.
본 발명의 실시예에 따르면, 공통 전극(CE)은 평면상에서 입력 감지 라인들(TL)과 클럭 신호 라인들(CL)이 중첩하는 영역을 커버할 수 있다. 공통 전극(CE)은 클럭 신호 라인들(CL)에 인가되는 클럭 신호에 의해 입력 감지 라인들(TL)에 인가되는 신호에 노이즈가 발생하는 것을 막을 수 있고, 그 결과 노이즈에 의한 입력 감도의 변화를 막을 수 있다.
한편, 공통 전극(CE)은 마스크를 이용하여 증착 될 수 있다. 증착 시 마스크와 표시 패널(DP) 사이가 이격 되어 있으므로, 섀도우 현상이 발생하여 공통 전극(CE)의 외곽부, 즉 공통 전극(CE) 중 표시 영역(DA)으로부터 멀리 이격된 부분이 얇게 증착 될 수 있다. 얇게 증착된 공통 전극(CE)에 의해 클럭 신호 라인들(CL)로 제공되는 신호가 충분히 차폐되지 못할 수 있다. 이 경우, 클럭 신호 라인들(CL)에 인가되는 클럭 신호에 의해 입력 감지 라인들(TL)에 노이즈가 발생할 수 있고 입력 감도가 불균일하게 될 수 있다.
본 발명의 일 실시예에 따른 표시 패널(DP)은 제2 전극(SE)을 포함한다. 제2 전극(SE)은 공통 전극(CE) 하부에 배치될 수 있다. 제2 전극(SE)은 공통 전극(CE)과 직접 접촉하는 것일 수 있다. 제2 전극(SE)은 클럭 신호 라인들(CL) 중 적어도 일부와 평면상에서 중첩할 수 있다.
제2 전극(SE)은 클럭 신호의 차폐에 취약한 부분에 배치될 수 있다. 예를 들어, 제2 전극(SE)은 클럭 신호 라인들(CL) 중 제2 홀들(CNE-H)과 평면상에서 중첩하는 클럭 신호 라인(CL)과 평면상에서 중첩할 수 있다. 또한, 클럭 신호 라인들(CL) 중 표시 영역(DA)으로부터 가장 멀리 이격된 클럭 신호 라인(CL1) 상에 배치된 공통 전극(CE)의 두께는 다른 클럭 신호 라인들(CL2, CL3, CL4) 상에 배치된 공통 전극(CE)의 두께보다 얇을 수 있다. 이 때, 제2 전극(SE)은 표시 영역(DA)으로부터 가장 멀리 이격된 클럭 신호 라인(CL1)과 평면 상에서 중첩할 수 있다.
제2 전극(SE)이 클럭 신호 라인들(CL)과 중첩하게 배치되기 때문에, 클럭 신호 라인들(CL)에 인가되는 클럭 신호는 제2 전극(SE)에 의해 차단될 수 있으므로, 입력 감지 라인들(TL)에 노이즈가 발생하는 현상이 방지될 수 있다. 즉, 제2 전극(SE)은 클럭 신호 라인들(CL)에 인가되는 클럭 신호를 차단하는 차폐 전극의 역할을 할 수 있다.
제2 전극(SE)은 도전성을 가질 수 있다. 예를 들어, 제2 전극(SE)은 금속, 투명 전도성 화합물, 및 전도성 고분자 중 적어도 어느 하나를 포함 할 수 있다. 보다 바람직하게는 제2 전극(SE)은 인듐-아연 산화물(IZO, Indium-Zinc Oxide)일 수 있다. 제2 전극(SE)이 도전성을 갖기 때문에 클럭 신호를 효과적으로 차단하여 입력 감지 라인들(TL)에 노이즈가 발생하는 것을 효과적으로 방지할 수 있다. 따라서, 입력 감지층(TSL)의 입력 감도를 균일하게 할 수 있다.
제2 전극(SE)은 화소 정의막(PDL) 상에 배치될 수 있다. 예를 들어, 제2 전극(SE)은 화소 정의막(PDL)을 사이에 두고 제1 전극(CNE)과 이격되어 배치된 것일 수 있다. 제2 전극(SE)이 화소 정의막(PDL) 상에 배치되기 때문에, 제2 홀(CNE-H)에 의해서 배출되는 가스가 제2 전극(SE)에 의해 차단되지 않고 외부로 원활하게 배출될 수 있다.
전술한 바와 같이 입력 감지층(TSL)은 박막 봉지층(TFE) 상에 직접 배치될 수 있다. 이 경우, 입력 감지 라인들(TL)과 클럭 신호 라인들(CL)의 거리가 가깝게 배치된다. 따라서, 입력 감지층(TSL)이 클럭 신호에 의한 영향을 더욱 크게 받게 되고, 입력 감지층(TSL)에 노이즈가 더 빈번하게 발생할 수 있다. 그러나, 일 실시예에서 표시 패널(DP)은 제2 전극(SE)을 포함하므로, 노이즈를 차단하고 균일한 입력 감도를 달성할 수 있다.
도 10a는 본 발명의 일 실시예에 따른 제1 전극(CNE) 및 제2 전극(SE)을 간략히 도시한 평면도이다. 도 10b는 도 10a의 I-I'영역을 따라 절단한 단면도이다. 도 11a는 본 발명의 일 실시예에 따른 제1 전극(CNE) 및 제2 전극(SE)을 간략히 도시한 평면도이다. 도 11b는 도 11a의 II-II'영역을 따라 절단한 단면도이다.
도 10a에는 제1 전극(CNE) 및 제1 전극(CNE) 상에 배치된 제2 전극(SE)이 간단히 도시되었다. 도 10a 및 도 10b에 도시된 바와 같이, 제2 전극(SE)은 복수 개로 제공될 수 있다. 복수 개의 제2 전극들(SE)은 복수 개의 제2 홀들(CNE-H) 각각과 일대일 대응될 수 있다. 즉, 복수 개의 제2 전극들(SE) 각각은 복수 개의 제2 홀들(CNE-H) 각각을 커버하는 것일 수 있다. 따라서, 제2 홀들(CNE-H)에 의해 차폐되지 않은 신호는 제2 전극(SE)에 의해 차단될 수 있다.
도 11a에는 제1 전극(CNE) 및 제1 전극(CNE) 상에 배치된 제2 전극(SE)이 간단히 도시되었다. 도 11a 및 도 11b에 도시된 바와 같이, 제2 전극(SE)은 일체(one body)로 제공될 수 있다. 제2 전극(SE)은 일체로 제공되어 복수 개의 제2 홀들(CNE-H)을 커버할 수 있다.
일 실시예에 따른 표시 장치(DD, 도 1)는 복수 개의 클럭 신호 라인들(SL) 중 적어도 일부와 평면상에서 중첩하는 제2 전극(SE)을 포함한다. 제2 전극(SE)은 클럭 신호 라인들(SL)에 인가되는 클럭 신호에 의해 입력 감지 라인들(TL)에 노이즈가 발생하는 것을 막을 수 있고, 그 결과 노이즈에 의한 터치 감도 변화를 막을 수 있다. 따라서, 표시 장치(DD)는 균일한 입력 감도를 달성할 수 있다.
실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시 장치 DP: 표시 패널
TSL: 입력 감지층 CL: 클럭 신호 라인
SE: 제2 전극 CNE: 제1 전극
CNE-H: 제2 홀 CE: 공통 전극

Claims (20)

  1. 영상을 표시하는 표시 패널; 및
    상기 표시 패널 상에 배치되고 입력 감지부 및 상기 입력 감지부와 전기적으로 연결된 복수 개의 입력 감지 라인들을 포함하는 입력 감지층을 포함하고,
    상기 표시 패널은
    표시 영역과 비표시 영역을 포함하는 베이스층;
    상기 베이스층의 상기 표시 영역 상에 배치된 화소 회로층 및 상기 베이스층의 상기 비표시 영역 상에 배치되며 전원 전극 및 복수 개의 클럭 신호 라인들을 포함하고, 상기 화소 회로층을 구동하는 구동 신호를 제공하는 구동 회로층을 포함하는 회로층;
    상기 화소 회로층 상에 배치되며 상기 화소 회로층과 전기적으로 연결된 화소 전극, 상기 화소 전극 상에 배치된 발광층, 상기 발광층 상에 배치되며 상기 표시 영역으로부터 상기 비표시 영역을 향해 연장된 공통 전극을 포함하는 발광 소자층;
    상기 복수 개의 클럭 신호 라인들과 상기 복수 개의 입력 감지 라인들 사이에 배치되며, 복수 개의 제2 홀들이 정의된 제1 전극; 및
    상기 공통 전극 하부에 배치되며 상기 복수 개의 클럭 신호 라인들 중 적어도 일부와 평면 상에서 중첩하는 제2 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 전극은 상기 복수 개의 클럭 신호 라인들 중 상기 표시 영역으로부터 가장 멀리 이격된 클럭 신호 라인과 상기 평면 상에서 중첩하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 전극은 복수 개로 제공되고,
    상기 복수 개의 제2 전극들은 상기 복수 개의 제2 홀들을 일대일 대응하여 커버하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 전극은 상기 전원 전극과 상기 공통 전극을 전기적으로 연결하는 표시 장치.
  5. 제1 항에 있어서,
    상기 표시 패널은
    상기 화소 전극 상에 배치되어 상기 화소 전극의 적어도 일부를 노출하는 화소 정의막을 더 포함하고, 상기 제2 전극은 상기 화소 정의막 상에 배치된 표시 장치.
  6. 제1 항에 있어서,
    상기 제2 전극은 상기 화소 정의막을 사이에 두고 상기 제1 전극과 이격된 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 전극은 상기 화소 전극과 동일한 층 상에 배치된 표시 장치.
  8. 제1 항에 있어서,
    상기 제2 전극은 도전성을 갖는 표시 장치.
  9. 제1 항에 있어서,
    상기 제2 전극은 IZO(Indium-Zinc Oxide)를 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 표시 패널은 상기 발광 소자층 상에 배치된 박막 봉지층을 더 포함하고, 상기 입력 감지층은 상기 박막 봉지층 상에 직접 배치된 표시 장치.
  11. 제1 항에 있어서,
    상기 표시 패널 및 상기 입력 감지층을 관통하는 제1 홀이 정의되고, 상기 제1 홀은 상기 평면 상에서 상기 표시 영역에 의해 둘러싸인 표시 장치.
  12. 제1 항에 있어서,
    상기 복수 개의 제2 홀들은 절연 물질로 충진된 표시 장치.
  13. 표시 영역과 비표시 영역이 정의된 베이스층;
    상기 베이스층 상에 배치되며 전원 전극과 복수 개의 클럭 신호 라인들을 포함하는 구동 회로층, 및 화소 회로층을 포함하는 회로층; 상기 회로층 상에 배치되며 순차로 적층된 화소 전극, 발광층, 및 공통 전극을 포함하는 발광 소자층;
    상기 화소 전극 상에 배치되어, 상기 화소 전극의 적어도 일부를 노출하는 화소 정의막; 및
    상기 화소 정의막 상에 배치되며 상기 복수 개의 클럭 신호 라인들 중 적어도 일부와 평면 상에서 중첩하는 제2 전극을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 전원 전극과 상기 공통 전극을 전기적으로 연결하며, 상기 복수 개의 클럭 신호 라인들 중 적어도 일부와 평면상에서 중첩하는 제1 전극을 포함하고,
    상기 제1 전극에는 복수 개의 제2 홀들이 정의되고,
    상기 제2 전극은 상기 복수 개의 제2 홀들과 상기 평면상에서 중첩하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 전극은 복수 개로 제공되며, 상기 제2 전극들은 상기 복수 개의 제2 홀들 각각과 일대일 대응하는 표시 장치.
  16. 제13 항에 있어서,
    상기 공통 전극 상에 배치된 박막 봉지층을 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 박막 봉지층 상에 직접 배치되며, 입력 감지부 및 상기 입력 감지부와 전기적으로 연결된 복수 개의 입력 감지 라인들을 포함하는 입력 감지층을 더 포함하고,
    상기 제2 전극은 상기 입력 감지 라인들과 상기 복수 개의 클럭 신호 라인들 사이에 배치된 표시 장치.
  18. 제13 항에 있어서,
    상기 제2 전극은 IZO를 포함하는 표시 장치.
  19. 제13 항에 있어서,
    상기 베이스층의 상기 표시 영역을 관통하는 적어도 하나의 제1 홀이 정의된 표시 장치.
  20. 제13 항에 있어서,
    상기 제2 전극은 상기 복수 개의 클럭 신호 라인들 중 상기 표시 영역으로부터 가장 멀리 이격된 클럭 신호 라인과 중첩하는 표시 장치.
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