KR20230091563A - 터치 센서가 구비된 투명 표시 장치 - Google Patents

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Abstract

본 발명은 터치 센서 및 터치 라인에 의한 광 투과율 손실을 최소화시키고 하나의 터치 블록 내에서 불량 터치 센서가 포함된 라인 영역을 검출할 수 있다. 본 발명의 일 실시예에 따른 투명 표시 장치는 복수의 투과 영역들 및 인접한 투과 영역들 사이에 배치된 비투과 영역이 구비된 기판, 판 상에서 복수의 투과 영역들 각각에 구비되고 터치 센서 전극을 포함하는 복수의 터치 센서들, 기판 상에서 비투과 영역에 구비되고 애노드 전극, 발광층 및 캐소드 전극을 포함하는 복수의 화소들, 비투과 영역에서 제1 방향으로 연장되고 터치 센서 전극에 연결된 터치 라인, 캐소드 전극에 연결되어 캐소드 전원을 공급하는 공통 전원 라인을 포함한다. 비투과 영역은 공통 전원 라인을 통해 캐소드 전원이 인가되는 캐소드 전원 영역을 포함하고, 캐소드 전원 영역은 제2 방향으로 인접한 터치 센서들 사이에 배치된 제1 캐소드 전원 영역 및 제1 방향으로 인접한 터치 센서들 사이에 배치된 제2 캐소드 전원 영역을 포함한다. 제2 캐소드 전원 영역은 제1 캐소드 전원 영역 보다 저항이 클 수 있다.

Description

터치 센서가 구비된 투명 표시 장치{TRANSPARENT DISPLAY DEVICE WITH TOUCH SENSOR}
본 발명은 터치 센서가 구비된 투명 표시 장치에 관한 것이다.
최근에는 사용자가 표시 장치를 투과해 반대편에 위치한 사물 또는 이미지를 볼 수 있는 투명 표시 장치에 대한 연구가 활발히 진행되고 있다. 투명 표시 장치는 화상이 표시되는 표시 영역이 외부 광을 투과시킬 수 있는 투과 영역과 비투과 영역을 포함하며, 투과 영역을 통해서 표시 영역에서 높은 광 투과율을 가질 수 있다.
투명 표시 장치는 터치 기능을 구현하기 위하여 복수의 터치 센서들 및 복수의 터치 라인들이 구비될 수 있다. 그러나, 투명 표시 장치는 복수의 터치 센서들 및 복수의 터치 라인들을 형성하는 것이 용이하지 않거나 공정이 복잡하며, 복수의 터치 센서들 및 복수의 터치 라인들로 인하여 광 투과율일 감소될 수 있다는 문제가 있다.
본 발명은 터치 센서 및 터치 라인에 의한 광 투과율 손실을 최소화시킬 수 있는 투명 표시 장치를 제공하는 것을 기술적 과제로 한다.
또한, 본 발명은 블록 내에 구비된 복수 터치 센서들 중 불량 터치 센서를 검출할 수 있는 투명 표시 장치를 제공하는 것을 다른 기술적 과제로 한다.
본 발명의 일 실시예에 따른 투명 표시 장치는 복수의 투과 영역들 및 인접한 투과 영역들 사이에 배치된 비투과 영역이 구비된 기판, 판 상에서 복수의 투과 영역들 각각에 구비되고 터치 센서 전극을 포함하는 복수의 터치 센서들, 기판 상에서 비투과 영역에 구비되고 애노드 전극, 발광층 및 캐소드 전극을 포함하는 복수의 화소들, 비투과 영역에서 제1 방향으로 연장되고 터치 센서 전극에 연결된 터치 라인, 캐소드 전극에 연결되어 캐소드 전원을 공급하는 공통 전원 라인을 포함한다. 비투과 영역은 공통 전원 라인을 통해 캐소드 전원이 인가되는 캐소드 전원 영역을 포함하고, 캐소드 전원 영역은 제2 방향으로 인접한 터치 센서들 사이에 배치된 제1 캐소드 전원 영역 및 제1 방향으로 인접한 터치 센서들 사이에 배치된 제2 캐소드 전원 영역을 포함한다. 제2 캐소드 전원 영역은 제1 캐소드 전원 영역 보다 저항이 클 수 있다.
본 발명은 제1 언더컷 구조를 이용하여 터치 센서의 터치 센서 전극과 발광 소자의 캐소드 전극을 동시에 형성함으로써, 터치 공정이 단순하고, 터치 센서 전극을 위한 별도의 마스크를 추가될 필요가 없다.
또한, 본 발명은 캐소드 전원 영역의 고저항 영역을 이용하여 하나의 터치 블록 내에서 불량 터치 센서가 포함된 터치 라인 영역을 쉽게 검출할 수 있다.
또한, 본 발명은 기존의 공통 전원 라인 또는 캐소드 전극을 이용하여 고저항 영역을 구현할 수 있다. 즉, 본 발명은 터치 센서의 전압을 센싱하기 위한 별도의 신호 라인이 추가되지 않으므로, 별도의 센싱 라인을 이용하여 터치 센서의 전압을 센싱하는 구조 보다 투과율이 향상될 수 있다.
도 1은 투명 표시 패널을 개략적으로 보여주는 평면도이다.
도 2는 도 1의 A영역에 구비된 화소의 일 실시예를 개략적으로 보여주는 도면이다.
도 3은 도 2의 B영역에 구비된 신호 라인들, 터치 라인들 및 터치 센서의 일 예를 설명하기 위한 도면이다.
도 4는 복수의 터치 블록들 및 복수의 터치 라인들 간에 연결 관계를 설명하기 위한 도면이다.
도 5는 하나의 터치 블록 내에서 복수의 터치 라인들과 복수의 터치 센서들 간에 연결 관계를 설명하기 위한 도면이다.
도 6은 도 3의 I-I'의 일 예를 보여주는 단면도이다.
도 7은 도 3의 II-II'의 일 예를 보여주는 단면도이다.
도 8은 도 3의 III-III'의 일 예를 보여주는 단면도이다.
도 9는 제1 언더컷 구조에 이물이 유입되어 불량 터치 센서가 발생한 예를 설명하기 위한 도면이다.
도 10은 제2 캐소드 전원 영역에 고저항 영역이 형성되는 일 예를 보여주는 도면이다.
도 11은 제2 캐소드 전원 영역에 고저항 영역이 형성되는 다른 예를 보여주는 도면이다.
도 12는 도 11의 IV-IV'의 일 예를 보여주는 단면도이다.
도 13a 내지 도 13c는 불량 터치 센서가 발생한 경우 전류 경로를 설명하기 위한 도면들이다.
도 14은 불량 터치 센서가 발생한 경우 복수의 화소들의 휘도를 보여주는 도면이다.
도 15는 하나의 터치 블록 내에 불량 터치 센서가 발생한 예를 보여주는 도면이다.
도 16는 도 15의 터치 블록 내에 구비된 복수의 화소들의 라인 별 전류를 보여주는 그래프이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
'적어도 하나'의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ''제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나''의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 발명에 따른 투명 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1는 투명 표시 패널을 개략적으로 보여주는 평면도이다.
이하에서, X축은 스캔 라인과 나란한 방향을 나타내고, Y축은 데이터 라인과 나란한 방향을 나타내며, Z축은 투명 표시 장치(100)의 높이 방향을 나타낸다.
본 발명의 일 실시예에 따른 투명 표시 장치(100)는 유기 발광 표시 장치(Organic Light Emitting Display)로 구현된 것을 중심으로 설명하였으나, 액정 표시 장치(Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 퀀텀닷 발광표시장치 (QLED: Quantum dot Light Emitting Display) 또는 전기 영동 표시 장치(Electrophoresis display)로도 구현될 수 있다.
도 1를 참조하면, 본 발명의 일 실시예에 따른 투명 표시 장치(100)는 투명 표시 패널(110)을 포함한다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다.
표시 영역(DA)에는 제1 신호 라인들(SL1), 제2 신호 라인들(SL2) 및 화소들이 구비될 수 있으며, 비표시 영역(NDA)에는 패드들이 배치된 패드 영역(PA) 및 적어도 하나의 게이트 구동부(205)가 구비될 수 있다.
제1 신호 라인들(SL1)은 제1 방향(Y축 방향)으로 연장될 수 있으며, 표시 영역(DA)에서 제2 신호 라인들(SL2)과 교차될 수 있다. 제2 신호 라인들(SL2)은 표시 영역(DA)에서 제2 방향(X축 방향)으로 연장될 수 있다. 화소들은 제1 신호 라인(SL1)이 구비된 영역 또는 제1 신호 라인(SL1)과 제2 신호 라인(SL2)이 교차하는 영역에 구비되며, 소정의 광을 방출하여 화상을 표시한다.
게이트 구동부(205)는 스캔 라인에 접속되어 스캔 신호들을 공급한다. 이러한 게이트 구동부(205)는 투명 표시 패널(110)의 표시 영역(DA)의 일측 또는 양측 바깥쪽의 비표시 영역(NDA)에 GIP(gate driver in panel) 방식 또는 TAB(tape automated bonding) 방식으로 형성될 수 있다.
투명 표시 패널(110)에는 터치 기능을 구현하기 위하여 제1 신호 라인(SL1), 제2 신호 라인(SL2) 및 화소 이외에 터치 라인 및 터치 센서가 더 구비될 수 있다. 터치 라인 및 터치 센서에 대한 자세한 설명은 도 2 내지 도 16를 결부하여 후술하도록 한다.
도 2는 도 1의 A영역에 구비된 화소의 일 실시예를 개략적으로 보여주는 도면이고, 도 3은 도 2의 B영역에 구비된 신호 라인들, 터치 라인들 및 터치 센서의 일 예를 설명하기 위한 도면이다.
도 2 내지 도 3을 참조하면, 표시 영역(DA)은 도 2에 도시된 바와 같이 투과 영역(TA)과 비투과 영역(NTA)를 포함한다. 투과 영역(TA)는 외부로부터 입사되는 빛의 대부분을 통과시키는 영역이고, 비투과 영역(NTA)는 외부로부터 입사되는 빛의 대부분을 투과시키기 않는 영역이다. 일 예로, 투과 영역(TA)는 광 투과율이 α%, 예컨대, 90% 보다 큰 영역이고, 비투과 영역(NTA)는 광 투과율이 β%, 예컨대, 50% 보다 작은 영역일 수 있다. 이때, α는 β 보다 큰 값이다. 투명 표시 패널(110)은 투과 영역(TA)들로 인해 투명 표시 패널(110)의 배면(背面)에 위치한 사물 또는 배경을 볼 수 있다.
비투과 영역(NTA)에는 제1 비투과 영역(NTA1), 제2 비투과 영역(NTA2) 및 화소(P)가 구비될 수 있다. 화소들(P)은 제1 비투과 영역(NTA1) 또는 제1 비투과 영역(NTA1)과 제2 비투과 영역(NTA2)이 교차하는 교차 영역에 구비되며, 광을 방출하여 화상을 표시한다. 발광 영역(EA)은 화소(P)에서 광을 발광하는 영역에 해당할 수 있다.
화소(P)들 각각은 도 2에 도시된 바와 같이 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)를 포함할 수 있다. 제1 서브 화소(SP1)는 제1 색 광을 방출하는 제1 발광 영역(EA1)을 포함하고, 제2 서브 화소(SP2)는 제2 색 광을 방출하는 제2 발광 영역(EA2)을 포함할 수 있다. 제3 서브 화소(SP3)는 제3 색 광을 방출하는 제3 발광 영역(EA3)을 포함하고, 제4 서브 화소(SP4)는 제4 색 광을 발광하는 제4 발광 영역(EA4)을 포함할 수 있다.
일 예로, 제1 내지 제4 발광 영역들(EA1, EA2, EA3, EA4)은 모두 서로 다른 색의 광을 방출할 수 있다. 예컨대, 제1 발광 영역(EA1)은 녹색 광을 방출할 수 있으며, 제2 발광 영역(EA2)은 적색 광을 방출할 수 있다. 제3 발광 영역(EA3)은 청색 광을 방출할 수 있으며, 제4 발광 영역(EA4)은 백색 광을 방출할 수 있다. 그러나, 반드시 이에 한정되지는 않는다. 또한, 각각의 서브 화소(SP1, SP2, SP3, SP4)의 배열 순서는 다양하게 변경될 수 있다.
제1 비투과 영역(NTA1)은 표시 영역(DA)에서 제1 방향(Y축 방향)으로 연장되며, 발광 영역(EA1, EA2, EA3, EA4)과 적어도 일부가 중첩되도록 배치될 수 있다. 투명 표시 패널(110)에는 제1 비투과 영역(NTA1)이 복수개가 구비되며, 인접한 2개의 제1 비투과 영역(NTA1) 사이에 투과 영역(TA)이 구비될 수 있다. 이러한 제1 비투과 영역(NTA1)에는 제1 방향(Y축 방향)으로 연장된 제1 신호 라인들(SL1) 및 제1 방향(Y축 방향)으로 연장된 터치 라인(TL)들이 서로 이격 배치될 수 있다.
제1 신호 라인들(SL1)은 일 예로, 화소 전원 라인(VDDL), 공통 전원 라인(VSSL), 레퍼런스 라인(REFL), 데이터 라인들(DL1, DL2, DL3, DL4) 중 적어도 하나를 포함할 수 있다.
화소 전원 라인(VDDL)은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4) 각각의 구동 트랜지스터(DTR)에 애노드 전원을 공급할 수 있다.
공통 전원 라인(VSSL)은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4)의 캐소드 전극에 캐소드 전원을 공급할 수 있다. 이때, 캐소드 전원은 서브 화소들(SP1, SP2, SP3, SP4)에 공통적으로 공급하는 공통 전원일 수 있다.
구체적으로, 공통 전원 라인(VSSL)은 캐소드 컨택 전극(CCT)를 통해 캐소드 전극에 캐소드 전원을 공급할 수 있다. 캐소드 컨택 전극(CCT)는 투과 영역(TA)과 공통 전원 라인(VSSL) 사이에 구비될 수 있고, 공통 전원 라인(VSSL)과 캐소드 컨택 전극(CCT) 사이에는 전원 연결 라인(VCL)이 배치될 수 있다. 전원 연결 라인(VCL)은 일단이 제1 컨택홀(CH1)을 통해 공통 전원 라인(VSSL)과 연결되고, 타단이 캐소드 컨택 전극(CCT)와 연결될 수 있다. 캐소드 전극은 캐소드 컨택 전극(CCT)에 접속될 수 있다. 결과적으로, 캐소드 전극은 전원 연결 라인(VCL) 및 캐소드 컨택 전극(CCT)를 통해 공통 전원 라인(VSSL)과 전기적으로 연결될 수 있다.
레퍼런스 라인(REFL)은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4) 각각의 구동 트랜지스터(DTR)에 초기화 전압(또는 기준 전압)을 공급할 수 있다.
레퍼런스 라인(REFL)은 복수의 데이터 라인들(DL1, DL2, DL3, DL4) 사이에 배치될 수 있다. 일 예로, 레퍼런스 라인(REFL)은 복수의 데이터 라인들(DL1, DL2, DL3, DL4)의 가운데, 즉, 제2 데이터 라인(DL2)과 제3 데이터 라인(DL3) 사이에 배치될 수 있다.
레퍼런스 라인(REFL)은 분기되어 복수의 서브 화소들(SP1, SP2, SP3, SP4)과 연결될 수 있다. 구체적으로, 레퍼런스 라인(REFL)은 복수의 서브 화소들(SP1, SP2, SP3, SP4)의 회로 소자와 연결되어, 각 서브 화소(SP1, SP2, SP3, SP4)에 초기화 전압(또는 기준 전압)을 공급할 수 있다.
이러한 레퍼런스 라인(REFL)은 제1 비투과 영역(NTA1)의 가장자리와 가깝게 배치되면, 분기된 지점에서 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각의 회로 소자까지의 연결 길이 간의 편차가 커지게 된다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 레퍼런스 라인(REFL)을 제1 비투과 영역(NTA1)의 가운데 영역에 배치함으로써, 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각의 회로 소자까지의 연결 길이 간의 편차를 최소화시킬 수 있다. 이를 통해, 레퍼런스 라인(REFL)은 복수의 서브 화소들(SP1, SP2, SP3, SP4) 각각의 회로 소자에 균등하게 신호를 공급할 수 있다.
데이터 라인들(DL1, DL2, DL3, DL4) 각각은 서브 화소들(SP1, SP2, SP3, SP4)에 데이터 전압을 공급할 수 있다. 일 예로, 제1 데이터 라인(DL1)은 제1 서브 화소(SP1)의 제1 구동 트랜지스터에 제1 데이터 전압을 공급하고, 제2 데이터 라인(DL2)은 제2 서브 화소(SP2)의 제2 구동 트랜지스터에 제2 데이터 전압을 공급하고, 제3 데이터 라인(DL3)은 제3 서브 화소(SP3)의 제3 구동 트랜지스터에 제3 데이터 전압을 공급하고, 제4 데이터 라인(DL4)은 제4 서브 화소(SP4)의 제4 구동 트랜지스터에 제4 데이터 전압을 공급할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 비투과 영역(NTA1)에 터치 라인(TL)을 더 배치할 수 있다. 터치 라인(TL)은 하나의 제1 비투과 영역(NTA1)에 적어도 둘 이상이 구비될 수 있다. 투명 표시 패널(110)에서 복수의 터치 라인들(TL)을 투과 영역(TA)에 배치하게 되면, 복수의 터치 라인들(TL)로 인하여 광 투과율이 저하될 수 있다.
또한, 복수의 터치 라인들(TL) 사이로 슬릿, 구체적으로 기다란 선형 또는 직사각형이 형성될 수 있다. 외광이 슬릿을 통과하는 경우, 회절 현상이 발생될 수 있다. 회절 현상은 평면파인 광이 슬릿을 통과함에 따라 구면파들로 변경되고, 구면파들에서 간섭 현상이 발생될 수 있다. 따라서, 구면파들에서 보강 간섭과 상쇄 간섭이 발생됨에 따라, 슬릿을 통과한 외광은 불규칙한 광의 세기를 가질 수 있다. 이에 따라, 투명 표시 패널(110)은 반대편에 위치하는 사물 또는 이미지의 선명도가 감소될 수 있다. 이러한 이유로, 복수의 터치 라인들(TL)은 투과 영역(TA) 보다는 제1 비투과 영역(NTA1)에 배치하는 것이 바람직하다.
복수의 터치 라인(TL)들은 제1 비투과 영역(NTA1)에서 도 3에 도시된 바와 같이 제1 신호 라인들(SL1)과 투과 영역(TA) 사이에 배치될 수 있다. 일 예로, 하나의 제1 비투과 영역(NTA1)에는 6개의 터치 라인들(TL1, TL2, TL3, TL4, TL5, TL6)이 배치될 수 있다. 3개의 터치 라인(TL1, TL2, TL3)들은 화소 전원 라인(VDDL)과 투과 영역(TA) 사이에 배치될 수 있고, 다른 3개의 터치 라인(TL4, TL5, TL6)들은 공통 전원 라인(VSSL)과 투과 영역(TA) 사이에 배치될 수 있다. 그러나, 반드시 이러한 배치에 한정되지는 않는다. 복수의 터치 라인(TL)들은 회로 소자가 배치된 회로 영역(CA1, CA2, CA3, CA4)과 중첩되지 않으면 되며, 제1 신호 라인들(SL1)과의 배치 순서는 다양하게 변경될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 인접한 투과 영역(TA)들 사이에 화소(P)가 구비되며, 화소(P)는 발광 소자가 배치되어 광을 발광하는 발광 영역(EA1, EA2, EA3, EA4)을 포함할 수 있다. 투명 표시 패널(110)은 비투과 영역(NTA)의 면적이 작으므로, 회로 소자가 발광 영역(EA1, EA2, EA3, EA4)과 중첩되도록 배치될 수 있다. 즉, 발광 영역(EA1, EA2, EA3, EA4)은 회로 소자가 배치된 회로 영역(CA1, CA2, CA3, CA4)을 포함할 수 있다.
일 예로, 회로 영역은 제1 서브 화소(SP1)와 연결된 회로 소자가 배치된 제1 회로 영역(CA1), 제2 서브 화소(SP2)와 연결된 회로 소자가 배치된 제2 회로 영역(CA2), 제3 서브 화소(SP3)와 연결된 회로 소자가 배치된 제3 회로 영역(CA3) 및 제4 서브 화소(SP4)와 연결된 회로 소자가 배치된 제4 회로 영역(CA4)을 포함할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 터치 라인들(TL)이 회로 영역들(CA1, CA2, CA3, CA4)과 중첩되지 않음으로써, 회로 소자로 인한 터치 라인들(TL)의 기생 용량을 최소화시킬 수 있다.
더 나아가, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL)의 수평 거리 차이를 감소시킬 수도 있다. 회로 영역들(CA1, CA2, CA3, CA4)에는 적어도 둘 이상의 트랜지스터와 커패시터가 배치되어 있으므로, 터치 라인들(TL)은 회로 영역들(CA1, CA2, CA3, CA4) 내에서 일직선으로 형성되기 어렵고, 일정한 수평 거리를 가지기 어려울 수 없다. 이에, 터치 라인들(TL)의 수평 거리 차이가 커지고, 이로 인하여, 기생 용량의 균일성이 매우 낮아질 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 회로 영역들(CA1, CA2, CA3, CA4)과 중첩되지 않도록 터치 라인들(TL)을 배치함으로써, 회로 소자로 인한 영향을 줄이는 동시에 터치 라인들(TL)의 수평 거리 차이를 줄여 기생 용량의 균일성도 향상시킬 수 있다.
제2 비투과 영역(NTA2)은 도 3에 도시된 바와 같이 표시 영역(DA)에서 제2 방향(X축 방향)으로 연장되며, 발광 영역(EA1, EA2, EA3, EA4)과 적어도 일부가 중첩되도록 배치될 수 있다. 투명 표시 패널(110)에는 제2 비투과 영역(NTA2)이 복수개가 구비되며, 인접한 2개의 제2 비투과 영역(NTA2) 사이에 투과 영역(TA)이 구비될 수 있다. 이러한 제2 비투과 영역(NTA2)에는 제2 신호 라인(SL2) 및 터치 브리지 라인(TBL)이 서로 이격 배치될 수 있다.
제2 신호 라인(SL2)은 제2 방향(X축 방향)으로 연장되며, 일 예로, 스캔 라인(SCANL)을 포함할 수 있다. 스캔 라인(SCANL)은 화소(P)의 서브 화소(SP1, SP2, SP3, SP4)들에 스캔 신호를 공급할 수 있다.
터치 브리지 라인(TBL)은 복수의 터치 라인들(TL) 중 어느 하나와 터치 센서(TS)를 연결시킬 수 있다. 터치 브리지 라인(TBL)은 복수의 터치 라인들(TL) 중 어느 하나와 제2 컨택홀(CH2)을 통해 연결될 수 있다. 또한 터치 브리지 라인(TBL)은 제2 방향(X축 방향)으로 연장되면서 제2 방향(X축 방향)으로 배열된 적어도 둘 이상의 터치 센서들(TS)과 연결될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 터치 라인들(TL)을 제2 비투과 영역(NTA2)이 아닌 제1 비투과 영역(NTA1)에 배치함으로써, 복수의 터치 라인들(TL)로 인하여 광 투과율이 저하되는 것을 방지할 수 있다. 제2 방향(X축 방향)으로 연장되는 제2 비투과 영역(NTA2)은 도 3에 도시된 바와 같이 인접하게 배치된 투과 영역들(TA) 사이를 가로지른다. 투과 영역들(TA)을 가로지르는 제2 비투과 영역(NTA2)의 폭이 커지면, 투과 영역(TA)은 면적이 줄어들 수밖에 없다.
복수의 터치 라인들(TL)을 제2 비투과 영역(NTA2)에 배치하게 되면, 제2 비투과 영역(NTA2)은 많은 수의 라인들을 배치하기 위하여 폭이 커지게 되고, 투과 영역(TA)은 면적이 작아지게 된다. 즉, 복수의 터치 라인들(TL)로 인하여 투명 표시 패널(110)의 광 투과율이 감소하는 문제가 발생할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 터치 라인들(TL)을 제1 비투과 영역(NTA1)에 배치하고, 제2 비투과 영역(NTA2)에는 복수의 터치 센서들(TS)을 연결하기 위한 하나의 터치 브리지 라인(TBL)만을 구비할 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 터치 라인들(TL) 및 터치 브리지 라인(TBL)으로 인하여 투과 영역(TA)의 면적이 감소하거나 광 투과율이 감소하는 것을 최소화시킬 수 있다.
투과 영역(TA)에는 터치 센서(TS)가 구비될 수 있다. 터치 센서(TS)는 복수의 투과 영역(TA)들 각각에 배치되며, 사용자 접촉시 정전 용량에 변화가 생길 수 있다. 터치 구동부(미도시)는 복수의 터치 라인들(TL)을 통해 복수의 터치 센서들(TS)과 연결되어, 복수의 터치 센서들(TS)의 정전 용량 변화를 감지할 수 있다.
이하에서는 도 4 및 도 5를 참조하여 복수의 터치 센서들(TS), 복수의 터치 라인들(TL) 및 복수의 터치 브리지 라인들(TBL) 간에 연결 관계를 보다 상세하게 설명하도록 한다.
도 4는 복수의 터치 블록들 및 복수의 터치 라인들 간에 연결 관계를 설명하기 위한 도면이고, 도 5는 하나의 터치 블록 내에서 복수의 터치 라인들과 복수의 터치 센서들 간에 연결 관계를 설명하기 위한 도면이다.
도 4 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 터치 블록들(TB)을 포함할 수 있다. 복수의 터치 블록들(TB) 각각은 사용자 터치 위치를 결정하기 위한 기본 단위로서, 복수의 화소들(P), 및 복수의 화소들(P)과 일 대 일로 대응되도록 배치된 복수의 투과 영역들(TA) 각각에 구비된 복수의 터치 센서들(TS)을 포함할 수 있다. 예컨대, 복수의 터치 블록들(TB) 각각은 12X15개의 화소들(P) 및 12X15개의 터치 센서들(TS)을 포함할 수 있다. 이러한 경우, 화상 해상도가 1920X1080이면, 터치 해상도는 160X72가 될 수 있다.
이때, 터치 센서(TS)는 터치 센서 전극(TSE)을 포함할 수 있다. 터치 센서 전극(TSE)은 화소(P)의 캐소드 전극(CE)과 동일한 층에서 동일한 물질로 형성될 수 있다. 이러한 경우, 터치 센서 전극(TSE)과 캐소드 전극(CE)은 서로 이격 배치될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 터치 라인들(TL) 각각이 복수의 터치 블록들(TB) 중 어느 하나에만 연결되어, 연결된 터치 블록(TB)에 구비된 터치 센서들(TS)의 정전 용량의 변화를 감지할 수 있다. 즉, 투명 표시 패널(110)에 구비된 복수의 터치 라인들(TL)은 복수의 터치 블록들(TB)과 일 대 일로 대응될 수 있다. 이에, 투명 표시 패널(110)에는 터치 라인(TL)이 터치 블록(TB)과 동일한 개수만큼 배치될 수 있다. 예컨대, 터치 블록(TB)의 개수가 160X72인 경우, 터치 라인(TL) 역시 160X72개만큼 배치되어, 터치 구동부(TIC)와 연결될 수 있다.
상술한 바와 같이, 터치 블록(TB)의 개수만큼의 터치 라인(TL)을 형성하기 위해서는, 하나의 제1 비투과 영역(NTA1)에 적어도 둘 이상의 터치 라인(TL)이 형성되어야 한다. 예컨대, 화상 해상도가 1920X1080이고, 터치 해상도가 160X72인 경우, 투명 표시 패널(110)에 160X72개의 터치 라인(TL)을 형성하기 위하여, 도 3에 도시된 바와 같이 하나의 제1 비투과 영역(NTA1)에는 6개의 터치 라인들(TL1, TL2, TL3, TL4, TL5, TL6)이 구비될 수 있다.
한편, 하나의 터치 블록(TB)에 구비된 복수의 터치 센서들(TS)은 도 5에 도시된 바와 같이 하나의 터치 블록(TB) 내에 구비된 복수의 터치 라인들(TL) 중 하나와 연결될 수 있다. 예컨대, 하나의 터치 블록(TB)에는 12개의 제1 비투과 영역(NTA1)들이 구비될 수 있고, 12개의 제1 비투과 영역(NTA1)들 각각에 6개의 터치 라인들(TL1, TL2, TL3, TL4, TL5, TL6)이 배치될 수 있다. 결과적으로, 하나의 터치 블록(TB)에는 72개의 터치 라인들(TL1, …, TL72)개가 구비될 수 있다. 이러한 경우, 하나의 터치 블록(TB)에 구비된 복수의 터치 센서들(TS)은 72개의 터치 라인들(TL1, …, TL72) 중 하나의 특정 터치 라인(TL)에 연결될 수 있다. 이때, 특정 터치 라인(TL)은 제2 방향(X축 방향)으로 연장된 터치 브리지 라인(TBL)들을 통하여 제2 방향(X축 방향)으로 배열된 복수의 터치 센서들(TS)과 연결될 수 있다. 결과적으로, 하나의 터치 블록(TB)에 구비된 복수의 터치 센서들(TS)은 특정 터치 라인(TL) 및 복수의 터치 브리지 라인들(TBL)을 통해 전기적으로 연결될 수 있다.
복수의 터치 라인들(TL) 각각은 터치 블록(TB)들과 일 대 일로 대응될 수 있다. 이에, 복수의 터치 블록들(TB)은 연결된 터치 라인(TL)이 상이하므로, 서로 전기적으로 분리될 수 있다. 각 터치 라인(TL)은 대응되는 터치 블록(TB) 내에 구비된 복수의 터치 센서들(TS)을 터치 구동부(TIC)에 연결할 수 있다. 구체적으로, 각 터치 라인(TL)은 터치 블록(TB) 내에 구비된 터치 센서들(TS)로부터 제공된 변화된 정전 용량을 터치 구동부(TIC)로 전달할 수 있다. 터치 구동부(TIC)는 정전 용량의 변화를 감지하고, 사용자의 터치 위치를 결정할 수 있다. 또한, 각 터치 라인(TL)은 터치 구동부(TIC)로부터 생성된 센싱 전압을 터치 블록(TB) 내에 구비된 터치 센서들(TS)로 제공할 수 있다.
이하에서는 도 6 내지 도 16를 참조하여 발광 영역(EA)의 발광 소자들, 투과 영역(TA)의 터치 센서들(TS) 및 터치 센서들(TS)과 터치 브리지 라인(TBL) 간의 연결관계에 대하여 보다 구체적으로 설명하도록 한다.
도 6은 도 3의 I-I'의 일 예를 보여주는 단면도이고, 도 7은 도 3의 II-II'의 일 예를 보여주는 단면도이며, 도 8은 도 3의 III-III'의 일 예를 보여주는 단면도이고, 도 9는 제1 언더컷 구조에 이물이 유입되어 불량 터치 센서가 발생한 예를 설명하기 위한 도면이다.
도 3 및 도 6 내지 도 9를 참조하면, 본 발명의 일 실시예에 따른 투명 표시 패널(110)의 제1 기판(111)은 복수의 투과 영역(TA)들 및 인접한 투과 영역(TA)들 사이에 배치된 복수의 발광 영역들(EA)을 포함하는 비투과 영역(NTA)이 구비될 수 있다. 비투과 영역(NTA)은 제1 방향(Y축 방향)으로 연장된 제1 비투과 영역(NTA1) 및 제2 방향(X축 방향)으로 연장된 제2 비투과 영역(NTA2)을 포함할 수 있다.
제1 비투과 영역(NTA1)은 적어도 하나 이상의 트랜지스터와 커패시터가 배치된 회로 영역(CA1, CA2, CA3, CA4)들을 포함하고, 제1 방향(Y축 방향)으로 연장되고 회로 영역(CA1, CA2, CA3, CA4)들과 중첩되지 않도록 배치된 화소 전원 라인(VDDL), 공통 전원 라인(VSSL), 레퍼런스 라인(REFL), 데이터 라인들(DL) 및 터치 라인들(TL)이 구비될 수 있다. 제2 비투과 영역(NTA2)은 제2 방향(X축 방향)으로 연장된 스캔 라인(SCANL) 및 터치 브리지 라인(TBL)이 구비될 수 있다.
적어도 하나 이상의 트랜지스터는 구동 트랜지스터(DTR), 스위칭 트랜지스터들 및 센싱 트랜지스터를 포함할 수 있다.
스위칭 트랜지스터는 스캔 라인(SCANL)에 공급되는 스캔 신호에 따라 스위칭되어 데이터 라인(DL)으로부터 공급되는 데이터 전압을 커패시터에 충전할 수 있다. 센싱 트랜지스터는 센싱 신호에 따라 화질 저하의 원인이 되는 구동 트랜지스터(TFT)의 문턱 전압 편차를 센싱할 수 있다.
구동 트랜지스터(DTR)는 커패시터에 충전된 데이터 전압에 따라 스위칭되어 화소 전원 라인(VDDL)에서 공급되는 전원으로부터 데이터 전류를 생성하여 서브 화소(SP1, SP2, SP3, SP4)의 제1 전극(120)에 공급하는 역할을 한다. 이러한 구동 트랜지스터(DTR)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
구체적으로, 제1 기판(111) 상에는 도 6에 도시된 바와 같이 차광층(LS)이 구비될 수 있다. 차광층(LS)은 구동 트랜지스터(DTR)가 형성된 영역에 액티브층(ACT)으로 입사되는 외부광을 차단하는 역할을 할 수 있다. 차광층(LS)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 차광층(LS)과 동일한 층에 화소 전원 라인(VDDL), 공통 전원 라인(VSSL), 레퍼런스 라인(REFL), 데이터 라인들(DL) 및 터치 라인들(TL) 중 적어도 일부를 형성할 수 있다. 일 예로, 레퍼런스 라인(REFL) 및 터치 라인들(TL)은 차광층(LS)과 동일한 층에서 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지는 않는다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 도 8에 도시된 바와 같이 터치 연결 라인(TCL)을 차광층(LS)과 동일한 층에서 동일한 물질로 형성할 수 있다. 터치 연결 라인(TCL)은 일단이 터치 브리지 라인(TBL)과 연결되고, 타단이 제7 컨택홀(CH7)을 통해 터치 컨택 전극(TCT)과 연결될 수 있다. 이때, 터치 연결 라인(TCL)은 제2 비투과 영역(NTA)에 배치된 터치 브리지 라인(TBL)에서 투과 영역(TA)에 배치된 터치 컨택 전극(TCT)까지 연장되므로, 제1 언더컷 구조(UC1)를 가로지를 수밖에 없다. 제1 언더컷 구조(UC1)는 습식 식각 공정을 통해 형성될 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 언더컷 구조(UC1)를 형성하기 위한 습식 식각 공정에서 터치 연결 라인(TCL)이 유실되는 것을 방지하기 위하여 차광층(LS)과 동일한 층에 형성할 수 있다.
차광층(LS) 상에는 버퍼막(BF)이 구비될 수 있다. 버퍼막(BF)은 투습에 취약한 제1 기판(111)을 통해 침투하는 수분으로부터 트랜지스터들(DTR)를 보호하기 위한 것으로서, 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
버퍼막(BF) 상에는 구동 트랜지스터(DTR)의 액티브층(ACT)이 구비될 수 있다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.
구동 트랜지스터(DTR)의 액티브층(ACT) 상에는 게이트 절연막(GI)이 구비될 수 있다. 게이트 절연막(GI)은 비투과 영역(NTA) 및 투과 영역(TA)에 구비될 수 있다. 다만, 게이트 절연막(GI)은 투과 영역(TA)에서 제1 언더컷 구조(UC1)의 형성을 위하여 투과 영역(TA)의 적어도 일부에 구비되지 않고 버퍼막(BF)을 노출시키는 제1 개구 영역(OA1)이 형성될 수 있다. 게이트 절연막(GI)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(GI) 상에는 구동 트랜지스터(DTR)의 게이트 전극(GE)이 구비될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 도 7에 도시된 바와 같이 전원 연결 라인(VCL)을 게이트 전극(GE)과 동일한 층에 동일한 물질로 형성할 수 있다. 전원 연결 라인(VCL)은 일단이 제1 컨택홀(CH1)을 통해 공통 전원 라인(VSSL)과 연결되고, 타단이 제6 컨택홀(CH6)을 통해 캐소드 컨택 전극(CCT)과 연결될 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 도 8에 도시된 바와 같이 제1 터치 브리지 라인(TBL1)을 게이트 전극(GE)과 동일한 층에서 동일한 물질로 형성할 수 있다. 구체적으로, 터치 브리지 라인(TBL)은 게이트 전극(GE)과 동일한 층에서 동일한 물질로 형성된 제1 터치 브리지 라인(TBL1), 및 차광층(LS)과 동일한 층에서 동일한 물질로 형성된 제2 터치 브리지 라인(TBL2)을 포함할 수 있다. 제1 터치 브리지 라인(TBL1)은 제2 비투과 영역(NTA2) 중 제1 비투과 영역(NTA1)과 중첩되는 영역에 배치되어, 복수의 터치 라인들(TL) 중 하나와 제2 컨택홀(CH2)을 통해 연결될 수 있다. 제2 터치 브리지 라인(TBL2)은 제2 비투과 영역(NTA2) 중 제1 비투과 영역(NTA1)과 중첩되지 않는 영역에 배치되어, 제4 컨택홀(CH4)을 통해 제1 터치 브리지 라인(TBL1)과 연결될 수 있다.
도 8에서는 터치 브리지 라인(TBL)이 2개의 층으로 형성되는 것을 도시하고 있으나, 반드시 이에 한정되지는 않는다. 다른 일 실시예에 있어서, 터치 브리지 라인(TBL)은 게이트 전극(GE)과 동일한 층에서 동일한 물질로 형성된 제1 터치 브리지 라인(TBL1)만으로 형성될 수도 있다. 제1 터치 브리지 라인(TBL1)은 제2 비투과 영역(NTA2)에서 제1 비투과 영역(NTA1)과 중첩되는 영역에서 제2 컨택홀(CH2)을 통해 복수의 터치 라인들(TL) 중 하나와 연결될 수 있다. 또한, 제1 터치 브리지 라인(TBL1)은 제2 방향(X축 방향)으로 연장되어 컨택홀을 통해 터치 연결 라인(TCL)과 연결될 수 있다.
구동 트랜지스터(DTR)의 게이트 전극(GE) 상에는 층간 절연막(ILD)이 구비될 수 있다. 층간 절연막(ILD)은 비투과 영역(NTA) 및 투과 영역(TA)에 구비될 수 있다. 다만, 층간 절연막(ILD)은 투과 영역(TA)에서 제1 언더컷 구조(UC1)의 형성을 위하여 투과 영역(TA)의 적어도 일부에 구비되지 않고 버퍼막(BF)을 노출시키는 제1 개구 영역(OA1)이 형성될 수 있다. 층간 절연막(ILD)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막(ILD) 상에는 구동 트랜지스터(DTR)의 소스 전극(SE) 및 드레인 전극(DE)이 구비될 수 있다. 구동 트랜지스터(DTR)의 소스 전극(SE) 및 드레인 전극(DE)은 게이트 절연막(GI)과 층간 절연막(ILD)을 관통하는 제5 콘택홀(CH5)을 통해 구동 트랜지스터(DTR)의 액티브층(ACT)에 접속될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 구동 트랜지스터(DTR)의 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 화소 전원 라인(VDDL), 공통 전원 라인(VSSL), 레퍼런스 라인(REFL), 데이터 라인들(DL) 및 터치 라인들(TL) 중 적어도 일부를 형성할 수 있다. 일 예로, 화소 전원 라인(VDDL), 공통 전원 라인(VSSL) 및 데이터 라인들(DL)은 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에서 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지는 않는다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 도 7에 도시된 바와 같이 캐소드 컨택 전극(CCT)을 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에서 동일한 물질로 형성할 수 있다. 제1 및 제2 패시베이션막(PAS1, PAS2)은 캐소드 컨택 전극(CCT)의 상면의 적어도 일부를 노출시키는 제2 개구 영역(OA2)이 형성될 수 있다. 제2 언더컷 구조(UC2)는 평탄화막(PLN)이 제1 및 제2 패시베이션막(PAS1, PAS2)의 제2 개구 영역(OA2)에서 제1 및 제2 패시베이션막(PAS1, PAS2) 보다 돌출됨으로써, 형성될 수 있다. 이에 따라, 제2 언더컷 구조(UC2)는 평탄화막(PLN)의 하부면의 적어도 일부를 노출시키며, 노출된 하부면 아래에 제1 및 제2 패시베이션막(PAS1, PAS2)이 구비되지 않고 캐소드 컨택 전극(CCT)의 상면의 적어도 일부를 노출시킬 수 있다. 캐소드 컨택 전극(CCT)은 제2 언더컷 구조(UC2)에 의해 노출된 상면에 캐소드 전극(CE)이 접속될 수 있다. 캐소드 컨택 전극(CCT)은 제6 컨택홀(CH6)을 통해 전원 연결 라인(VCL)에 연결되고, 전원 연결 라인(VCL)을 통해 공통 전원 라인(VSSL)으로부터 공급된 캐소드 전원을 캐소드 전극(CE)에 전달할 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 도 8에 도시된 바와 같이 연결 전극(CTE)을 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에서 동일한 물질로 형성할 수 있다. 연결 전극(CTE)은 터치 연결 라인(TCL)과 터치 컨택 전극(TCT)를 전기적으로 연결할 수 있다. 연결 전극(CTE)은 일단이 제7 컨택홀(CH7)을 통해 터치 연결 라인(TCL)과 연결되고, 타단이 제8 컨택홀(CH8)을 통해 터치 컨택 전극(TCT)과 연결될 수 있다. 도 8에서는 터치 연결 라인(TCL)이 연결 전극(CTE)을 통해 터치 컨택 전극(TCT)과 연결되는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 다른 실시예에 있어서, 터치 연결 라인(TCL)은 터치 컨택 전극(TCT)과 직접 연결될 수 있으며, 이때, 터치 컨택 전극(TCT)이 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 형성될 수도 있다.
구동 트랜지스터(DTR)의 소스 전극(SE) 및 드레인 전극(DE) 상에는 구동 트랜지스터(DTR)를 절연하기 위한 제1 패시베이션막(PAS1)이 구비되고, 제1 패시베이션막(PAS1) 상에는 제2 패시베이션막(PAS2)이 구비될 수 있다.
제1 및 제2 패시베이션막(PAS1, PAS2)은 비투과 영역(NTA) 및 투과 영역(TA)에 구비될 수 있다. 다만, 제1 및 제2 패시베이션막(PAS1, PAS2)은 투과 영역(TA)에서 제1 언더컷 구조(UC1)의 형성을 위하여 투과 영역(TA)의 적어도 일부에 구비되지 않고 버퍼막(BF)을 노출시키는 제1 개구 영역(OA1)이 형성될 수 있다. 제1 및 제2 패시베이션막(PAS1, PAS2)의 제1 개구 영역(OA1)은 층간 절연막(ILD)의 제1 개구 영역(OA1) 및 게이트 절연막(GI)의 제1 개구 영역(OA1)과 중첩될 수 있다. 이러한 제1 및 제2 패시베이션막(PAS1, PAS2)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
본 발명의 일 실시에에 따른 투명 표시 패널(110)은 도 8에 도시된 바와 같이 터치 컨택 전극(TCT)이 제1 패시베이션막(PAS1)과 제2 패시베이션막(PAS2) 사이에 배치되어, 터치 연결 라인(TCL) 및 터치 센서 전극(TSE)을 전기적으로 연결할 수 있다. 터치 컨택 전극(TCT)은 제8 컨택홀(CH8)을 통해 연결 전극(CTE)에 연결되고, 연결 전극(CTE)을 통해 터치 연결 라인(TCL)과 전기적으로 연결될 수 있다.
또한, 터치 컨택 전극(TCT)은 제3 언더컷 구조(UC3)에 의하여 상면의 적어도 일부가 노출되고, 노출된 상면에 터치 센서 전극(TSE)이 접속될 수 있다. 구체적으로, 제2 패시베이션막(PAS2)은 터치 컨택 전극(TCT)의 상면의 적어도 일부를 노출시키는 제3 개구 영역(OA3)이 형성될 수 있다. 제3 언더컷 구조(UC3)는 평탄화막(PLN)이 제2 패시베이션막(PAS2)의 제3 개구 영역(OA3)에서 제2 패시베이션막(PAS2) 보다 돌출됨으로써, 형성될 수 있다. 이에 따라, 제3 언더컷 구조(UC3)는 평탄화막(PLN)의 하부면의 적어도 일부를 노출시키며, 노출된 하부면 아래에 제2 패시베이션막(PAS2)이 구비되지 않고 터치 컨택 전극(TCT)의 상면의 적어도 일부를 노출시킬 수 있다. 이와 같은 제3 언더컷 구조(UC3)는 제1 언더컷 구조(UC1)가 형성된 영역의 내부에 구비될 수 있다. 즉, 제3 언더컷 구조(UC3)는 터치 센서(TS)가 구비된 영역 내에 배치될 수 있다.
터치 센서 전극(TSE)은 노출된 터치 컨택 전극(TCT)의 상면에 증착되고 터치 컨택 전극(TCT)과 전기적으로 연결될 수 있다. 터치 컨택 전극(TCT)은 터치 연결 라인(TCL) 및 터치 브리지 라인(TBL)을 통해 터치 라인(TL)에 터치 센서 전극(TSE)의 정전 용량의 변화를 전달할 수 있다.
제2 패시베이션막(PAS2) 상에는 구동 트랜지스터(DTR) 및 복수의 신호 라인들로 인한 단차를 평탄하게 하기 위한 평탄화막(PLN)이 구비될 수 있다. 평탄화막(PLN)은 비투과 영역(NTA)에 구비되며, 투과 영역(TA)에서 제1 언더컷 구조(UC1)의 형성을 위하여 투과 영역(TA)의 적어도 일부에 구비되지 않을 수 있다. 평탄화막(PLN)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 평탄화막(PLN)과 복수의 무기 절연막들, 예컨대, 제1 및 제2 패시베이션막(PAS1, PAS2), 층간 절연막(ILD) 및 게이트 절연막(GI)을 이용하여 제1 언더컷 구조(UC1)을 형성할 수 있다. 구체적으로, 제1 언더컷 구조(UC1)는 평탄화막(PLN)이 투과 영역(TA) 방향으로 복수의 무기 절연막들, 예컨대, 제1 및 제2 패시베이션막(PAS1, PAS2), 층간 절연막(ILD) 및 게이트 절연막(GI) 보다 돌출됨으로써 형성될 수 있다. 이에 따라, 제1 언더컷 구조(UC1)는 평탄화막(PLN)의 하부면의 적어도 일부를 노출시키고, 노출된 하부면 아래에 복수의 무기 절연막들이 구비되지 않고 버퍼막(BF)과의 이격 공간이 형성될 수 있다.
이러한 제1 언더컷 구조(UC1)는 습식 식각 공정을 통해 형성될 수 있다. 제1 언더컷 구조(UC1)를 형성하기 위한 습식 식각 공정은 특성상 등방성 식각이 될 수 있다. 이에 따라, 제1 언더컷 구조(UC1)는 평탄화막(PLN)의 끝단에서 복수의 무기 절연막들의 끝단까지의 제1 이격 거리(d1)가 평탄화막(PLN)의 하부면에서 버퍼막(BF)의 상부면까지의 제2 이격 거리(d2)와 동일하게 형성될 수 있다. 이때, 제1 언더컷 구조(UC1)의 제1 이격 거리(d1)는 캐소드 전극(CE)과 터치 센서 전극(TSE)의 분리를 보장하기 위하여 최소한의 거리값, 예컨대, 2um 이상을 가져야 한다. 이에, 제1 언더컷 구조(UC1)의 제2 이격 거리(d2)도 2um이상이어야 하므로, 제1 및 제2 패시베이션막(PAS1, PAS2), 층간 절연막(ILD) 및 게이트 절연막(GI)의 두께의 합이 2um이상을 가질 수 있다.
이와 같은 제1 언더컷 구조(UC1)는 투과 영역(TA) 내에 구비되고, 평면상 닫힌 형상을 가질 수 있다. 일 예로, 제1 언더컷 구조(UC1)는 투과 영역(TA)의 가장자리를 따라 형성될 수 있다. 이때, 제1 언더컷 구조(UC1)는 터치 센서(TS)를 둘러싸도록 형성될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 평탄화막(PLN)과 복수의 무기 절연막들을 이용하여 제1 언더컷 구조(UC1)를 형성함으로써, 제1 언더컷 구조(UC1)로 인하여 광 투과율이 감소되는 것을 방지할 수 있다.
평탄화막(PLN1) 상에는 제1 전극(120), 유기 발광층(130), 제2 전극(140) 및 뱅크(125)가 구비될 수 있다.
제1 전극(120)은 평탄화막(PLN) 상에서 서브 화소(SP1, SP2, SP3, SP4) 별로 구비될 수 있다. 그리고, 제1 전극(120)은 투과 영역(TA)에 구비되지 않는다. 제1 전극(120)은 구동 트랜지스터(DTR)와 연결될 수 있다. 구체적으로, 제1 전극(120)은 평탄화막(PLN), 제1 및 제2 패시베이션막(PAS1, PAS2)을 관통하는 컨택홀(미도시)을 통해 구동 트랜지스터(DTR)의 소스 전극(SE) 및 드레인 전극(DE) 중 하나에 접속될 수 있다.
제1 전극(120)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO), MoTi 합금, 및 MoTi 합금과 ITO의 적층 구조(ITO/MoTi 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. MoTi 합금은 몰리브덴(Mo) 및 티타늄(Ti)의 합금일 수 있다. 이러한 제1 전극(120)은 발광 소자의 애노드 전극일 수 있다.
뱅크(125)는 평탄화막(PLN) 상에 구비될 수 있다. 또한, 뱅크(125)은 제1 전극(120)의 가장자리를 덮고 제1 전극(120)의 일부가 노출되도록 형성될 수 있다. 이에 따라, 뱅크(125)는 제1 전극(120)의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 발생하는 것을 방지할 수 있다.
뱅크(125)는 서브 화소들(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)을 정의할 수 있다. 서브 화소들(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 제1 전극(120), 유기 발광층(130), 및 캐소드 전극(CE)이 순차적으로 적층되어 제1 전극(120)으로부터의 정공과 캐소드 전극(CE)으로부터의 전자가 유기 발광층(130)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 뱅크(125)가 형성된 영역은 광을 발광하지 않으므로 비발광 영역(NEA)이 되고, 뱅크(125)가 형성되지 않고 제1 전극(120)이 노출된 영역이 발광 영역(EA)이 될 수 있다. 뱅크(125)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
유기 발광층(130)은 제1 전극(120) 상에 구비될 수 있다. 유기 발광층(130)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 전극(120)과 캐소드 전극(CE)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 발광하게 된다.
일 실시예에 있어서, 유기 발광층(130)은 서브 화소(SP1, SP2, SP3, SP4)에 공통으로 형성되는 공통층일 수 있다. 이때, 발광층은 백색 광을 방출하는 백색 발광층일 수 있다.
다른 실시예에 있어서, 유기 발광층(130)은 발광층이 서브 화소(SP1, SP2, SP3, SP4) 별로 형성될 수 있다. 일 예로, 제1 서브 화소(SP1)에는 녹색 광을 방출하는 녹색 발광층이 형성되고, 제2 서브 화소(SP2)에는 적색 광을 방출하는 적색 발광층이 형성되고, 제3 서브 화소(SP3)에는 청색 광을 방출하는 청색 발광층이 형성되고, 제4 서브 화소(SP4)에는 백색 광을 방출하는 백색 발광층이 형성될 수 있다. 이러한 경우, 유기 발광층(130)의 발광층은 투과 영역(TA)에 형성되지 않는다.
유기 발광층(130)은 제1 언더컷 구조(UC1)에 의해 비투과 영역(NTA)과 투과 영역(TA) 사이에서 연속되지 않고 분리될 수 있다. 구체적으로, 유기 발광층(130)은 제1 언더컷 구조(UC1)에 의해 비투과 영역(NTA)에 구비된 유기 발광층(131)과 투과 영역(TA)에 구비된 유기 발광층(132)이 분리될 수 있다. 즉, 유기 발광층(130)은 제1 언더컷 구조(UC1)에 의해 비투과 영역(NTA)에 구비된 유기 발광층(131)과 투과 영역(TA)에 구비된 유기 발광층(132)이 서로 이격될 수 있다.
제2 전극(140)은 유기 발광층(130) 및 뱅크(125) 상에 구비될 수 있다. 제2 전극(140)을 전면에 증착하면, 제2 전극(140)은 제1 언더컷 구조(UC1)에 의해 비투과 영역(NTA)과 투과 영역(TA) 사이에서 연속되지 않고 분리될 수 있다. 구체적으로, 제2 전극(140)은 제1 언더컷 구조(UC1)에 의해 비투과 영역(NTA)에 구비된 제2 전극(CE)과 투과 영역(TA)에 구비된 제2 전극(TSE)이 분리될 수 있다.
여기서, 비투과 영역(NTA)에 구비된 제2 전극(CE)은 캐소드 전극(CE)으로서 발광 소자를 이루는 구성일 수 있다. 캐소드 전극(CE)은 캐소드 컨택 전극(CCT)에 접속되어, 공통 전원 라인(VSSL)로부터 전원을 공급받을 수 있다. 이러한 캐소드 전극(CE)은 서브 화소(SP1, SP2, SP3, SP4)들에 공통적으로 형성되어 동일한 전압을 인가하는 공통층일 수 있다.
또한, 투과 영역(TA)에 구비된 제2 전극(TSE)은 터치 센서 전극(TSE)으로서, 터치 센서(TS)를 이루는 구성일 수 있다. 터치 센서 전극(TSE)은 제2 터치 컨택 전극(TCT2)에 접속되어, 터치 라인(TL)에 정전 용량의 변화를 제공할 수 있다.
캐소드 전극(CE)과 터치 센서 전극(TSE)을 포함하는 제2 전극(140)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(140)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
발광 소자들 및 터치 센서들(TS) 상에는 봉지막(150)이 구비될 수 있다. 봉지막(150)은 캐소드 전극(CE)과 터치 센서 전극(TSE) 상에서 캐소드 전극(CE)과 터치 센서 전극(TSE)을 덮도록 형성될 수 있다.
봉지막(150)은 유기 발광층(130), 캐소드 전극(CE) 및 터치 센서 전극(TSE)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위하여, 봉지막(150)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
봉지막(150) 상에는 컬러필터(CF)가 구비될 수 있다. 컬러필터(CF)는 제1 기판(111)과 마주보는 제2 기판(112)의 일면 상에 구비될 수 있다. 이러한 경우, 봉지막(150)이 구비된 제1 기판(111)과 컬러필터(CF)가 구비된 제2 기판(112)은 별도의 접착층(160)에 의하여 합착될 수 있다. 이때, 접착층(160)은 투명한 접착 레진층(optically clear resin layer, OCR) 또는 투명한 접착 레진 필름(optically clear adhesive film, OCA)일 수 있다.
컬러필터(CF)는 서브 화소들(SP1, SP2, SP3, SP4) 별로 패턴 형성될 수 있다. 그리고, 컬러필터들(CF) 사이에는 블랙 매트릭스(BM)가 구비될 수 있다. 블랙 매트릭스(BM)는 서브 화소들(SP1, SP2, SP3, SP4) 사이에 구비되어, 인접한 서브 화소들(SP1, SP2, SP3, SP4) 간에 혼색이 발생하는 것을 방지할 수 있고, 외부로부터 입사되는 광이 서브 화소들(SP1, SP2, SP3, SP4) 사이에 구비된 복수의 배선들, 예컨대, 스캔 라인들(SCANL), 데이터 라인들(DL), 화소 전원 라인들(VDDL), 공통 전원 라인들(VSSL), 레퍼런스 라인들(REFL) 등에 반사되는 것을 방지할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 언더컷 구조(UC1)를 이용하여 터치 센서(TS)의 터치 센서 전극(TSE)과 발광 소자의 캐소드 전극(CE)을 동일한 층에 형성할 수 있다. 이와 같은 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 터치 공정이 단순하고, 터치 센서 전극(TSE)을 위한 별도의 마스크를 추가할 필요가 없다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 평탄화막(PLN)과 복수의 무기 절연막들을 이용하여 제1 언더컷 구조(UC1)를 형성함으로써, 광 투과율 손실없이 제1 언더컷 구조(UC1)를 형성할 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL)을 발광 소자 아래에 배치함으로써, 터치 라인들(TL)로 인하여 화소(P)의 발광 효율이 저하되는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 터치 라인들(TL)을 회로 영역들(CA1, CA2, CA3, CA4)과 중첩되지 않도록 배치함으로써, 회로 소자로 인한 영향을 최소화시키는 동시에 기생 용량의 균일성도 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 터치 라인들(TL)을 제1 비투과 영역(NTA1)에 배치하고, 제2 비투과 영역(NTA2)에 복수의 터치 센서들(TS)을 연결하기 위한 하나의 터치 브리지 라인(TBL)만을 구비함으로써, 복수의 터치 라인들(TL) 및 터치 브리지 라인(TBL)으로 인하여 투과 영역(TA)의 면적이 감소하거나 광 투과율이 감소하는 것을 최소화시킬 수 있다.
상술한 바와 같은 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 터치 센서(TS)의 터치 센서 전극(TSE)과 발광 소자의 캐소드 전극(CE)이 제1 언더컷 구조(UC1)에 의하여 분리될 수 있다. 그러나, 제조 과정에서 도 9에 도시된 바와 같이 제1 언더컷 구조(UC1)에 이물(P)이 발생할 수 있다. 이러한 경우, 터치 센서(TS)의 터치 센서 전극(TSE)과 발광 소자의 캐소드 전극(CE)은 분리되지 않고 서로 전기적으로 연결될 수 있다.
하나의 터치 블록(TB)에 포함된 복수의 터치 센서들(TS)은 모두 전기적으로 연결되어 있으므로, 복수의 터치 센서들(TS) 중 하나의 터치 센서(TS)에만 불량이 발생하더라도 해당 터치 블록(TB)에 포함된 모든 터치 센서들(TS)이 정상적으로 동작하지 않게 된다. 따라서, 도 9와 같이 터치 센서(TS)의 터치 센서 전극(TSE)과 발광 소자의 캐소드 전극(CE)이 연결되어 불량 터치 센서(TS)가 발생하는 경우, 불량 터치 센서(TS)가 포함된 터치 블록(TB) 전체에서 사용자의 터치를 센싱하지 못하게 된다. 이와 같은 불량 터치 센서(TS)는 복수개가 발생할 수 있으며, 복수의 불량 터치 센서(TS)들이 각각 다른 터치 블록(TB)에 배치될 수 있다. 이러한 경우, 복수의 불량 터치 센서(TS)들이 배치된 복수의 터치 블록(TB)들 모두가 터치를 센싱하지 못할 수 있으며, 결국, 투명 표시 패널(110)의 터치 불량률이 증가할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 하나의 터치 블록(TB)에 포함된 복수의 터치 센서들(TS) 중에 불량 터치 센서(TS)가 포함된 라인 영역을 특정할 수 있는 구성을 포함할 수 있다. 그리고, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 리페어 공정을 통해 특정된 라인 영역에 포함된 터치 센서(TS)들과 터치 브리지 라인(TCL)을 전기적으로 분리시킬 수 있다.
이하에서는 도 10 내지 도 16를 참조하여 불량 터치 센서(TS)가 포함된 라인 영역을 특정할 수 있는 구성에 대하여 구체적으로 살펴보고, 이들을 이용하여 불량 터치 센서(TS)가 포함된 라인 영역을 검출하는 것에 대하여 설명하도록 한다.
도 10은 제2 캐소드 전원 영역에 고저항 영역이 형성되는 일 예를 보여주는 도면이고, 도 11은 제2 캐소드 전원 영역에 고저항 영역이 형성되는 다른 예를 보여주는 도면이며, 도 12는 도 11의 IV-IV'의 일 예를 보여주는 단면도이다. 도 13a 내지 도 13c은 불량 터치 센서가 발생한 경우 전류 경로를 설명하기 위한 도면들이고, 도 14는 불량 터치 센서가 발생한 경우 복수의 화소들의 휘도를 보여주는 도면이다. 도 15는 하나의 터치 블록 내에 불량 터치 센서가 발생한 예를 보여주는 도면이며, 도 16은 도 15의 터치 블록 내에 구비된 복수의 화소들의 라인 별 전류를 보여주는 그래프이다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 도 10 내지 도 12에 도시된 바와 같이 캐소드 전원이 인가되는 캐소드 전원 영역(CPA)에 고저항 영역을 형성하고, 이를 이용하여 불량 터치 센서(TS)가 포함된 라인 영역을 검출할 수 있다.
구체적으로, 비투과 영역(NTA)은 캐소드 전원이 인가되는 캐소드 전원 영역(CPA)을 포함할 수 있다. 캐소드 전원 영역(CPA)은 제2 방향(X축 방향)으로 인접한 2개의 터치 센서들(TS) 사이에 구비된 제1 캐소드 전원 영역(CPA1) 및 제1 방향(Y축 방향)으로 인접한 2개의 터치 센서들(TS) 사이에 구비된 제2 캐소드 전원 영역(CPA2)을 포함할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 캐소드 전원 영역(CPA2)이 제1 캐소드 전원 영역(CPA1) 보다 높은 저항을 가지는 것을 특징으로 한다. 일 실시예에 있어서, 제2 캐소드 전원 영역(CPA2)은 1kΩ 이상의 저항을 가지는 고저항 영역일 수 있다.
제2 캐소드 전원 영역(CPA2)을 고저항 영역으로 구현하는 방법 중 하나는 도 10에 도시된 바와 같이 캐소드 전극(CE)의 폭을 얇게 형성하는 것일 수 있다.
캐소드 전극(CE)은 제1 캐소드 전극(CE1) 및 제2 캐소드 전극(CE2)을 포함할 수 있다. 제1 캐소드 전극(CE1)은 제1 방향(Y축 방향)으로 연장된 공통 전원 라인(VSSL)과 중첩되도록 배치될 수 있다. 제1 캐소드 전극(CE1)은 전원 연결 라인(VCL) 및 캐소드 컨택 전극(CTC)을 통해 공통 전원 라인(VSSL)과 연결되어, 공통 전원 라인(VSSL)로부터 캐소드 전원이 인가될 수 있다. 이러한 제1 캐소드 전극(CE1)은 제1 캐소드 전원 영역(CPA1)에 구비되며, 제1 폭(W1)을 가질 수 있다.
제2 캐소드 전극(CE2)은 제2 캐소드 전원 영역(CPA2)에 구비되고 제2 폭(W2)을 가질 수 있다. 제2 캐소드 전극(CE2)은 제1 캐소드 전극(CE1)과 접하고 있으며, 제1 캐소드 전극(CE1)을 통해 공통 전원 라인(VSSL)로부터 캐소드 전원이 인가될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 캐소드 전극(CE2)의 제2 폭(W2)을 제1 폭(W1) 보다 얇게 형성함으로써, 제2 캐소드 전극(CE2)이 1kΩ 이상의 저항을 가질 수 있도록 할 수 있다. 일 실시예에 있어서, 제2 캐소드 전극(CE2)은 제2 폭(W2)이 50μm 보다 작을 수 있다. 이를 통해, 제2 캐소드 전극(CE2)이 구비된 제2 캐소드 전원 영역(CPA2)에 1kΩ 이상의 고저항을 구현할 수 있다.
한편, 제2 캐소드 전원 영역(CPA2)을 고저항 영역으로 구현하는 방법 중 다른 하나는 도 11 및 도 12에 도시된 바와 같이 공통 전원 라인(VSSL)을 고저항 물질로 형성하는 것일 수 있다.
공통 전원 라인(VSSL)은 제1 공통 전원 라인(VSSL1) 및 제2 공통 전원 라인(VSSL2)을 포함할 수 있다. 제1 공통 전원 라인(VSSL1)은 제1 캐소드 전원 영역(CPA1)에 구비되어 제1 방향(Y축 방향)으로 연장될 수 있다. 제1 공통 전원 라인(VSSL1)은 복수의 층들로 형성될 수 있다. 제1 공통 전원 라인(VSSL1)은 제1 층에 형성된 제1 라인과 제2 층에 형성된 제2 라인을 포함할 수 있고, 제1 라인과 제2 라인은 컨택홀을 통해 전기적으로 연결될 수 있다. 일 예로, 제1 공통 전원 라인(VSSL1)은 구동 트랜지스터(DTR)의 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 형성된 제1 라인 및 제1 패시베이션막(PAS1) 및 제2 패시베이션막(PAS2) 사이에 구비된 층에 형성된 제2 라인을 포함할 수 있다. 제1 공통 전원 라인(VSSL1)은 제3 폭(W3)을 가질 수 있다. 이러한 제1 공통 전원 라인(VSSL1)은 전원 연결 라인(VCL) 및 캐소드 컨택 전극(CTC)을 통해 캐소드 전극(CE)과 연결되어, 캐소드 전극(CE)에 캐소드 전원을 인가할 수 있다.
제2 공통 전원 라인(VSSL2)은 제2 방향(X축 방향)으로 연장될 수 있다. 제2 공통 전원 라인(VSSL2)은 제9 컨택홀(CH9)을 통해 제1 공통 전원 라인(VSSL1)과 연결되어, 제1 공통 전원 라인(VSSL1)을 통해 캐소드 전원이 인가될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 공통 전원 라인(VSSL2)을 고저항 물질로 형성함으로써, 제2 공통 전원 라인(VSSL2)이 1kΩ 이상의 저항을 가질 수 있도록 할 수 있다. 일 실시예에 있어서, 제2 공통 전원 라인(VSSL2)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 예컨대, 제2 공통 전원 라인(VSSL2)은 도 12에 도시된 바와 같이 구동 트랜지스터(DTR)의 액티브층(ACT)과 동일층에서 동일한 물질로 형성될 수 있다. 액티브층(ACT)과 동일층에 구비된 제2 공통 전원 라인(VSSL2)은 소스 전극(SE) 및 드레인 전극(DE)과 동일층에 구비된 제1 공통 전원 라인(VSSL1)과 제9 컨택홀(CH9)을 통해 연결될 수 있다.
이러한 제2 공통 전원 라인(VSSL2)은 제3 폭(W3) 보다 작은 제4 폭(W4)을 가질 수 있다. 제2 공통 전원 라인(VSSL2)은 제1 공통 전원 라인(VSSL1)과 비교하여 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 얇게 형성되고, 단일층으로 형성되므로, 높은 저항을 가질 수 있다. 제2 공통 전원 라인(VSSL2)에 구비된 제2 캐소드 전원 영역(CPA2)에 1kΩ 이상의 고저항을 구현할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 상술한 바와 같이 캐소드 전원 영역(CPA)에 1kΩ 이상의 고저항을 가지는 고저항 영역을 형성함으로써, 불량 터치 센서(TS)가 포함된 라인 영역을 검출할 수 있다.
도 13a 내지 도 13c를 참조하여 설명하면, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 불량 터치 센서(TS)를 검출하기 위하여 공통 전원 라인(VSSL)을 플로팅(floating)시킬 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 공통 전원 라인(VSSL)을 플로팅시키기 위하여 스위칭 트랜지스터(STR)을 더 포함할 수 있다. 스위칭 트랜지스터(STR)는 제어 신호에 따라 공통 전원 라인(VSSL)과 캐소드 전원 공급원을 연결시키거나 분리시킬 수 있다. 스위칭 트랜지스터(STR)는 턴-오프 레벨의 불량 검출 제어 신호에 따라 공통 전원 라인(VSSL)과 캐소드 전원 공급원을 분리시킬 수 있다. 스위칭 트랜지스터(STR)가 턴-오프되면, 공통 전원 라인(VSSL)은 플로팅 상태가 될 수 있다. 또한, 스위칭 트랜지스터(STR)는 턴-온 레벨의 일반 제어 신호에 따라 공통 전원 라인(VSSL)과 캐소드 전원 공급원을 연결시킬 수 있다. 스위칭 트랜지스터(STR)가 턴-온되면, 공통 전원 라인(VSSL)은 캐소드 전원 공급원으로부터 캐소드 전원(EVSS)이 인가될 수 있다. 공통 전원 라인(VSSL)은 캐소드 전원(EVSS)을 캐소드 전극(CE)에 전달할 수 있다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소 전원 라인(VDDL) 및 터치 라인(TL) 각각에 전압을 인가할 수 있다. 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소 전원 라인(VDDL)에 제1 전압, 예컨대, 24V를 인가하고, 터치 라인(TL)에 제1 전압 보다 낮은 제2 전압, 예컨대, 0V를 인가할 수 있다. 이때, 화소 전원 라인(VDDL)은 화소들(P1, P2, P3, P4) 각각의 서브 화소들(R, W, B, G) 각각에 연결될 수 있다. 그리고, 터치 라인(TL)은 터치 브리지 라인(TBL)을 통해 복수의 터치 센서들(TS1, TS2, TS3, TS4) 각각에 연결될 수 있다.
제3 터치 센서(TS3)의 터치 센서 전극(TSE)과 제3 화소(P3)의 캐소드 전극(CE) 사이에 쇼트(short-circuit)가 발생하면, 제3 터치 센서(TS3)는 터치 센서 전극(TSE)이 제3 화소(P3)의 캐소드 전극(CE)과 전기적으로 연결될 수 있다. 이러한 경우, 제1 전압의 화소 전원 라인(VDDL)에서 제2 전압의 터치 라인(TL)으로 도 13a에 도시된 바와 같은 제1 전류가 발생할 수 있다. 구체적으로, 제1 전류는 화소 전원 라인(VDDL)에서 제3 불량 화소(P3)의 캐소드 전극(CE)을 지나 제3 불량 터치 센서(TS3)의 터치 센서 전극(TSE)으로 흐르고, 제3 불량 터치 센서(TS3)의 터치 센서 전극(TSE)에서 터치 브리지 라인(TBL)을 지나 터치 라인(TL)으로 흐르면서 제1 전류 경로(CP1)를 형성할 수 있다.
한편, 전류는 불량이 발생한 제3 불량 화소(P3) 이외에 주변 화소들(P1, P2)과 불량이 발생한 제3 불량 터치 센서(TS3) 사이에서도 발생할 수 있다.
도 13b에 도시된 바와 같이, 제1 정상 화소(P1)와 불량이 발생한 제3 불량 터치 센서(TS3) 사이에서 제2 전류가 발생할 수 있다. 여기서, 제1 정상 화소(P1)는 불량이 발생한 제3 불량 화소(P3)와 동일한 화소 전원 라인(VDDL)에 연결된 정상 화소로서, 제3 불량 화소(P3)에서 제1 방향(Y축 방향)으로 배치된 화소들을 포함할 수 있다.
구체적으로, 제2 전류는 화소 전원 라인(VDDL)에서 제1 정상 화소(P1)의 캐소드 전극(CE) 및 제3 불량 화소(P3)의 캐소드 전극(CE)을 지나 제3 불량 터치 센서(TS3)의 터치 센서 전극(TSE)으로 흐르고, 제3 불량 터치 센서(TS3)의 터치 센서 전극(TSE)에서 터치 브리지 라인(TBL)을 지나 터치 라인(TL)으로 흐르면서 제2 전류 경로(CP2)를 형성할 수 있다.
이때, 제2 전류는 제1 방향(Y축 방향)으로 연장된 제1 캐소드 전원 영역(CPA1)에 구비된 제1 캐소드 전극(CE1) 또는 제1 공통 전원 라인(VSSL1)을 통해 제1 정상 화소(P1)의 캐소드 전극(CE)에서 제3 불량 화소(P3)의 캐소드 전극(CE)으로 흐를 수 있다. 제1 공통 전원 라인(VSSL1)은 복수의 층들로 형성되고, 제2 공통 전원 라인(VSSL2)과 비교하여 넓은 제3 폭(W3)을 가질 수 있다. 또한, 제1 캐소드 전극(CE1)은 제2 캐소드 전극(CE2)과 비교하여 넓은 제1 폭(W1)을 가질 수 있다. 결과적으로, 제1 캐소드 전원 영역(CPA1)은 낮은 저항을 가질 수 있다. 이에, 제2 전류는 제1 정상 화소(P1)의 캐소드 전극(CE)과 제3 불량 화소(P3)의 캐소드 전극(CE) 사이에서 제1 캐소드 전원 영역(CPA1)에 구비된 제1 캐소드 전극(CE1) 또는 제1 공통 전원 라인(VSSL1)을 지나더라도 전류의 양이 크게 감소되지 않을 수 있다. 즉, 제2 전류는 제1 전류와 동일 또는 유사한 양이 발생할 수 있다.
한편, 도 13c에 도시된 바와 같이, 정상인 제2 정상 화소(P2)와 불량이 발생한 제3 불량 터치 센서(TS3) 사이에서 제3 전류가 발생할 수 있다. 여기서, 제2 정상 화소(P2)는 불량이 발생한 제3 불량 화소(P3)이 연결된 화소 전원 라인(VDDL)과 다른 화소 전원 라인(VDDL)에 연결된 정상 화소로서, 제3 불량 화소(P3)에서 제2 방향(X축 방향)으로 배치된 화소들을 포함할 수 있다.
구체적으로, 제3 전류는 화소 전원 라인(VDDL)에서 제2 정상 화소(P2)의 캐소드 전극(CE) 및 제3 불량 화소(P3)의 캐소드 전극(CE)을 지나 제3 불량 터치 센서(TS3)의 터치 센서 전극(TSE)으로 흐르고, 제3 불량 터치 센서(TS3)의 터치 센서 전극(TSE)에서 터치 브리지 라인(TBL)을 지나 터치 라인(TL)으로 흐르면서 제3 전류 경로(CP3)를 형성할 수 있다.
이때, 제3 전류는 제2 방향(X축 방향)으로 연장된 제2 캐소드 전원 영역(CPA2)에 구비된 제2 캐소드 전극(CE2) 또는 제2 공통 전원 라인(VSSL2)을 통해 제2 정상 화소(P2)의 캐소드 전극(CE)에서 제3 불량 화소(P3)의 캐소드 전극(CE)으로 흐를 수 있다. 제2 공통 전원 라인(VSSL2)은 단일층으로 형성되고, 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 이루어지며 제1 공통 전원 라인(VSSL1)과 비교하여 얇은 제4 폭(W4)을 가질 수 있다. 또한, 제2 캐소드 전극(CE2)은 제1 캐소드 전극(CE1)과 비교하여 얇은 제2 폭(W2)을 가질 수 있다. 결과적으로, 제2 캐소드 전원 영역(CPA2)은 고저항(Revss)을 가질 수 있다. 이에, 제3 전류는 제2 정상 화소(P2)의 캐소드 전극(CE)과 제3 불량 화소(P3)의 캐소드 전극(CE) 사이에서 제2 캐소드 전원 영역(CPA2)에 구비된 제2 캐소드 전극(CE2) 또는 제2 공통 전원 라인(VSSL2)을 지나면서 고저항(Revss)에 의해 전류의 양이 크게 감소될 수 있다. 즉, 제3 전류는 제1 전류 또는 제2 전류 보다 작은 양이 발생할 수 있다.
결과적으로, 제3 불량 화소(P3)에서 제2 방향(X축 방향)으로 배치된 제2 정상 화소(P2)는 제3 불량 화소(P3) 보다 적은 양의 전류가 흐르게 되고, 이에 따라, 도 14에 도시된 바와 같이 제2 정상 화소(P2)의 휘도가 제3 화소(P3)의 휘도 보다 작을 수 있다. 그리고, 제2 정상 화소(P2)는 제3 불량 화소(P3)에서 제2 방향(X축 방향)으로 멀어질수록 제2 캐소드 전원 영역(CPA2)에 구비된 제2 캐소드 전극(CE2) 또는 제2 공통 전원 라인(VSSL2)을 지나는 길이가 길어지므로, 감소되는 전류의 양이 커질 수 있다. 이에 따라, 제2 정상 화소(P2)는 도 14에 도시된 바와 같이 제3 불량 화소(P3)에서 제2 방향(X축 방향)으로 멀어질수록 휘도가 감소할 수 있다.
한편, 불량인 제3 불량 화소(P3)는 제1 전류, 제2 전류 및 제3 전류가 모두 지나가므로, 주변 화소들(P1, P2, P4) 보다 높은 휘도를 가질 수 있다. 이에 따라, 화소 전원 라인(VDDL) 및 터치 라인(TL) 각각에 제1 전압과 제2 전압이 인가되면, 도 14에 도시된 바와 같이 터치 센서(TS)의 터치 센서 전극(TSE)과 화소(P)의 캐소드 전극(CE) 사이에 쇼트(short-circuit)가 발생한 지점(SCP1, SCP2)에 제1 방향(Y축 방향)의 휘선(B)이 발생하게 된다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 쇼트(short-circuit)가 발생한 지점(SCP1, SCP2)에 제1 방향(Y축 방향)의 휘선(B)이 발생한다는 점을 이용하여 하나의 터치 블록(TB) 내에서 불량 터치 센서(TS)가 포함된 라인 영역을 검출할 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 불량 터치 센서(TS)를 검출하기 위한 불량 검출부(210)를 포함할 수 있다. 불량 검출부(210)는 외부 회로보드(미도시)에 포함된 일 구성이거나 외부 불량 검사 장비에 포함된 일 구성일 수 있다.
불량 검출부(210)는 복수의 터치 블록들(TB)과 일대일로 연결된 복수의 터치 라인들(TL)을 센싱하여 불량 터치 센서(TS)가 포함된 터치 블록(TB)을 검출할 수 있다. 하나의 터치 블록(TB)에는 도 15에 도시된 바와 같이 복수의 터치 센서들(TS)이 제1 방향(Y축 방향)으로 일렬로 배치된 복수의 터치 라인 영역들(TLA) 및 복수의 화소들(P)이 제1 방향(Y축 방향)으로 일렬로 배치된 복수의 화소 라인 영역들(PLA)이 포함될 수 있다. 그리고, 복수의 화소 라인 영역들(PLA)은 복수의 터치 라인 영역들(TLA)과 일대일로 대응되도록 배치되며, 각각에 화소 전원 라인(VDDL)이 구비될 수 있다.
불량 검출부(210)는 터치 블록(TB) 내에서 불량 터치 센서(TS)가 포함된 터치 라인 영역(TLA)을 검출할 수 있다. 이를 위하여, 불량 검출부(210)는 스위칭 트랜지스터(STR)가 턴-오프되도록 제어함으로써, 공통 전원 라인(VSSL)과 캐소드 전원 공급원을 분리시킬 수 있다. 불량 검출부(210)는 화소 전원 라인(VDDL)에 제1 전압, 예컨대, 24V가 인가되도록 제어하고, 터치 라인(TL)에 제1 전압 보다 낮은 제2 전압, 예컨대, 0V가 인가되도록 제어할 수 있다.
불량 검출부(210)는 복수의 화소 라인 영역들(PLA) 각각에 구비된 화소 전원 라인(VDDL)을 통해 복수의 화소들(P)의 화소 라인 영역(PLA) 별 전류를 센싱할 수 있다. 그리고, 불량 검출부(210)는 복수의 화소들(P)의 화소 라인 영역(PLA) 별 전류를 기초로 불량 터치 센서(TS)가 포함된 불량 터치 라인 영역(TLA)을 검출할 수 있다. 불량 검출부(210)는 인접한 좌측 화소 라인 영역(PLA) 및 우측 화소 라인 영역(PLA) 보다 전류가 높은 화소 라인 영역(PLA)을 확인하고, 해당 화소 라인 영역(PLA)과 대응되는 터치 라인 영역(TLA)을 불량 터치 센서(TS)가 포함된 불량 터치 라인 영역(TLA)으로 결정할 수 있다.
예를 들어 설명하면, 하나의 터치 블록(TB)에는 도 15에 도시된 바와 같이 4개의 쇼트(short-circuit) 발생 지점들(SCP1, SCP2, SCP3, SCP4) 중 적어도 하나를 포함할 수 있다. 이러한 터치 블록(TB)의 화소 라인 영역(PLA) 별 전류는 도 16와 같이 나타날 수 있다. 도 16를 살펴보면, 하나의 터치 블록(TB)이 제1 쇼트 발생 지점(SCP1)을 포함하는 경우(Short_1_0), 제2 화소 라인 영역(X2)의 전류가 다른 화소 라인 영역들(X1, X3, … , X12) 보다 높을 수 있다. 하나의 터치 블록(TB)이 제2 쇼트 발생 지점(SCP2)을 포함하는 경우(Short_0_1), 제6 화소 라인 영역(X6)의 전류가 다른 화소 라인 영역들(X1, … , X5, X7, … , X12) 보다 높을 수 있다. 또한, 하나의 터치 블록(TB)이 제2 쇼트 발생 지점(SCP2) 및 제4 쇼트 발생 지점(SCP4)을 포함하는 경우(Short_0_2), 제6 화소 라인 영역(X6)의 전류가 다른 화소 라인 영역들(X1, … , X5, X7, … , X12) 보다 높고, 쇼트 발생 지점이 하나일 때 보다 높을 수 있다. 하나의 터치 블록(TB)이 제3 쇼트 발생 지점(SCP3), 제2 쇼트 발생 지점(SCP2) 및 제4 쇼트 발생 지점(SCP4)을 포함하는 경우(Short_1_2), 제2 화소 라인 영역(X2) 및 제6 화소 라인 영역(X6)의 전류가 다른 화소 라인 영역들(X1, X3, X4, X5, X7, … , X12) 보다 높을 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 검출된 터치 라인 영역(TLA)에 포함된 터치 센서(TS)들과 연결된 터치 연결 라인(TCL)을 레이저 커팅함으로써, 불량 터치 센서(TS)와 터치 브리지 라인(TCL)을 전기적으로 분리시킬 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 해당 터치 블록(TB)의 나머지 터치 센서들(TS)이 정상 동작할 수 있도록 할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 캐소드 전원 영역(CPA)의 고저항 영역을 이용하여 하나의 터치 블록(TB) 내에서 불량 터치 센서(TS)가 포함된 터치 라인 영역(TLA)을 쉽게 검출할 수 있다. 이때, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 화소들(P)의 휘도를 센싱하거나 화소 전원 라인(VDDL)을 통해 화소 라인 영역(PLA) 별 전류를 센싱하고, 센싱된 휘도 또는 전류를 이용하여 불량 터치 센서(TS)가 포함된 터치 라인 영역(TLA)을 검출할 수 있다. 이러한 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 기존의 공통 전원 라인(VSSL) 또는 캐소드 전극(CE)을 이용하여 고저항 영역을 구현할 수 있다. 즉, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 터치 센서(TS)의 전압을 센싱하기 위한 별도의 신호 라인이 추가되지 않으므로, 별도의 센싱 라인을 이용하여 터치 센서(TS)의 전압을 센싱하는 구조 보다 투과율이 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 투명 표시 장치 110: 투명 표시 패널
111: 제1 기판 112: 제2 기판
120: 제1 전극 130: 유기 발광층
CE: 캐소드 전극 TSE: 터치 센서 전극
TS: 터치 센서 TCL: 터치 연결 라인
TCT: 터치 컨택 전극 150: 봉지막
VDDL: 화소 전원 라인 VSSL: 공통 전원 라인
REFL: 레퍼런스 라인 DL: 데이터 라인
TL: 터치 라인 TBL: 터치 브리지 라인
SCANL: 스캔 라인

Claims (16)

  1. 복수의 투과 영역들 및 인접한 투과 영역들 사이에 배치된 비투과 영역이 구비된 기판;
    상기 기판 상에서 상기 복수의 투과 영역들 각각에 구비되고 터치 센서 전극을 포함하는 복수의 터치 센서들;
    상기 기판 상에서 상기 비투과 영역에 구비되고 애노드 전극, 발광층 및 캐소드 전극을 포함하는 복수의 화소들;
    상기 비투과 영역에서 제1 방향으로 연장되고, 상기 터치 센서 전극에 연결된 터치 라인;
    상기 캐소드 전극에 연결되어 캐소드 전원을 공급하는 공통 전원 라인을 포함하고,
    상기 비투과 영역은 상기 공통 전원 라인을 통해 상기 캐소드 전원이 인가되는 캐소드 전원 영역을 포함하고,
    상기 캐소드 전원 영역은 제2 방향으로 인접한 터치 센서들 사이에 배치된 제1 캐소드 전원 영역 및 상기 제1 방향으로 인접한 터치 센서들 사이에 배치된 제2 캐소드 전원 영역을 포함하고,
    상기 제2 캐소드 전원 영역은 상기 제1 캐소드 전원 영역 보다 저항이 큰, 터치 센서가 구비된 투명 표시 장치.
  2. 제1항에 있어서,
    상기 제2 캐소드 전원 영역은 저항이 1kΩ 이상인, 터치 센서가 구비된 투명 표시 장치.
  3. 제1항에 있어서,
    상기 캐소드 전극은 상기 제1 캐소드 전원 영역에 구비되고 제1 폭을 가지는 제1 캐소드 전극, 및 상기 제2 캐소드 전원 영역에 구비되고 상기 제1 폭 보다 작은 제2 폭을 가지는 제2 캐소드 전극을 포함하는, 터치 센서가 구비된 투명 표시 장치.
  4. 제3항에 있어서,
    상기 제2 캐소드 전극은 저항이 1kΩ 이상인, 터치 센서가 구비된 투명 표시 장치.
  5. 제3항에 있어서,
    상기 제2 캐소드 전극의 제2 폭은 50μm 보다 작은, 터치 센서가 구비된 투명 표시 장치.
  6. 제1항에 있어서,
    상기 공통 전원 라인은 상기 제1 캐소드 전원 영역에서 제1 층에 구비된 제1 공통 전원 라인 및 상기 제2 캐소드 전원 영역에서 제2 층에 구비된 제2 공통 전원 라인을 포함하는, 터치 센서가 구비된 투명 표시 장치.
  7. 제6항에 있어서,
    상기 제2 공통 전원 라인은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 이루어진, 터치 센서가 구비된 투명 표시 장치.
  8. 제6항에 있어서,
    상기 제2 공통 전원 라인은 저항이 1kΩ 이상인, 터치 센서가 구비된 투명 표시 장치.
  9. 제6항에 있어서,
    상기 제1 공통 전원 라인은 구동 트랜지스터의 게이트 전극, 소스 전극 및 드레인 전극 중 하나와 동일층에 구비되고,
    상기 제2 공통 전원 라인은 상기 구동 트랜지스터의 액티브층과 동일층에 구비되는, 터치 센서가 구비된 투명 표시 장치.
  10. 제1항에 있어서,
    상기 공통 전원 라인과 캐소드 전원 공급원을 연결시키거나 분리시키는 스위칭 트랜지스터를 더 포함하는, 터치 센서가 구비된 투명 표시 장치.
  11. 제10항에 있어서,
    상기 스위칭 트랜지스터는 불량 검출 제어 신호에 따라 상기 공통 전원 라인과 상기 캐소드 전원 공급원을 분리시키고, 일반 제어 신호에 따라 상기 공통 전원 라인과 상기 캐소드 전원 공급원을 연결시키는, 터치 센서가 구비된 투명 표시 장치.
  12. 제1항에 있어서,
    상기 제1 캐소드 전원 영역은 상기 복수의 화소들과 중첩되고, 상기 제2 캐소드 전원 영역은 상기 복수의 화소들과 중첩되지 않는, 터치 센서가 구비된 투명 표시 장치.
  13. 제1항에 있어서,
    상기 캐소드 전극은 상기 터치 센서 전극과 동일층에서 이격 배치되는, 터치 센서가 구비된 투명 표시 장치.
  14. 제13항에 있어서,
    상기 투과 영역 내에 구비되고, 평면상 닫힌 형상을 가지는 제1 언더컷 구조를 더 포함하고,
    상기 캐소드 전극 및 상기 터치 센서 전극은 상기 제1 언더컷 구조에 의하여 분리되는, 터치 센서가 구비된 투명 표시 장치.
  15. 제12항에 있어서,
    상기 복수의 터치 센서들이 상기 제1 방향으로 일렬로 배치된 복수의 터치 라인 영역들;
    상기 애노드 전극에 연결된 화소 전원 라인; 및
    상기 화소 전원 라인 및 상기 터치 라인 각각에 제1 전압 및 제2 전압이 인가되도록 제어하고, 상기 화소 전원 라인과 상기 터치 라인 사이에 발생한 전류에 의하여 발광하는 상기 복수의 화소들의 전류 또는 휘도를 기초로 복수의 터치 라인 영역들 중 불량 터치 센서가 포함된 터치 라인 영역을 결정하는 불량 검출부를 더 포함하는, 터치 센서가 구비된 투명 표시 장치.
  16. 제15항에 있어서,
    상기 화소 전원 라인은 상기 복수의 터치 라인 영역들과 일대일로 대응되도록 복수개 구비되고,
    상기 불량 검출부는 상기 복수의 화소 전원 라인을 통해 상기 복수의 화소들의 화소 라인 별 전류를 센싱하고, 인접한 좌측 화소 라인 및 우측 화소 라인 보다 전류가 높은 화소 라인과 대응되는 터치 라인 영역을 불량 터치 센서가 포함된 라인 영역으로 결정하는, 터치 센서가 구비된 투명 표시 장치.
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